KR20220000754A

KR20220000754A - 공통 모드 오프셋 및 크로스 토크를 제거하는 수신기

Info

Publication number: KR20220000754A
Application number: KR1020200078802A
Authority: KR
Inventors: 홍승환; 손영수; 임정돈; 배창현; 성유창
Original assignee: 삼성전자주식회사
Priority date: 2020-06-26
Filing date: 2020-06-26
Publication date: 2022-01-04
Also published as: US20210408970A1; DE102021115322A1; CN113852367A; TW202205818A; TWI768975B; US11870399B2

Abstract

공통 모드 오프셋 및 크로스 토크를 제거하는 수신기가 개시된다. 수신기는, 입력 신호와 기준 전압 사이의 전압 차이를 증폭하여 제1 및 제2 출력 신호들 및 내부 신호를 생성하는 제1 회로, 제1 및 제2 출력 신호들과 동일한 제3 및 제4 출력 신호들을 생성하고 제1 및 제2 스위칭 소자들과 로우 패스 필터들을 이용해서 제3 및 제4 출력 신호의 평균 전압 레벨을 생성하여 제1 및 제2 피이드백 신호들로 출력하고 제1 및 제2 피이드백 신호들의 전압 차이에 기초하여 제1 및 제2 출력 신호들의 공통 모드 오프셋을 제거하는 제2 회로, 그리고 로우 패스 필터들에 연결되는 제1 및 제2 스위칭 소자들을 온/오프시켜 내부 신호의 크로스 토크를 제거하도록 하는 제어 신호를 생성하는 제어 회로를 포함한다.

Description

공통 모드 오프셋 및 크로스 토크를 제거하는 수신기 {Receiver for cancelling common mode offset and cross talk}

본 발명은 수신기에 관한 것으로서, 더욱 상세하게는 공통 모드 오프셋 및 크로스 토크를 제거하는 수신기 회로에 관한 것이다.

반도체 장치는 고속으로 동작하는 신호의 입/출력(I/O) 인터페이스, 예컨대 송/수신기(Transmitter/Receiver)에 CML(Current Mode Logic) 레벨로 스윙하는 신호를 사용할 수 있다. CML 레벨은 예정된 직류(DC) 레벨 또는 어떠한 기준에 의해 결정된 평균 레벨을 의미한다. CML 레벨로 스윙하는 신호는 CML 레벨이라 불리는 DC 레벨을 기준으로하여 진폭(amplitude) 또는 스윙폭(swing range)을 갖고 토글링하는 신호이다.

예시적으로, 반도체 장치의 전원 전압(VDD) 레벨이 1.2V 정도이고 접지 전압(VSS) 레벨이 0V 이면, CML 레벨을 기준으로 스윙하는 신호의 CML 레벨은 1.0V 정도이고, 그 스윙폭은 0.5V 정도일 수 있다. CML 레벨 신호는 반도체 장치의 내부 신호들의 디지털 신호 레벨인 CMOS(Complementary Metal Oxide Semiconductor) 레벨에 비해 그 스윙폭이 상대적으로 작다. CMOS 레벨 신호는 전원 전압(VDD) 레벨에서 접지 전압(VSS) 레벨까지 풀스윙(full swing)한다. CML 레벨 신호의 스윙폭이 CMOS 레벨 신호의 스윙폭보다 작기 때문에, CML 레벨 신호는 비교적 낮은 전력 공급으로 동작 가능하고 고속 스위칭으로 동작 가능하다.

송/수신기는 싱글-엔디드 시그널링(Single-ended signaling) 또는 차동 시그널링(Differential signaling) 방식으로 신호를 송신하고 수신할 수 있다. 싱글-엔디드 시그널링은 신호 하나당 1개 신호 라인을 필요로 하고, 차동 시그널링은 신호 하나당 2개 신호 라인을 필요로 한다. 싱글-엔디드 시그널링을 구현하는데 필요한 신호 핀 및 신호 라인의 개수는 차동 시그널링을 구현하는데 필요한 신호 핀 및 신호 라인의 개수보다 적기 때문에, 싱글-엔디드 시그널링 방식은 반도체 장치 내 작은 면적을 차지한다.

그런데, 싱글-엔디드 시그널링 방식은 송신기의 여러개 싱글-엔디드 포트들이 동시에 같은 방향으로 스위칭할 때 기생 인덕터에 흐르는 전류에 의해 노이즈(SSN: Simutaneous SwiTc4hing Output induced Noise)가 유발되어 출력 드라이버의 지터가 커지고 반사 노이즈(reflection noise)에 의해 수신기의 입력 전압 마진이 작아질 수 있다. 또한, 싱글-엔디드 시그널링 방식은 인접한 신호 라인의 천이에 영향을 받아 천이 위치의 순간적인 변화로 인해 크로스토크(Cross talk)가 발생되고, 신호 라인이 갖는 로우 패스 필터(low pass filter) 특성에 의해 신호의 고주파 성분이 감쇄(attenuation)되고, 전파 지연(propagation delay)에 의해 이전 신호의 상태가 현재 신호의 타이밍에 영향을 주는 간섭(ISI: Inter-symbol interference) 왜곡(distortion)이 발생될 수 있다.

수신기, 특히 간섭 왜곡, 반사 잡음 및/또는 크로스토크 등 신호 라인 환경이 나쁜 싱글-엔디드 시그널링 방식의 수신기에서 CML 레벨의 입력 신호를 수신할 때 센싱 마진이 작아질 수 있는데, 그럼에도 불구하고 수신기는 입력 신호의 작은 스윙폭 전압 레벨에 따라 그 논리 레벨을 정확하게 구별할 수 있어야 한다. 이에 따라, CML 레벨의 입력 신호가 CMOS 레벨의 디지털 신호로 변환될 때 데이터 불변성(invariance)이 유지될 수 있다.

본 발명의 목적은 데이터 불변성을 위하여 공통 모드 오프셋 및 크로스 토크를 제거하는 수신기를 제공하는 데 있다.

본 발명의 실시예들에 따른 수신기는, 입력 신호를 수신하고, 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제1 및 제2 출력 신호들을 생성하고, 제1 및 제2 출력 신호들의 전압 차이에 기초하여 입력 신호의 비트들에 대응하는 디지털 신호인 내부 신호로 출력하는 제1 회로, 입력 신호를 수신하고 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 및 제4 출력 신호들을 생성하고, 제어 신호에 응답하는 제1 스위칭 소자를 통해 제3 출력 신호의 평균 전압 레벨을 생성하여 제1 피이드백 신호로 출력하고, 제어 신호에 응답하는 제2 스위칭 소자를 통해 제4 출력 신호의 평균 전압 레벨을 생성하여 제2 피이드백 신호로 출력하는 제2 회로, 그리고 내부 신호의 로직 레벨이 천이할 때 마다 펄스 타입의 제어 신호를 출력하고, 제어 신호의 로직 펄스 레벨에 따라 제1 및 제2 스위칭 소자들이 선택적으로 온 또는 오프되도록 구성되는 제어 회로를 포함한다.

본 발명의 실시예들에 따른 수신기는, 입력 신호를 수신하고, 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제1 및 제2 출력 신호들을 생성하고, 제1 및 제2 출력 신호들의 전압 차이에 기초하여 입력 신호의 비트들에 대응하는 디지털 신호인 내부 신호로 출력하는 제1 회로, 입력 신호를 수신하고 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 및 제4 출력 신호들을 생성하고, 제어 신호에 응답하는 제1 스위칭 소자를 통해 제3 출력 신호의 평균 전압 레벨을 생성하여 제1 피이드백 신호로 출력하고, 제어 신호에 응답하는 제2 스위칭 소자를 통해 제4 출력 신호의 평균 전압 레벨을 생성하여 제2 피이드백 신호로 출력하는 제2 회로, 그리고 선택 신호에 기초하여 내부 신호의 로직 레벨이 천이할 때마다 펄스 타입의 제어 신호를 출력하거나 또는 고정된 로직 레벨의 제어 신호를 출력하는 제어 회로를 포함한다.

본 발명의 실시예들에 따른 입력 신호를 수신하고 입력 신호의 비트들에 대응하는 디지털 신호인 내부 신호로 출력하는 수신기는, 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제1 노드 라인으로 제1 출력 신호를 출력하고 제2 노드 라인으로 제2 출력 신호를 출력하는 제1 증폭기 회로, 제1 노드 라인과 제2 노드 라인에 연결되고, 제1 출력 신호와 제2 출력 신호의 전압 차이를 증폭하여 제5 및 제6 출력 신호들을 출력하는 제2 증폭기 회로, 제5 및 제6 출력 신호들의 제1 스윙폭을 제1 스윙폭 보다 큰 제2 스윙폭으로 증폭하여 내부 신호를 생성하는 레벨 변환 회로, 입력 신호를 수신하고, 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 및 제4 출력 신호들을 생성하고, 제어 신호에 응답하는 제1 스위칭 소자를 통해 제3 출력 신호의 평균 전압 레벨을 생성하여 제1 피이드백 신호로 출력하고, 제어 신호에 응답하는 제2 스위칭 소자를 통해 제4 출력 신호의 평균 전압 레벨을 생성하여 제2 피이드백 신호로 출력하고, 제1 및 제2 피이드백 신호들의 전압 차이에 기초하여 제1 및 제2 출력 신호들의 전압 차이를 조정하는 제1 등화기 회로, 그리고 내부 신호의 로직 레벨이 천이할 때마다 펄스 타입의 제어 신호를 출력하고, 제어 신호의 로직 펄스 레벨에 따라 제1 및 제2 스위칭 소자들이 선택적으로 온 또는 오프되도록 구성되는 제어 회로를 포함한다.

본 발명의 실시예들의 수신기는, CML 레벨의 입력 신호를 수신하여 입력 신호의 비트들에 대응하는 CMOS 레벨의 내부 신호로 출력할 때, 입력 신호와 기준 전압 사이의 공통 모드 오프셋을 제거하고 내부 신호에 발생되는 크로스 토크를 제거할 수 있다.

도 1은 본 발명의 실시예에 따른 송신기와 수신기를 개념적으로 설명하는 블록 다이어그램이다.
도 2는 본 발명의 실시예들에 따른 수신기를 설명하는 블락 다이어그램이다.
도 3은 도 2의 수신기를 구현하는 회로 다이어그램을 예시적으로 설명하는 도면이다.
도 4는 도 3의 수신기 회로의 동작을 예시적으로 설명하는 타이밍 다이어그램이다.
도 5는 본 발명의 실시예에 따른 수신기 회로를 설명하는 도면이다.
도 6 내지 도 8은 도 5의 수신기 회로의 동작을 예시적으로 설명하는 타이밍 다이어그램들이다.
도 9 및 도 10은 본 발명의 실시예에 따른 수신기 회로를 설명하는 도면들이다.
도 11은 본 발명의 실시예에 따른 수신기 회로를 설명하는 도면이다.
도 12는 본 발명의 실시예들에 따른 수신기가 적용되는 시스템을 나타내는 블록도이다.

도 1은 본 발명의 실시예에 따른 송신기와 수신기를 개념적으로 설명하는 블록 다이어그램이다.

도 1을 참조하면, 수신기(200)는 채널(120)을 통해 송신기(100)로부터 입력 신호(SIG)를 수신할 수 있다. 채널(120)은 송신기(100)와 수신기(200)를 물리적으로 또는 전기적으로 연결하는 신호 라인일 수 있다. 채널(120)은 그 각각의 단부에서 송신기(100)와 수신기(200) 각각의 핀에 결합될 수 있다. "핀"이라는 용어는 집적 회로에 대한 전기적 상호 접속을 폭넓게 가리키는 것으로서, 예를 들어, 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함할 수 있다.

채널(120)은 예컨대, PCB(Printed circuit board)의 트레이스(Trace) 또는 동축 케이블(Coaxial cable)을 이용하여 구현될 수 있는데, 표피 효과(Skin effect), 유전 손실(Dielectric loss) 등으로 인하여 채널(120)을 통해 전송되는 입력 신호(SIG)의 고주파수 성분을 감쇄시킬 수 있다. 채널(120)을 통해 입력 신호(SIG)가 전송되면, 수신기(200)에서 채널 손실이 발생할 수 있다. 채널(120)에서 보드들과 케이블들 사이의 커넥터들 및 기타 물리적인 인터페이스들로 인한 임피던스 미스매치(mismatch)가 발생할 수 있다. 채널(120)의 임피던스 미스매치는 채널(120)의 주파수 응답에서 노치(notch)로 나타날 수 있고, 그리고 수신기(200)에서 반사 잡음(Reflection noise)을 일으킬 수 있다. 채널(120)을 통과한 입력 신호(SIG)의 비트들 각각이 채널 손실 또는 대역폭 제한으로 인하여 다음 비트(들)를 방해할 수 있고 서로 이웃하는 심볼들이 겹치면서 BER(Bit error rate)이 증가하는 현상, 즉, ISI(Inter-Symbol Interference)가 발생할 수 있다.

송신기(100)는 싱글-엔디드 시그널링 방식으로 입력 신호(SIG)를 전송할 수 있다. 송신기(100)는 직렬화된 비트들을 포함하는 입력 신호(SIG)를 채널(120)을 통해 수신기(200)로 전송할 수 있다. 입력 신호(SIG)는 CML 레벨의 비트 신호로 전송될 수 있다. 수신기(200)는 채널(120)을 통해 전송되는 입력 신호(SIG)를 수신할 수 있다. 수신기(200)는 CML 레벨의 입력 신호(SIG)를 수신하고 입력 신호(SIG)의 비트들을 판별하여 내부 신호(INT_SIG)로 출력할 수 있다. 내부 신호(INT_SIG)는 디지털 신호 레벨의 CMOS 레벨로 출력될 수 있다. 즉, 수신기(200)는 CML 레벨의 입력 신호(SIG)를 CMOS 레벨로 변환하여 내부 신호(INT_SIG)로 출력할 수 있다. 내부 신호(INT_SIG)는 수신기(200)를 포함하는 반도체 장치 내부에서 입력 신호(SIG)의 기능에 대응하는 동작을 수행하도록 구성될 수 있다.

반도체 장치가 메모리 장치로 구현되는 경우, 채널(120)을 통해 전송되는 입력 신호(SIG)는 커맨드 신호, 어드레스 신호 및/또는 데이터 입출력 신호로 구성될 수 있다. 수신기(200)는 수신된 커맨드 신호, 어드레스 신호 및/또는 데이터 입출력 신호를 포함하는 CML 레벨의 입력 신호(SIG)를 CMOS 레벨로 변환하여 해당 입력 신호(SIG)의 기능에 대응하는 내부 신호(INT_SIG)로 출력할 수 있다. 내부 신호(INT_SIG)에 의해, 메모리 셀에 대응하는 로우 및 칼럼을 선택하는 것, 메모리 셀에 데이터를 기입하는 것, 또는 기입된 데이터를 독출하는 것과 같은 메모리 인터페이싱을 수행할 수 있다.

도 2는 본 발명의 실시예들에 따른 수신기를 설명하는 블락 다이어그램이다.

도 2를 참조하면, 수신기(200)는 증폭기 회로(210), 등화기 회로(220), 레벨 변환 회로(230), 그리고 제어 회로(240)를 포함한다. 증폭기 회로(210)는 입력 신호(SIG) 라인과 연결되고, 입력 신호(SIG)의 전압 레벨에 기초하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB)과 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 생성할 수 있다. 증폭기 회로(210)는 제1 증폭기 회로(211)와 제2 증폭기 회로(212)를 포함할 수 있다. 제1 증폭기 회로(211)는 입력 신호(SIG)의 전압 레벨과 기준 전압(VREF, 도 3) 레벨의 전압 차이를 증폭하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 생성하고 등화기 회로(220)로 제공하고, 제2 증폭기 회로(212)는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 전압 차이를 증폭하여 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 생성하여 레벨 변환 회로(230)로 제공될 수 있다.

등화기 회로(220)는 입력 신호(SIG) 라인, 제1 및 제2 출력 신호(PRE_F, PRE_FB) 라인들, 그리고 제어 신호(CTRL) 라인과 연결되고, 제1 등화기 회로(221)와 제2 등화기 회로(222)를 포함할 수 있다. 제1 등화기 회로(221)는 입력 신호(SIG)의 전압 레벨과 기준 전압(REF) 레벨 간의 전압 차이를 증폭하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB)과 동일한 제3 및 제4 출력 신호들(PRE_S, PRE_SB, 도 3)을 생성하고, 제어 회로(240)에서 제공되는 제어 신호(CTRL)에 응답하여 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성하여 제1 및 제2 피이드백 신호들(FB_INB, FB_IN, 도 3)로 출력하고, 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨에 따라 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전류량을 조정하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전압 레벨을 조정할 수 있다. 제2 등화기 회로(222)는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 고주파수 성분을 증폭할 수 있다.

레벨 변환 회로(230)는 제5 및 제6 출력 신호(AMP_O, AMP_OB) 라인들과 연결되고, 제5 및 제6 출력 신호들(AMP_O, AMP_OB)의 전압 차이를 증폭하고, CMOS 레벨의 내부 신호(INT_SIG)를 생성할 수 있다. 내부 신호(INT_SIG)는 수신기(200)를 포함하는 반도체 장치의 내부 회로들로 제공되어 입력 신호(SIG)의 기능에 대응하는 동작을 수행할 수 있다.

제어 회로(240)는 내부 신호(INT_SIG) 라인과 연결되고, 내부 신호(INT_SIG)의 로직 레벨이 천이할 때 마다 즉, 로직 하이에서 로직 로우로 천이할 때 또는 로직 로우에서 로직 하이로 천이할 때, 펄스 타입의 제어 신호(CTRL)를 생성할 수 있다. 실시예에 따라, 제어 회로(240)는 선택 신호(SEL, 도 5)에 응답하여 제어 신호(CTRL)의 로직 레벨을 변경할 수 있다. 제어 신호(CTRL)의 펄스 레벨 또는 로직 레벨에 따라 제1 등화기 회로(221)의 로우 패스 필터들(R5, C5, R6, C6, 도 3, 도 5)의 차아징 동작이 선택적으로 온 또는 오프될 수 있다. 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작에 의해 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들이 생성되어 제1 및 제2 피이드백 신호들(FB_INB, FB_IN, 도 3)이 출력될 수 있다. 다른 실시예에 따라, 제어 회로(240)는 수신기(200)의 초기 상태에 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작이 이루어지는 로직 레벨을 갖고 내부 신호(INT_SIG)의 로직 레벨이 천이할 때마다 펄스 레벨을 갖는 제어 신호(CTRL)를 생성할 수 있다.

수신기(200)는 수신되는 CML 레벨의 입력 신호(SIG)의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 출력할 때, 제어 신호(CTRL)에 응답하여 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거하고 내부 신호(INT_SIG)에 발생되는 크로스 토크를 제거할 수 있다.

일부 예는 "연결된(connected)" 및/또는 "결합된(coupled)" 이라는 표현을 그들의 파생어들과 함께 사용하여 설명될 수 있다. 이들 용어가 서로에 대해 꼭 동의어로서 의도된 것은 아니다. 예를 들어, "연결된" 및/또는 "결합된" 이라는 용어들을 이용한 설명은, 2개 이상의 요소가 서로 직접적으로 물리적 또는 전기적 접촉하는 것을 나타낼 수 있다. 또한, 용어 "연결" 및/또는 "결합"은 2개 이상의 요소가 서로 직접 접촉하고 있지 않지만 여전히 서로 협력하거나 상호 작용하는 것도 의미할 수 있다.

도 3은 도 2의 수신기를 구현하는 회로 다이어그램을 예시적으로 설명하는 도면이다. 이하, 참조 번호에 붙은 첨자(예컨대, 200a 의 a, 240a의 a)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.

도 3을 참조하면, 제1 증폭기 회로(211)는 입력 신호(SIG)의 전압 레벨과 기준 전압(VREF) 레벨을 비교하고, 입력 신호(SIG)의 전압 레벨과 기준 전압(VREF) 레벨의 전압 차이를 증폭하고, 제1 및 제2 노드들(N1, N2)에서 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 생성할 수 있다. 기준 전압(VREF)은 수신기(200a) 회로가 구현되는 반도체 장치 내부에서 제공되거나, 또는 외부 장치로부터 제공될 수 있다. 제1 증폭기 회로(211)는 M1, M2 트랜지스터들, R1, R2 저항들, 및 CS1 전류원을 포함할 수 있다. M1, M2 트랜지스터들은 NMOS (N-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있다.

M1 트랜지스터는 게이트 단자에 입력 신호(SIG) 라인이 연결될 수 있다. M1 트랜지스터의 소스 단자(예를 들어, 제 1 단자)는 CS1 전류원에 연결될 수 있고, M1 트랜지스터의 드레인 단자(예를 들어, 제 2 단자)는 R1 저항과 연결될 수 있다. M1 트랜지스터는 입력 신호(SIG)의 전압 레벨에 따라 드레인 단자와 소스 단자 사이에서 흐르는 전류량을 제어할 수 있다. M2 트랜지스터는 게이트 단자에 기준 전압(VREF) 라인이 연결될 수 있다. M2 트랜지스터의 소스 단자는 CS1 전류원에 연결될 수 있고, M2 트랜지스터의 드레인 단자는 R2 저항과 연결될 수 있다.

CS1 전류원은 M1, M2 트랜지스터들을 통해 흐르는 바이어스 전류를 제공할 수 있다. 바이어스 전류의 크기에 따라 제1 증폭기 회로(211)의 이득이 가변될 수 있다. 제1 증폭기 회로(211)는 VGA(Variable Gain Amplifier)로도 지칭될 수 있다. CS1 전류원은 게이트 단자에 바이어스 전압 라인에 연결되고, 드레인 단자에 M1, M2 트랜지스터들과 연결되고, 그리고 소스 단자에 접지 전압(VSS)과 연결되는 트랜지스터일 수 있다.

R1 저항은 전원 전압(VDD)과 M1 트랜지스터의 드레인 단자 사이에 연결될 수 있다. R2 저항은 전원 전압(VDD)과 M2 트랜지스터의 드레인 단자 사이에 연결될 수 있다. R1, R2 저항들 각각은 패시브(passive) 소자 또는 트랜지스터를 이용하여 구현될 수 있다. M1, M2 트랜지스터들은 서로 동일하게 구현될 수 있고, R1, R2 저항들도 서로 동일하게 구현될 수 있다.

제1 증폭기 회로(211)는 CML(Current mode logic) 회로일 수 있다. M2 트랜지스터의 드레인 단자와 R2 저항 사이의 제1 연결 노드(N1)에서 제1 출력 신호(PRE_F)가 출력되고, M1 트랜지스터의 드레인 단자와 R1 저항 사이의 제2 연결 노드(N2)에서 제2 출력 신호(PRE_FB)가 출력될 수 있다. 제1 증폭기 회로(211)에서, 입력 신호(SIG)의 전압 레벨과 기준 전압(REF) 레벨 간의 전압 차이에 따라 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 전압 레벨들, 즉 스윙 레벨이 결정될 수 있다.

수신기(200a) 회로의 동작을 검증하기 위해, 기준 전압(VREF) 레벨이 사전에 결정된 범위와 스탭(step) 단위로 스윕(sweep)될 수 있다. 수신기(200a) 회로가 입력 신호(SIG)를 유효하게 판별하거나, 감지하거나 또는 샘플링할 수 있는 전압 마진과 타이밍 마진, 또는 아이 다이어그램이 평가되어, 기준 전압(VREF) 레벨이 결정될 수 있다. 싱글-엔디드 시그널링의 경우 입력 신호(SIG)는 수신기(200a) 회로를 포함하는 반도체 장치의 외부로부터 전송될 수 있고, 기준 전압(VREF)는 반도체 장치의 내부에서 생성될 수 있다. 입력 신호(SIG) 라인의 전송 환경, 반도체 장치의 집적 회로의 PVT(Process voltage temperature) 변동 등으로 인하여, 입력 신호(SIG)와 기준 전압(VREF) 사이에 공통 모드 오프셋(Common-mode offset)이 발생할 수도 있다. 공통 모드 오프셋은 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이에 전압 차이를 말한다.

제1 증폭기 회로(211)로 입력되는 입력 신호(SIG)의 전압 레벨과 기준 전압(VREF) 레벨은 차동 입력과 공통 모드 입력의 합으로서 표현될 수 있다. 차동 입력은 입력 신호(SIG)의 전압 레벨과 기준 전압(VREF) 레벨의 전압 차이에 대응할 수 있다. 공통 모드 입력은 입력 신호(SIG)의 전압 레벨과 기준 전압(VREF) 레벨 모두에 대해 공통일 수 있고, 입력 신호(SIG)의 전압 레벨과 기준 전압(VREF) 레벨의 평균 전압에 대응할 수 있다. 제1 증폭기 회로(211)는 차동 입력은 증폭시키고 공통 모드 입력은 억제시킬 수 있다. 제1 증폭기 회로(211)의 성능은 CMRR(Common mode rejection ratio)로 평가될 수 있다. 공통 모드 오프셋은 제1 증폭기 회로(211)에 의해 차동 입력이 증폭되는 정도, 제1 증폭기 회로(211)에 의해 공통 모드 입력이 억제되는 정도, 제1 증폭기 회로(211)의 CMRR, 제1 증폭기 회로(211)의 AC 증폭률 등을 저하시킬 수 있다. 이에 따라, 공통 모드 오프셋은 수신기(200a) 회로가 입력 신호(SIG)를 유효하게 감지하거나 샘플링할 수 있는 전압 마진 또는 타이밍 마진을 감소시킬 수 있다.

제1 등화기 회로(221a)는 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거하도록 구성될 수 있다. 또한, 제1 등화기 회로(221a)는 기준 전압(VREF) 레벨 변동에 따라 내부 신호(INT_SIG)에 발생되는 크로스 토크를 제거하도록 구성될 수 있다.

제1 등화기 회로(221a)는 증폭기를 구성하는 M3, M4 트랜지스터들, R3, R4 저항들, 그리고 CS2 전류원을 포함할 수 있다. 제1 등화기 회로(221a)의 증폭기는 제1 증폭기 회로(211)의 레플리카 회로로서, 제1 증폭기 회로(211)와 실질적으로 동일하게 구현될 수 있다. 제1 등화기 회로(221a)의 증폭기 구성 요소들(M3, M4, R3, R4, CS2)의 동작들은 제1 증폭기 회로(211)의 구성 요소들(M1, M2, R1, R2, CS1)의 동작들과 실질적으로 동일할 수 있다. M3, M4 트랜지스터들은 NMOS 트랜지스터들로 구현될 수 있다.

M4 트랜지스터의 드레인 단자와 R4 저항 사이의 제3 연결 노드(N3)에서 제3 출력 신호(PRE_S)가 출력되고, M3 트랜지스터의 드레인 단자와 R3 저항 사이의 제4 연결 노드(N4)에서 제4 출력 신호(PRE_SB)가 출력될 수 있다. 제3 출력 신호(PRE_S) 라인은 제어 신호(CTRL1)에 응답하여 온 또는 오프되는 제1 스위칭 소자(SW1)를 통해 R6 저항과 선택적으로 연결될 수 있다. 제4 출력 신호(PRE_SB) 라인은 제어 신호(CTRL1)에 응답하여 온 또는 오프되는 제2 스위칭 소자(SW2)를 통해 R5 저항과 선택적으로 연결될 수 있다. 제어 신호(CTRL1)는 제어 회로(240a)에서 제공되며, 기준 전압(VREF) 레벨 변동에 따른 내부 신호(INT_SIG)의 크로스 토크를 제거하기 위해 제1 및 제2 스위칭 소자들(SW1, SW2)을 선택적으로 온 또는 오프시킬 수 있다. 제1 및 제2 스위칭 소자들(SW1, SW2)은 전송 게이트들로 구현될 수 있다.

제1 등화기 회로(221a)는 로우 패스 필터들을 구성하는 R5 저항 및 C5 커패시터, 그리고 R6 저항 및 C6 커패시터를 포함할 수 있다. R6 저항 및 C6 커패시터는 제1 스위칭 소자(SW1)를 통해 전달되는 제3 출력 신호(PRE_S)를 필터링하여 제1 피이드백 신호(FB_INB)를 생성하는 로우 패스 필터일 수 있다. R5 저항 및 C5 커패시터는 제2 스위칭 소자(SW2)를 통해 전달되는 제4 출력 신호(PRE_SB)를 필터링하여 제2 피이드백 신호(FB_IN)를 생성하는 로우 패스 필터일 수 있다. 로우 패스 필터들은 필터링 회로로 지칭될 수 있다. C5, C6 커패시터들은 MOS 트랜지스터, MIM(Metal Insulator Metal) 커패시터, 패시브 소자 등을 이용하여 구현될 수 있다.

입력 신호(SIG)의 스위칭, 토글링, 또는 천이(transition)는 제3 및 제4 출력 신호들(PRE_S, PRE_SB)에 그대로 반영될 수 있다. 제3 및 제4 출력 신호들(PRE_S, PRE_SB)은 제1 등화기 회로(221a)의 증폭기에 의해 입력 신호(SIG)의 전송 속도로 스위칭될 수 있다. 로우 패스 필터들(R5, C5, R6, C6)은 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 고주파수 성분을 필터링할 수 있다. 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)은 DC 신호와 유사할 수 있다. 제1 피이드백 신호(FB_INB)의 전압 레벨은 제3 출력 신호(PRE_S)의 평균 전압 레벨일 수 있다. 제2 피이드백 신호(FB_IN)의 전압 레벨은 제4 출력 신호(PRE_SB)의 평균 전압 레벨일 수 있다. 평균 전압 레벨은 공통(common) 모드 전압 레벨로 지칭될 수 있다.

제1 등화기 회로(221a)는 전류 조정 회로를 구성하는 M5, M6 트랜지스터들과 CS3 전류원을 포함할 수 있다. M5, M6 트랜지스터들은 NMOS 트랜지스터들로 구현될 수 있다. M5 트랜지스터는 게이트 단자에 제2 피이드백 신호(FB_IN) 라인이 연결될 수 있다. M5 트랜지스터의 소스 단자는 CS3 전류원에 연결되고, M5 트랜지스터의 드레인 단자는 제2 출력 신호(PRE_FB) 라인에 연결될 수 있다. M6 트랜지스터는 게이트 단자에 제1 피이드백 신호(FB_INB) 라인이 연결될 수 있다. M6 트랜지스터의 소스 단자는 CS3 전류원에 연결되고, M6 트랜지스터의 드레인 단자는 제1 출력 신호(PRE_F) 라인에 연결될 수 있다. CS3 전류원은 M5, M6 트랜지스터들을 통해 흐르는 바이어스 전류를 제공할 수 있다. CS3 전류원은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 M5, M6 트랜지스터들과 연결되고, 그리고 소스 단자를 통해 접지 전압(VSS)과 연결되는 트랜지스터일 수 있다.

제1 등화기 회로(221a)의 전류 조정 회로(M5, M6, CS3)는 입력 신호(SIG)와 기준 전압(VREF) 간의 공통 모드 오프셋에 기초하여 제1 증폭기 회로(211)의 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 간의 공통 모드 오프셋을 제거할 수 있다. 입력 신호(SIG)와 기준 전압(VREF) 간에 공통 모드 오프셋이 발생하면, 제1 증폭기 회로(211)의 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 평균 전압 레벨들 간에도 전압 차이 또는 공통 모드 오프셋이 발생할 수 있다. 이와 유사하게, 제1 등화기 회로(221a)의 증폭기의 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들 간에도 전압 차이 또는 공통 모드 오프셋이 발생할 수 있다. 제1 피이드백 신호(FB_INB)의 전압 레벨은 로우 패스 필터(R6, C6)에 의해 제3 출력 신호(PRE_S)의 평균 전압 레벨이 될 수 있다. 제2 피이드백 신호(FB_IN)의 전압 레벨은 로우 패스 필터(R5, C5)에 의해 제4 출력 신호(PRE_SB)의 평균 전압 레벨이 될 수 있다. 이에 따라, 제1 및 제2 피이드백 신호들(FB_INB, FB_IN) 간에도 전압 차이 또는 공통 모드 오프셋이 발생할 수 있다.

제1 등화기 회로(221a) 내 M5 트랜지스터는 제2 피이드백 신호(FB_IN)에 따라, 제2 출력 신호(PRE_FB) 라인에서 접지 전압(VSS) 라인으로 흐르는 전류량을 조정하여 제2 출력 신호(PRE_FB) 라인의 전압 레벨을 조정할 수 있다. M6 트랜지스터는 제1 피이드백 신호(FB_INB)에 따라, 제1 출력 신호(PRE_F) 라인에서 접지 전압(VSS) 라인으로 흐르는 전류량을 조정하여 제1 출력 신호(PRE_F) 라인의 전압 레벨을 조정할 수 있다.

예시적으로, 입력 신호(SIG)의 평균 전압 레벨이 기준 전압(VREF) 레벨보다 높은 경우를 가정한다. 제4 출력 신호(PRE_SB)의 평균 전압 레벨은 제3 출력 신호(PRE_S)의 평균 전압 레벨보다 낮다. 제2 피이드백 신호(FB_IN)의 평균 전압 레벨은 제1 피이드백 신호(FB_INB)의 평균 전압 레벨보다 낮다. 제2 피이드백 신호(FB_IN)에 따라 M5 트랜지스터를 통해 흐르는 전류량은 제1 피이드백 신호(FB_INB)에 따라 M6 트랜지스터를 통해 흐르는 전류량보다 작다. M6 트랜지스터를 통해 흐르는 전류량이 상대적으로 크기 때문에, M6 트랜지스터에 의해 제1 출력 신호(PRE_F)의 전압 레벨이 제2 출력 신호(PRE_FB)의 전압 레벨보다 상대적으로 크게 감소할 수 있다. 이에 따라, 제1 등화기 회로(221a)는 입력 신호(SIG)의 평균 전압 레벨이 기준 전압(VREF) 레벨보다 높은 경우의 공통 모드 오프셋을 줄이거나 또는 제거할 수 있다.

이와 반대로, 입력 신호(SIG)의 평균 전압 레벨이 기준 전압(VREF) 레벨보다 낮은 경우를 가정한다. 제3 출력 신호(PRE_S)의 평균 전압 레벨은 제4 출력 신호(PRE_SB)의 평균 전압 레벨보다 낮다. 제1 피이드백 신호(FB_INB)의 평균 전압 레벨은 제2 피이드백 신호(FB_IN)의 평균 전압 레벨보다 낮다. 제1 피이드백 신호(FB_INB)에 따라 M6 트랜지스터를 통해 흐르는 전류량은 제2 피이드백 신호(FB_IN)에 따라 M5 트랜지스터를 통해 흐르는 전류량보다 작다. M5 트랜지스터를 통해 흐르는 전류량이 상대적으로 크기 때문에, M5 트랜지스터에 의해 제2 출력 신호(PRE_FB)의 전압 레벨이 제1 출력 신호(PRE_F)의 전압 레벨보다 상대적으로 크게 감소할 수 있다. 이에 따라, 제1 등화기 회로(221a)는 입력 신호(SIG)의 평균 전압 레벨이 기준 전압(VREF) 레벨보다 낮은 경우의 공통 모드 오프셋을 제거할 수 있다.

제1 등화기 회로(221a)는 입력 신호(SIG)와 기준 전압(VREF) 간의 공통 모드 오프셋에 의해 발생되는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 평균 전압 레벨들 간의 전압 차이 또는 공통 모드 오프셋을 제거하거나 줄이도록, M5, M6 트랜지스터들을 통해 흐르는 전류량들을 조정할 수 있다. 제1 등화기 회로(221a)는 공통 모드 오프셋 제거 회로로 지칭될 수 있다.

제2 등화기 회로(222)는 채널 손실로 인하여 약화된 입력 신호(SIG)의 고주파수 성분을 증폭, 보상, 또는 복원할 수 있다. 제2 등화기 회로(222)는 M7, M8 트랜지스터들, R7 저항, C7 커패시터 및 CS4, CS5 전류원들을 포함할 수 있다. M7, M8 트랜지스터들은 NMOS 트랜지스터들로 구현될 수 있다. M7 트랜지스터의 드레인 단자와 M8 트랜지스터의 게이트 단자는 제2 출력 신호(PRE_FB) 라인에 연결될 수 있다. M7 트랜지스터의 게이트 단자와 M8 트랜지스터의 드레인 단자는 제1 출력 신호(PRE_F) 라인에 연결될 수 있다. M7 트랜지스터의 소스 단자는 CS4 전류원, R7 저항의 일단 및 C7 커패시터의 일단에 연결될 수 있다. M8 트랜지스터의 소스 단자는 CS5 전류원, R7 저항의 타단 및 C7 커패시터의 타단에 연결될 수 있다. M7, M8 트랜지스터들은 교차 결합 쌍(cross coupled pair)을 구성할 수 있다.

CS4 전류원은 M7 트랜지스터를 통해 흐르는 바이어스 전류를 제공할 수 있다. CS5 전류원은 M8 트랜지스터를 통해 흐르는 바이어스 전류를 제공할 수 있다. CS4, CS5 전류원들 각각은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 M7, M8 트랜지스터들과 각각 연결되고, 그리고 소스 단자를 통해 접지 전압(VSS)과 연결되는 트랜지스터일 수 있다.

제2 등화기 회로(222)는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 고주파수 성분을 부스팅(boosting)하는 하이 패스 필터일 수 있다. M7, M8 트랜지스터들은 정귀환 방식으로 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 증폭할 수 있다. 제2 등화기 회로(222)는 음의 임피던스 또는 음의 커패시턴스를 제1 및 제2 출력 신호(PRE_F, PRE_FB) 라인에 제공할 수 있다. 제2 등화기 회로(222)는 NCE(Negative capacitance equalizer) 또는 CTLE(Continuous time linear equalizer)일 수 있다.

제1 등화기 회로(221a)의 공통 모드 오프셋 제거 동작에 의해 제1 증폭기 회로(211)의 이득이 감소될 수 있다. 제2 증폭기 회로(212)는 제1 증폭기 회로(211)에서 출력되는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 증폭하여 제1 증폭기 회로(211)의 감소된 이득을 보상할 수 있다. 제2 증폭기 회로(212)는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 전압 차이를 증폭하여 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 출력할 수 있다. 제2 증폭기 회로(212)는 M9, M10 트랜지스터들, R9, R10 저항들 및 CS6 전류원을 포함할 수 있다. M9, M10 트랜지스터들은 NMOS 트랜지스터들로 구현될 수 있다.

M9 트랜지스터는 게이트 단자에 제1 출력 신호(PRE_F) 라인이 연결될 수 있다. M9 트랜지스터의 소스 단자는 CS6 전류원에 연결될 수 있고, M9 트랜지스터의 드레인 단자는 R9 저항과 연결될 수 있다. M10 트랜지스터는 게이트 단자에 제2 출력 신호(PRE_FB) 라인이 연결될 수 있다. M10 트랜지스터의 소스 단자는 CS6 전류원에 연결될 수 있고, M10 트랜지스터의 드레인 단자는 R10 저항과 연결될 수 있다. CS6 전류원은 M9, M10 트랜지스터들을 통해 흐르는 바이어스 전류를 제공하고, 바이어스 전류의 크기에 따라 제2 증폭기 회로(212)의 이득이 가변될 수 있다. R9 저항은 전원 전압(VDD)과 M9 트랜지스터의 드레인 단자 사이에 연결되고, R10 저항은 전원 전압(VDD)과 M9 트랜지스터의 드레인 단자 사이에 연결될 수 있다. M10 트랜지스터의 드레인 단자와 R10 저항 사이의 제5 연결 노드(N5)에서 제5 출력 신호(AMP_O)가 출력되고, M9 트랜지스터의 드레인 단자와 R9 저항 사이의 제6 연결 노드(N6)에서 제6 출력 신호(AMP_OB)가 출력될 수 있다.

레벨 변환 회로(230)는 CML 레벨을 기준으로 스윙하는 입력 신호(SIG)에 따라 생성된 제2 증폭기 회로(212)의 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 수신하고, 제5 및 제6 출력 신호들(AMP_O, AMP_OB)의 전압 차이를 증폭하고, CMOS 레벨의 내부 신호(INT_SIG)를 생성할 수 있다. 레벨 변환 회로(230)는 연산 증폭기(231)와 버퍼(232)를 포함할 수 있다. 연산 증폭기(231)는 비반전 입력 단자(+)에 제5 출력 신호(AMP_O)가 연결되고, 반전 입력 단자(-)에 제6 출력 신호(AMP_O)가 연결될 수 있다. 연산 증폭기(231)는 OTA(Operational Transconductance Amplifier), 차동 증폭기(Differential Amplifier) 등으로 구현될 수 있다. 연산 증폭기(231)의 출력 신호는 버퍼(232)를 통해 내부 신호(INT_SIG)로 출력될 수 있다. 내부 신호(INT_SIG)는 로직 하이 또는 로직 로우를 갖는 디지털 신호로 생성되고, 입력 신호(SIG)의 기능에 따라 반도체 장치의 내부 동작을 수행할 수 있다.

제어 회로(240a)는 레벨 변환 회로(230)의 내부 신호(INT_SIG)를 수신하여 제어 신호(CTRL1)를 생성할 수 있다. 제어 회로(240a)는 배타적 논리합(XOR) 게이트(301), 직렬 연결된 제1 및 제2 인버터들(302, 303), 그리고 제3 인버터(304)를 포함할 수 있다. XOR 게이트(301)는 내부 신호(INT_SIG)를 입력하는 제1 입력, 직렬 연결된 제1 및 제2 인버터들(302, 303)의 출력을 입력하는 제2 입력, 그리고 제어 신호(CTRL1)를 출력하는 출력을 갖는다. 제3 인버터(304)는 XOR 게이트(301)의 출력을 수신하여 제어 신호(CTRL1)의 반전 신호를 출력할 수 있다. 제어 신호(CTRL1)는 내부 신호(INT_SIG)의 로직 레벨이 천이할 때 마다 즉, 로직 하이에서 로직 로우로 천이할 때, 또는 로직 로우에서 로직 하이로 천이할 때 로직 하이 펄스로 출력될 수 있다. 제어 신호(CTRL1)의 로직 하이 펄스 너비는 직렬 연결된 제1 및 제2 인버터들(302, 303)의 지연 시간으로 결정될 수 있다. 제어 신호(CTRL1)는 제1 등화기 회로(221a)의 제1 및 제2 스위칭 소자들(SW1, SW2)로 제공될 수 있다.

도 4는 도 3의 수신기(200a) 회로의 동작을 예시적으로 설명하는 타이밍 다이어그램이다. 본 발명에서 설명되는 타이밍 다이어그램들에서 가로 축과 세로 축은 시간과 전압 레벨을 각각 나타내고, 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.

도 3 및 도 4를 참조하면, Ta4 시점에서 수신기(200a) 회로로 CML 레벨의 입력 신호(SIG)가 수신될 수 있다. 입력 신호(SIG)의 평균 전압 레벨이 기준 전압(VREF) 레벨보다 높은 경우를 가정한다. 즉, 입력 신호(SIG)의 전압 레벨을 판별하기 위한 기준 전압(VREF) 레벨이 입력 신호(SIG)의 로우 전압 레벨 근처에 있는 경우를 설명한다.

Ta4 시점에서부터 Tb4 시점까지, 수신기(200a) 회로는 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 출력할 수 있다. 제1 증폭기 회로(211)에서 입력 신호(SIG)의 전압 레벨과 기준 전압(REF) 레벨 간의 전압 차이에 따라 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 스윙 레벨이 결정되고, 제2 등화기 회로(222)에서 채널 손실로 인하여 약화된 입력 신호(SIG)의 고주파수 성분을 증폭하고. 제2 증폭기 회로(212)에서 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 증폭하여 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 출력하고, 레벨 변환 회로(230)에서 제5 및 제6 출력 신호들(AMP_O, AMP_OB)의 전압 차이를 증폭하여 로직 하이 레벨 또는 로직 로우 레벨을 갖는 내부 신호(INT_SIG)를 생성할 수 있다.

제어 회로(240a)는 내부 신호(INT_SIG)의 로직 레벨이 천이할 때 마다 로직 하이 펄스의 제어 신호(CTRL1)를 생성하여 제1 등화기 회로(221a)의 제1 및 제2 스위칭 소자들(SW1, SW2)로 제공할 수 있다. 제1 등화기 회로(221a)는 입력 신호(SIG)의 전압 레벨과 기준 전압(REF) 레벨 간의 전압 차이에 따라 제1 및 제2 출력 신호들(PRE_F, PRE_FB)과 동일한 제3 및 제4 출력 신호들(PRE_S, PRE_SB)을 생성할 수 있다. 제1 등화기 회로(221a)는 제어 신호(CTRL1)의 로직 하이 펄스에 응답하여 제1 및 제2 스위칭 소자들(SW1, SW2)의 전송 게이트들이 온될 때에만, 로우 패스 필터들(R5, C5, R6, C6)에 의해 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성해서 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력할 수 있다. 제1 등화기 회로(221a)는 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)에 따라, 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전류량을 조정하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전압 레벨을 조정함으로써, 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거할 수 있다.

Tb4 시점에서부터 Tc4 시점까지, 수신기(200a) 회로로 상대적으로 긴 시간 동안 로우 레벨의 입력 신호(SIG)가 수신될 수 있다. 기준 전압(VREF) 레벨이 입력 신호(SIG)의 로우 전압 레벨 근처에 있기 때문에, 로우 전압 레벨의 입력 신호(SIG)를 수신할 때 수신기(200a) 회로의 센싱 마진이 작을 수 있고, 내부 신호(INT_SIG)에 크로스토크가 발생될 수 있다. 크로스토크는 제1 등화기 회로(221a)가 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성해서 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력할 때, 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작에 의해 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨이 반전되는 파형(X4)에 기인하는 것이다.

제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 반전 파형(X4)은, 내부 신호(INT_SIG)가 로직 레벨 천이 없이 로직 로우 레벨로 출력되고 제어 신호(CTRL1)가 로직 로우 레벨로 출력되어 제1 및 제2 스위칭 소자들(SW1, SW2)의 전송 게이트들을 오프시켜 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작이 중단됨으로써, 방지될 수 있다. 이에 따라, 제1 등화기 회로(221a)는 내부 신호(INT_SIG)의 크로스토크를 제거할 수 있다.

Tc4 시점에서, 수신기(200a) 회로는 Ta4 시점과 Tb4 시점 사이의 동작과 유사하게, 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 출력할 수 있다.

도 3 및 도 4에서, 수신기(200a) 회로는 입력 신호(SIG)의 전압 레벨을 판별하기 위한 기준 전압(VREF) 레벨이 입력 신호(SIG)의 로우 레벨 근처에 있어 센싱 마진이 작을 때에도, 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거하고, 내부 신호(INT_SIG)에 발생되는 크로스 토크를 제거할 수 있다.

도 5는 본 발명의 실시예에 따른 수신기 회로를 설명하는 도면이다. 도 5의 수신기(200b) 회로는 도 3의 수신기(200a) 회로의 변형예이다. 도 5의 수신기(200b) 회로는 도 3의 수신기(200a) 회로와 비교하여, 제1 등화기 회로(221b)와 제어 회로(240b)의 구성이 다르다. 설명의 편의를 위하여, 도 3에서 상술한 것과 실질적으로 동일한 구성의 설명은 생략된다.

도 5를 참조하면, 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)은 도 3에서 설명된 전송 게이트들 대신에 PMOS 트랜지스터들로 구현될 수 있다.

제어 회로(240b)는 XOR 게이트(301), 직렬 연결된 제1 및 제2 인버터들(302, 303), 멀티플렉서(501), 플립플롭(502) 그리고 부정 논리합(NOR) 게이트(503)를 포함할 수 있다. XOR 게이트(301)는, 도 3에서 설명된 바와 같이, 내부 신호(INT_SIG)의 로직 레벨이 천이할 때 마다 로직 하이 펄스를 출력할 수 있다. XOR 게이트(301)의 출력 신호는 도 3의 제어 신호(CTRL1)와 동일할 것이다. XOR 게이트(301)의 출력 신호는 NOR 게이트(503)의 제1 입력으로 제공될 수 있다.

멀티플렉서(501)는 전원 전압(VDD) 라인에 연결된 제1 입력, 접지 전압(VSS) 라인에 연결된 제2 입력, 그리고 출력을 갖는다. 멀티플렉서(501)는 선택 신호(SEL)의 로직 하이레벨에 응답하여 제1 입력의 전원 전압(VDD) 레벨을 플립플롭(502)의 데이터 입력(D)으로 제공하고, 선택 신호(SEL)의 로직 로우레벨에 응답하여 제2 입력의 접지 전압(VSS) 레벨을 플립플롭(502)의 데이터 입력(D)으로 제공할 수 있다. 선택 신호(SEL)는 수신기(200b) 회로를 포함하는 반도체 장치가 메모리 장치로 구현되는 경우, 모드 레지스터 세트(Mode Register Set: MRS, 224)에서 제공될 수 있다. 실시예에 따라, 선택 신호(SEL)는 수신기(200b) 회로를 포함하는 반도체 장치의 외부에서 제공될 수 있다.

플립플롭(502)은 멀티플렉서(501) 출력을 수신하는 데이터 입력(D), 내부 신호(INT_SIG)를 수신하는 클럭 입력(CK), 그리고 출력을 갖는다. 플립플롭(502)은 내부 신호(INT_SIG)가 로직 하이 레벨에서 로직 로우 레벨로 천이될 때, 멀티플렉서(501) 출력을 수신해서 NOR 게이트(503)의 제2 입력으로 출력할 수 있다.

NOR 게이트(503)는 XOR 게이트(301) 출력을 제1 입력, 플립플롭(502) 출력을 입력하는 제2 입력, 그리고 제어 신호(CTRL2)를 출력하는 출력을 갖는다. 제어 신호(CTRL2)는 선택 신호(SEL)가 로직 하이 레벨일 때 로직 로우 레벨로 출력될 수 있다. 제어 신호(CTRL2)는 선택 신호(SEL)가 로직 로우 레벨일 때 XOR 게이트(301) 출력의 반전 신호로 출력될 수 있다.

제어 회로(240b)의 제어 신호(CTRL2)는 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)인 PMOS 트랜지스터들의 게이트들로 제공될 수 있다. 제어 신호(CTRL2)에 의해 제1 및 제2 스위칭 소자들(SW1, SW2)의 PMOS 트랜지스터들이 턴온될 때, 제1 등화기 회로(221a)의 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작에 의해 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들이 생성되어 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력될 수 있다.

제어 신호(CTRL2)에 의해 제1 및 제2 스위칭 소자들(SW1, SW2)의 PMOS 트랜지스터들이 오프되면, 제1 등화기 회로(221a)의 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작이 중단되어 내부 신호(INT_SIG)의 크로스토크를 제거할 수 있다.

도 6 내지 도 8은 도 5의 수신기(200b) 회로의 동작을 예시적으로 설명하는 타이밍 다이어그램들이다. 도 6은 입력 신호(SIG)의 전압 레벨을 판별하기 위한 기준 전압(VREF) 레벨이 입력 신호(SIG)의 하이 전압 레벨 근처에 있는 경우를 설명하고, 도 7은 기준 전압(VREF) 레벨이 입력 신호(SIG)의 로우 전압 레벨 근처에 있는 경우를 설명하고, 도 8은 기준 전압(VREF) 레벨이 입력 신호(SIG)의 중간 전압 레벨 근처에 있는 경우를 설명한다.

도 5 및 도 6을 참조하면, 기준 전압(VREF) 레벨이 입력 신호(SIG)의 하이 레벨 전압 근처에 있기 때문에, 하이 전압 레벨의 입력 신호(SIG)가 수신될 때 수신기(200b) 회로의 센싱 마진이 작을 수 있다. Ta6 시점에서 수신기(200b) 회로로 입력 신호(SIG)가 수신될 수 있다.

Ta6 시점에서부터 Tb6 시점까지, 수신기(200b) 회로는 제1 증폭기 회로(211)에서 입력 신호(SIG)의 전압 레벨과 기준 전압(REF) 레벨 간의 전압 차이에 따라 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 출력하고, 제2 증폭기 회로(212)에서 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 증폭하여 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 출력하고, 레벨 변환 회로(230)에서 제5 및 제6 출력 신호들(AMP_O, AMP_OB)의 전압 차이를 증폭하여 로직 하이 또는 로직 로우를 갖는 내부 신호(INT_SIG)를 생성할 수 있다.

제어 회로(240b)는 선택 신호(SEL)가 로직 하이(H) 레벨일 때 로직 로우 (L) 레벨의 제어 신호(CRTL2)를 출력하고, 선택 신호(SEL)가 로직 로우(L) 레벨일 때 내부 신호(INT_SIG)의 로직 레벨이 천이할 때마다 로직 하이 펄스의 반전 신호, 즉 로직 로우 펄스를 출력할 수 있다. 제어 신호(CRTL2)의 로직 로우(L) 레벨 또는 로직 로우 펄스에 응답하여 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)의 PMOS 트랜지스터들이 온 될 때, 로우 패스 필터들(R5, C5, R6, C6)에 의해 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들이 생성되어 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력될 수 있다. 제1 등화기 회로(221b)는 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)에 따라, 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전류량을 조정하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전압 레벨을 조정함으로써, 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거할 수 있다.

Tb6 시점에서부터 Tc6 시점까지, 수신기(200b) 회로로 상대적으로 긴 시간 동안 하이 레벨의 입력 신호(SIG)가 수신될 수 있다. 수신기(200b) 회로는 기준 전압(VREF) 레벨이 입력 신호(SIG)의 하이 전압 레벨 근처에 있기 때문에, 센싱 마진이 작을 수 있다.

선택 신호(SEL)가 로직 하이(H) 레벨일 때 제어 신호(CTRL2)의 로직 로우(L) 레벨에 응답하여 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)의 PMOS 트랜지스터들이 계속 온 상태일 수 있다. 이 경우, 제1 등화기 회로(221b)는 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성해서 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력할 때, 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작에 의해 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨이 X6 파형처럼 반전될 수 있다. 이에 따라, 수신기(200b) 회로가 입력 신호(SIG)의 CML 레벨의 비트들을 판별해서 출력하는 내부 신호(INT_SIG)에 크로스토크가 발생될 수 있다.

내부 신호(INT_SIG)의 크로스 토크를 제거하기 위해, 선택 신호(SEL)가 로직 로우(L) 레벨로 제공될 수 있다. 제어 회로(240b)는 로직 로우(L) 레벨의 선택 신호(SEL) 및 로직 하이 레벨의 내부 신호(INT_SIG)에 기초하여 로직 하이 레벨의 제어 신호(CTRL2)를 출력할 수 있다. 제어 신호(CTRL2)의 로직 하이 레벨에 따라 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)의 PMOS 트랜지스터들이 오프되고, 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작이 중단됨에 따라, 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨은 반전되지 않는다. 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨이 반전됨이 없이 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전류량을 조정하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전압 레벨을 조정함으로써, 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋이 제거되고, 내부 신호(INT_SIG)의 크로스토크가 제거될 수 있다.

Tc6 시점에서부터 Td6 시점까지, 수신기(200b) 회로는 Ta6 시점과 Tb6 시점 사이의 동작과 유사하게, 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 출력할 수 있다.

Td6 시점에서부터 Te6 시점까지, 수신기(200b) 회로로 상대적으로 긴 시간 동안 로우 레벨의 입력 신호(SIG)가 수신될 수 있다. 기준 전압(VREF) 레벨이 입력 신호(SIG)의 전압 레벨 보다 충분히 높아서, 수신기(200b)의 센싱 마진은 충분할 수 있다. 수신기(200b)는 Ta6 시점과 Tb6 시점 사이의 동작과 유사하게, 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)를 크로스 토크 없이 안정적으로 출력할 수 있다.

Te6 시점에서, 수신기(200b) 회로는 Ta6 시점과 Tb6 시점 사이의 동작과 유사하게, 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 출력할 수 있다.

도 5 및 도 6에서, 수신기(200b) 회로는 입력 신호(SIG)의 전압 레벨을 판별하기 위한 기준 전압(VREF) 레벨이 입력 신호(SIG)의 하이 전압 레벨 근처에 있어 센싱 마진이 작을 때에도, 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거하고, 내부 신호(INT_SIG)에 발생되는 크로스 토크를 제거할 수 있다.

도 5 및 도 7을 참조하면, 기준 전압(VREF) 레벨이 입력 신호(SIG)의 로우 레벨 근처에 있기 때문에, 로우 레벨의 입력 신호(SIG)가 수신될 때 수신기(200b)의 센싱 마진이 작을 수 있다. Ta7 시점에서 수신기(200b)로 입력 신호(SIG)가 수신될 수 있다.

Ta7 시점에서부터 Td7 시점까지, 수신기(200b)는 도 6의 Ta6 시점과 Tb6 시점 사이의 동작과 유사하게, 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 안정적으로 출력할 수 있다.

Td7 시점에서부터 Te7 시점까지, 수신기(200b)로 상대적으로 긴 시간 동안 로우 레벨의 입력 신호(SIG)가 수신될 수 있다. 수신기(200b)는 기준 전압(VREF) 레벨이 입력 신호(SIG)의 로우 레벨 근처에 있기 때문에, 센싱 마진이 작을 수 있다.

선택 신호(SEL)가 로직 하이(H) 레벨일 때 제어 신호(CTRL2)의 로직 로우(L) 레벨에 응답하여 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)의 PMOS 트랜지스터들이 계속 온 상태일 수 있다. 이 때, 제1 등화기 회로(221b)는 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성해서 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력할 때, 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작에 의해 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨이 X7 파형처럼 반전될 수 있다. 이에 따라, 수신기(200b)가 입력 신호(SIG)의 CML 레벨의 비트들을 판별해서 출력하는 내부 신호(INT_SIG)에 크로스토크가 발생될 수 있다.

내부 신호(INT_SIG)의 크로스 토크를 제거하기 위해, 선택 신호(SEL)가 로직 로우(L) 레벨로 제공될 수 있다. 제어 회로(240b)는 로직 로우(L) 레벨의 선택 신호(SEL) 및 로직 로우 레벨의 내부 신호(INT_SIG)에 기초하여 로직 하이 레벨의 제어 신호(CTRL2)를 출력할 수 있다. 제어 신호(CTRL2)의 로직 하이 레벨에 따라 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)의 PMOS 트랜지스터들이 오프되고, 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작이 중단됨에 따라, 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨은 반전되지 않는다. 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨 반전 없이 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전류량을 조정하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전압 레벨을 조정함으로써, 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거하고, 내부 신호(INT_SIG)의 크로스토크를 제거할 수 있다.

Te7 시점에서, 수신기(200b)는 Ta6 시점과 Tb6 시점 사이의 동작과 유사하게, 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 출력할 수 있다.

도 5 및 도 7에서, 수신기(200b) 회로는 입력 신호(SIG)의 전압 레벨을 판별하기 위한 기준 전압(VREF) 레벨이 입력 신호(SIG)의 로우 전압 레벨 근처에 있어 센싱 마진이 작을 때에도, 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거하고, 내부 신호(INT_SIG)에 발생되는 크로스 토크를 제거할 수 있다.

도 5 및 도 8을 참조하면, 기준 전압(VREF) 레벨이 입력 신호(SIG)의 중간 레벨 근처에 있기 때문에, 수신되는 입력 신호(SIG)의 하이 레벨 또는 로우 레벨에 상관없이 수신기(200b)의 센싱 마진은 충분할 수 있다. Ta8 시점에서 수신기(200b)로 입력 신호(SIG)가 수신될 수 있다.

Ta8 시점에서부터 Te8 시점 이후까지, 수신기(200b)는 도 6의 Ta6 시점과 Tb6 시점 사이의 동작과 유사하게, 입력 신호(SIG)의 CML 레벨의 비트들을 판별하여 CMOS 레벨의 내부 신호(INT_SIG)로 출력할 수 있다. 수신기(200b)는 기준 전압(VREF) 레벨이 입력 신호(SIG)의 중간 레벨 근처에 있기 때문에, 충분한 센싱 마진을 확보할 수 있다.

수신기(200b)는, 선택 신호(SEL)의 로직 하이(H) 레벨 또는 로직 로우(L) 레벨에 응답하여 제어 회로(240)에서 생성되는 제어 신호(CTRL2)에 상관없이, 제1 증폭기 회로(211)에서 입력 신호(SIG)의 전압 레벨과 기준 전압(REF) 레벨 간의 전압 차이에 따라 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 출력하고, 제1 등화기 회로(221b)에서 입력 신호(SIG)의 전압 레벨과 기준 전압(REF) 레벨 간의 전압 차이에 따라 제3 및 제4 출력 신호들(PRE_S, PRE_SB)을 생성하고 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성해서 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력하고 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)의 전압 레벨에 따라 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전류량을 조정하여 제1 및 제2 출력 신호들(PRE_F, PRE_FB) 라인의 전압 레벨을 조정하고, 제2 증폭기 회로(212)에서 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 증폭하여 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 출력하고, 레벨 변환 회로(230)에서 제5 및 제6 출력 신호들(AMP_O, AMP_OB)의 전압 차이를 증폭하여 로직 하이 또는 로직 로우를 갖는 내부 신호(INT_SIG)를 안정적으로 출력할 수 있다.

도 9 및 도 10은 본 발명의 실시예에 따른 수신기 회로를 설명하는 도면들이다. 도 9의 수신기(200c) 회로는 도 3의 수신기(200a) 회로의 변형예이다. 도 9의 수신기(200c) 회로는 도 3의 수신기(200a)와 비교하여, 제어 회로(240c)의 구성이 다르다. 설명의 편의를 위하여, 도 3 및 도 4에서 상술한 것과 실질적으로 동일한 구성의 설명은 생략된다.

도 9를 참조하면, 제어 회로(240c)는 XOR 게이트(301), 직렬 연결된 제1 및 제2 인버터들(302, 303), 플립플롭(901), 논리합(OR) 게이트(902), 그리고 제3 인버터(904)를 포함할 수 있다. XOR 게이트(301)는, 도 3에서 설명된 바와 같이, 내부 신호(INT_SIG)의 로직 레벨이 천이할 때 마다 로직 하이 펄스를 출력할 수 있다. XOR 게이트(301)의 출력 신호는 OR 게이트(902)의 제1 입력으로 제공될 수 있다.

플립플롭(901)은 접지 전압(VSS) 라인이 연결되는 데이터 입력(D), 내부 신호(INT_SIG) 라인이 연결되는 클럭 입력(CK), 그리고 출력을 갖는다. 플립플롭(901) 출력은, 도 10에 도시된 바와 같이, 초기 상태로 전원 전압(VDD) 레벨의 로직 하이 레벨이고, 내부 신호(INT_SIG)가 로직 하이 레벨에서 로직 로우 레벨로 천이될 때 접지 전압(VSS) 레벨의 데이터 입력(D)에 따라 로직 로우 레벨로 출력될 수 있다. 플립플롭(901) 출력은 OR 게이트(902)의 제2 입력으로 제공할 수 있다.

OR 게이트(902)는 XOR 게이트(301) 출력을 입력하는 제1 입력, 플립플롭(901) 출력을 입력하는 제2 입력, 그리고 제어 신호(CTRL3)를 출력하는 출력을 갖는다. 제3 인버터(904)는 OR 게이트(902)의 출력을 수신하여 제어 신호(CTRL1)의 반전 신호를 출력할 수 있다. 도 10에 도시된 바와 같이, 제어 신호(CTRL3)는 XOR 게이트(301) 출력과 플립플롭(502) 출력가 논리합된 결과로서 출력될 수 있다. 제어 신호(CTRL3)는 플립플롭(901) 출력에 따라 초기 상태의 로직 하이 레벨로 출력된 후, 내부 신호(INT_SIG)가 로직 하이 레벨에서 로직 로우 레벨로 천이되면 로직 하이 펄스의 XOR 게이트(301) 출력에 따라 출력될 수 있다. 제어 회로(240c)의 제어 신호(CTRL3)는 제1 등화기 회로(221b)의 제1 및 제2 스위칭 소자들(SW1, SW2)인 전송 게이트들로 제공될 수 있다.

도 10을 참조하면, T1 시점에서부터 T2 시점까지, 로직 하이 레벨의 제어 신호(CTRL3)에 의해 제1 및 제2 스위칭 소자들(SW1, SW2)의 전송 게이트들이 턴온될 때, 제1 등화기 회로(221a)의 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작이 수행될 수 있다.

T2 시점에서, 로직 하이 펄스의 제어 신호(CTRL3)에 의해 제1 및 제2 스위칭 소자들(SW1, SW2)의 전송 게이트들이 선택적으로 온 또는 오프될 수 있다. 제1 및 제2 스위칭 소자들(SW1, SW2)의 전송 게이트들이 오프되면, 제1 등화기 회로(221a)의 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작이 중단될 수 있다. 제1 등화기 회로(221a)는 로우 패스 필터들(R5, C5, R6, C6)의 차아징 동작을 선택적으로 온 또는 오프시켜 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성하고 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력할 수 있다.

도 11은 본 발명의 실시예에 따른 수신기 회로를 설명하는 도면이다. 도 11의 수신기(200d) 회로는 도 9의 수신기(200c) 회로의 변형예이다.

도 11을 참조하면, 수신기(200d) 회로는 도 9의 수신기(200c) 회로와 비교하여, 제1 증폭기 회로(211a), 제2 증폭기 회로(212a), 제1 등화기 회로(221c), 그리고 제2 등화기 회로(222a)의 구성이 다르다. 특히, 제1 등화기 회로(221c)는 도 9의 제1 등화기 회로(221a)와 비교하여, 스위칭 소자들(SW1, SW2)이 NMOS 트랜지스터들로 구성되는데, 스위칭 소자들(SW1, SW2)의 NMOS 트랜지스터들의 특성에 맞추어 제1 증폭기 회로(211a), 제2 증폭기 회로(212a), 제1 등화기 회로(221c), 그리고 제2 등화기 회로(222a)의 구성이 변경된다.

제1 증폭기 회로(211a)는 M1a, M2a 트랜지스터들, R1a, R2a 저항들, 및 CS1a 전류원을 포함할 수 있다. M1a, M2a 트랜지스터들은 PMOS (P-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있다.

M1a 트랜지스터는 게이트 단자에 입력 신호(SIG) 라인이 연결될 수 있다. M1a 트랜지스터의 소스 단자는 CS1a 전류원에 연결되고, M1a 트랜지스터의 드레인 단자는 R1a 저항과 연결될 수 있다. M1a 트랜지스터는 입력 신호(SIG)의 전압 레벨에 따라 드레인 단자와 소스 단자 사이에서 흐르는 전류량을 제어할 수 있다. M2a 트랜지스터는 게이트 단자에 기준 전압(VREF) 라인이 연결될 수 있다. M2a 트랜지스터의 소스 단자는 CS1a 전류원에 연결될 수 있고, M2a 트랜지스터의 드레인 단자는 R2 저항에 연결될 수 있다. CS1a 전류원은 전원 전압(VDD)에 연결되고, M1a, M2a 트랜지스터들을 통해 흐르는 바이어스 전류를 제공할 수 있다. R1a 저항은 접지 전압(VSS)과 M1a 트랜지스터의 드레인 단자 사이에 연결될 수 있다. R2a 저항은 접지 전압(VSS)과 M2a 트랜지스터의 드레인 단자 사이에 연결될 수 있다. M2a 트랜지스터의 드레인 단자와 R2a 저항 사이의 연결 노드에서 제1 출력 신호(PRE_F)가 출력되고, M1a 트랜지스터의 드레인 단자와 R1a 저항 사이의 연결 노드에서 제2 출력 신호(PRE_FB)가 출력될 수 있다.

제1 등화기 회로(221c)는 증폭기를 구성하는 M3a, M4a 트랜지스터들, R3a, R4a 저항들, 그리고 CS2a 전류원을 포함할 수 있다. M3a, M4a 트랜지스터들은 PMOS 트랜지스터들로 구현될 수 있다. 제1 등화기 회로(221c)의 증폭기는 제1 증폭기 회로(211a)와 실질적으로 동일하게 구현될 수 있다. M4a 트랜지스터의 드레인 단자와 R4a 저항 사이의 연결 노드에서 제3 출력 신호(PRE_S)가 출력되고, M3 트랜지스터의 드레인 단자와 R3 저항 사이의 제4 연결 노드에서 제4 출력 신호(PRE_SB)가 출력될 수 있다. 제3 출력 신호(PRE_S) 라인은 제어 신호(CTRL4)에 응답하여 온 또는 오프되는 제1 스위칭 소자(SW1a)의 NMOS 트랜지스터를 통해 R6a 저항과 선택적으로 연결될 수 있다. 제4 출력 신호(PRE_SB) 라인은 제어 신호(CTRL4)에 응답하여 온 또는 오프되는 제2 스위칭 소자(SW2a)의 NMOS 트랜지스터를 통해 R5a 저항과 선택적으로 연결될 수 있다. 제어 신호(CTRL4)는 제어 회로(240c)에서 제공될 수 있다.

제1 등화기 회로(221c)는 로우 패스 필터들을 구성하는 R5a 저항 및 C5a 커패시터, 그리고 R6a 저항 및 C6a 커패시터를 포함할 수 있다. R6a 저항 및 C6a 커패시터는 제1 스위칭 소자(SW1a)의 NMOS 트랜지스터를 통해 전달되는 제3 출력 신호(PRE_S)를 필터링하여 제1 피이드백 신호(FB_INB)를 생성하고, R5a 저항 및 C5a 커패시터는 제2 스위칭 소자(SW2a)의 NMOS 트랜지스터를 통해 전달되는 제4 출력 신호(PRE_SB)를 필터링하여 제2 피이드백 신호(FB_IN)를 생성할 수 있다.

제1 등화기 회로(221a)는 전류 조정 회로를 구성하는 M5a, M6a 트랜지스터들과 CS3a 전류원을 포함할 수 있다. M5a, M6a 트랜지스터들은 PMOS 트랜지스터들로 구현될 수 있다. M5a 트랜지스터는 게이트 단자에 제2 피이드백 신호(FB_IN) 라인이 연결되고, 소스 단자에 CS3a 전류원이 연결되고, 드레인 단자에 제2 출력 신호(PRE_FB) 라인에 연결될 수 있다. M6a 트랜지스터는 게이트 단자에 제1 피이드백 신호(FB_INB) 라인이 연결되고, 소스 단자에 CS3a 전류원에 연결되고, 드레인 단자에 제1 출력 신호(PRE_F) 라인이 연결될 수 있다. CS3a 전류원은 전원 전압(VDD)에 연결되고, M5a, M6a 트랜지스터들을 통해 흐르는 바이어스 전류를 제공할 수 있다.

제2 증폭기 회로(212a)는 제1 증폭기 회로(211a)에서 출력되는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)을 증폭하여 제1 증폭기 회로(211a)의 감소된 이득을 보상할 수 있다. 제2 증폭기 회로(212a)는 제1 및 제2 출력 신호들(PRE_F, PRE_FB)의 전압 차이를 증폭하여 제5 및 제6 출력 신호들(AMP_O, AMP_OB)을 출력할 수 있다. 제2 증폭기 회로(212a)는 M9, M10 트랜지스터들, R9, R10 저항들 및 CS6 전류원을 포함할 수 있다. M9, M10 트랜지스터들은 PMOS 트랜지스터들로 구현될 수 있다. M9a 트랜지스터는 게이트 단자에 제1 출력 신호(PRE_F) 라인이 연결되고, 소스 단자에 CS6 전류원이 연결되고 드레인 단자에 R9a 저항이 연결될 수 있다. M10a 트랜지스터는 게이트 단자에 제2 출력 신호(PRE_FB) 라인이 연결되고, 소스 단자는 CS6a 전류원이 연결되고, 드레인 단자에 R10a 저항이 연결될 수 있다. CS6 전류원은 전원 전압(VDD)에 연결되고, M9a, M10a 트랜지스터들을 통해 흐르는 바이어스 전류를 제공할 수 있다. R9a 저항은 접지 전압(VSS)과 M9a 트랜지스터의 드레인 단자 사이에 연결되고, R10a 저항은 접지 전압(VSS)과 M9a 트랜지스터의 드레인 단자 사이에 연결될 수 있다. M10a 트랜지스터의 드레인 단자와 R10a 저항 사이의 연결 노드에서 제5 출력 신호(AMP_O)가 출력되고, M9a 트랜지스터의 드레인 단자와 R9a 저항 사이의 연결 노드에서 제6 출력 신호(AMP_OB)가 출력될 수 있다.

제2 등화기 회로(222a)는 M7a, M8a 트랜지스터들, R7a 저항, C7a 커패시터 및 CS4a, CS5a 전류원들을 포함할 수 있다. M7a, M8a 트랜지스터들은 PMOS 트랜지스터들로 구현될 수 있다. M7a 트랜지스터의 드레인 단자와 M8a 트랜지스터의 게이트 단자는 제2 출력 신호(PRE_FB) 라인에 연결되고, M7a 트랜지스터의 게이트 단자와 M8a 트랜지스터의 드레인 단자는 제1 출력 신호(PRE_F) 라인에 연결될 수 있다. M7a 트랜지스터의 소스 단자는 CS4a 전류원, R7a 저항의 일단 및 C7a 커패시터의 일단에 연결될 수 있다. M8a 트랜지스터의 소스 단자는 CS5a 전류원, R7a 저항의 타단 및 C7a 커패시터의 타단에 연결될 수 있다.

수신기(200d) 회로는 도 10에서 설명된 도 9의 수신기(200c)의 타이밍 다이어그램과 유사하게 동작될 수 있다. 수신기(200d) 회로는 초기에 로직 하이 레벨의 제어 신호(CTRL4)에 의해 제1 및 제2 스위칭 소자들(SW1a, SW2a)의 NMOS 트랜지스터들이 턴온되어 제1 등화기 회로(221c)의 로우 패스 필터들(R5a, C5a, R6a, C6a)의 차아징 동작이 수행될 수 있다. 이 후, 내부 신호(INT_SIG)가 로직 하이 레벨에서 로직 로우 레벨로 천이되면, 로직 하이 펄스의 제어 신호(CTRL4)에 의해 제1 및 제2 스위칭 소자들(SW1a, SW2a)의 NMOS 트랜지스터들이 선택적으로 온 또는 오프될 수 있다. 제1 및 제2 스위칭 소자들(SW1a, SW2a)의 NMOS 트랜지스터들이 오프되면, 제1 등화기 회로(221c)의 로우 패스 필터들(R5a, C5a, R6a, C6a)의 차아징 동작이 중단될 수 있다. 제1 등화기 회로(221c)는 로우 패스 필터들(R5a, C5a, R6a, C6a)의 차아징 동작을 선택적으로 온 또는 오프시켜 제3 및 제4 출력 신호들(PRE_S, PRE_SB)의 평균 전압 레벨들을 생성하고 제1 및 제2 피이드백 신호들(FB_INB, FB_IN)로 출력할 수 있다.

수신기(200d) 회로는 제어 신호(CTRL4)에 응답하는 제1 및 제2 스위칭 소자들(SW1a, SW2a)의 NMOS 트랜지스터들을 이용하여 입력 신호(SIG)의 평균 전압 레벨과 기준 전압(VREF) 레벨 사이의 공통 모드 오프셋을 제거하고, 내부 신호(INT_SIG)에 발생되는 크로스 토크를 제거할 수 있다.

도 12는 본 발명의 실시예들에 따른 수신기가 적용되는 시스템(1000)을 나타내는 블록도이다.

도 12를 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.

카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.

AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다

시스템(1000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.

도 12에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.

DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.

시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.

시스템(1000)은 구성 요소들 간의 고속 동작을 위하여 CML 레벨의 신호를 전송하거나 수신할 수 있다. 시스템(1000) 내 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및/또는 AP(1800)는, 도 2 내지 도 11을 참조하여 설명된 수신기(200a~200d) 회로를 포함할 수 있다.

본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims

입력 신호를 수신하고, 상기 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제1 및 제2 출력 신호들을 생성하고, 상기 제1 및 상기 제2 출력 신호들의 전압 차이에 기초하여 상기 입력 신호의 비트들에 대응하는 디지털 신호인 내부 신호로 출력하는 제1 회로; 및
상기 입력 신호를 수신하고, 상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 및 제4 출력 신호들을 생성하고, 제어 신호에 응답하는 제1 스위칭 소자를 통해 상기 제3 출력 신호의 평균 전압 레벨을 생성하여 제1 피이드백 신호로 출력하고, 상기 제어 신호에 응답하는 제2 스위칭 소자를 통해 상기 제4 출력 신호의 평균 전압 레벨을 생성하여 제2 피이드백 신호로 출력하는 제2 회로; 및
상기 내부 신호의 로직 레벨이 천이할 때마다 펄스 타입의 상기 제어 신호를 출력하고, 상기 제어 신호의 로직 펄스 레벨에 따라 상기 제1 및 상기 제2 스위칭 소자들이 선택적으로 온 또는 오프되도록 구성되는 제어 회로를 포함하는 수신기.
제1항에 있어서, 상기 제1 회로는,
상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 상기 전압 차이를 증폭하여 제1 노드 라인으로 상기 제1 출력 신호를 출력하고 제2 노드 라인으로 상기 제2 출력 신호를 출력하는 제1 증폭기 회로;
상기 제1 노드 라인와 상기 제2 노드 라인에 연결되고, 상기 제1 출력 신호와 상기 제2 출력 신호의 전압 차이를 증폭하여 제5 및 제6 출력 신호들을 출력하는 제2 증폭기 회로; 및
상기 제5 및 상기 제6 출력 신호들의 제1 스윙폭을 상기 제1 스윙폭 보다 큰 제2 스윙폭으로 증폭하여 상기 내부 신호를 생성하는 레벨 변환 회로를 포함하는 수신기.
제1항에 있어서, 상기 제2 회로는,
상기 제1 피이드백 신호의 전압 레벨에 따라 상기 제1 출력 신호의 전압 레벨을 조정하고, 상기 제2 피이드백 신호의 전압 레벨에 따라 상기 제2 출력 신호의 전압 레벨을 조정하는 제1 등화기 회로; 및
상기 제1 출력 신호와 상기 제2 출력 신호의 고주파수 성분을 증폭하는 제2 등화기 회로를 포함하고,
상기 제1 등화기 회로는,
상기 입력 신호를 수신하고, 상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 노드 라인으로 상기 제3 출력 신호를 출력하고 제4 노드 라인으로 상기 제4 출력 신호를 출력하는 증폭기 회로;
상기 제3 출력 신호의 평균 전압 레벨을 생성하여 상기 제1 피이드백 신호로 출력하는 제1 로우 패스 필터;
상기 제4 출력 신호의 평균 전압 레벨을 생성하여 상기 제2 피이드백 신호로 출력하는 제2 로우 패스 필터;
상기 제어 신호에 응답하여 상기 제3 노드 라인의 상기 제3 출력 신호를 상기 제1 로우 패스 필터로 전달하거나 차단하는 상기 제1 스위칭 소자; 및
상기 제어 신호에 응답하여 상기 제4 노드 라인의 상기 제4 출력 신호를 상기 제2 로우 패스 필터로 전달하거나 차단하는 상기 제2 스위칭 소자를 포함하는 수신기.
제1항에 있어서, 상기 제어 회로는,
상기 내부 신호를 수신하는 직렬 연결된 제1 및 제2 인버터들;
상기 내부 신호와 상기 직렬 연결된 제1 및 제2 인버터들의 출력을 입력하여 상기 제어 신호를 출력하는 배타적 논리합(XOR) 게이트; 및
상기 XOR 게이트의 출력을 수신하여 상기 제어 신호의 반전 신호를 출력하는 제3 인버터를 포함하는 수신기.
제4항에 있어서,
상기 제1 및 상기 제2 스위칭 소자들은 상기 제어 신호 및 상기 제어 신호의 상기 반전 신호에 응답하여 온 또는 오프되는 전송 게이트들인 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 제어 회로는,
상기 수신기의 초기 상태에서부터 상기 로직 펄스 레벨의 상기 제어 신호가 출력되기 전까지, 상기 제1 및 상기 제2 스위칭 소자들이 온되는 로직 레벨의 상기 제어 신호를 생성하는 수신기.
제6항에 있어서, 상기 제어 회로는,
상기 내부 신호를 수신하는 직렬 연결된 제1 및 제2 인버터들;
상기 내부 신호와 상기 직렬 연결된 제1 및 제2 인버터들의 출력을 입력하는 배타적 논리합(XOR) 게이트;
접지 전압 라인에 연결되는 데이터 입력, 상기 내부 신호 라인에 연결되는 클럭 입력을 갖는 플립플롭;
상기 XOR 게이트의 출력 및 상기 플립플롭의 출력을 수신하여 상기 제어 신호를 출력하는 논리합(OR) 게이트; 및
상기 OR 게이트의 출력을 수신하여 상기 제어 신호의 반전 신호를 출력하는 제3 인버터를 포함하는 수신기.
제7항에 있어서,
상기 제1 및 상기 제2 스위칭 소자들은 상기 제어 신호 및 상기 제어 신호의 상기 반전 신호에 응답하여 온 또는 오프되는 전송 게이트들인 것을 특징으로 하는 수신기.
입력 신호를 수신하고, 상기 입력 신호의 전압 레벨과 기준 전압 레벨 사이의 전압 차이를 증폭하여 제1 및 제2 출력 신호들을 생성하고, 상기 제1 및 상기 제2 출력 신호들의 전압 차이에 기초하여 상기 입력 신호의 비트들에 대응하는 디지털 신호인 내부 신호로 출력하는 제1 회로; 및
상기 입력 신호를 수신하고, 상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 및 제4 출력 신호들을 생성하고, 제어 신호에 응답하는 제1 스위칭 소자를 통해 상기 제3 출력 신호의 평균 전압 레벨을 생성하여 제1 피이드백 신호로 출력하고, 상기 제어 신호에 응답하는 제2 스위칭 소자를 통해 상기 제4 출력 신호의 평균 전압 레벨을 생성하여 제2 피이드백 신호로 출력하는 제2 회로; 및
선택 신호에 기초하여 상기 내부 신호의 로직 레벨이 천이할 때마다 펄스 타입의 상기 제어 신호를 출력하거나 고정된 로직 레벨의 상기 제어 신호를 출력하는 제어 회로를 포함하는 수신기.
제9항에 있어서, 상기 제어 회로는,
상기 제어 신호의 로직 펄스 레벨에 따라 상기 제1 및 상기 제2 스위칭 소자들이 선택적으로 온 또는 오프되도록 구성되고, 상기 제어 신호의 상기 고정된 로직 레벨에 따라 상기 제1 및 상기 제2 스위칭 소자들이 온되도록 구성되는 수신기.
제9항에 있어서, 상기 제1 회로는,
상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 상기 전압 차이를 증폭하여 제1 노드 라인으로 상기 제1 출력 신호를 출력하고 제2 노드 라인으로 상기 제2 출력 신호를 출력하는 제1 증폭기 회로;
상기 제1 노드 라인와 상기 제2 노드 라인에 연결되고, 상기 제1 출력 신호와 상기 제2 출력 신호의 전압 차이를 증폭하여 제5 및 제6 출력 신호들을 출력하는 제2 증폭기 회로; 및
상기 제5 및 상기 제6 출력 신호들의 제1 스윙폭을 상기 제1 스윙폭 보다 큰 제2 스윙폭으로 증폭하여 상기 내부 신호를 생성하는 레벨 변환 회로를 포함하는 수신기.
제9항에 있어서, 상기 제2 회로는,
상기 제1 피이드백 신호의 전압 레벨에 따라 상기 제1 출력 신호의 전압 레벨을 조정하고, 상기 제2 피이드백 신호의 전압 레벨에 따라 상기 제2 출력 신호의 전압 레벨을 조정하는 제1 등화기 회로; 및
상기 제1 출력 신호와 상기 제2 출력 신호의 고주파수 성분을 증폭하는 제2 등화기 회로를 포함하고,
상기 제1 등화기 회로는,
상기 입력 신호를 수신하고, 상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 노드 라인으로 상기 제3 출력 신호를 출력하고 제4 노드 라인으로 상기 제4 출력 신호를 출력하는 증폭기 회로;
상기 제3 출력 신호의 평균 전압 레벨을 생성하여 상기 제1 피이드백 신호로 출력하는 제1 로우 패스 필터;
상기 제4 출력 신호의 평균 전압 레벨을 생성하여 상기 제2 피이드백 신호로 출력하는 제2 로우 패스 필터;
상기 제어 신호에 응답하여 상기 제3 노드 라인의 상기 제3 출력 신호를 상기 제1 로우 패스 필터로 전달하거나 차단하는 상기 제1 스위칭 소자; 및
상기 제어 신호에 응답하여 상기 제4 노드 라인의 상기 제4 출력 신호를 상기 제2 로우 패스 필터로 전달하거나 차단하는 상기 제2 스위칭 소자를 포함하는 수신기.
제9항에 있어서, 상기 제어 회로는,
상기 내부 신호를 수신하는 직렬 연결된 제1 및 제2 인버터들;
상기 내부 신호와 상기 직렬 연결된 제1 및 제2 인버터들의 출력을 입력하는 배타적 논리합(XOR) 게이트;
전원 전압 라인에 연결된 제1 입력과 접지 전압 라인에 연결된 제2 입력을 갖고, 상기 선택 신호의 제1 로직 레벨에 응답하여 상기 제1 입력의 상기 전원 전압 레벨을 출력하고, 상기 선택 신호의 제2 로직 레벨에 응답하여 상기 제2 입력의 상기 접지 전압 레벨을 출력하는 멀티플렉서;
상기 멀티플렉서 출력 라인에 연결되는 데이터 입력, 상기 내부 신호 라인에 연결되는 클럭 입력을 갖는 플립플롭; 및
상기 XOR 게이트의 출력 및 상기 플립플롭의 출력을 수신하여 상기 제어 신호를 출력하는 부정 논리합(NOR) 게이트를 포함하는 수신기.
제13항에 있어서,
상기 제1 및 상기 제2 스위칭 소자들은 상기 제어 신호에 응답하여 온 또는 오프되는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터들인 수신기.
제9항에 있어서,
상기 선택 신호는 상기 수신기를 포함하는 메모리 장치의 모드 레지스터 세트(MRS)에서 제공되는 수신기.
제9항에 있어서,
상기 선택 신호는 상기 수신기를 포함하는 반도체 장치의 외부에서 제공되는 수신기.
입력 신호를 수신하고, 상기 입력 신호의 비트들에 대응하는 디지털 신호인 내부 신호로 출력하는 수신기에 있어서,
상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 상기 전압 차이를 증폭하여 제1 노드 라인으로 상기 제1 출력 신호를 출력하고 제2 노드 라인으로 상기 제2 출력 신호를 출력하는 제1 증폭기 회로;
상기 제1 노드 라인와 상기 제2 노드 라인에 연결되고, 상기 제1 출력 신호와 상기 제2 출력 신호의 전압 차이를 증폭하여 제5 및 제6 출력 신호들을 출력하는 제2 증폭기 회로;
상기 제5 및 상기 제6 출력 신호들의 제1 스윙폭을 상기 제1 스윙폭 보다 큰 제2 스윙폭으로 증폭하여 상기 내부 신호를 생성하는 레벨 변환 회로;
상기 입력 신호를 수신하고, 상기 입력 신호의 전압 레벨과 상기 기준 전압 레벨 사이의 전압 차이를 증폭하여 제3 및 제4 출력 신호들을 생성하고, 제어 신호에 응답하는 제1 스위칭 소자를 통해 상기 제3 출력 신호의 평균 전압 레벨을 생성하여 제1 피이드백 신호로 출력하고, 상기 제어 신호에 응답하는 제2 스위칭 소자를 통해 상기 제4 출력 신호의 평균 전압 레벨을 생성하여 제2 피이드백 신호로 출력하고, 상기 제1 및 상기 제2 피이드백 신호들의 전압 차이에 기초하여 상기 제1 및 상기 제2 출력 신호들의 상기 전압 차이를 조정하는 제1 등화기 회로; 및
상기 내부 신호의 로직 레벨이 천이할 때마다 펄스 타입의 상기 제어 신호를 출력하고, 상기 제어 신호의 로직 펄스 레벨에 따라 상기 제1 및 상기 제2 스위칭 소자들이 선택적으로 온 또는 오프되도록 구성되는 제어 회로를 포함하는 수신기.
제17항에 있어서, 상기 제1 증폭기 회로는,
상기 입력 신호 라인이 게이트 단자에 연결되고, 전원 전압 라인에 연결된 전류원이 소스 단자에 연결되는 제1 트랜지스터;
상기 기준 전압 라인이 게이트 단자에 연결되고, 상기 전류원이 소스 단자에 연결되는 제2 트랜지스터;
상기 제1 트랜지스터의 드레인 단자와 접지 전압 라인 사이에 연결되는 제1 저항; 및
상기 제2 트랜지스터의 드레인 단자와 상기 접지 전압 라인 사이에 연결되는 제2 저항을 포함하고,
상기 제1 및 상기 제2 트랜지스터들은 PMOS 트랜지스터들이고, 상기 제2 트랜지스터의 드레인 단자와 상기 제2 저항 사이의 상기 제1 연결 노드에서 상기 제1 출력 신호가 출력되고, 상기 제1 트랜지스터의 드레인 단자와 상기 제1 저항 사이의 상기 제2 연결 노드에서 상기 제2 출력 신호가 출력되는 수신기.
제17항에 있어서, 상기 제2 증폭기 회로는,
상기 제1 출력 신호 라인이 게이트 단자에 연결되고, 전원 전압 라인에 연결된 전류원이 소스 단자에 연결되는 제1 트랜지스터;
상기 기준 전압 라인이 게이트 단자에 연결되고, 상기 전류원이 소스 단자에 연결되는 제2 트랜지스터;
상기 제1 트랜지스터의 드레인 단자와 접지 전압 라인 사이에 연결되는 제1 저항; 및
상기 제2 트랜지스터의 드레인 단자와 상기 접지 전압 라인 사이에 연결되는 제2 저항을 포함하고,
상기 제1 및 상기 제2 트랜지스터들은 PMOS 트랜지스터들이고, 상기 제2 트랜지스터의 드레인 단자와 상기 제2 저항 사이의 연결 노드에서 상기 제5 출력 신호가 출력되고, 상기 제1 트랜지스터의 드레인 단자와 상기 제1 저항 사이의 연결 노드에서 상기 제6 출력 신호가 출력되는 수신기.
제17항에 있어서, 상기 제1 등화기 회로는,
상기 입력 신호 라인이 게이트 단자에 연결되고, 전원 전압 라인에 연결된 전류원이 소스 단자에 연결되고, 상기 제4 출력 신호 라인이 드레인에 연결되는 제1 트랜지스터;
상기 기준 전압 라인이 게이트 단자에 연결되고, 상기 전류원이 소스 단자에 연결되고, 상기 제3 출력 신호 라인이 드레인에 연결되는 제2 트랜지스터;
상기 제1 트랜지스터의 드레인 단자와 접지 전압 라인 사이에 연결되는 제1 저항;
상기 제2 트랜지스터의 드레인 단자와 상기 접지 전압 라인 사이에 연결되는 제2 저항;
상기 제3 출력 신호의 평균 전압 레벨을 생성하여 상기 제1 피이드백 신호로 출력하는 제1 로우 패스 필터;
상기 제4 출력 신호의 평균 전압 레벨을 생성하여 상기 제2 피이드백 신호로 출력하는 제2 로우 패스 필터;
상기 제어 신호에 응답하여 상기 제3 출력 신호를 상기 제1 로우 패스 필터로 전달하거나 차단하는 상기 제1 스위칭 소자; 및
상기 제어 신호에 응답하여 상기 제4 출력 신호를 상기 제2 로우 패스 필터로 전달하거나 차단하는 상기 제2 스위칭 소자를 포함하는 수신기.