KR20230149469A - 반도체 장치 - Google Patents

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KR20230149469A
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채관엽
김철우
최윤재
강경근
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 2비트의 원본 데이터의 상위 비트에 대응하는 제1 제어 신호 및 상기 원본 데이터의 하위 비트에 대응하는 제2 제어 신호를 출력하는 등화기, 및 제1 전원 전압을 공급하는 제1 전원 노드와 출력 노드 사이에 연결되는 복수의 풀-업 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 노드와 상기 출력 노드 사이에 연결되는 복수의 풀-다운 소자들을 포함하며, 상기 등화기와 직렬로 연결되는 드라이버를 포함하며, 상기 복수의 풀-업 소자들과 상기 복수의 풀-다운 소자들 각각은 상기 제1 제어 신호 또는 상기 제2 제어 신호에 의해 턴-온 및 턴-오프되고, 상기 복수의 풀-업 소자들은, 상기 제1 전원 노드와 상기 출력 노드 사이에서 서로 병렬로 연결되는 제1 풀-업 소자와 제2 풀-업 소자, 및 상기 제1 전원 노드와 상기 출력 노드 사이에서 서로 직렬로 연결되는 제3 풀-업 소자와 제4 풀-업 소자들을 포함하며, 상기 복수의 풀-다운 소자들은 제2 전원 노드와 상기 출력 노드 사이에서 서로 병렬로 연결되는 제1 풀-다운 소자와 제2 풀-다운 소자를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 외부의 다른 반도체 장치와 데이터 등의 신호를 주고받으며 동작할 수 있다. 반도체 장치가 외부의 다른 반도체 장치와 데이터를 주고받는 속도를 개선하기 위해, NRZ(Non-Return Zero) 신호와 달리, 셋 이상의 레벨들을 갖는 멀티 레벨 신호를 이용하여 반도체 장치들이 데이터를 주고받을 수 있다. 멀티 레벨 신호는 NRZ 신호에 비해 상대적으로 작은 아이 마진(eye margin)을 가질 수 밖에 없으며, 따라서 멀티 레벨 신호의 아이 마진을 개선하여 신호의 무결성을 충분히 확보하기 위한 다양한 방법이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 멀티 레벨 신호를 출력하는 드라이버, 및 드라이버와 연결되는 등화기(equalizer)를 이용하여, 멀티 레벨 신호의 RLM(Ratio Level Mismatch)을 개선함으로써 멀티 레벨 신호의 아이 마진을 향상시키고 신호의 무결성을 효과적으로 확보할 수 있는 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 2비트의 원본 데이터의 상위 비트에 대응하는 제1 제어 신호 및 상기 원본 데이터의 하위 비트에 대응하는 제2 제어 신호를 출력하는 등화기, 및 제1 전원 전압을 공급하는 제1 전원 노드와 출력 노드 사이에 연결되는 복수의 풀-업 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 노드와 상기 출력 노드 사이에 연결되는 복수의 풀-다운 소자들을 포함하며, 상기 등화기와 직렬로 연결되는 드라이버를 포함하며, 상기 복수의 풀-업 소자들과 상기 복수의 풀-다운 소자들 각각은 상기 제1 제어 신호 또는 상기 제2 제어 신호에 의해 턴-온 및 턴-오프되고, 상기 복수의 풀-업 소자들은, 상기 제1 전원 노드와 상기 출력 노드 사이에서 서로 병렬로 연결되는 제1 풀-업 소자와 제2 풀-업 소자, 및 상기 제1 전원 노드와 상기 출력 노드 사이에서 서로 직렬로 연결되는 제3 풀-업 소자와 제4 풀-업 소자들을 포함하며, 상기 복수의 풀-다운 소자들은 제2 전원 노드와 상기 출력 노드 사이에서 서로 병렬로 연결되는 제1 풀-다운 소자와 제2 풀-다운 소자를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 전원 전압을 공급하는 제1 전원 노드와 출력 노드 사이에 서로 병렬로 연결되는 제1 풀-업 소자와 제2 풀-업 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드와 상기 출력 노드 사이에 서로 병렬로 연결되는 제1 풀-다운 소자와 제2 풀-다운 소자, 및 상기 제1 전원 노드와 상기 출력 노드 사이에 연결되는 풀-업 보상 회로; 를 포함하며, 상기 풀-업 보상 회로는 상기 제1 전원 노드와 상기 출력 노드 사이에 서로 직렬로 연결되는 제3 풀-업 소자 및 제4 풀-업 소자를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 데이터 패턴을 수신하여 직렬화된 N 비트의 데이터를 출력하는 직렬화기, 상기 N 비트의 데이터에 포함되는 비트들 각각을 참조하여, 상기 비트들 중 적어도 하나의 펄스 폭을 조절한 N 개의 제어 신호들을 출력하는 등화기, 및 상기 N 개의 제어 신호들에 의해 턴-온 및 턴-오프되는 복수의 풀-업 소자들 및 복수의 풀-다운 소자들을 포함하며, 상기 복수의 풀-업 소자들 및 상기 복수의 풀-다운 소자들 각각은 NMOS 트랜지스터인 드라이버를 포함하며, 상기 복수의 풀-업 소자들의 개수는 상기 복수의 풀-다운 소자들의 개수보다 많고, 상기 복수의 풀-업 소자들 중 적어도 일부는 서로 직렬로 연결된다.
본 발명의 일 실시예에 따르면, 멀티 레벨 신호를 출력하는 드라이버에 서로 직렬로 연결되는 풀-업 소자들을 적어도 두 개 이상 추가로 연결함으로써, 멀티 레벨 신호의 RLM을 개선하고 아이 마진을 향상시킬 수 있다. 또한 전송하고자 하는 데이터의 CID(Consecutive Identical Digit)를 고려하여 드라이버에 입력되는 제어 신호의 펄스 폭을 조절하는 방식으로 동작하는 등화기를 드라이버의 전단에 연결함으로써, 등화기가 드라이버의 출력 커패시턴스에 미치는 영향을 줄일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치들을 포함하는 시스템을 간단하게 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치가 송신 및 수신하는 멀티 레벨 신호를 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버를 간단하게 나타낸 회로도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버의 동작을 설명하기 위해 제공되는 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버를 간단하게 나타낸 회로도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 등화기를 간단하게 나타낸 블록도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 등화기의 동작을 설명하기 위해 제공되는 도면이다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 등화기의 동작을 설명하기 위해 제공되는 도면들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치들을 포함하는 시스템을 간단하게 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 시스템(1)은 복수의 반도체 장치들을 포함하며, 일례로 복수의 반도체 장치들은 메모리 컨트롤러(20)와 메모리 장치(30)를 포함할 수 있다. 메모리 컨트롤러(20)와 메모리 장치(30) 각각은 인터페이스(21, 31)를 포함할 수 있다. 메모리 컨트롤러(20)의 인터페이스(21)는 메모리 장치(30)의 인터페이스(31)에 커맨드 신호(CMD)와 어드레스 신호(ADDR) 및 전원(PWR) 등을 출력할 수 있다. 메모리 장치(30)는 전원(PWR)을 입력받아 동작하며, 커맨드 신호(CMD)와 어드레스 신호(ADDR)에 기초하여 데이터를 기록하는 프로그램(program) 동작, 저장된 데이터를 읽어오는 리드(read) 동작 등을 실행할 수 있다.
메모리 컨트롤러(20)와 메모리 장치(30)는, 인터페이스(21, 31)를 통해 서로 데이터 신호(DQ)를 주고받을 수 있다. 데이터 신호(DQ)는 메모리 장치(30)에 저장하고자 하는 데이터 및 메모리 장치(30)에 저장되어 있던 데이터 중 적어도 하나를 포함할 수 있다.
시스템(10)의 성능을 개선하기 위해서는, 메모리 컨트롤러(20)와 메모리 장치(30) 각각의 동작 속도는 물론, 메모리 컨트롤러(20)와 메모리 장치(30)가 데이터 신호(DQ)를 주고받는 속도인 데이터 레이트(Data Rate)를 개선할 필요가 있다. 일례로, 데이터 레이트를 높이기 위해, 2개의 서로 다른 레벨들 사이에서 천이하는 NRZ 신호 대신, 3개 이상의 서로 다른 레벨들 사이에서 천이하는 멀티 레벨 신호로 데이터 신호(DQ)를 구성할 수 있다. 예를 들어, 서로 다른 4개의 레벨들 사이에서 천이하는 멀티 레벨 신호로 데이터 신호(DQ)가 구성되는 경우, 한 번의 단위 구간 동안 데이터 신호(DQ)에 의해 2비트의 데이터가 메모리 컨트롤러(20)와 메모리 장치(30) 사이에서 전송될 수 있다.
일 실시예에서, 데이터 신호(DQ)를 NRZ 신호에서 4개의 서로 다른 레벨들을 갖는 멀티 레벨 신호로 변경하는 경우, 동일한 속도의 클럭 신호를 가정할 때 데이터 레이트를 2배로 증가시킬 수 있다. 다만 데이터 신호(DQ)가 NRZ 신호에서 멀티 레벨 신호로 변경됨에 따라 데이터 신호(DQ)의 아이 마진이 감소하여 신호의 무결성이 저하되는 문제가 발생할 수 있다.
본 발명의 일 실시예에서는 상기와 같은 문제를 해결할 수 있는 드라이버, 등화기 등을 포함하는 반도체 장치를 제안한다. 본 발명의 일 실시예에 따른 반도체 장치는 아이 마진 감소를 최소화할 수 있는 드라이버, 및 드라이버와 직렬로 연결되어 펄스 폭 변조 방식으로 드라이버에 입력되는 제어 신호를 조절하는 등화기 중 적어도 하나를 포함할 수 있다. 따라서, 멀티 레벨 신호의 아이 마진 감소를 최소화하고 신호의 무결성을 최대로 확보함으로써, 시스템(10)의 성능을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치가 송신 및 수신하는 멀티 레벨 신호를 설명하기 위한 도면들이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에서 반도체 장치가 송신 및 수신하는 멀티 레벨 신호는 4개의 레벨들(LV1-LV4)을 가질 수 있다. 도 2 및 도 3에 도시한 일 실시예에서, 반도체 장치는 4-레벨 펄스 진폭 변조 (PAM-4; pulse amplitude modulation-4)을 기반으로 생성되는 멀티 레벨 신호를 송신 및 수신할 수 있다. 4-레벨 펄스 폭 변조를 기반으로 생성되는 멀티 레벨 신호로 데이터를 전송하는 경우, 한 번의 단위 시간 동안 2비트의 데이터를 전송할 수 있다.
일례로, 4개의 레벨들(LV1-LV4) 각각은 00, 01, 10, 11의 데이터에 대응할 수 있다. 따라서, 메모리 장치는 한 번의 단위 시간 동안 2개의 비트들, 예를 들어, 00, 10, 01, 11 중 하나를 수신할 수 있다. 반도체 장치가 멀티 레벨 신호를 송수신하는 경우, 2비트의 데이터에 대응하는 멀티 레벨 신호를 생성하는 드라이버, 및 멀티 레벨 신호를 수신하여 2비트의 데이터를 복원하는 멀티 레벨 수신기 등을 포함할 수 있다. 일례로, 제1 레벨(LV1)은 데이터 00에 대응하고, 제2 레벨(LV2)은 데이터 01에 대응하며, 제3 레벨(LV3)은 데이터 10에 대응하고, 제4 레벨(LV4)은 데이터 11에 대응할 수 있다.
도 2는 이상적인 경우의 멀티 레벨 신호를 나타낸 도면일 수 있다. 따라서, 멀티 레벨 신호에서 제1 레벨(LV1)과 제2 레벨(LV2)의 차이인 제1 전압차(△V1), 제2 레벨(LV2)과 제3 레벨(LV3)의 차이인 제2 전압차(△V2), 및 제3 레벨(LV3)과 제4 레벨(LV4)의 차이인 제3 전압차(△V3)가 서로 같을 수 있다.
반면, 반도체 장치가 실제로 전송하는 멀티 레벨 신호에서는 제1 전압차(△V1), 제2 전압차(△V2), 및 제3 전압차(△V3) 중 적어도 일부가 서로 다를 수 있다. 도 3을 참조하면, 제3 전압차(△V3`)가 제1 전압차(△V1) 및 제2 전압차(△V2)보다 작을 수 있다. 따라서, 도 3에 도시한 일 실시예에서는 도 2에 도시한 일 실시예에 비해 멀티 레벨 신호의 특성 중 하나인 RLM(Ratio of Level Mismatch)가 열화되고, 아이 마진이 감소할 수 있다.
본 발명에서는 상기와 같은 문제를 해결하기 위해, 멀티 레벨 신호를 출력하는 드라이버가 풀-다운 소자들보다 더 많은 개수의 풀-업 소자들을 더 포함할 수 있다. 또한 드라이버에 포함되는 풀-업 소자들 중 적어도 일부는, 출력 노드와 전원 노드 사이에서 서로 직렬로 연결될 수 있다. 이하, 도 4 및 도 5 등을 참조하여 더욱 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는, 드라이버(110), 직렬화기(120), 패턴 생성기(130), 및 버퍼(140) 등을 포함할 수 있다. 드라이버(110)는 데이터 신호(DQ)를 출력하며, 데이터 신호(DQ)는 3개 이상의 레벨들 사이에서 천이하는 멀티 레벨 신호일 수 있다.
직렬화기(120)는 패턴 생성기(130)가 출력하는 데이터 패턴을 수신하며, 버퍼(140)가 전달하는 클럭 신호에 기초하여 데이터 패턴에 병렬로 포함된 비트들을 직렬화하여 출력할 수 있다. 버퍼(140)는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 입력받아 직렬화기(120)에 제공하며, 일례로 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 서로 180도의 위상차를 가질 수 있다.
직렬화기(120)는 패턴 생성기(130)로부터 수신한 데이터를 직렬화하여 한 번의 단위 구간 동안 N 비트의 데이터를 출력할 수 있다. 드라이버(110)는 N 비트의 데이터에 포함되는 N 개의 비트들을 제어 신호들로서 입력받아 동작할 수 있다. 일례로 직렬화기(120)는, 패턴 생성기(130)로부터 수신하는 32비트 데이터를 직렬화하여 2비트의 데이터를 출력할 수 있다.
드라이버(110)는 복수의 풀-업 소자들과 복수의 풀-다운 소자들을 포함할 수 있다. 복수의 풀-업 소자들과 복수의 풀-다운 소자들 각각은, 직렬화기(120)가 출력하는 2비트 데이터의 상위 비트에 대응하는 제1 제어 신호 또는 직렬화기(120)가 출력하는 2비트 데이터의 하위 비트에 대응하는 제2 제어 신호에 의해 턴-온 및 턴-오프될 수 있다. 이하, 도 5를 참조하여 드라이버(110)의 구조를 좀 더 상세히 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버를 간단하게 나타낸 회로도이다. 도 6 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버는, 2비트의 데이터를 한 번의 단위 시간 동안 전송할 수 있는 멀티 레벨 신호를 출력할 수 있다. 드라이버는 복수의 풀-업 소자들(PU1-PU4)과 복수의 풀-다운 소자들(PD1-PD2)을 포함하며, 복수의 풀-업 소자들(PU1-PU4)의 개수가 복수의 풀-다운 소자들(PD1-PD2)의 개수보다 많을 수 있다. 일례로, 복수의 풀-업 소자들(PU1-PU4)의 개수는 복수의 풀-다운 소자들(PD1-PD2)의 두 배 이상일 수 있다.
복수의 풀-업 소자들(PU1-PU4)은 제1 전원 전압(VDDQ)을 공급하는 제1 전원 노드와 출력 신호(OUT)가 출력되는 출력 노드 사이에 연결되며, 복수의 풀-다운 소자들(PD1-PD2)은 제2 전원 전압(VSSQ)을 공급하는 제2 전원 노드와 출력 노드 사이에 연결될 수 있다. 제2 전원 전압(VSSQ)은 제1 전원 전압(VDDQ)보다 작으며, 드라이버가 메모리 장치 등에 포함되는 경우, 제1 전원 전압(VDDQ)과 제2 전원 전압(VSSQ)은 외부의 호스트 또는 전원 관리 장치 등이 메모리 장치의 인터페이스에 공급하는 입출력 전원 전압일 수 있다.
제1 풀-업 소자(PU1)와 제2 풀-업 소자(PU2)는 제1 전원 노드와 출력 노드 사이에서 서로 병렬로 연결되며, 제1 풀-다운 소자(PD1)와 제2 풀-다운 소자(PD2)는 제2 전원 노드와 출력 노드 사이에서 서로 병렬로 연결될 수 있다. 한편, 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4)는 서로 직렬로 연결되며, 따라서 제4 풀-업 소자(PU4)는 제3 풀-업 소자(PU3)와 제1 전원 노드 사이에 연결될 수 있다. 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4)는 풀-업 보상 회로를 제공할 수 있다.
도 5에 도시한 일 실시예에 따른 드라이버는 LVSTL(Low Voltage Swing Terminated Logic) 드라이버일 수 있으며, 복수의 풀-업 소자들(PU1-PU4)과 복수의 풀-다운 소자들(PD1-PD2) 각각은 NMOS 트랜지스터로 구현될 수 있다. 제1 풀-업 소자(PU1)는 제1 제어 신호(MSBP)에 의해 턴-온 및 턴-오프되며, 제2 풀-업 소자(PU2)는 제2 제어 신호(LSBP)에 의해 턴-온 및 턴-오프될 수 있다. 한편, 제3 풀-업 소자(PU3)는 제1 제어 신호(MSBP)에 의해 턴-온 및 턴-오프되고, 제4 풀-업 소자(PU4)는 제2 제어 신호(LSBP)에 의해 턴-온 및 턴-오프될 수 있다.
복수의 풀-다운 소자들(PD1-PD2) 각각은 제1 제어 신호(MSBP)의 상보 신호 또는 제2 제어 신호(LSBP)의 상보 신호에 의해 턴-온 및 턴-오프될 수 있다. 일례로, 제1 풀-다운 소자(PD1)는 제1 제어 신호(MSBP)의 상보 신호인 제1 상보 제어 신호(MSBN)에 의해 턴-온 및 턴-오프되고, 제2 풀-다운 소자(PD2)는 제2 제어 신호(LSBP)의 상보 신호인 제2 상보 제어 신호(LSBN)에 의해 턴-온 및 턴-오프될 수 있다.
제1 제어 신호(MSBP)는 드라이버에 입력되는 2비트 데이터의 상위 비트에 의해 결정되는 로직 레벨을 가질 수 있다. 일례로 상위 비트가 [1]인 경우 제1 제어 신호(MSBP)는 하이 로직 레벨을 가질 수 있으며, 상위 비트가 [0]인 경우 제1 제어 신호(MSBP)는 로우 로직 레벨을 가질 수 있다. 한편, 제2 제어 신호(LSBP)는 드라이버에 입력되는 2비트 데이터의 하위 비트에 의해 결정되는 로직 레벨을 가질 수 있다. 일례로 하위 비트가 [1]인 경우 제2 제어 신호(LSBP)는 하이 로직 레벨을 가질 수 있으며, 하위 비트가 [0]인 경우 제2 제어 신호(LSBP)는 로우 로직 레벨을 가질 수 있다.
이하, 도 6 내지 도 9를 참조하여, 드라이버에 입력되는 2비트 데이터에 따른 드라이버의 동작을 좀 더 상세히 설명하기로 한다.
먼저 도 6은, 드라이버에 입력되는 2비트의 데이터가 [00]인 경우 드라이버의 동작을 설명하기 위해 제공되는 도면일 수 있다. 드라이버 입력되는 데이터가 [00]인 경우, 제1 제어 신호(MSBP)와 제2 제어 신호(LSBP)가 모두 로우 로직 레벨을 가질 수 있다. 따라서, 도 6에 도시된 바와 같이, 복수의 풀-업 소자들(PU1-PU4)은 모두 턴-오프될 수 있다.
반면, 복수의 풀-다운 소자들(PD1-PD2)에 입력되는 제1 상보 제어 신호(MSBN)와 제2 상보 제어 신호(LSBN)는 모두 하이 로직 레벨을 가질 수 있다. 따라서 복수의 풀-다운 소자들(PD1-PD2)은 모두 턴-온되며, 출력 노드가 제2 전원 노드와 연결되어 가장 낮은 전압 레벨을 갖는 출력 신호가 출력될 수 있다.
다음으로 도 7은, 드라이버에 입력되는 2비트의 데이터가 [01]인 경우 드라이버의 동작을 설명하기 위한 도면일 수 있다. 드라이버에 데이터 [01]이 입력되면, 제1 제어 신호(MSBP)는 로우 로직 레벨을 갖고 제2 제어 신호(LSBP)는 하이 로직 레벨을 가질 수 있다. 따라서, 복수의 풀-업 소자들(PU1-PU4) 중에서 제1 풀-업 소자(PU1)와 제3 풀-업 소자(PU3)는 턴-오프되고, 제2 풀-업 소자(PU2)와 제4 풀-업 소자(PU4)는 턴-온될 수 있다. 복수의 풀-다운 소자들(PD1-PD2) 중에서는 제1 풀-다운 소자(PD1)가 턴-온되고, 제2 풀-다운 소자(PD2)는 턴-오프될 수 있다.
따라서, 도 7에 도시한 바와 같이, 제2 풀-업 소자(PU2)와 제1 풀-다운 소자(PD1)에 의해, 제1 전원 노드와 제2 전원 노드를 연결하는 경로가 형성될 수 있으며, 출력 신호(OUT)의 전압 레벨은 제2 풀-업 소자(PU2)의 턴-온 저항과 제1 풀-다운 소자(PD1)의 턴-온 저항에 의해 결정될 수 있다. 일례로, 제2 풀-업 소자(PU2)의 턴-온 저항은 제1 풀-다운 소자(PD1)의 턴-온 저항보다 클 수 있다.
도 8은, 드라이버에 입력되는 2비트의 데이터가 [10]인 경우 드라이버의 동작을 설명하기 위한 도면일 수 있다. 드라이버에 데이터 [10]이 입력되면, 제1 제어 신호(MSBP)는 하이 로직 레벨을 갖고 제2 제어 신호(LSBP)는 로우 로직 레벨을 가질 수 있다. 따라서, 복수의 풀-업 소자들(PU1-PU4) 중에서 제1 풀-업 소자(PU1)와 제3 풀-업 소자(PU3)는 턴-온되고, 제2 풀-업 소자(PU2)와 제4 풀-업 소자(PU4)는 턴-오프될 수 있다. 한편, 제1 풀-다운 소자(PD1)는 턴-오프되고, 제2 풀-다운 소자(PD2)가 턴-온될 수 있다.
따라서, 도 8에 도시한 바와 같이, 제1 풀-업 소자(PU1)와 제2 풀-다운 소자(PD2)에 의해, 제1 전원 노드와 제2 전원 노드를 연결하는 경로가 형성될 수 있으며, 출력 신호(OUT)의 전압 레벨은 제1 풀-업 소자(PU1)의 턴-온 저항과 제2 풀-다운 소자(PD2)의 턴-온 저항에 의해 결정될 수 있다. 앞서 도 7을 참조하여 설명한 바와 반대로, 도 8에 도시한 일 실시예에서는 제1 풀-업 소자(PU1)의 턴-온 저항이 제2 풀-다운 소자(PD2)의 턴-온 저항보다 작을 수 있다. 따라서 데이터 [10]이 입력될 때 드라이버가 출력하는 출력 신호(OUT)의 전압 레벨은, 데이터 [01]이 입력될 때 출력 신호(OUT)의 전압 레벨보다 클 수 있다.
도 9는, 드라이버에 입력되는 2비트의 데이터가 [11]인 경우 드라이버의 동작을 설명하기 위한 도면일 수 있다. 드라이버에 데이터 [11]이 입력되면, 제1 제어 신호(MSBP)와 제2 제어 신호(LSBP)는 모두 하이 로직 레벨을 가질 수 있다. 따라서, 복수의 풀-업 소자들(PU1-PU4)이 모두 턴-온되고, 복수의 풀-다운 소자들(PD1-PD2)은 모두 턴-오프될 수 있다.
도 9를 참조하면, 출력 노드는 복수의 풀-업 소자들(PU1-PU4)을 통해 제1 전원 노드와 연결되어 제1 전원 전압(VDDQ)을 공급받을 수 있다. 제1 전원 전압(VDDQ)에 의해 출력 노드를 충전시켜 출력 신호의 전압 레벨을 증가시킬 수 있는 경로가, 제1 풀-업 소자(PU1)와 제2 풀-업 소자(PU4) 외에 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4)에 의해 추가되므로, 출력 신호를 통해 전송하고자 하는 데이터가 [11]인 경우에, 출력 신호의 전압 레벨을 충분히 증가시킬 수 있다.
또한 도 5 내지 도 9를 참조하여 설명한 본 발명의 일 실시예에서는, 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4)를 출력 노드와 제1 전원 노드 사이에 직렬로 연결함으로써, 별도의 인코더 없이 RLM을 개선할 수 있는 드라이버를 구현할 수 있다. 예를 들어, 제1 풀-업 소자(PU1)와 제2 풀-업 소자(PU2) 외에 추가로 제1 전원 노드와 출력 노드 사이에 하나의 풀-업 소자만을 추가로 연결하는 경우, 별도의 인코더를 이용하여 가공한 제어 신호가 드라이버에 입력되어야 할 수 있다.
반면 본 발명의 일 실시예에서는 추가로 연결되는 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4)가 출력 노드와 제1 전원 노드 사이에서 서로 직렬로 연결된다. 도 7 및 도 8을 참조하여 설명한 바와 같이, 데이터가 [01]이거나 [10]인 경우, 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4) 중 하나가 턴-오프되어, 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4)가 출력 신호(OUT)에 영향을 주지 않을 수 있다. 따라서, 별도의 인코더 없이, 2비트 데이터의 상위 비트와 하위 비트를 그대로 제어 신호로 이용하여 드라이버를 제어할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버의 동작을 설명하기 위해 제공되는 도면이다.
이하, 도 5에 도시한 드라이버를 함께 참조하여 설명하기로 한다. 도 5와 도 10을 함께 참조하면, 본 발명의 일 실시예에 따른 드라이버는, 2비트 데이터에 포함되는 상위 비트(Most Significant Bit, MSB)와 하위 비트(Least Significant Bit, LSB)를 제어 신호로 입력받아 동작할 수 있다. 상위 비트(MSB)와 하위 비트(LSB)는 드라이버에 포함되는 복수의 풀-업 소자들(PU1-PU4)에 제어 신호로 입력될 수 있다. 한편, 복수의 풀-다운 소자들(PD1-PD2)에는 상위 비트(MSB)의 상보 값과 하위 비트(LSB)의 상보 값이 제어 신호로 입력될 수 있다.
도 10을 참조하면, 첫번째 단위 구간에서는 데이터 [00]이 입력되며, 따라서 드라이버에 포함되는 풀-다운 소자들(PD1-PD2)만이 턴-온될 수 있다. 출력 신호(OUT)는 가장 낮은 제1 레벨(LV1)로 설정될 수 있다. 두번째 단위 구간에서는 데이터 [10]이 입력되며, 드라이버에서 제1 풀-업 소자(PU1)와 제2 풀-다운 소자(PD2)만이 턴-온될 수 있다. 두번째 단위 구간 동안, 출력 신호(OUT)는 제3 레벨(LV3)로 설정될 수 있다.
세번째 단위 구간과 네번째 단위 구간에서는 데이터 [11]이 입력되며, 드라이버에서 복수의 풀-업 소자들(PU1-PU4)만이 턴-온되어 출력 신호(OUT)가 제4 레벨(LV4)로 설정될 수 있다. 이때, 제1 풀-업 소자(PU1)와 제2 풀-업 소자(PU2) 외에, 제3 풀-업 소자(PU3)와 제4 풀-업 소자(PU4)가 함께 턴-온되어, 출력 신호(OUT)의 레벨을 제4 레벨(LV4)로 충분히 끌어올릴 수 있다. 따라서, 제3 레벨(LV3)과 제4 레벨(LV4) 사이의 아이 마진을 증가시킬 수 있으며, 출력 신호(OUT)의 RLM을 개선할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버를 간단하게 나타낸 회로도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 드라이버는, 2비트의 데이터를 한 번의 단위 시간 동안 전송할 수 있는 멀티 레벨 신호를 출력할 수 있다. 드라이버는 복수의 풀-업 소자들(PU1-PU6)과 복수의 풀-다운 소자들(PD1-PD2)을 포함하며, 복수의 풀-업 소자들(PU1-PU6)의 개수가 복수의 풀-다운 소자들(PD1-PD2)의 개수보다 많을 수 있다.
도 5를 참조하여 설명한 일 실시예와 비교하면, 도 11에 도시한 일 실시예에서는 드라이버가 제5 풀-업 소자(PU5)와 제6 풀-업 소자(PU6)를 더 포함할 수 있다. 제5 풀-업 소자(PU5)는 제6 풀-업 소자(PU6)와 제1 전원 노드 사이에 연결될 수 있다. 제3 풀-업 소자(PU3), 제4 풀-업 소자(PU4), 제5 풀-업 소자(PU5) 및 제6 풀-업 소자(PU6)는 풀-업 보상 회로를 제공할 수 있다.
따라서, 데이터 [01]을 전송하는 경우, 제3 풀-업 소자(PU3)와 제5 풀-업 소자(PU5)는 턴-오프되며, 제4 풀-업 소자(PU4)와 제6 풀-업 소자(PU6)는 턴-온될 수 있다. 반면, 데이터 [10]을 전송하는 경우에는 제3 풀-업 소자(PU3)와 제5 풀-업 소자(PU5)가 턴-온되며, 제4 풀-업 소자(PU4)와 제6 풀-업 소자(PU6)는 턴-오프될 수 있다. 도 11에 도시한 바와 같이 드라이버를 구성함으로써, 전송하고자 하는 데이터가 이전 데이터로부터 받는 영향을 최소화하고, 아이 마진을 더욱 효율적으로 확보할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는, 드라이버(210), 직렬화기(220), 패턴 생성기(230), 버퍼(240), 및 등화기(250) 등을 포함할 수 있다. 드라이버(210)의 구성과 동작은 도 5 내지 도 11을 참조하여 설명한 실시예들 중 적어도 하나를 참조하여 이해될 수 있을 것이다. 드라이버(210)는 데이터 신호(DQ)를 출력하며, 데이터 신호(DQ)는 3개 이상의 레벨들 사이에서 천이하는 멀티 레벨 신호일 수 있다.
직렬화기(220)와 패턴 생성기(230), 및 버퍼(240) 등의 동작은 앞서 도 4를 참조하여 설명한 바와 유사할 수 있다. 일례로 직렬화기(220)는, 패턴 생성기(230)가 출력화는 데이터 패턴을, 버퍼(240)가 출력하는 클럭 신호에 기초하여 직렬화할 수 있다.
직렬화기(220)는 한 번의 단위 구간 동안 N 비트의 데이터를 출력하며, 직렬화기(220)와 드라이버(210) 사이에 연결되는 등화기(250)는 N 비트의 데이터에 대응하는 N 개의 제어 신호들을 드라이버(210)에 출력할 수 있다. 직렬화기(220)가 출력하는 데이터가 단위 구간마다 2 비트의 데이터를 포함하는 경우, 등화기(250)는 데이터의 상위 비트에 대응하는 제1 제어 신호, 및 데이터의 하위 비트에 대응하는 제2 제어 신호를 출력할 수 있다. 따라서 도 12에 도시한 일 실시예에서는, 전송하고자 하는 데이터의 상위 비트와 하위 비트 각각이, 드라이버(210)에 포함되는 복수의 풀-업 소자들과 복수의 풀-다운 소자들에 제어 신호로서 직접 입력되지 않을 수 있다.
일 실시예에서 등화기(250)는 직렬화기(220)가 출력하는 데이터에 포함된 상위 비트와 하위 비트 각각을, 이전에 드라이버(210)가 직렬화기(220)로부터 수신한 데이터의 상위 비트 및 하위 비트와 비교하여 제1 제어 신호와 제2 제어 신호를 생성할 수 있다. 예를 들어, 등화기(250)는 현재 단위 구간에서 직렬화기(220)가 출력하는 데이터의 상위 비트가, 이전 단위 구간에서 직렬화기(220)가 출력한 데이터의 상위 비트와 동일한지 여부에 따라, 제1 제어 신호의 상승 엣지 및 하강 엣지를 조절할 수 있다. 따라서, 등화기(250)가 출력하는 제1 제어 신호는, 직렬화기(220)가 출력하는 데이터의 상위 비트와 다른 펄스 폭을 가질 수 있다.
등화기(250)는 직렬화기(220)가 출력하는 데이터의 상위 비트 및 하위 비트를, 이전 시점의 상위 비트 및 하위 비트와 각각 비교함으로써, 제1 제어 신호와 제2 제어 신호의 펄스 폭을 조절할 수 있다. 일례로 등화기(250)는 신호의 펄스 폭을 조절할 수 있는 구성 요소들을 포함하며, 일례로 펄스 생성기와 펄스 폭 변조기 등을 포함할 수 있다. 등화기(250)의 상세한 구성 및 동작에 대해서는 후술하기로 한다.
실시예들에 따라, 등화기(250)는 현재 단위 구간에 직렬화기(220)로부터 수신한 데이터의 상위 비트 및 하위 비트 각각을, 적어도 하나 이상의 이전 단위 구간 동안 직렬화기(220)로부터 수신한 데이터의 상위 비트 및 하위 비트 각각과 비교할 수 있다. 예를 들어, 등화기(250)는 직렬화기(220)로부터 수신한 데이터의 하위 비트를, 이전 두 개 또는 그 이상의 단위 구간들에서 수신한 두 개의 하위 비트들과 비교할 수 있다.
상위 비트 및 하위 비트 각각이 동일한 비트 값을 오래 유지할수록, 등화기(250)가 출력하는 제1 제어 신호와 제2 제어 신호의 펄스 폭이 크게 조절될 수 있다. 일례로, 하위 비트가 비트 값 [1]을 오래 유지할수록, 등화기(250)는 하위 비트가 비트 값 [1]에서 비트 값 [0]으로 천이할 때, 그에 응답하여 제2 제어 신호가 하이 로직 레벨에서 로우 로직 레벨로 천이하는 시점을 앞당길 수 있다. 마찬가지로, 상위 비트가 비트 값 [0]을 오래 유지하면, 등화기(250)는 상위 비트가 비트 값 [0]에서 비트 값 [1]으로 천이할 때, 그에 응답하여 제1 제어 신호가 로우 로직 레벨에서 하이 로직 레벨로 천이하는 시점을 앞당길 수 있다. 이와 같이, 데이터의 상위 비트 및 하위 비트 각각이 동일한 비트 값을 유지하는 시간에 따라 제1 제어 신호와 제2 제어 신호의 펄스 폭을 가변함으로써, 드라이버(210)가 출력하는 데이터 신호(DQ)의 부호간 상호 간섭(Inter Symbol Interference)을 효과적으로 억제할 수 있다.
한편, 도 12에 도시한 바와 같이 본 발명의 일 실시예에서는, 등화기(250)가 드라이버(210)와 직렬로 연결될 수 있다. 다시 말해, 직렬화기(220)가 출력하는 데이터의 상위 비트와 하위 비트가 등화기(250)에 입력되고, 등화기(250)는 상위 비트에 대응하는 제1 제어 신호와 하위 비트에 대응하는 제2 제어 신호를 드라이버(210)로 출력할 수 있다. 이와 같이, 등화기(250)와 드라이버(210)를 서로 직렬 연결함으로써, 출력 노드의 커패시턴스 증가를 억제하여 데이터 신호(DQ)의 특성을 개선할 수 있다.
다만 실시예에 따라, 직렬화기(220)의 출력단과 데이터 신호(DQ)가 출력되는 출력 노드 사이에서, 드라이버(210)와 병렬로 연결되는 별도의 등화기가 추가될 수도 있다. 이 경우, 드라이버(210)와 병렬로 연결되는 별도의 등화기는, 펄스 폭 변조 방식이 아닌, 피드 포워드 방식으로 동작할 수 있으며, 일례로 FIR(Finite Impulse Response) 필터를 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 등화기를 간단하게 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 등화기(300)는 펄스 생성기(310)와 펄스 폭 변조기(320) 등을 포함할 수 있다. 펄스 생성기(310)와 펄스 폭 변조기(320)는 반도체 장치가 전송하고자 하는 데이터의 상위 비트(MSB)와 하위 비트(LSB)를 수신할 수 있다. 다만 이는 반도체 장치가 2비트의 데이터를 한 번의 단위 구간 동안 전송하는 실시예를 가정한 것으로, 반도체가 N 비트의 데이터를 한 번의 단위 구간 동안 전송하는 경우에는 N 개의 비트들이 펄스 생성기(310)와 펄스 폭 변조기(320)에 각각 입력될 수 있다.
펄스 생성기(310)는 상위 비트(MSB)와 하위 비트(LSB)를 이용하여 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2), 제2 AND 신호(AND2) 등을 생성할 수 있다. 펄스 폭 변조기(320)는 펄스 생성기(310)로부터 수신하는 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2), 제2 AND 신호(AND2) 등에 기초하여, 상위 비트(MSB)와 하위 비트(LSB)의 펄스 폭을 조절할 수 있다. 펄스 폭 변조기(320)는 상위 비트(MSB)의 펄스 폭을 조절한 제1 제어 신호(CTR1), 및 하위 비트(LSB)의 펄스 폭을 조절한 제2 제어 신호(CTR2)를 드라이버에 출력할 수 있다.
일례로, 드라이버가 도 5에 도시한 바와 같은 구조를 갖는 경우를 가정하면, 제1 제어 신호(CTR1)는 제1 풀-업 소자(PU1)와 제3 풀-업 소자(PU3)에 입력되며, 제2 제어 신호(CTR2)는 제2 풀-업 소자(PU2)와 제4 풀-업 소자(PU4)에 입력될 수 있다. 한편, 제1 제어 신호(CTR1)의 상보 신호가 제1 풀-다운 소자(PD1)에 입력되고, 제2 제어 신호(CTR2)의 상보 신호가 제2 풀-다운 소자(PD2)에 입력될 수 있다.
펄스 생성기(310)가 출력하는 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2), 제2 AND 신호(AND2)는, 직렬화기로부터 수신한 상위 비트(MSB)와 하위 비트(LSB) 각각의 비트 값을, 이전 단위 구간 동안 직렬화기로부터 수신한 상위 비트(MSB)와 하위 비트(LSB) 각각의 비트 값과 연산함으로써 생성될 수 있다. 따라서, 이전 단위 구간과 현재 단위 구간 각각에서 상위 비트(MSB) 및/또는 하위 비트(LSB)의 비트 값이 변하는지 여부에 따라, 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2), 제2 AND 신호(AND2) 각각의 값이 결정될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 등화기의 동작을 설명하기 위해 제공되는 도면이다.
도 14는 펄스 생성기가 출력하는 제1 OR 신호(OR1)와 제1 AND 신호(AND1), 및 펄스 폭 변조기가 출력하는 제1 제어 신호(CTR1)를 설명하기 위해 제공되는 타이밍 다이어그램일 수 있다. 도 14에 도시한 일 실시예에서는 데이터에 포함된 상위 비트(MSB)를 참조하여 등화기의 동작을 설명하며, 하위 비트(LSB)에 따른 등화기의 동작은 도 14를 참조하여 설명하는 바와 유사할 수 있다.
도 14에 도시한 일 실시예에서 등화기에 포함되는 펄스 생성기는, 직렬화기 등으로부터 수신한 데이터의 상위 비트(MSB)의 비트 값을, 이전 단위 구간에서 수신한 상위 비트(MSB)의 비트 값과 비교하여 제1 OR 신호(OR1) 및 제1 AND 신호(AND1)를 출력할 수 있다. 도 14를 참조하면, 상위 비트(MSB)의 비트 값은 [0], [1], [1], [1], [0], [0], [1], [0]을 순서대로 가질 수 있다.
제1 OR 신호(OR1)는 상위 비트(MSB)가 [1]의 비트 값을 갖는 두 번째 단위 구간부터 하이 로직 레벨을 가질 수 있다. 반면 제1 AND 신호(AND1)는 상위 비트(MSB)가 [1]의 비트 값을 연속으로 갖는 세 번째 단위 구간부터 하이 로직 레벨을 가질 수 있다.
펄스 생성기가 출력하는 제1 OR 신호(OR1)와 제1 AND 신호(AND1)는 펄스 폭 변조기로 입력될 수 있다. 펄스 폭 변조기는, 제1 OR 신호(OR1)와 제1 AND 신호(AND1)를 참조하여 상위 비트(MSB)의 펄스 폭을 조절함으로써, 제1 제어 신호(CTR1)를 생성할 수 있다.
일례로 펄스 폭 변조기는 제1 AND 신호(AND1)와 제1 OR 신호(OR1) 등에 따라 동작하는 적어도 하나의 풀-업 변조 소자와 적어도 하나의 풀-다운 변조 소자를 포함할 수 있다. 제1 AND 신호(AND1)와 제1 OR 신호(OR1) 등에 따라 풀-업 변조 소자와 풀-다운 변조 소자의 턴-온 타이밍 및 턴-오프 타이밍이 결정되며, 그로부터 제1 제어 신호(CTR1)의 펄스 폭이 조절될 수 있다.
일례로, 도 14를 참조하면, 상위 비트(MSB)의 비트 값이 연속으로 [1]을 유지한 이후에 [0]으로 변경되면, 제1 제어 신호(CTR1)가 하이 로직 레벨에서 로우 로직 레벨로 천이하는 타이밍이 제1 시구간(△D1)만큼 앞당겨질 수 있다. 또한, 상위 비트(MSB)의 비트 값이 연속으로 [0]을 유지한 이후에 [1]로 변경되면, 제1 제어 신호(CTR1)가 로우 로직 레벨에서 하이 로직 레벨로 천이하는 타이밍이 제2 시구간(△D2)만큼 앞당겨질 수 있다.
실시예에 따라, 제1 시구간(△D1)은 제2 시구간(△D2)과 같거나 다를 수 있다. 일례로, 펄스 생성기가 상위 비트(MSB)의 비트 값을 직전 단위 구간의 비트 값과만 비교하는 경우, 제1 시구간(△D1)은 제2 시구간(△D2)과 같을 수 있다. 한편, 펄스 생성기가 상위 비트(MSB)의 비트 값을 직전 두 개 이상의 단위 구간들 각각의 비트 값과 비교하는 경우, 제1 시구간(△D1)은 제2 시구간(△D2)보다 길 수 있다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 등화기의 동작을 설명하기 위해 제공되는 도면들이다.
도 15 및 도 16은, 본 발명의 일 실시예에 따른 등화기에 포함되는 펄스 생성기(400, 500)를 간단히 도시한 도면일 수 있다. 먼저 도 15를 참조하면, 펄스 생성기(400)는 상위 비트(MSB)를 수신하여 제1 OR 신호(OR1)와 제1 AND 신호(AND1)를 출력하는 제1 펄스 생성기(410), 및 하위 비트(LSB)를 수신하여 제2 OR 신호(OR2)와 제2 AND 신호(AND2)를 출력하는 제2 펄스 생성기(420) 등을 포함할 수 있다.
제1 펄스 생성기(410)와 제2 펄스 생성기(420)는 유사한 구조를 가질 수 있다. 이하, 제1 펄스 생성기(410)의 구조를 자세히 설명하기로 한다.
도 15를 참조하면, 제1 펄스 생성기(410)는 OR 게이트(OR)와 AND 게이트(AND) 및 지연 회로(413) 등을 포함할 수 있다. 지연 회로(413)는 직렬화기 등으로부터 수신한 상위 비트(MSB)를 저장한 후 OR 게이트(OR)와 AND 게이트(AND)로 출력할 수 있다. 따라서, OR 게이트(OR)와 AND 게이트(AND) 각각에는, 상위 비트(MSB)의 현재 단위 구간의 비트 값과, 상위 비트(MSB)의 직전 단위 구간의 비트 값이 입력될 수 있다.
제1 OR 신호(OR1)는 직전 단위 구간과 현재 단위 구간 중 적어도 하나에서 상위 비트(MSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다. 제1 AND 신호(AND1)는 직전 단위 구간과 현재 단위 구간 각각에서 상위 비트(MSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다.
제2 펄스 생성기(420)는 제1 펄스 생성기(410)와 유사하게 동작할 수 있다. 일례로, 제2 OR 신호(OR2)는 직전 단위 구간과 현재 단위 구간 중 적어도 하나에서 하위 비트(LSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다. 제2 AND 신호(AND2)는 직전 단위 구간과 현재 단위 구간 각각에서 하위 비트(LSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다.
도 16은 본 발명의 일 실시예에 따른 등화기에 포함되는 펄스 생성기(500)를 간단히 도시한 도면일 수 있다. 도 16을 참조하면, 펄스 생성기(500)는 상위 비트(MSB)를 수신하여 제1 OR 신호(OR1)와 제1 AND 신호(AND1)를 출력하는 제1 펄스 생성기(510), 및 하위 비트(LSB)를 수신하여 제2 OR 신호(OR2)와 제2 AND 신호(AND2)를 출력하는 제2 펄스 생성기(520) 등을 포함할 수 있다.
도 16에 도시한 일 실시예에 따른 펄스 생성기(500)에서, 제1 펄스 생성기(510)와 제2 펄스 생성기(520) 각각은 제1 지연 회로(513)와 제2 지연 회로(515), OR 게이트(OR) 및 AND 게이트(AND) 등을 포함할 수 있다. 제1 펄스 생성기(510)에서, OR 게이트(OR)와 AND 게이트(AND) 각각에는 상위 비트(MSB)의 제1 내지 제3 단위 구간들 각각의 비트 값이 입력될 수 있다. 일례로, 제1 단위 구간은 현재 단위 구간이며, 제2 단위 구간은 직전 단위 구간이고, 제3 단위 구간은 두번째 이전 단위 구간일 수 있다.
제1 OR 신호(OR1)는 직전 두 개의 단위 구간들과 현재 단위 구간 중 적어도 하나에서 상위 비트(MSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다. 제1 AND 신호(AND1)는 직전 두 개의 단위 구간들과 현재 단위 구간 각각에서 상위 비트(MSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다.
제2 펄스 생성기(420)는 제1 펄스 생성기(410)와 유사하게 동작할 수 있다. 일례로, 제2 OR 신호(OR2)는 직전 두 개의 단위 구간들과 현재 단위 구간 중 적어도 하나에서 하위 비트(LSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다. 제2 AND 신호(AND2)는 직전 두 개의 단위 구간들과 현재 단위 구간 각각에서 하위 비트(LSB)의 비트 값이 [1]인 경우에 하이 로직 레벨을 가질 수 있다.
도 17은 본 발명의 일 실시예에 따른 등화기에 포함되는 펄스 폭 변조기(600)를 간단히 도시한 도면일 수 있다. 도 17을 참조하면, 펄스 폭 변조기(600)는 직렬화기 등으로부터 상위 비트(MSB) 및 하위 비트(LSB)를 수신하며, 펄스 생성기로부터 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)를 수신할 수 있다.
펄스 폭 변조기(600)는 제1 제어 신호(CTR1)를 출력하는 제1 펄스 폭 변조기(610)와, 제2 제어 신호(CTR2)를 출력하는 제2 펄스 폭 변조기(620) 등을 포함할 수 있다. 제1 펄스 폭 변조기(610)는 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)에 의해 상위 비트(MSB)의 펄스 폭을 변경하여 제1 제어 신호(CTR1)를 출력할 수 있다. 유사하게, 제2 펄스 폭 변조기(620)는 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)에 의해 하위 비트(LSB)의 펄스 폭을 변경하여 제2 제어 신호(CTR2)를 출력할 수 있다.
제1 펄스 폭 변조기(610)를 참조하면, 복수의 버퍼들(613, 615), 복수의 풀-업 변조 소자들(PM1-PM2), 복수의 풀-다운 변조 소자들(NM1-NM2), 복수의 풀-업 튜닝 소자들(PT1-PT2), 및 복수의 풀-다운 튜닝 소자들(NT1-NT2) 등을 포함할 수 있다. 복수의 버퍼들(613, 615) 중에서 제1 버퍼(613)는 상위 비트(MSB)를 수신하며, 제1 버퍼(613)의 출력단과 제2 버퍼(615)의 입력단이 연결되는 노드에서 상위 비트(MSB)의 펄스 폭이 조절될 수 있다. 제2 버퍼(615)는 상위 비트(MSB)에서 펄스 폭을 조절한 제1 제어 신호(CTR1)를 출력할 수 있다.
복수의 풀-업 변조 소자들(PM1-PM2)은 제3 전원 전압(VDD)을 공급하는 제3 전원 노드와 제1 버퍼(613)의 출력단 사이에 연결될 수 있다. 복수의 풀-다운 변조 소자들(NM1-NM2)은 제4 전원 전압(VSS)을 공급하는 제4 전원 노드와 제1 버퍼(613)의 출력단 사이에 연결될 수 있다. 제3 전원 전압(VDD)은 드라이버에 공급되는 제1 전원 전압보다 높은 레벨을 가질 수 있다. 복수의 풀-업 변조 소자들(PM1-PM2) 각각은 PMOS 트랜지스터이며, 복수의 풀-다운 변조 소자들(NM1-NM2) 각각은 NMOS 트랜지스터일 수 있다.
복수의 풀-업 변조 소자들(PM1-PM2) 중에서, 제1 풀-업 변조 소자(PM1)는 제1 OR 신호(OR1)에 의해 턴-온 및 턴-오프되며, 제2 풀-업 변조 소자(PM2)는 제2 OR 신호(OR2)에 의해 턴-온 및 턴-오프될 수 있다. 한편, 복수의 풀-다운 변조 소자들(NM1-NM2) 중에서, 제1 풀-다운 변조 소자(NM1)는 제1 AND 신호(AND1)에 의해 턴-온 및 턴-오프되며, 제2 풀-다운 변조 소자(NM2)는 제2 AND 신호(AND2)에 의해 턴-온 및 턴-오프될 수 있다.
다시 말해, 상위 비트(MSB)의 펄스 폭을 조절하여 제1 제어 신호(CTR1)를 출력하는 제1 펄스 폭 변조기에 포함되는 변조 소자들 중 적어도 일부의 변조 소자들은, 상위 비트(MSB)에 의해 생성되는 제1 OR 신호(OR1) 및 제1 AND 신호(AND1)에 의해 제어되고, 나머지 변조 소자들은 하위 비트(LSB)에 의해 생성되는 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)에 의해 제어될 수 있다. 본 발명의 일 실시예에서는 드라이버가 출력하는 신호의 단위 구간들 각각에서 상위 비트(MSB)와 하위 비트(LSB)를 포함하는 2비트의 데이터가 한 번에 전송될 수 있다. 도 17에 도시한 바와 같이, 상위 비트(MSB)와 하위 비트(LSB)를 모두 고려하여 제1 제어 신호(CTR1)를 생성함으로써, 상위 비트(MSB)와 하위 비트(LSB)가 서로 미치는 영향을 제1 제어 신호(CTR1)에 반영할 수 있다.
한편, 제1 펄스 폭 변조기(610)는 복수의 풀-업 튜닝 소자들(PT1-PT2)과 복수의 풀-다운 튜닝 소자들(NT1-NT2)을 더 포함할 수 있다. 제1 풀-업 튜닝 소자들(PT1)과 제2 풀-업 튜닝 소자들(PT2) 각각은 서로 병렬 연결되는 복수의 PMOS 트랜지스터들을 포함할 수 있다. 한편, 제1 풀-다운 튜닝 소자들(NT1)과 제2 풀-다운 튜닝 소자들(NT2) 각각은 서로 병렬 연결되는 복수의 NMOS 트랜지스터들을 포함할 수 있다.
일례로, 제1 풀-업 변조 소자(PM1)가 제1 풀-업 튜닝 소자들(PT1)과 제3 전원 노드 사이에 연결되고, 제2 풀-업 변조 소자(PM2)는 제2 풀-업 튜닝 소자들(PT2)과 제3 전원 노드 사이에 연결될 수 있다. 유사하게, 제1 풀-다운 변조 소자(NM1)가 제1 풀-다운 튜닝 소자들(NT1)과 제4 전원 노드 사이에 연결되고, 제2 풀-다운 변조 소자(NM2)는 제2 풀-다운 튜닝 소자들(NT2)과 제4 전원 노드 사이에 연결될 수 있다.
제1 풀-업 변조 소자(PM1)의 턴-온 및 턴-오프 동작에 의해 상위 비트(MSB)의 펄스 폭이 조절되는 정도는, 제1 풀-업 튜닝 소자들(PT1)이 제공하는 저항에 따라 결정될 수 있다. 예를 들어, 제1 풀-업 튜닝 소자들(PT1)이 제공하는 저항이 작을수록, 제1 풀-업 변조 소자(PM1)의 턴-온 및 턴-오프 동작에 의해 상위 비트(MSB)의 펄스 폭이 크게 변할 수 있다. 다른 변조 소자들(PM2, NM1, NM2)이 상위 비트(MSB)의 펄스 폭에 미치는 영향 역시 유사하게 결정될 수 있다.
제1 펄스 폭 변조기(610)는 상위 비트(MSB)의 펄스 폭을 조절하기 위한 구성이므로, 하위 비트(LSB)에 의해 생성되는 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)보다 제1 OR 신호(OR1) 및 제1 AND 신호(AND1)의 영향이 더 크게 반영되어야 할 수 있다. 이를 위해, 제1 튜닝 신호들(UT1, DT1)에 의해 턴-온되는 제1 풀-업 변조 소자(PT1)와 제1 풀-다운 튜닝 소자(NT1) 각각의 개수가, 제2 튜닝 신호들(UT2, DT2)에 의해 턴-온되는 제2 풀-업 변조 소자(PT2)와 제2 풀-다운 튜닝 소자(NT2) 각각의 개수보다 많도록, 튜닝 신호들(UT1, DT1, UT2, DT2)이 설정될 수 있다. 튜닝 신호들(UT1, DT1, UT2, DT2) 각각의 값은, 펄스 폭 변조기(600)를 포함하는 반도체 장치의 제조 및 테스트 공정 등에서 결정될 수 있다.
또는, 튜닝 소자들(PT1, PT2, NT1, NT2)의 개수를 다르게 함으로써 제1 펄스 폭 변조기(610)에서 제1 OR 신호(OR1) 및 제1 AND 신호(AND1)의 영향을 더 크게 반영할 수 있다. 일례로, 제1 펄스 폭 변조기(610)에서는, 제1 풀-업 튜닝 소자들(PT1)에 포함되는 PMOS 트랜지스터들의 개수가 제2 풀-업 튜닝 소자들(PT2)에 포함되는 PMOS 트랜지스터들의 개수보다 많고, 제1 풀-다운 튜닝 소자들(NT1)에 포함되는 NMOS 트랜지스터들의 개수가 제2 풀-다운 튜닝 소자들(NT2)에 포함되는 NMOS 트랜지스터들의 개수보다 많을 수 있다.
제2 펄스 폭 변조기(620)에서는 튜닝 소자들(PT1, PT2, NT1, NT2)의 개수가 반대로 설정될 수 있다. 예를 들어, 제2 펄스 폭 변조기(620)에서는, 제1 풀-업 튜닝 소자들(PT1)에 포함되는 PMOS 트랜지스터들의 개수가 제2 풀-업 튜닝 소자들(PT2)에 포함되는 PMOS 트랜지스터들의 개수보다 적고, 제1 풀-다운 튜닝 소자들(NT1)에 포함되는 NMOS 트랜지스터들의 개수가 제2 풀-다운 튜닝 소자들(NT2)에 포함되는 NMOS 트랜지스터들의 개수보다 적을 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치에서, 상위 비트(MSB)와 하위 비트(LSB)를 수신한 등화기가 출력하는 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2), 및 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)를 입력받는 드라이버가 출력하는 출력 신호(OUT)를 나타낸 타이밍 다이어그램일 수 있다.
등화기는 펄스 생성기와 펄스 폭 변조기를 포함하며, 펄스 생성기는 상위 비트(MSB)에 기초하여 생성되는 제1 OR 신호(OR1)와 제1 AND 신호(AND1), 및 하위 비트(LSB)에 기초하여 생성되는 제2 OR 신호(OR2)와 제2 AND 신호(AND2)를 출력할 수 있다. 앞서 설명한 바와 같이, 제1 OR 신호(OR1)와 제1 AND 신호(AND1) 각각은 상위 비트(MSB)가 적어도 하나의 이전 단위 구간과 현재 단위 구간 각각에서 갖는 비트 값에 따라 결정될 수 있다. 한편, 제2 OR 신호(OR2)와 제2 AND 신호(AND2) 각각은 하위 비트(LSB)가 적어도 하나의 이전 단위 구간과 현재 단위 구간 각각에서 갖는 비트 값에 따라 결정될 수 있다.
도 18을 참조하여 설명하는 일 실시예에서, 등화기의 펄스 생성기는 상위 비트(MSB)와 하위 비트(LSB) 각각이, 이전 두 개의 단위 구간들과 현재 단위 구간 각각에서 갖는 비트 값을 참조하여, 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)를 출력할 수 있다. 일례로, 펄스 생성기의 구성과 동작은, 앞서 도 16을 참조하여 설명한 일 실시예에 따라 이해될 수 있을 것이다.
제1 제어 신호(CTR1)와 제2 제어 신호(CTR2) 각각은, 등화기에 포함되는 펄스 폭 변조기의 출력 신호일 수 있다. 등화기는, 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)를 참조하여 상위 비트(MSB)의 펄스 폭을 조절함으로써 제1 제어 신호(CTR1)를 출력하는 제1 펄스 폭 변조기, 및 제1 OR 신호(OR1), 제1 AND 신호(AND1), 제2 OR 신호(OR2) 및 제2 AND 신호(AND2)를 참조하여 하위 비트(LSB)의 펄스 폭을 조절함으로써 제2 제어 신호(CTR2)를 출력하는 제2 펄스 폭 변조기 등을 포함할 수 있다.
도 18을 참조하면, 상위 비트(MSB)가 세 번의 단위 구간들 동안 비트 값으로 [1]로 유지된 후 비트 값 [0]으로 천이할 때, 제1 상위 조절 시간(△MD1) 만큼 상위 비트(MSB)의 펄스 폭이 조절되어 제1 제어 신호(CTR1)가 생성될 수 있다. 마찬가지로, 상위 비트(MSB)가 적어도 두 번의 연속적인 단위 구간들에서 [0] 또는 [1]의 비트 값으로 유지되면, 소정의 상위 조절 시간들(△MD2-△MD4) 만큼 상위 비트(MSB)의 펄스 폭이 조절되어 제1 제어 신호(CTR1)가 생성될 수 있다.
상위 비트(MSB)의 펄스 폭을 조절하기 위해 반영되는 상위 조절 시간들(△MD1-△MD4) 중에서 제3 상위 조절 시간(△MD3)은 다른 상위 조절 시간들에 비해 상대적으로 더 길 수 있다. 이는, 제3 상위 조절 시간(△MD3)이 반영되기 이전에, 네 번의 연속적인 단위 구간들에서 상위 비트(MSB)가 동일한 비트 값을 유지하기 때문일 수 있다. 한편, 하위 비트(LSB)가 두 번 이상의 단위 구간들 동안 같은 비트 값을 유지하면, 소정의 하위 조절 시간들(△LD1-△LD4) 만큼 하위 비트(LSB)의 펄스 폭이 조절되어 제2 제어 신호(CTR2)가 생성될 수 있다.
드라이버는 등화기가 출력하는 제1 제어 신호(CTR1) 및 제2 제어 신호(CTR2)에 의해 제어되는 복수의 풀-업 소자들과 복수의 풀-다운 소자들을 포함할 수 있다. 드라이버는 복수의 풀-업 소자들과 복수의 풀-다운 소자들 각각의 턴-온 및 턴-오프에 의해 결정되는 레벨을 갖는 출력 신호(OUT)를 내보내며, 출력 신호(OUT)는 제1 내지 제4 레벨들(LV1-LV4) 중 하나를 가질 수 있다.
출력 신호(OUT)가 제1 내지 제4 레벨들(LV1-LV4) 중 하나에서 다른 레벨로 천이하는 시점은, 상위 비트(MSB)가 천이하는 시점 및/또는 하위 비트(LSB)가 천이하는 시점과 다를 수 있다. 일례로, 하위 비트(LSB)가 두 번의 연속적인 단위 구간들 동안 비트 값 [0]을 유지한 후 [1]로 천이하면, 출력 신호(OUT)는 하위 비트(LSB)가 천이하는 시점보다 제1 조절 시간(△T1) 만큼 더 이른 시점에 제3 레벨(LV3)에서 제4 레벨(LV4)로 천이할 수 있다. 이와 같이, 상위 비트(MSB) 및/또는 하위 비트(LSB)가 두 번의 연속적인 단위 구간들 동안 같은 비트 값을 유지하면, 조절 시간들(△T1-△T5) 만큼 출력 신호(OUT)의 천이 시점이 변경될 수 있다.
도 18에 도시한 바와 같이, 상위 비트(MSB)와 하위 비트(LSB) 각각의 비트 값에 따라 상위 비트(MSB)와 하위 비트(LSB)의 펄스 폭을 조절하여 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)를 생성하고, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)를 드라이버에 입력함으로써, 출력 신호(OUT)의 천이 시점을 변경할 수 있다. 또한, 출력 신호(OUT)의 천이 시점을, 전송하고자 하는 데이터의 상위 비트(MSB)와 하위 비트(LSB) 각각에 따라 적응적으로 조절함으로써, 심볼간 간섭을 줄여 아이 마진을 최대로 확보하고, 신호의 무결성을 개선할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 도면이다.
도 19를 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM(1500a, 1500b), 플래시 메모리 장치(1600a, 1600b), 입출력 장치(1700a, 1700b), 센서 장치(1800), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(1900)를 포함할 수 있다.
시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.
시스템(1000)에 포함되는 다양한 구성 요소들은 소정의 클럭에 동기화되어 동작할 수 있다. 예를 들어, 디스플레이(1200)는 미리 정해진 주사율에 따라 화면을 표시할 수 있으며, DRAM(1500a, 1500b)과 플래시 메모리 장치(1600a, 1600b)도 미리 정해진 속도로 데이터를 저장하고 읽어오거나, 외부의 다른 장치들과 주고받기 위해 소정의 클럭에 따라 동작할 수 있다. 입출력 장치(1700a, 1700b), 및 어플리케이션 프로세서(1900) 역시 소정의 클럭에 따라 동작할 수 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 카메라(1100)는 서로 다른 화각이나 조리개 값 등을 갖는 복수의 카메라들을 포함할 수 있다. 또한, 카메라(1100)는 피사체를 촬영하여 실제 이미지를 생성하는 카메라 외에, 피사체 및/또는 배경의 깊이 정보를 이용하여 깊이 이미지를 생성하는 카메라를 더 포함할 수 있다.
디스플레이(1200)는 터치스크린 기능을 제공하여 시스템(1000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(1200)는 지문 센서 등과 일체로 제공되어 시스템(1000)의 보안 기능을 제공할 수도 있다. 오디오 처리부(1300)는 플래시 메모리 장치(1600a, 1600b)에 저장된 오디오 데이터나 모뎀(1400) 또는 입출력 장치(1700a, 1700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다.
모뎀(1400)은 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. 입출력 장치(1700a, 1700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다.
센서 장치(1800)는 외부로부터 다양한 정보를 수집하는 복수의 센서들을 포함할 수 있다. 일 실시예에서, 센서 장치(1800)는 빛의 밝기를 감지하는 조도 센서, 시스템(1000)의 움직임을 감지하는 자이로 센서, 시스템(1000)에 접촉 및/또는 근접한 사용자 신체로부터 생체 정보를 획득하기 위한 바이오 센서 등을 포함할 수 있다.
AP(1900)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(1900)는 플래시 메모리 장치(1600a, 1600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(1200)를 제어할 수 있다. 또한, AP(1900)는 입출력 장치(1700a, 1700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.
일 실시예에서, AP(1900)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(1920)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(1900)와 분리되어 제공될 수도 있으며, Accelerator 블록(1920) 또는 Accelerator 칩에는 DRAM(1500b)이 추가로 연결될 수 있다. Accelerator 블록(1920)은 AP(1900)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능 블록인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블록인 NPU(Neural Processing Unit), 데이터 처리를 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 캘리브레이션 회로는, 시스템(1000)에서 서로 통신 가능하도록 연결되는 구성 요소들에 다양하게 채택될 수 있다. 일례로, 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM(1500a, 1500b), 플래시 메모리 장치(1600a, 1600b), 입출력 장치(1700a, 1700b), 센서 장치(1800), 및 AP(1900) 중 적어도 하나에서 신호를 입출력하는 패드에 연결된 드라이버에, 앞서 설명한 바와 같이 서로 직렬로 연결되는 제3 풀-업 소자와 제4 풀-업 소자를 포함하는 드라이버가 채용될 수 있다. 또한, 드라이버와 직렬로 연결되는 등화기 역시, 앞서 도 13 내지 도 18을 참조하여 설명한 실시예들 중 적어도 하나에 따라 구현될 수 있다.
예를 들어, DRAM(1500a, 1500b)과 플래시 메모리 장치(1600a, 1600b)에서 높은 데이터 레이트로 AP(1900)와 데이터 신호를 주고받는 DQ 패드에는 한 번의 단위 구간 동안 2비트 이상의 데이터를 전송할 수 있는 드라이버가 연결될 수 있다. 드라이버는 아이 마진을 최대로 확보하기 위해 DQ 패드와 전원 노드 사이에서 서로 직렬로 연결되는 한 쌍의 풀-업 소자들을 포함할 수 있으며, 한 쌍의 풀-업 소자들 중 하나는 상위 비트에 대응하는 제어 신호에 의해, 다른 하나는 하위 비트에 대응하는 제어 신호에 의해 제어될 수 있다.
또한, 등화기가 DQ 패드와 직접 연결되지 않고 드라이버의 입력단과, 2비트 이상의 데이터를 직렬화하여 출력하는 직렬화기의 출력단 사이에 연결될 수 있다. 등화기는 상위 비트와 하위 비트 각각의 비트 값을 참조하여 상위 비트와 하위 비트 각각의 펄스 폭을 조절함으로써 제어 신호들을 출력하고, 제어 신호들에 의해 드라이버에 포함되는 풀-업 소자들과 풀-다운 소자들의 턴-온 및 턴-오프가 결정될 수 있다. 따라서, DQ 패드를 통해 출력되는 데이터 신호의 심볼간 간섭을 줄여 아이 마진을 확보하고, 신호의 무결성을 개선할 수 있다. 또한 DQ 패드에 존재하는 출력 커패시턴스를 줄임으로써 소모 전력을 줄일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 반도체 장치
110, 210: 드라이버
120, 220: 직렬화기
130, 230: 패턴 생성기
250, 300: 등화기
310, 400, 500: 펄스 생성기
320, 600: 펄스 폭 변조기
MSB: 상위 비트
LSB: 하위 비트

Claims (10)

  1. 2비트의 원본 데이터의 상위 비트에 대응하는 제1 제어 신호 및 상기 원본 데이터의 하위 비트에 대응하는 제2 제어 신호를 출력하는 등화기; 및
    제1 전원 전압을 공급하는 제1 전원 노드와 출력 노드 사이에 연결되는 복수의 풀-업 소자들, 및 상기 제1 전원 전압보다 작은 제2 전원 노드와 상기 출력 노드 사이에 연결되는 복수의 풀-다운 소자들을 포함하며, 상기 등화기와 직렬로 연결되는 드라이버; 를 포함하며,
    상기 복수의 풀-업 소자들과 상기 복수의 풀-다운 소자들 각각은 상기 제1 제어 신호 또는 상기 제2 제어 신호에 의해 턴-온 및 턴-오프되고,
    상기 복수의 풀-업 소자들은, 상기 제1 전원 노드와 상기 출력 노드 사이에서 서로 병렬로 연결되는 제1 풀-업 소자와 제2 풀-업 소자, 및 상기 제1 전원 노드와 상기 출력 노드 사이에서 서로 직렬로 연결되는 제3 풀-업 소자와 제4 풀-업 소자들을 포함하며,
    상기 복수의 풀-다운 소자들은 제2 전원 노드와 상기 출력 노드 사이에서 서로 병렬로 연결되는 제1 풀-다운 소자와 제2 풀-다운 소자를 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 풀-업 소자들과 상기 복수의 풀-다운 소자들 각각은 NMOS 트랜지스터인, 반도체 장치.
  3. 제1항에 있어서,
    상기 등화기는, 상기 상위 비트에서 적어도 하나의 이전 사이클의 값을 현재 주기의 값과 비교하여 제1 OR 신호 및 제1 AND 신호를 출력하고, 상기 하위 비트에서 적어도 하나의 직전 주기의 값을 현재 주기의 값과 비교하여 제2 OR 신호 및 제2 AND 신호를 출력하는 펄스 생성기, 및 상기 제1 OR 신호, 상기 제1 AND 신호, 상기 제2 OR 신호, 및 상기 제2 AND 신호에 기초하여 상기 제1 제어 신호와 상기 제2 제어 신호를 출력하는 펄스 폭 변조기를 포함하는, 반도체 장치.
  4. 제3항에 있어서,
    상기 펄스 생성기는, 상기 제1 OR 신호를 출력하는 제1 OR 게이트와 상기 제1 AND 신호를 출력하는 제1 AND 게이트를 포함하는 제1 펄스 생성기, 및 상기 제2 OR 신호를 출력하는 제2 OR 게이트와 상기 제2 AND 신호를 출력하는 제2 AND 게이트를 포함하는 제2 펄스 생성기를 포함하는, 반도체 장치.
  5. 제3항에 있어서,
    상기 펄스 폭 변조기는, 상기 상위 비트를 입력받는 입력단과 상기 제1 제어 신호를 출력하는 출력단을 갖는 버퍼 회로, 제3 전원 전압을 공급하는 제3 전원 노드와 상기 출력단 사이에 연결되는 제1 풀-업 변조 소자와 제2 풀-업 변조 소자, 및 제3 전원 전압보다 작은 제4 전원 전압을 공급하는 제4 전원 노드와 상기 출력단 사이에 연결되는 제1 풀-다운 변조 소자와 제2 풀-다운 변조 소자를 포함하는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 풀-업 변조 소자와 상기 제2 풀-업 변조 소자 각각은 PMOS 트랜지스터이며, 상기 제1 풀-다운 변조 소자와 상기 제2 풀-다운 변조 소자 각각은 NMOS 트랜지스터인, 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 풀-업 변조 소자는 상기 제1 OR 신호에 의해 턴-온 및 턴-오프되고, 상기 제2 풀-업 변조 소자는 상기 제2 OR 신호에 의해 턴-온 및 턴-오프되며, 상기 제1 풀-다운 변조 소자는 상기 제1 AND 신호에 의해 턴-온 및 턴-오프되고, 상기 제2 풀-다운 변조 소자는 상기 제2 AND 신호에 의해 턴-온 및 턴-오프되는, 반도체 장치.
  8. 제1 전원 전압을 공급하는 제1 전원 노드와 출력 노드 사이에 서로 병렬로 연결되는 제1 풀-업 소자와 제2 풀-업 소자;
    상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드와 상기 출력 노드 사이에 서로 병렬로 연결되는 제1 풀-다운 소자와 제2 풀-다운 소자; 및
    상기 제1 전원 노드와 상기 출력 노드 사이에 연결되는 풀-업 보상 회로; 를 포함하며,
    상기 풀-업 보상 회로는 상기 제1 전원 노드와 상기 출력 노드 사이에 서로 직렬로 연결되는 제3 풀-업 소자 및 제4 풀-업 소자를 포함하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 풀-업 보상 회로는 상기 제1 전원 노드와 상기 출력 노드 사이에 서로 직렬로 연결되는 제5 풀-업 소자 및 제6 풀-업 소자를 더 포함하고,
    상기 제5 풀-업 소자는 상기 제1 풀-업 소자 및 상기 제3 풀-업 소자와 동시에 턴-온 및 턴-오프되며, 상기 제6 풀-업 소자는 상기 제2 풀-업 소자 및 상기 제4 풀-업 소자와 동시에 턴-온 및 턴-오프되는, 반도체 장치.
  10. 데이터 패턴을 수신하여 직렬화된 N 비트의 데이터를 출력하는 직렬화기;
    상기 N 비트의 데이터에 포함되는 비트들 각각을 참조하여, 상기 비트들 중 적어도 하나의 펄스 폭을 조절한 N 개의 제어 신호들을 출력하는 등화기; 및
    상기 N 개의 제어 신호들에 의해 턴-온 및 턴-오프되는 복수의 풀-업 소자들 및 복수의 풀-다운 소자들을 포함하며, 상기 복수의 풀-업 소자들 및 상기 복수의 풀-다운 소자들 각각은 NMOS 트랜지스터인 드라이버; 를 포함하며,
    상기 복수의 풀-업 소자들의 개수는 상기 복수의 풀-다운 소자들의 개수보다 많고, 상기 복수의 풀-업 소자들 중 적어도 일부는 서로 직렬로 연결되는, 반도체 장치.

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