TWI768975B - 接收器 - Google Patents

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Abstract

一種用於消除共模偏移及串擾的接收器，所述接收器放大輸入訊號與參考電壓之間的電壓差以產生第一及第二輸出訊號以及內部訊號，產生與第一及第二輸出訊號相同的第三及第四輸出訊號，藉由使用第一及第二開關元件及低通濾波器來產生第三及第四輸出訊號的平均電壓位準，以輸出所述平均電壓位準作為第一及第二回饋訊號，且基於第一回饋訊號與第二回饋訊號之間的電壓差來消除第一輸出訊號與第二輸出訊號之間的共模偏移，並藉由導通/關斷連接至低通濾波器的第一開關元件及第二開關元件來產生控制訊號以消除內部訊號的串擾。

Description

接收器
本發明概念是有關於一種接收器，且更具體而言，是有關於一種用於消除共模偏移及串擾的接收器電路。
半導體裝置可將擺動至電流模式邏輯（current mode logic，CML）位準的訊號用於高速操作的訊號的輸入/輸出（input/output，I/O）介面，例如發射器/接收器。CML位準是指預定的或作為另一選擇期望的直流（direct current，DC）位準或由特定標準確定的平均位準。擺動至CML位準的訊號是基於被稱為CML位準的DC位準在振幅或擺動範圍中切換的訊號。
舉例而言，當半導體裝置的電源電壓（以下稱為VDD）位準約為1.2伏特（V）且接地電壓（以下稱為VSS）位準為0伏特時，基於CML位準擺動的訊號的CML位準可為約1.0伏特，且訊號的擺動寬度可為約0.5伏特。相較於互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）位準（所述CMOS位準是半導體裝置的內部訊號的數位訊號位準），CML位準訊號具有相對小的擺動寬度。CMOS位準訊號自VDD位準完全擺動至VSS位準。由於CML位準訊號的擺動寬度小於CMOS位準訊號的擺動寬度，因此CML位準訊號可以相對低的電源操作，並且可以高速開關操作。
發射器/接收器可藉由使用單端傳訊（single-ended signaling）或差分傳訊（differential signaling）來發射及接收訊號。單端傳訊要求每個訊號有一條訊號線，且差分傳訊要求每個訊號有兩條訊號線。由於實施單端傳訊所需的訊號引腳及訊號線的數量少於實施差分傳訊所需的訊號引腳及訊號線的數量，因此使用單端傳訊方法的電路在半導體裝置中佔據小的面積。
然而，在單端傳訊方法中，當發射器的幾個單端埠同時在同一方向開關時，雜訊（例如，同時開關輸出感應雜訊（simultaneous switching output induced noise，SSN）可能由流經寄生感應器的電流感應，且因此，輸出驅動器的抖動可能增加，並且接收器的輸入電壓裕度可能由於反射雜訊而減小。此外，單端傳訊方法可能受到相鄰訊號線的轉變的影響，且因此，可能由於轉變位置的瞬時變化而發生串擾，並且訊號的高頻分量可能因訊號線的低通濾波器特性衰減。此外，由於傳播延遲，可能出現其中先前訊號的狀態影響當前訊號的定時的符號間干擾（inter-symbol interference，ISI）畸變。
當接收器（尤其是具有例如干擾畸變、反射雜訊及/或串擾等不良訊號線環境的單端傳訊接收器）接收具有CML位準的輸入訊號時，接收器的感測裕度可能降低。然而，接收器必須能夠根據輸入訊號的小擺動寬度電壓位準來精確地確定輸入訊號的邏輯位準。因此，當具有CML位準的輸入訊號被轉換成具有CMOS位準的數位訊號時，可保持資料不變性。
本發明概念提供一種消除共模偏移及串擾以保持資料不變性的接收器。
根據本發明概念的態樣，提供一種接收器，所述接收器包括：第一電路，被配置成接收輸入訊號，放大所述輸入訊號的電壓位準與參考電壓的位準之間的電壓差以產生第一輸出訊號及第二輸出訊號，並且基於所述第一輸出訊號與所述第二輸出訊號之間的電壓差而輸出內部訊號，所述內部訊號是對應於所述輸入訊號的位元的數位訊號；第二電路，被配置成接收所述輸入訊號，放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差以產生第三輸出訊號及第四輸出訊號，因應於控制訊號經由第一開關元件而產生所述第三輸出訊號的平均電壓位準以輸出所述第三輸出訊號的所述平均電壓位準作為第一回饋訊號，並且因應於所述控制訊號經由第二開關元件而產生所述第四輸出訊號的平均電壓位準，以輸出所述第四輸出訊號的所述平均電壓位準作為第二回饋訊號；以及控制電路，被配置成每當所述內部訊號的邏輯位準轉變時便輸出脈衝類型的所述控制訊號，其中所述第一開關元件及所述第二開關元件根據所述控制訊號的邏輯脈衝位準而選擇性地導通或關斷。
根據本發明概念的另一態樣，提供一種接收器，所述接收器包括：第一電路，被配置成接收輸入訊號，放大所述輸入訊號的電壓位準與參考電壓的位準之間的電壓差以產生第一輸出訊號及第二輸出訊號，並且基於所述第一輸出訊號與所述第二輸出訊號之間的電壓差而輸出內部訊號，所述內部訊號是對應於所述輸入訊號的位元的數位訊號；第二電路，被配置成接收所述輸入訊號，放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差以產生第三輸出訊號及第四輸出訊號，因應於控制訊號經由第一開關元件而產生所述第三輸出訊號的平均電壓位準，以輸出所述第三輸出訊號的所述平均電壓位準作為第一回饋訊號，並且因應於所述控制訊號經由第二開關元件而產生所述第四輸出訊號的平均電壓位準，以輸出所述第四輸出訊號的所述平均電壓位準作為第二回饋訊號；以及控制電路，被配置成每當所述內部訊號的邏輯位準轉變時便基於選擇訊號而輸出脈衝類型的所述控制訊號或具有固定邏輯位準的所述控制訊號。
根據本發明概念的另一態樣，提供一種接收器，用於接收輸入訊號並輸出內部訊號，所述內部訊號是對應於所述輸入訊號的位元的數位訊號，所述接收器包括：第一放大器電路，被配置成放大所述輸入訊號的電壓位準與參考電壓的位準之間的電壓差，以將第一輸出訊號輸出至第一節點線，並將第二輸出訊號輸出至第二節點線；第二放大器電路，被配置成放大所述第一輸出訊號與所述第二輸出訊號之間的電壓差以輸出第五輸出訊號及第六輸出訊號，所述第二放大器電路連接至所述第一節點線及所述第二節點線；位準轉換電路，被配置成將所述第五輸出訊號及所述第六輸出訊號的第一擺動寬度放大至大於所述第一擺動寬度的第二擺動寬度，並產生所述內部訊號；第一均衡器電路，被配置成接收所述輸入訊號，放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差以產生第三輸出訊號及第四輸出訊號，因應於控制訊號經由第一開關元件而產生所述第三輸出訊號的平均電壓位準，以輸出所述第三輸出訊號的所述平均電壓位準作為第一回饋訊號，因應於所述控制訊號經由第二開關元件而產生所述第四輸出訊號的平均電壓位準，以輸出所述第四輸出訊號的所述平均電壓位準作為第二回饋訊號，並且基於所述第一回饋訊號與所述第二回饋訊號之間的電壓差來調整所述第一輸出訊號與所述第二輸出訊號之間的所述電壓差；以及控制電路，被配置成每當所述內部訊號的邏輯位準轉變時便輸出脈衝類型的所述控制訊號，其中所述第一開關元件及所述第二開關元件根據所述控制訊號的邏輯脈衝位準而選擇性地導通或關斷。
圖1是概念性地示出根據本發明概念示例性實施例的發射器100及接收器200的方塊圖。
參照圖1，接收器200可經由通道120自發射器100接收輸入訊號SIG。通道120可為將發射器100物理或電性連接至接收器200的訊號線。通道120可在通道120的端部處耦合至發射器100及接收器200中的每一者的引腳。術語「引腳」廣義地指與積體電路的電性互連，並且可包括例如積體電路上的接墊或其他電性接觸件。
通道120可使用例如印刷電路板（printed circuit board，PCB）或同軸電纜的跡線來實施，並且可能由於集膚效應、介電損耗或類似情況而使經由通道120發射的輸入訊號SIG的高頻分量衰減。當經由通道120發射輸入訊號SIG時，在接收器200中可能發生通道損耗。在通道120中，由於板與電纜之間的連接件及其他物理介面，阻抗失配可能發生。通道120的阻抗失配可能表現為通道120的頻率響應中的陷波（notch），並且可能導致在接收器200中存在反射雜訊。可能發生以下現象（例如，符號間干擾（ISI）：在所述現象中，由於通道損失或帶寬限制，穿過通道120的輸入訊號SIG的位元中的每一者可能干擾下一個位元，並且隨著相鄰符號彼此交疊，位元錯誤率（bit error rate，BER）增加。
發射器100可藉由使用單端傳訊方法來發射輸入訊號SIG。發射器100可經由通道120向接收器200發射包括串行化位元的輸入訊號SIG。輸入訊號SIG可作為具有電流模式邏輯（CML）位準的位元訊號被發射。接收器200可接收經由通道120發射的輸入訊號SIG。接收器200可接收具有CML位準的輸入訊號SIG，確定輸入訊號SIG的位元，並輸出內部訊號INT_SIG。內部訊號INT_SIG可以作為數位訊號位準的CMOS位準被輸出。亦即，接收器200可將具有CML位準的輸入訊號SIG轉換成具有CMOS位準的訊號，並輸出具有CMOS位準的訊號作為內部訊號INT_SIG。內部訊號INT_SIG可被配置成在包括接收器200的半導體裝置中執行對應於輸入訊號SIG的功能的操作。
當半導體裝置被實施為記憶體裝置時，經由通道120發射的輸入訊號SIG可包括命令訊號、位址訊號及/或資料輸入/輸出訊號。接收器200可將包括所接收的命令訊號、位址訊號及/或資料輸入/輸出訊號的具有CML位準的輸入訊號SIG轉換成具有CMOS位準的訊號，並且可輸出具有CMOS位準的訊號作為對應於輸入訊號SIG的功能的內部訊號INT_SIG。可藉由使用內部訊號INT_SIG來執行記憶體介接，例如選擇對應於記憶體胞元的列及行、向記憶體胞元寫入資料或者讀取寫入的資料。
圖2是根據本發明概念示例性實施例的接收器200的方塊圖。
參照圖2，接收器200包括放大器電路210、均衡器電路220、位準轉換電路230及/或控制電路240。放大器電路210可連接至輸入訊號（SIG）線，並且可基於輸入訊號SIG的電壓位準而產生第一輸出訊號PRE_F及第二輸出訊號PRE_FB以及第五輸出訊號AMP_O及第六輸出訊號AMP_OB。放大器電路210可包括第一放大器電路211及/或第二放大器電路212。第一放大器電路211可放大輸入訊號SIG的電壓位準與參考電壓VREF的位準之間的電壓差（參見圖3），並產生第一輸出訊號PRE_F及第二輸出訊號PRE_FB，並且可將所產生的第一輸出訊號PRE_F及第二輸出訊號PRE_FB提供至均衡器電路220。第二放大器電路212可放大第一輸出訊號PRE_F與第二輸出訊號PRE_FB之間的電壓差，並產生第五輸出訊號AMP_O及第六輸出訊號AMP_OB，並且可將所產生的第五輸出訊號AMP_O及第六輸出訊號AMP_OB提供至位準轉換電路230。
均衡器電路220可連接至輸入訊號（SIG）線、第一及第二輸出訊號（PRE_F及PRE_FB）線以及控制訊號（CTRL）線，並且可包括第一均衡器電路221及/或第二均衡器電路222。第一均衡器電路221可放大輸入訊號SIG的電壓位準與參考電壓REF的位準之間的電壓差，並產生分別與第一輸出訊號PRE_F及第二輸出訊號PRE_FB相同的第三輸出訊號PRE_S及第四輸出訊號PRE_SB（參見圖3）。第一均衡器電路221可因應於自控制電路240提供的控制訊號CTRL產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準，並輸出第一回饋訊號FB_INB及第二回饋訊號FB_IN（參見圖3）。另外，第一均衡器電路221可根據第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準來調整第一及第二輸出訊號（PRE_F及PRE_FB）線中的電流量，並調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電壓位準。第二均衡器電路222可放大第一輸出訊號PRE_F及第二輸出訊號PRE_FB的高頻分量。
位準轉換電路230可連接至第五及第六輸出訊號（AMP_O及AMP_OB）線，放大第五輸出訊號AMP_O與第六輸出訊號AMP_OB之間的電壓差，並產生具有CMOS位準的內部訊號INT_SIG。內部訊號INT_SIG可被提供至包括接收器200的半導體裝置的內部電路，並且執行對應於輸入訊號SIG的功能的操作。
控制電路240可連接至內部訊號（INT_SIG）線，並且每當內部訊號INT_SIG的邏輯位準轉變時（即，當內部訊號INT_SIG的邏輯位準自邏輯高轉變至邏輯低或自邏輯低轉變至邏輯高時），便可產生脈衝類型的控制訊號CTRL。根據示例性實施例，控制電路240可因應於選擇訊號SEL而改變控制訊號CTRL的邏輯位準（參見圖5）。依據控制訊號CTRL的脈衝位準或邏輯位準，第一均衡器電路221的低通濾波器（包括圖3及圖5中的電阻器R5及R6以及電容器C5及C6）的充電操作可選擇性地開啟或關閉。第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準可藉由低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作產生，且因此可輸出第一回饋訊號FB_INB及第二回饋訊號FB_IN（參見圖3）。根據示例性實施例，控制電路240可產生控制訊號，所述控制訊號具有在接收器200的初始狀態下執行低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作的邏輯位準，並且每當內部訊號INT_SIG的邏輯位準轉變時具有脈衝位準。
當接收器200確定具有CML位準的所接收輸入訊號SIG的位元並輸出具有CMOS位準的內部訊號INT_SIG時，接收器200可因應於控制訊號CTRL而消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移，並且可消除在內部訊號INT_SIG中產生的串擾。
一些實例可使用表達「連接」及/或「耦合」以及其派生詞來描述。該些用語未必旨在為彼此的同義詞。舉例而言，使用用語「連接」及/或「耦合」的描述可指示二或更多個元件彼此直接物理或電性接觸。此外，用語「連接」及/或「耦合」可指二或更多個元件彼此不直接接觸，但仍然彼此協作或交互作用。
圖3是接收器電路200a的電路圖，所述接收器電路200a是圖2的接收器200的實施實例。在下文中，使用附加至參考編號的後綴（例如，200a的a及240a的a）來區分具有相同功能的多個電路。
參照圖3，第一放大器電路211可比較輸入訊號SIG的電壓位準與參考電壓VREF的位準，放大輸入訊號SIG的電壓位準與參考電壓VREF的位準之間的電壓差，並在第一節點N1及第二節點N2處產生第一輸出訊號PRE_F及第二輸出訊號PRE_FB。參考電壓VREF可自其中實施接收器電路200a的半導體裝置內部提供，或者可自外部裝置提供。第一放大器電路211可包括電晶體M1及M2、電阻器R1及R2及/或電流源CS1。電晶體M1及M2可被實施為N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體。
輸入訊號（SIG）線可連接至電晶體M1的閘極端子。電晶體M1的源極端子（例如，第一端子）可連接至電流源CS1，且電晶體M1的汲極端子（例如，第二端子）可連接至電阻器R1。電晶體M1可根據輸入訊號SIG的電壓位準來控制在其汲極端子與源極端子之間流動的電流量。參考電壓（VREF）線可連接至電晶體M2的閘極端子。電晶體M2的源極端子可連接至電流源CS1，並且電晶體M2的汲極端子可連接至電阻器R2。
電流源CS1可提供流經電晶體M1及M2的偏置電流。第一放大器電路211的增益可根據偏置電流的大小而變化。第一放大器電路211亦可被稱為可變增益放大器（variable gain amplifier，VGA）。電流源CS1可為具有連接至偏置電壓線的閘極端子、連接至電晶體M1及M2的汲極端子以及連接至接地電壓VSS的源極端子的電晶體。
電阻器R1可連接於電源電壓VDD與電晶體M1的汲極端子之間。電阻器R2可連接於電源電壓VDD與電晶體M2的汲極端子之間。電阻器R1及R2中的每一者可使用被動裝置或電晶體來實施。電晶體M1及M2可被實施為彼此相同，並且電阻器R1及R2可被實施為彼此相同。
第一放大器電路211可為CML電路。第一輸出訊號PRE_F可自電晶體M2的汲極端子與電阻器R2之間的第一連接節點N1輸出，並且第二輸出訊號PRE_FB可自電晶體M1的汲極端子與電阻器R1之間的第二連接節點N2輸出。在第一放大器電路211中，第一輸出訊號PRE_F及第二輸出訊號PRE_FB的電壓位準（例如，擺動位準）可根據輸入訊號SIG的電壓位準與參考電壓REF的位準之間的電壓差來確定。
為驗證接收器電路200a的操作，可在預定的或者作為另一選擇期望的範圍及步長單位（step unit）內掃描參考電壓VREF的位準。參考電壓VREF的位準可藉由評估電壓裕度、定時裕度或眼圖（eye diagram）來確定，經由所述眼圖，接收器電路200a可有效地對輸入訊號SIG進行確定、感測或採樣。在單端傳訊的一些示例性實施例中，輸入訊號SIG可自包括接收器電路200a的半導體裝置的外部接收，並且參考電壓VREF可在半導體裝置內產生。由於輸入訊號（SIG）線的發射環境及半導體裝置中積體電路的製程電壓溫度（process voltage temperature，PVT）變化，在輸入訊號SIG與參考電壓VREF之間可能出現共模偏移。共模偏移是指輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的電壓差。
輸入至第一放大器電路211的輸入訊號SIG的電壓位準與參考電壓VREF的位準可被表示為差分輸入與共模輸入之和。差分輸入可對應於輸入訊號SIG的電壓位準與參考電壓VREF的位準之間的電壓差。共模輸入可為輸入訊號SIG的電壓位準及參考電壓VREF的位準兩者所共有的，並且可對應於輸入訊號SIG的電壓位準及參考電壓VREF的位準的平均值。第一放大器電路211可放大差分輸入並抑制共模輸入。第一放大器電路211的效能可藉由共模排斥比（common mode rejection ratio，CMRR）來評估。共模偏移可降低第一放大器電路211放大差分輸入的程度、第一放大器電路211抑制共模輸入的程度、第一放大器電路211的CMRR以及第一放大器電路211的AC放大係數。因此，共模偏移可減小電壓裕度或定時裕度，藉由所述電壓裕度或定時裕度，接收器電路200a可有效地對輸入訊號SIG進行感測或採樣。
第一均衡器電路221a可被配置成消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移。此外，第一均衡器電路221a可被配置成根據參考電壓VREF的位準變化來消除在內部訊號INT_SIG中產生的串擾。
第一均衡器電路221a可包括構成放大器的電晶體M3及M4、電阻器R3及R4及/或電流源CS2。第一均衡器電路221a的放大器是第一放大器電路211的複製電路，並且可與第一放大器電路211相同或實質上相同。第一均衡器電路221a的放大器的組件M3、M4、R3、R4及CS2的操作可與第一放大器電路211的組件M1、M2、R1、R2及CS1的操作相同或實質上相同。電晶體M3及M4可被實施為NMOS電晶體。
第三輸出訊號PRE_S可自電晶體M4的汲極端子與電阻器R4之間的第三連接節點N3輸出，並且第四輸出訊號PRE_SB可自電晶體M3的汲極端子與電阻器R3之間的第四連接節點N4輸出。第三輸出訊號（PRE_S）線可經由第一開關元件SW1選擇性地連接至電阻器R6，所述第一開關元件SW1因應於控制訊號CTRL1而導通或關斷。第四輸出訊號（PRE_SB）線可經由第二開關元件SW2選擇性地連接至電阻器R5，所述第二開關元件SW2因應於控制訊號CTRL1而導通或關斷。控制訊號CTRL1可自控制電路240a提供，並且可選擇性地導通或關斷第一開關元件SW1及第二開關元件SW2，以根據參考電壓VREF的位準變化來消除在內部訊號INT_SIG中產生的串擾。第一開關元件SW1及第二開關元件SW2可被實施為傳輸閘（transmission gate）。
第一均衡器電路221a可包括構成低通濾波器的電阻器R5、電容器C5、電阻器R6及電容器C6。電阻器R6及電容器C6可構成對經由第一開關元件SW1發射的第三輸出訊號PRE_S進行濾波的低通濾波器，以產生第一回饋訊號FB_INB。電阻器R5及電容器C5可構成對經由第二開關元件SW2發射的第四輸出訊號PRE_SB進行濾波的低通濾波器，以產生第二回饋訊號FB_IN。低通濾波器可被稱為濾波電路。電容器C5及C6可使用金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體、金屬絕緣體金屬（metal insulator metal，MIM）電容器、被動裝置或類似物來實施。
輸入訊號SIG的開關、切換或轉變可直接反映在第三輸出訊號PRE_S及第四輸出訊號PRE_SB中。第三輸出訊號PRE_S及第四輸出訊號PRE_SB可由第一均衡器電路221a的放大器以輸入訊號SIG的發射速度進行開關。包括電阻器R5及R6以及電容器C5及C6的低通濾波器可過濾第三輸出訊號PRE_S及第四輸出訊號PRE_SB的高頻分量。第一回饋訊號FB_INB及第二回饋訊號FB_IN可類似於直流（DC）訊號。第一回饋訊號FB_INB的電壓位準可為第三輸出訊號PRE_S的平均電壓位準。第二回饋訊號FB_IN的電壓位準可為第四輸出訊號PRE_SB的平均電壓位準。平均電壓位準可被稱為共模電壓位準。
第一均衡器電路221a可包括構成電流調整電路的電晶體M5及M6以及電流源CS3。電晶體M5及M6可被實施為NMOS電晶體。第二回饋訊號（FB_IN）線可連接至電晶體M5的閘極端子。電晶體M5的源極端子可連接至電流源CS3，並且電晶體M5的汲極端子可連接至第二輸出訊號（PRE_FB）線。第一回饋訊號（FB_INB）線可連接至電晶體M6的閘極端子。電晶體M6的源極端子可連接至電流源CS3，並且電晶體M6的汲極端子可連接至第一輸出訊號（PRE_F）線。電流源CS3可提供流經電晶體M5及M6的偏置電流。電流源CS3可為經由閘極端子接收偏置電壓的電晶體，經由汲極端子連接至電晶體M5及M6，並且經由源極端子連接至接地電壓VSS。
第一均衡器電路221a的電流調整電路（包括電晶體M5及M6以及電流源CS3）可基於輸入訊號SIG與參考電壓VREF之間的共模偏移來消除第一放大器電路211的第一輸出訊號PRE_F與第二輸出訊號PRE_FB之間的共模偏移。當輸入訊號SIG與參考電壓VREF之間出現共模偏移時，第一放大器電路211的第一輸出訊號PRE_F與第二輸出訊號PRE_FB的平均電壓位準之間亦可能出現電壓差或共模偏移。類似地，第一均衡器電路221a的放大器的第三輸出訊號PRE_S與第四輸出訊號PRE_SB的平均電壓位準之間亦可能出現電壓差或共模偏移。第一回饋訊號FB_INB的電壓位準可為由包括電阻器R6及電容器C6的低通濾波器產生的第三輸出訊號PRE_S的平均電壓位準。第二回饋訊號FB_IN的電壓位準可為由包括電阻器R5及電容器C5的低通濾波器產生的第四輸出訊號PRE_SB的平均電壓位準。因此，第一回饋訊號FB_INB與第二回饋訊號FB_IN之間亦可能出現電壓差或共模偏移。
第一均衡器電路221a中的電晶體M5可根據第二回饋訊號FB_IN來調整自第二輸出訊號（PRE_FB）線流至接地電壓（VSS）線的電流量，藉此調整第二輸出訊號PRE_FB的電壓位準。電晶體M6可根據第一回饋訊號FB_INB來調整自第一輸出訊號（PRE_F）線流至接地電壓（VSS）線的電流量，藉此調整第一輸出訊號PRE_F的電壓位準。
舉例而言，假定輸入訊號SIG的平均電壓位準高於參考電壓VREF的位準。第四輸出訊號PRE_SB的平均電壓位準低於第三輸出訊號PRE_S的平均電壓位準。第二回饋訊號FB_IN的平均電壓位準低於第一回饋訊號FB_INB的平均電壓位準。根據第二回饋訊號FB_IN流經電晶體M5的電流量小於根據第一回饋訊號FB_INB流經電晶體M6的電流量。由於流經電晶體M6的電流量相對為大，因此相較於第二輸出訊號PRE_FB的電壓位準，第一輸出訊號PRE_F的電壓位準可藉由電晶體M6相對顯著地降低。因此，當輸入訊號SIG的平均電壓位準高於參考電壓VREF的位準時，第一均衡器電路221a可減少或消除共模偏移。
相反，假定輸入訊號SIG的平均電壓位準低於參考電壓VREF的位準。第三輸出訊號PRE_S的平均電壓位準低於第四輸出訊號PRE_SB的平均電壓位準。第一回饋訊號FB_INB的平均電壓位準低於第二回饋訊號FB_IN的平均電壓位準。根據第一回饋訊號FB_INB流經電晶體M6的電流量小於根據第二回饋訊號FB_IN流經電晶體M5的電流量。由於流經電晶體M5的電流量相對為大，因此相較於第一輸出訊號PRE_F的電壓位準，第二輸出訊號PRE_FB的電壓位準可藉由電晶體M5相對顯著地降低。因此，當輸入訊號SIG的平均電壓位準低於參考電壓VREF的位準時，第一均衡器電路221a可消除共模偏移。
第一均衡器電路221a可調整流經電晶體M5及M6的電流量，以消除或減小第一輸出訊號PRE_F與第二輸出訊號PRE_FB的平均電壓位準之間的電壓差或共模偏移，所述電壓差或共模偏移藉由輸入訊號SIG與參考電壓VREF之間的共模偏移發生。第一均衡器電路221a可被稱為共模偏移消除電路。
第二均衡器電路222可放大、補償或恢復由於通道損耗而減弱的輸入訊號SIG的高頻分量。第二均衡器電路222可包括電晶體M7及M8、電阻器R7、電容器C7及/或電流源CS4及CS5。電晶體M7及M8可被實施為NMOS電晶體。電晶體M7的汲極端子及電晶體M8的閘極端子可連接至第二輸出訊號（PRE_FB）線。電晶體M7的閘極端子及電晶體M8的汲極端子可連接至第一輸出訊號（PRE_F）線。電晶體M7的源極端子可連接至電流源CS4、電阻器R7的一端及電容器C7的一端。電晶體M8的源極端子可連接至電流源CS5、電阻器R7的另一端及電容器C7的另一端。電晶體M7及M8可形成交叉耦合對。
電流源CS4可提供流經電晶體M7的偏置電流。電流源CS5可提供流經電晶體M8的偏置電流。電流源CS4及CS5可為分別經由閘極端子接收偏置電壓的電晶體，分別經由汲極端子連接至電晶體M7及M8，並且分別經由源極端子連接至接地電壓VSS。
第二均衡器電路222可為提升第一輸出訊號PRE_F及第二輸出訊號PRE_FB的高頻分量的高通濾波器。電晶體M7及M8可以正回饋方法放大第一輸出訊號PRE_F及第二輸出訊號PRE_FB。第二均衡器電路222可向第一及第二輸出訊號（PRE_F及PRE_FB）線提供負阻抗或負電容。第二均衡器電路222可為負電容均衡器（negative capacitance equalizer，NCE）或連續時間線性均衡器（continuous time linear equalizer，CTLE）。
第一放大器電路211的增益可藉由第一均衡器電路221a的共模偏移消除操作而降低。第二放大器電路212可藉由放大自第一放大器電路211輸出的第一輸出訊號PRE_F及第二輸出訊號PRE_FB來補償第一放大器電路211的降低的增益。第二放大器電路212可放大第一輸出訊號PRE_F與第二輸出訊號PRE_FB之間的電壓差，以輸出第五輸出訊號AMP_O及第六輸出訊號AMP_OB。第二放大器電路212可包括電晶體M9及M10、電阻器R9及R10及/或電流源CS6。電晶體M9及M10可被實施為NMOS電晶體。
第一輸出訊號（PRE_F）線可連接至電晶體M9的閘極端子。電晶體M9的源極端子可連接至電流源CS6，並且電晶體M9的汲極端子可連接至電阻器R9。第二輸出訊號（PRE_F）線可連接至電晶體M10的閘極端子。電晶體M10的源極端子可連接至電流源CS6，並且電晶體M10的汲極端子可連接至電阻器R10。電流源CS6可提供流經電晶體M9及M10的偏置電流，並且第二放大器電路212的增益可根據偏置電流的大小而變化。電阻器R9可連接於電源電壓VDD與電晶體M9的汲極端子之間，且電阻器R10可連接於電源電壓VDD與電晶體M10的汲極端子之間。第五輸出訊號AMP_O可自電晶體M10的汲極端子與電阻器R10之間的第五連接節點N5輸出，並且第六輸出訊號AMP_OB可自電晶體M9的汲極端子與電阻器R9之間的第六連接節點N6輸出。
位準轉換電路230可接收根據基於CML位準擺動的輸入訊號SIG而產生的第二放大器電路212的第五輸出訊號AMP_O及第六輸出訊號AMP_OB，放大第五輸出訊號AMP_O與第六輸出訊號AMP_OB之間的電壓差，並產生具有CMOS位準的內部訊號INT_SIG。位準轉換電路230可包括運算放大器231及/或緩衝器232。在運算放大器231中，第五輸出訊號AMP_O可連接至非反相輸入端（+），且第六輸出訊號AMP_OB可連接至反相輸入端（-）。運算放大器231可被實施為運算跨導放大器（operational transconductance amplifier，OTA）、差分放大器或類似物。運算放大器231的輸出訊號可作為內部訊號INT_SIG經由緩衝器232輸出。內部訊號INT_SIG可作為具有邏輯高位準或邏輯低位準的數位訊號產生，並且半導體裝置的內部操作可根據輸入訊號SIG的功能來執行。
控制電路240a可藉由接收位準轉換電路230的內部訊號INT_SIG來產生控制訊號CTRL1。控制電路240a可包括互斥或（exclusive OR，XOR）閘301、串行連接的第一反相器302及第二反相器303及/或第三反相器304。互斥或閘301具有用於接收內部訊號INT_SIG的第一輸入端子、用於接收串行連接的第一反相器302及第二反相器303的輸出的第二輸入端子以及用於輸出控制訊號CTRL1的輸出端子。第三反相器304可接收互斥或閘301的輸出，並輸出控制訊號CTRL1的反相訊號。每當內部訊號INT_SIG的邏輯位準轉變時（即，當內部訊號INT_SIG的邏輯位準自邏輯高轉變至邏輯低或自邏輯低轉變至邏輯高時），控制訊號CTRL1可作為邏輯高脈衝被輸出。控制訊號CTRL1的邏輯高脈衝的寬度可由串行連接的第一反相器302及第二反相器303的延遲時間來確定。控制訊號CTRL1可被提供至第一均衡器電路221a的第一開關元件SW1及第二開關元件SW2。
圖4是示出圖3的接收器電路200a的操作的時序圖。應注意，在本發明概念中描述的時序圖中，橫軸及縱軸分別表示時間及電壓位準，並且時序圖未必按比例繪製。
參照圖3及圖4，在時間Ta4處，可由接收器電路200a接收具有CML位準的輸入訊號SIG。假定輸入訊號SIG的平均電壓位準高於參考電壓VREF的位準。將描述其中用於確定輸入訊號SIG的電壓位準的參考電壓VREF的位準接近輸入訊號SIG的低電壓位準的一些示例性實施例。
自時間Ta4至時間Tb4，接收器電路200a可確定具有CML位準的輸入訊號SIG的位元，並輸出具有CMOS位準的內部訊號INT_SIG。在第一放大器電路211中，第一輸出訊號PRE_F及第二輸出訊號PRE_FB的擺動位準可根據輸入訊號SIG的電壓位準與參考電壓REF的位準之間的電壓差來確定。第二均衡器電路222可放大由於通道損耗而減弱的輸入訊號SIG的高頻分量。第二放大器電路212可放大第一輸出訊號PRE_F及第二輸出訊號PRE_FB，並輸出第五輸出訊號AMP_O及第六輸出訊號AMP_OB，並且位準轉換電路230可放大第五輸出訊號AMP_O與第六輸出訊號AMP_OB之間的電壓差，並產生具有邏輯高位準或邏輯低位準的內部訊號INT_SIG。
每當內部訊號INT_SIG的邏輯位準轉變時，控制電路240a便可產生具有邏輯高脈衝的控制訊號CTRL1，並且可將所產生的控制訊號CTRL1提供至第一均衡器電路221a的第一開關元件SW1及第二開關元件SW2。根據輸入訊號SIG的電壓位準與參考電壓REF的位準之間的電壓差，第一均衡器電路221a可產生分別與第一輸出訊號PRE_F及第二輸出訊號PRE_FB相同的第三輸出訊號PRE_S及第四輸出訊號PRE_SB。僅當第一開關元件SW1及第二開關元件SW2的傳輸閘因應於控制訊號CTRL1的邏輯高脈衝而導通時，第一均衡器電路221a可藉由低通濾波器（包括電阻器R5及R6以及電容器C5及C6）產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準，並且可輸出平均電壓位準作為第一回饋訊號FB_INB及第二回饋訊號FB_IN。第一均衡器電路221a可根據第一回饋訊號FB_INB及第二回饋訊號FB_IN來調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電流量，以調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電壓位準，且因此可消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移。
自時間Tb4至時間Tc4，可由接收器電路200a在相對長的時間內接收具有低位準的輸入訊號SIG。由於參考電壓VREF的位準接近輸入訊號SIG的低電壓位準，因此當接收到具有低電壓位準的輸入訊號SIG時，接收器電路200a的感測裕度可能減小，並且內部訊號INT_SIG中可能出現串擾。串擾是由波形X4引起的，所述波形X4是由於當第一均衡器電路221a產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準並輸出所述平均電壓位準作為第一回饋訊號FB_INB及第二回饋訊號FB_IN時，第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準藉由低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作被反相而發生。
當內部訊號INT_SIG以邏輯低位準輸出而無邏輯位準轉換時，藉由第一回饋訊號FB_INB及第二回饋訊號FB_IN的反相而發生的波形X4可被減少或抑制，控制訊號CTRL1以邏輯低位準被輸出，藉此關斷第一開關元件SW1及第二開關元件SW2的傳輸閘，且因此，低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作停止。因此，第一均衡器電路221a可消除內部訊號INT_SIG的串擾。
在時間Tc4處，接收器電路200a可確定具有CML位準的輸入訊號SIG的位元，並輸出具有CMOS位準的內部訊號INT_SIG，類似於時間Ta4與時間Tb4之間的操作。
圖3中的接收器電路200a可消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移、以及即使由於用於確定輸入訊號SIG的電壓位準的參考電壓VREF的位準接近輸入訊號SIG的低位準而使得接收器電路200a的感測裕度為小時在內部訊號INT_SIG中發生的串擾。
圖5是根據本發明概念示例性實施例的接收器電路200b的電路圖。圖5的接收器電路200b是圖3的接收器電路200a的修改實例。圖5的接收器電路200b中的第一均衡器電路221b及控制電路240b的配置不同於圖3的接收器電路200a中的第一均衡器電路221a及控制電路240a的配置。為便於描述，將省略對與以上參照圖3描述者相同或實質上相同的配置的描述。
參照圖5，第一均衡器電路221b的第一開關元件SW1及第二開關元件SW2可被實施為P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體，而非參照圖3描述的傳輸閘。
控制電路240b可包括互斥或閘301、串行連接的第一反相器302及第二反相器303、多工器501、正反器502及/或反或閘503。如參照圖3所述，每當內部訊號INT_SIG的邏輯位準轉變時，互斥或閘301便可輸出邏輯高脈衝。互斥或閘301的輸出訊號可與圖3的控制訊號CTRL1相同。互斥或閘301的輸出訊號可被提供至反或閘503的第一輸入端子。
多工器501具有連接至電源電壓（VDD）線的第一輸入端子、連接至接地電壓（VSS）線的第二輸入端子及輸出端子。多工器501可因應於選擇訊號SEL的邏輯高位準而將其第一輸入端子的電源電壓（VDD）位準提供至正反器502的資料輸入端子D，並且可因應於選擇訊號SEL的邏輯低位準而將其第二輸入端子的接地電壓（VSS）位準提供至正反器502的資料輸入端子D。當包括接收器電路200b的半導體裝置被實施為記憶體裝置時，可由模式暫存器組（mode register set，MRS）提供選擇訊號SEL。根據示例性實施例，可自包括接收器電路200b的半導體裝置的外部提供選擇訊號SEL。
正反器502具有用於接收多工器501的輸出的資料輸入端子D、用於接收內部訊號INT_SIG的時鐘輸入端子CK及輸出端子。當內部訊號INT_SIG自邏輯高位準轉變至邏輯低位準時，正反器502可接收多工器501的輸出，並將所接收的輸出輸出至反或閘503的第二輸入端子。
反或閘503具有用於接收互斥或閘301的輸出的第一輸入端子、用於接收正反器502的輸出的第二輸入端子以及用於輸出控制訊號CTRL2的輸出端子。當選擇訊號SEL處於邏輯高位準時，控制訊號CTRL2可以邏輯低位準被輸出。當選擇訊號SEL處於邏輯低位準時，控制訊號CTRL2可作為互斥或閘301的輸出的反相訊號被輸出。
控制電路240b的控制訊號CTRL2可被提供至作為第一均衡器電路221b的第一開關元件SW1及第二開關元件SW2的PMOS電晶體的閘極。當第一開關元件SW1及第二開關元件SW2的PMOS電晶體藉由控制訊號CTRL2導通時，第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準可藉由第一均衡器電路221b的低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作產生，並被輸出作為第一回饋訊號FB_INB及第二回饋訊號FB_IN。
當第一開關元件SW1及第二開關元件SW2的PMOS電晶體由控制訊號CTRL2關斷時，第一均衡器電路221b的低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作可停止，且因此可消除內部訊號INT_SIG的串擾。
圖6至圖8是示出圖5的接收器電路200b的操作的時序圖。圖6示出其中用於確定輸入訊號SIG的電壓位準的參考電壓VREF的位準接近輸入訊號SIG的高電壓位準的一些示例性實施例，圖7示出其中參考電壓VREF的位準接近輸入訊號SIG的低電壓位準的一些示例性實施例，且圖8示出其中參考電壓VREF的位準接近輸入訊號SIG的中間電壓位準的一些示例性實施例。
參照圖5及圖6，由於參考電壓VREF的位準接近輸入訊號SIG的高位準電壓，因此當接收到具有高電壓位準的輸入訊號SIG時，接收器電路200b的感測裕度可能減小。在時間Ta6處，可由接收器電路200b接收輸入訊號SIG。
在接收器電路200b中，自時間Ta6至時間Tb6，第一放大器電路211可根據輸入訊號SIG的電壓位準與參考電壓REF的位準之間的電壓差輸出第一輸出訊號PRE_F及第二輸出訊號PRE_FB，第二放大器電路212可放大第一輸出訊號PRE_F及第二輸出訊號PRE_FB並輸出第五輸出訊號AMP_O及第六輸出訊號AMP_OB，並且位準轉換電路230可放大第五輸出訊號AMP_O與第六輸出訊號AMP_OB之間的電壓差，並產生具有邏輯高位準或邏輯低位準的內部訊號INT_SIG。
當選擇訊號SEL處於邏輯高（H）位準時，控制電路240b可輸出具有邏輯低（L）位準的控制訊號CRTL2，並且每當內部訊號INT_SIG的邏輯位準在選擇訊號SEL處於邏輯低（L）位準時轉變時，便可輸出邏輯高脈衝的反相訊號，即邏輯低脈衝。當第一均衡器電路221b的第一開關元件SW1及第二開關元件SW2的PMOS電晶體因應於控制訊號CRTL2的邏輯低（L）位準或邏輯低脈衝而導通時，第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準可由低通濾波器（包括電阻器R5及R6以及電容器C5及C6）產生，並被輸出作為第一回饋訊號FB_INB及第二回饋訊號FB_IN。第一均衡器電路221b可根據第一回饋訊號FB_INB及第二回饋訊號FB_IN來調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電流量，以調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電壓位準，且因此可消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移。
自時間Tb6至時間Tc6，可由接收器電路200b在相對長的時間內接收具有高位準的輸入訊號SIG。由於參考電壓VREF的位準接近輸入訊號SIG的高電壓位準，因此接收器電路200b的感測裕度可為小。
當選擇訊號SEL處於邏輯高（H）位準時，第一均衡器電路221b的第一開關元件SW1及第二開關元件SW2的PMOS電晶體可因應於控制訊號CTRL2的邏輯低（L）位準而保持導通。在一些示例性實施例中，當第一均衡器電路221b產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準並且輸出所述平均電壓位準作為第一回饋訊號FB_INB及第二回饋訊號FB_IN時，第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準可藉由低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作而如波形X6般反相。因此，在內部訊號INT_SIG中可能發生串擾，接收器電路200b藉由確定具有CML位準的輸入訊號SIG的位元來輸出所述內部訊號INT_SIG。
為消除內部訊號INT_SIG的串擾，可以邏輯低（L）位準提供選擇訊號SEL。控制電路240b可基於具有邏輯低（L）位準的選擇訊號SEL及具有邏輯高位準的內部訊號INT_SIG輸出具有邏輯高位準的控制訊號CTRL2。由於第一均衡器電路221b的第一開關元件SW1及第二開關元件SW2的PMOS電晶體根據控制訊號CTRL2的邏輯高位準關斷，並且低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作停止，因此第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準不反相。藉由經由調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電流量來調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電壓位準，而不使第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準反相，可消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移，並且可消除內部訊號INT_SIG的串擾。
自時間Tc6至時間Td6，接收器電路200b可確定具有CML位準的輸入訊號SIG的位元，並輸出具有CMOS位準的內部訊號INT_SIG，類似於時間Ta6與時間Tb6之間的操作。
自時間Td6至時間Te6，可由接收器電路200b在相對長的時間內接收具有低位準的輸入訊號SIG。由於參考電壓VREF的位準充分高於輸入訊號SIG的電壓位準，因此接收器電路200b的感測裕度可為足夠的。接收器電路200b可確定具有CML位準的輸入訊號SIG的位元，並且穩定地輸出具有CMOS位準的且無串擾的內部訊號INT_SIG，類似於時間Ta6與時間Tb6之間的操作。
在時間Te6處，接收器電路200b可確定具有CML位準的輸入訊號SIG的位元，並輸出具有CMOS位準的內部訊號INT_SIG，類似於時間Ta6與時間Tb6之間的操作。
如參照圖5及圖6所述，接收器電路200b可消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移、以及即使由於用於確定輸入訊號SIG的電壓位準的參考電壓VREF的位準接近輸入訊號SIG的高電壓位準而使得接收器電路200b的感測裕度為小時在內部訊號INT_SIG中發生的串擾。
參照圖5及圖7，由於參考電壓VREF的位準接近輸入訊號SIG的低位準，因此當接收到具有低位準的輸入訊號SIG時，接收器電路200b的感測裕度可能減小。在時間Ta7處，可由接收器電路200b接收到輸入訊號SIG。
自時間Ta7至時間Td7，接收器電路200b可確定具有CML位準的輸入訊號SIG的位元，並且穩定地輸出具有CMOS位準的內部訊號INT_SIG，類似於圖6的時間Ta6與時間Tb6之間的操作。
自時間Td7至時間Te7，可由接收器電路200b在相對長的時間內接收具有低位準的輸入訊號SIG。由於參考電壓VREF的位準接近輸入訊號SIG的低位準，因此接收器電路200b的感測裕度可為小。
當選擇訊號SEL處於邏輯高（H）位準時，第一均衡器電路221b的第一開關元件SW1及第二開關元件SW2的PMOS電晶體可因應於控制訊號CTRL2的邏輯低（L）位準而保持導通。在一些示例性實施例中，當第一均衡器電路221b產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準並且輸出所述平均電壓位準作為第一回饋訊號FB_INB及第二回饋訊號FB_IN時，第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準可藉由低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作而如波形X7般反相。因此，在內部訊號INT_SIG中可能發生串擾，接收器電路200b藉由確定具有CML位準的輸入訊號SIG的位元來輸出所述內部訊號INT_SIG。
為消除內部訊號INT_SIG的串擾，可以邏輯低（L）位準提供選擇訊號SEL。控制電路240b可基於具有邏輯低（L）位準的選擇訊號SEL及具有邏輯低位準的內部訊號INT_SIG輸出具有邏輯高位準的控制訊號CTRL2。由於第一均衡器電路221b的第一開關元件SW1及第二開關元件SW2的PMOS電晶體根據控制訊號CTRL2的邏輯高位準關斷，並且低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作停止，因此第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準不反相。藉由經由調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電流量來調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電壓位準，而不使第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準反相，可消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移，並且可消除內部訊號INT_SIG的串擾。
在時間Te7處，接收器電路200b可確定具有CML位準的輸入訊號SIG的位元，並輸出具有CMOS位準的內部訊號INT_SIG，類似於時間Ta6與時間Tb6之間的操作。
如參照圖5及圖7所述，接收器電路200b可消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移、以及即使由於用於確定輸入訊號SIG的電壓位準的參考電壓VREF的位準接近輸入訊號SIG的低電壓位準而使得接收器電路200b的感測裕度為小時在內部訊號INT_SIG中發生的串擾。
參照圖5及圖8，由於參考電壓VREF的位準接近輸入訊號SIG的中間位準，因此無論所接收的輸入訊號SIG具有高位準還是低位準，接收器電路200b的感測裕度皆可為足夠的。在時間Ta8處，接收器電路200b可接收輸入訊號SIG。
自時間Ta8至時間Te8，接收器電路200b可確定具有CML位準的輸入訊號SIG的位元，並輸出具有CMOS位準的內部訊號INT_SIG，類似於圖6的時間Ta6與時間Tb6之間的操作。由於參考電壓VREF的位準接近輸入訊號SIG的中間位準，因此接收器電路200b可確保足夠的感測裕度。
在接收器電路200b中，無論控制電路240因應於選擇訊號SEL的邏輯高（H）位準或邏輯低（L）位準而產生的控制訊號CTRL2如何，第一放大器電路211可根據輸入訊號SIG的電壓位準與參考電壓REF的位準之間的電壓差而輸出第一輸出訊號PRE_F及第二輸出訊號PRE_FB。另外，第一均衡器電路221b可根據輸入訊號SIG的電壓位準與參考電壓REF的位準之間的電壓差而產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB，可產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準，以輸出所述平均電壓位準作為第一回饋訊號PRE_S及第二回饋訊號PRE_SB，並且可根據第一回饋訊號FB_INB及第二回饋訊號FB_IN的電壓位準來調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電流量，以調整第一及第二輸出訊號（PRE_F及PRE_FB）線的電壓位準。此外，第二放大器電路212可放大第一輸出訊號PRE_F及第二輸出訊號PRE_FB，並輸出第五輸出訊號AMP_O及第六輸出訊號AMP_OB，並且位準轉換電路230可放大第五輸出訊號AMP_O與第六輸出訊號AMP_OB之間的電壓差，並穩定地輸出具有邏輯高位準或邏輯低位準的內部訊號INT_SIG。
圖9是根據本發明概念示例性實施例的接收器電路200c的電路圖，且圖10是示出圖9的接收器電路200c的操作的時序圖。圖9的接收器電路200c是圖3的接收器電路200a的修改實例。圖9的接收器電路200c中的控制電路240c的配置不同於圖3的接收器電路200a中的控制電路240a的配置。為便於描述，將省略對與以上參照圖3及圖4描述者相同或實質上相同的配置的描述。
參照圖9，控制電路240c可包括互斥或閘301、串行連接的第一反相器302及第二反相器303、正反器901及/或或（OR）閘902。如圖3所述，每當內部訊號INT_SIG的邏輯位準轉變時，互斥或閘301便可輸出邏輯高脈衝。互斥或閘301的輸出訊號可被提供至或閘902的第一輸入端子。
正反器901具有與接地電壓（VSS）線連接的資料輸入端子D、與內部訊號（INT_SIG）線連接的時鐘輸入端子CK以及輸出端子。如圖10所示，正反器901的輸出在初始狀態下可處於電源電壓（VDD）位準的邏輯高位準，並且當內部訊號INT_SIG自邏輯高位準轉變至邏輯低位準時，可根據資料輸入端子D上的接地電壓（VSS）位準以邏輯低位準輸出。正反器901的輸出可被提供至或閘902的第二輸入端子。
或閘902具有用於接收互斥或閘301的輸出的第一輸入端子、用於接收正反器901的輸出的第二輸入端子以及用於輸出控制訊號CTRL3的輸出端子。第三反相器903可接收或閘902的輸出並輸出控制訊號CTRL3的反相訊號。如圖10所示，作為對互斥或閘301的輸出及正反器502的輸出執行或運算（OR operation）的結果，控制訊號CTRL3可被輸出。控制訊號CTRL3可根據正反器901的輸出在初始狀態下輸出至邏輯高位準，且然後當內部訊號INT_SIG自邏輯高位準轉變至邏輯低位準時，可根據具有邏輯高脈衝的互斥或閘301的輸出而輸出。控制電路240c的控制訊號CTRL3可被提供至作為第一均衡器電路221a的第一開關元件SW1及第二開關元件SW2的傳輸閘。
參照圖10，當第一開關元件SW1及第二開關元件SW2的傳輸閘自時間T1至時間T2由具有邏輯高位準的控制訊號CTRL3導通時，可執行第一均衡器電路221a的低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作。
在時間T2處，第一開關元件SW1及第二開關元件SW2的傳輸閘可由具有邏輯高脈衝的控制訊號CTRL3選擇性地導通或關斷。當第一開關元件SW1及第二開關元件SW2的傳輸閘關斷時，第一均衡器電路221a的低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作可停止。第一均衡器電路221a可選擇性地開啟或關閉低通濾波器（包括電阻器R5及R6以及電容器C5及C6）的充電操作，以藉此產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準，並輸出所述平均電壓位準作為第一回饋訊號FB_INB及第二回饋訊號FB_IN。
圖11是根據本發明概念示例性實施例的接收器電路200d的電路圖。圖11的接收器電路200d是圖9的接收器電路200c的修改實例。
參照圖11，接收器電路200d中的第一放大器電路211a、第二放大器電路212a、第一均衡器電路221c及第二均衡器電路222a的配置不同於圖9的接收器電路200c中的第一放大器電路211、第二放大器電路212、第一均衡器電路221a及第二均衡器電路222的配置。具體而言，相較於圖9的第一均衡器電路221a，第一均衡器電路221c包括由NMOS電晶體形成的開關元件SW1a及SW2a，且因此，根據NMOS電晶體的特性來確定第一放大器電路211a、第二放大器電路212a、第一均衡器電路221c及第二均衡器電路222a的配置。
第一放大器電路211a可包括電晶體M1a及M2a、電阻器R1a及R2a及/或電流源CS1a。電晶體M1a及M2a可被實施為P型金屬氧化物半導體（PMOS）電晶體。
輸入訊號（SIG）線可連接至電晶體M1a的閘極端子。電晶體M1a的源極端子可連接至電流源CS1a，並且電晶體M1a的汲極端子可連接至電阻器R1a。電晶體M1a可根據輸入訊號SIG的電壓位準來控制在其汲極端子與源極端子之間流動的電流量。參考電壓（VREF）線可連接至電晶體M2a的閘極端子。電晶體M2a的源極端子可連接至電流源CS1a，並且電晶體M2a的汲極端子可連接至電阻器R2a。電流源CS1a可連接至電源電壓VDD，並且可提供流經電晶體M1a及M2a的偏置電流。電阻器R1a可連接於接地電壓VSS與電晶體M1a的汲極端子之間。電阻器R2a可連接於接地電壓VSS與電晶體M2a的汲極端子之間。第一輸出訊號PRE_F可自電晶體M2a的汲極端子與電阻器R2a之間的連接節點輸出，且第二輸出訊號PRE_FB可自電晶體M1a的汲極端子與電阻器R1a之間的連接節點輸出。
第一均衡器電路221c可包括構成放大器的電晶體M3a及M4a、電阻器R3a及R4a及/或電流源CS2a。電晶體M3a及M4a可被實施為PMOS電晶體。第一均衡器電路221c的放大器可與第一放大器電路211a相同或實質上相同。第三輸出訊號PRE_S可自電晶體M4a的汲極端子與電阻器R4a之間的連接節點輸出，且第四輸出訊號PRE_SB可自電晶體M3a的汲極端子與電阻器R3a之間的連接節點輸出。第三輸出訊號（PRE_S）線可經由第一開關元件SW1a的NMOS電晶體選擇性地連接至電阻器R6a，所述第一開關元件SW1a因應於控制訊號CTRL4而導通或關斷。第四輸出訊號（PRE_SB）線可經由第二開關元件SW2a的NMOS電晶體選擇性地連接至電阻器R5a，所述第二開關元件SW2a因應於控制訊號CTRL4而導通或關斷。控制訊號CTRL4可由控制電路240c提供。
第一均衡器電路221c可包括構成低通濾波器的電阻器R5a、電容器C5a、電阻器R6a及/或電容器C6a。電阻器R6a及電容器C6a可對經由第一開關元件SW1a的NMOS電晶體發射的第三輸出訊號PRE_S進行濾波以產生第一回饋訊號FB_INB，並且電阻器R5a及電容器C5a可對經由第二開關元件SW2a的NMOS電晶體發射的第四輸出訊號PRE_SB進行濾波以產生第二回饋訊號FB_IN。
第一均衡器電路221a可包括構成電流調整電路的電晶體M5a及M6a及/或電流源CS3a。電晶體M5a及M6a可被實施為PMOS電晶體。電晶體M5a可具有與第二回饋訊號（FB_IN）線連接的閘極端子、與電流源CS3a連接的源極端子、以及與第二輸出訊號（PRE_FB）線連接的汲極端子。電晶體M6a可具有與第一回饋訊號（FB_INB）線連接的閘極端子、與電流源CS3a連接的源極端子以及與第一輸出訊號（PRE_F）線連接的汲極端子。電流源CS3a可連接至電源電壓VDD，並且可提供流經電晶體M5a及M6a的偏置電流。
第二放大器電路212a可放大自第一放大器電路211a輸出的第一輸出訊號PRE_F及第二輸出訊號PRE_FB，以補償第一放大器電路211a的降低的增益。第二放大器電路212a可放大第一輸出訊號PRE_F與第二輸出訊號PRE_FB之間的電壓差，以輸出第五輸出訊號AMP_O及第六輸出訊號AMP_OB。第二放大器電路212a可包括電晶體M9a及M10a、電阻器R9a及R10a及/或電流源CS6a。電晶體M9a及M10a可被實施為PMOS電晶體。電晶體M9a可具有與第一輸出訊號（PRE_F）線連接的閘極端子、與電流源CS6a連接的源極端子、以及與電阻器R9a連接的汲極端子。電晶體M10a可具有與第二輸出訊號（PRE_FB）線連接的閘極端子、與電流源CS6a連接的源極端子、以及與電阻器R10a連接的汲極端子。電流源CS6a可連接至電源電壓VDD，並且可提供流經電晶體M9a及M10a的偏置電流。電阻器R9a可連接於接地電壓VSS與電晶體M9a的汲極端子之間，且電阻器R10a可連接於接地電壓VSS與電晶體M10a的汲極端子之間。第五輸出訊號AMP_O可自電晶體M10a的汲極端子與電阻器R10a之間的連接節點輸出，且第六輸出訊號AMP_OB可自電晶體M9a的汲極端子與電阻器R9a之間的連接節點輸出。
第二均衡器電路222a可包括電晶體M7a及M8a、電阻器R7a、電容器C7a及/或電流源CS4a及CS5a。電晶體M7a及M8a可被實施為PMOS電晶體。電晶體M7a的汲極端子及電晶體M8a的閘極端子可連接至第二輸出訊號（PRE_FB）線，並且電晶體M7a的閘極端子及電晶體M8a的汲極端子可連接至第一輸出訊號（PRE_F）線。電晶體M7a的源極端子可連接至電流源CS4a、電阻器R7a的一端及電容器C7a的一端。電晶體M8a的源極端子可連接至電流源CS5a、電阻器R7a的另一端及電容器C7a的另一端。
接收器電路200d可以與參照圖10的時序圖描述的圖9的接收器電路200c類似的方式操作。在接收器電路200d中，第一開關元件SW1a及第二開關元件SW2a的NMOS電晶體可最初由具有邏輯高位準的控制訊號CTRL4導通，且因此，可執行第一均衡器電路221c的低通濾波器（包括電阻器R5a及R6a以及電容器C5a及C6a）的充電操作。此後，當內部訊號INT_SIG自邏輯高位準轉變至邏輯低位準時，第一開關元件SW1a及第二開關元件SW2a的NMOS電晶體可藉由具有邏輯高脈衝的控制訊號CTRL4選擇性地導通或關斷。當第一開關元件SW1a及第二開關元件SW2a的NMOS電晶體關斷時，第一均衡器電路221c的低通濾波器（包括電阻器R5a及R6a以及電容器C5a及C6a）的充電操作可停止。第一均衡器電路221c可選擇性地開啟或關閉低通濾波器（包括電阻器R5a及R6a以及電容器C5a及C6a）的充電操作，以藉此產生第三輸出訊號PRE_S及第四輸出訊號PRE_SB的平均電壓位準，並輸出所述平均電壓位準作為第一回饋訊號FB_INB及第二回饋訊號FB_IN。
接收器電路200d可藉由使用因應於控制訊號CTRL4的第一開關元件SW1a及第二開關元件SW2a的NMOS電晶體來消除輸入訊號SIG的平均電壓位準與參考電壓VREF的位準之間的共模偏移以及在內部訊號INT_SIG中發生的串擾。
圖12是應用根據本發明概念示例性實施例的接收器的系統1000的方塊圖。
參照圖12，系統1000可包括照相機1100、顯示器1200、音訊處理器1300、數據機1400、動態隨機存取記憶體（dynamic random access memory，DRAM）1500a及1500b、快閃記憶體裝置1600a及1600b、輸入/輸出（I/O）裝置1700a及1700b及/或應用處理器1800（以下稱為「AP」）。系統1000可被實施為膝上型電腦、行動電話、智慧型電話、平板個人電腦（personal computer，PC）、可穿戴裝置、醫療保健裝置或物聯網（Internet of thing，IOT）裝置。此外，系統1000可被實施為伺服器或個人電腦。
以上所揭露的元件中的任一者可包括例如以下處理電路系統或在例如以下處理電路系統中實施：包括邏輯電路的硬體；硬體/軟體組合，例如執行軟體的處理器；或者其組合。舉例而言，處理電路系統更具體而言可包括但不限於中央處理單元（central processing unit，CPU）、算術邏輯單元（arithmetic logic unit，ALU）、數位訊號處理器、微電腦、現場可程式化閘陣列（field programmable gate array，FPGA）、系統晶片（System-on-Chip，SoC）、可程式化邏輯單元、微處理器、特殊應用積體電路（application-specific integrated circuit，ASIC）等。
照相機1100可根據使用者的控制捕獲靜止影像或運動影像，並且可儲存所捕獲的影像/影像資料或者將其發射至顯示器1200。音訊處理器1300可處理包括於快閃記憶體裝置1600a及1600b中或者網路內容中的音訊資料。數據機1400可對訊號進行調變以執行有線/無線資料發射及接收，並且可對經調變的訊號進行解調變以在接收側恢復原始訊號。I/O裝置1700a及1700b可包括提供數位輸入及/或輸出功能的裝置，例如通用串行匯流排（USB）或儲存器、數位照相機、安全數位（secure digital，SD）卡、數位多功能碟（digital versatile disc，DVD）、網路配接器及觸控螢幕。
AP 1800可控制系統1000的整體操作。AP 1800可控制顯示器1200，使得儲存於快閃記憶體裝置1600a及1600b中的部分內容顯示在顯示器1200上。當經由I/O裝置1700a及1700b接收到使用者輸入時，AP 1800可執行對應於使用者輸入的控制操作。AP 1800可包括作為用於人工智慧（artificial intelligence，AI）資料操作的專用電路的加速器塊，或者可包括與AP 1800分離的加速器晶片1820。AP 1800可包括控制器1810及介面1830。動態隨機存取記憶體1500b可另外安裝於加速器塊或加速器晶片1820上。加速器塊是專門執行AP 1800的特定功能的功能塊，並且可包括專門處理圖形資料的圖形處理單元（graphic processing unit，GPU）、專門進行AI計算及推理的神經處理單元（neural processing unit，NPU）以及專門進行資料處理的資料處理單元（data processing unit，DPU）。
系統1000可包括多個DRAM 1500a及1500b。AP 1800可經由符合電子裝置工程聯合委員會（joint electron device engineering council，JEDEC）標準的命令及模式暫存器設置（command and mode register setting，MRS）來控制DRAM 1500a及1500b，或者可設置DRAM介面協定，以使用公司特定（company-specific）功能（例如低電壓、高速及可靠性）、以及循環冗餘檢查（cyclic redundancy check，CRC）/錯誤校正碼（error correction code，ECC）功能。舉例而言，AP 1800可經由符合JEDEC標準（例如，低功率雙資料速率4（LPDDR4）及LPDDR5）的介面與DRAM 1500a通訊，且加速器塊或加速器晶片1820可設置新的DRAM介面協定來控制用於加速器的DRAM 1500b，所述DRAM 1500b具有較DRAM 1500a高的帶寬。
在圖12中，僅示出了DRAM 1500a及1500b。然而，本發明概念並非僅限於此，並且當AP 1800或加速器晶片1820滿足帶寬、響應速度及電壓條件時，可使用任何記憶體，例如相變記憶體（phase-change memory，PRAM）、靜態隨機存取記憶體（static random access memory，SRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）、電阻式隨機存取記憶體（resistive random access memory，RRAM）、鐵電式隨機存取記憶體（ferroelectric random access memory，FRAM）或混合隨機存取記憶體。DRAM 1500a及1500b可具有較I/O裝置1700a及1700b或快閃記憶體裝置1600a及1600b低的延遲及帶寬。當系統1000通電時，可初始化DRAM 1500a及1500b。作業系統及應用資料可自系統1000的外部加載，並且DRAM 1500a及1500b可用作作業系統及應用資料的臨時儲存位置，或者可用作各種軟體碼的執行空間。
在DRAM 1500a及1500b中，可執行加/減/乘/除運算、矢量運算、位址運算或快速傅立葉變換（Fast Fourier Transform，FFT）運算。另外，在DRAM 1500a及1500b中，可執行用於推理的功能。在一些示例性實施例中，可使用人工神經網路在深度學習演算法中執行推理。深度學習演算法可包括經由各種資料學習模型的訓練運算及用學習模型識別資料的推理運算。作為實例，使用者經由照相機1100捕獲的影像可被訊號處理並儲存在DRAM 1500b中，並且加速器塊或加速器晶片1820可藉由使用儲存於DRAM 1500b中的資料及用於推理的功能來執行識別資料的AI資料運算。
系統1000可包括容量大於DRAM 1500a及1500b的容量的多個儲存器或快閃記憶體裝置1600a及1600b。加速器塊或加速器晶片1820可藉由使用快閃記憶體裝置1600a及1600b來執行訓練運算及AI資料運算。快閃記憶體裝置1600a及1600b包括記憶體控制器1610a及1610b、以及快閃記憶體1620a及1620b。在示例性實施例中，快閃記憶體裝置1600a及1600b可藉由使用在記憶體控制器1610a及1610b中提供的計算裝置來有效地執行由AP 1800及/或加速器晶片1820執行的訓練運算及推理AI資料運算。快閃記憶體裝置1600a及1600b可儲存經由照相機1100拍攝的照片，或者可儲存經由資料網路發射的資料。舉例而言，快閃記憶體裝置1600a及1600b可儲存增強現實（augmented reality，AR）/虛擬現實（virtual reality，VR）內容以及高解析度（high definition，HD）或超高解析度（ultra-high definition，UHD）內容。
系統1000可發射或接收用於組件之間的高速運作的CML位準訊號。系統1000中的照相機1100、顯示器1200、音訊處理器1300、數據機1400、DRAM 1500a及1500b、快閃記憶體裝置1600a及1600b、I/O裝置1700a及1700b、及/或AP 1800可包括參照圖2至圖11描述的接收器電路200a至200d中的一或多者。
儘管已參照本發明概念的示例性實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可對其進行形式及細節上的各種改變。
100:發射器 120:通道 200:接收器 200a、200b、200c、200d:接收器電路 210:放大器電路 211、211a:第一放大器電路 212、212a:第二放大器電路 220:均衡器電路 221、221a、221b、221c:第一均衡器電路 222、222a:第二均衡器電路 230:位準轉換電路 231:運算放大器 232:緩衝器 240、240a、240b、240c:控制電路 301:互斥或（XOR）閘 302:第一反相器 303:第二反相器 304、903:第三反相器 501:多工器 502、901:正反器 503:反或閘 902:或（OR）閘 1000:系統 1100:照相機 1200:顯示器 1300:音訊處理器 1400:數據機 1500a、1500b:動態隨機存取記憶體（DRAM） 1600a、1600b:快閃記憶體裝置 1610a、1610b:記憶體控制器 1620a、1620b:快閃記憶體 1700a、1700b:輸入/輸出（I/O）裝置 1800:應用處理器（AP） 1810:控制器 1820:加速器晶片 1830:介面 AMP_O:第五輸出訊號 AMP_OB:第六輸出訊號 C5、C5a、C6、C6a、C7、C7a:電容器 CK:時鐘輸入端子 CS1、CS2:電流源/組件 CS1a、CS2a、CS3、CS3a、CS4、CS4a、CS5、CS5a、CS6、CS6a:電流源 CTRL、CTRL1、CTRL2、CTRL3、CTRL4:控制訊號 D:資料輸入端子 FB_IN:第二回饋訊號 FB_INB:第一回饋訊號 INT_SIG:內部訊號 M1、M2、M3、M4:組件/電晶體 M1a、M2a、M3a、M4a、M5、M5a、M6、M6a、M7、M7a、M8、M8a、M9、M9a、M10、M10a:電晶體 N1:第一節點/第一連接節點 N2:第二節點/第二連接節點 N3:第三連接節點 N4:第四連接節點 N5:第五連接節點 N6:第六連接節點 PRE_F:第一輸出訊號 PRE_FB:第二輸出訊號 PRE_S:第三輸出訊號/第一回饋訊號 PRE_SB:第四輸出訊號/第二回饋訊號 R1、R2、R3、R4:組件/電阻器 R1a、R2a、R3a、R4a、R5、R5a、R6、R6a、R7、R7a、R9、R9a、R10、R10a:電阻器 SEL:選擇訊號 SIG:輸入訊號 SW1:第一開關元件 SW1a:第一開關元件/開關元件 SW2:第二開關元件 SW2a:第二開關元件/開關元件 T1、T2、Ta4、Ta6、Ta7、Ta8、Tb4、Tb6、Tb7、Tb8、Tc4、Tc6、Tc7、Tc8、Td6、Td7、Td8、Te6、Te7、Te8:時間 VDD:電源電壓 VREF:參考電壓 VSS:接地電壓 X4、X6、X7:波形
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的示例性實施例，在附圖中： 圖1是概念性地示出根據本發明概念示例性實施例的發射器及接收器的方塊圖。 圖2是根據本發明概念示例性實施例的接收器的方塊圖。 圖3是作為圖2的接收器的實施實例的接收器電路的電路圖。 圖4是示出圖3的接收器電路的操作的時序圖。 圖5是根據本發明概念示例性實施例的接收器電路的電路圖。 圖6、圖7及圖8是示出圖5的接收器電路的操作的時序圖。 圖9是根據本發明概念示例性實施例的接收器電路的電路圖，且圖10是示出圖9的接收器電路的操作的時序圖。 圖11是根據本發明概念示例性實施例的接收器電路的電路圖。 圖12是應用根據本發明概念示例性實施例的接收器的系統的方塊圖。
200:接收器
210:放大器電路
211:第一放大器電路
212:第二放大器電路
220:均衡器電路
221:第一均衡器電路
222:第二均衡器電路
230:位準轉換電路
240:控制電路
AMP_O:第五輸出訊號
AMP_OB:第六輸出訊號
CTRL:控制訊號
INT_SIG:內部訊號
PRE_F:第一輸出訊號
PRE_FB:第二輸出訊號
SIG:輸入訊號

Claims (20)

  1. 一種接收器，包括： 第一電路，被配置成接收輸入訊號，放大所述輸入訊號的電壓位準與參考電壓的位準之間的電壓差以產生第一輸出訊號及第二輸出訊號，並且基於所述第一輸出訊號與所述第二輸出訊號之間的電壓差而輸出內部訊號，所述內部訊號是對應於所述輸入訊號的位元的數位訊號； 第二電路，被配置成接收所述輸入訊號，放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差以產生第三輸出訊號及第四輸出訊號，因應於控制訊號經由第一開關元件而產生所述第三輸出訊號的平均電壓位準，以輸出所述第三輸出訊號的所述平均電壓位準作為第一回饋訊號，並且因應於所述控制訊號經由第二開關元件而產生所述第四輸出訊號的平均電壓位準，以輸出所述第四輸出訊號的所述平均電壓位準作為第二回饋訊號；以及 控制電路，被配置成每當所述內部訊號的邏輯位準轉變時便輸出脈衝類型的所述控制訊號，其中所述第一開關元件及所述第二開關元件根據所述控制訊號的邏輯脈衝位準而選擇性地導通或關斷。
  2. 如請求項1所述的接收器，其中所述第一電路包括： 第一放大器電路，被配置成放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差，以將所述第一輸出訊號輸出至第一節點線，並將所述第二輸出訊號輸出至第二節點線； 第二放大器電路，被配置成放大所述第一輸出訊號與所述第二輸出訊號之間的電壓差以輸出第五輸出訊號及第六輸出訊號，所述第二放大器電路連接至所述第一節點線及所述第二節點線；以及 位準轉換電路，被配置成將所述第五輸出訊號及所述第六輸出訊號的第一擺動寬度放大至大於所述第一擺動寬度的第二擺動寬度，並產生所述內部訊號。
  3. 如請求項1所述的接收器，其中所述第二電路包括： 第一均衡器電路，被配置成根據所述第一回饋訊號的電壓位準來調整所述第一輸出訊號的電壓位準，並且根據所述第二回饋訊號的電壓位準來調整所述第二輸出訊號的電壓位準；以及 第二均衡器電路，被配置成放大所述第一輸出訊號及所述第二輸出訊號的高頻分量， 其中所述第一均衡器電路包括： 放大器電路，被配置成接收所述輸入訊號並放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差，以將所述第三輸出訊號輸出至第三節點線，並將所述第四輸出訊號輸出至第四節點線； 第一低通濾波器，被配置成產生所述第三輸出訊號的所述平均電壓位準，並且輸出所述第三輸出訊號的所述平均電壓位準作為所述第一回饋訊號； 第二低通濾波器，被配置成產生所述第四輸出訊號的所述平均電壓位準，並且輸出所述第四輸出訊號的所述平均電壓位準作為所述第二回饋訊號； 所述第一開關元件，被配置成因應於所述控制訊號而將所述第三節點線的所述第三輸出訊號發射至所述第一低通濾波器或阻擋所述第三節點線的所述第三輸出訊號到達所述第一低通濾波器；以及 所述第二開關元件，被配置成因應於所述控制訊號而將所述第四節點線的所述第四輸出訊號發射至所述第二低通濾波器或阻擋所述第四節點線的所述第四輸出訊號到達所述第二低通濾波器。
  4. 如請求項1所述的接收器，其中所述控制電路包括： 第一反相器及第二反相器，串行連接以接收所述內部訊號； 互斥或閘，接收所述內部訊號及串行連接的所述第一反相器及所述第二反相器的輸出，並輸出所述控制訊號；以及 第三反相器，接收所述互斥或閘的輸出，並輸出所述控制訊號的反相訊號。
  5. 如請求項4所述的接收器，其中所述第一開關元件及所述第二開關元件包括因應於所述控制訊號及所述控制訊號的所述反相訊號而導通或關斷的傳輸閘。
  6. 如請求項1所述的接收器，其中所述控制電路更被配置成產生具有邏輯位準的所述控制訊號，藉由所述控制訊號，所述第一開關元件及所述第二開關元件自所述接收器的初始狀態被導通，直至輸出具有所述邏輯脈衝位準的所述控制訊號。
  7. 如請求項6所述的接收器，其中所述控制電路包括： 第一反相器及第二反相器，串行連接以接收所述內部訊號； 互斥或閘，接收所述內部訊號及串行連接的所述第一反相器及所述第二反相器的輸出； 正反器，具有連接至接地電壓線的資料輸入及連接至內部訊號線的時鐘輸入； 或閘，接收所述互斥或閘的輸出及所述正反器的輸出，並輸出所述控制訊號；以及 第三反相器，接收所述或閘的輸出並輸出所述控制訊號的反相訊號。
  8. 如請求項7所述的接收器，其中所述第一開關元件及所述第二開關元件包括因應於所述控制訊號及所述控制訊號的所述反相訊號而導通或關斷的傳輸閘。
  9. 一種接收器，包括： 第一電路，被配置成接收輸入訊號，放大所述輸入訊號的電壓位準與參考電壓的位準之間的電壓差以產生第一輸出訊號及第二輸出訊號，並且基於所述第一輸出訊號與所述第二輸出訊號之間的電壓差而輸出內部訊號，所述內部訊號是對應於所述輸入訊號的位元的數位訊號； 第二電路，被配置成接收所述輸入訊號，放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差以產生第三輸出訊號及第四輸出訊號，因應於控制訊號經由第一開關元件而產生所述第三輸出訊號的平均電壓位準，以輸出所述第三輸出訊號的所述平均電壓位準作為第一回饋訊號，並且因應於所述控制訊號經由第二開關元件而產生所述第四輸出訊號的平均電壓位準，以輸出所述第四輸出訊號的所述平均電壓位準作為第二回饋訊號；以及 控制電路，被配置成每當所述內部訊號的邏輯位準轉變時便基於選擇訊號而輸出脈衝類型的所述控制訊號或具有固定邏輯位準的所述控制訊號。
  10. 如請求項9所述的接收器，其中所述控制電路更被配置成控制所述第一開關元件及所述第二開關元件， 其中所述第一開關元件及所述第二開關元件根據所述控制訊號的邏輯脈衝位準而選擇性地導通或關斷，並且根據所述控制訊號的所述固定邏輯位準而導通。
  11. 如請求項9所述的接收器，其中所述第一電路包括： 第一放大器電路，被配置成放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差，以將所述第一輸出訊號輸出至第一節點線，並將所述第二輸出訊號輸出至第二節點線； 第二放大器電路，被配置成放大所述第一輸出訊號與所述第二輸出訊號之間的電壓差以輸出第五輸出訊號及第六輸出訊號，所述第二放大器電路連接至所述第一節點線及所述第二節點線；以及 位準轉換電路，被配置成將所述第五輸出訊號及所述第六輸出訊號的第一擺動寬度放大至大於所述第一擺動寬度的第二擺動寬度，並產生所述內部訊號。
  12. 如請求項9所述的接收器，其中所述第二電路包括： 第一均衡器電路，被配置成根據所述第一回饋訊號的電壓位準來調整所述第一輸出訊號的電壓位準，並且根據所述第二回饋訊號的電壓位準來調整所述第二輸出訊號的電壓位準；以及 第二均衡器電路，被配置成放大所述第一輸出訊號及所述第二輸出訊號的高頻分量， 其中所述第一均衡器電路包括： 放大器電路，被配置成接收所述輸入訊號並放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差，以將所述第三輸出訊號輸出至第三節點線，並將所述第四輸出訊號輸出至第四節點線； 第一低通濾波器，被配置成產生所述第三輸出訊號的所述平均電壓位準，並且輸出所述第三輸出訊號的所述平均電壓位準作為所述第一回饋訊號； 第二低通濾波器，被配置成產生所述第四輸出訊號的所述平均電壓位準，並且輸出所述第四輸出訊號的所述平均電壓位準作為所述第二回饋訊號； 所述第一開關元件，被配置成因應於所述控制訊號而將所述第三節點線的所述第三輸出訊號發射至所述第一低通濾波器或阻擋所述第三節點線的所述第三輸出訊號到達所述第一低通濾波器；以及 所述第二開關元件，被配置成因應於所述控制訊號而將所述第四節點線的所述第四輸出訊號發射至所述第二低通濾波器或阻擋所述第四節點線的所述第四輸出訊號到達所述第二低通濾波器。
  13. 如請求項9所述的接收器，其中所述控制電路包括： 第一反相器及第二反相器，串行連接以接收所述內部訊號； 互斥或閘，接收所述內部訊號及串行連接的所述第一反相器及所述第二反相器的輸出； 多工器，具有連接至電源電壓線的第一輸入及連接至接地電壓線的第二輸入，因應於所述選擇訊號的第一邏輯位準而輸出所述第一輸入的電源電壓位準，並且因應於所述選擇訊號的第二邏輯位準而輸出所述第二輸入的接地電壓位準； 正反器，具有連接至所述多工器的輸出線的資料輸入及連接至內部訊號線的時鐘輸入；以及 反或閘，接收所述互斥或閘的輸出及所述正反器的輸出，並輸出所述控制訊號。
  14. 如請求項13所述的接收器，其中所述第一開關元件及所述第二開關元件包括因應於所述控制訊號而導通或關斷的P型金屬氧化物半導體電晶體。
  15. 如請求項9所述的接收器，其中所述選擇訊號是自包括所述接收器的記憶體裝置的模式暫存器組提供的。
  16. 如請求項9所述的接收器，其中所述選擇訊號是自包括所述接收器的半導體裝置的外部提供的。
  17. 一種接收器，用於接收輸入訊號並輸出內部訊號，所述內部訊號是對應於所述輸入訊號的位元的數位訊號， 所述接收器包括： 第一放大器電路，被配置成放大所述輸入訊號的電壓位準與參考電壓的位準之間的電壓差，以將第一輸出訊號輸出至第一節點線，並將第二輸出訊號輸出至第二節點線； 第二放大器電路，被配置成放大所述第一輸出訊號與所述第二輸出訊號之間的電壓差以輸出第五輸出訊號及第六輸出訊號，所述第二放大器電路連接至所述第一節點線及所述第二節點線； 位準轉換電路，被配置成將所述第五輸出訊號及所述第六輸出訊號的第一擺動寬度放大至大於所述第一擺動寬度的第二擺動寬度，並產生所述內部訊號； 第一均衡器電路，被配置成接收所述輸入訊號，放大所述輸入訊號的所述電壓位準與所述參考電壓的所述位準之間的所述電壓差以產生第三輸出訊號及第四輸出訊號，因應於控制訊號經由第一開關元件而產生所述第三輸出訊號的平均電壓位準，以輸出所述第三輸出訊號的所述平均電壓位準作為第一回饋訊號，因應於所述控制訊號經由第二開關元件而產生所述第四輸出訊號的平均電壓位準，以輸出所述第四輸出訊號的所述平均電壓位準作為第二回饋訊號，並且基於所述第一回饋訊號與所述第二回饋訊號之間的電壓差來調整所述第一輸出訊號與所述第二輸出訊號之間的所述電壓差；以及 控制電路，被配置成每當所述內部訊號的邏輯位準轉變時便輸出脈衝類型的所述控制訊號，其中所述第一開關元件及所述第二開關元件根據所述控制訊號的邏輯脈衝位準而選擇性地導通或關斷。
  18. 如請求項17所述的接收器，其中所述第一放大器電路包括： 第一電晶體，具有連接至輸入訊號線的閘極端子及連接至與電源電壓線連接的電流源的源極端子； 第二電晶體，具有連接至參考電壓線的閘極端子及連接至所述電流源的源極端子； 第一電阻器，連接於所述第一電晶體的汲極端子與接地電壓線之間；以及 第二電阻器，連接於所述第二電晶體的汲極端子與所述接地電壓線之間， 其中所述第一電晶體及所述第二電晶體包括P型金屬氧化物半導體電晶體，所述第一輸出訊號自所述第二電晶體的所述汲極端子與所述第二電阻器之間的第一連接節點輸出，且所述第二輸出訊號自所述第一電晶體的所述汲極端子與所述第一電阻器之間的第二連接節點輸出。
  19. 如請求項17所述的接收器，其中所述第二放大器電路包括： 第一電晶體，具有連接至第一輸出訊號線的閘極端子及連接至與電源電壓線連接的電流源的源極端子； 第二電晶體，具有連接至參考電壓線的閘極端子及連接至所述電流源的源極端子； 第一電阻器，連接於所述第一電晶體的汲極端子與接地電壓線之間；以及 第二電阻器，連接於所述第二電晶體的汲極端子與所述接地電壓線之間， 其中所述第一電晶體及所述第二電晶體包括P型金屬氧化物半導體電晶體，所述第五輸出訊號自所述第二電晶體的所述汲極端子與所述第二電阻器之間的連接節點輸出，並且所述第六輸出訊號自所述第一電晶體的所述汲極端子與所述第一電阻器之間的連接節點輸出。
  20. 如請求項17所述的接收器，其中所述第一均衡器電路包括： 第一電晶體，具有連接至輸入訊號線的閘極端子、連接至與電源電壓線連接的電流源的源極端子以及連接至第四輸出訊號線的汲極端子； 第二電晶體，具有連接至參考電壓線的閘極端子、連接至所述電流源的源極端子及連接至第三輸出訊號線的汲極端子； 第一電阻器，連接於所述第一電晶體的所述汲極端子與接地電壓線之間； 第二電阻器，連接於所述第二電晶體的所述汲極端子與所述接地電壓線之間； 第一低通濾波器，被配置成產生所述第三輸出訊號的所述平均電壓位準，並且輸出所述第三輸出訊號的所述平均電壓位準作為所述第一回饋訊號； 第二低通濾波器，被配置成產生所述第四輸出訊號的所述平均電壓位準，並且輸出所述第四輸出訊號的所述平均電壓位準作為所述第二回饋訊號； 所述第一開關元件，被配置成因應於所述控制訊號而將所述第三輸出訊號發射至所述第一低通濾波器或阻擋所述第三輸出訊號到達所述第一低通濾波器；以及 所述第二開關元件，被配置成因應於所述控制訊號而將所述第四輸出訊號發射至所述第二低通濾波器或阻擋所述第四輸出訊號到達所述第二低通濾波器。
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