CN111654306B - 射频前端电路及收发设备 - Google Patents

Abstract

本申请提供一种射频前端电路及收发设备，射频前端电路包括：封装体、发射模块和接收模块，封装体具有第一焊点、第二焊点和第三焊点，封装体包括具有第一品质因子的第一传输线和具有第二品质因子的第二传输线，其中，第一焊点通过第一传输线与第二焊点连接，第二焊点还与发射模块链接；第一焊点通过第二传输线与第三焊点连接，第三焊点还与接收模块连接。用于提高发射模块的发射功率，降低接收模块的噪声系数。

Description

射频前端电路及收发设备

技术领域

本申请涉及射频前端电路领域，尤其涉及一种射频前端电路及收发设备。

背景技术

目前，电子设备(例如，移动手机、网络设备)中通常设置有射频前端收发模块，其中，射频前端收发模块用于接收来自其他设备的信号、或者向其他设备发射信号。

在相关技术中，射频前端收发模块中包括：设置有天线的印制电路板(PrintedCircuit Board，PCB)、包含有传输线的封装体、接收模块和发射模块，其中，印制电路板与封装体的第一焊点连接，封装体的第二焊点与连接口连接，连接口与发射模块连接、并经过长度较大的射频传输线与接收模块连接。

在上述射频前端收发模块中，由于发射模块和接收模块共用同一根传输线，而且芯片上长度较大的射频传输线的品质因子(即Q值)较低，导致发射模块的发射功率降低、接收模块的噪声系数提高。

发明内容

本申请提供一种射频前端电路及收发设备，用于提高发射模块的发射功率，降低接收模块的噪声系数。

第一方面，本申请提供一种射频前端电路，包括：封装体、发射模块和接收模块，封装体具有第一焊点、第二焊点和第三焊点，封装体包括具有第一品质因子的第一传输线和具有第二品质因子的第二传输线，其中，

第一焊点通过第一传输线与第二焊点连接，第二焊点还与发射模块链接；

第一焊点通过第二传输线与第三焊点连接，第三焊点还与接收模块连接。

在一种可能的设计中，接收模块包括：第五电容、具有第三品质因子的电感、低噪声放大器、电源，其中，

第五电容分别与第三焊点、电感和接地点连接；

低噪声放大器分别与电感、电源和接地点连接。

在一种可能的设计中，低噪声放大器包括：第一级电路和第二级电路，其中，

第一级电路的第一端与电感连接、第二端与电源、第三端和第四端分别与第二级电路、第五端与接地点连接；

第二级电路的第一端与电源、第二端和第三端分别与第一级电路、第四端与接地点连接。

在一种可能的设计中，第一级电路的第三端与第二级电路的第三端连接，第一级电路的第四端与第二级电路的第二端连接。

在一种可能的设计中，第一级电路的第三端与第二级电路的第二端连接，第一级电路的第四端与第二级电路的第三端连接。

在一种可能的设计中，第一级电路包括：第二电容、第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，

第二电容的一端与电感连接，第二电容另一端分别与第七晶体管的栅极、第八晶体管的栅极、第九晶体管的栅极连接；

第一电容的一端与电感连接，第一电容的另一端分别与第一晶体管的栅极、第二晶体管的栅极、第三晶体管的栅极连接；

第七晶体管的源极与电源连接、漏极与第十晶体管的源极连接，第十晶体管的漏极与第四晶体管的漏极连接，第四晶体管的源极与第一晶体管的漏极连接，第一晶体管的源极接地；

第八晶体管的源极与电源连接、漏极与第十一晶体管的源极连接，第十一晶体管的漏极与第五晶体管的漏极连接，第五晶体管的源极与第二晶体管的漏极连接，第二晶体管的源极接地；

第九晶体管的源极与电源连接、漏极与第十二晶体管的源极连接，第十二晶体管的漏极与第六晶体管的漏极连接，第六晶体管的源极与第三晶体管的漏极连接，第三晶体管的源极接地；

第十晶体管的漏极、第十一晶体管的漏极、第十二晶体管的漏极连接；

第七晶体管的漏极、第八晶体管的漏极和第九晶体管的漏极的第一连接结点为第一级电路的第三端；

第四晶体管的源极、第五晶体管的源极和第六晶体管的源极的第二连接结点为第一级电路的第四端。

在一种可能的设计中，第一级电路包括：第二电容、第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，

第二电容的一端与电感连接，第二电容另一端分别与第七晶体管的栅极、第八晶体管的栅极、第九晶体管的栅极连接；

第一电容的一端与电感连接，第一电容的另一端分别与第一晶体管的栅极、第二晶体管的栅极、第三晶体管的栅极连接；

第七晶体管的源极与电源连接、漏极与第十晶体管的源极连接，第十晶体管的漏极与第四晶体管的漏极连接，第四晶体管的源极与第一晶体管的漏极连接，第一晶体管的源极接地；

第八晶体管的源极与电源连接、漏极与第十一晶体管的源极连接，第十一晶体管的漏极与第五晶体管的漏极连接，第五晶体管的源极与第二晶体管的漏极连接，第二晶体管的源极接地；

第九晶体管的源极与电源连接、漏极与第十二晶体管的源极连接，第十二晶体管的漏极与第六晶体管的漏极连接，第六晶体管的源极与第三晶体管的漏极连接，第三晶体管的源极接地；

第十晶体管的漏极、第十一晶体管的漏极、第十二晶体管的漏极连接；

第九晶体管的漏极为第一级电路的第三端；

第六晶体管的源极为第一级电路的第四端。

在一种可能的设计中，第二级电路包括：第四电容、第三电容、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管，其中，

第四电容的一端作为第二级电路的第二端连接，第四电容的另一端分别与第十九晶体管的栅极、第二十晶体管的栅极、第二十一晶体管的栅极连接；

第三电容的一端作为第二级电路的第三端连接，第三电容的另一端分别与第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极连接；

第十九晶体管的源极与电源连接、漏极与第二十二晶体管的源极连接，第二十二晶体管的漏极与第十六晶体管的漏极连接，第十六晶体管的源极与第十三晶体管的漏极连接，第十三晶体管的源极接地；

第二十晶体管的源极与电源连接、漏极与第二十三晶体管的源极连接，第二十三晶体管的漏极与第十七晶体管的漏极连接，第十七晶体管的源极与第十四晶体管的漏极连接，第十四晶体管的源极接地；

第二十一晶体管的源极与电源连接、漏极与第二十四晶体管的源极连接，第二十四晶体管的漏极与第十八晶体管的漏极连接，第十八晶体管的源极与第十五晶体管的漏极连接，第十五晶体管的源极接地；

第二十二晶体管的漏极、第二十三晶体管的漏极和第二十四晶体管的漏极连接。

在一种可能的设计中，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管为N型金属氧化物半导体管；

第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管为P型金属氧化物半导体管。

第二方面，本申请提供一种收发设备，包括：上述第一方面中任一项的射频前端电路。

在本申请提供一种射频前端电路及收发设备，射频前端电路中的发射模块与第二焊点连接，接收模块与第三焊点连接，可以避免在设置有发射模块和接收模块的收发芯片中使用长度较大的射频传输线。在封装体内，第一传输线与发射模块连接，第二传输线与接收模块连接，可以避免发射模块和接收模块使用同一根传输线，其中第一传输线的第一品质因子和第二传输线的第二品质因子的值较高。因此，可以提高发射模块的发射功率，降低接收模块的噪声系数。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请提供的现有射频前端电路的结构示意图；

图2为本申请提供的射频前端电路的结构示意图一；

图3为本申请提供的射频前端电路的结构示意图二；

图4为本申请提供的接收模块的结构示意图；

图5为本申请提供的第一级电路和第二级电路的一种连接示意图；

图6为本申请提供的第一级电路和第二级电路的另一种连接示意图；

图7为本申请提供的低噪声放大器的结构示意图一；

图8为本申请提供的低噪声放大器的结构示意图二；

图9为本申请提供的低噪声放大器的结构示意图三；

图10为本申请提供的低噪声放大器的结构示意图四；

图11为本申请提供的射频前端电路的结构示意图三。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。本申请中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1为本申请提供的现有射频前端电路的结构示意图。如图1所示，现有射频前端电路10包括：印制电路板(PCB)、封装体(Package)、收发芯片(Chip)。

其中，印制电路板中包括：收发天线ANT，封装体中包括：传输线L3，收发芯片中包括：发射模块031和接收模块032。发射模块031中包括：无源平衡不平衡转换器B2、功放PA，接收模块032中包括：低噪声放大器LNA，该低噪声放大器LNA中包括：电感L1、电感L2、无源平衡不平衡转换器B1、差分接口(VN/VP)、N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5、NMOS管M6。

其中，发射模块031中各个元器件的连接关系、接收模块032中各个元器件的连接关系，如图1所示，此处不再进行赘述。

需要说明的是，印制电路板和封装体之间具有焊点P1，封装体和收发芯片之间具有焊点P2。在收发芯片中，发射模块031和接收模块032具有共同的连接口K1，连接口K1分别与发射模块031和接收模块032连接，由于连接口K1与发射模块031通常靠近设置，因此连接口K1需要通过长度较大的射频传输线S1与接收模块032连接。在图1中，由于发射模块031和接收模块032共用同一根传输线L3，且射频传输线S1的品质因子(Q值)通常较低，因此导致发射模块031的发射功率降低、接收模块032噪声系数提高。

为了解决现有射频前端电路发射模块的发射功率降低、接收模块噪声系数提高的问题，本申请提供一种射频前端电路，在避免使用射频传输线S1的基础上，可以解决发射模块的发射功率降低、接收模块噪声系数提高的问题。

下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

图2为本申请提供的射频前端电路的结构示意图一。如图2所示，射频前端电路包括：封装体21、发射模块22和接收模块23，封装体具21有第一焊点P1、第二焊点P2和第三焊点P3，封装体21包括具有第一品质因子的第一传输线L1和具有第二品质因子的第二传输线L2，其中，

第一焊点P1通过第一传输线L1与第二焊点P2连接，第二焊点P2还与发射模块22链接；

第一焊点P1通过第二传输线L2与第三焊点P3连接，第三焊点P3还与接收模块23连接。

在本申请中，第一品质因子和第二品质因子较大。在实际应用中，可以根据实际需求设计第一品质因子和第二品质因子的大小以及电感值大小。

与现有技术不同，在如图1所示的现有技术中，连接口K1通过射频传输线S1与接收模块032连接，由于射频传输线S1的品质因子通常较低，因此使得接收模块032的功耗较大，恶化了接收模块032噪声系数，而且发射模块031和接收模块032共用传输线L3进一步地增加了接收模块032的功耗，恶化了接收模块032噪声系数，同时导致发射模块031的发射功率降低、线性度受限。

而在本申请中，发射模块22与第二焊点P2连接，接收模块23与第三焊点P3连接，可以避免在收发芯片中使用长度较大的射频传输线S1，降低了接收模块23的功耗。在封装体21内，具有较高品质因子的第一传输线L1与发射模块22连接，具有较高品质因子的第二传输线L2与接收模块23连接，可以避免发射模块22和接收模块23使用同一根传输线和连接口，可以进一步地降低接收模块23的功耗、噪声系数，提高发射模块22的发射功率，避免发射模块22的线性度受限。

进一步地，在本申请中的第一传输线L1朝向发射模块22，第二传输线L2朝向接收模块23，可以使得发射模块22和接收模块23在时分双工(Time Division Duplexing，TDD)通信场景下受到对方的阻抗影响较小。

此外，在本申请中，可以灵活设置第二焊点P2和第三焊点P3在封装体21上的位置，提高在收发芯片中布局发射模块22和接收模块23的灵活性。

需要说明的是，本申请中的发射模块22与现有技术中的发射模块031相同，此处不在进行赘述。

在图2实施例的基础上，下面结合图3，对本申请提供的射频前端电路中的接收模块进行说明，具体的，请参见图3。

图3为本申请提供的射频前端电路的结构示意图二。如图3所示，射频前端电路中的接收模块23包括：第五电容C5、具有第三品质因子的电感L3、低噪声放大器LNA、电源U，其中，

第五电容C5分别与第三焊点P3、电感L3和接地点连接；

低噪声放大器LNA分别与电感L3、电源U和接地点连接。

可选地，第五电容C5可以为容值可变电容、也可以为容值固定电容。

其中，芯片上电感L3的第三品质因子较小。在第二传输线L2的第二品质因子较大，电感L3的第三品质因子较小时，第二传输线L2与电感L3串联得到的感值，比现有技术中电感L1相同感值时对接收模块的032的噪声性能要好。

在实际应用中，电感值越大，电感在收发芯片中占用的设计面积就越大。

与现有技术中不同，在如图1所示的现有技术中，由于电感L1的电感值较大，因此电感在收发芯片中占用的设计面积较大。而在本申请中，由于电感L3的电感值降低，因此减少了电感在收发芯片中占用的设计面积。

在图3实施例的基础上，下面结合图4对本申请提供接收模块中的低噪声放大器LNA进行说明，具体的，请参见图4。

图4为本申请提供的接收模块的结构示意图。如图4所示，低噪声放大器包括：第一级电路31和第二级电路32，其中，

第一级电路31的第一端1与电感L3连接、第二端2与电源U、第三端3和第四端4分别与第二级电路32、第五端5与接地点连接；

第二级电路32的第一端1与电源U、第二端2和第三端3分别与第一级电路31、第四端4与接地点连接。

在一种可能的设计中，请参见图5。图5为本申请提供的第一级电路和第二级电路的一种连接示意图。如图5所示，第一级电路31的第三端3与第二级电路的第三端3连接，第一级电路31的第四端4与第二级电路32的第二端2连接。

在另一种可能的设计中，请参见图6。图6为本申请提供的第一级电路和第二级电路的另一种连接示意图。如图6所示，第一级电路31的第三端3与第二级电路32的第二端2连接，第一级电路31的第四端4与第二级电路32的第三端3连接。

在图5的基础上，下面以第五电容C5为容值可变的电容为例，结合图7对本申请提供第一级电路和第二级电路进行说明，具体的，请参见图7。

图7为本申请提供的低噪声放大器的结构示意图一。如图7所示，低噪声放大器中的第一级电路31包括：第二电容C2、第一电容C1、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12，其中，

第二电容C2的一端与电感L3连接，第二电容C2另一端分别与第七晶体管M7的栅极、第八晶体管M8的栅极、第九晶体管M9的栅极连接；

第一电容C1的一端与电感L3连接，第一电容C1的另一端分别与第一晶体管M1的栅极、第二晶体管M2的栅极、第三晶体管M3的栅极连接；

第七晶体管M7的源极与电源U连接、漏极与第十晶体管M10的源极连接，第十晶体管M10的漏极与第四晶体管M4的漏极连接，第四晶体管M4的源极与第一晶体管M1的漏极连接，第一晶体管M1的源极接地；

第八晶体管M8的源极与电源U连接、漏极与第十一晶体管M11的源极连接，第十一晶体管M11的漏极与第五晶体管M5的漏极连接，第五晶体管M5的源极与第二晶体管M2的漏极连接，第二晶体管M2的源极接地；

第九晶体管M9的源极与电源U连接、漏极与第十二晶体管M12的源极连接，第十二晶体管M12的漏极与第六晶体管M6的漏极连接，第六晶体管M6的源极与第三晶体管M3的漏极连接，第三晶体管M3的源极接地；

第十晶体管M10的漏极、第十一晶体管M11的漏极、第十二晶体管M12的漏极连接；

第七晶体管M7的漏极、第八晶体管M8的漏极和第九晶体管M9的漏极的第一连接结点为第一级电路31的第三端3；

第四晶体管M4的源极、第五晶体管M5的源极和第六晶体管M6的源极的第二连接结点为第一级电路31的第四端4。

需要说明的是，第十晶体管M10的漏极、第十一晶体管M11的漏极、第十二晶体管M12的漏极连接形成的节点可以作为输出端(VN)。

其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6为N型金属氧化物半导体管(即NMOS管)，第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12为P型金属氧化物半导体管(即PMOS管)。

在一种可能的设计中，第二级电路包括：第四电容C4、第三电容C3、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24，其中，

第四电容C4的一端作为第二级电路32的第二端2连接，第四电容C4的另一端分别与第十九晶体管M19的栅极、第二十晶体管M20的栅极、第二十一晶体管M21的栅极连接；

第三电容C3的一端作为第二级电路32的第三端3连接，第三电容C3的另一端分别与第十三晶体管M13的栅极、第十四晶体管M14的栅极、第十五晶体管M15的栅极连接；

第十九晶体管M19的源极与电源连接、漏极与第二十二晶体管M22的源极连接，第二十二晶体管M22的漏极与第十六晶体管M16的漏极连接，第十六晶体管M16的源极与第十三晶体管M13的漏极连接，第十三晶体管M13的源极接地；

第二十晶体管M20的源极与电源U2连接、漏极与第二十三晶体管M23的源极连接，第二十三晶体管M23的漏极与第十七晶体管M17的漏极连接，第十七晶体管M17的源极与第十四晶体管M14的漏极连接，第十四晶体管M14的源极接地；

第二十一晶体管M21的源极与电源U2连接、漏极与第二十四晶体管M24的源极连接，第二十四晶体管M24的漏极与第十八晶体管M18的漏极连接，第十八晶体管M18的源极与第十五晶体管M15漏极连接，第十五晶体管M15的源极接地；

第二十二晶体管M22的漏极、第二十三晶体管M23的漏极和第二十四晶体管M24的漏极连接。

其中，第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18为NMOS管；

第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24为PMOS管。

需要说明的是，第二十二晶体管M22的漏极、第二十三晶体管M23的漏极和第二十四晶体管M24的漏极连接形成的节点可以作为输出端(VP)。

与现有技术不同，在如图1所示的现有技术中，采用无源平衡不平衡转换器B1实现从单端到差分(VN/VP)的输出，由于无源平衡不平衡转换器B1的面积较大，因此导致无源平衡不平衡转换器B1在收发芯片中占用的设计面积较大，而且无源平衡不平衡转换器B1的阻抗较低，使得LNA的放大管输出阻抗较低，进一步地恶化接收模块23的增益，导致接收模块23的噪声系数提高。而在本申请中，采用有源平衡不平衡转换器(即通过MOS管实现)实现从单端到差分(VN/VP)的输出，由于MOS管相对于无源平衡不平衡转换器B1的面积较小，因此节省了在收发芯片中占用的设计面积，而且在相同的功耗条件下，使用本申请提供的低噪声放大器设计出的接收模块32相比与图1所示的接收模块032具有更高的增益，对后级噪声系数的抑制作用更好。

进一步地，在如图1所示的现有技术中，接收模块032中的低噪声放大器LNA采用单一的MOS管(NMOS、或者PMOS)，由于单一的MOS管的放大增益较低，因此若使接收模块032达到理想的噪声系数和增益(Gain)，则需要增大低噪声放大器LNA中的电流。而在本申请中，接收模块032中的低噪声放大器LNA采用NMOS和PMOS，由于NMOS和PMOS可以复用电流，因此无需增大低噪声放大器LNA中的电流，即可以实现使接收模块032达到理想的噪声系数和增益，降低了接收模块032的功耗。

在图6的基础上，当第一级电路31和第二级电路32的结构如图7所示时，低噪声放大器还具有如下图8所示的结构。

图8为本申请提供的低噪声放大器的结构示意图二。如图8所示，第七晶体管M7的漏极、第八晶体管M8的漏极和第九晶体管M9的漏极的第一连接结点为第一级电路31的第三端3，第一级电路31的第三端3与第二级电路32的第二端2连接；

第四晶体管M4的源极、第五晶体管M5的源极和第六晶体管M6的源极的第二连接结点为第一级电路31的第四端4，第一级电路31的第四端与第二级电路32的第三端3连接。

在图5的基础上，本申请还提供一种低噪声放大器，请参见图9。

图9为本申请提供的低噪声放大器的结构示意图三。如图9所示，低噪声放大器中的第一级电路31包括：第二电容C2、第一电容C1、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12，其中，

第二电容C2的一端与电感连接，第二电容C2另一端分别与第七晶体管M7的栅极、第八晶体管M8的栅极、第九晶体管M9的栅极连接；

第一电容C1的一端与电感L3连接，第一电容C1的另一端分别与第一晶体管M1的栅极、第二晶体管M2的栅极、第三晶体管M3的栅极连接；

第七晶体管M7的源极与电源连接、漏极与第十晶体管M10的源极连接，第十晶体管M10的漏极与第四晶体管M4的漏极连接，第四晶体管M4的源极与第一晶体管M1的漏极连接，第一晶体管M1的源极接地；

第八晶体管M8的源极与电源连接、漏极与第十一晶体管M11的源极连接，第十一晶体管M11的漏极与第五晶体管M5的漏极连接，第五晶体管M5的源极与第二晶体管M2的漏极连接，第二晶体管M2的源极接地；

第九晶体管M9的源极与电源U连接、漏极与第十二晶体管M12的源极连接，第十二晶体管M12的漏极与第六晶体管M6的漏极连接，第六晶体管M6的源极与第三晶体管M3的漏极连接，第三晶体管M3的源极接地；

第十晶体管M10的漏极、第十一晶体管M11的漏极、第十二晶体管M12的漏极连接；

第九晶体管M9的漏极为第一级电路31的第三端3；

第六晶体管M6的源极为第一级电路31的第四端4。

其中，第二级电路32如图7和图8所示，此处不再进行赘述。

具体的，第一级电路31的第三端3与第二级电路32的第三端3连接，第一级电路31的第四端4与第二级电路32的第二端2连接。

在图6的基础上，当第一级电路31如图9所示时，本申请还提供一种低噪声放大器，请参见图10。

图10为本申请提供的低噪声放大器的结构示意图四。如图10所示，第九晶体管M9的漏极(第十二晶体管M12的源极)为第一级电路31的第三端3，第一级电路31的第三端3与第二级电路32的第二端2连接，第六晶体管M6的源极(即第三晶体管M3的漏极)为第一级电路31的第四端4，第一级电路31的第四端4与第二级电路32的第三端2连接。

在本申请中，本申请提供的低噪声放大器可以是图7、图8、图9、图10所示的低噪声放大器中的任意一个，但不限于图7、图8、图9、图10所示，还可以是在图7、图8、图9、图10基础得到的任意一个变形低噪声放大器。

需要说明的是，采用图8、图9、图10所示的低噪声放大器设计出的接收模块与采用图7所示的低噪声放大器LNA设计出的接收模块具有相同的有益效果，此处不再进行赘述。

图11为本申请提供的射频前端电路的结构示意图三。在上述实施例的基础上，如图11所示，第五电容C5为容值可变的电容，可以通过控制器(图11中未示出)控制低噪声放大器LNA中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24导通或截止，来获得不同的增益、实现单端输入差分(VN/VP)输出、或者实现单端输入单端(VN)输出。

具体的，可以通过控制器控制第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24截止，来实现单端输入单端(VN)输出。

具体的，可以通过控制器第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24全部导通，来实现单端输入差分(VN/VP)输出，同时获得最大增益。

具体的，可以控制第一晶体管M1、第四晶体管M4、第十晶体管M10、第七晶体管M7、第十九晶体管M19、第二十二晶体管M22、第十六晶体管M16、第十三晶体管M13导通，同时控制第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体管M8、第九晶体管M9、第十一晶体管M11、第十二晶体管M12、第十四晶体管M14、第十五晶体管M15、第十七晶体管M17、第十八晶体管M18、第二十晶体管M20、第二十一晶体管M21、第二十三晶体管M23、第二十四晶体管M24截止，来实现单端输入差分(VN/VP)输出，同时获得较小增益。

需要说明的是，在实际应用中，在收发天线ANT端的干扰信号较小时，可以通过控制器控制晶体管M1至24的导通或截止，将接收模块23由单端输入差分(VN/VP)输出转换为单端输入单端(VN)输出，从而实现将接收模块23的功耗减半。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种射频前端电路，其特征在于，包括：封装体、发射模块和接收模块，所述封装体具有第一焊点、第二焊点和第三焊点，所述封装体包括具有第一品质因子的第一传输线和具有第二品质因子的第二传输线，其中，

所述第一焊点通过所述第一传输线与所述第二焊点连接，所述第二焊点还与所述发射模块链接；

所述第一焊点通过所述第二传输线与所述第三焊点连接，所述第三焊点还与所述接收模块连接；

所述接收模块包括：第五电容、具有第三品质因子的电感、低噪声放大器、电源，其中，

所述第五电容分别与所述第三焊点、所述电感和接地点连接；

所述低噪声放大器分别与所述电感、所述电源和接地点连接。

2.根据权利要求1所述的射频前端电路，其特征在于，低噪声放大器包括：第一级电路和第二级电路，其中，

所述第一级电路的第一端与所述电感连接、第二端与所述电源、第三端和第四端分别与所述第二级电路、第五端与接地点连接；

所述第二级电路的第一端与所述电源、第二端和第三端分别与所述第一级电路、第四端与接地点连接。

3.根据权利要求2所述的射频前端电路，其特征在于，所述第一级电路的第三端与所述第二级电路的第三端连接，所述第一级电路的第四端与所述第二级电路的第二端连接。

4.根据权利要求3所述的射频前端电路，其特征在于，所述第一级电路的第三端与所述第二级电路的第二端连接，所述第一级电路的第四端与所述第二级电路的第三端连接。

5.根据权利要求3或4所述的射频前端电路，其特征在于，所述第一级电路包括：第二电容、第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，

所述第二电容的一端与所述电感连接，所述第二电容另一端分别与所述第七晶体管的栅极、第八晶体管的栅极、第九晶体管的栅极连接；

所述第一电容的一端与所述电感连接，所述第一电容的另一端分别与所述第一晶体管的栅极、第二晶体管的栅极、第三晶体管的栅极连接；

所述第七晶体管的源极与所述电源连接、漏极与所述第十晶体管的源极连接，所述第十晶体管的漏极与所述第四晶体管的漏极连接，所述第四晶体管的源极与所述第一晶体管的漏极连接，所述第一晶体管的源极接地；

所述第八晶体管的源极与所述电源连接、漏极与所述第十一晶体管的源极连接，所述第十一晶体管的漏极与所述第五晶体管的漏极连接，所述第五晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极接地；

所述第九晶体管的源极与所述电源连接、漏极与所述第十二晶体管的源极连接，所述第十二晶体管的漏极与所述第六晶体管的漏极连接，所述第六晶体管的源极与所述第三晶体管的漏极连接，所述第三晶体管的源极接地；

所述第十晶体管的漏极、所述第十一晶体管的漏极、所述第十二晶体管的漏极连接；

所述第七晶体管的漏极、所述第八晶体管的漏极和所述第九晶体管的漏极的第一连接结点为所述第一级电路的第三端；

所述第四晶体管的源极、所述第五晶体管的源极和所述第六晶体管的源极的第二连接结点为所述第一级电路的第四端。

6.根据权利要求3或4所述的射频前端电路，其特征在于，所述第一级电路包括：第二电容、第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，

所述第二电容的一端与所述电感连接，所述第二电容另一端分别与所述第七晶体管的栅极、第八晶体管的栅极、第九晶体管的栅极连接；

所述第一电容的一端与所述电感连接，所述第一电容的另一端分别与所述第一晶体管的栅极、第二晶体管的栅极、第三晶体管的栅极连接；

所述第七晶体管的源极与所述电源连接、漏极与所述第十晶体管的源极连接，所述第十晶体管的漏极与所述第四晶体管的漏极连接，所述第四晶体管的源极与所述第一晶体管的漏极连接，所述第一晶体管的源极接地；

所述第八晶体管的源极与所述电源连接、漏极与所述第十一晶体管的源极连接，所述第十一晶体管的漏极与所述第五晶体管的漏极连接，所述第五晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极接地；

所述第九晶体管的源极与所述电源连接、漏极与所述第十二晶体管的源极连接，所述第十二晶体管的漏极与所述第六晶体管的漏极连接，所述第六晶体管的源极与所述第三晶体管的漏极连接，所述第三晶体管的源极接地；

所述第十晶体管的漏极、所述第十一晶体管的漏极、所述第十二晶体管的漏极连接；

所述第九晶体管的漏极为所述第一级电路的第三端；

所述第六晶体管的源极为所述第一级电路的第四端。

7.根据权利要求6所述的射频前端电路，其特征在于，所述第二级电路包括：第四电容、第三电容、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管，其中，

所述第四电容的一端作为所述第二级电路的第二端连接，所述第四电容的另一端分别与所述第十九晶体管的栅极、第二十晶体管的栅极、第二十一晶体管的栅极连接；

所述第三电容的一端作为所述第二级电路的第三端连接，所述第三电容的另一端分别与所述第十三晶体管的栅极、第十四晶体管的栅极、第十五晶体管的栅极连接；

所述第十九晶体管的源极与所述电源连接、漏极与所述第二十二晶体管的源极连接，所述第二十二晶体管的漏极与所述第十六晶体管的漏极连接，所述第十六晶体管的源极与所述第十三晶体管的漏极连接，所述第十三晶体管的源极接地；

所述第二十晶体管的源极与所述电源连接、漏极与所述第二十三晶体管的源极连接，所述第二十三晶体管的漏极与所述第十七晶体管的漏极连接，所述第十七晶体管的源极与所述第十四晶体管的漏极连接，所述第十四晶体管的源极接地；

所述第二十一晶体管的源极与所述电源连接、漏极与所述第二十四晶体管的源极连接，所述第二十四晶体管的漏极与所述第十八晶体管的漏极连接，所述第十八晶体管的源极与所述第十五晶体管的漏极连接，所述第十五晶体管的源极接地；

所述第二十二晶体管的漏极、所述第二十三晶体管的漏极和所述第二十四晶体管的漏极连接。

8.根据权利要求7所述的射频前端电路，其特征在于，

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管、所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管、所述第十七晶体管和所述第十八晶体管为N型金属氧化物半导体管；

所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十九晶体管、所述第二十晶体管、所述第二十一晶体管、所述第二十二晶体管、所述第二十三晶体管和所述第二十四晶体管为P型金属氧化物半导体管。

9.一种收发设备，其特征在于，包括：权利要求1至8中任一项所述的射频前端电路。

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