KR20170108833A - 전자부품 및 전자부품의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 156
- 239000002184 metal Substances 0.000 claims abstract description 156
- 239000011521 glass Substances 0.000 claims description 28
- 229920005989 resin Polymers 0.000 claims description 23
- 239000011347 resin Substances 0.000 claims description 23
- 238000010438 heat treatment Methods 0.000 claims description 17
- 238000004080 punching Methods 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 327
- 239000003985 ceramic capacitor Substances 0.000 description 38
- 238000007747 plating Methods 0.000 description 28
- 239000000919 ceramic Substances 0.000 description 18
- 239000000843 powder Substances 0.000 description 14
- 239000002002 slurry Substances 0.000 description 11
- 239000002904 solvent Substances 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 239000002270 dispersing agent Substances 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000007654 immersion Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 229910001252 Pd alloy Inorganic materials 0.000 description 3
- 239000011230 binding agent Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 229910015902 Bi 2 O 3 Inorganic materials 0.000 description 2
- 229920002799 BoPET Polymers 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 229910007472 ZnO—B2O3—SiO2 Inorganic materials 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000007607 die coating method Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- DJOYTAUERRJRAT-UHFFFAOYSA-N 2-(n-methyl-4-nitroanilino)acetonitrile Chemical compound N#CCN(C)C1=CC=C([N+]([O-])=O)C=C1 DJOYTAUERRJRAT-UHFFFAOYSA-N 0.000 description 1
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- WEUCVIBPSSMHJG-UHFFFAOYSA-N calcium titanate Chemical compound [O-2].[O-2].[O-2].[Ca+2].[Ti+4] WEUCVIBPSSMHJG-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 230000002706 hydrostatic effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 239000005871 repellent Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/008—Selection of materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H01G4/00—Fixed capacitors; Processes of their manufacture
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- Manufacturing & Machinery (AREA)
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- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Abstract
저항층의 저항값의 변동이 작은 전자부품 및 그 제조 방법을 제공하는 것.
적층방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 가지며, 상기 적층방향으로 마주 보는 제1 주면 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면 및 제2 단면을 포함하는 적층체와, 상기 적층체의 상기 제1 단면에 배치되어 상기 내부전극층과 접속하는 제1 외부전극과, 상기 적층체의 상기 제2 단면에 배치되어 상기 내부전극층과 접속하는 제2 외부전극을 포함하고, 상기 제1 외부전극은, 상기 내부전극층과 접속하는 제1 금속층과, 상기 제1 금속층 상에 배치된 제2 금속층을 포함하며, 상기 제1 금속층은 상기 제2 금속층보다도 비저항값이 높고, 상기 내부전극층 중 적층방향의 가장 외측에 배치된 최외 내부전극층 상에서의 제1 금속층의 두께인 제1 금속층의 최외부 두께와, 적층방향의 중앙에서의 제1 금속층의 두께인 제1 금속층의 중앙부 두께의 차가 5㎛ 이하인 것을 특징으로 하는 전자부품.
적층방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 가지며, 상기 적층방향으로 마주 보는 제1 주면 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면 및 제2 단면을 포함하는 적층체와, 상기 적층체의 상기 제1 단면에 배치되어 상기 내부전극층과 접속하는 제1 외부전극과, 상기 적층체의 상기 제2 단면에 배치되어 상기 내부전극층과 접속하는 제2 외부전극을 포함하고, 상기 제1 외부전극은, 상기 내부전극층과 접속하는 제1 금속층과, 상기 제1 금속층 상에 배치된 제2 금속층을 포함하며, 상기 제1 금속층은 상기 제2 금속층보다도 비저항값이 높고, 상기 내부전극층 중 적층방향의 가장 외측에 배치된 최외 내부전극층 상에서의 제1 금속층의 두께인 제1 금속층의 최외부 두께와, 적층방향의 중앙에서의 제1 금속층의 두께인 제1 금속층의 중앙부 두께의 차가 5㎛ 이하인 것을 특징으로 하는 전자부품.
Description
본 발명은, 전자부품 및 전자부품의 제조 방법에 관한 것이다.
적층 세라믹 콘덴서에서는, 유전체층과 내부전극층을 교대로 적층하고, 소성처리하여 얻어진 적층체의 표면에 외부전극이 형성되어 있다. 이러한 구조로 함으로써, 소형으로 큰 용량을 가지는 콘덴서를 얻을 수 있기 때문에, 최근의 모바일 기기 등의 수요 증가에 따라 다양한 용도로 널리 이용되고 있다.
적층체는 복수의 내부전극층을 포함하고, 복수의 내부전극층은 적층체의 표면에 노출되어 외부전극과 접속되어 있다.
특허문헌 1에는, 내부전극층과 접속되는 하지전극층이 형성되고, 하지전극층 상에 유리층 및 외부전극층이 형성되어 이루어지는 전자부품이 개시되어 있다.
특허문헌 1에서의 유리층은 저항층으로서 기능한다고 되어 있다. 그리고 이 유리층은 적층체의 단면(端面)에 유리 페이스트를 도포함으로써 형성되는 것이 기재되어 있다.
저항층을 유리 페이스트의 도포에 의해 형성하는 경우, 유리 페이스트 점도의 불균형이나 유리 페이스트의 건조 진행 상태의 불균형에 기인하여, 도포된 유리 페이스트의 두께가 변화된다. 그 결과, 저항층이 되는 유리층의 두께가 변화되고, 저항층의 저항값 자체가 변동되는 경우가 있다.
최근, 적층 세라믹 콘덴서는, 모바일 제품으로 대표되는 바와 같은 전력 절약화의 진행 용도로 이용되고 있다. 적층 세라믹 콘덴서가 이러한 용도로 사용되는 경우, 저항층의 저항값의 변동이 크면 작은 전압의 변화라도 전류의 변화가 커져버리기 때문에, 허용할 수 없는 것으로 되어 있었다.
본 발명은 상기의 과제를 해결하기 위해 실시된 것이며, 저항층의 저항값의 변동이 작은 전자부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한, 본 발명의 전자부품은, 적층방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 가지며, 상기 적층방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면 및 제2 단면을 포함하는 적층체와,
상기 적층체의 상기 제1 단면에 배치되어 상기 내부전극층과 접속하는 제1 외부전극과,
상기 적층체의 상기 제2 단면에 배치되어 상기 내부전극층과 접속하는 제2 외부전극을 포함하고,
상기 제1 외부전극은, 상기 내부전극층과 접속하는 제1 금속층과, 상기 제1 금속층 상에 배치된 제2 금속층을 포함하며,
상기 제1 금속층은, 상기 제2 금속층보다도 비저항값이 높고,
상기 내부전극층 중 적층방향의 가장 외측에 배치된 최외 내부전극층 상에서의 제1 금속층의 두께인 제1 금속층의 최외부 두께와, 적층방향의 중앙에서의 제1 금속층의 두께인 제1 금속층의 중앙부 두께의 차가 5㎛ 이하인 것을 특징으로 한다.
본 발명의 전자부품에서, 상기 제1 금속층은, 금속, 금속 산화물 및 유리로 이루어지는 군으로부터 선택된 적어도 1종의 화합물을 포함하는 것이 바람직하다.
또한 상기 금속은, Ag, Ni, Cu, Au 및 Pd로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 것이 바람직하다.
또한 상기 금속 산화물은, 산화인듐주석, 알루미나 및 지르코니아로 이루어지는 군으로부터 선택된 적어도 1종의 화합물을 포함하는 것이 바람직하다.
또한 상기 제2 금속층을 구성하는 금속은 Cu인 것이 바람직하다.
본 발명의 전자부품의 제조 방법은, 적층방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 가지며, 상기 적층방향으로 마주 보는 제1 주면 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면 및 제2 단면을 포함하는 적층체를 준비하는 공정과,
상기 적층체의 제1 단면에 제1 금속층이 되는 도전성 시트를 부여하는 공정과,
상기 도전성 시트가 부여된 상기 제1 단면을, 제2 금속층이 되는 도전성 페이스트에 침지하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 전자부품의 제조 방법에서는, 상기 적층체의 제1 단면과 상기 도전성 시트를 접촉시켜 압력을 가함으로써 상기 도전성 시트를 부여하는 것이 바람직하다.
또한 상기 도전성 시트는 수지를 포함하고, 상기 도전성 시트를 상기 수지의 상전이점(相轉移点) 이상의 온도로 가열하여 상기 적층체의 제1 단면과 상기 도전성 시트를 접촉시킴으로써 상기 도전성 시트를 부여하는 것이 바람직하다.
또한 상기 도전성 시트는 탄성체로 지지되어 있고, 상기 도전성 시트를 상기 적층체의 제1 단면에서 펀칭함으로써 상기 도전성 시트를 부여하는 것이 바람직하다.
본 발명의 전자부품은, 내부전극층과 접속하는 제1 금속층을 포함하고 있다. 제1 금속층은 제2 금속층보다도 비저항값이 높은 층이며, 저항층으로서 기능할 수 있다. 그리고 제1 금속층은 그 두께의 불균형이 작은 층이므로 저항값의 변동이 작은 전자부품으로 할 수 있다.
또한 본 발명의 전자부품의 제조 방법에서는, 제1 금속층의 형성을 도전성 시트를 이용하여 실시하므로, 두께 불균형이 작은 제1 금속층을 형성하여 저항값의 변동이 작은 전자부품을 제조할 수 있다.
도 1은, 본 발명의 전자부품인 적층 세라믹 콘덴서를 구성하는 적층체의 일례를 모식적으로 나타내는 사시도이다.
도 2는, 본 발명의 전자부품인 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 3은, 본 발명의 전자부품인 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이다.
도 4는, 도 3에서 파선으로 둘러싼 외부전극 근방 영역의 확대 단면도이다.
도 5는, 본 발명의 전자부품인 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 6(a)는, 도 5에 나타내는 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이며, 도 6(b)는, 도 5에 나타내는 적층 세라믹 콘덴서의 WT 절단면의 일례를 모식적으로 나타내는 단면도이다.
도 7(a)는, 양(兩) 단면에 인출된 내부전극층의 형상의 한 예를 나타내는 단면도이며, 도 7(b)는 양 측면에 인출된 내부전극층의 형상의 한 예를 나타내는 단면도이다.
도 8(a) 및 도 8(b)는, 적층체의 제1 단면에 도전성 시트를 부여하는 공정을 모식적으로 나타내는 공정도이다.
도 9(a), 도 9(b) 및 도 9(c)는, 적층체의 제1 단면에 도전성 시트를 부여하는 공정을 모식적으로 나타내는 공정도이다.
도 10(a) 및 도 10(b)는 도전성 페이스트에 대한 침지 공정을 모식적으로 나타내는 공정도이다.
도 11은, 각 실시예 및 비교예에서의, 제1 금속층의 최외부 두께와 중앙부 두께의 차와 직류 저항의 CV값의 관계를 나타내는 플롯이다.
도 2는, 본 발명의 전자부품인 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 3은, 본 발명의 전자부품인 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이다.
도 4는, 도 3에서 파선으로 둘러싼 외부전극 근방 영역의 확대 단면도이다.
도 5는, 본 발명의 전자부품인 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 6(a)는, 도 5에 나타내는 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이며, 도 6(b)는, 도 5에 나타내는 적층 세라믹 콘덴서의 WT 절단면의 일례를 모식적으로 나타내는 단면도이다.
도 7(a)는, 양(兩) 단면에 인출된 내부전극층의 형상의 한 예를 나타내는 단면도이며, 도 7(b)는 양 측면에 인출된 내부전극층의 형상의 한 예를 나타내는 단면도이다.
도 8(a) 및 도 8(b)는, 적층체의 제1 단면에 도전성 시트를 부여하는 공정을 모식적으로 나타내는 공정도이다.
도 9(a), 도 9(b) 및 도 9(c)는, 적층체의 제1 단면에 도전성 시트를 부여하는 공정을 모식적으로 나타내는 공정도이다.
도 10(a) 및 도 10(b)는 도전성 페이스트에 대한 침지 공정을 모식적으로 나타내는 공정도이다.
도 11은, 각 실시예 및 비교예에서의, 제1 금속층의 최외부 두께와 중앙부 두께의 차와 직류 저항의 CV값의 관계를 나타내는 플롯이다.
이하, 도면을 참조하여 본 발명의 전자부품 및 본 발명의 전자부품의 제조 방법에 대해 설명한다. 그러나 본 발명은, 이하의 구성에 한정되는 것이 아니라, 본 발명의 요지를 변경하지 않는 범위에서 적절히 변경하여 적용할 수 있다. 또한 이하에 기재하는 본 발명의 각각의 바람직한 구성을 2개 이상 조합한 것도 또한 본 발명이다.
이하, 적층체와 외부전극을 포함한 본 발명의 전자부품의 일례에 대해, 적층 세라믹 콘덴서를 예로 하여 설명한다.
도 1은, 본 발명의 전자부품인 적층 세라믹 콘덴서를 구성하는 적층체의 일례를 모식적으로 나타내는 사시도이며, 도 2는, 본 발명의 전자부품인 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다. 도 2에 나타내는 적층 세라믹 콘덴서(1)는, 도 1에 나타내는 적층체(10)의 단면에 외부전극(100)을 마련하여 이루어진다.
본 발명의 적층 세라믹 콘덴서 및 적층체에서는, 길이방향, 폭방향, 적층방향을, 도 1에 나타내는 적층체(10) 및 도 2에 나타내는 적층 세라믹 콘덴서(1)에서 각각 양 화살표(L, W, T)로 정하는 방향으로 한다. 여기서, 길이방향과 폭방향과 적층방향은 서로 직교한다. 적층방향은, 적층체(10)를 구성하는 복수의 유전체층(20)과 복수의 내부전극층(30)이 적층되어 가는 방향이다.
적층체(10)는, 6면을 가지는 대략 직방체상이며, 적층된 복수의 유전체층(20)과 복수의 내부전극층(30)을 가진다. 그리고 도 1 중에 양 화살표(T)로 나타내는 적층방향(T)으로 마주 보는 제1 주면(11) 및 제2 주면(12)과, 적층방향(T)에 직교하는, 양 화살표(W)로 나타내는 폭방향(W)으로 마주 보는 제1 측면(13) 및 제2 측면(14)과, 적층방향(T) 및 폭방향(W)에 직교하는, 양 화살표(L)로 나타내는 길이방향(L)으로 마주 보는 제1 단면(15) 및 제2 단면(16)을 포함한다.
본 명세서에서, 제1 단면(15) 또는 제2 단면(16)에 교차하면서, 적층체(10)의 적층방향을 따르는 적층체(10)의 절단면을 LT 절단면이라고 한다. 또한 제1 측면(13) 또는 제2 측면(14)에 교차하면서, 적층체(10)의 적층방향을 따르는 적층체(10)의 절단면을 WT 절단면이라고 한다. 또한 제1 측면(13), 제2 측면(14), 제1 단면(15) 또는 제2 단면(16)에 교차하면서, 적층체(10)의 적층방향에 직교하는 적층체(10)의 절단면을 LW 절단면이라고 한다.
적층체(10)는, 모서리부 및 능선부가 둥근 것이 바람직하다. 모서리부는 적층체의 3면이 교차하는 부분이며, 능선부는 적층체의 2면이 교차하는 부분이다.
적층체(10)의 L방향의 길이는, 0.4㎜ 이상 1.0㎜ 이하인 것이 바람직하다.
적층체(10)의 W방향의 길이는, 0.2㎜ 이상 0.5㎜ 이하인 것이 바람직하다.
적층체(10)의 T방향의 길이는, 0.2㎜ 이상 0.5㎜ 이하인 것이 바람직하다.
유전체층(20)은, 외층부(21)와 내층부(22)를 포함한다. 외층부(21)는 적층체(10)의 양 주면 측에 위치하고, 주면과 가장 주면에 가까운 내부전극층 사이에 위치하는 유전체층이다. 양 외층부(21)에 끼인 영역이 내층부(22)이다.
유전체층의 매수는 200매 이상, 600매 이하인 것이 바람직하다. 또한 유전체층의 매수에는, 외층부를 구성하는 유전체층의 매수를 포함하지 않는다.
유전체층 중 내층부를 구성하는 각 유전체층의 두께는, 0.4㎛ 이상 0.8㎛ 이하인 것이 바람직하다. 또한 외층부의 두께는, 20㎛ 이상 30㎛ 이하인 것이 바람직하다.
상기한 바와 같은 적층체의 각 치수의 측정은 마이크로미터에 의해 실시할 수 있고, 유전체층의 매수의 카운트는, 광학 현미경을 이용하여 실시할 수 있다.
각 유전체층으로는, 티탄산바륨(BaTiO3)으로 대표되는, 일반식 AmBO3(A 사이트는 Ba로서, Ba 이외에 Sr 및 Ca로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하고 있어도 된다. B사이트는 Ti로서, Ti 이외에 Zr 및 Hf로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하고 있어도 된다. O는 산소. m은 A사이트와 B사이트의 몰비.)로 나타내는 페로브스카이트형 화합물을 바람직하게 사용할 수 있다. 또한 티탄산칼슘(CaTiO3), 티탄산스트론튬(SrTiO3) 또는 지르콘산칼슘(CaZrO3) 등을 주성분으로 하는 세라믹 재료를 사용해도 된다. 또한 각 유전체층은, 주성분보다도 함유량이 적은 부성분으로서 Mn, Mg, Si, Co, Ni, 또는 희토류 등을 포함하고 있어도 된다.
내부전극층은 Ni, Cu, Ag, Pd, Ag-Pd 합금 또는 Au 등의 금속 재료를 포함하고 있는 것이 바람직하다. 또한 유전체층에 포함되는 세라믹 재료와 동일 조성계의 유전체 재료를 포함하고 있는 것도 바람직하다.
내부전극층의 매수는 2매 이상인 것이 바람직하고, 500매 이하인 것이 바람직하다. 또한 내부전극층의 두께는, 0.3㎛ 이상인 것이 바람직하고, 1.0㎛ 이하인 것이 바람직하다.
도 3은, 본 발명의 전자부품인 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이다. 도 3은, 도 2에서의 A-A선 단면도이기도 하다.
도 3에 나타내는 바와 같이, 복수의 내부전극층(30)은, 적층방향으로 배치된 제1 내부전극층(35) 및 제2 내부전극층(36)을 포함한다. 제1 내부전극층(35)은 제1 단면(15)에 노출되고, 제2 내부전극층(36)은 제2 단면(16)에 노출된다. 제1 내부전극층(35)과 제2 내부전극층(36)이 유전체층(20)을 끼고 대향하는 대향 전극부에서 정전 용량이 발생한다.
각 내부전극층(30)은, 적층방향으로 봤을 때 대략 직사각형상이다.
유전체층(20)을 끼고 제2 내부전극층(36)과 대향하는 제1 내부전극층(35)은, 유전체층(20)을 끼고 제2 내부전극층(36)과 대향하는 대향 전극부와, 대향 전극부로부터 제1 단면(15)에 인출되어 제1 단면(15)에 노출되는 인출 전극부를 가진다. 유전체층(20)을 끼고 제1 내부전극층(35)과 대향하는 제2 내부전극층(36)은, 유전체층(20)을 끼고 제1 내부전극층(35)의 대향 전극부와 대향하는 대향 전극부와, 대향 전극부로부터 제2 단면(16)에 인출되어 제2 단면(16)에 노출되는 인출 전극부를 가진다. 대향 전극부와, 제1 단면 또는 제2 단면 사이에 위치하는, 인출 전극부를 포함하는 적층체의 부분은 L갭이라고도 한다.
또한 대향 전극부와, 제1 측면 또는 제2 측면 사이에 위치하는 적층체의 부분은 W갭이라고도 한다.
외부전극(100)은, 제1 외부전극(110) 및 제2 외부전극(120)을 포함한다. 제1 외부전극(110)은, 적층체(10)의 제1 단면(15)에 배치되면서, 제1 단면(15)으로부터 제1 주면(11), 제2 주면(12), 제1 측면(13) 및 제2 측면(14)의 각각의 일부로 연장되어 있다. 제1 외부전극(110)은, 제1 단면(15)에서 각 제1 내부전극층(35)과 접속되어 있다. 제2 외부전극(120)은, 적층체(10)의 제2 단면(16)에 배치되면서, 제2 단면(16)으로부터 제1 주면(11), 제2 주면(12), 제1 측면(13) 및 제2 측면(14)의 각각의 일부로 연장되어 있다. 제2 외부전극(120)은, 제2 단면(16)에서 각 제2 내부전극층(36)과 접속되어 있다.
외부전극의 구성의 상세를, 제1 외부전극(110)에 대해 설명한다. 제1 외부전극(110)은, 제1 내부전극층(35)과 접속하는 제1 금속층(61)과, 제1 금속층(61) 상에 배치된 제2 금속층(62)과, 제2 금속층(62) 상에 배치된 도금층(63)을 포함한다. 또한 제2 외부전극(120)의 구성도 제1 외부전극(110)과 동일하게 할 수 있다. 단, 본 발명의 전자부품에서, 제1 금속층은 제1 단면에 배치된 제1 외부전극에만 마련되어 있어도 된다.
제1 금속층은, 제2 금속층보다도 비저항값이 높은 층이며, 저항층으로서 기능한다.제1 금속층의 비저항값은 1mΩ 이상, 1Ω 이하인 것이 바람직하다.
제1 금속층과 제2 금속층의 비저항값은, HP제 3584A에 의해 측정할 수 있다.
구체적으로는, 제1 금속층 또는 제2 금속층이 되는 시트를 제작하고, 시트를 두 개의 랜드에 걸치도록 배치한다. 두 개의 랜드에 HP제 3584A의 프로브를 댐으로써 저항값을 측정한다. 또한 시트의 단면적을, 접촉식의 표면 조도계 혹은 레이저 변위계에 의해 측정한다.
그리고 저항값을 단면적으로 나눔으로써 비저항값을 산출한다.
제1 금속층은 금속, 금속 산화물 및 유리로 이루어지는 군으로부터 선택된 적어도 1종의 화합물을 포함하는 층인 것이 바람직하다.
금속으로는 Ag, Ni, Cu, Au 및 Pd로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 것이 바람직하다. 이들 중에서는 Ni를 포함하는 것이 보다 바람직하다. Ni는 입경을 미세하게 할 수 있기 때문이다.
금속 산화물은, 도전성 분말을 포함하는 것이 바람직하고, 도전성 분말로는 산화인듐주석, 알루미나 및 지르코니아로 이루어지는 군이 선택된 적어도 1종의 화합물을 포함하는 것이 바람직하다. 도전성 분말이 산화인듐주석을 포함하는 것이 보다 바람직하다.
유리로는, BaO-SrO-B2O3-SiO2계 유리, Bi2O3-B2O3-SiO2-ZnO-Al2O3계 유리, ZnO-B2O3-SiO2-Al2O3계 유리 등을 사용할 수 있다.
제1 금속층의 두께는, 그 최외부와 중앙부에서 두께의 차가 5㎛ 이하로 되어 있고, 두께 불균형이 작은 금속층으로 되어 있다. 이를 구체적으로 도면을 이용하여 설명한다.
도 4는, 도 3에서 파선으로 둘러싼 외부전극 근방의 영역의 확대 단면도이다.
제1 내부전극층(35) 중 적층방향의 가장 외측에 배치된 내부전극층을 최외 내부전극층(35a) 및 최외 내부전극층(35b)으로 한다.
최외 내부전극층(35a) 상에서의 제1 금속층(61)의 두께는 도 4에 양 화살표(X2)로 나타내는 두께이며, 최외 내부전극층(35b) 상에서의 제1 금속층(61)의 두께는 도 4에 양 화살표(X3)로 나타내는 두께이다. 양 화살표(X2) 및 양 화살표(X3)로 나타내는 두께를 각각 제1 금속층의 최외부 두께로 한다.
적층방향의 중앙에서의 제1 금속층(61)의 두께는 도 4에 양 화살표(X1)로 나타내는 두께이다. 양 화살표(X1)로 나타내는 두께를 제1 금속층의 중앙부 두께로 한다. 적층방향의 중앙은, 2군데 있는 최외 내부전극층의 중점으로서 정하면 된다.
본 명세서에서, 제1 금속층의 최외부 두께와 제1 금속층의 중앙부 두께의 차가 5㎛ 이하라는 것은, 제1 금속층의 최외부 두께의 2군데에서의 평균값과, 제1 금속층의 중앙부 두께의 차가 5㎛ 이하라는 것을 의미한다.
또한 제1 금속층의 최외부 두께와 제1 금속층의 중앙부 두께의 차는 2㎛ 이하인 것이 바람직하다.
또한 편의상, 제1 금속층의 중앙부 두께와 제1 금속층의 최외부 두께의 차를 구하고 있지만, 한쪽의 최외 내부전극층 상으로부터 다른 쪽의 최외 내부전극층 상까지의 전체에 걸쳐, 제1 전극층의 두께의 최댓값과 최솟값의 차를 구해도 된다.
또한 제1 금속층의 두께에 관하여, 한쪽의 최외 내부전극층 상으로부터 다른 쪽의 최외 내부전극층 상까지의 전체에 걸쳐, 제1 전극층의 두께의 최댓값과 최솟값의 차가 5㎛ 이하인 것이 보다 바람직하다. 제1 전극층의 양단은 최외 내부전극층의 더 외측에 위치하지만 그 부분은 두께가 얇아지기기 쉽다. 상기 규정은 최외 내부전극층보다도 외측에 위치하는 부분을 제외한, 제1 전극층이 내부전극층과 접속하는 위치의 전체에 걸쳐 제1 전극층이 특별히 두꺼운 부분이나 얇은 부분이 없다는 것을 의미하고 있다.
제1 금속층의 두께는, LT 절단면이 노출되도록 적층체를 폭방향의 1/2의 깊이까지 연마하고, 적층 단면의 전자화상을 얻어 제1 금속층의 두께를 측정함으로써 얻을 수 있다.
제1 금속층의 두께는 3㎛ 이상, 30㎛ 이하인 것이 바람직하다. 보다 바람직하게는, 3㎛ 이상, 20㎛ 이하이다. 제1 금속층의 두께가 5㎛ 이상, 20㎛ 이하인 경우, 제1 금속층의 최외부 두께와 제1 금속층의 중앙부 두께의 차는 2㎛ 이하인 것이 바람직하다.
또한 제1 금속층의 두께는, 3㎛ 이상, 5㎛ 이하인 것이 더 바람직하다. 제1 금속층의 두께가 3㎛ 이상, 5㎛ 이하인 경우, 제1 금속층의 최외부 두께와 제1 금속층의 중앙부 두께의 차는 1㎛ 이하인 것이 바람직하다.
또한 상기한 제1 금속층의 두께는, 제1 금속층의 중앙부 두께 및 2군데 있는 제1 금속층의 최외부 두께의 평균값으로서 정한다.
제2 금속층은, 유리와 금속을 포함하는 층인 것이 바람직하다. 또한 유리와 금속을 포함하는 도전성 페이스트를 적층체에 도포하여 베이킹한 베이킹층인 것이 바람직하다. 베이킹층은 1층이어도 되고 복수 층이어도 된다.
베이킹층의 가장 두꺼운 부분의 두께는, 1㎛ 이상, 50㎛ 이하인 것이 바람직하다. 베이킹층이 복수 층인 경우, 베이킹층의 두께는 복수 층의 합계 두께로서 정한다.
또한 베이킹층의 최외부와 중앙부에서의 두께의 차는, 제1 금속층의 최외부와 중앙부에서의 두께의 차보다도 큰 것이 바람직하다.
도 4에서 제2 전극층(62)이 베이킹층뿐인 경우의 예로서, 상기 두께의 차에 대해 설명한다. 최외 내부전극층(35a) 상에서의 베이킹층(62)의 두께는 도 4에 양 화살표(Y2)로 나타내는 두께이며, 최외 내부전극층(35b) 상에서의 베이킹층(62)의 두께는 도 4에 양 화살표(Y3)로 나타내는 두께이다. 양 화살표(Y2) 및 양 화살표(Y3)로 나타내는 두께를 각각 베이킹층의 최외부 두께로 한다.
적층방향의 중앙에서의 베이킹층(62)의 두께는 도 4에 양 화살표(Y1)로 나타내는 두께이다. 양 화살표(Y1)로 나타내는 두께를 베이킹층의 중앙부 두께로 한다. 적층방향의 중앙은, 2군데 있는 최외 내부전극층의 중점으로서 정하면 된다.
통상, 베이킹층의 중앙부 두께는, 베이킹층의 최외부 두께보다도 커지므로, 베이킹층의 최외부와 중앙부에서의 두께의 차는, 베이킹층의 중앙부 두께로부터, 베이킹층의 최외부 두께의 2군데에서의 평균값을 뺀 값으로서 산출할 수 있다. 이렇게 하여 구한, 베이킹층의 최외부와 중앙부에서의 두께의 차가, 제1 금속층의 최외부 두께와 제1 금속층의 중앙부 두께의 차보다도 커져 있다.
제2 금속층은, 1층 또는 복수 층의 수지층을 포함하고 있어도 된다. 제2 금속층이 수지층을 포함하는 경우, 상기 베이킹층 상에 수지층이 마련되어 있는 것이 바람직하다.
또한 수지층은, 도전성 입자와 열변화성 수지를 포함하고 있어도 된다. 수지층이 도전성 입자를 포함하는 경우는, 베이킹층을 형성하지 않고 수지층이 마련되어 있어도 되지만, 제2 금속층의 비저항값이 제1 금속층의 비저항값보다 낮아지도록 도전성 입자의 배합량 등을 조정한다.
수지층의 가장 두꺼운 부분의 두께는 5㎛ 이상, 100㎛ 이하인 것이 바람직하다. 수지층이 복수 층인 경우, 수지층의 두께는 복수 층의 합계 두께로서 정한다.
제2 금속층을 구성하는 금속으로는, Cu, Ni, Ag, Pd, Ag-Pd 합금 및 Au로 이루어지는 군으로부터 선택된 적어도 1개의 금속을 포함하는 것이 바람직하고, Cu를 포함하는 것이 더 바람직하다. 상기 금속의 입자를 수지층에 포함되는 도전성 입자로서 사용해도 된다.
또한 제2 금속층으로서의 베이킹층을 구성하는 유리로는, BaO-SrO-B2O3-SiO2계 유리, Bi2O3-B2O3-SiO2-ZnO-Al2O3계 유리, ZnO-B2O3-SiO2-Al2O3계 유리 등을 사용할 수 있다.
도금층은, Cu, Ni, Ag, Pd, Ag-Pd 합금 및 Au로 이루어지는 군으로부터 선택된 적어도 1개의 금속을 포함하는 층인 것이 바람직하다.
도금층은 유리를 포함하지 않는 층인 것이 바람직하다.
또한 도금층은 그 단위 체적당 금속의 함유 비율이 99체적% 이상인 것이 바람직하다.
도금층은 1층이어도 되고 복수 층이어도 된다. 바람직하게는, 제2 금속층 상에 마련된 Ni 도금층과 그 위에 마련된 Sn 도금층으로 이루어지는 구조이다.
Ni 도금층을 가지면, 전자부품을 실장할 때의 솔더에 의해 제2 금속층이 침식되는 것을 방지할 수 있고, Sn 도금층을 가지면, 전자부품을 실장할 때의 솔더의 습윤성이 향상되어 전자부품의 실장이 용이해진다.
또한 도금층 1층당 두께는, 1㎛ 이상인 것이 바람직하다.
도금층은, 도금층을 구성하는 금속이 두께방향을 따라 도금 성장한 것이 바람직하다.
또한 본 발명의 전자부품은, 적층체의 측면에 외부전극을 더 포함하고 있어도 된다.
이하, 본 발명의 전자부품의 다른 형태의 일례에 대해 설명한다.
도 5는, 본 발명의 전자부품인 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 5에 나타내는 적층 세라믹 콘덴서(2)는, 내부전극층의 구성이 도 1에 나타내는 적층체와는 다른 적층체(300)와, 적층체(300)의 단면에 배치된 외부전극(100)과, 적층체(300)의 측면에 배치된 외부전극(200)을 포함하여 이루어진다.
외부전극(100)과 적층체(300)의 위치 관계는, 도 2에 나타내는 적층 세라믹 콘덴서(1)과 동일하다.
외부전극(200)은, 제3 외부전극(210) 및 제4 외부전극(220)을 포함한다. 제3 외부전극(210)은, 적층체(300)의 제1 측면(313)에 배치되면서, 제1 측면(313)으로부터 제1 주면(311) 및 제2 주면(312)의 각각의 일부로 연장되어 있다.
제4 외부전극(220)은, 적층체(300)의 제2 측면(314)에 배치되면서, 제2 측면(314)로부터 제1 주면(311) 및 제2 주면(312)의 각각의 일부로 연장되어 있다.
도 6(a)는, 도 5에 나타내는 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이다. 도 6(a)는, 도 5에서의 B-B선 단면도이기도 하다. 도 6(b)는, 도 5에 나타내는 적층 세라믹 콘덴서의 WT 절단면의 일례를 모식적으로 나타내는 단면도이다. 도 6(b)는, 도 5에서의 C-C선 단면도이기도 하다. 도 7(a)는, 양 단면에 인출된 내부전극층의 형상의 한 예를 나타내는 단면도이며, 도 7(b)는 양 측면에 인출된 내부전극층의 형상의 한 예를 나타내는 단면도이다. 도 7(a) 및 도 7(b)는 LW 절단면도이다.
내부전극층은, 제1 내부전극층(335) 및 제2 내부전극층(336)으로 이루어지며, 유전체층(320)을 끼고 대향하고 있다.
제1 내부전극층(335)은, 제1 단면(315) 및 제2 단면(316)에 인출되어 있고, 제2 내부전극층(336)은, 제1 측면(313) 및 제2 측면(314)에 인출되어 있다.
제1 외부전극(110)은 제1 단면(315)에서 제1 내부전극층(335)과 접속되어 있고, 제2 외부전극(120)은 제2 단면(316)에서 제1 내부전극층(335)과 접속되어 있다. 제3 외부전극(210)은 제1 측면(313)에서 제2 내부전극층(336)과 접속되어 있고, 제4 외부전극(220)은 제2 측면(314)에서 제2 내부전극층(336)과 접속되어 있다.
적층체(300)의 단면에 배치되는 제1 외부전극(110)의 구성은, 도 2에 나타내는 적층 세라믹 콘덴서(1)의 경우와 동일하게 할 수 있고, 제1 내부전극층(335)과 접속하는 제1 금속층(61)과, 제1 금속층(61) 상에 배치된 제2 금속층(62)과, 제2 금속층(62) 상에 배치된 도금층(63)을 포함한다.
제1 금속층은, 제2 금속층보다도 비저항값이 높고, 내부전극층 중 적층방향의 가장 외측에 배치된 최외 내부전극층 상에서의 제1 금속층의 두께인 제1 금속층의 최외부 두께와, 적층방향의 중앙에서의 제1 금속층의 두께인 제1 금속층의 중앙부 두께의 차가 5㎛ 이하이다.
제1 금속층, 제2 금속층 및 도금층의 바람직한 구성도 도 2에 나타내는 적층 세라믹 콘덴서(1)의 경우와 동일하게 할 수 있다.
제2 외부전극(120)의 구성도 제1 외부전극(110)과 동일하게 할 수 있다.
적층체(300)의 측면에 배치되는 제3 외부전극(210) 및 제4 외부전극(220)은, 제1 금속층을 포함하고 있을 필요는 없고, 제2 내부전극층(336)과 접속하는 제2 금속층(62)과 제2 금속층(62) 상에 배치된 도금층(63)을 포함한다.
단, 제1 외부전극 및 제2 외부전극과 같이 저항층으로서 작용하는 제1 금속층이 마련되어 있어도 되고, 이 경우, 제1 금속층의 두께의 불균형은 커도 되고 작아도 된다.
적층체의 측면에 배치되는 외부전극을 구성하는 각 층의 재료는, 적층체의 단면에 배치되는 외부전극을 구성하는 각 층의 재료와 동일하게 할 수 있다.
여기까지, 전자부품이 적층 세라믹 콘덴서인 경우를 예로 하여 본 발명의 전자부품에 대해 설명했지만, 적층체와 외부전극을 포함한 본 발명의 전자부품은 적층 세라믹 콘덴서에 한정되는 것이 아니다.
적층 세라믹 콘덴서 이외의 전자부품의 경우, 유전체층을 구성하는 세라믹으로서, PZT계 세라믹 등의 압전체 세라믹, 스피넬계 세라믹 등의 반도체 세라믹, 페라이트 등의 자성체 세라믹을 사용할 수 있다.
압전체 세라믹을 사용한 경우는 압전부품으로서 기능하고, 반도체 세라믹을 사용한 경우는 서미스터로서 기능하며, 자성체 세라믹을 사용한 경우는 인덕터로서 기능한다. 단, 인덕터의 경우는 내부전극층은 코일상의 도체가 된다.
이하에, 본 발명의 전자부품의 제조 방법에 대해, 적층 세라믹 콘덴서를 제조하는 경우를 예로 하여 설명한다.
(1) 적층체의 준비
적층체의 준비는, 예를 들면 아래와 동일하게 하여 실시할 수 있다.
유전체층의 원료가 되는 세라믹과 유기물 및 용매 등이 혼합된 세라믹 슬러리를, PET 필름 등의 캐리어 필름 상에, 스프레이 코팅, 다이 코팅, 스크린 인쇄 등의 방법에 의해 시트형상으로 도포함으로써 유전체 시트를 얻는다. 유전체 시트의 두께는 0.6㎛ 이상, 1.2㎛ 이하가 바람직하다.
Ni분 등의 금속 재료, 용제, 분산제 및 바인더 등으로 이루어지는, 내부전극층 형성용의 도전성 페이스트를 조제한다. 내부전극층 형성용의 도전성 페이스트를 유전체 시트 상에 스크린 인쇄, 그라비어 인쇄 등의 방법으로 인쇄하여 내부전극 패턴을 형성한다.
인쇄된 내부전극 패턴의 두께는 0.6㎛ 이상, 2.0㎛ 이하가 바람직하다.
내부전극 패턴이 형성된 내층부용 유전체 시트와, 내부전극 패턴이 형성되어 있지 않은 외층부용 유전체 시트를 소정 매수 적층하여 적층 시트를 얻는다.
적층 시트를 강체 프레스 혹은 정수압 프레스에 의해 압착하여 적층 블록을 얻는다. 소정 온도로 압착함으로써 유전체 시트끼리를 접착시킬 수 있다. 또한 최외층에 일정 두께의 수지 시트를 배치함으로써 내부전극 패턴이 형성되어 있지 않은 부분에 압력이 가해져, 유전체 시트끼리의 접착력을 높일 수 있다.
적층 블록을 다이싱, 프레스 커팅 등의 방법으로 칩상으로 개편화한다. 그 결과, 단면에 내부전극층이 노출된 칩이 얻어진다.
칩을 소정의 조건으로 소성함으로써 적층체가 얻어진다.
계속해서, 적층체와 연마재를 배럴에 수용하여 배럴에 회전 운동을 주고 적층체의 모서리부를 둥글게 하는, 배럴 연마를 실시하는 것이 바람직하다.
(2) 도전성 시트의 부여
적층체의 제1 단면에 제1 금속층이 되는 도전성 시트를 부여한다.
먼저, 도전성 시트를 준비한다. 도전성 시트는, 제1 금속층이 되는 원료를 포함하는 시트이며, 수지, 용제, 분산제, 금속 분말, 유리, 산화물 분말 등 중 필요한 것을 포함하는 도전성 슬러리로부터 얻어지는 시트이다.
도전성 슬러리를 PET 필름 등의 캐리어 필름 상에, 스프레이 코팅, 다이 코팅, 스크린 인쇄 등의 방법에 의해 시트형상으로 도포하고 건조함으로써, 캐리어 필름 상에 도전성 시트가 얻어진다.
도전성 슬러리의 도포 두께는 3㎛ 이상, 45㎛ 이하인 것이 바람직하다.
도전성 슬러리의 바람직한 배합예는 이하와 같다.
Ni 분말: 1중량% 이상, 40중량% 이하
산화인듐주석 분말: 10중량% 이상, 50중량% 이하
유리: 15중량% 이상, 30중량% 이하
수지: 20중량% 이상, 40중량% 이하
용제: 20중량% 이상, 50중량% 이하
분산제: 1중량% 이상, 10중량% 이하
또한 Ni 분말을 대신하여 Cu 분말 또는 Ag 분말을 사용하는 것도 바람직하다.
도 8(a) 및 도 8(b), 그리고 도 9(a), 도 9(b) 및 도 9(c)는, 적층체의 제1 단면에 도전성 시트를 부여하는 공정을 모식적으로 나타내는 공정도이다.
이하, 도면을 참조하여 적층체의 제1 단면에 도전성 시트를 부여하는 방법에 대해 설명한다.
도 8(a)에 나타내는 바와 같이, 기재(412)에 점착층(411)이 형성된 점착 시트(410)를 준비하고, 적층체(10)의 제2 단면(16)을 점착층(411)에 점착 보유시킨다.
점착 시트(410)로는, 발포 박리 시트 등, 점착력을 조정할 수 있는 시트를 사용하는 것이 바람직하다.
도 8(b)에 나타내는 바와 같이, 캐리어 필름(421)에 지지된 도전성 시트(420)를 준비하고, 가열판(422) 상에 올려 놓는다.
그리고 도전성 시트(420)에 적층체(10)의 제1 단면(15)을 접촉시킨다. 도전성 시트(420)와 적층체(10)의 제1 단면(15)이 접촉한 상태에서 가열판(422)을 이용하여 가열을 실시한다.
가열의 온도는, 도전성 시트에 포함되는 수지의 상전이점 이상의 온도로 하는 것이 바람직하다. 도전성 시트와 적층체를 접촉시켜 수지의 상전이점보다 높은 온도로 가열함으로써 도전성 시트가 적층체와 유착되기 쉬워진다.
또한 도전성 시트는, 캐리어 필름으로부터 벗긴 상태로 적층체의 단면에 접촉시켜도 된다. 캐리어 필름으로부터 벗긴 상태라면, 후술하는 펀칭 공정을 실시하기 쉽다. 한편, 캐리어 필름으로 지지시켜 두면 얇은 도전성 시트를 사용하는 경우에는 유리하다. 또한 도전성 시트를 복수 층 사용해도 된다.
가열판에 의한 가열은 필수가 아니며, 가열을 실시하지 않는 경우에는, 적층체의 제1 단면에 용제를 도포한 후에 도전성 시트에 접촉시키는 것이 바람직하다.
계속해서, 도전성 시트와 적층체의 제1 단면을 접촉시킨 상태로 방열을 실시한다. 방열은 공냉팬이나 펠티에(Peltier) 소자 등을 이용하여 실시할 수 있다. 또한 자연 방열이어도 된다.
방열시킴으로써 후술하는 펀칭 공정을 실시하기 쉬워진다.
다음으로, 도 9(a)에 나타내는 바와 같이, 가열판(422)을 대신하여 탄성체(430)를 배치하고, 점착 시트(410) 측으로부터 적층체(10)를 가압함으로써 도전성 시트(420)의 펀칭을 실시한다. 펀칭된 도전성 시트(420)가 적층체(10)의 제1 단면(15)에 부여된다.
사용하는 탄성체는 25℃ 이하의 온도로 하는 것이 바람직하다. 도전성 시트에 포함되는 수지에 의해 도전성 시트가 변형되면 적층체의 모서리부에서 펀칭하는 것이 어렵기 때문이다. 또한 탄성체의 탄성률은, 50㎫ 이하인 것이 바람직하고, 탄성체의 두께는 5㎜ 이하인 것이 바람직하다.
다음으로, 도 9(b)에 나타내는 바와 같이, 도전성 시트(420) 이외의 시트인, 캐리어 필름(421)과 탄성체(430)를 박리한다. 박리 방법은 한정되는 것이 아니지만, 도 9(b)에 나타내는 바와 같이 벗겨 내는 바와 같은 박리 방법이라면 부여된 도전성 시트가 적층체의 제1 단면으로부터 벗겨지기 어려우므로 바람직하다.
또한 캐리어 필름과 탄성체의 박리는, 후술하는 가열 압착 후에 실시해도 된다.
다음으로, 도 9(c)에 나타내는 바와 같이, 가열판(422)에 도전성 시트(420)를 접촉시켜 점착 시트(410) 측으로부터 적층체(10)를 가압하고, 적층체(10)와 도전성 시트(420)를 가열 압착시킨다. 가열 압착에 의해 적층체의 제1 단면에 도전성 시트가 견고하게 부여된다.
가열 온도는 200℃ 이하인 것이 바람직하다. 또한 도전성 시트가 연화되는 상전이점 이하의 온도로 하는 것이 바람직하다.
또한 이 공정은, 도전성 시트를 펀칭했을 때, 도전성 시트가 충분히 적층체에 고착되어 있으면 필요하지 않다.
상기 공정에 의해 적층체의 제1 단면에 도전성 시트를 부여할 수 있다.
적층체의 제1 단면에 부여된 도전성 시트는 제1 전극층이 된다.
또한 필요에 따라, 적층체의 제2 단면에도 동일한 방법에 의해 도전성 시트를 부여해도 된다. 이 경우, 적층체의 제1 단면에 부여한 도전성 시트를 점착 시트에 접촉시켜 동일한 공정을 실시한다.
또한 상기 공정에서, 도전성 시트로는, 파단 강도가 1㎫ 이상, 50㎫ 이하인 것을 사용하는 것이 바람직하고, 파단 변형이 50% 이하인 것을 사용하는 것이 바람직하다.
도전성 시트의 펀칭 시에는, 배럴 연마 후의 적층체를 사용하기 때문에, 적층체의 모서리부가 둥글게 되어 있다. 적층체의 모서리부가 둥근 것이 불균일하면, 도전성 시트의 펀칭이 불안정해지는 원인이 된다. 이를 안정시키기 위해, 펀칭 시의 압력이나 온도의 조정, 펀칭 전의 가열 시의 압력, 온도 혹은 시간의 조정, 도전성 시트의 조제에 사용하는 수지의 종류의 변경 등을 실시하는 것이 바람직하다.
(3) 도전성 페이스트에 대한 침지
다음으로, 도전성 시트가 부여된 적층체의 제1 단면을, 제2 금속층이 되는 도전성 페이스트에 침지한다.
도 10(a) 및 도 10(b)는 도전성 페이스트에 대한 침지 공정을 모식적으로 나타내는 공정도이다.
먼저, 베이스(500) 상에, 제2 금속층이 되는 도전성 페이스트(510)를 일정한 두께로 층상으로 형성한다.
도전성 페이스트(510)는, 제2 금속층이 되는 원료를 포함하는 페이스트이고, 제2 금속층을 구성하는 금속 분말, 유리, 분산제, 용제 등을 포함하고 있으며, 일정한 점도를 가지고 있는 것이 바람직하다. 도전성 페이스트(510)에, 도전성 시트(420)가 부여된 적층체(10)의 제1 단면(15)을 침지하고 꺼냄으로써 제2 금속층이 되는 도전성 페이스트가 부여된다.
도전성 페이스트의 과잉 도포를 방지하기 위해, 미리 적층체의 표면에 발유(撥油) 처리를 해 두는 것이 바람직하다.
꺼낸 후 건조를 실시하는 것이 바람직하다.
또한 건조 후, 다른 도전성 페이스트에 침지하고 도전성 페이스트를 복수 회부여해도 된다.
또한 도전성 페이스트의 부여 후, 평판에 대고 누름으로써 단면의 평탄성 향상 및 박막화를 촉진시켜도 된다.
계속해서, 제2 단면에도 동일하게 하여 도전성 페이스트를 부여한다.
양 단면에 도전성 페이스트를 부여한 후 600℃ 이상, 800℃ 이하의 온도에서 가열함으로써 베이킹층으로서의 제2 금속층으로 할 수 있다.
가열 방법은 히터에 의한 것, 원적외선에 의한 것 등 다양한 가열 방법을 사용할 수 있다. 또한 베이킹층이 아닌 제2 금속층으로 하는 경우는, 가열은 필수가 아니다.
(4) 도금층의 형성
제2 금속층 상에, 도금 처리에 의해 도금층을 형성한다. 바람직하게는 Ni 도금, Sn 도금 순으로 도금층을 형성한다. 또한 도금 방법으로는 전해 도금 등의 다양한 방법을 사용할 수 있다.
이들의 공정을 거쳐, 본 발명의 전자부품으로서의 적층 세라믹 콘덴서를 제조할 수 있다.
또한 도 5에 나타내는 형태의 적층 세라믹 콘덴서를 제조하는 경우, 내부전극 패턴을 변경하여 적층체를 제작하고, 적층체의 측면에 도전성 페이스트를 부여하여 외부전극을 형성하면 된다.
실시예
이하, 본 발명의 전자부품을 보다 구체적으로 개시한 실시예를 나타낸다. 또한 본 발명은, 이들의 실시예만으로 한정되는 것이 아니다.
(실시예 1~4)
1) 적층 세라믹 콘덴서의 제작
세라믹 원료로서의 BaTiO3에, 폴리비닐부티랄계 바인더, 가소제 및 유기 용제로서의 에탄올을 더하고, 이들을 볼 밀에 의해 습식 혼합하여 세라믹 슬러리를 제작했다. 다음으로, 이 세라믹 슬러리를 립 방식에 의해 시트 성형하여 직사각형의 세라믹 그린 시트를 얻었다. 다음으로, 상기 세라믹 그린 시트 상에, Ni를 함유하는 도전성 페이스트를 스크린 인쇄하여, Ni를 주성분으로 하는 내부전극 패턴을 형성했다. 다음으로, 내부전극 패턴이 형성된 세라믹 그린 시트를, 내부전극층이 인출되어 있는 측이 엇갈리도록 복수 매 적층하여, 콘덴서 본체가 되어야 할 미가공의 적층 시트를 얻었다. 다음으로, 이 미가공의 적층 시트를 가압 성형하고, 다이싱에 의해 분할하여 칩을 얻었다. 얻어진 칩을 N2 분위기 중에서 가열하고 바인더를 연소시킨 후, H2, N2 및 H2O 가스를 포함하는 환원성 분위기 중에서 소성하여 소결한 적층체를 얻었다. 적층체의 구조는, 복수의 유전체층과 복수의 내부전극층을 가지는 구조이다.
이 적층체에 대하여 배럴 연마를 실시하여 적층체의 모서리부를 둥글게 했다.
2) 도전성 시트의 부여
도전성 슬러리로서 하기 조성의 슬러리를 조제했다.
Ni 분말: 1중량% 이상, 40중량% 이하
산화인듐주석 분말: 10중량% 이상, 50중량% 이하
유리: 15중량% 이상, 30중량% 이하
수지: 20중량% 이상, 40중량% 이하
용제: 20중량% 이상, 50중량% 이하
분산제: 1중량% 이상, 10중량% 이하
상기 조성의 도전성 슬러리를 캐리어 필름 상에 도포하여, 각각 실시예 1~4 4종류의 두께의 도전성 시트를 제작하고, 도전성 시트를 적층체의 단면과 접촉시켜 가열하고 방열 후에 도전성 시트를 펀칭했다.
캐리어 필름을 박리한 후 적층체의 단면에 부여한 도전성 시트를 가열판에 접촉시키고 가압하여 도전성 시트를 적층체의 단면에 고착시켰다.
도전성 시트는 적층체의 제1 단면과 제2 단면의 양쪽에 부여했다.
3) 도전성 페이스트에 대한 침지
제2 전극층이 되는 도전성 페이스트로서, 글라스 프릿과 Cu분을 함유하는 도전성 페이스트를 조제했다.
도전성 시트가 부여된 적층체의 단면을, 제2 금속층이 되는 도전성 페이스트에 침지하고 꺼낸 후, 소성을 실시하여 제2 전극층을 형성했다.
제2 전극층 상에 도금 처리에 의해 Ni 도금층 및 Sn 도금층을 마련하여 적층 세라믹 콘덴서를 제조했다.
(비교예 1)
실시예 1의 도전성 슬러리을 대신하여 도전성 페이스트를 준비하고, 도전성 페이스트에 적층체의 단면을 침지하여 건조함으로써 내부전극층과 접속하는 제1 금속층을 형성했다.
그 후의 제2 전극층이 되는 도전성 페이스트에 대한 침지 및 도금 처리는 각 실시예와 동일하게 하여 적층 세라믹 콘덴서를 제조했다.
(특성 평가)
다음으로, 각 실시예 및 비교예에서 제조한 적층 세라믹 콘덴서에 대해, 이하와 같은 평가를 실시했다.
(제1 금속층의 두께 측정)
외부전극을 포함하도록 폭방향 중앙부까지 적층 세라믹 콘덴서를 연마하고, 연마면의 연마 맺힘(polishing drip)을 제거했다.
외부전극의 가장 두꺼운 부분으로부터 적층체를 향하는 가상선을 긋고, 가상선을 포함하는 제1 금속층을 SEM에 의해 150㎛×150㎛(1k배)의 면적으로 촬상했다. 한 시야에서는 촬영할 수 없으므로, 사이즈에 따라 복수 시야에서 내부전극 전체가 들어가도록 촬영했다. 또한 촬영할 때에 일부 겹치도록 촬영했다. 촬상한 화상으로부터 최외 내부전극층 상에서의 제1 금속층의 두께와, 적층방향 중앙에서의 제1 금속층의 두께를 측정하여, 제1 금속층의 최외부 두께와 제1 금속층의 중앙부 두께의 차를 구했다.
각 실시예 및 비교예에 대하여 50개의 적층 세라믹 콘덴서에 대해 측정을 실시하고, 상기 차의 값의 평균값을 구하여 도 11의 가로축에 플롯했다.
(저항값의 측정)
각 실시예 및 비교예에서 제조한 적층 세라믹 콘덴서에 대해, LCR 미터(애질런트 테크놀로지사제 E4980)로 1㎒에서 측정한 ESR을 취득하고 그들의 CV값을 계산했다. 각 실시예 및 비교예에 대하여 50개의 적층 세라믹 콘덴서에 대해 측정을 실시하고, 상기 CV값의 평균값을 구하여 도 11의 세로축에 플롯했다.
도 11은, 각 실시예 및 비교예에서의, 제1 금속층의 최외부 두께와 중앙부 두께의 차와 직류 저항의 CV값의 관계를 나타내는 플롯이다.
이 도면으로부터 알 수 있는 바와 같이, 제1 금속층의 최외부 두께와 중앙부 두께의 차가 5㎛ 이하인 경우에 저항값의 변동이 작은 전자부품으로 할 수 있다.
1, 2: 적층 세라믹 콘덴서
10, 300: 적층체
11, 311: 제1 주면
12, 312: 제2 주면
13, 313: 제1 측면
14, 314: 제2 측면
15, 315: 제1 단면
16, 316: 제2 단면
20, 320: 유전체층
30: 내부전극층
35a, 35b: 최외 내부전극층
35, 335: 제1 내부전극층
36, 336: 제2 내부전극층
61: 제1 금속층
62 제2 금속층
63: 도금층
100: 외부전극(적층체의 단면에 배치된 외부전극)
110: 제1 외부전극
120: 제2 외부전극
200: 외부전극(적층체의 측면에 배치된 외부전극)
210: 제3 외부전극
220: 제4 외부전극
420: 도전성 시트
10, 300: 적층체
11, 311: 제1 주면
12, 312: 제2 주면
13, 313: 제1 측면
14, 314: 제2 측면
15, 315: 제1 단면
16, 316: 제2 단면
20, 320: 유전체층
30: 내부전극층
35a, 35b: 최외 내부전극층
35, 335: 제1 내부전극층
36, 336: 제2 내부전극층
61: 제1 금속층
62 제2 금속층
63: 도금층
100: 외부전극(적층체의 단면에 배치된 외부전극)
110: 제1 외부전극
120: 제2 외부전극
200: 외부전극(적층체의 측면에 배치된 외부전극)
210: 제3 외부전극
220: 제4 외부전극
420: 도전성 시트
Claims (9)
- 적층방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 가지며, 상기 적층방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면(端面) 및 제2 단면을 포함하는 적층체와,
상기 적층체의 상기 제1 단면에 배치되어 상기 내부전극층과 접속하는 제1 외부전극과,
상기 적층체의 상기 제2 단면에 배치되어 상기 내부전극층과 접속하는 제2 외부전극을 포함하고,
상기 제1 외부전극은, 상기 내부전극층과 접속하는 제1 금속층과, 상기 제1 금속층 상에 배치된 제2 금속층을 포함하며,
상기 제1 금속층은 상기 제2 금속층보다도 비저항값이 높고,
상기 내부전극층 중 적층방향의 가장 외측에 배치된 최외 내부전극층 상에서의 제1 금속층의 두께인 제1 금속층의 최외부 두께와, 적층방향의 중앙에서의 제1 금속층의 두께인 제1 금속층의 중앙부 두께의 차가 5㎛ 이하인 것을 특징으로 하는 전자부품. - 제1항에 있어서,
상기 제1 금속층은 금속, 금속 산화물 및 유리로 이루어지는 군으로부터 선택된 적어도 1종의 화합물을 포함하는 것을 특징으로 하는 전자부품. - 제2항에 있어서,
상기 금속은 Ag, Ni, Cu, Au 및 Pd로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 것을 특징으로 하는 전자부품. - 제2항에 있어서,
상기 금속 산화물은 산화인듐주석, 알루미나 및 지르코니아로 이루어지는 군으로부터 선택된 적어도 1종의 화합물을 포함하는 것을 특징으로 하는 전자부품. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제2 금속층을 구성하는 금속은 Cu인 것을 특징으로 하는 전자부품. - 적층방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 가지며, 상기 적층방향으로 마주 보는 제1 주면 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면 및 제2 단면을 포함하는 적층체를 준비하는 공정과,
상기 적층체의 제1 단면에 제1 금속층이 되는 도전성 시트를 부여하는 공정과,
상기 도전성 시트가 부여된 상기 제1 단면을, 제2 금속층이 되는 도전성 페이스트에 침지하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조 방법. - 제6항에 있어서,
상기 적층체의 제1 단면과 상기 도전성 시트를 접촉시켜 압력을 가함으로써 상기 도전성 시트를 부여하는 것을 특징으로 하는 전자부품의 제조 방법. - 제6항 또는 제7항에 있어서,
상기 도전성 시트는 수지를 포함하고,
상기 도전성 시트를 상기 수지의 상전이점(相轉移点) 이상의 온도로 가열하여 상기 적층체의 제1 단면과 상기 도전성 시트를 접촉시킴으로써 상기 도전성 시트를 부여하는 것을 특징으로 하는 전자부품의 제조 방법. - 제6항 또는 제7항에 있어서,
상기 도전성 시트는 탄성체로 지지되어 있고,
상기 도전성 시트를 상기 적층체의 제1 단면에서 펀칭함으로써 상기 도전성 시트를 부여하는 것을 특징으로 하는 전자부품의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2016-054373 | 2016-03-17 | ||
| JP2016054373A JP6508098B2 (ja) | 2016-03-17 | 2016-03-17 | 電子部品及び電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20170108833A true KR20170108833A (ko) | 2017-09-27 |
Family
ID=59855979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170028170A KR20170108833A (ko) | 2016-03-17 | 2017-03-06 | 전자부품 및 전자부품의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10515762B2 (ko) |
| JP (1) | JP6508098B2 (ko) |
| KR (1) | KR20170108833A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102538895B1 (ko) * | 2016-04-19 | 2023-06-01 | 삼성전기주식회사 | 적층 세라믹 전자부품의 제조방법 및 적층 세라믹 전자부품 |
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-
2016
- 2016-03-17 JP JP2016054373A patent/JP6508098B2/ja active Active
-
2017
- 2017-03-06 KR KR1020170028170A patent/KR20170108833A/ko not_active Application Discontinuation
- 2017-03-10 US US15/455,268 patent/US10515762B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017168746A (ja) | 2017-09-21 |
| US20170271083A1 (en) | 2017-09-21 |
| JP6508098B2 (ja) | 2019-05-08 |
| US10515762B2 (en) | 2019-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
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