KR20160079748A - 세라믹 전자부품 및 그 제조방법 - Google Patents

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코스케 오니시
토모히로 사사키
야스히로 니시사카
아키라 이시즈카
아키히로 요시다
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

적층 세라믹 콘덴서(10)의 세라믹 본체(12)의 단면(12e,12f)측에는, 내부전극(16a,16b)의 노출부(18a,18b)와 전기적으로 접속되는 외부전극(20a,20b)이 형성된다. 외부전극(20a,20b)과 세라믹 본체(12) 및 내부전극(16a,16b)의 경계에는, 내부전극(16a,16b)의 금속과 외부전극(20a,20b) 중의 금속의 합금층(22a,22b)이 형성된다. 외부전극(20a,20b)의 표면에는 도금층(24a,24b)이 형성된다. 이것에 의해 ESR을 감소시킨 세라믹 전자부품으로 할 수 있다.

Description

세라믹 전자부품 및 그 제조방법{CERAMIC ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
이 발명은, 세라믹 전자부품 및 그 제조방법에 관한 것으로서, 특히 예를 들면 적층 세라믹 콘덴서나 적층 세라믹 인덕터 등의 세라믹 전자부품 및 그 제조방법에 관한 것이다.
최근, 휴대 전화기나 휴대 음악 플레이어 등의 전자 기기의 소형화나 박형화에 수반하여, 전자 기기에 탑재되는 세라믹 전자부품의 소형화나 박형화가 급속히 진행되고 있다. 예를 들면, 일본국 공개특허공보 2012-222276에는 길이 치수(L)가 1.0mm, 폭 치수(W)가 5.0mm, 두께 치수(T)(높이 치수(H))가 0.15mm인 적층형 콘덴서가 개시되어 있다. 또한 일본국 공개특허공보 2000-40635에는, 세라믹 중에 내부전극이 배치된 소자에, 내부전극과 도통하는 외부전극을 배치하여 이루어지는 적층 세라믹 콘덴서 등의 세라믹 전자부품이 개시되어 있다.
상기 일본국 공개특허공보 2012-222276에 개시된 바와 같이, 적층형 콘덴서의 높이 치수(H)가 매우 얇아지면, 내부전극의 면적이 작아질 뿐 아니라, 내부전극의 쌓는 매수도 적어져, 적층형 콘덴서의 본체의 등가 직렬 저항(ESR)이 증가한다는 문제가 생긴다.
또한 적층 세라믹 콘덴서의 외부전극에는, 통상 유리 성분이 포함되어 있고, 예를 들면 상기 일본국 공개특허공보 2000-40635에 개시된 바와 같이, 외부전극 중의 유리 프릿이 외부전극을 베이킹할 때에 세라믹 본체의 세라믹 성분과 반응하여, 외부전극과 세라믹 본체의 계면에 있어서 유리와 세라믹의 반응층이 형성되는 경우가 있다. 이와 같이 세라믹 본체와 외부전극의 계면에 있어서 반응층이 형성되면, 내부전극과 외부전극의 접합 면적이 반응층의 유리에 의해 저해되기 때문에, 상술의 ESR 증가의 문제가 보다 현저해질 경우가 있다.
또한 적층형 콘덴서는 통상 외부전극을 형성하기 전에, 세라믹 본체의 단면(端面)에 배럴 연마를 실시하여 내부전극을 노출시키는 처리를 행하는데, 높이 치수(H)가 작은 적층형 콘덴서는, 깨짐이나 빠짐이 발생하기 쉬워지기 때문에, 내부전극을 노출시키는 처리를 충분히 행할 수 없다. 따라서, 높이 치수(H)가 작은 적층형 콘덴서에서는, 내부전극과 외부전극의 접합 면적을 확보하는 것이 어려워진다.
그러므로, 이 발명의 주된 목적은 ESR을 감소시킨 세라믹 전자부품 및 그 제조방법을 제공하는 것에 있다.
이 발명에 따른 세라믹 전자부품은, 적층된 복수의 세라믹층으로 이루어지는 세라믹 본체와, 세라믹 본체의 내부에 배치되어, 세라믹 본체의 단면에 노출된 노출부를 가지는 내부전극과, 내부전극의 노출부와 전기적으로 접속되도록 세라믹 본체의 단면에 형성된 외부전극과, 외부전극상에 형성되는 도금막을 포함한다. 이 발명에 따른 세라믹 전자부품에 있어서는, 외부전극이, 금속분이 일체화하여 이루어지는 금속 매질 및 유리분이 일체화하여 이루어지는 유리 매질을 포함하고, 외부전극 중의 금속과 내부전극의 금속의 합금층이, 외부전극과 세라믹 본체 및 내부전극의 계면에 있어서 형성되고, 금속 매질 및 유리 매질이 합금층과 도금막의 사이에 존재한다.
이 발명에 따른 세라믹 전자부품에 있어서는 예를 들면 금속 매질이 Cu로 이루어진다.
이 발명에 따른 세라믹 전자부품에 있어서는 예를 들면 합금층이 Ni-Cu의 합금층이다.
이 발명에 따른 세라믹 전자부품에 있어서는 예를 들면 합금층의 세라믹 본체의 단면에의 피복율이 72%이상이다.
이 발명에 따른 세라믹 전자부품에 있어서는 예를 들면 세라믹 본체의 단면에 있어서 서로 이웃하는 내부전극의 노출부의 간격이 4㎛이하이다.
이 발명에 따른 세라믹 전자부품에 있어서는, 예를 들면 세라믹 본체의 단면에 있어서의 내부전극의 노출 비율이 60~80%이다.
이 발명에 따른 세라믹 전자부품의 제조방법은, 이 발명에 따른 세라믹 전자부품을 제조하기 위한 방법으로서, 내부에 내부전극이 배치된 세라믹 본체를 준비하는 공정과, 세라믹 본체에 있어서 내부전극의 노출부가 노출된 단면상에, 입자경이 0.5~2㎛의 금속분과 금속분의 입자경보다도 입자경이 큰 유리분을 포함하는 도전성 페이스트를 도포하는 공정과, 도전성 페이스트를 열 처리하여, 세라믹 본체에 있어서 내부전극의 노출부가 노출된 단면의 위에 외부전극을 형성하는 동시에, 외부전극과 세라믹 본체 및 내부전극의 계면에 있어서 합금층을 형성하는 공정을 포함한다.
이 발명에 따른 세라믹 전자부품의 제조방법에 있어서는, 예를 들면 유리분의 연화점이, 내부전극의 금속이 외부전극의 금속에 확산되는 온도보다도 높고, 도전성 페이스트의 열 처리 온도가 상기 유리분의 연화점보다도 높다.
이 발명에 따른 세라믹 전자부품에 있어서는, 외부전극과 세라믹 본체 및 내부전극과의 계면에 있어서 내부전극의 금속과 외부전극 중의 금속의 합금층이 형성됨으로써, 내부전극 중의 금속과 외부전극 중의 금속의 접합 면적이 증가하고, 내부전극과 외부전극의 접속 저항이 감소한다. 그 때문에, 이 발명에 의하면, 예를 들면 적층 세라믹 콘덴서 등의 세라믹 전자부품의 전체의 ESR을 감소시킬 수 있다.
따라서, 이 발명에 의하면, ESR을 감소시킨 세라믹 전자부품을 얻을 수 있다.
이 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 이 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 이 발명에 따른 적층 세라믹 콘덴서의 일례를 나타내는 사시도이다.
도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 측면도이다.
도 3은 도 1 중에 나타내는 III-III선에 있어서의 단면도이다.
도 4는 도 1에 나타내는 적층 세라믹 콘덴서에 있어서의, 세라믹 본체, 내부전극, 합금층, 외부전극 및 도금막을 포함하는 일부분의 단면을 나타내는 부분 확대 단면도이다.
도 5는 도 1에 나타내는 적층 세라믹 콘덴서에 있어서의, 도금막을 형성하기 전의 세라믹 본체, 내부전극, 합금층 및 외부전극을 포함하는 일부분을 절단한 단면의 전자 현미경 사진상이다.
도 1에 나타내는 적층 세라믹 콘덴서(10)는 예를 들면 직방체상의 박형의 세라믹 본체(12)를 포함한다. 세라믹 본체(12)는, 복수의 적층된 세라믹층(14)으로 이루어지고, 서로 대향하는 한 쌍의 주면(12a,12b)과, 서로 대향하는 한 쌍의 측면(12c,12d)과, 서로 대향하는 한 쌍의 단면(12e,12f)을 가진다.
또한 이 실시의 형태의 적층 세라믹 콘덴서(10)에 있어서는, 세라믹 본체(12)가 직방체상으로 형성되어 있지만, 세라믹 본체(12)의 형상은 특별히 이에 한정되지 않는다.
또한 세라믹 본체(12)는 코너부 및 모서리부가 둥그스름하게 되어 있는 것이 바람직하다.
세라믹 본체(12)는, 세라믹 본체(12)의 한 쌍의 주면(12a,12b)끼리를 연결한 방향에 있어서의 길이(두께 치수(DT): 도 1 참조)가, 세라믹 본체(12)의 주면(12a,12b)에 형성되는 후술의 외부전극(20a(20b))의 길이이며, 세라믹 본체(12)의 한 쌍의 단면(12e,12f)끼리를 연결한 방향에 있어서의 길이(즉, 전극 부분 치수(DE1)(전극 부분 치수(DE2): 도 3 참조)보다도 짧게 형성되어 있다.
세라믹 본체(12)의 치수는 특별히 한정되지 않지만, 세라믹 본체(12)는, 도 1에 나타내는 바와 같이, 세라믹 본체(12)의 두께 치수를 DT, 길이 치수를 DL, 폭 치수를 DW로 했을 때에 DT<DW<DL, (1/5)×DW≤DT≤(1/2)×DW, 또는 DT<0.3mm를 만족하는 박형의 것이어도 된다. 특히, DT<DW<DL의 경우에는, 세라믹 본체(12)의 폭에 비해 세라믹 본체(12)의 두께가 얇고, 세라믹 본체(12)의 길이가 길다. 또한 (1/5)×DW≤DT≤(1/2)×DW의 경우에는, 세라믹 본체(12)의 두께가 세라믹 본체(12)의 폭의 1/5~1/2로 얇다. 구체적으로는 0.05mm≤DT<0.3mm, 0.4mm≤DL≤1mm, 0.3mm≤DW≤0.5mm여도 된다.
세라믹 본체(12)의 세라믹층(14)의 세라믹 재료로서는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 주성분으로 하는 유전체 세라믹을 사용할 수 있다. 또한 이들 주성분에 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 부성분을 첨가한 것을 사용해도 된다.
또한 세라믹 본체(12)의 세라믹층(14)의 두께는 0.5㎛~1.6㎛인 것이 바람직하다.
이 실시의 형태에 있어서는, 세라믹 본체(12)의 각 유효부에서는, 후술의 내부전극(16a,16b)이 유전체 세라믹으로 이루어지는 세라믹층(14)을 통해 대향함으로써 정전 용량이 형성되어 있다. 이것에 의해, 이 실시의 형태에 따른 세라믹 전자부품은 콘덴서로서 기능한다.
세라믹 본체(12)의 내부에는, 거의 직사각형상의 복수의 제1 및 제2의 내부전극(16a,16b)이, 세라믹 본체(12)의 두께방향을 따라 등간격으로 교대로 배치되어 있다.
제1 및 제2의 내부전극(16a,16b)은 그 일단부에 세라믹 본체(12)의 단면(12e,12f)에 노출된 노출부(18a,18b)를 가진다. 구체적으로는, 제1의 내부전극(16a)의 일단부의 노출부(18a)는 세라믹 본체(12)의 제1의 단면(12e)에 노출되어 있다. 또한 제2의 내부전극(16b)의 일단부의 노출부(18b)는 세라믹 본체(12)의 제2의 단면(12f)에 노출되어 있다.
또한 제1 및 제2의 내부전극(16a,16b)의 각각은 세라믹 본체(12)의 제1 및 제2의 주면(12a,12b)과 평행하게 위치한다. 또한 제1 및 제2의 내부전극(16a,16b)은, 세라믹 본체(12)의 두께방향에 있어서, 세라믹층(14)을 통해 서로 대향하고 있다.
제1 및 제2의 내부전극(16a,16b)의 각각의 두께는 예를 들면 0.2㎛~0.8㎛로 할 수 있다. 또한 세라믹 본체(12)의 단면에 있어서의 내부전극(16a(16b))의 노출 간격이 4㎛이하가 되도록, 세라믹층(14)의 두께와 내부전극(16a(16b))의 두께를 설계하는 것이 바람직하다. 이렇게 함으로써, 후술의 외부전극(20a(20b))과 세라믹 본체(12) 및 내부전극(16a(16b))의 계면에 있어서, 외부전극(20a(20b))의 금속과 내부전극(16a(16b))의 금속으로 이루어지는 합금층이 보다 형성하기 쉬워진다.
제1 및 제2의 내부전극(16a,16b)은 적당한 도전 재료에 의해 구성할 수 있다. 제1 및 제2의 내부전극(16a,16b)은 예를 들면 Ni, Cu, Ag, Pd, Au 등의 금속이나, 이들 금속의 1종을 포함하는 예를 들면 Ag-Pd 합금 등의 합금에 의해 구성할 수 있다.
세라믹 본체(12)의 단면(12e,12f)측에는 제1 및 제2의 외부전극(20a,20b)이 각각 형성되어 있다. 제1 및 제2의 외부전극(20a,20b)은, 금속분이 일체화하여 이루어지는 금속 매질과 유리분이 일체화하여 이루어지는 유리 매질을 포함하고, 외부전극(20a,20b)과 세라믹 본체(12) 및 내부전극(16a,16b)의 계면에 있어서, 외부전극(20a,20b) 중의 금속과 내부전극(16a,16b)의 금속의 합금층(22a,22b)이 형성되어 있다. 또한 금속 매질 및 유리 매질은 합금층(22a,22b)과 후술의 도금막(24a,24b) 사이에 존재하고 있다.
제1의 외부전극(20a)은, 제1의 내부전극(16a)의 노출부(18a)와 전기적으로 접속되도록 하여, 세라믹 본체(12)의 제1의 단면(12e)으로부터 한 쌍의 주면(12a,12b) 및 한 쌍의 측면(12c,12d)에 걸쳐 형성되어 있다. 또한 제2의 외부전극(20b)은, 제2의 내부전극(16b)의 노출부(18b)와 전기적으로 접속되도록 하여, 세라믹 본체(12)의 제2의 단면(12f)으로부터 한 쌍의 주면(12a,12b) 및 한 쌍의 측면(12c,12d)에 걸쳐 형성되어 있다.
제1 및 제2의 외부전극(20a,20b)은 금속분과 유리분을 포함하고, 이것에 의해 금속 매질과 유리 매질을 형성하고 있다.
제1 및 제2의 외부전극(20a,20b)의 금속으로서는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있는데, 그 중에서도 Cu를 사용하는 것이 바람직하다.
제1 및 제2의 외부전극(20a,20b)의 금속 매질을 구성하는 금속분의 입자경은 0.5㎛~2㎛인 것이 바람직하다. 또한 본원에 있어서, 금속분의 평균 입자경은 레이저 회절·산란법에 의해 구한 입도 분포에 있어서의 적산치(積算値) 50%에서의 입자경을 말한다.
이 발명에 따른 실시의 형태에 있어서는, 외부전극(20a,20b) 중의 금속분의 평균 입자경을 0.5㎛~2㎛로 하여 유리분의 입경보다 작게 하여, 유리분으로서 Cu분 등의 금속분에 젖기 쉬운 것을 사용한다. 이렇게 함으로써, 세라믹 본체(12) 및 내부전극(16a,16b)의 단면을 금속분으로 전면에 까는 것이 가능해져, 외부전극(20a,20b) 중의 금속(예를 들면 Cu)과 내부전극(16a,16b) 중의 금속(예를 들면 Ni)의 접촉 면적을 증가시킬 수 있다. 따라서, 세라믹 본체(12)의 단면(12e,12f)에 있어서, 내부전극(16a,16b) 및 세라믹 본체(12)에 의해 외부전극(20a,20b)의 금속에 대한 내부전극(16a,16b)의 금속의 확산이 촉진되면서, 외부전극(20a,20b) 중의 금속분끼리의 네킹(necking)이 촉진되고, 내부전극(16a,16b)상의 합금과 옆의 내부전극(16a,16b)상의 합금의 네킹이 촉진된다. 이것에 의해, 외부전극(20a,20b)과 세라믹 본체(12) 및 내부전극(16a,16b)의 계면에 있어서 합금층(22a,22b)을 형성할 수 있다. 이 실시의 형태에서는, 합금층(22a,22b)은, 세라믹 본체(12)의 단면(12e,12f)에 있어서 내부전극(16a,16b)의 근방에 형성되어 있는데, 세라믹 본체(12)의 주면(12a,12b) 및 측면(12c,12d)에는 형성되어 있지 않다.
제1 및 제2의 외부전극(20a,20b)의 금속 매질을 구성하는 금속분은 애스펙트비가 8~15인 것이 바람직하다. 이것은 애스펙트비가 8~15인 편평분(扁平粉)을 사용함으로써, 외부전극 페이스트 중의 공극율을 높이는 것이 가능해지기 때문에, 외부전극(20a,20b)의 소성시의 탈지의 공정에 있어서, 수지 등의 성분이 가스로서 밖으로 배출되기 쉬워지기 때문이다. 또한 금속분을 외부전극(20a,20b)의 코너부에 존재시키는 것이 가능해지기 때문에, 외부전극(20a,20b)의 연속성을 향상시킬 수 있기 때문이기도 하다.
제1 및 제2의 외부전극(20a,20b)의 유리 매질을 구성하는 유리분의 입자경은 상술한 금속분의 입자경보다도 큰 것을 사용한다. 구체적으로는, 금속분의 입자경 a와, 유리/Cu분 입경비 b가 b≥-0.66×a+2.32의 관계가 되도록 유리분의 입자경을 선택하는 것이 바람직하다. 즉, 이 발명에 따른 실시의 형태에서는, 입자경이 작은 금속분을 사용하면서, 금속분의 입자경보다도 큰 입자경의 유리분을 사용함으로써, 금속분의 비표면적에 비해 유리의 비표면적을 크게 낮추고, 이렇게 함으로써, 세라믹 본체(12) 및 내부전극(16a,16b)의 단면을 금속분으로 전면에 까는 것을 가능하게 하여, 보다 합금층이 형성되기 쉽게 하고 있다. 이것에 의해, 세라믹 전자부품의 ESR을 감소시킬 수 있다.
또한 상술한 바와 같이, 외부전극을 형성하기 전에 내부전극을 노출시키는 처리를 충분히 행할 수 없는 적층 세라믹 콘덴서, 구체적으로는, 세라믹 본체의 단면에 있어서의 내부전극의 노출 비율이 60~80%정도인 적층 세라믹 콘덴서에 있어서도 ESR을 감소시키는 것이 가능해진다.
제1 및 제2의 외부전극(20a,20b) 중의 금속 매질은, 금속 매질을 형성하는 금속분이 연화점 이상으로 열 처리되어 용융한 후에 응고하여 일체화된 것이며, 2㎛이상의 연속부를 가진다. 그러므로, 금속 매질은 후술의 유리 매질의 틈새를 메우도록 존재하고 있다. 마찬가지로, 금속 매질은, 금속 매질을 형성하는 금속분이 응고하여 일체화한 결과, 외부전극(20a,20b)과 세라믹 본체(12) 및 내부전극(16a,16b) 사이에 형성되는 합금층(22a,22b)보다도 외부전극(20a,20b)의 표면측에 존재한다. 그러므로, 외부전극(20a,20b) 중의 예를 들면 Cu와 내부전극(16a,16b) 중의 예를 들면 Ni의 접촉 면적이 증가하고, 예를 들면 Ni-Cu 등의 합금의 형성을 촉진하는 효과가 얻어진다.
제1 및 제2의 외부전극(20a,20b) 중의 유리 매질은, 유리 매질을 형성하는 유리분이 연화점 이상으로 열 처리되어 용융한 후에 응고하여 일체화된 것이며, 4㎛이상의 연속부를 가진다. 그러므로, 유리 매질은 금속 매질간의 틈새를 메우도록 존재하고 있다. 마찬가지로, 유리 매질은, 유리 매질을 형성하는 유리분이 응고하여 일체화한 결과, 외부전극(20a,20b)과 세라믹 본체(12) 및 내부전극(16a,16b) 사이에 형성되는 합금층(22a,22b)보다도 외부전극(20a,20b)의 표면측에 존재한다. 따라서, 외부전극(20a,20b) 중의 예를 들면 Cu와 내부전극(16a,16b)의 예를 들면 Ni의 확산을 저해하는 유리를 공간적으로 분리할 수 있어, 외부전극(20a,20b) 중의 예를 들면 Cu와 내부전극(16a,16b)의 예를 들면 Ni의 확산을 촉진하는 효과가 얻어진다.
제1 및 제2의 외부전극(20a,20b)을 형성하는 도전성 페이스트 중의 금속분의 비율은 60체적%~90체적%인 것이 바람직하고, 70체적%~75체적%인 것이 보다 바람직하다. 외부전극(20a,20b)에 있어서의 금속 매질의 비율이 60체적%미만일 경우에는, 유리 매질이 내부전극(16a,16b)의 예를 들면 Ni와 외부전극(20a,20b) 중의 예를 들면 Cu의 확산을 저해하여, 콘택트가 저하하는 경우가 있다. 또한 외부전극(20a,20b)에 있어서의 금속 매질의 비율이 90체적%를 넘을 경우에는, 외부전극(20a,20b) 중의 예를 들면 Cu의 충전율이 오르고, 외부전극(20a,20b)의 베이킹시의 탈지 프로세스에 있어서 외부전극(20a,20b)에 균열이 발생하는 경우가 있다. 또한 외부전극(20a,20b)에 있어서의 금속 매질의 비율이 70체적%~75체적%일 경우에는, ESR이 높아지지 않는 점 및 외부전극(20a,20b)에 균열이 발생하지 않는 점에서 보다 바람직하다.
제1 및 제2의 외부전극(20a,20b)을 형성하는 도전성 페이스트 중의 유리분의 비율은 10체적%~40체적%인 것이 바람직하고, 25체적%~30체적%인 것이 보다 바람직하다. 외부전극(20a,20b)에 있어서의 유리 매질의 비율이 10체적%미만일 경우에는, 외부전극(20a,20b)과 세라믹 본체(12)의 고착을 확보할 수 없어, 솔더 실장시에 외부전극(20a,20b)이 세라믹 본체(12)로부터 빠져 버릴 경우(외부전극(20a,20b)의 탈락)가 있다. 또한 외부전극(20a,20b)에 있어서의 유리 매질의 비율이 40체적%를 넘을 경우에는, 유리 매질이 내부전극 중의 Ni와 외부전극 중의 Cu의 확산을 저해하여, 콘택트가 저하할 경우가 있다. 또한 외부전극(20a,20b)에 있어서의 유리 매질의 비율이 25체적%~30체적%일 경우에는, 외부전극(20a,20b)의 탈락 불량이 발생하지 않는 점 및 콘택트가 저하하지 않는 점에서 보다 바람직하다.
유리 매질을 구성하는 유리는 예를 들면 B2O3 및 SiO2로 이루어지는 군으로부터 선택되는 1종 이상의 그물코 형성 산화물과, Al2O3, ZnO, CuO, Li2O, Na2O, K2O, MgO, CaO, BaO, ZrO2 및 TiO2로 이루어지는 군으로부터 선택되는 1종 이상의 그물코 수식 산화물을 포함하는 것이 바람직하다.
유리 매질을 구성하는 유리는, 그물코 수식 산화물로서, 제1 및 제2의 외부전극(20a,20b)의 금속분과 같은 금속의 산화물을 포함하는 것이 바람직하다. 이것에 의해, 제1 및 제2의 외부전극(20a,20b) 중의 유리분이 제1 및 제2의 외부전극(20a,20b) 중의 금속분에 젖기 쉬워진다.
유리 매질을 구성하는 유리에는 SiO2가 가장 많이 포함되어 있는 것이 바람직하다. 유리 전체에 차지하는 SiO2의 비율은 35mol%이상인 것이 바람직하다.
합금층(22a,22b)의 각 두께는 0.2㎛이상 5㎛이하인 것이 바람직하다. 합금층(22a,22b)의 두께가 0.2㎛보다도 작을 경우에는, 합금의 연속성을 확보할 수 없고, 유리에 의한 내부전극(16a,16b)의 예를 들면 Ni와 외부전극(20a,20b) 중의 예를 들면 Cu의 사이의 확산의 저해에 의해, 콘택트가 저하하는 경우가 있다. 또한 합금층(22a,22b)의 두께가 5㎛보다도 클 경우에는, 합금층(22a,22b)보다 내측에 남아 있는 C의 연소에 의한 CO 가스·CO2 가스의 빠질 곳이 없어져, 블리스터(blister) 불량이 발생할 경우가 있다.
합금층(22a(22b))의 두께 1㎛의 영역에 있어서의 세라믹 본체(12)의 단면(12e(12f))에 대한 피복율은 72%이상인 것이 바람직하다. 이것은 합금층(22a(22b))의 두께 1㎛의 영역에 있어서의 세라믹 본체(12)의 단면(12e(12f))에 대한 피복율을 72%이상으로 함으로써, 내부전극(16a(16b)) 중의 금속과 외부전극(20a(20b)) 중의 금속의 접합 면적을 늘리고, 내부전극(16a(16b))과 외부전극(20a(20b))의 접속 저항을 감소시켜, 적층 세라믹 콘덴서(10)의 전체의 ESR을 더욱 감소시킬 수 있기 때문이다. 이 피복율의 측정방법은, 외부전극(20a(20b)) 중의 유리량이 가장 많아지는 외부전극(20a(20b))의 중앙부에서 측정을 행한다. 우선, 세라믹 본체(12)의 폭이 1/2이 되는 위치까지 측면을 연마한다. 연마한 단면(斷面)의 단부(端部)의 한쪽의 외부전극(20a(20b))에 있어서, 세라믹 본체(12)의 단면(12e(12f))으로부터 외부전극(20a(20b))의 방향으로 1㎛ 나아간 영역에 대하여 합금과 유리를 이치화(二値化)에 의해, 각각 백색과 흑색의 영역으로 나눈다. 그 후, 화상 처리에 의해 백색의 부분(합금의 영역)의 면적율을 계산한다. 이치화를 행하는 영역의 길이는 30㎛이상으로 한다. 그리고, 외부전극(20a(20b)) 중의 유리량이 가장 많아지는 외부전극(20a(20b))의 중앙부에서 측정한 값을, 전체의 외부전극(20a(20b)) 중의 합금층(22a(22b))의 피복율, 즉 합금층(22a(22b))의 두께 1㎛의 영역에 있어서의 세라믹 본체(12)의 단면(12e(12f))에 대한 피복율(즉, 합금층(22a(22b))의 세라믹 본체(12)의 단면(12e(12f))에의 피복율)로 간주한다.
이상과 같은 합금층(22a,22b)은 Ni-Cu의 합금층인 것이 바람직하다.
제1 및 제2의 외부전극(20a,20b)상에는 제1 및 제2의 도금막(24a,24b)이 각각 형성되어 있다. 이 경우, 제1 및 제2의 외부전극(20a,20b)은 제1 및 제2의 도금막(24a,24b)에 의해 피복되어 있다. 제1 및 제2의 도금막(24a,24b)은 Cu, Ni, Sn, Pd, Au, Ag, Pt, Bi 및 Zn으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속, 또는 이들 금속 중 적어도 1종의 금속을 포함하는 합금에 의해 구성되어 있는 것이 바람직하다.
또한 제1 및 제2의 도금막(24a,24b)은 각각 1층의 도금막에 의해서만 구성되어 있어도 되고, 2층 이상의 도금막에 의해 구성되어 있어도 된다. 도금막(24a(24b))은, 바람직하게는, 도 4에 나타내는 바와 같이, Ni 도금막(26a(26b)) 및 Sn 도금막(28a(28b))의 2층 구조이면 된다. 이 경우, Ni 도금막(26a(26b))은 배리어층으로서 기능하고, Sn 도금막(28a(28b))은 솔더링성을 향상시키도록 기능한다.
제1 및 제2의 도금막(24a,24b)을 구성하는 도금층 1층당의 두께는, 예를 들면 1㎛~15㎛정도인 것이 바람직하다.
다음으로, 상술의 적층 세라믹 콘덴서(10)를 제조하는 방법의 일례에 대하여 설명한다.
우선, 세라믹 본체(12)(세라믹층(14))를 구성하기 위한 세라믹 재료를 포함하는 세라믹 그린시트를 준비한다.
다음으로, 그 세라믹 그린시트의 위에, 도전성 페이스트를 도포함으로써 도전 패턴을 형성한다. 또한 도전성 페이스트의 도포는 예를 들면 스크린 인쇄법 등의 각종 인쇄법에 의해 행할 수 있다. 도전성 페이스트는 도전성 미립자 외에 공지의 바인더나 용제를 포함하고 있어도 된다.
그리고, 도전 패턴이 형성되어 있지 않은 복수장의 세라믹 그린시트와, 제1 또는 제2의 내부전극에 대응한 형상의 도전 패턴이 형성되어 있는 세라믹 그린시트와, 도전 패턴이 형성되어 있지 않은 복수장의 세라믹 그린시트를 이 순서로 적층하고, 적층방향으로 프레스함으로써 마더 적층체를 제작한다.
다음으로, 마더 적층체 위의 가상의 커트 라인을 따라 마더 적층체를 컷팅함으로써, 마더 적층체로부터 복수의 소성 전의 세라믹 적층체를 제작한다. 또한 마더 적층체의 컷팅은 다이싱이나 눌러 자름에 의해 행할 수 있다. 소성 전의 세라믹 적층체에 대해서는 배럴 연마 등을 실시하여 능선부나 모퉁이부를 둥그스름하게 해도 된다.
그리고, 소성 전의 세라믹 적층체의 소성을 행한다. 이 소성 공정에 있어서 제1 및 제2의 내부전극이 소성된다. 소성 온도는 사용하는 세라믹 재료나 도전성 페이스트의 종류에 따라 적절히 설정할 수 있다. 소성 온도는 예를 들면 900℃~1300℃로 할 수 있다.
그 후, 디핑 등의 방법에 의해, 소성 후의 세라믹 적층체(세라믹 본체)의 양단부에 도전성 페이스트를 도포한다. 이 경우, 도전성 페이스트 중의 금속분의 입자경을 0.5㎛~2㎛로 한다. 이것에 의해, 외부전극 중의 금속(Cu)과 내부전극 중의 금속(Ni)의 접촉 면적이 늘어나고, 세라믹 본체의 단면에 있어서 내부전극상의 합금의 확산이 촉진되면서, 외부전극 중의 금속분끼리의 네킹이 촉진되고, 내부전극상의 합금과 옆의 내부전극상의 합금의 네킹이 촉진된다. 이것에 의해, 외부전극과 세라믹 본체 및 내부전극의 계면에 있어서 합금층을 형성할 수 있다. 또한 도전성 페이스트 중의 유리분의 입자경은 상술한 금속분의 입자경보다도 큰 것을 사용한다. 즉, 이 발명에 따른 실시의 형태에서는, 입자경이 작은 금속분을 사용하면서, 금속분의 입자경보다도 큰 입자경의 유리분을 사용함으로써, 금속분의 비표면적에 비해 유리의 비표면적을 크게 낮추고, 외부전극과 세라믹 본체 및 내부전극의 계면측에, 보다 금속분을 모으기 쉽게 하여 보다 합금층이 형성되기 쉽게 하고 있다.
다음으로, 세라믹 적층체에 도포한 도전성 페이스트를 예를 들면 60℃~180℃의 분위기에 있어서 10분간 열풍 건조한다.
그 후, 건조한 도전성 페이스트를 베이킹하여 외부전극 및 합금층을 형성한다.
외부전극의 형성에 사용하는 도전성 페이스트는 유리분, 금속분, 바인더, 용제 등을 포함하고 있다. 도전성 페이스트 중의 금속분의 애스펙트비는 8~15인 것이 바람직하다. 이것에 의해, 내부전극과 외부전극의 접속성이 향상한다. 또한 내부전극의 금속이 외부전극의 금속에 확산되는 온도에 대하여 연화점이 높은 유리를 선택하여, 유리의 연화점보다 높은 온도로 열 처리를 행하는 것이 바람직하다. 이렇게 함으로써, 외부전극과 세라믹 본체 및 내부전극의 계면으로부터 유리가 멀어지게 되어, 외부전극과 세라믹 본체 및 내부전극의 계면에 있어서 합금층이 형성되기 쉬워진다. 예를 들면 내부전극의 금속이 Ni이고 외부전극의 금속이 Cu인 경우에는, Ni가 Cu로 확산되는 온도가 400℃정도이기 때문에, 연화점이 600~700℃정도인 유리를 선택하여, 780℃~800℃정도의 온도로 열 처리하는 것이 바람직하다.
또한 외부전극의 소성시의 승온 속도는 150~250℃/분인 것이 바람직하다.
그리고, 외부전극상에 도금막을 형성함으로써 적층 세라믹 콘덴서(10)를 제조할 수 있다.
이 적층 세라믹 콘덴서(10)에 있어서는, 외부전극(20a,20b)과 세라믹 본체(12) 및 내부전극(16a,16b)의 계면에 있어서 내부전극(16a,16b)의 금속과 외부전극(20a,20b) 중의 금속의 합금층(22a,22b)을 형성함으로써, 내부전극(16a,16b) 중의 금속과 외부전극(20a,20b) 중의 금속의 접합 면적을 늘리고 있다. 따라서, 내부전극(16a,16b)과 외부전극(20a,20b)의 접속 저항을 감소시킬 수 있어, 적층 세라믹 콘덴서(10)의 전체의 ESR이 감소하게 된다.
(실험예)
우선, 이 발명의 실시의 형태에 근거한 샘플로서, 상술한 적층 세라믹 콘덴서(10)에 있어서, 이하의 전자부품의 사양이 되도록 금속분과 유리분의 입자경을 조정한 샘플을 제작하였다.
또한 금속분 및 유리분의 입자경은, 입도 분포 측정에서 D50값, 즉 레이저 회절·산란법에 의해 구한 입도 분포에 있어서의 적산치 50%에서의 입자경을 말한다.
<전자부품의 사양>(조건마다 개수 n=10개)
칩 사이즈(설계치): DL×DW×DT=1.0mm×0.5mm×0.15mm
내부전극의 금속: Ni
외부전극의 반환 부분의 치수(DE)(세라믹 본체의 주면 및 측면상에 형성되는 외부전극의 전극 부분 치수(DE)): 200㎛~400㎛(목적치는 300㎛)
외부전극을 구성하는 도전성 페이스트 중의 금속: Cu
Cu(Cu분)의 평균 입자경: 표 1 및 표 2의 금속분 입자경을 참조
Cu분의 애스펙트비: 10(표 1~3의 입자경의 Cu분을 두드려 이 애스펙트비로 하였다.)
외부전극을 구성하는 도전성 페이스트 중의 유리분의 평균 입자경: 표 1 및 표 2의 유리분 입자경을 참조
외부전극을 구성하는 도전성 페이스트 중의 금속량: 73체적%
외부전극을 구성하는 도전성 페이스트 중의 유리량: 27체적%
외부전극을 구성하는 도전성 페이스트의 건조 조건: 100℃에서 10분간의 열풍 건조
외부전극의 소성 조건: 승온 속도가 196℃/분에서 소성 온도가 835℃
외부전극의 반환 부분의 두께: 8㎛~13㎛(가장 두꺼운 부분)(목적은 10㎛)
외부전극의 단면(端面) 두께(세라믹 본체의 단면을 덮는 부분의 외부전극의 두께): 6㎛~12㎛(가장 두꺼운 부분)(목적은 9㎛)
도금막: Ni 도금(목적 3㎛) 및 Sn 도금(목적 4㎛)의 2층
또한 비교예에 따른 샘플로서, 종래의 외부전극 페이스트를 사용하여 제작한 샘플을 준비하였다.
그리고, 그들 샘플에 대하여, 이하와 같이 하여, 합금층의 피복율, ESR 및 PCBT 불량율(내습성 불량율) 등을 조사하였다.
<합금층의 피복율의 측정방법>
합금층의 피복율은 외부전극 중의 유리량이 가장 많아지는 외부전극의 중앙부에서 측정을 행한다. 우선, 세라믹 본체의 폭이 1/2이 되는 위치까지 측면을 연마한다. 연마한 단면(斷面)의 단부(端部)의 한쪽의 외부전극에 있어서, 세라믹 본체의 단면으로부터 외부전극의 방향으로 1㎛ 나아간 영역에 대하여 합금과 유리를 이치화에 의해, 각각 백색과 흑색의 영역으로 나눈다. 그 후, 화상 처리에 의해 백색의 부분(합금의 영역)의 면적율을 계산한다. 이치화를 행하는 영역의 길이는 30㎛이상에서 설정하였다. 마지막으로, 10개분(조건별)의 값을 평균치화하였다.
<ESR의 측정방법>
ESR의 측정은 측정 전에 적층 세라믹 콘덴서를 공기 분위기에서 150℃에서 1시간의 열 처리를 행하고, 그 후, 측정용 기판에 실장하여, 열 처리 완료 후 22~26시간 후에 네트워크 애널라이저를 사용하여 측정하였다. 측정 주파수는 10MHz로 하였다. 마지막으로, 10개분(조건별)의 값을 평균치화하여 48mΩ이상의 것을 불량(NG)으로 하였다.
<PCBT 시험방법(내습성 시험)>
각 샘플에 대하여, 내습 부하 시험을 다음과 같이 하여 행하였다. 각 샘플을 공정(共晶) 솔더를 사용하여 유리 에폭시 기판에 실장하였다. 그 후, 각 샘플을 125℃, 상대 습도 95% RH의 고온 고습조 내에 있어서, DC2V, 72시간의 조건에서 내습 가속 시험을 행하고, 절연 저항치(IR치)가 2자리 이상 저하한 것을 내습성이 열화한 불량(NG)으로 판단하였다.
<세라믹 본체의 단면에 있어서의 내부전극의 노출 비율의 측정방법>
각 샘플에 대하여, 주사형 전자 현미경(JCM-5700)에 의해, 외부전극을 형성하기 전의 세라믹 본체의 단면을 가속 전압 20kV, 관찰 배율 1500배로, 또한 주사형 전자 현미경에 부대(付帶)하는 EDX(에너지 분산형 X선 분석) 장치에 의해 Ba에 대한 Ni의 비율을 구함으로써 측정하였다. 여기서, 세라믹 본체의 단면에 있어서의 내부전극의 노출 비율은, 각 샘플에 대하여 10개분(조건별)의 범위로 하여 60~80%였다.
이상의 측정 결과를 표 1, 표 2 및 표 3에 나타내었다.
Figure pat00001
Figure pat00002
Figure pat00003
표 1의 결과로부터, 금속분의 입자경에 대하여, 유리분의 입자경이 너무 커지면, 유리가 소결 조제로서의 기능을 충분히 하지 않게 되고, Cu의 치밀성이 저하하여, 수분의 침입 경로가 막 중에 생성되는 것이 추측된다. 그 결과, PCBT 시험에서 IR 열화가 발생하는 것으로 고찰된다.
표 2의 결과로부터, 금속분의 입자경에 대하여, 유리분의 입자경이 너무 커지면, 유리가 소결 조제로서의 기능을 충분히 하지 않게 되고, Cu의 치밀성이 저하하여, 수분의 침입 경로가 막 중에 생성되는 것이 추측된다. 그 결과, PCBT 시험에서 IR 열화가 발생하는 것으로 고찰된다.
표 3의 결과로부터, 금속분의 입자경이 커지면, 유리분의 크기를 바꾸어도 효과가 나타나지 않는다. 이것은 외부전극 중의 금속분과 내부전극 중의 금속의 접촉 면적이 줄어, 칩 단면의 내부전극상의 합금의 확산이 억제되기 때문으로 고찰된다.
그것에 대하여, 이 발명의 실시의 형태에 따른 샘플에 있어서는 ESR이 양호하다.
또한 금속분의 입자경 a와, 유리/Cu분 입경비 b가 b≤-1.3×a+4.65이면서, b≥-0.66×a+2.32의 관계에 있으면, ESR뿐 아니라 PCBT도 양호하게 할 수 있다.
또한 칩 사이즈가 DL×DW×DT=0.6mm×0.3mm×0.15mm이며, 외부전극의 반환 부분의 치수(DE)(세라믹 본체의 주면 및 측면상에 형성되는 외부전극의 전극 부분 치수(DE))가 180㎛~320㎛(목적치는 250㎛)인 이 발명의 범위 내의 샘플에 있어서도 동일한 실험을 행하였는데, 동일한 효과를 얻을 수 있었다.
이상의 점 때문에, 외부전극과 세라믹 본체 및 내부전극의 계면에 있어서 내부전극의 금속과 외부전극 중의 금속의 합금층을 형성함으로써, 내부전극 중의 금속과 외부전극 중의 금속의 접합 면적이 증가하고, 내부전극과 외부전극의 접속 저항이 감소하여, 이것에 의해 적층 세라믹 콘덴서의 전체의 ESR을 감소시킬 수 있는 것이 확인되었다.
상술의 실시의 형태 및 실험예에서는, 세라믹 본체의 재료로서 유전체 세라믹을 사용했지만, 이 발명에서는, 세라믹 전자부품의 종류에 따라서는, 세라믹 본체의 재료로서, PZT계 세라믹 등의 압전체 세라믹, 스피넬계 세라믹 등의 반도체 세라믹, 페라이트 등의 자성체 세라믹을 사용할 수도 있다.
세라믹 전자부품의 세라믹 본체로서, 압전체 세라믹을 사용한 경우는 압전부품으로서 기능하고, 반도체 세라믹을 사용한 경우는 서미스터로서 기능하며, 자성체 세라믹을 사용한 경우는 인덕터로서 기능한다. 단, 인덕터로서 기능시킬 경우에는 내부전극은 코일상의 도체가 된다.
또한 상술의 실시의 형태 및 실험예에서는, 외부전극이 세라믹 본체의 측면에도 형성되어 있지만, 외부전극은 세라믹 본체의 측면에는 형성되지 않아도 된다.
이 발명에 따른 세라믹 전자부품은 특히 예를 들면 적층 세라믹 콘덴서나 적층 세라믹 인덕터로서 적합하게 사용된다.
본 발명의 실시의 형태에 대하여 설명했는데, 이번에 개시된 실시의 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 청구의 범위에 의해 나타내지며, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (8)

  1. 적층된 복수의 세라믹층으로 이루어지는 세라믹 본체와,
    상기 세라믹 본체의 내부에 배치되어, 상기 세라믹 본체의 단면(端面)에 노출된 노출부를 가지는 내부전극과,
    상기 내부전극의 상기 노출부와 전기적으로 접속되도록 상기 세라믹 본체의 상기 단면에 형성된 외부전극과,
    상기 외부전극상에 형성된 도금막을 포함하고,
    상기 외부전극이, 금속분이 일체화하여 이루어지는 금속 매질 및 유리분이 일체화하여 이루어지는 유리 매질을 포함하며,
    상기 외부전극 중의 금속과 상기 내부전극의 금속의 합금층이, 상기 외부전극과 상기 세라믹 본체 및 상기 내부전극의 계면에 있어서, 상기 복수의 세라믹층이 적층된 적층 방향을 따라 연속적으로 형성되고,
    상기 금속 매질 및 상기 유리 매질이 상기 합금층과 상기 도금막 사이에 존재하는 것을 특징으로 하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 금속 매질이 Cu로 이루어지는 것을 특징으로 하는 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 합금층이 Ni-Cu의 합금층인 것을 특징으로 하는 세라믹 전자부품.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 합금층의 상기 세라믹 본체의 상기 단면에의 피복율이 72%이상인 것을 특징으로 하는 세라믹 전자부품.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 본체의 상기 단면에 있어서 서로 이웃하는 내부전극의 노출부의 간격이 4㎛이하인 것을 특징으로 하는 세라믹 전자부품.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 본체의 상기 단면에 있어서의 내부전극의 노출 비율이 60~80%인 것을 특징으로 하는 세라믹 전자부품.
  7. 제1항에 기재된 세라믹 전자부품을 제조하기 위한 세라믹 전자부품의 제조방법으로서,
    내부에 상기 내부전극이 배치된 상기 세라믹 본체를 준비하는 공정과,
    상기 세라믹 본체에 있어서 상기 내부전극의 상기 노출부가 노출된 단면상에, 입자경이 0.5~2㎛인 금속분과 상기 금속분의 입자경보다도 입자경이 큰 유리분을 포함하는 도전성 페이스트를 도포하는 공정과,
    상기 도전성 페이스트를 열 처리하여, 상기 세라믹 본체에 있어서 상기 내부전극의 상기 노출부가 노출된 단면의 위에 상기 외부전극을 형성하는 동시에, 상기 외부전극과 상기 세라믹 본체 및 상기 내부전극의 계면에 있어서 상기 합금층을 형성하는 공정을 포함하는 것을 특징으로 하는 세라믹 전자부품의 제조방법.
  8. 제7항에 있어서,
    상기 유리분의 연화점이, 상기 내부전극의 금속이 상기 외부전극의 금속에 확산되는 온도보다도 높고,
    상기 도전성 페이스트의 열 처리 온도가, 상기 유리분의 연화점보다도 높은것을 특징으로 하는 세라믹 전자부품의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180037591A (ko) * 2016-10-04 2018-04-12 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서 및 그 제조 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5737388B2 (ja) * 2011-03-28 2015-06-17 株式会社村田製作所 ガラスセラミック基板およびその製造方法
EP2840621B1 (en) * 2012-04-19 2019-01-02 NGK Insulators, Ltd. Film-type piezoelectric/electrostrictive element
JP2015035581A (ja) * 2013-07-10 2015-02-19 株式会社村田製作所 セラミック電子部品およびその製造方法
JP6216085B2 (ja) * 2015-01-29 2017-10-18 京セラ株式会社 コンデンサおよびモジュール
JP6679964B2 (ja) * 2015-03-12 2020-04-15 株式会社村田製作所 積層セラミックコンデンサ
US20200194179A1 (en) * 2015-03-25 2020-06-18 PolyCharge America Inc. Polymeric monolithic capacitor
JP6597008B2 (ja) 2015-07-16 2019-10-30 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
JP6851747B2 (ja) * 2016-08-17 2021-03-31 太陽誘電株式会社 積層セラミック電子部品
JP2018067568A (ja) * 2016-10-17 2018-04-26 株式会社村田製作所 積層セラミックコンデンサの製造方法
JP7015636B2 (ja) * 2017-01-27 2022-02-03 太陽誘電株式会社 積層セラミック電子部品
JP7302940B2 (ja) * 2017-01-27 2023-07-04 太陽誘電株式会社 積層セラミック電子部品
KR101892849B1 (ko) 2017-03-02 2018-08-28 삼성전기주식회사 전자 부품
JP7475259B2 (ja) * 2018-05-16 2024-04-26 株式会社村田製作所 チップ型セラミック電子部品
JP2019201106A (ja) 2018-05-16 2019-11-21 株式会社村田製作所 積層セラミックコンデンサ
JP6787364B2 (ja) * 2018-05-16 2020-11-18 株式会社村田製作所 導電性ペースト
JP7182926B2 (ja) * 2018-07-17 2022-12-05 太陽誘電株式会社 積層セラミック電子部品
KR102101932B1 (ko) * 2018-10-02 2020-04-20 삼성전기주식회사 적층 세라믹 전자부품
KR102148446B1 (ko) * 2018-10-02 2020-08-26 삼성전기주식회사 적층 세라믹 전자부품
KR102121579B1 (ko) 2018-10-02 2020-06-10 삼성전기주식회사 적층 세라믹 전자부품
US10937596B2 (en) * 2019-02-06 2021-03-02 Tdk Corporation Electronic component
JP7196732B2 (ja) * 2019-03-28 2022-12-27 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP7188258B2 (ja) * 2019-04-22 2022-12-13 Tdk株式会社 コイル部品及びその製造方法
JP7283357B2 (ja) * 2019-11-13 2023-05-30 株式会社村田製作所 積層セラミックコンデンサ
JP2021082686A (ja) * 2019-11-18 2021-05-27 太陽誘電株式会社 セラミック電子部品およびその製造方法
JP7160024B2 (ja) * 2019-12-20 2022-10-25 株式会社村田製作所 電子部品
JP2021103711A (ja) * 2019-12-25 2021-07-15 株式会社村田製作所 積層セラミック電子部品
JP2022136816A (ja) * 2021-03-08 2022-09-21 Tdk株式会社 セラミック電子部品
JP2023018852A (ja) * 2021-07-28 2023-02-09 太陽誘電株式会社 セラミック電子部品およびセラミック電子部品の製造方法
CN115331954B (zh) * 2022-10-17 2023-01-24 广州市一变电气设备有限公司 变压器箔式线圈绕制出线方法、绕组及节能环保变压器

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4701827A (en) * 1986-02-10 1987-10-20 Kyocera Corporation Multilayer ceramic capacitor
EP0238241B1 (en) * 1986-03-12 1991-11-27 Matsushita Electric Industrial Co., Ltd. Multi-layer ceramic capacitor
US5073180A (en) * 1991-03-20 1991-12-17 International Business Machines Corporation Method for forming sealed co-fired glass ceramic structures
JPH0955118A (ja) * 1995-08-11 1997-02-25 Tdk Corp 導体ペーストおよびセラミック積層コンデンサ
JPH11121273A (ja) 1997-10-17 1999-04-30 Tdk Corp 電子部品およびその製造方法
JP2000040635A (ja) 1998-07-21 2000-02-08 Murata Mfg Co Ltd セラミック電子部品及びその製造方法
JP2000077258A (ja) * 1998-08-27 2000-03-14 Murata Mfg Co Ltd セラミック電子部品及びその製造方法
JP2001345231A (ja) * 2000-05-31 2001-12-14 Murata Mfg Co Ltd 導電性ペーストおよびセラミック電子部品
JP3850212B2 (ja) * 2000-10-30 2006-11-29 京セラ株式会社 導電性ペースト及びそれを用いた積層セラミックコンデンサ
JP4097900B2 (ja) * 2001-01-11 2008-06-11 Ｔｄｋ株式会社 電子部品の製造方法
JP2002313664A (ja) * 2001-04-10 2002-10-25 Murata Mfg Co Ltd 導電性ペーストおよび積層セラミック電子部品
US6960366B2 (en) 2002-04-15 2005-11-01 Avx Corporation Plated terminations
JP4145127B2 (ja) * 2002-11-22 2008-09-03 三井金属鉱業株式会社 フレーク銅粉及びそのフレーク銅粉の製造方法並びにそのフレーク銅粉を用いた導電性ペースト
JP4200792B2 (ja) * 2003-03-12 2008-12-24 株式会社村田製作所 積層セラミックコンデンサ
JP2005228610A (ja) * 2004-02-13 2005-08-25 Murata Mfg Co Ltd 導電性ペースト及びセラミック電子部品
JP4544896B2 (ja) 2004-04-01 2010-09-15 京セラ株式会社 電子部品
JP3994439B2 (ja) * 2004-06-17 2007-10-17 昭栄化学工業株式会社 積層セラミック電子部品端子電極用導体ペースト
US7329976B2 (en) * 2005-04-27 2008-02-12 Kyocera Corporation Laminated electronic component
JP5176775B2 (ja) * 2008-06-02 2013-04-03 株式会社村田製作所 セラミック電子部品及びその製造方法
JP4835686B2 (ja) * 2008-12-22 2011-12-14 Ｔｄｋ株式会社 積層コンデンサ
JP4905498B2 (ja) * 2009-04-22 2012-03-28 株式会社村田製作所 積層型セラミック電子部品
JP2011003612A (ja) * 2009-06-16 2011-01-06 Kyocera Chemical Corp 電子部品およびその製造方法
JP2011233840A (ja) * 2010-04-30 2011-11-17 Murata Mfg Co Ltd 電子部品
JP5276137B2 (ja) 2011-04-13 2013-08-28 太陽誘電株式会社 積層型コンデンサ
JP2013048231A (ja) * 2011-08-29 2013-03-07 Samsung Electro-Mechanics Co Ltd 積層セラミック電子部品及びその製造方法
US9202640B2 (en) * 2011-10-31 2015-12-01 Murata Manufacturing Co., Ltd. Ceramic electronic component and manufacturing method thereof
KR101771742B1 (ko) * 2012-11-26 2017-08-25 삼성전기주식회사 적층 세라믹 전자부품
JP2015035581A (ja) * 2013-07-10 2015-02-19 株式会社村田製作所 セラミック電子部品およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180037591A (ko) * 2016-10-04 2018-04-12 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서 및 그 제조 방법
US10504651B2 (en) 2016-10-04 2019-12-10 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor

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