KR101547677B1 - 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 외부전극의 두께를 얇게 유지하면서 내습성이 뛰어난 세라믹 전자부품을 제공한다.
세라믹 전자부품(1)은 세라믹 소체(10), 내부전극(11), 유리 코팅층(15), 전극단자(13)를 구비한다. 내부전극(11)은 세라믹 소체(10) 내에 마련되어 있으며, 단부가 세라믹 소체(10)의 표면에 노출되어 있다. 유리 코팅층(15)은 세라믹 소체(10) 표면의 내부전극(11)이 노출된 부분 위를 덮는다. 전극단자(13)는 유리 코팅층(15) 바로 위에 마련되어 있다. 전극단자(13)는 도금막으로 구성되어 있다. 유리 코팅층(15)은 금속분말(15a)이 분산된 유리 매질(15b)로 이루어진다. 내부전극(11)은 유리 코팅층(15)을 관통하지 않는 범위에서 세라믹 소체(10) 표면으로부터 유리 코팅층(15) 중에 돌출하고 있다. 금속분말(15a)은 내부전극(11)과 전극단자(13)를 전기적으로 접속하고 있는 도통 패스를 형성하고 있다.

Description

세라믹 전자부품{CERAMIC ELECTRONIC COMPONENT}
본 발명은 세라믹 전자부품에 관한 것이다.
종래, 휴대전화기, 휴대 음악 플레이어 등의 전자기기에는 세라믹 콘덴서로 대표되는 세라믹 전자부품이 사용되고 있다. 세라믹 전자부품은 일반적으로 내부전극의 단부(端部)가 표면에 노출된 세라믹 소체와, 세라믹 소체의 내부전극이 노출된 부분을 덮도록 배치된 외부전극을 구비한다. 외부전극은 예를 들면 일본국 공개특허공보 2002-203737호와 같이 도전성 페이스트를 도포하여 베이킹한 소결 금속막에 도금을 입힌 것이나, 일본국 공개특허공보 2004-327983호의 기재와 같이 도금막으로만 형성된 것 등이 있다.
그러나 소결 금속막을 형성할 때 이용하는 도전성 페이스트는 점도가 높기 때문에 소결 금속막의 두께가 두꺼워진다. 예를 들면 일본국 공개특허공보 2002-203737호에는 제1 및 제2 전극층(소결 금속막)의 두께가 약 50㎛~90㎛가 된다고 기재되어 있다.
또한 외부전극을 소결 금속막으로 형성한 경우에는 도전성 페이스트를 베이킹할 때의 베이킹 온도가 높다. 이로 인해, 세라믹 소체에 포함되는 세라믹 성분과 도전성 페이스트 중의 유리 성분이 상호 확산하여, 세라믹 소체와 소결 금속막의 계면에 반응층이 형성되어 버리는 경우가 있다. 이 반응층이 형성된 부분에서 도금액이 침입하여, 세라믹 소체의 기계적 강도가 저하되는 등의 문제나 내습 신뢰성이 열화되는 등의 문제가 있다. 또한 베이킹 온도가 높으면, 소결 금속막의 표면에 유리 성분이 석출되어 유리가 들뜨는 문제가 발생하여, 소결 금속막의 표면에 도금막을 형성하기 어려워진다는 문제점도 있다.
그래서 일본국 공개특허공보 2004-327983호와 같이, 외부전극을 도금막으로만 형성하는 방법이 제안되어 있다. 외부전극을 도금막으로만 형성한 경우는 예를 들어 도전성 페이스트의 베이킹에 의해 형성된 외부전극을 마련한 경우에 비해 외부전극 두께를 얇게 형성할 수 있다.
또한 도금액에는 유리 성분이 포함되지 않기 때문에 세라믹 소체와 도금막의 계면에 반응층이 형성되지 않는다. 따라서 반응층이 형성되는 데 따른 기계적 강도의 저하나 내습 신뢰성의 열화와 같은 문제가 생기기 어렵다. 또, 유리가 들뜨는 문제도 생기지 않아, 도금막을 형성하기 어렵다는 문제가 생기지 않는다.
그러나 외부전극을 도금에 의해 형성할 경우, 세라믹 소체를 직접 도금액에 담글 필요가 있기 때문에, 도금액이 내부전극의 노출부로부터 세라믹 소체 내부로 침입한다는 문제가 있다. 그 결과, 내습성이 저하되는 경우가 있다.
또한 외부전극을 도금막으로만 형성했을 경우, 도금막과 세라믹 소체는 화학적으로 결합하지 않고 물리적인 결합밖에 하지 않기 때문에, 도금막과 세라믹 소체의 밀착성이 저하된다는 문제가 있다. 그 결과, 세라믹 전자부품 사용시에 도금막과 세라믹 소체 사이로 수분 등이 진입하기 쉬워져 내습성이 저하되는 경우가 있다.
본 발명은 외부전극의 두께를 얇게 유지하면서 내습성이 뛰어난 세라믹 전자부품을 제공하는 것을 주된 목적으로 한다.
본 발명에 따른 세라믹 전자부품은 세라믹 소체, 내부전극, 유리 코팅층, 전극단자를 구비한다. 내부전극은 세라믹 소체 내에 마련되어 있으며, 단부가 세라믹 소체의 표면에 노출되어 있다. 유리 코팅층은 세라믹 소체 표면의 내부전극이 노출된 부분 위를 덮는다. 전극단자는 유리 코팅층 바로 위에 마련되어 있다. 전극단자는 도금막으로 구성되어 있다. 유리 코팅층은 금속분말이 분산된 유리 매질로 이루어진다. 내부전극은 유리 코팅층을 관통하지 않는 범위에서 세라믹 소체 표면으로부터 유리 코팅 중에 돌출되어 있다. 금속분말은 내부전극과 전극단자를 전기적으로 접속하고 있는 도통(導通) 패스를 형성하고 있다.
본 발명에 따른 세라믹 전자부품의 어느 특정한 국면에서는, 내부전극의 세라믹 소체 표면으로부터의 돌출부 길이가 유리 코팅층 두께의 50% 이하이다.
본 발명에 따른 세라믹 전자부품의 다른 특정한 국면에서는, 내부전극의 세라믹 소체 표면으로부터의 돌출부 길이가 유리 코팅층 두께의 34% 이하이다.
본 발명에 따른 세라믹 전자부품의 다른 특정한 국면에서는, 도통 패스 중 적어도 하나는 유리 코팅층의 두께방향을 따라 배치된 복수의 금속분말이 서로 접촉함으로써 형성되어 있다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정한 국면에서는, 금속분말의 주성분은 내부전극에 주성분으로서 포함되는 금속과는 다르다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정한 국면에서는, 금속분말의 코어부는 Cu로 이루어진다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정한 국면에서는, 유리 코팅층의 두께가 1㎛~10㎛이다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정한 국면에서는, 유리 코팅층의 두께방향을 따라 자른 단면에 있어서, 도통 패스를 구성하고 있는 금속분말의 표면의 단면형상이 비(非)직선형상이다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정한 국면에서는, 도통 패스는 상대적으로 가는 부분과 상대적으로 굵은 부분을 각각 복수개 가진다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정한 국면에서는, 도금막의 유리 코팅층에 접한 부분이 Cu 도금막 또는 Ni 도금막으로 구성되어 있다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정한 국면에서는, 유리 코팅층에서의 유리의 비율이 35체적% 이상이다.
본 발명에 의하면, 전극단자의 두께를 얇게 유지하면서 내습성이 뛰어난 세라믹 전자부품을 제공할 수 있다.
도 1은 제1 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 2는 제1 실시형태에 따른 세라믹 전자부품의 약도적 측면도이다.
도 3은 도 1의 선 III-III을 따라 자른 모식적 단면도이다.
도 4는 도 3의 선 IV로 둘러싸인 부분을 확대한 약도적 단면도이다.
도 5는 도 3의 선 V로 둘러싸인 부분을 확대한 약도적 단면도이다.
도 6은 제1 실시형태에서 제작한 세라믹 전자부품 유리 코팅층과 제1 전극단자의 모식적 단면도이다.
도 7은 제1 실시형태에서 제작한 세라믹 전자부품의 단면에서의 유리 코팅층 단면의 주사형 전자현미경 사진이다.
도 8은 도 3의 선 VIII-VIII을 따라 자른 약도적 단면도이다.
도 9는 본 발명에서 금속분말의 애스펙트비를 측정하는 방법을 설명하기 위한 모식적 사시도이다.
도 10은 도 9의 선 X-X을 따라 자른 모식적 단면도이다.
도 11은 도전 패턴이 형성된 세라믹 그린 시트의 약도적 평면도이다.
도 12는 제2 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 13은 제2 실시형태에 따른 세라믹 전자부품의 제조방법을 설명하기 위한 모식적 평면도이다.
도 14는 제3 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
도 15는 제4 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
도 16은 도전성 페이스트층이 소성되어 이루어지는 소결 금속막의 단면 사진이다.
(제1 실시형태)
이하, 본 발명을 실시한 바람직한 형태의 일례에 대하여 설명한다. 단, 하기의 실시형태는 단순 예시이다. 본 발명은 하기 실시형태에 전혀 한정되지 않는다.
또한 실시형태 등에서 참조하는 각 도면에서, 실질적으로 동일한 기능을 가지는 부재는 동일한 부호로 참조하기로 한다. 또한 실시형태 등에서 참조하는 도면은 모식적으로 기재된 것이며, 도면에 묘화된 물체의 치수 비율 등은 현실에서의 물체의 치수 비율 등과 다른 경우가 있다. 도면 상호간에서도 물체의 치수 비율 등이 다른 경우가 있다. 구체적인 물체의 치수 비율 등은 이하의 설명을 참작해서 판단되어야 한다.
도 1은 본 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다. 도 2는 본 실시형태에 따른 세라믹 전자부품의 약도적 측면도이다. 도 3은 도 1의 선 III-III을 따라 자른 모식적 단면도이다. 도 4는 도 3의 선 IV로 둘러싸인 부분을 확대한 약도적 단면도이다. 도 5는 도 3의 선 V로 둘러싸인 부분을 확대한 약도적 단면도이다. 도 6은 본 실시형태에서 제작한 세라믹 전자부품 유리 코팅층과 제1 전극단자의 모식적 단면도이다. 도 7은 본 실시형태에서 제작한 세라믹 전자부품 유리 코팅층과 제1 전극단자의 계면부분 단면의 주사형 전자현미경(SEM) 사진이다. 한편, 도 7은 유리 코팅층의 상태를 이해하기 쉽도록, 유리 코팅층만 형성했을 때의 사진이다. 도 8은 도 3의 선 VIII-VIII을 따라 자른 약도적 단면도이다.
먼저, 도 1~도 8을 참조하면서 세라믹 전자부품(1)의 구성에 대하여 설명한다.
도 1~도 3 및 도 8에 나타내는 바와 같이, 세라믹 전자부품(1)은 세라믹 소체(10)를 구비하고 있다. 세라믹 소체(10)는 세라믹 전자부품(1)의 기능에 맞는 적절한 세라믹 재료로 이루어진다. 구체적으로는, 세라믹 전자부품(1)이 콘덴서일 경우에는 세라믹 소체(10)를 유전체 세라믹 재료로 형성할 수 있다. 유전체 세라믹 재료의 구체예로는 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다. 한편, 세라믹 소체(10)가 유전체 세라믹 재료를 포함할 경우, 세라믹 소체(10)에는 원하는 세라믹 전자부품(1)의 특성에 따라, 상기 세라믹 재료를 주성분으로 해서 예를 들면 Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등의 부성분을 적절히 첨가해도 된다.
세라믹 소체(10)의 형상은 특별히 한정되지 않는다. 본 실시형태에서 세라믹 소체(10)는 직육면체형상으로 형성되어 있다. 도 1~도 3에 나타내는 바와 같이, 세라믹 소체(10)는 길이방향(L) 및 폭방향(W)을 따라 연장되는 제1 및 제2 주면(主面)(10a, 10b)을 가진다. 세라믹 소체(10)는 도 1, 도 2 및 도 8에 나타내는 바와 같이, 두께방향(T) 및 길이방향(L)을 따라 연장되는 제1 및 제2 측면(10c, 10d)을 가진다. 또한 도 2, 도 3 및 도 8에 나타내는 바와 같이, 세라믹 소체(10)는 두께방향(T) 및 폭방향(W)을 따라 연장되는 제1 및 제2 단면(10e, 10f)을 구비하고 있다.
한편, 본 명세서에서 "직육면체형상"에는 모서리부나 능선부가 둥그스름한 직육면체가 포함되는 것으로 한다. 즉, "직육면체형상"의 부재란, 제1 및 제2 주면, 제1 및 제2 측면, 그리고 제1 및 제2 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등을 가지고 있어도 된다.
세라믹 소체(10)의 치수는 특별히 한정되지 않지만, 세라믹 소체(10)는 세라믹 소체(10)의 두께 치수를 DT, 길이 치수를 DL, 폭 치수를 DW로 했을 때에, DT＜DW＜DL, (1/5)DW≤DT≤(1/2)DW, 또는 DT＜0.3mm를 만족하는 박형이어도 된다. 구체적으로는 0.05mm≤DT＜0.3mm, 0.4mm≤DL≤1mm, 0.3mm≤DW≤0.5mm여도 된다.
도 3 및 도 8에 나타내는 바와 같이, 세라믹 소체(10)의 내부에는 대략 직사각형상인 복수의 제1 및 제2 내부전극(11, 12)이 두께방향(T)을 따라 등간격으로 교대로 배치되어 있다. 제1 및 제2 내부전극(11, 12)의 단부(11a, 12a)는 세라믹 소체(10)의 표면에 노출되어 있다. 구체적으로는, 제1 내부전극(11)의 한쪽 단부(11a)는 세라믹 소체(10)의 제1 단면(10e)에 노출되어 있다. 제2 내부전극(12)의 한쪽 단부(12a)는 세라믹 소체(10)의 제2 단면(10f)에 노출되어 있다.
제1 및 제2 내부전극(11, 12) 각각은 제1 및 제2 주면(10a, 10b)과 거의 평행하다. 제1 및 제2 내부전극(11, 12)은 두께방향(T)에 있어서 세라믹층(10g)을 사이에 두고 서로 대향하고 있다.
한편, 세라믹층(10g)의 두께는 특별히 한정되지 않는다. 세라믹층(10g)의 두께는 예를 들면 0.5㎛~10㎛로 할 수 있다. 제1 및 제2 내부전극(11, 12) 각각의 두께도 특별히 한정되지 않는다. 제1 및 제2 내부전극(11, 12) 각각의 두께는 예를 들면 0.2㎛~2㎛로 할 수 있다.
제1 및 제2 내부전극(11, 12)은 적절한 도전재료로 구성할 수 있다. 제1 및 제2 내부전극(11, 12)은 예를 들면 Ni, Cu, Ag, Pd, Au 등의 금속이나, 이 금속들 중 1종을 포함하는 예를 들면 Ag-Pd 합금 등의 합금으로 구성할 수 있다.
도 4에 나타내는 바와 같이, 세라믹 소체(10)의 표면 위에는 유리 코팅층(15)이 마련되어 있다. 유리 코팅층(15)은 세라믹 소체(10) 표면의 제1 및 제2 내부전극(11, 12)이 노출된 부분 위를 덮고 있다. 구체적으로는, 유리 코팅층(15)은 세라믹 소체(10)의 제1 및 제2 단면(10e, 10f) 위와, 제1 및 제2 주면(10a 및 10b)의 길이방향(L)에서의 양단부분 위와, 제1 및 제2 측면(10c, 10d)의 길이방향(L)에서의 양단부분 위에 마련되어 있다.
도 5에 나타내는 바와 같이, 내부전극(11, 12)은 유리 코팅층(15)을 관통하지 않는 범위에서, 세라믹 소체(10) 표면으로부터 유리 코팅층(15) 안으로 돌출되어 있다. 내부전극(11, 12)의 세라믹 소체(10)의 표면으로부터의 돌출부(11b, 12b)의 길이는 유리 코팅층(15) 두께의 50% 이하인 것이 바람직하고, 40% 이하인 것이 보다 바람직하고, 35% 이하인 것이 더욱 바람직하고, 34% 이하인 것이 더욱더 바람직하다. 돌출부(11b, 12b)의 길이는 1.7㎛ 이하인 것이 바람직하다.
제1 및 제2 내부전극(11, 12)이 세라믹 소체(10)의 표면에서 돌출하는 메커니즘으로는 아래의 메커니즘을 생각할 수 있다. 즉, 제1 및 제2 내부전극(11, 12)의 선단에 유리 코팅층(15)에 포함되는 금속이 모임으로써, 제1 및 제2 내부전극(11, 12)에 포함되는 금속과 유리 코팅층(15)에 포함되는 금속분말(15a)이 확산되기 시작하고, 제1 및 제2 내부전극(11, 12)의 선단이 합금화됨으로 인해 선단이 결정 성장함으로써 제1 및 제2 내부전극(11, 12)이 세라믹 소체(10)의 표면에서 돌출하는 것이라고 생각된다.
도 6 및 도 7에 나타내는 바와 같이, 유리 코팅층(15)은 금속분말(15a)이 분산된 유리 매질(15b)로 이루어진다. 유리 코팅층(15)은 유리 매질(15b)과 금속분말(15a)이 고착되어 일체화된 복합막이다. 유리 매질(15b)은 유리분말이 연화점 이상으로 열처리되어 용융된 후, 응고하여 일체화된 것이다. 따라서 유리 매질(15b)은 금속분말(15a) 사이의 틈을 메우도록 존재하고 있다. 유리 매질(15b)은 세라믹 소체(10)의 표면을 덮고 있다. 이 유리 매질(15b)에 의해, 세라믹 전자부품(1)의 내습성이 향상되어 있다. 한편, 도 6 및 도 7은 어느 한 단면을 나타내는 도면이며, 다른 단면에서는 유리 매질(15b)이나 금속분말(15a)이 보이는 방식이 다르다.
유리 코팅층(15)에 있어서, 유리 매질(15b)의 체적 함유량은 금속분말(15a)의 체적 함유량보다 낮아도 된다. 유리 코팅층(15)에서의 유리 매질(15b)의 비율은 35체적% 이상인 것이 바람직하고, 35체적%~75체적%인 것이 보다 바람직하고, 40체적%~57.5체적%인 것이 더욱 바람직하다. 유리 코팅층(15)에서의 유리 매질(15b)의 비율이 35체적% 미만일 경우, 유리 코팅층(15)이 존재하는 데 따른 세라믹 전자부품(1)의 내습성 향상 효과가 작아지는 경우가 있다. 또한 유리 코팅층(15)에서의 유리 매질(15b)의 비율이 75체적%를 넘을 경우, 유리 코팅층(15) 바로 위에 제1 및 제2 전극단자(13, 14)를 형성하기가 어려워지는 경우가 있다. 유리 매질(15b)을 구성하는 유리는 예를 들면 B2O3 및 SiO2로 이루어지는 군에서 선택되는 1종 이상의 그물코 형성 산화물과, Al2O3, ZnO, CuO, Li2O, Na2O, K2O, MgO, CaO, BaO, ZrO2 및 TiO2로 이루어지는 군에서 선택되는 1종 이상의 그물코 수식 산화물을 포함하는 것이 바람직하다.
유리 매질(15b)은 그물코 수식 산화물로서, 유리 코팅층(15)의 금속분말(15a)과 동일한 금속의 산화물을 포함하는 것이 바람직하다. 이로 인해, 유리 코팅층(15) 중의 유리분말이 유리 코팅층(15) 중의 금속분말(15a)에 젖기 쉬워진다.
유리 매질(15b)은 SiO2가 가장 많이 포함되어 있는 것이 바람직하다. 유리 전체에서 차지하는 SiO2의 비율은 35mol% 이상인 것이 바람직하다.
유리 코팅층(15)에 있어서, 금속분말(15a)은 유리 매질(15b) 중에 분산되어 있다. 유리 코팅층(15)에서의 금속분말(15a)의 비율은 25체적%~65체적%인 것이 바람직하고, 50체적%~60체적%인 것이 보다 바람직하다. 금속분말(15a)은 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등의 금속이나, 이 금속들을 적어도 1종 포함하는 합금 등으로 구성된다. 금속분말(15a)은 제1 및 제2 내부전극(11, 12)에 주성분으로서 포함되는 금속을 주성분으로서 포함하지 않는 것이 바람직하다. 즉, 금속분말(15a)의 주성분이 제1 및 제2 내부전극(11, 12)의 주성분과 다른 것이 바람직하다. 한편, 금속분말(15a)이, 제1 및 제2 내부전극(11, 12)의 주성분으로서 포함되는 금속을 포함할 경우, 그 금속의 비율은 금속분말(15a) 전체의 10체적% 이하인 것이 바람직하다. 또한 금속분말(15a)의 코어부는 Cu로 이루어지는 것이 바람직하다.
유리 코팅층(15)은 도전성 페이스트층이 소성되어 이루어지는, 소결 금속 및 유리로 구성된 소결 금속막과는 다른 것이다. 즉, 유리 코팅층(15)에서는 금속분말(15a)의 사이를 누비며 연속된 유리 매질(15b)이 형성되어 있는 데 반해, 소결 금속막에서는 금속 매트릭스가 형성되어 있다. 유리 코팅층(15)에서는 금속분말(15a) 전부가 일체로 소결되어 있는 것이 아니라, 유리 매질(15b)이 금속분말(15a) 사이를 연결하도록 존재하고 있는 데 반해, 도 16의 사진에 나타낸 바와 같이 소결 금속막에서는, 유리는 금속분말이 소결됨으로써 소결 금속막 안에서, 소결 금속막과 세라믹 소체의 계면으로 유리 성분이 밀려나와 소결 금속막과 세라믹 소체의 계면에 존재한다. 또한 도 16에서는 확인할 수 없지만, 금속분말이 소결됨으로써 소결 금속막 안에서 소결 금속막 표면으로 유리가 밀려나와, 소결 금속막의 표면에 유리가 존재하는 경우도 있다. 도전성 페이스트층이 소성되어 이루어지는 소결 금속막에서는 실질적으로 모든 금속분말이 소결되어 있어, 소결되지 않은 금속분말은 이미 실질적으로 잔존하고 있지 않다.
금속분말(15a)은 유리 코팅층(15)의 두께방향(T)을 따라 자른 단면에 있어서, 구형(球形)이 아니라 가늘고 긴 형상인 것이 바람직하다. 금속분말(15a)은 유리 코팅층(15)의 두께방향(T)을 따라 자른 단면에 있어서, 인편(鱗片)형상, 편평형상, 바늘형상 등의 플레이크형상인 것이 바람직하다. 한편 가늘고 긴 형상이란, 애스펙트비가 3 이상인 것을 말한다.
금속분말(15a)의 애스펙트비는 3.6 이상인 것이 바람직하다. 먼저, 세라믹 전자부품(1)의 능선부에서부터, 도 9에 나타내는 제1 전극단자(13)의 제3 부분(13c)의 표면의 대각을 연결하는 선 X-X를 향해 연마하여, 도 10에 나타낸 바와 같이 유리 코팅층(15)의 단면을 노출시킨다. 다음으로 도 10에 나타내는 바와 같이 이 단면을 선 X-X 방향을 따라 4등분하여, 그 경계 3군데에서 유리 코팅층(15)을 배율 5000배, 가속 전압 15kV로 SEM 관찰한다. 다음으로 각각의 부위를 SEM 관찰할 때, 시야 30㎛×30㎛ 내에 포함되는 금속분말(15a) 전부에 대하여, 각각의 직경을 노출된 단면상에서 측정하고, 그 중 최대값을 장경(長徑)으로서 선택한다. 다음으로, 선택한 금속분말(15a)의 장경의 축과 직교하는 축을 따른 두께의 최대값을 단경(短徑)으로서 선택한다. 얻어진 장경을 단경으로 나눠, 금속분말(15a)의 애스펙트비를 산출한다. 마찬가지로 해서, 도 10의 화살표로 나타내는 바와 같이 제2 전극단자(14)의 제3 부분(14c)측의 유리 코팅층(15)에서도 금속분말(15a)의 애스펙트비를 산출한다. 제1 및 제2 전극단자(13, 14)측의 양쪽 유리 코팅층(15)에서 산출한 합계 6개 금속분말(15a)의 애스펙트비의 평균값을 본 발명의 금속분말(15a)의 애스펙트비로 한다. 한편, SEM 관찰시에 복수의 금속분말(15a)이 각각의 장경 방향에 있어서 접촉하여 1개의 일체적인 금속분말(15a)과 같이 관찰될 경우, 그러한 복수의 금속분말(15a)의 일체화물 전체의 장경을 1개의 금속분말(15a)의 장경으로 한다.
금속분말(15a)의 평균 입자경은 0.5㎛~10㎛인 것이 바람직하다. 한편, 본 발명에서 금속분말(15a)의 평균 입자경은 상술한 방법으로 6개 금속분말 각각의 장경 및 단경을 측정하고, 그 6개 금속분말의 장경과 단경을 모두 합계해서 얻어지는 값의 평균값(12로 나누어서 얻어지는 값)을 말한다.
금속분말(15a)은 제1 및 제2 내부전극(11, 12)과 제1 및 제2 전극단자(13, 14)를 각각 전기적으로 접속하고 있는 도통 패스를 형성하고 있다. 도통 패스 중 적어도 하나는 유리 코팅층(15)의 두께방향(T)을 따라 배치된 복수의 금속분말(15a)이 서로 접촉함으로써 형성되어 있다.
유리 코팅층(15)의 두께방향(T)의 단면에 있어서, 도통 패스를 구성하고 있는 금속분말(15a)의 표면의 단면형상은 비직선형상이어도 된다. 도통 패스는 상대적으로 가는 부분과 상대적으로 굵은 부분을 각각 복수개 가지고 있어도 된다.
도통 패스를 형성하고 있는 금속분말(15a)의 장경은 유리 코팅층(15)의 두께 이상인 것이 바람직하다. 도통 패스를 형성하고 있는 금속분말(15a)의 장경은 유리 코팅층(15) 두께의 1.5배 이상인 것이 보다 바람직하다.
유리 코팅층(15)의 두께는 1㎛~10㎛인 것이 바람직하다. 유리 코팅층(15)의 두께가 1㎛ 미만일 경우, 유리 코팅층(15)이 존재하는 데 따른 세라믹 전자부품(1)의 내습성 향상 효과가 작아지는 경우가 있다. 유리 코팅층(15)의 두께가 10㎛를 넘을 경우, 유리 코팅층(15)에 포함되는 유리의 절대량이 많아진다. 그렇게 되면, 제1 및 제2 내부전극(11, 12)을 구성하는 성분이, 유리 코팅층(15)의 용융된 유리에 액상 확산하기 쉬워진다. 이러한 경우, 제1 및 제2 내부전극(11, 12)의 선단이 가늘어져, 제1 및 제2 내부전극(11, 12)과 세라믹층(10g) 사이에 틈이 생겨 세라믹 전자부품(1)의 내습성이 저하되는 경우가 있다.
유리 코팅층(15)의 두께는 세라믹 전자부품(1)의 측면을 길이방향(L)을 따라, 세라믹 전자부품(1)의 중앙까지 단면 연마하고, 그 단면에 있어서 한쪽 전극단자의 단면 중앙부에 위치하는 유리 코팅층(15)의 두께를 광학 현미경을 이용해서 관찰함으로써 측정할 수 있다.
제1 전극단자(13)는 유리 코팅층(15) 바로 위에 마련되어 있다. 제1 전극단자(13)는 유리 코팅층(15)에 형성된 도통 패스에 의해 제1 내부전극(11)에 전기적으로 접속되어 있다. 제1 전극단자(13)는 제1 주면(10a) 위에 형성되어 있는 제1 부분(13a); 제2 주면(10b) 위에 형성되어 있는 제2 부분(13b); 제1 단면(10e) 위에 형성되어 있는 제3 부분(13c); 제1 측면(10c) 위에 형성되어 있는 제4 부분(13d); 및 제2 측면(10d) 위에 형성되어 있는 제5 부분(13e);을 구비하고 있다.
제2 전극단자(14)는 유리 코팅층(15) 바로 위에 마련되어 있다. 제2 전극단자(14)는 유리 코팅층(15)에 형성된 도통 패스에 의해 제2 내부전극(12)에 전기적으로 접속되어 있다. 제2 전극단자(14)는 제1 주면(10a) 위에 형성되어 있는 제1 부분(14a); 제2 주면(10b) 위에 형성되어 있는 제2 부분(14b); 제2 단면(10f) 위에 형성되어 있는 제3 부분(14c); 제1 측면(10c) 위에 형성되어 있는 제4 부분(14d); 및 제2 측면(10d) 위에 형성되어 있는 제5 부분(14e);을 구비하고 있다.
제1 및 제2 전극단자(13, 14)는 도금막으로 구성된다. 도금막은 Cu, Ni, Sn, Pd, Au, Ag, Pt, Bi 및 Zn으로 이루어지는 군에서 선택되는 적어도 1종의 금속, 또는 이 금속들 중 적어도 1종의 금속을 포함하는 합금으로 구성되어 있는 것이 바람직하다. 제1 및 제2 전극단자(13, 14)는 각각 1층의 도금막으로만 구성되어 있어도 되고, 2층 이상의 도금막으로 구성되어 있어도 된다. 예를 들면 Ni-Sn의 2층 구조나 Cu-Ni-Sn의 3층 구조여도 된다. 한편, 도 6에 나타내는 바와 같이 본 실시형태에서 제1 및 제2 전극단자(13, 14)는 Cu로 이루어지는 제1층(13p), Ni로 이루어지는 제2층(13q), 및 Sn으로 이루어지는 제3층(13r)으로 구성되어 있다.
유리 코팅층(15)과 제1 전극단자(13)의 합계 두께는 15㎛~25㎛인 것이 바람직하다. 유리 코팅층(15)과 제2 전극단자(14)의 합계 두께는 15㎛~25㎛인 것이 바람직하다.
다음으로, 본 실시형태의 세라믹 전자부품(1)의 제조방법의 일례에 대하여 설명한다.
먼저, 세라믹 소체(10)를 구성하기 위한 세라믹 재료를 포함하는 세라믹 그린 시트(20)(도 11 참조)를 준비한다. 다음으로 도 11에 나타내는 바와 같이, 그 세라믹 그린 시트(20) 위에 도전성 페이스트를 도포함으로써 도전 패턴(21)을 형성한다. 한편, 도전성 페이스트의 도포는 예를 들면 스크린 인쇄법 등의 각종 인쇄법으로 실시할 수 있다. 도전성 페이스트는 도전성 미립자 외에, 공지의 바인더나 용제를 포함하고 있어도 된다.
다음으로, 도전 패턴(21)이 형성되어 있지 않은 복수장의 세라믹 그린 시트(20), 제1 또는 제2 내부전극(11, 12)에 대응된 형상의 도전 패턴(21)이 형성되어 있는 세라믹 그린 시트(20), 및 도전 패턴(21)이 형성되어 있지 않은 복수장의 세라믹 그린 시트(20)를 이 순서대로 적층하고 적층방향으로 정수압 프레스함으로써 마더 적층체를 제작한다.
다음으로, 마더 적층체 위에 가상의 컷팅 라인을 따라 마더 적층체를 컷팅함으로써, 마더 적층체로부터 복수의 소성 전의 세라믹 적층체를 제작한다.
한편, 마더 적층체의 컷팅은 다이싱이나 프레스 컷팅에 의해 실시할 수 있다. 소성 전의 세라믹 적층체에 대하여 배럴 연마 등을 실시하여 능선부나 모서리부를 둥글게 해도 된다.
다음으로, 소성 전의 세라믹 적층체를 소성한다. 이 소성 공정에서 제1 및 제2 내부전극(11, 12)이 소성된다. 소성 온도는 사용하는 세라믹 재료나 도전성 페이스트의 종류에 따라 적절히 설정할 수 있다. 소성 온도는 예를 들면 900℃~1300℃로 할 수 있다.
다음으로 딥핑 등의 방법으로, 소성 후의 세라믹 적층체 위에 유리 페이스트를 도포한다. 다음으로 유리 페이스트를 열처리함으로써 유리분말을 용융하여 일체화시키고, 그것을 냉각함으로써 유리 매질(15b)을 형성하고, 금속분말(15a)을 고착시킴으로써 유리 코팅층(15)을 형성한다. 유리 코팅층(15)의 형성에 이용하는 유리 페이스트는 유리분말, 금속분말(15a), 바인더, 용제 등을 포함하고 있다. 여기서 유리분말은 입경이 금속분말(15a)보다 작은 것을 사용하는 것이 바람직하다. 열처리 온도는 유리분말이 연화되는 온도 이상의 온도이면서, 금속분말이 소결하지 않는 온도인 것이 바람직하다. 열처리 온도는 예를 들면, 600℃~750℃인 것이 바람직하다. 열처리 온도를 600℃~750℃로 함으로써, 유리 코팅층(15)에 있어서 제1 및 제2 내부전극(11, 12)의 돌출부(11b, 12b)의 길이가 2㎛를 넘는 것을 억제할 수 있다. 열처리 온도가 600℃ 미만일 경우, 유리가 연화되지 않기 때문에 세라믹 소체(10)와의 접착성이 낮아지는 경우가 있다. 열처리 온도가 750℃를 넘을 경우, 제1 및 제2 내부전극(11, 12)의 돌출부(11b, 12b)의 길이가 유리 코팅층(15) 두께의 35%를 넘기 쉬워진다. 또한 열처리 온도가 750℃를 넘을 경우, 세라믹 소체(10)와 유리 코팅층(15)의 반응이 시작되어, 유리 코팅층(15)이 없어질 우려가 있다.
유리 코팅층(15)에서의 제1 및 제2 내부전극(11, 12)의 돌출부(11b, 12b)의 길이가 2㎛를 넘는 것을 억제하는 관점에서, 열처리 시간(최고온도 유지시간)은 5분간~30분간으로 하는 것이 바람직하다.
다음으로, 유리 코팅층(15) 위에 도금을 실시함으로써 제1 및 제2 전극단자(13, 14)를 형성한다. 이상과 같이 해서 세라믹 전자부품(1)을 제조할 수 있다.
(실험예 1)
다음으로, 본 실시형태에서 실제로 세라믹 전자부품(1)의 샘플을 제작한 예를 이하에 나타낸다.
베이킹 후의 세라믹 소체의 치수(설계값): 1.0mm×0.5mm×0.15mm
세라믹 재료: BaTiO3
베이킹 후의 세라믹층의 두께(설계값): 5㎛
내부전극의 재료: Ni
베이킹 후의 내부전극의 두께(설계값): 0.6㎛
내부전극의 합계 매수: 45
소성 조건: 1200℃로 2시간 유지
세라믹 전자부품의 용량: 0.47㎌
유리 코팅층(15)의 두께: 5㎛
세라믹 전자부품의 정격 전압: 4V
유리 코팅층(15)에 포함되는 금속분말: Cu분말
Cu분말의 평균 입자경: 3㎛
유리 페이스트 중 유리분말의 주성분: 붕규산 유리
유리 페이스트 중 유리의 연화점: 600℃
유리분말의 평균 입자경: 1㎛
유리 페이스트의 고형분 중 Cu 분말과 유리분말의 비: 50체적%/50체적%
열처리 조건: 680℃
도금막: 유리 코팅층(15) 위에 Cu막(두께 6㎛), Ni막(두께 3㎛), Sn막(두께 3㎛)을 이 순서대로 형성.
(내습 부하 시험)
유리 페이스트의 열처리를 680℃로 각각 5분간, 15분간, 30분간, 60분간, 120분간 유지해서 실시하여, 세라믹 전자부품(1)의 샘플을 20개씩 제작하였다. 각 샘플에 대하여 내습 부하 시험을 다음과 같이 실시하였다. 각 샘플을 공정 솔더를 이용해서 유리 에폭시 기판에 실장하였다. 그 후, 각 샘플을 125℃, 상대습도 95%RH의 고온 고습조 내에서 2V, 72시간의 조건으로 내습 가속 시험을 하고, 절연 저항값(IR값)이 2자리 이상 저하된 것을 내습성이 열화되었다고 판단하였다.
또한 각 샘플의 LT면을 W치수의 중앙부까지 단면 연마하고, 그 단면에 있어서 한쪽 단면 중앙부에서의 세라믹 소체와 유리 코팅층의 계면부분을 SEM으로 관찰(배율 5000배, 가속 전압 15kV, 시야 30㎛×30㎛)하여, 세라믹 소체 표면으로부터 돌출되어 있는 내부전극 10장의 돌출부 길이를 각각 측정하고 평균값을 산출하였다. 이렇게 해서, 5개의 샘플에 대하여 돌출부의 평균값을 각각 구하고, 각 평균값의 평균값을 산출하였다. 내습 부하 시험의 결과를 표 1에 나타낸다.
열처리 유지시간 5분간 15분간 30분간 60분간 120분간
돌출부 길이 0.4㎛ 1.2㎛ 1.7㎛ 3.3㎛ 4.7㎛
돌출부 길이/
유리 코팅층 두께		 8% 24% 34% 66% 94%
내습성이 열화된 수 0/20 0/20 0/20 3/20 8/20
(실험예 2)
유리 코팅층(15)의 두께를 10㎛로 한 것 외에는 실험예 1과 동일하게 해서 샘플을 제작하고, 실험예 1과 동일하게 해서 내습 부하 시험을 하였다. 결과를 하기 표 2에 나타낸다.
열처리 유지시간 10분간 30분간 60분간 120분간
돌출부 길이 1.2㎛ 2.5㎛ 3.4㎛ 6.7㎛
돌출부 길이/
유리 코팅층 두께		 12% 25% 34% 67%
내습성이 열화된 수 0/20 0/20 0/20 2/20
이상에서 설명한 바와 같이, 본 실시형태에서는 세라믹 소체(10)의 제1 및 제2 내부전극(11, 12)이 노출된 부분 위를 유리 코팅층(15)이 덮고 있다. 내부전극(11, 12)은 유리 코팅층(15)을 관통하지 않는 범위에서 세라믹 소체(10)의 표면으로부터 유리 코팅층(15) 안으로 돌출되어 있다. 이로 인해, 제1 및 제2 내부전극(11, 12)의 노출부를 통해 세라믹 소체(10) 안으로 수분이 침입하기 어렵다. 따라서, 본 실시형태에 따른 세라믹 전자부품(1)은 내습성이 뛰어나다. 표 1 및 표 2에 나타내는 결과로부터, 보다 뛰어난 내습성을 실현하는 관점에서는 돌출부(11b, 12b) 길이의 유리 코팅층(15) 두께에 대한 비((돌출부(11b, 12b) 길이)/(유리 코팅층(15) 두께))가 50% 이하인 것이 바람직하고, 40% 이하인 것이 보다 바람직하고, 35% 이하인 것이 더욱 바람직하고, 34% 이하인 것이 더욱더 바람직하다는 것을 알 수 있다.
이하, 본 발명의 바람직한 실시형태의 다른 예에 대하여 설명한다. 단, 이하의 설명에 있어서, 상기 제1 실시형태와 실질적으로 공통된 기능을 가지는 부재는 공통 부호로 참조하고 설명을 생략한다.
(제2 실시형태)
도 12는 제2 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
상기 제1 실시형태에서는 제1 및 제2 측면(10c, 10d) 위에 제1 및 제2 전극단자(13, 14) 및 유리 코팅층(15)이 형성되어 있는 예에 대하여 설명하였다. 단, 도 12에 나타내는 바와 같이, 제1 및 제2 전극단자(13, 14) 및 유리 코팅층(15)이 제1 및 제2 측면(10c, 10d) 위에 실질적으로 형성되어 있지 않아도 된다.
제2 실시형태에 따른 세라믹 전자부품은 예를 들면 다음과 같이 해서 제조할 수 있다. 상술한 제1 실시형태에 따른 세라믹 전자부품(1)의 제조방법과 마찬가지로 해서 마더 적층체(22)(도 13 참조)를 얻는다. 다음으로, 본 실시형태에서는 도 13에 나타내는 바와 같이, 마더 적층체(22) 위에, 제1 및 제2 전극단자(13, 14)의 제1 및 제2 부분(13a, 13b, 14a, 14b)을 구성하고 있는 부분에 대응된 형상의 도전 패턴(23)을 스크린 인쇄법 등의 적절한 인쇄법으로 형성한다. 다음으로 마더 적층체(22) 위에, 가상의 컷팅 라인(CL)을 따라 마더 적층체(22)를 컷팅함으로써, 마더 적층체(22)로부터 복수의 소성 전의 세라믹 적층체를 제작한다.
다음으로, 소성 전의 세라믹 적층체를 소성한다. 다음으로, 세라믹 적층체의 양 단면에 유리 페이스트를 도포한다. 다음으로 유리 페이스트를 열처리함으로써, 제1 및 제2 전극단자(13, 14)의 제3 부분(13c, 14c)을 구성하고 있는 부분에 대응된 형상의 유리 코팅층(15)을 형성한다. 다음으로, 유리 코팅층(15) 위에 도금을 실시함으로써 제1 및 제2 전극단자(13, 14)를 형성한다. 이렇게 해서 제2 실시형태에 따른 세라믹 전자부품을 제조할 수 있다.
한편, 제1 및 제2 전극단자(13, 14)의 제1 및 제2 부분(13a, 13b, 14a, 14b)에 형성되는 도전 패턴(23)과, 제1 및 제2 전극단자(13, 14)의 제3 부분(13c, 14c)에 도포되는 유리 페이스트는 금속의 종류가 다르거나 무기 필러의 종류가 다르다. 예를 들면 도전 패턴(23)은 Ni와 세라믹 소체(10)에 포함되는 세라믹 재료와 동일한 종류의 세라믹으로 이루어지는 공재(共材)를 포함한다.
(제3 실시형태)
도 14는 제3 실시형태에 따른 세라믹 전자부품의 약도적 단면도이다.
상기 제1 실시형태에서는 제1 및 제2 전극단자(13, 14) 및 유리 코팅층(15) 각각이, 제1 및 제2 주면(10a, 10b)의 양쪽 위에 형성되어 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 제1 및 제2 전극단자(13, 14) 및 유리 코팅층(15) 각각은 세라믹 소체(10) 표면의 어느 한 부분 위에 형성되어 있으면 된다.
예를 들면 도 14에 나타내는 바와 같이, 제1 및 제2 전극단자(13, 14) 및 유리 코팅층(15) 각각을 제1 및 제2 주면(10a, 10b) 중 제2 주면(10b) 위에만 형성해도 된다.
(제4 실시형태)
도 15는 제4 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다.
상기 제1 실시형태에서는 세라믹 소체(10)의 두께 치수를 DT, 길이 치수를 DL, 폭 치수를 DW로 했을 때, DT＜DW＜DL인 예에 대하여 설명하였다. 단, 도 15에 나타내는 바와 같이 DW≤DT＜DL이어도 된다.
상술한 바와 같이, 본 발명에 의하면, 내습성이 뛰어난 세라믹 전자부품을 제공할 수 있다. 이러한 구조를 가지고 있다면, 본 발명은 다양한 적층 전자부품에 널리 적용할 수 있다.
예를 들어 세라믹 전자부품이 세라믹 압전 소자일 경우에는 세라믹 소체를 압전 세라믹 재료로 형성할 수 있다. 압전 세라믹 재료의 구체예로는 예를 들면 PZT(티탄산 지르콘산 납)계 세라믹 재료 등을 들 수 있다.
또한 세라믹 전자부품(1)이 서미스터 소자일 경우에는 세라믹 소체를 반도체 세라믹 재료로 형성할 수 있다. 반도체 세라믹 재료의 구체예로는 예를 들면 스피넬계 세라믹 재료 등을 들 수 있다.
또, 세라믹 전자부품(1)이 인덕터 소자일 경우에는 세라믹 소체를 자성체 세라믹 재료로 형성할 수 있다. 자성체 세라믹 재료의 구체예로는 예를 들면 페라이트 세라믹 재료 등을 들 수 있다.

Claims (11)

  1. 세라믹 소체;
    상기 세라믹 소체 내에 마련되어 있으며, 단부(端部)가 상기 세라믹 소체의 표면에 노출되어 있는 내부전극;
    상기 세라믹 소체 표면의 상기 내부전극이 노출된 부분 위를 덮는 유리 코팅층; 및
    상기 유리 코팅층 바로 위에 마련되어 있으며, 도금막으로 구성된 전극단자;를 포함하고,
    상기 유리 코팅층은 금속분말이 분산된 유리 매질로 이루어지며,
    상기 유리 코팅층에서는, 상기 유리 매질이 금속분말 사이를 연결하도록 존재하고 있고,
    상기 유리 매질은, 유리분말이 연화되어 용융된 후 응고하여 일체화된 것이며,
    상기 내부전극은 상기 유리 코팅층을 관통하지 않는 범위에서 상기 세라믹 소체 표면으로부터 상기 유리 코팅 중에 돌출되어 있고,
    상기 유리 코팅층은 상기 금속분말과 상기 유리 매질이 고착되어 일체화된 복합막이며,
    상기 유리 코팅층의 두께는 1㎛~10㎛이고,
    상기 금속분말은 상기 내부전극과 상기 전극단자를 전기적으로 접속하고 있는 도통(導通) 패스를 형성하고 있으며,
    상기 금속분말은 전부가 일체로 소결되어 있는 것이 아니라, 유리 매질이 금속분말 사이를 연결하도록 연속하여 존재하고 있는 것을 특징으로 하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 내부전극의 상기 세라믹 소체 표면으로부터의 돌출부 길이가 상기 유리 코팅층 두께의 50% 이하이고,
    상기 유리 코팅층에는 알칼리 토류 금속의 질산염이 포함되어 있지 않은 것을 특징으로 하는 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 내부전극의 상기 세라믹 소체 표면으로부터의 돌출부 길이가 상기 유리 코팅층 두께의 34% 이하인 것을 특징으로 하는 세라믹 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 도통 패스 중 적어도 하나는 상기 유리 코팅층의 두께방향을 따라 배치된 복수의 상기 금속분말이 서로 접촉함으로써 형성되어 있는 것을 특징으로 하는 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 금속분말의 주성분은 상기 내부전극에 주성분으로서 포함되는 금속과는 다른 것을 특징으로 하는 세라믹 전자부품.
  6. 제1항 또는 제2항에 있어서,
    상기 금속분말의 코어부는 Cu로 이루어지는 것을 특징으로 하는 세라믹 전자부품.
  7. 제1항 또는 제2항에 있어서,
    상기 유리 코팅층의 두께방향을 따라 자른 단면에 있어서, 상기 도통 패스를 구성하고 있는 상기 금속분말의 표면의 단면형상이 비(非)직선형상인 것을 특징으로 하는 세라믹 전자부품.
  8. 제1항 또는 제2항에 있어서,
    상기 도통 패스는 상대적으로 가는 부분과 상대적으로 굵은 부분을 각각 복수개 가지는 것을 특징으로 하는 세라믹 전자부품.
  9. 제1항 또는 제2항에 있어서,
    상기 도금막의 상기 유리 코팅층에 접한 부분이 Cu 도금막 또는 Ni 도금막으로 구성되어 있는 것을 특징으로 하는 세라믹 전자부품.
  10. 제1항 또는 제2항에 있어서,
    상기 유리 코팅층에서의 유리의 비율이 35체적% 이상인 것을 특징으로 하는 세라믹 전자부품.
  11. 삭제
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