KR102572462B1 - 적층 세라믹 콘덴서 - Google Patents
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Abstract
전기의 흐름이 양호하고, 등가직렬저항의 억제가 가능한 적층 세라믹 콘덴서를 제공한다.
본 발명의 적층 세라믹 콘덴서(1)는 적층방향(T)으로 서로 이웃하는 2개의 내부전극층(15)의, 적층방향(T) 및 길이방향(L)과 교차하는 폭방향(W)의 단부에서의, 적층방향(T)에서의 위치의 어긋남은 5㎛ 이내이며, 한쪽의 외부전극(3)에 접속되어 있는 모든 내부전극층(15)의 수를 N0, 폭방향의 중앙부를 지나며 길이방향과 적층방향으로 연장되는 절단면에서의, 한쪽의 외부전극(3)과 접속되어 있는 내부전극층(15)의 수를 N1, 폭방향의 단부를 지나며 길이방향과 적층방향으로 연장되는 절단면에서의, 한쪽의 외부전극(3)과 접속되어 있는 내부전극층의 수를 N2로 했을 때에, 접속률 N1/N0 및 접속률 N2/N0는 90% 이상이며, 접속률 N1/N0과 접속률 N2/N0의 차는 10% 이하이다.
본 발명의 적층 세라믹 콘덴서(1)는 적층방향(T)으로 서로 이웃하는 2개의 내부전극층(15)의, 적층방향(T) 및 길이방향(L)과 교차하는 폭방향(W)의 단부에서의, 적층방향(T)에서의 위치의 어긋남은 5㎛ 이내이며, 한쪽의 외부전극(3)에 접속되어 있는 모든 내부전극층(15)의 수를 N0, 폭방향의 중앙부를 지나며 길이방향과 적층방향으로 연장되는 절단면에서의, 한쪽의 외부전극(3)과 접속되어 있는 내부전극층(15)의 수를 N1, 폭방향의 단부를 지나며 길이방향과 적층방향으로 연장되는 절단면에서의, 한쪽의 외부전극(3)과 접속되어 있는 내부전극층의 수를 N2로 했을 때에, 접속률 N1/N0 및 접속률 N2/N0는 90% 이상이며, 접속률 N1/N0과 접속률 N2/N0의 차는 10% 이하이다.
Description
본 발명은 적층 세라믹 콘덴서에 관한 것이다.
종래, 내부전극층과 유전체층이 적층된 적층체 칩의 양 측면에 사이드 갭부를 마련한 적층체의 양단에 외부전극이 마련된 적층 세라믹 콘덴서가 제조되고 있다(특허문헌 1 참조).
이와 같은 적층 세라믹 콘덴서는 대용량이면서 소형화가 요구되고 있고, 대용량이면서 소형화가 진행됨에 따라 내부전극층의 두께도 얇아져 오고 있다.
내부전극층의 두께가 얇아지면, 내부전극층에 복수개의 소공(小孔)이 형성되는 경우가 있다. 내부전극과 외부전극은 폭방향 전체가 접속되어 있는 것이 바람직하지만, 소공이 뚫려 있는 부분이 접속부에 위치하면, 폭방향에서의 그 소공의 위치에서는 내부전극과 외부전극이 비접촉 상태가 된다.
그러면, 내부전극과 외부전극의 접촉 면적이 작아지고, 전기의 흐름이 저해되며, 적층 세라믹 콘덴서의 등가직렬저항(ESR)이 커질 가능성이 있다.
본 발명은 전기의 흐름이 양호하고, 등가직렬저항의 억제가 가능한 적층 세라믹 콘덴서를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명은 유전체층과 내부전극층이 교대로 적층된 적층체, 및 상기 적층체에서의, 적층방향과 교차하는 길이방향의 양 단면(端面) 각각에 배치되어 상기 내부전극층과 접속된 외부전극을 포함하고, 상기 적층방향으로 서로 이웃하는 2개의 상기 내부전극층의, 상기 적층방향 및 상기 길이방향과 교차하는 폭방향의 단부(端部)에서의, 상기 적층방향에서의 위치의 어긋남은 5㎛ 이내이며, 한쪽의 상기 외부전극에 접속된 모든 상기 내부전극층의 수를 N0, 상기 폭방향의 중앙부를 지나며 상기 길이방향과 상기 적층방향으로 연장되는 절단면에서의, 상기 한쪽의 외부전극과 접속된 상기 내부전극층의 수를 N1, 상기 폭방향의 단부를 지나며 상기 길이방향과 상기 적층방향으로 연장되는 절단면에서의, 상기 한쪽의 외부전극과 접속된 상기 내부전극층의 수를 N2로 했을 때에, 상기 중앙부에서의 접속률 N1/N0 및 상기 단부에서의 접속률 N2/N0는 90% 이상이고, 상기 접속률 N1/N0과 상기 접속률 N2/N0의 차는 10% 이하인 적층 세라믹 콘덴서를 제공한다.
본 발명에 따르면, 전기의 흐름이 양호하고 등가직렬저항의 억제가 가능한 적층 세라믹 콘덴서를 제공할 수 있다.
도 1은 실시형태의 적층 세라믹 콘덴서(1)의 개략 사시도이다.
도 2는 도 1의 적층 세라믹 콘덴서(1)의 II-II선을 따른 단면도이다.
도 3은 도 1의 적층 세라믹 콘덴서(1)의 III-III선을 따른 단면도이다.
도 4는 도 3의 부분 확대도이다.
도 5는 도 2의 원으로 둘러싼 부분(Q2)의 확대도이다.
도 6은 적층 세라믹 콘덴서(1)의 내부전극층(15)을 지나는 LW 단면도이다.
도 7은 적층 세라믹 콘덴서(1)의 제조 방법을 설명하는 플로우 차트이다.
도 8은 적층체 준비 공정(S1) 및 배럴 공정(S2)을 설명하는 도면이다.
도 9는 하부전극층 형성 공정(S3) 및 도금층 형성 공정(S4)을 설명하는 도면이다.
도 2는 도 1의 적층 세라믹 콘덴서(1)의 II-II선을 따른 단면도이다.
도 3은 도 1의 적층 세라믹 콘덴서(1)의 III-III선을 따른 단면도이다.
도 4는 도 3의 부분 확대도이다.
도 5는 도 2의 원으로 둘러싼 부분(Q2)의 확대도이다.
도 6은 적층 세라믹 콘덴서(1)의 내부전극층(15)을 지나는 LW 단면도이다.
도 7은 적층 세라믹 콘덴서(1)의 제조 방법을 설명하는 플로우 차트이다.
도 8은 적층체 준비 공정(S1) 및 배럴 공정(S2)을 설명하는 도면이다.
도 9는 하부전극층 형성 공정(S3) 및 도금층 형성 공정(S4)을 설명하는 도면이다.
이하, 본 발명의 실시형태에 따른 적층 세라믹 콘덴서(1)에 대해 설명한다. 도 1은 실시형태의 적층 세라믹 콘덴서(1)의 개략 사시도이다. 도 2는 도 1의 적층 세라믹 콘덴서(1)의 II-II선을 따른 단면도이다. 도 3은 도 1의 적층 세라믹 콘덴서(1)의 III-III선을 따른 단면도이다.
적층 세라믹 콘덴서(1)는 대략 직방체 형상이고, 적층체(2)와, 적층체(2)의 양단에 마련된 한 쌍의 외부전극(3)을 포함한다. 적층체(2)는 유전체층(14)과 내부전극층(15)을 복수 세트 포함하는 내층부(11)를 포함한다.
이하의 설명에서 적층 세라믹 콘덴서(1)의 방향을 나타내는 용어로서, 적층 세라믹 콘덴서(1)에서 한 쌍의 외부전극(3)이 마련된 방향을 길이방향(L)으로 한다. 유전체층(14)과 내부전극층(15)이 적층된 방향을 적층방향(T)으로 한다. 길이방향(L) 및 적층방향(T) 중 어느 것에나 교차하는 방향을 폭방향(W)으로 한다. 한편, 실시형태에서는 폭방향은 길이방향(L) 및 적층방향(T) 중 어느 것에나 직교한다.
또한, 길이방향(L)과 적층방향(T)으로 연장되는 절단면을 LT 절단면, 길이방향(L)과 폭방향(W)으로 연장되는 절단면을 LW 절단면, 폭방향(W)과 적층방향(T)으로 연장되는 절단면을 WT 절단면으로 한다. 도 2는 적층 세라믹 콘덴서(1)의 폭방향(W)의 중앙부에서의 LT 단면도이고, 도 3은 적층 세라믹 콘덴서(1)의 길이방향(L)의 중앙부에서의 WT 절단면이다.
더욱이, 적층체(2)의 6개의 외표면 중 적층방향(T)으로 마주 보는 한 쌍의 외표면을 제1 주면(主面)(A1)과 제2 주면(A2)으로 하고, 폭방향(W)으로 마주 보는 한 쌍의 외표면을 제1 측면(B1)과 제2 측면(B2)으로 하며, 길이방향(L)으로 마주 보는 한 쌍의 외표면을 제1 단면(C1)과 제2 단면(C2)으로 한다.
한편, 제1 주면(A1)과 제2 주면(A2)을 특별히 구별하여 설명할 필요가 없는 경우 통합하여 주면(A)으로 하고, 제1 측면(B1)과 제2 측면(B2)을 특별히 구별하여 설명할 필요가 없는 경우 통합하여 측면(B)으로 하며, 제1 단면(C1)과 제2 단면(C2)을 특별히 구별하여 설명할 필요가 없는 경우 통합하여 단면(C)으로 하여 설명한다.
적층 세라믹 콘덴서(1)의 치수는 특별히 한정되지 않지만, 길이방향(L) 치수가 0.2㎜ 이상 1.2㎜ 이하, 폭방향(W) 치수가 0.1㎜ 이상 0.7㎜ 이하, 적층방향(T) 치수가 0.1㎜ 이상 0.7㎜ 이하인 것이 바람직하다.
(적층체(2))
적층체(2)는 적층체 칩(10)과, 적층체 칩(10)의 폭방향(W)의 양측에 마련된 사이드 갭부(20)를 포함한다. 적층체(2)는, 주면(A)과 측면(B)과 단면(C) 중 2개의 면의 능선부(R1)는 모따기되어 라운드형으로 형성되어 있다.
(적층체 칩(10))
적층체 칩(10)은 내층부(11)와, 내층부(11)의 제1 주면(A1) 측에 배치되는 상부 외층부(12a)와, 내층부(11)의 제2 주면(A2) 측에 배치되는 하부 외층부(12b)를 포함한다. 한편, 상부 외층부(12a)와 하부 외층부(12b)를 특별히 구별하여 설명할 필요가 없는 경우, 통합하여 외층부(12)로 하여 설명한다.
(내층부(11))
내층부(11)는 적층방향(T)을 따라 교대로 적층된 유전체층(14)과 내부전극층(15)을 복수 세트 포함한다.
(유전체층(14))
유전체층(14)은 두께가 0.4㎛ 이상 1.0㎛ 이하인 것이 바람직하고, 0.4㎛ 이상 0.6㎛ 이하인 것이 보다 바람직하다.
유전체층(14)은 세라믹 재료로 제조되어 있다. 세라믹 재료로는 예를 들면, BaTiO3을 주성분으로 하는 유전체 세라믹이 사용된다. 적층체 칩(10)을 구성하는 유전체층(14)의 매수는 상부 외층부(12a) 및 하부 외층부(12b)도 포함시켜 15매 이상 700매 이하인 것이 바람직하다.
유전체층(14)은 실시형태에서는 Ni(니켈)을 포함하지 않거나, Ni 함유량이 외층부(12)에 비해 적다. 이로써, 유전체층(14) 내에서 형성되는 유전체의 입자를 크게 할 수 있으므로, 정전 용량을 크게 할 수 있다.
(내부전극층(15))
내부전극층(15)은 두께가 0.2㎛ 이상 0.8㎛ 이하인 것이 바람직하다. 내부전극층(15)의 매수는 15매 이상 700매 이하인 것이 바람직하다.
복수개의 내부전극층(15) 및 복수개의 유전체층(14) 각각의 평균 두께는 이하와 같이 측정된다. 우선, 연마에 의해 노출시킨 적층체(2)의 길이방향(L)에 직교하는 절단면을 주사형 전자현미경으로 관찰한다. 다음으로, 적층체(2)의 절단면의 중심을 지나는 적층방향(T)을 따른 중심선, 및 이 중심선으로부터 양측에 등간격으로 2개씩 그은 선의 합계 5개의 선 상에서의 두께를 측정한다. 이 5개의 측정값의 평균값으로 한다. 보다 정확한 평균 두께를 구하기 위해서는 적층방향(T)에서의 상부, 중앙부, 하부 각각에 대해 상기 5개의 측정값을 구하고, 이들 측정값의 평균값을 평균 두께로 한다.
내부전극층(15)은 복수개의 제1 내부전극층(15A)과 복수개의 제2 내부전극층(15B)을 포함한다. 제1 내부전극층(15A)과 제2 내부전극층(15B)은 교대로 배치된다. 한편, 제1 내부전극층(15A)과 제2 내부전극층(15B)을 특별히 구별하여 설명할 필요가 없는 경우, 통합하여 내부전극층(15)으로 하여 설명한다.
제1 내부전극층(15A)은 제2 내부전극층(15B)과 대향하는 제1 대향부(152a)와, 제1 대향부(152a)로부터 제1 단면(C1) 측으로 인출된 제1 인출부(151a)를 포함한다. 제1 인출부(151a)의 단부(端部)는 제1 단면(C1)으로 노출되고, 후술할 제1 외부전극(3A)에 전기적으로 접속되어 있다.
제2 내부전극층(15B)은 제1 내부전극층(15A)과 대향하는 제2 대향부(152b)와, 제2 대향부(152b)로부터 제2 단면(C2)으로 인출된 제2 인출부(151b)를 포함한다. 제2 인출부(151b)의 단부는 후술할 제2 외부전극(3B)에 전기적으로 접속되어 있다.
그리고 제1 내부전극층(15A)의 제1 대향부(152a)와 제2 내부전극층(15B)의 제2 대향부(152b)에 전하가 축적되어 콘덴서의 특성이 발현된다.
도 4는 도 3의 부분(Q1)의 확대도이다. 도 4에 나타내는 바와 같은 길이방향(L)의 중앙부에서의 WT 절단면에서 서로 이웃하는 내부전극층(15)들의 폭방향(W)의 단부의 위치 어긋남(d1)은 5㎛ 이내이다.
그리고 모든 내부전극층(15) 중 폭방향(W)에서 가장 외측인 측면(B) 측에 있는 단부와, 모든 내부전극층(15) 중 폭방향(W)에서 가장 내측에 있는 단부의 위치 어긋남(d2)은 10㎛ 이내이다.
즉, 적층된 내부전극층(15)의 폭방향(W)의 단부는 폭방향(W) 상에서 대략 동일한 위치에 있고, 단부의 위치가 적층방향(T)에서 고르게 되어 있다.
내부전극층(15)은 실시형태에서는 Sn(주석)이 함유된 Ni(니켈)을 주성분으로서 제조되어 있는데, 이에 한정되지 않고 Cu, Ag, Pd, Ag-Pd 합금, Au 등으로 대표되는 금속 재료에 의해 형성되어도 된다.
또한, 내부전극층(15)의 양 측면 측의 사이드 갭부(20) 측에는 사이드 갭부(20)에 포함되는 Mg(마그네슘)이 편석(偏析)되어 있다.
(내부전극층(15)으로부터 연장되는 Sn층(16))
도 5는 도 2의 원으로 둘러싼 부분(Q2)의 확대도이다.
내부전극층(15)의 표면에는 소결 시에 내부에서 표면으로 이동하여 형성된 Sn층(16)이 존재한다. Sn층(16)은 내부전극층(15)의 표면으로부터 내부전극층(15)과 적층방향(T)으로 서로 이웃하는 유전체층(14)과 외부전극(3)의 경계 영역(Z1)까지 연장되어 있다. 또한, Sn층(16)은 내부전극층(15)의 외부전극(3)과의 경계면도 덮고 있다. 한편, Sn층(16)은 내부전극층(15)을 모두 덮을 필요는 없고, 일부이어도 된다.
(Sn층(16)의 효과)
실시형태의 적층 세라믹 콘덴서(1)는 Sn층(16)이 유전체층(14)과 외부전극(3)의 경계 영역(Z1)까지 연장되어 있으므로, 예를 들면 외부전극(3)과 적층체(2)의 경계면을 따라 이동하는 내층부(11)의 내부로의 수분의 유입을 억제할 수 있어, 내습성이 높다.
한편, 실시형태에서는 하나의 내부전극층(15)으로부터 연장되는 Sn층(16)은 그 내부전극층(15)과 서로 이웃하는 내부전극층(15)으로부터 연장되는 Sn층(16)과 연결되어 있지 않고, 유전체층(14)과 외부전극(3)의 경계 영역(Z1)에서 Sn층(16)이 마련되지 않은 부분도 존재하지만, 이 경우에도 적층 세라믹 콘덴서(1)의 내습성 향상에 충분히 효과가 있다.
(외층부(12))
외층부(12)는 상부 외층부(12a) 및 하부 외층부(12b) 모두 두께는 9.5㎛ 이상 30㎛ 이하인 것이 바람직하고, 9.5㎛~20㎛인 것이 보다 바람직하다.
(외층부(12)의 Ni)
외층부(12)는 상부 외층부(12a) 및 하부 외층부(12b) 모두 내층부(11)의 유전체층(14)과 동일한, 예를 들면, BaTiO3을 주성분으로 하는 유전체 세라믹 재료로 제조되어 있는데, 내층부(11)의 유전체층(14)과 달리 Ni이 포함되어 있거나, 또는 유전체층(14)보다 Ni의 함유율이 높다.
도 4에 이미지로서 나타내는 바와 같이, 외층부(12)에서의, 내부전극층(15)의 극히 근방의 영역(Z3)은 내부전극층(15)에 흡수되어 Ni이 존재하지 않는다. 즉, Ni은 외층부(12) 전체가 아니며 편재(偏在)되어 있다. 그리고 Ni의 밀도는 외층부(12)에서의 적층방향(T) 중앙부가 가장 높다.
(효과)
실시형태의 적층 세라믹 콘덴서(1)는 외층부(12)에 Ni이 포함되어 있으므로, 소결 후에서의 유전체 세라믹의 입자가 치밀화되어 있다.
또한, Ni에 의해 외층부(12) 내의 유전체 세라믹에 형성되는 소공이 메워져 있으므로, 적층 세라믹 콘덴서(1)로서의 내습성이 높다.
더욱이, 외층부(12)의 Ni은 외부전극(3)의 Cu층 내로 확산됨으로써 외부전극(3)과의 고착력이 강화된다.
한편, 실시형태에서 외층부(12)에는 Mg은 포함되어 있지 않지만, 외층부(12)에 Mg을 넣어도 된다.
(사이드 갭부(20))
사이드 갭부(20)는 적층체 칩(10)의 제1 측면(B1) 측과, 적층체 칩(10)의 제2 측면(B2) 측에 마련된 사이드 갭부(20)를 포함한다.
(사이드 갭부(20)의 성분)
사이드 갭부(20)는 적층체 칩(10)의 양 측면에 노출된 내부전극층(15)의 폭방향(W) 측의 단부를, 그 단부를 따라 덮고 있다. 적층체 칩(10)과 사이드 갭부(20) 사이에는 도 3 및 도 4에서 나타내는 계면(U)이 존재한다.
사이드 갭부(20)는 유전체층(14)과 동일한, 예를 들면, BaTiO3을 주성분으로 하는 유전체 세라믹 재료로 제조되어 있는데, 소결 조제로서 Mg을 더 포함한다. 사이드 갭부(20) 길이방향(L)의 중앙부에서, Ti 100몰에 대하여 Mg의 함유량은 0.2몰% 이상 2.8몰% 이하이다. Mg이 2.8몰% 이하가 됨으로써, 특히 내부전극층(15)의 최외층 근방에서의 유전체층(14)에서의, 유전체의 입성장(粒成長)을 저해하지 않기 때문에 용량 저하가 발생하기 어렵다.
또한, 사이드 갭부(20)의 Mg과 외층부(12)의 Ni은 소결 시에 사이드 갭부(20)와 외층부(12) 사이의 경계 영역(Z2)에 편석된다. 편석된 Ni의 일부와 편석된 Mg의 일부는 Ni-Mg 산화물을 형성한다. 즉, 경계 영역(Z2)에는 Ni-Mg 산화물이 편석된다. 경계 영역(Z2)에 편석된 Ni의 일부는 경계 영역(Z2)에서 Ni로서 존재한다. 경계 영역(Z2)에 편석된 Mg의 일부는 경계 영역(Z2)에서 Mg으로서 존재한다. 경계 영역(Z2)에는 Ni-Mg 산화물, Ni 및 Mg이 편석되게 된다.
한편, 유전체층(14)에는 Ni은 포함되지 않는다. 따라서, 유전체층(14)과 사이드 갭부(20)의 경계 영역에서의 Ni이나 Ni-Mg 산화물의 편석량은 경계 영역(Z2)에서의 Ni이나 Ni-Mg 산화물의 편석량보다도 작다.
유전체층(14)에는 Ni이 포함되지 않기 때문에, 유전체층(14)을 구성하는 입자의 입성장은 저해되지 않는다. 그 때문에, 유전체층(14)을 구성하는 입자는 커져, 적층 세라믹 콘덴서(1)의 고용량화가 가능해진다.
수분의 침입 경로가 되기 쉬운 사이드 갭부(20)와 외층부(12)의 경계 영역(Z2)에, 사이드 갭부(20)에 포함되는 Mg과 외층부(12)에 포함되는 Ni의 합금인 Ni-Mg 합금이 편석된다. 경계 영역(Z2)에 존재하는 소공의 일부는 Ni-Mg 산화물에 의해 메워져 있다. 경계 영역(Z2)에 존재하는 소공의 일부는 Ni 또는 Mg에 의해 메워진다. 따라서 실시형태의 적층 세라믹 콘덴서(1)는 내습성이 높다.
(경계 영역(Z2))
한편, 상술한 바와 같이 내부전극층(15)의 단부는 도 4에서 나타낸 길이방향(L)의 중앙부에서의, 폭방향(W) 및 적층방향(T)을 포함하는 WT 절단면 상에서의 서로 이웃하는 내부전극층(15)들의 위치 어긋남(d1)은 5㎛ 이내이다. 그리고 내부전극층(15)의 폭방향(W)에서 가장 외측에 있는 단부와, 내부전극층(15)의 폭방향(W)에서 가장 내측에 있는 단부와 모든 내부전극층(15)에서의 위치 어긋남(d2)은 10㎛ 이내이다.
사이드 갭부(20)와 외층부(12)의 경계 영역(Z2)은 내부전극층(15)의 폭방향(W)에서 가장 외측에 있는 단부와, 내부전극층(15)의 폭방향(W)에서 가장 내측에 있는 단부의 폭방향(W)의 중앙을 적층방향(T)으로 연장한 연장선(e)을 중심으로 한 폭방향(W)의, 약 3㎛의 띠 형상의 영역이다.
한편, Ni-Mg 산화물의 편석, Ni의 편석 및 Mg의 편석은 WDX(파장 분산형 X선분석)로 관측 가능하다.
(외부전극(3))
외부전극(3)은 적층체(2)의 제1 단면(C1)에 마련되어 있는 제1 외부전극(3A)과, 적층체(2)의 제2 단면(C2)에 마련되어 있는 제2 외부전극(3B)을 포함한다. 한편, 제1 외부전극(3A)과 제2 외부전극(3B)을 특별히 구별하여 설명할 필요가 없는 경우, 통합하여 외부전극(3)으로 하여 설명한다. 외부전극(3)은 단면(C)뿐만 아니라, 주면(A) 및 측면(B)의 단면(C) 측의 일부도 덮고 있다.
상술한 바와 같이, 제1 내부전극층(15A)의 제1 인출부(151a)의 단부는 제1 단면(C1)으로 노출되고, 제1 외부전극(3A)에 전기적으로 접속되어 있다. 또한, 제2 내부전극층(15B)의 제2 인출부(151b)의 단부는 제2 단면(C2)으로 노출되고, 제2 외부전극(3B)에 전기적으로 접속되어 있다. 이로써, 제1 외부전극(3A)과 제2 외부전극(3B) 사이는 복수개의 콘덴서 요소가 전기적으로 병렬로 접속된 구조로 되어 있다.
(외부전극(3))
(내부전극층(15)과 외부전극(3)의 접속률)
도 6은 적층 세라믹 콘덴서(1)의 내부전극층(15)을 지나는 LW 단면도이다. 도 6의 폭방향(W)의 중앙부를 지나는 위치(W1)에서의 WT 절단면이 도 3이다. 도 6의 위치(W2)는 내부전극층(15)의 폭방향(W)의 단부를 지나는 위치이다.
내부전극층(15)은 얇기 때문에, 실제로는 복수개의 소공(15a)이 적층방향(T)으로 관통되어 마련되어 있다. 따라서, 도 2와 같은 LT 절단면에서 보았을 때에, 모든 내부전극층(15)이 외부전극(3)과 접속되어 있는 것은 아니며, 도 2의 위치(P1)로 나타내는 바와 같이, 내부전극층(15)이 외부전극(3)으로부터 떨어져 있는 경우가 있다. 단, 위치(P1)에서 내부전극층(15)과 외부전극(3)은 접속되어 있지 않지만, 위치(P1)로부터 폭방향(W)으로 어긋난 위치에서는 내부전극층(15)과 외부전극(3)은 접속되어 있다.
여기서, 도 6의 폭방향(W)이 있는 위치에서의 도 2에 나타내는 LT 절단면에서의, 한쪽의 외부전극(3) 측으로 연장되어 있는 모든 내부전극층(15)의 수를 N0으로 하고, 그 중의, 그 한쪽 측 외부전극(3)과 접속되어 있는 내부전극층(15)의 수를 N으로 하며, N/N0을 그 위치에서의 접속률로 한다.
예를 들면, 도 6의 폭방향(W)의 중앙부를 지나는 위치(W1)에서의 도 2에 나타내는 LT 절단면에서의, 한쪽의 외부전극(3)으로 연장되어 있는 모든 내부전극층(15)의 수가 N0, 그 중의, 그 한쪽 측 외부전극(3)과 접속되어 있는 내부전극층(15)의 수가 N1일 때, N1/N0이 위치(W1)에서의 접속률이다.
그리고 도 6의 폭방향(W)의 단부를 지나는 위치(W2)에서의 도 2에 나타내는 WT 절단면에서, 마찬가지로 한쪽의 외부전극(3)으로 연장되어 있는 모든 내부전극층(15)의 수가 N0, 그 중의, 그 한쪽 측 외부전극(3)과 접속되어 있는 내부전극층(15)의 수가 N2일 때, N2/N0가 위치(W2)에서의 접속률이다.
실시형태와 다른 일반적인 적층 세라믹 콘덴서에서, 예를 들면 폭방향(W)의 중앙부를 지나는 위치(W1)에서의 LT 절단면에서의 접속률 N1/N0이나 폭방향(W)의 단부를 지나는 위치(W2)에서의 LT 절단면에서의 접속률 N2/N0는 퍼센트로 나타내면 90%보다 크다. 더욱이, 예를 들면 폭방향(W)의 중앙부를 지나는 위치(W1)에서의 접속률 N1/N0과 폭방향(W)의 단부를 지나는 위치(W2)에서의 접속률 N2/N0의 차는 10%보다 작다.
접속률이 90%보다 작고, 또한 위치에 따라 접속률의 차가 크면, 내부전극층(15)과 외부전극(3)의 접속성이 나빠지고, 전기의 흐름이 저해되거나 또는 불안정해지며, 적층 세라믹 콘덴서의 등가직렬저항(ESR)이 커질 가능성이 있다.
그러나 실시형태의 적층 세라믹 콘덴서(1)에서는 폭방향(W)의 중앙부를 지나는 위치(W1)에서의 접속률 N1/N0이나 폭방향(W)의 단부를 지나는 위치(W2)에서의 접속률 N2/N0는 퍼센트로 나타내면 90% 이상이다. 더욱이, 폭방향(W)의 중앙부를 지나는 위치(W1)에서의 접속률 N1/N0과 폭방향(W)의 단부를 지나는 위치(W2)에서의 접속률 N2/N0의 차는 10% 이하이다.
따라서, 실시형태의 적층 세라믹 콘덴서(1)는 내부전극층(15)과 외부전극(3)의 접촉 면적이 충분히 확보되고, 접속률의 불균일도 없으며, 양호한 접속률이 확보되고, 전기의 흐름이 양호하며, 적층 세라믹 콘덴서의 등가직렬저항(ESR)도 억제할 수 있다.
(검출 방법)
외부전극(3)과 내부전극층(15)의 접속률은 이하와 같이 검출한다.
(위치(W1)에서의 접속률)
적층 세라믹 콘덴서(1)의 LT 측면부터 연마하기 시작하여, 내부전극층(15)이 노출되기 시작하여 약 5㎛ 정도 연마한 LT 절단면을 노출시킨다.
그리고 그 LT 절단면에서의 한쪽의 외부전극(3)과 그 외부전극(3) 측으로 연장되는 내부전극층(15)의 접속 개수를 세어 N1로 한다.
동일한 측의 외부전극(3)에 접속되어 있는 내부전극층(15)의 총 개수를 N0으로 한다.
이 N1과 N0으로부터 위치(W1)에서의 접속률 N1/N0을 구한다.
(위치(W2)에서의 접속률)
적층 세라믹 콘덴서(1)의 LT 측면부터 연마하기 시작하여, 내부전극층(15)의 폭방향의 중앙 위치까지 연마한 LT 절단면을 노출시킨다.
그리고 그 LW 절단면에서의 한쪽의 외부전극(3)과 그 외부전극(3) 측으로 연장되는 내부전극층(15)의 접속 개수를 세어 N2로 한다.
동일한 측의 외부전극(3)에 접속되어 있는 내부전극층(15)의 총 개수를 N0으로 한다.
이 N2와 N0으로부터 위치(W1)에서의 접속률 N2/N0를 구한다.
한편, 내부전극층(15)의 수가 많은 경우는 적층방향(T)의 최외층 영역에서 20개 정도, 중앙부에서 40개 정도로 접속 개수를 세어 평균값을 취해도 된다.
실시형태의 적층 세라믹 콘덴서(1)에서는 실제로 측정한 결과, 위치(W1) 및 위치(W2)에서 접속률은 90% 이상이었다.
이와 같이 높은 접속률을 얻을 수 있는 이유는 후술할 제조 방법에서 설명한다.
(외부전극(3)의 구조)
외부전극(3)은 적층체(2) 측으로부터 하부전극층(30)과 도금층(31)을 포함한다.
하부전극층(30)은 도 2 및 도 6에 나타내는 바와 같이, 적층체(2) 측으로부터 0.1~5㎛인 제1 영역(30a)과, 제2 영역(30b), 및 0.1~5㎛인 제3 영역(30c)으로 나뉜다. 제2 영역(30b)의 두께는 0.1~5㎛에 한정되지 않고, 외부전극(3)으로부터 제1 영역(30a) 및 제3 영역(30c)을 제외한 나머지의 두께이다. 도금층(31)은 하부전극층(30) 측으로부터 Ni 도금층(31a)과 Sn 도금층(31b)을 포함한다. 이들 층을 포함하는 외부전극(3)은 단면(C)뿐만 아니라, 주면(A) 및 측면(B)의 단면(C) 측의 일부도 덮고 있다.
또한, 제1 영역(30a)과 제2 영역(30b)과 제3 영역(30c)은 유리(G)의 비율로 나누어도 된다. 예를 들면, LT 절단면에서 하부전극층(30) 전체의 Cu에 대한 유리의 면적 비율(유리의 면적/Cu의 면적)을 P로 하면, 0.1P 이하를 제1 영역(30a)으로 하고, 1.2P 이상을 제2 영역(30b)으로 하며, 1.0P를 하회하는 영역을 제3 영역(30c)으로 해도 된다. 한편, 반드시 제2 영역을 필수로 포함할 필요는 없다. 두께 혹은 P로 규정되고 어느 한쪽을 충족하면, 각각의 영역에 속하게 한다.
(외부전극(3)의 재료)
하부전극층(30)의, 제1 영역(30a), 제2 영역(30b), 및 제3 영역(30c)은 Ba(바륨)을 포함하는 치밀화를 위한 유리(G)가 혼입된 Cu 페이스트를 소결하여 형성된 것으로, 적층체(2)가 소결된 후에 별도 소결되는 포스터 파이어의 전극이다.
(제1 영역(30a))
제1 영역(30a)의 길이방향(L)의 두께는 예를 들면, 0.1㎛ 이상 5㎛ 이하이다.
도 5에 이미지 도면으로 나타내는 바와 같이, 제1 영역(30a)은 내부전극층(15)에 포함되는 금속인 Ni을 제2 영역(30b) 및 제3 영역(30c)보다 많이 포함한다. WDX로 검출했을 때에, Ni의 Cu에 대한 강도 비가 20% 이상인 것이 바람직하다.
Ni은 특히, 제1 영역(30a)의 내층부(11) 측에서 그 이외의 영역, 즉 제1 영역(30a)의 제2 영역(30b) 측 및 제2 영역(30b)이나 제3 영역(30c)에 비해 고밀도로 포함되고, 제1 영역(30a)의 내층부(11) 측에서 Ni이 많이 포함되는 층이 형성되어 있다. 더욱이 Ni은 제1 영역(30a)의 내층부(11) 측에서의 내부전극층(15) 근방의 밀도가 유전체층(14) 근방보다 높다. 그리고 Ni은 제1 영역(30a)의 Cu와 고용(固溶)되어 합금화되어 있다.
이와 같이, 제1 영역(30a)에서 제2 영역(30b) 및 제3 영역(30c)보다도 Ni 성분을 많이 포함하므로, 내부전극층(15)과 하부전극층(30)의 접속률이 좋다.
(적층체(2) 측에서의 Cu 입자경의 크기)
또한, 제1 영역(30a)에서의 Cu 입자의 크기는 제2 영역(30b) 및 제3 영역(30c)보다 크다. 그리고 제2 영역(30b) 및 제3 영역(30c)으로 감에 따라 두께는 작아진다. Cu 입자의 크기는 도 5에 나타내는 LT 절단면에서의 면적으로 특정된다.
(제2 영역(30b))
제2 영역(30b)은 제1 영역(30a) 및 제3 영역(30c) 이외의 영역이다. 제2 영역(30b)은 제1 영역 및 제3 영역(30c)의 두께의 합계값보다 두꺼운 것이 바람직하고, 예를 들면, 10㎛ 이상 40㎛ 이하이다.
제2 영역(30b)은 제1 영역(30a) 및 제3 영역(30c)보다 유리(G)를 많이 포함하고, 유리(G)는 LT 절단면에서 하부전극층(30) 전체의 Cu에 대한 유리의 면적 비율(유리의 면적/Cu의 면적)을 P로 하면, 1.2P 이상이다. 유리(G)의 비율은 WDX로 Si의 면적을 측정하고, 전체 면적에 대한 Si의 면적을 계산함으로써 구한다.
(제3 영역(30c))
제3 영역(30c)은 Cu를 제1 영역(30a) 및 제2 영역(30b)보다 많이 포함하고, 유리의 함유량은 도 5에 나타내는 LT 절단면에서 1.0P를 하회하며, 즉, 1.0P보다 적다.
제3 영역(30c)은 Cu의 함유량이 제1, 제2 영역(30a, 30b)보다 많으므로, 적층 세라믹 콘덴서(1)를 기판에 실장했을 때의 접속률이 양호하다.
또한, Ni 도금층(31a)의 부착성을, 도금층(31) 표면의 100군데를 눈으로 보아 도금이 붙어 있지 않은 부분을 카운트함으로써 판단할 수 있다.
제3 영역(30c)은 Cu를 가장 많이 포함하기 때문에, 외측의 Ni 도금층(31a)이 부착되기 쉽고, 또한 도금층(31) 전체적으로 박리되기 어려우며, 실시형태에서는 도금이 붙어 있지 않은 부분은 존재하지 않았다.
실시형태의 적층 세라믹 콘덴서(1)는 제2 영역(30b)의 유리(G)의 비율이 1.2P 이상이므로, 씰링성 및 내습성이 높다. 내습성은 적층 세라믹 콘덴서(1)를 온도 85℃, 습도 85%의 환경 하에서 6.3V의 전압을 인가하고, 100㏁을 하회한 경우에 내습성이 낮다고 판단했다. 100㏁의 임계값은 정전 용량 1㎌인 경우이다.
본 실시형태와 달리, 제2 영역(30b)의 유리(G)의 비율이 1.2P보다 작은 비교로서의 적층 세라믹 콘덴서(1)는 100개 중 11개가 100㏁을 하회했다.
제2 영역(30b)의 유리(G)의 비율이 1.2P 이상인 실시형태의 적층 세라믹 콘덴서(1)는 100개 중 100㏁을 하회한 적층 세라믹 콘덴서(1)는 없었다.
이와 같이, 실시형태의 적층 세라믹 콘덴서(1)는 제2 영역(30b)의 유리(G)의 비율이 1.2P 이상이므로, 양호한 내습성을 가진다.
(보호층(33))
실시형태의 적층 세라믹 콘덴서(1)는 제3 영역(30c)에서 Ni 도금층(31a)에 면해 있는 유리(G)의 표면에 S(황)과 Ba(바륨)을 포함하는 보호층(33)이 형성되어 있다. 보호층(33)은 제3 영역(30c)의 표면, 즉 하부전극층(30)의 표면의 유리(G)를 포함하는 부분의 50% 이상을 피복하고, 70% 이상 피복하는 것이 바람직하다. 보호층(33)의 두께는 10㎚ 이상 1㎛ 이하이다.
(보호층(33)의 확인 방법)
보호층(33)은 폭방향(W) 중앙부의 LT 절단면에서, 외부전극(3) 내의 영역에서 유리(G)와 제3 영역(30c)과 Ni 도금층(31a)을 포함하는 영역을 TEM(Transmission Electron Microscope)-EDX(Energy Dispersive X-ray Spectroscopy)로 촬상함으로써 확인 가능하다.
(보호층(33)의 두께)
보호층(33)의 두께는 관찰된 S 및 Ba 화상으로부터, 유리(G)에서 Ni 도금층(31a) 내를 향하는 S 및 Ba 두께를 계측함으로써 구해진다. 유리(G)의 표면이 곡면인 경우는 법선방향의 두께로 한다. 두께가 위치에 따라 다른 경우, LT 절단면에서 적층방향으로 3등분한 영역의 평균값이어도 된다.
(보호층(33)의 피복률)
보호층(33)의 피복률은 LT 절단면 상에서 계측한, 보호층(33)의 길이를, 유리(G)의 표면을 포함하는 하부전극층(30)의 표면 길이로 나눈 값으로부터 구할 수 있다.
(도금층(31))
도금층(31)은 하부전극층(30) 측으로부터 Ni 도금층(31a)과 Sn 도금층(31b)을 포함한다.
(적층 세라믹 콘덴서(1)의 제조 방법)
도 7은 적층 세라믹 콘덴서(1)의 제조 방법을 설명하는 플로우 차트이다. 적층 세라믹 콘덴서(1)의 제조 방법은 적층체(2)를 준비하는 적층체 준비 공정(S1)과 배럴 공정(S2)과 하부전극층 형성 공정(S3)과 도금층 형성 공정(S4)을 포함한다.
(적층체 준비 공정(S1))
적층체 준비 공정(S1)은 소재 시트 준비 공정(S11)과 소재 시트 적층 공정(S12)과 마더 블록 형성 공정(S13)과 마더 블록 절단 공정(S14)과 사이드 갭부 형성 공정(S15)과 소성 공정(S16)을 포함한다. 도 8은 적층체 준비 공정(S1) 및 배럴 공정(S2)을 설명하는 도면이다.
(소재 시트 준비 공정(S11))
BaTiO3을 주성분으로 하는 세라믹스 분말, 바인더 및 용제를 포함하는 세라믹 슬러리가 준비된다. 실시형태에서 세라믹 슬러리는 Ni을 포함하지 않거나, Ni 함유량이 외층부(12)에 비해 적다.
이 세라믹 슬러리가 캐리어 필름 상에서 다이 코터, 그라비아 코터, 마이크로 그라비아 코터 등을 이용하여 시트 형상으로 성형됨으로써, 내층용 세라믹 그린시트(101)가 제작된다.
또한, 상부 외층부(12a)가 되는 상부 외층부용 세라믹 그린시트(112) 및 하부 외층부(12b)가 되는 하부 외층부용 세라믹 그린시트(113)도 마찬가지로 제작된다.
상부 외층부용 세라믹 그린시트(112) 및 하부 외층부용 세라믹 그린시트(113)는 내층용 세라믹 그린시트(101)와 마찬가지로 BaTiO3을 주성분으로 하는 세라믹스 분말, 바인더 및 용제를 포함하는 세라믹 슬러리로 제조되는데, 내층용 세라믹 그린시트(101)와 달리 Ni이 포함되어 있거나, 내층용 세라믹 그린시트(101)보다 Ni의 함유량이 많다.
계속해서, 내층용 세라믹 그린시트(101)에 Ni, 유리(Si산화물) 및 Sn을 포함하는 도전체 페이스트(102)가 띠 형상의 패턴을 가지도록 스크린 인쇄, 잉크젯 인쇄, 그라비아 인쇄 등에 의해 인쇄된다.
이로써, 유전체층(14)이 되는 내층용 세라믹 그린시트(101)의 표면에 내부전극층(15)이 되는 도전체 페이스트(102)가 인쇄된 소재 시트(103)가 준비된다.
(소재 시트 적층 공정(S12))
다음으로, 소재 시트 적층 공정(S12)에서 소재 시트(103)가 복수매 적층된다. 구체적으로는 띠 형상의 도전체 페이스트(102)가 동일한 방향을 향하면서 그 띠 형상의 도전체 페이스트(102)가 서로 이웃하는 소재 시트(103) 사이에서 폭방향에서 반 피치씩 어긋난 상태가 되도록 복수개의 소재 시트(103)가 쌓여 겹쳐진다.
더욱이, 복수매 적층된 소재 시트(103)의 한쪽 측에 상부 외층부(12a)가 되는 상부 외층부용 세라믹 그린시트(112)가 쌓여 겹쳐지고, 다른 쪽 측에 하부 외층부(12b)되는 하부 외층부용 세라믹 그린시트(113)가 쌓여 겹쳐진다.
(마더 블록 형성 공정(S13))
계속해서, 마더 블록 형성 공정(S13)에서 상부 외층부용 세라믹 그린시트(112)와, 쌓여 겹쳐진 복수개의 소재 시트(103)와, 하부 외층부용 세라믹 그린시트(113)를 열압착한다. 이로써 마더 블록(110)이 형성된다.
(마더 블록 절단 공정(S14))
이어서, 마더 블록 절단 공정(S14)에서 마더 블록(110)을 적층체 칩(10)의 치수에 대응한 절단선(X) 및 절단선(X)와 교차하는 절단선(Y)을 따라 절단한다. 이로써, 적층체 칩(10)이 제조된다. 한편, 실시형태에서 절단선(Y)은 절단선(X)과 직교한다.
(사이드 갭부 형성 공정(S15))
다음으로, 내층용 세라믹 그린시트(101)와 동일한 유전체 분말에 Mg이 소결 조제로서 첨가된 세라믹 슬러리가 제작된다. 그리고 수지 필름 상에 세라믹 슬러리를 도포하고, 건조하여 사이드 갭부용 세라믹 그린시트가 제작된다. 한편, 사이드 갭부용 세라믹 그린시트는 복수층이어도 된다.
그리고 사이드 갭부용 세라믹 그린시트를 적층체 칩(10)의 내부전극층(15)이 노출된 측부에 부착함로써 사이드 갭부(20)가 되는 층이 형성된다.
이로써, 적층체 칩(10)의 LT 측면에 사이드 갭부(20)가 부착된, 소결 전 상태의 적층체(2)가 형성된다.
(소성 공정(S16))
적층체 칩(10)에 사이드 갭부(20)가 되는 층이 형성된 것은, 질소 분위기 중 소정 조건으로 탈지 처리된 후, 질소-수소-수증기 혼합 분위기 중 소정 온도로 소성되고, 소결되어서 적층체(2)가 된다.
한편, 사이드 갭부(20)는 유전체층(14)을 포함하는 적층체 칩(10)에 부착한 것이므로, 소결 후에도 사이드 갭부(20)와 적층체 칩(10) 사이에는 계면이 존재한다.
여기서, 수분의 침입 경로가 되기 쉬운 사이드 갭부(20)와 외층부(12)의 경계 영역(Z2)에 사이드 갭부(20)에 포함되는 Mg과, 외층부(12)에 포함되는 Ni의 합금인 Ni-Mg 산화물이 편석된다. 따라서, 이 부분에 존재하는 소공이 메워져 내습성이 높아진다.
여기서, 도 4에 나타내는 바와 같이, 외층부(12)에 Ni이 포함되어 있으므로, 소결 후에서의 유전체 세라믹의 입자가 치밀화된다. 또한, 외층부(12) 내의 유전체 세라믹에 형성되는 소공이 Ni에 의해 메워지므로, 적층 세라믹 콘덴서(1)로서의 내습성이 높아진다.
도 5에 나타내는 바와 같이 내부전극층(15)의 표면에는 내부로부터 표면으로 이동한 Sn층(16)이 형성된다.
(배럴 공정(S2))
다음으로, 적층체(2)에 대하여 배럴 연마를 실시한다. 이로써, 적층체(2)의 능선부(R1)가 라운드형으로 형성된다.
소성 공정(S16)에서 내부전극층(15)은 수축되기 때문에, 내부전극층(15)의 일부는 단면(C) 측으로 노출되지 않는 경우가 있다. 배럴 공정(S2)이 마련되어 있음으로써, 적층체(2)의 단면(C)도 연마되고, 단면(C) 측으로 노출되지 않는 내부전극층(15)은 감소한다.
그리고 모든 내부전극층(15) 중 폭방향(W)에서 가장 외측인 측면(B) 측에 있는 단부와, 모든 내부전극층(15) 중 폭방향(W)에서 가장 내측에 있는 단부의 위치 어긋남(d2)이 10㎛ 이내이다.
즉, 적층된 내부전극층(15)의 폭방향(W)의 단부는 폭방향(W) 상에서 대략 동일한 위치에 있고, 단부의 위치가 적층방향(T)에서 고르다.
(하부전극층 형성 공정(S3))
하부전극층 형성 공정(S3)은 제1 영역 형성 공정(S31)과 제2 영역 형성 공정(S32)과 제3 영역 형성 공정(S33)과 소성 공정(S34)을 포함한다. 도 9는 하부전극층 형성 공정(S3) 및 도금층 형성 공정(S4)을 설명하는 도면이다.
(제1 영역 형성 공정(S31))
제1 영역 형성 공정(S31)에서 적층체(2)의 양 단면(C)을 각각 유리가 들어 있는 Cu 페이스트(116)에 침지시켜 제1 영역(30a)을 형성한다. 제1 영역(30a) 형성에는 입자경이 작은 Cu 입자가 포함되는 Cu 페이스트(116)가 사용된다. Cu 입자의 입자경은 예를 들면, 0.05㎛ 이상 3㎛ 이하이다. 또한, 0.05㎛ 이상 1㎛ 이하가 바람직하다.
여기서, 내부전극층(15)의 단면(C) 측에서의 위치 어긋남(d)은 배럴 공정에서 작아져 있다. 그러나 내부전극층(15)의 단면(C) 측에서 위치 어긋남(d)이 다소 잔존할 가능성이 있다.
실시형태에서는 미세한 입자의 Cu 페이스트(116)가 사용되므로, Cu 페이스트(116)는 내부전극층(15)의 단면(C) 측에서 잔존하는 위치 어긋남(d)의 부분으로 파고 들어갈 수 있는 내부전극층(15)과 양호하게 접촉한다.
(제2 영역 형성 공정(S32))
다음으로, 제2 영역 형성 공정(S32)에서 적층체(2)의 양 단면(C)을 각각 유리의 함유량이 제1 영역(30a) 및 제3 영역(30c)보다 많은 Cu 페이스트(117)에 침지시켜 제2 영역(30b)을 형성한다.
제2 영역(30b)은 제1 영역(30a) 및 제3 영역(30c)보다 유리(G)를 많이 포함하고, 유리(G)는 LT 절단면에서 하부전극층(30)의 전체 유리에 대한 Cu의 면적비율(유리의 면적/Cu의 면적)을 P로 하면, 1.2P 이상이다. 제2 영역(30b)의 유리(G)의 비율이 1.2P 이상이므로, 씰링성 및 내습성이 높다.
단, 제2 영역(30b)의 도전성 열화(劣化)를 억제하기 위해, 제2 영역(30b)의 유리(G)의 비율은 2.5P 이하이다.
한편, Cu 페이스트(117)에 포함되는 Cu 입자의 입자경은 Cu 페이스트(116)에 포함되는 Cu 입자의 입자경과 동일하거나, 또는 Cu 페이스트(116)에 포함되는 Cu 입자의 입자경보다 커도 된다.
(제3 영역 형성 공정(S33))
다음으로, 제3 영역 형성 공정(S33)에서 Cu의 함유량이 제2 영역(30b) 및 제3 영역(30c)보다 많은 Cu 페이스트(118)에 침지시켜 제3 영역(30c)을 형성한다. Cu 페이스트(118)에는 유리(G)가 포함된다. 유리(G)는 예를 들면, BaO-B2O3-SiO2계 유리, 또는 BaO-B2O3-SiO2-LiO-NaO계 유리 등의 Ba이 포함되는 유리이다. 또한, 유리(G)에는 황(S)이 포함된다.
(소성 공정(S34))
그리고 설정된 소성 온도로, 질소 분위기 중에서 소정 시간 가열한다. 이로써, 하부전극층(30)이 적층체(2)에 베이킹된다.
이 때, 내부전극층(15)의 표면에 형성된 Sn층(16)이 내부전극층(15)의 표면으로부터, 내부전극층(15)과 적층방향(T)으로 서로 이웃하는 유전체층(14)과 외부전극(3)의 경계 영역(Z1)까지 연장된다.
또한, 도 5에 이미지 도면으로 나타낸 바와 같이, 제1 영역(30a)에서의 Cu가 결합되고, Cu 덩어리는 제2 영역(30b) 및 제3 영역(30c)보다 커지며, 적층방향(T)의 두께가 내부전극층(15)의 두께보다 커진다.
(도금층 형성 공정(S4))
도금층 형성 공정(S4)은 Ni 도금층 형성 공정(S41)과 Sn 도금층 형성 공정(S42)을 포함한다.
(Ni 도금층 형성 공정(S41))
Ni 도금층 형성 공정(S41)에서 하부전극층(30)의 제3 영역(30c)을 도금층(31)을 형성하기 위한 도금액에 담그고, 외부전극(3)의 바깥둘레에 Ni 도금층(31)을 형성한다.
이 때, 제3 영역(30c)을 Cu를 제1 영역(30a) 및 제2 영역(30b) 보다 많이 포함한다. Cu의 양은 WDX로 검출된 Cu의 면적을 산출함으로써 측정할 수 있다. 제3 영역(30c)은 Cu의 함유량이 제2, 제3 영역(30c)보다 많으므로, 적층 세라믹 콘덴서(1)를 기판에 실장했을 때의 접속률이 양호하다.
여기서, 하부전극층(30)의 제3 영역(30c)을 도금액과 S(황)을 포함하는 처리액을 혼합하고 담그면, 도금액 및 S을 포함하는 처리액은 제3 영역(30c)의 표면에 노출된 유리(G)를 침식해 간다.
그러나 실시형태에 따르면, 유리(G)가 S 및 Ba을 포함하므로, 이들 S 및 Ba이 유리(G)의 도금층(31)에 의한 침식이 진행되고 있는 표면에 보호층(33)을 서서히 형성하기 시작한다.
보호층(33)이 형성되어 가면 도금액에 의한 유리(G)의 침식이 서서히 억제되고, 보호층(33)이 일정 두께까지 형성되면 유리(G)가 거의 침식되지 않게 된다.
한편, 실시형태와 달리 보호층(33)이 형성되지 않으면 도금액이 유리(G)를 계속 침식하고, 하부전극층(30) 내부의 제2 영역(30b) 및 제1 영역(30a)으로 진행해 간다.
그러나 본 실시형태에 따르면, 이와 같이 하부전극층(30)의 제3 영역(30c)이 도금액에 침지된 초기 단계에서 유리(G)에 포함되는 Ba 및 S을 포함하는 처리액에 의해 보호층(33)이 형성된다. 그리고 이 보호층(33)이 유리(G)의 도금액에 대한 배리어가 되어, 유리(G)의 도금액에 의한 그 이상의 침식이 억제된다.
따라서, 하부전극층(30)의 도금액에 의한 침식이 적고, 내열, 내수성 및 내습성이 높은 적층 세라믹 콘덴서(1)를 얻을 수 있다.
제3 영역(30c)은 Cu를 가장 많이 포함하기 때문에, 외측의 Ni 도금층(31a)이 부착되기 쉽고, 또한 도금층(31) 전체적으로 박리되기 어렵다.
(Sn 도금층 형성 공정(S42))
이어서, Ni 도금층(31a)의 외측에 Sn 도금층(31b)이 형성된다.
상기 공정에 의해 실시형태의 적층 세라믹 콘덴서(1)가 제조된다. 이상, 본 발명의 실시형태에 대해 설명했는데, 본 실시형태에 한정되는 것은 아니며, 그 요지의 범위 내에서 다양하게 변형된다.
예를 들면, 실시형태에서는 하부전극층(30)은 3개의 영역에서 형성되어 있었는데, 이에 한정되지 않으며, 하부전극층(30)에서 제2 영역(30b)이 없고 제1 영역(30a) 및 제3 영역(30c)에 의해 구성되어도 된다. 또한, 하나의 영역만으로 구성되어도 된다.
실시형태에서는 3개의 영역을 포함하는 하부전극층(30)을, 제1 영역 형성 공정(S31)과 제2 영역 형성 공정(S32)과 제3 영역 형성 공정(S33)의 3회의 도포 공정으로 제조했다. 그러나 이에 한정되지 않고, 재료의 조정이나 온도 프로파일을 조정함으로써 복수개의 영역을 포함하는 하부전극층(30)을 제조해도 된다.
실시형태에서는 유리(G)는 Ba을 포함하고 있었는데, Ba을 포함하지 않는 유리(G)이어도 된다. 이 경우 보호층(33)은 Ba을 포함하지 않으나, S을 포함하는 처리액에 의해 보호층(33)이 S을 포함한다.
실시형태에서는 배럴 공정과 하부전극층(30)의 제1 영역(30a)을 형성할 때에 입경이 작은 Cu 페이스트를 사용함으로써 접속률을 향상시켰는데, 이에 한정되지 않는다. 접속률을 향상시키기 위해, 예를 들면, 배럴을 실시하는 것, 또는 지름이 작은 Cu 페이스트를 사용하는 것 중 어느 한쪽만을 실시해도 된다.
실시형태의 적층 세라믹 콘덴서(1)는 적층체 칩(10)을 제조한 후, 적층체 칩(10)의 양 측면에 사이드 갭부(20)를 부착하는 구성이었다. 그러나 이에 한정되지 않고, 사이드 갭부(20)는 적층체 칩(10) 제조 시에 함께 제조되는 것이어도 된다.
실시형태에서는 2개의 도금층이 마련되어 있었는데, 이에 한정되지 않고, 도금층은 한층이어도 된다.
또한, 실시형태에서 특정한 적층 세라믹 콘덴서(1)의 사이즈, 내부전극층(15), 유전체층(14), 외층부(12), 외부전극(3)의 두께나 층수는 기재된 수치에 한정되지 않고, 다른 두께나 매수이어도 된다.
더욱이, 각 층에 포함되는 성분도 실시형태에서 설명한 것에 한정되지 않는다.
A: 주면 B: 측면
C: 단면 G: 유리
L: 길이방향 N: 접속률
N1: 접속률 N2: 접속률
T: 적층방향 W: 폭방향
d: 위치 어긋남 d1: 위치 어긋남
d2: 위치 어긋남 1: 적층 세라믹 콘덴서
2: 적층체 3: 외부전극
10: 적층체 칩 11: 내층부
12: 외층부 14: 유전체층
15: 내부전극층 15a: 소공
16: Sn층 20: 사이드 갭부
30: 하부전극층(하부금속층) 30a: 제1 영역
30b: 제2 영역 30c: 제3 영역
31: 도금층 31a: Ni 도금층
31b: Sn 도금층 33: 보호층
C: 단면 G: 유리
L: 길이방향 N: 접속률
N1: 접속률 N2: 접속률
T: 적층방향 W: 폭방향
d: 위치 어긋남 d1: 위치 어긋남
d2: 위치 어긋남 1: 적층 세라믹 콘덴서
2: 적층체 3: 외부전극
10: 적층체 칩 11: 내층부
12: 외층부 14: 유전체층
15: 내부전극층 15a: 소공
16: Sn층 20: 사이드 갭부
30: 하부전극층(하부금속층) 30a: 제1 영역
30b: 제2 영역 30c: 제3 영역
31: 도금층 31a: Ni 도금층
31b: Sn 도금층 33: 보호층
Claims (3)
- 유전체층과 내부전극층이 교대로 적층된 적층체, 및
상기 적층체에서의, 적층방향과 교차하는 길이방향의 양 단면(端面) 각각에 배치되어 상기 내부전극층과 접속된 외부전극을 포함하고,
상기 적층방향으로 서로 이웃하는 2개의 상기 내부전극층의, 상기 적층방향 및 상기 길이방향과 교차하는 폭방향의 단부(端部)에서의, 상기 적층방향에서의 위치의 어긋남은 5㎛ 이내이며,
한쪽의 상기 외부전극에 접속된 모든 상기 내부전극층의 수를 N0,
상기 폭방향의 중앙부를 지나며 상기 길이방향과 상기 적층방향으로 연장되는 절단면에서의, 상기 한쪽의 외부전극과 접속된 상기 내부전극층의 수를 N1,
상기 폭방향의 단부를 지나며 상기 길이방향과 상기 적층방향으로 연장되는 절단면에서의, 상기 한쪽의 외부전극과 접속된 상기 내부전극층의 수를 N2로 했을 때에,
상기 중앙부에서의 접속률 N1/N0 및 상기 단부에서의 접속률 N2/N0는 90% 이상이고,
상기 접속률 N1/N0과 상기 접속률 N2/N0의 차는 10% 이하이고,
상기 내부전극층의 표면에는 Sn층이 형성되며, 상기 내부전극층의 상기 외부전극과의 경계면도 덮고 있는, 적층 세라믹 콘덴서. - 제1항에 있어서,
상기 내부전극층에 포함되는 금속은 상기 외부전극의 상기 내부전극층 측에 상기 외부전극의 상기 내부전극층 측 이외의 부분보다도 고밀도로 포함되는, 적층 세라믹 콘덴서. - 제1항 또는 제2항에 있어서,
상기 유전체층의 두께는 0.4㎛ 이상 0.6㎛ 이하인, 적층 세라믹 콘덴서.
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