KR20110057262A - 프린트 배선판 및 그 제조 방법 - Google Patents

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히데키 요코타
마사시 미야자키
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다이요 유덴 가부시키가이샤
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Abstract

본 발명은 부품 실장용 요부의 밑바닥의 기계적 강도를 높여서 신뢰성의 향상을 도모한 프린트 배선판을 제공한다.
본 발명에 따르면, 금속 코어(11)의 표리면의 일방에 절연층(16)을 형성함과 함께, 상기 금속 코어(11)에 형성한 개구(12)를 부품 실장용 요부(15a)로서 사용하는 프린트 배선판(10)에 있어서, 상기 절연측(16)의, 상기 요부(15a)의 밑바닥이 되는 부분에 대향하는 절연층의 표면 부분에 보강 패턴(30)을 형성한다. 상기 보강 패턴(30)은, 상기 절연층(16)에 형성되는 배선 패턴(28c, 29c)과 동일 재료로서 이 배선 패턴(28c, 29c)과 동시에 형성된다.

Description

프린트 배선판 및 그 제조 방법{PRINTED WIRING BOARD AND METHOD FOR MANUFACTURING SAME}
본 발명은, 배선판에 관한 것으로, 더욱 상세하게는 전자 부품을 실장하기 위한 수납 요부(凹部)를 구비한 프린트 배선판 및 그 제조 방법에 관한 것이다.
최근, 전자 기기에 대한 박형화(薄型化)의 요구가 점점 높아지고, 기기 내장품, 특히, 전자 부품을 실장한 프린트 배선판의 두께를 더욱 얇게 하는 것이 요구되고 있다. 전자 부품을 실장한 프린트 배선판의 두께(이하, 편의상 A라고 한다)는, 프린트 배선판 그 자체의 두께(이하, 편의상 B라고 한다)에, 부품의 높이(이하, 편의상 C라고 한다)를 더한 값(A=B+C)으로 주어지기 때문에, 상기의 요구에 따르기 위해서는, B 또는 C의 일방(一方) 또는 쌍방(雙方)을 작게 하면 좋다. 그러나, B(프린트 배선판 그 자체의 두께)나 C(부품의 높이)의 감소에는 자체적인 한계가 있기 때문에, 어떠한 타개책이 필요하였다.
이 점에 대해서, 다음의 특허문헌 1에는, 프린트 배선판에 요부(凹部)를 형성하고, 그 요부에 부품을 실장하는 기술(이하, 종래 기술이라고 한다)이 기재되어 있다. 이 종래 기술에 의하면, 예를 들면, 요부의 깊이를 D라고 하면, 부품의 높이(C)를 실질적으로 D만큼 감소한 것과 동등한 효과를 얻을 수 있어서, 부품 실장 상태의 프린트 배선판의 두께(A)를 대폭 작게 할 수 있다.
그러나, 상기의 종래 기술의 프린트 배선판에 있어서는, 전자 부품 실장용 요부의「밑바닥」의 강도가 약하고, 예를 들면, 요부에 전자 부품을 실장할 때에, 밑바닥을 형성하는 절연층의 하면(下面)에 강도가 있는 평면을 갖는 치구(治具) 상에서 작업을 하지 않는 경우, 특히, 요부의 깊이(D)에 대하여 부품의 높이(C)가 상회하고 있는 경우에, 부품 표면에 가해진 압력에 의해, 부품 실장용 요부에 크랙이 생긴다. 최악의 경우, 밑바닥이 빠져버리는 문제가 있다. 요부의 깊이(D)에 대하여 부품의 높이(C)가 낮은 경우라도, 때로는 일어날 수 있는 문제이기도 하다.
도 18은 종래 기술의 구조도이다. 이 도면에 있어서, 프린트 배선판(1)은, 금속 시트(2)의 일방 면에 수지 필름(3)과 절연 시트(4)를 순차적으로 서로 붙이는 것과 함께, 그 금속 시트(2)에 형성된 요부(5)에 전자 부품(6)을 실장하여 구성되어 있다. 여기서, A는 부품 실장 상태의 프린트 배선판(1)의 두께, B는 프린트 배선판(1) 그 자체의 두께, C는 부품(6)의 높이, D는 요부(5)의 깊이를 나타내고 있고, 여기서는, C>D의 상태, 즉, 부품(6)의 일부가 요부(5)로부터 튀어 나온 상태가 되어 있다.
그리고, 이러한 전자 부품 실장 상태의 경우, 프린트 배선판(1)을 전자 기기에 설치할 때에 부품(6)의 표면에 본의 아닌 압력(P)이 가해질 수 있다. 또는, 프린트 배선판(1)을 설치한 후라도, 전자 기기의 광체(筐體)를 개재하여 부품(6)의 표면에 같은 압력(P)이 가해질 수 있다.
프린트 배선판(1)의 기계적 강도는, 오로지 금속 시트(2)에 의해 담보되어 있으나, 이 금속 시트(2)가 결손되어 있는 개소(箇所), 즉, 요부(5)의 밑바닥(5a)의 강도는, 금속 시트(2)보다도 훨씬 취약한 수지 필름(3)과 절연 시트(4)의 강도에 의존하므로, 상기의 압력(P)의 크기에 따라서는, 이 요부(5)의 밑바닥(5a)이 빠져버리릴 우려가 있었다.
부품 실장용 요부를 포함하는 프린트 배선판으로의 요즘의 시장 수요는, 지금까지 대상으로 여겨지고 있지 않던 초박형(超薄型)의 것, 예를 들면, 1mm 두께 또는 그 이하의 것에까지 미치고 있다. 이러한 초박형의 프린트 배선판에 있어서는, 상술한 기계적 취약성의 문제는 더욱 한층 심각해진다. 요부의 밑바닥이 되는 절연층의 두께가 mm 단위보다 극히 작을 수 밖에 없고, 지극히 약한 힘이라도 크랙이 발생하거나, 밑바닥이 빠져버릴 수 있다.
부품 실장용 요부를 포함하는 프린트 배선판이 시장에 나돌기 시작했을 즈음, 그 대상이 된 판의 두께는 1mm를 훨씬 넘고 있었다. 이 때문에, 요부의 형성도, 예를 들면, 기계 가공에 의해 판을 깎거나 하는 것에 의해 용이하게 가능했으나, 1mm 또는 그 이하의 두께밖에 없는 초박형 프린트판에 요부를 형성하기 위해서는, 우선, 상기의 문제점(요부의 밑바닥의 기계적 취약함)을 극복할 필요가 있고, 이 문제를 극복하지 않는 한, 요즘의 시장 수요에 따를 수 없다.
예를 들면, 0.5mm의 두께의 판에 깊이 0.4mm의 요부를 형성하는 것은 현재의 기술로 충분히 가능하다. 이 요부의 깊이만큼 모듈을 얇게 할 수 있다. 고작해야 0.4mm정도의 효과여도, 요즘의 시장 수요에 충분히 따를 수 있다. 이 시장 수요에 대한 저해 요인은, 오로지 상기의 요부의 밑바닥의 기계적 취약함에 있다.
1. 일본 특개소55-145390호 공보
그로부터, 본 발명의 목적은, 부품 실장용 요부의 밑바닥의 기계적 강도를 높여서 신뢰성의 향상을 도모한 프린트 배선판 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 제1 관점의 발명은, 시트 형상 금속 코어에 양(兩) 주면(主面)을 관통하는 개구(開口)가 전자 부품을 수납할 예정 개소로서 형성되어 있고, 상기 시트 형상 금속 코어의 일방(一方)의 주면에 절연층이 형성되어서 상기 개구의 일방이 폐색(閉塞)되는 것에 의해 요부(凹部)가 형성되고, 상기 요부에 전자 부품이 실장되는 프린트 배선판에 있어서, 상기 절연층의 상기 금속 코어와 접하고 있지 않은 면상(面上)의 상기 요부에 대향하는 영역에, 상기 전자 부품의 전극과 접속하기 위한 배선 패턴; 및 상기 요부에 대향하는 영역을 덮는 넓은 영역에 상기 배선 패턴에는 접촉하지 않는 보강 패턴; 이 형성되어 있는 프린트 배선판.
제2 관점의 발명은, 상기 보강 패턴이 동일 면 상에 형성되는 배선 패턴과 동일 재료로 이 배선 패턴과 동시에 형성된 것인 제1 관점 발명의 프린트 배선판이다.
제3 관점의 발명은, 상기 보강 패턴은, 상기 개구의 영역보다도 넓게 형성되어 있는 제1 관점의 발명에 기재된 프린트 배선판이다.
제4 관점의 발명은, 상기 보강 패턴은, 그 평면 형상이 직사각형 형상[矩形狀]인 제1 관점의 발명에 기재된 프린트 배선판이다.
제5 관점의 발명은, 상기 보강 패턴은, 작은 구멍을 포함하는 제4 관점의 발명에 기재된 프린트 배선판이다.
제6 관점의 발명은, 상기 보강 패턴은, 그 평면 형상이 분할된 형상인 제1 관점에 기재된 프린트 배선판이다.
제7 관점의 발명은, 시트 형상의 금속 코어에 브릿지 부분에서 단속(斷續)하는 링 형상의 개구를 설치하는 것에 의해 섬 형상부를 형성하는 공정; 상기 금속 코어의 일방의 주면에 절연층과 배선 패턴을 포함하는 배선층을 형성하는 공정; 상기 금속 코어의 타방(他方)의 주면에 절연층과 배선 패턴과 보강 패턴을 포함하는 배선층을 형성하는 공정; 상기 일방의 배선층에 상기 섬 형상부에 상당하는 영역을 개구하는 공정; 및 그 개구를 이용하여 상기 섬 형상부를 제거하는 공정; 을 포함하는 프린트 배선판의 제조 방법이다.
제8 관점의 발명은, 상기 배선층에 있어서의 절연층을 형성할 때에 상기 섬 형상부의 주위의 상기 개구를 절연체로 매립하는 공정을 포함하는 제7의 관점의 발명에 기재된 프린트 배선판의 제조 방법이다.
제9 관점의 발명은, 상기 보강 패턴은, 동일 면 상에 형성되는 배선 패턴과 동일 재료로 이 배선 패턴과 동시에 형성된 것을 특징으로 하는 제7 관점의 발명에 기재된 프린트 배선판의 제조 방법이다.
제10 관점의 발명은, 상기 보강 패턴은, 상기 섬 형상부에 상당하는 영역의 개구의 영역보다도 넓게 형성되어 있는 것을 특징으로 하는 제7 관점의 발명에 기재된 프린트 배선판의 제조 방법이다.
제11 관점의 발명은, 시트 형상의 금속 코어의 일방의 주면에 절연층과 이 절연층 상에 형성된 배선 패턴을 포함하는 배선층을 형성하는 공정; 상기 금속 코어의 타방의 주면에 절연층과 이 절연층 상에 형성된 배선 패턴과 보강 패턴을 포함하는 배선층을 형성하는 공정; 상기 일방의 주면의 상기 배선층에 전자 부품을 수납시킬 예정의 영역을 개구하는 공정; 및 상기 개구를 이용하여 상기 금속 코어에 상기 개구와 거의 같은 넓이의 개구를 형성하는 공정; 을 포함하는 프린트 배선판의 제조 방법이다.
제12 관점의 발명은, 상기 금속 코어에 개구를 형성하는 공정은, 에칭에 의해 형성하는 제9 관점의 발명에 기재된 프린트 배선판의 제조 방법이다.
제13 관점의 발명은, 상기 보강 패턴은, 동일 면 상에 형성되는 배선 패턴과 동일 재료로 이 배선 패턴과 동시에 형성된 것인 제11 관점의 발명에 기재된 프린트 배선판의 제조 방법이다.
제14 관점의 발명은, 상기 보강 패턴은, 상기 섬 형상부에 상당하는 영역의 개구의 영역보다도 넓게 형성되어 있는 제11 관점의 발명에 기재된 프린트 배선판의 제조 방법이다.
본 발명에 의하면, 전자 부품 실장용 요부의 밑바닥을 구성하는 부분의 기계적 강도를 높여서 신뢰성의 향상을 도모한 프린트 배선판 및 그 제조 방법을 제공할 수 있다.
본 발명의 상기 목적, 그 이외의 목적, 구성 특징 및 작용 효과는 이하의 설명과 첨부 도면에 의해 더욱 명확히 한다.
도 1은 제1 실시 형태에 있어서의 프린트 배선판의 전자 부품을 수납하는 요부의 중앙을 횡단하는 단면도이다.
도 2는 도 1의 A-A화살표의 범위의 평면을 도면의 하면측으로부터 본 보강 패턴(30)의 평면도이다.
도 3은 제1 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제1∼제3 공정)이다.
도 4는 제1 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제4∼제6 공정)이다.
도 5는 제1 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제7∼제9공정)이다.
도 6은 제1 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제10∼제12공정)이다.
도 7은 제1 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제13∼제15공정)이다.
도 8은 제1 실시 형태에 있어서의 프린트 배선판의 금속 코어의 섬 형상부 (38)를 도시하는 부분 평면도이다.
도 9는 제1 실시 형태에 있어서의 프린트 배선판의 제16 공정의 제조 공정도다.
도 10은 보강 패턴(30)의 제1 변형예를 도시하는 도면이다.
도 11은 보강 패턴(30)의 제2 변형예를 도시하는 도면이다.
도 12는 보강 패턴(30)의 제3 변형예[도 12의 (a)]와 제4 변형예[도 12의 (b)]를 도시하는 도면이다.
도 13은 보강 패턴(30)의 제5 변형예를 도시하는 도면이며, 도 13의 (a)는 그 평면도, 도 13의 (b)는 (a)의 B-B단면도이다.
도 14는 보강 패턴(30)의 제6 변형예를 도시하는 도면이다.
도 15는 제2 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제1∼제3 공정)이다.
도 16은 제2 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제4∼제6 공정)이다.
도 17은 제2 실시 형태에 있어서의 프린트 배선판의 제조 공정도(제7∼제9 공정)이다.
도 18은 종래 기술의 개략 구조도이다.
[제1 실시 형태]
이하, 본 발명의 실시 형태를 도면을 참조하면서 설명한다.
우선, 구조를 설명한다.
도 1은, 실시 형태에 있어서의 프린트 배선판의 대표적인 전자 부품의 수납 요부의 중앙을 횡단하도록 한 단면도이다. 이 도면에 있어서, 프린트 배선판(10)은, 도전성을 가지면서 강성(剛性)이 높은 전형적으로는 구리 등의 소재로 이루어지는 시트 형상의 금속 코어(11)와, 그 금속 코어(11)의 상하면[양(兩) 주면(主面)]에 각각 형성된 다층 배선층을 포함한다. 또한,"상하"란, 도면에 정대(正對)했을 때의 도면의 상하 방향을 말한다. 이하, 금속 코어(11)의 하면에 위치하는 다층 배선층을 하면층(16)이라 하고, 상면에 위치하는 다층 배선층을 상면층(17)이라고 하기로 한다.
금속 코어(11)의 요소(要所)에는, 전자 부품을 배설(配置)하기 위해서 금속 코어(11)의 상하면을 관통하는 1개 또는 복수의 개구, 즉, 금속 코어(11)의 표리면(表裏面)을 관통하는 직사각형 형상[矩形狀]의 개구가 형성되어 있다. 이 도의 예에서는, 도면 좌측에 위치하는 개구(12)와 우측에 위치하는 개구(13)의 두 개가 형성되어 있다. 우측의 개구(13)는, 금속 코어(11)의 두께와 동등 또는 그 이하의 낮은 높이를 가지는 저배(低背) 전자 부품(14)을 수용하기 위한 요부(14a)로서 이용할 수 있고, 좌측의 개구(12)는, 금속 코어(11)의 두께를 크게 상회하는 높은 높이를 가지는 고배(高背) 전자 부품(15)을 수용하기 위한 요부(15a)로서 이용된다. 단, 좌측의 개구(12)는, 그 내주(內周) 측면(側面)이 소정의 두께의 절연체[21a, 후술하는 제1 절연층(21)과 동일한 것]로 덮여지고 있고, 개구(12)의 실질적 개구부 즉, 실질적인 요부(15a)로서 이용되는 부분은, 그 절연체의 두께를 감한 부분이 된다.
또한, 이들의 저배 전자 부품(14)이나 고배 전자 부품(15)은, 예를 들면, 콘덴서나 저항, 집적 회로, 트랜지스터 등이지만, 특히, 고배 전자 부품(15)으로서는, 인덕터가 대표적이다. 인덕터는, 세로 길이의 입방체(立方體) 케이스 내에 코일을 감은 보빈을 수납하여 만들어지나, 콘덴서나 저항 등의 다른 전자 부품에 비하여 소형화가 곤란하고, 높이가 높아지는 경향이 강하기 때문이다.
또한, 요부(15a)의 내주의 측면에 형성된 절연체(21a)의 좌우 2개소에 구멍 (39a, 40a)이 열려 있고, 이들의 구멍(39a, 40a)에, 뒤에 자세하게 설명하는 브릿지(39, 40)[단, 에칭 후의 브릿지(39, 40)]가 벽면에 남아있다.
이 실시 형태에서는, 하면층(16)은, 금속 코어(11)에 가까운 순으로부터, 제1 절연층(18), 제2 절연층(19) 및 금도금(20)의 적층 구조를 포함하고 있고, 마찬가지로, 상면층(17)도, 금속 코어(11)에 가까운 순으로부터, 제1 절연층(21), 제2 절연층(22) 및 금도금(23)의 적층 구조를 포함하고 있다. 또한, 도시한 예에서는, 하면층(16) 및 상면층(17)은, 각각 2층의 절연층 구조를 하고 있지만, 이에 한정되지 않는다. 2층을 넘는 다층 구조여도 좋다.
상면층(17)은, 또한, 제1 절연층(21)의 표면에 전기 회로를 구성하기 위한 접속 개소(이하, 동일한 취지의 설명하는 말을 단순히「요소」라고 표현한다.)에 형성된 도전부(24a, 25a, 26a, 27a)와, 제2 절연층(21)의 표면에 형성된 배선 패턴(24b, 25b, 26b, 27b)과, 제2 절연층(22)의 표면의 요소에 형성된 도전부(24c, 25c, 26c, 27bc)와, 제2 절연층(22)의 표면의 요소에 형성된 배선 패턴(24d, 25d, 26d, 27d)를 포함하고, 이들을 서로 전기적으로 접속하여, 제1 전극(24)∼제4 전극 (27)을 구성하고 있다.
한편, 하면층(16)도, 또한, 제1 절연층(18)의 요소에 형성된 도전부(28a, 28b, 29a, 29b)와, 제2 절연층(19)의 요소에 형성된 배선 패턴(28c, 29c)을 포함하고, 이들을 전기적으로 접속하여, 제5 전극(28)과 제6 전극(29)을 구성하고 있다. 여기서, 하면층(16)의 제2 절연층(19)에는, 상기의 배선 패턴(28c, 29c) 뿐만 아니라, 이 배선 패턴(28c, 29c)과 동일한 재료로 이루어지는 보강 패턴(30)이 형성되어 있다.
도 2는, 도 1의 A-A 화살표의 범위의 평면을 도면의 하면측으로부터 본 보강 패턴(30)의 평면도이다. 도 2의 (a)에 있어서, 해칭(hatching)으로 나타내는 보강 패턴(30)은, 제1 절연층(18)의 요소에 형성된 배선 패턴(28c, 29c)과 동일 면 상에 있고, 또한, 그들의 배선 패턴(28c, 29c)의 주변을 둘러싸는 동시에, 그들의 배선 패턴(28c, 29c)과 이간시켜서 전기적으로 절연되어 있다. 도면에서는 작은 극간(隙間, a)을 뚫고 있다.
보강 패턴(30)의 외형은 직사각형 형상(도면에서는 가로가 긴 직사각형의 예)을 가지고 있고, 또한, 그 세로 치수(b)와 가로 치수(c)는, 금속 코어(11)에 형성된 개구 (12)의 개구부의 세로 치수(d) 및 가로 치수(e)보다도 크게 설정되어 있다. 즉, b>d 및 c>e의 관계에 있다.
지금, b와 d의 일변 측의 차이를 x라고 하고, c와 e의 일변 측의 차이를 y로 하면, 이들의 x 및 y는, 도면에 있어서, 개구(12)의 개구연(開口緣)을 나타내는 파선과 보강 패턴(30)의 외형선과의 사이의 거리가 되고, 이를테면, 이들의 x, y는, 보강 패턴(30)과 금속 코어(11)와의 중첩 크기를 나타내고 있다. 즉, 도 2의 (b)의 해칭에서 나타내는 바와 같이, 보강 패턴(30)의 주변부는, x, y의 폭의 테두리 면적 부분이 금속 코어(11)와 대향하고 있다.
다음으로, 제조 공정을 설명한다.
도 3∼도 7은, 실시 형태에 있어서의 프린트 배선판의 제조 공정을 도시하는 단면도이다. 이들의 단면에 있어서의 개구(12) 부분의 단면은, 도 8에 있어서의 브릿지(39, 40)의 중앙을 통과하는 크랭크 형상의 단면을 나타내고 있다.
(1) 제1공정 … 도3의 (a)
우선, 금속 코어(11)의 전자 부품을 수납할 예정의 개소를 제거하여 개구 (12, 13)를 형성한다. 단, 도면 좌측의 개구(12)에 대해서는, 그 개구(12)의 내측을 완전히 제거하지 않고, 도 8에 도시하는 바와 같은 브릿지(39, 40)를 개재하여 금속 코어(11)에 연결된 섬 형상부(38)를 남기도록 한다. 섬 형상부(38)와 그 주위의 금속 코어(11)와의 사이에는 외굴(外堀) 형상의 개구(38a)가 설치되어 있고, 이 개구(38a)에 브릿지(39, 40)가 걸쳐져 있다.
여기서 간단히 섬 형상부(38)와 브릿지(39, 40)의 형성 방법을 설명한다. 우선, 도 3의 (a)의 상면측은, 외굴 형상의 개구(18a)의 형성 예정부만을 남기고 에칭 마스크를 인쇄 또는 필름을 붙인 후에 노광하여 현상하는 등의 방법으로 형성한다. 계속해서, 도 3의 (a)의 하면측은, 외굴 형상의 개구(18a)와 브릿지(39, 40)의 형성 예정부만을 남겨서 에칭 마스크를 형성한다. 이 상태에서 에칭을 하면, 도 3의 (a)의 단면도에 도시하는 바와 같이, 외굴 형상의 개구(18a)가 관통공(貫通孔)으로서 형성되고, 동시에 브릿지(39, 40) 부분은 상면측만이 남고, 하면측은 에칭되어서 구멍이 형성된 상태가 되고, 브릿지(39, 40)로 개구(18a)의 주위의 부분과 연결된 섬 형상부(38)가 형성된다.
또한, 상술한 개구(18a)의 역할은, 상면층(16)의 절연층(21)을 프레스 성형할 때에, 절연 재료를 개구(18a) 내에 충전 성형시키고, 후속 공정에서 전자 부품을 수납시켰을 때의 절연벽으로 하기 위해서이며, 섬 형상부(38)를 후속 공정에서 제거할 때에 제거하기 쉽게 하기 위해서이다.
브릿지(39, 40)의 역할은, 섬 형상부(38)를 금속 코어(11)에 확실하게 연결 고정하여 기계적 강도를 유지하기 위한 것이지만, 그 연결 고정 역할은 일시적인 것에 지나지 않는다. 즉, 후속 공정[도 5의 (c)참조]에서 섬 형상부(38)를 제거할 때, 이 브릿지(39, 40)의 역할은 불필요해진다. 이 역할을 다하는 브릿지(39, 40)의 바람직한 실시 형태(갯수나 크기, 두께, 세로 방향의 위치)는 이하와 같다. 우선,「갯수」에 대해서는, 상기의 역할을 다하기 위해서, 즉, 섬 형상부(38)를 금속 코어(11)에 확실하게 연결 고정하여 강도를 유지하기 위해서, 다수(3개 이상)로 하는 것이 바람직하다. 그러나, 그렇다면 이번에는, 섬 형상부(38)를 제거할 때에 요부(15a)의 내주 측벽면에 다수의 구멍 형상부, 예를 들면, 에칭된 브릿지 구멍[도 1의 구멍(39a, 40a) 참조]이 남으므로 바람직하지 못하다. 한편, 지나치게 적은 수(전형적으로는 1개의 브릿지)는, 섬 형상부(38)가 외팔 상태로 금속 코어(11)에 연결되게 되어, 충분한 기계적 강도를 얻을 수 없다. 따라서, 상기의 역할을 달성할 수 없는 가능성이 있기 때문에 바람직하지 않다. 그러나, 충분한 검증을 거쳐 상기의 역할을 다하는 것을 확인할 수 있었을 때에는, 그러한 적은 갯수(즉 1개의 브릿지)를 채용해도 좋다. 예를 들면, 폭이 넓은 브릿지는, 가령 1개여도 상기의 역할을 다하는 것이 가능하다. 따라서, 실용상의 갯수는 1개 보다 많고 3개보다 적은 2개이며, 실시 형태의 브릿지(39, 40)의 갯수(2개)는, 이러한 의도에 따라 결정한 것이다. 따라서, 이 갯수(2개)는, 최선의 실시 형태(즉 베스트 모드)의 갯수를 나타내고 있는 것에 지나지 않는다. 원리상으로는, 소정의 기계적 강도를 얻을 수 있는 갯수라면 좋다.
다음으로, 브릿지(39, 40)의「크기(길이·폭)」를 설명한다. 이는 모두 후속 공정에서 제거하기 때문에 작을 수록 좋다. 또한, 브릿지(39, 40)의「폭」은 자유로이 설정할 수 있다. 예를 들면, 0.3mm이나 0.2mm 혹은 0.1mm의 어느 것이여도 좋다. 덧붙이면, 0.1mm보다 아래의 값은 에칭에서의 작성이 어려우므로, 양산(量産) 레벨에서의 적용은 곤란함을 수반하는 것도 생각된다.
다음으로, 브릿지(39, 40)의「두께」에 대해서 설명한다. 브릿지(39, 40)의 적정한 두께는 금속 코어(11)의 두께와의 관계로 결정된다. 예를 들면, 브릿지(39, 40)의 두께와 금속 코어(11)의 두께를 동일하게 한 경우는, 그 두께에 대응하여 상기의 "구멍"[에칭된 브릿지 구멍; 도 1의 구멍(39a, 40a) 참조]이 커지고, 브릿지(39, 40)의 에칭면이 크게 노출되므로 부적당하다. 따라서, 브릿지(39, 40)의 두께는, 금속 코어(11)의 두께보다도 작게 하는 것이 바람직하다. 금속 코어(11)의 두께에 따라 다르지만, 예를 들면, 금속 코어(11)의 두께를 1mm정도로 하면, 그 절반 정도, 즉, 브릿지(39, 40)의 두께를 0.5mm정도로 하여도 좋다. 단, 이 수치(0.5mm)는 단순한 목표에 지나지 않는다. 가능한 한 작은 두께로, 제조 공정에 있어서 형성 및 제거가 가능한 두께라면 좋다.
다음으로, 브릿지(39, 40)의「위치(단면에서 보았을 때의 위치)」에 대해서 설명한다. 브릿지(39, 40)의 두께를 금속 코어(11)의 두께보다도 작게 한 경우, 브릿지(39, 40)의 위치는, (가) 요부(15a)의 밑바닥으로부터 가장 먼 위치, (나) 요부 (15a)의 밑바닥으로부터 가장 가까운 위치, (다) 그들의 중간의 위치의 어느 하나를 선택할 수 있지만, 이 중 어느 것을 선택해도 무방하다. 덧붙이면, 실시 형태에서는 (가)를 채용하였다.
섬 형상부(38)에 대해서 설명한다.
도 8은, 섬 형상부(38)를 나타내는 평면도이다. 도시한 바와 같이, 섬 형상부(38)는 도면 좌우의 대향변(對向邊)에 형성된 브릿지(39, 40)를 개재하여 금속 코어(11)에 연결되어 있고, 이 섬 형상부(38)의 가로 치수(f)와 세로 치수(g)는, 고배 전자 부품(15)을 수용하기 위한 요부(15a)의 개구부의 가로 치수 및 세로 치수와 각각 거의 같은 값이다. 또한, 섬 형상부(38)의 주위에는 외굴 형상의 개구 (38a)가 설치되어 있고, 이 개구(38a)를 양분하도록 브릿지(39, 40)가 형성되어 있다. 여기서, 도면의 세로 방향의 개구(38a)의 폭을 h, 가로 방향의 개구(38a)의 폭을 i로 하면, f+2i <c, g+2h <b의 관계에 있다. c, b는, 보강 패턴(30)의 가로, 세로 치수(c는 가로 치수, b는 세로 치수)이다. 이 관계(f+2i <c, g+2h <b)를 만족시키는 것에 의해, 도 2에 있어서의 보강 패턴(30)과 개구(12)와의 관계, 즉,「b>d」 및「c>e」를 만족시킬 수 있고, 보강 패턴(30)과 금속 코어(11)와의 사이에 강도를 조정하기 위한 중첩[도 2의 (b)의 해칭 부분]을 설치할 수 있다.
또한, 개구(12, 13)를 형성할 때의 금속 코어(11)의 브릿지(39, 40)의 제거 수법으로서는, 예를 들면, 금속 에칭이나 절삭 등이 고려되나, 어느 수법이여도 좋고, 또는 다른 수법이여도 좋다.
(2) 제2 공정… 도 3의 (b)
다음으로, 금속 코어(11)의 하면에 제1 절연층(18)을 형성하고, 개구 (12, 13)의 밑바닥이 생기도록 일방 측을 절연층(하면층)으로 폐색함에 의해, 개구 (13)에 있어서는, 저배 전자 부품(14)을 수용하기 위한 요부(14a)로 한다. 제1 절연층(18)의 구체적인 재료는 불문이다. 요컨대 전기적인 절연성을 갖는 재료라면 좋고, 예를 들면, 수지나 세라믹스 등의 단독 재료 또는 유리 섬유나 부직포 등에 수지를 함침(含浸)한 것을 사용해도 좋다. 또한, 제1 절연층(18)과 금속 코어(11)와의 밀착성의 향상을 도모하기 위해서, 금속 코어(11)의 하면에 화학적 처리나 물리적 처리를 실시해도 무방하다.
(3) 제3 공정 … 도 3의 (c)
다음으로, 요부(14a)에 저배 전자 부품(14)을 실장한다.
(4) 제4 공정 … 도 4의 (a)
다음으로, 금속 코어(11)의 상면에 제1 절연층(21)을 프레스 처리로 형성한다. 이 제1 절연층(21)의 구체적인 재료는 전기적인 절연성을 갖는 재료이면서, 금속 코어(11)의 개구(12, 13)에 존재하는 공간을 극간없이 메울 수 있는 재료라면 좋다. 예를 들면, 제1 절연층(21)은, 수지나 세라믹스 등의 재료를 사용해도 좋다. 또한, 이 공정에서는, 프레스 처리로 형성되는 절연 재료가 금속 코어(11)와의 사이의 밀착성의 향상을 의도한 화학적 처리나 물리적 처리를 실시해도 무방하다.
(5) 제5 공정 … 도 4의 (b)
다음으로, 금속 코어(11)의 상하면(上下面)의 각각의 제1 절연층(18, 21)의 전기 회로의 접속용 도전 부재를 형성할 예정의 개소에, 예를 들면, 레이저 가공이나 드릴 가공 수단에 의해 구멍(41∼46)을 형성한다.
(6) 제6 공정 … 도 4의 (c)
다음으로, 그들의 구멍(41∼46)의 내부(또는 내벽면)에 금속 도금을 시행하거나 또는 도전 페이스트를 충전하거나 하여 각각을 도전부(24a, 25a, 26a, 27a, 28a, 29a)로 하고, 그들의 도전부(24a, 25a, 26a, 27a, 28a, 29a) 상에 구리 등의 금속막(100, 101)을 형성하고, 그 금속막(100, 101)을 패터닝하여, 배선 패턴(24b, 25b, 26b, 27b, 28c, 29c)을 형성한다.
여기서, 이들의 도전부(24a, 25a, 26a, 27a, 28a, 29a)와, 배선 패턴(24b, 25b, 26b, 27b, 28c, 29c)은, 후속 공정(제12 공정이나 제14 공정)에서 만들어지는 도전부(24c, 25c, 26c, 27c)나 배선 패턴(24d, 25d, 26d, 27d)과 일체가 되고, 금속 코어(11)의 상면에 위치하는 제1 전극(24)∼제4 전극(27)과, 금속 코어(11)의 하면에 위치하는 제5 전극(28)∼제6 전극(29)을 구성한다.
본 실시 형태에 있어서의 특징은, 이 제6 공정에 있어서, 금속막(100, 101)을 패터닝하여, 배선 패턴(24b, 25b, 26b, 27b, 28c, 29c)을 형성할 때에, 동시에, 금속 코어(11)의 하면에 보강 패턴(30)을 형성하는 것에 있다. 즉, 원래(종래 기술)라면, 금속 코어(11)의 하면에 배선 패턴(28c, 29c)을 형성할 뿐이지만, 본 실시 형태에서는, 금속막(101)으로부터 배선 패턴(28c, 29c)과 보강 패턴(30)을 동시에 형성하는 점에 구성상의 특징이 있다.
그리고, 이 특징에 의해, 금속 코어(11)에 형성된 부품 수용용 요부(14a, 15a)의 저면의 기계적 강도를 높이고, 밑빠짐이라는 최악의 사태를 회피할 수 있도록 한 것이다. 단, 이 단계에서는, 요부(14a)만이 형성되어 있고, 요부(15a)는 아직 형성되어 있지 않다. 요부(15a)는, 후술하는 제9 공정[도 5의 (c)의 공정]에서 형성된다.
(7) 제7 공정 … 도 5의 (a)
다음으로, 금속 코어(11)의 상하면에 제2 절연층(19, 22)을 형성한다. 이들의 제2 절연층(19, 22)의 구체적인 재료는, 예를 들면, 수지나 세라믹스 등의 단독재료 또는 유리 섬유나 부직포를 혼입한 수지 또는 세라믹스 등을 성형시킨 것을 사용할 수 있다. 또한, 필요에 따라 제1 절연층(18, 21)과의 밀착성 향상을 의도한 화학적 처리나 물리적 처리를 하여도 무방하다.
금속 코어(11)의 하면층(16)과 상면층(17)을 3층 이상의 다층으로 할 경우, 이들의 절연층의 형성 공정과 도체층의 형성 공정(제2 공정 및 제4 공정∼제7 공정)을 반복하면 좋다.
(8) 제8 공정 … 도 5의 (b)
다음으로, 상면층(17)의 제1 절연층(21)과 제2 절연층(22)의 개구(17a)의 형성 예정의 면에 레이저 광을 조사(照査)하여 개구가 되는 영역 부분을 제거하여, 금속 코어(11)의 섬 형상부(38)가 노출되는 개구(17a)를 형성한다.
(9) 제9 공정 … 도 5의 (c)
다음으로, 그 개구(17a)를 에칭 마스크로서 금속 코어(11)의 섬 형상부(38)에 연결된 브릿지(39, 40)를 포함시켜서 에칭하고, 섬 형상부(38)를 제거하여 미관통 부분을 관통시키고, 예를 들면, 고배 전자 부품(15)을 수용하기 위한 요부(15a)를 형성한다. 이 섬 형상부(38)를 제거할 때에, 브릿지(39, 40)도 에칭 마스크의 범위에서 에칭된다. 도시하는 브릿지(39, 40)는 에칭 마스크의 범위를 넘어서 벽면이 곡면 형상으로 파여 있지만, 이 파임은 에칭시 일반적인 현상에 의한 것이다. 또한, 요부(15a)의 내주 측면의 절연체(21a)에 형성된 구멍(39a, 40a)이 형성된다. 이 구멍(39a, 40a)은, 브릿지(39, 40)의 에칭시에, 에칭 마스크의 범위를 넘어서 브릿지(39, 40) 벽면이 에칭될 때에 동시에 생긴 것이다.
또한, 에칭법을 사용하지 않고, 상기의 제8 공정에 있어서, 레이저 가공이나 드릴 가공 수단에 의해 상면층(17)의 제1 절연층(21)과 제2 절연층(22)의 개구(17a)를 형성함과 동시에 금속 코어(11)를 관통시켜, 섬 형상부(38)을 제거하는 것도 가능하다.
이와 같이 하여 형성된 전자 부품을 수용하기 위한 요부(15a)는, 개구(12)의 내벽면을 절연체(21a)[제1 절연층(21)과 동시에 형성된 것]으로 덮은 것이기 때문에, 이 요부(15a)에 실장되는 전자 부품, 예를 들면, 고배 전자 부품(15)과 금속 코어(11)와의 사이가 본의 아닌 전기적 접속(쇼트)을 방지할 수 있다는 특유의 메리트를 얻을 수 있다.
(10) 제10 공정 … 도 6의 (a)
다음으로, 요부(15a)의 밑바닥의 부분을 형성하는 제1 절연층(18)에, 레이저 가공이나 드릴 가공 등의 수법으로 구멍(47, 48)을 형성하고, 제1 절연층(18)과 제2 절연층(19)에 메워져 있는 배선 패턴(28c, 29c)을 노출시킨다.
(11) 제11 공정 … 도 6의 (b)
다음으로, 상면층(17)의 제2 절연층(22)에도, 레이저 가공이나 드릴 가공 등의 수법으로 구멍(49∼52)을 형성하고, 제2 절연층(22)에 메워져 있는 배선 패턴(24b, 25b, 26b, 27b)을 노출시킨다. 또한, 이 제11 공정과 상기의 제10 공정의 순번을 바꾸어 넣어도 좋다.
(12) 제12 공정 … 도 6의 (c)
다음으로, 제11 공정에서 형성한 구멍(49∼52)의 내부 또는 내벽면에 금속 도금을 시행하거나 또는 도전 페이스트를 충전하거나 하여 각각을 도전부(24c, 25c, 26c, 27c)로 하는 것과 함께, 그들의 도전부(24c, 25c, 26c, 27c) 상에 구리 등의 금속막을 형성하고, 그 금속막을 패터닝하여, 배선 패턴(24d, 25d, 26d, 27d)을 형성한다.
(13) 제13 공정 … 도 7의 (a)
다음으로, 상면층(17)에 솔더 레지스트를 형성하고, 표층 전극에 금도금(23)을 설비한다.
(14) 제14 공정 … 도 7의 (b)
다음으로, 요부(15a)의 밑바닥을 형성하는 제1 절연층(18)의 구멍(47, 48)에 남땜이나 도전성 접착제 또는 이방성(異方性) 도전 접착제 등의 도전성 재료를, 디스펜서 법 등으로 도포하여 도전부(28b, 29b)로 한다. 이 도전부(28b, 29b)는, 먼저 형성된 도전부(28a, 29a) 및 배선 패턴(28c, 29c)과 함께, 제5 전극(28)과 제6 전극(29)을 구성한다.
(15) 제15 공정 … 도 7의 (c)
다음으로, 요부(15a)에 전자 부품, 예를 들면, 고배 전자 부품(15)을 실장하고 각 재료에 적당한 후처리, 예를 들면, 땜납을 녹이기 위한 열처리 등을 가한다. 요부(15)에 실장되는 전자 부품으로서, 여기에서는 인덕터를 예로 든다. 단, 이는 요부(15)의 깊이를 상회하는 높이가 높은 전자 부품의 일 예를 제시하고 있는 것에 지나지 않는다. 마찬가지로, 금속 코어의 높이보다 높은 것이라면 어떠한 부품이여도 무방하다.
또한, 금속 코어의 높이의 범위에 들어가는 경우라도, 전자 부품의 수납에 있어서의 공정에서 전자 부품에 힘이 가해지는 경우, 기계적 강도를 보강하는 보강 패턴(30)을 형성하기도 한다.
이상의 공정(제1∼제15 공정)을 실행하는 것에 의해, 도 1의 구조를 포함하는 프린트 배선판(10)을 제조할 수 있다.
또한, 상기의 제15 공정 후에, 다음 제16 공정을 수행해도 좋다.
(16) 제16 공정
도 9는, 실시 형태에 있어서의 프린트 배선판의 제16 공정의 제조 공정도이다.
이 공정에서는, 상기의 제1∼제15 공정에 의해 제조된 프린트 배선판(10)에 쉴드 케이스(49)를 씌운다. 이 쉴드 케이스(49)는, 알루미늄 등의 금속 소재 또는 도전피막을 실시한 수지 소재(플라스틱 등) 등의 전자 차폐 효과를 가지는 재료를 이용하여, 저면 개방의 상자 형상으로 형성된 것으로, 그 개방 단면(端面)(49a, 49b)은, 금속 코어(11)의 측면에 전기적으로 접속하고 있다. 이와 같이 하면, 프린트 배선판(10)의 내외를 쉴드 케이스(49)로 전자 차폐할 수 있고, EMI 대책(외부로의 전자파 방사와 외부로부터의 전자파의 방지)을 강구할 수 있다.
이상과 같은 구조 및 제조 공정으로 하였으므로, 본 실시 형태에 의하면, 이하의 효과를 얻을 수 있다.
(가) 비교적 고배 전자 부품(15)을 수용하기 위한 요부(15a)의 밑바닥에 보강 패턴(30)을 설치했으므로, 예를 들면, 고배 전자 부품(15)의 머리에 어떠한 압력(도 18의 부호 P참조)이 가하여졌다고 하여도, 보강 패턴(30)의 존재에 의해, 요부 (15a)의 밑바닥에 크랙이 생기거나, 밑바닥이 빠지는 것을 막을 수 있다. 따라서, 기계적 강도가 뛰어난 신뢰성이 높은 프린트 배선판(10)을 실현할 수 있다.
(나) 보강 패턴(30)은, 배선 패턴(28c, 29c)의 잔여 부분을 유효 이용하여 형성하고 있다. 즉, 제6 공정[도 4의 (c)]에 있어서, 금속막(101)으로부터 배선 패턴(28c, 29c)을 형성할 때에, 이 금속막(101)으로부터 동시에 보강 패턴(30)을 형성하고 있다. 이에 의하면, 하나의 공정(제6 공정)에서 배선 패턴(28c, 29c)과 보강 패턴(30)을 동시에 형성할 수 있으므로, 새로운 공정을 가할 필요가 없고, 비용 증대를 초래하지 않는다. 또한, 본래라면 제거되어 있던 부분을 유효 이용하여 보강 패턴(30)을 형성하므로, 자원 절약으로도 연결된다.
(다) 또한, 고배 전자 부품(15)을 수용하기 위한 요부(15a)의 내벽면에 절연체, 즉, 제1 절연층(21)과 동시에 형성된 것을 형성하고 있으므로, 이 요부(15a)에 실장되는 전자 부품[고배 전자 부품(15)]과 금속 코어(11)와의 사이의 본의 아닌 전기적 접속(쇼트)을 방지할 수 있다는 특유의 메리트가 얻어진다.
(라) 또한, 지극히 얇은 (예를 들면 1mm정도의 두께밖에 되지 않는) 다층 프린트 배선판에 대하여도, 고배 전자 부품(15)을 수용하기 위한 요부(15a)를 형성할 수 있고, 전자 기기를 보다 더 박형화하는 것에 공헌할 수 있다. 이는, 금속 코어(11)에 섬 형상부(38)를 형성하는 공정과, 그 금속 코어(11)의 양측면에 배선층을 형성하는 공정과, 일방의 배선층을 개구하는 공정과, 그 개구를 이용해서 상기 섬 형상부(38)를 제거하는 공정을 포함하기 때문이며, 섬 형상부(38)의 제거 부분에 고배 전자 부품(15)을 수용하기 위한 요부(15a)로서 이용할 수 있기 때문이다. 또한, 섬 형상부(38)의 주위에 형성된 외굴 형상의 개구(38a)를 절연체(21a)로 메우는 공정을 포함하므로, 요부(15a)의 측벽면을 절연체(21a)로 덮을 수 있고, 고배 전자 부품(15)과 금속 코어(11)와의 쇼트를 회피할 수도 있다.
다음으로, 실시 형태의 변형예에 대해서 설명한다.
도 10은, 보강 패턴(30)의 제1 변형예를 도시하는 도면이다. 이 제1 변형예에서는, 보강 패턴(30)에, 다수의 작은 구멍(31)을 등간격 또는 부등간격 또는 랜덤으로 배열 형성하고 있다. 이와 같이 하면, 작은 구멍(31)을 통해서 제1 절연층 (18)과 제2 절연층(19)이 접하므로, 이들 양쪽 절연층(18, 19)의 밀착성을 높일 수 있다. 또한, 작은 구멍(31)의 형상은 도시의 예(원형)에 한정되지 않는다. 예를 들면, 타원이나 직사각형 또는 마름모 형 또는 그 외의 형상이어도 좋다. 작은 구멍(31)의 형성 비율은, 총면적의 20∼30%이 바람직하다. 이 범위 이상으로 형성하면, 보강 패턴(30) 본래의 형성 목적이 상실되고, 기계적 강도가 저하되기 때문이다.
도 11은, 보강 패턴(30)의 제2 변형예를 도시하는 도면이다. 이 제2 변형예에서는, 도면의 좌우로 나뉜 제1 보강 패턴(30a)과 제2 보강 패턴(30b)에 의해 보강 패턴(30)을 구성하고 있다. 즉, 보강 패턴(30)을 2개로 나누어, 그 사이에 스페이스(30c)를 설치하고 있다. 이 경우, 스페이스(30c)에 크로스 배선을 형성하는 것도 가능하게 된다.
도 12는, 보강 패턴(30)의 제3 변형예[도 12의 (a)]와 제4 변형예[도 12의 (b)]를 도시하는 도면이다. 제3 변형예[도 12의 (a)]에서는, 모두 삼각 형상의 4개의 보강 패턴[제1 보강 패턴(32)∼제4 보강 패턴(35)]으로 분할하여 보강 패턴(30)을 구성하고 있다. 제1 보강 패턴(32)은 개구(12)의 좌상각(左上角)에 위치하고, 제2 보강 패턴(33)은 개구(12)의 우상각(右上角)에 위치하고, 제3 보강 패턴(34)은 개구(12)의 우하각(右下角)에 위치하고, 제4 보강 패턴(35)은 개구(12)의 좌하각(左下角)에 위치하고 있다. 제2 변형예와 마찬가지로 크로스 배선을 형성하는 것도 가능하게 된다.
또한, 제4 변형예[도 12의 (b)]에서는, 개구(12)의 상변과 하변에 걸쳐진 세로 길이 직사각형 형상의 하나의 보강 패턴(36)으로 보강 패턴(30)을 구성하고 있다.
도 13은, 보강 패턴(30)의 제5 변형예를 도시하는 도면이며, 도 13의 (a)는 그 평면도, 도 13의 (b)는 (a)의 B-B단면도이다. 이 보강 패턴(30)은, 그 4변에 따라 다수의 비아 도체(37)가 배열 형성되어 있고, 이 배열 형성 부분은, 보강 패턴과 금속 코어의 중첩 부분이다 [도 2의 (b)의 해칭 부분 참조]. 비아 도체(37)의 역할은 두가지가 있다. 제1 역할은, 이 비아 도체(37)를 개재하여, 보강 패턴(30)과 금속 코어(11)와의 사이를 전기적으로 접속하는 것에 있다. 따라서, 이 제5 변형예에 의하면, 보강 패턴(30)과 금속 코어(11)를 동(同) 전위로 할 수 있고, 일반적으로 금속 코어(11)는 그라운드 전위로 이용되므로, 보강 패턴(30)을 그라운드 전위로 하여 개구(12)의 저부를 쉴드할 수 있다. 또한, 제2 역할은, 이 비아 도체(37)에 의해 보강 패턴(30)과 금속 코어(11)를 견고하게 접속하는 것에 있다. 즉, 비아 도체(37)는 금속 재료를 사용하고, 보강 패턴(30)과 금속 코어(11)의 사이를 접속하는 것에 의해, 이들 세 개의 부재, 즉, 비아 도체(37), 보강 패턴(30) 및 금속 코어(11)를 마치 일체화한 구성으로 할 수 있고, 이에 의해, 보강 패턴(30)을 금속 코어(11)에 확실히 지지시켜서, 요부(15a)의 밑바닥의 강도를 보다 강고하게 할 수 있다. 따라서, 이 제2 역할을 중시하면, 비아 도체(37)를 "보강 비아"와 다르게 읽어도 좋다. 비아 도체(37)는 상기 제5 공정 후에, 동일 층에 있는 다른 비아와 함께 형성할 수 있다. 비아 도체(37)는 보강 패턴(30) 형상이나, 그 외의 설계 사항에 따르고, 그 크기, 수나 배치를 자유롭게 조정할 수 있는 것은 물론이다.
또한, 보강 패턴(30)에 쉴드 효과를 갖게 한 경우, 다음 부수적 효과도 얻어진다. 즉, 요부(15a)에 수용하는 고배 전자 부품(15)이 인덕터인 경우, 이 인덕터로부터의 누출 자속은 임피던스가 낮을수록, 즉, 그라운드 전위에 있는 보강 패턴(30)에 흘러드는 경향이 있다. 일반적으로 누출 자속은 인덕터의 L값을 저하시키는 요인이기 때문에, 이상적으로는 누출 자속은 0인 것이 바람직하지만, 누출 자속이 보강 패턴(30)에 흐르는 것을 이용하는 것에 의해, L값의 미세 조정을 수행하는 것이 가능하게 된다. 이는, 보강 패턴(30)의 형상을 다양하게 변형, 예를 들면, 도 10, 도 11, 도 12 등과 같이 변형시키는 것에 의해, 그들의 변형예에 있어서의 보강 패턴(30)에 흘러드는 누출 자속의 양을 변화시키고, 이에 의해, L값의 미세 조정이 가능하게 되기 때문이다.
도 14는, 보강 패턴(30)의 제6 변형예를 도시하는 도면이다.
이 제6 변형예에서는, 배선 패턴(28c, 29c)의 모서리(102∼109)를 둥글게 하는 동시에, 그들의 모서리(102∼109)에 대응하는 보강 패턴(30)의 모서리(110∼117)도 둥글게 하고 있다. 여기서, "둥글게"란, 예각인 부분을 매끄러운 선형으로 하는 것을 말한다. 이"둥글게"함에 의해, 고주파 특성의 개선 효과를 기대할 수 있다. 그 이유는, 예각 부분에 고주파 전계가 집중하기 쉽고, 고주파 특성의 변동 요인이 될 수 있기 때문이며, 예각 부분을 없애면, 그만큼 전계 집중을 억제하여 고주파 특성의 안정화를 도모할 수 있기 때문이다.
또한, 이상의 실시 형태에서는, 요부(15a)의 밑바닥을 보강하기 위해서, 배선 패턴(28c, 29c)의 잔여 부분을 이용하여 보강 패턴(30)을 형성하고 있지만, 또한, 이 보강 패턴(30)에 더하여, 하면층(16)의 제1 절연층(18)이나 제2 절연층(19)의 어느 일방 또는 쌍방에, 예를 들면, 유리 크로스나 부직포 함유 수지 등을 넣도록 해도 좋다. 이들의 유리 크로스나 부직포 함유 수지에도 상응한 보강 효과가 있어, 상기의 보강 패턴(30)의 존재와 더불어, 더욱 견고한 보강 효과가 얻어진다.
[제2 실시 형태]
다음으로, 제2 실시 형태를 설명한다. 상기의 제1 실시 형태와의 차이는, 고배 전자 부품(15)을 수용하기 위한 요부(15a)를 만드는 방법에 있다. 상기의 제1 실시 형태에서는, 금속 코어(11)의 일부를 섬 형상부(38)로 하여 남기고, 그것을 후에 제거하는 것에 의해 요부(15a)를 형성하고 있지만, 이 제2 실시 형태에서는 섬 형상부를 만들지 않고 요부(15a)를 형성하는 점에서 다르다.
제2 실시 형태의 제조 공정을 설명한다. 또한, 이하의 설명에 있어서, 상기의 제1 실시 형태와 공통되는 구성 요소에는 동일한 부호를 첨부하였다. 따라서, 특별한 설명이 없는 부호에 대해서는 상기의 제1 실시 형태를 참조하는 것으로 한다.
(1) 제1 공정 … 도 15의 (a)
기본적으로 제1 실시 형태의 제1 공정[도 3(a)]∼ 제7 공정[도 5(a)]에 공통된다. 상이점은, 금속 코어(11)에 개구(13)만을 형성하는 것에 있다. 즉, 제2 실시 형태에서는 개구(12)를 형성하지 않는다. 따라서, 섬 형상부(38)나 브릿지(39, 40) 및 개구(38a)도 형성하지 않는다.
(2) 제2 공정 … 도 15의 (b)
다음으로, 상면층(17)의 제1 절연층(21)과 제2 절연층(22)의 전자 부품을 수납할 예정의 개소를 레이저 가공 등으로 제거하고, 금속 코어(11)의 상면이 노출하는 개구(17a)를 형성한다.
(3) 제3 공정 … 도 15의 (c)
다음으로, 그 개구(17a)를 에칭 마스크로서 금속 코어(11)를 에칭하고, 고배 전자 부품(15)을 수용하기 위한 요부(15a)를 형성한다. 이 때, 요부(15a)의 내벽면은, 파선(100, 101)으로 나타내는 우뚝 솟은 수직면은 되지 않는다. 이는, 금속 코어(11)의 두께에 기인하여 에칭의 진행 방법에 편차가 생기기 때문이다. 실제의 내벽면은 요부(15a)의 밑바닥이 산기슭처럼 되는 곡선을 그린다. 따라서, 요부(15a)의 개구 면적은 개구(17a)에 가까운 상측 부근에서 가장 넓고, 밑바닥 측의 부분에서 가장 좁아진다.
(4) 제4 공정∼… 도 16의 (a)
다음으로, 개구(17a)의 주위의 여분인 부분을 레이저 가공에 의해 제거한다. 이 때, 레이저 광선이 하면층(16)의 표면[제1 절연층(18)]에 도달하면, 이 제1 절연층(18)의 표면에 데미지를 줄 우려가 있지만, 이 제2 실시 형태에서는, 앞서 설명한 바와 같이, 요부(15a)의 단면 형상 중 밑바닥의 부분이 산기슭과 같이 퍼져있으므로, 그 산기슭 부분에서 레이저 광선을 받아들일 수 있고, 제1 절연층(18)의 표면으로의 데미지를 회피할 수 있다.
(5) 제5 공정… 도 16의 (b)
다음으로, 요부(15a)의 밑바닥[즉, 제1 절연층(18)]에, 레이저 가공이나 드릴 가공 등의 수법으로 구멍(47, 48)을 형성하고, 제1 절연층(18)에 메워져 있는 배선 패턴(28c, 29c)을 노출시키는 것과 함께, 상면층(17)의 제2 절연층(22)에도, 레이저 가공이나 드릴 가공 등의 수법으로 구멍(49∼52)을 형성하고, 제2 절연층(22)에 메워져 있는 배선 패턴(24b, 25b, 26b, 27b)을 노출시킨다.
(6) 제6 공정 … 도 16의 (c)
다음으로, 제5 공정에서 형성한 구멍(49∼52)의 내부(또는 내벽면)에 금속 도금을 실시하거나 또는 도전 페이스트를 충전하거나 해서 배선 패턴(24d, 25d, 26d, 27d)을 형성한다.
(7) 제7 공정 … 도 17의 (a)
다음으로, 상면층(17)에 솔더 레지스트를 형성하고, 표층 전극에 금도금(23)을 실시한다.
(8) 제8 공정 … 도 17의 (b)
다음으로, 요부(15a)의 밑바닥의 구멍(47, 48)에 땜납이나 도전성 접착제 또는 이방성 도전 접착제 등의 도전성 재료를 도포하여 제5 전극(28)과 제6 전극(29)을 구성한다.
(9) 제9 공정 … 도 17의 (c)
다음으로, 요부(15a)에 전자 부품[고배 전자 부품(15)]을 실장하여 각 재료에 적당한 후처리, 예를 들면, 땜납을 녹이기 위한 열처리 등을 가한다. 요부(15)에 실장되는 전자 부품으로서, 여기에서는 인덕터를 예로 한다. 단, 이는 요부(15)의 깊이를 상회하는 높이가 큰 전자 부품의 일 예를 나타내고 있는 것에 지나지 않는다. 마찬가지로, 높이가 높은 것이라면 어떠한 부품이여도 무방하다.
이상의 공정(제1∼제9 공정)을 실행함으로써도, 고배 전자 부품(15)을 수용하기 위한 요부(15a)를 만들어 넣은 프린트 배선판을 제조할 수 있다.
이와 같이 하였으므로, 이 제2 실시 형태에 의하면, 고배 전자 부품(15)을 수용하기 위한 요부(15a)를 형성할 때에, 상기의 제1 실시 형태의 섬 형상부(38)를 만들 필요가 없다. 그 때문에, 그 섬 형상부(38)를 금속 코어(11)에 연결 고정하기 위한 브릿지(39, 40)도 불필요해져, 결국, 요부(15a)의 내벽면에, 에칭 후의 브릿지(39, 40)의 구멍[도 1의 부호(39a, 40a) 참조]이 남지 않는다는 메리트가 있다.
또한, 이 제2 실시 형태에서는, 금속 코어(11)을 에칭하여 요부(15a)를 형성할 때에, 요부(15a)의 밑바닥의 부분이 좁아진다. 이것 자체(밑바닥의 부분이 좁아지는)는, 에칭에 따른 불량이라고 할 수도 없지만, 실제로는 메리트가 된다. 즉, 제4 공정에 있어서, 요부(15a)의 상측의 튀어나온 부분, 즉, 개구(17a)의 주위의 여분인 부분을 레이저 가공에 의해 제거할 때에, 요부(15a)의 밑바닥[즉, 제1 절연층(18)]에 레이저 광선이 도달하면, 이 제1 절연층(18)의 표면에 데미지를 줄 우려가 있지만, 요부(15a)의 단면 형상 중 밑바닥 부분이 산기슭과 같이 형성되어 있으므로, 그 산기슭에서 레이저 광선을 받아들일 수 있고, 제1 절연층(18)의 표면으로의 데미지를 회피할 수 있는 메리트가 있다.
10…프린트 배선판 11…금속 코어
12…개구 15…고배 전자 부품
15a…요부 17a…개구
16…하면층 1 17…상면층
18, 21…제1 절연층 19, 22…제2 절연층
28c, 29c…배선 패턴 30…보강 패턴
38…섬 형상부 38a…개구
39, 40…브릿지

Claims (14)

  1. 시트 형상 금속 코어에 양(兩) 주면(主面)을 관통하는 개구(開口)가 전자 부품을 수납할 예정 개소(箇所)로서 형성되어 있고,
    상기 시트 형상 금속 코어의 일방(一方)의 주면에 절연층이 형성되어서 상기개구의 일방이 폐색(閉塞)되는 것에 의해 요부(凹部)가 형성되고,
    상기 요부에 전자 부품이 실장(實裝)되는 프린트 배선판에 있어서,
    상기 절연층의 상기 금속 코어와 접하고 있지 않은 면상(面上)의 상기 요부에 대향하는 영역에, 상기 전자 부품의 전극과 접속하기 위한 배선 패턴; 및
    상기 요부에 대향하는 영역을 덮는 넓은 영역에 상기 배선 패턴에는 접촉하지 않는 보강 패턴;
    이 형성되어 있는 것을 특징으로 하는 프린트 배선판.
  2. 제1항에 있어서,
    상기 보강 패턴은, 동일 면 상에 형성되는 배선 패턴과 동일 재료로 이 배선 패턴과 동시에 형성된 것을 특징으로 하는 프린트 배선판.
  3. 제1항에 있어서,
    상기 보강 패턴은, 상기 개구의 영역보다도 넓게 형성되어 있는 것을 특징으로 하는 프린트 배선판.
  4. 제1항에 있어서,
    상기 보강 패턴은, 그 평면 형상이 직사각형 형상[矩形狀]인 것을 특징으로 하는 프린트 배선판.
  5. 제4항에 있어서,
    상기 보강 패턴은, 작은 구멍을 포함하는 것을 특징으로 하는 프린트 배선판.
  6. 제1항에 있어서,
    상기 보강 패턴은, 그 평면 형상이 분할된 형상인 것을 특징으로 하는 프린트 배선판.
  7. 시트 형상의 금속 코어에 브릿지 부분에서 단속(斷續)하는 링 형상의 개구를 설치하는 것에 의해 섬 형상부를 형성하는 공정;
    상기 금속 코어의 일방의 주면에 절연층과 배선 패턴을 포함하는 배선층을 형성하는 공정;
    상기 금속 코어의 타방(他方)의 주면에 절연층과 배선 패턴과 보강 패턴을 포함하는 배선층을 형성하는 공정;
    상기 일방의 배선층에 상기 섬 형상부에 상당하는 영역을 개구하는 공정; 및
    그 개구를 이용하여 상기 섬 형상부를 제거하는 공정;
    을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  8. 제7항에 있어서,
    상기 배선층에 있어서의 절연층을 형성할 때에 상기 섬 형상부의 주위의 상기 개구를 절연체로 매립하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  9. 제7항에 있어서,
    상기 보강 패턴은, 동일 면 상에 형성되는 배선 패턴과 동일 재료로 이 배선 패턴과 동시에 형성된 것을 특징으로 하는 프린트 배선판의 제조 방법.
  10. 제7항에 있어서,
    상기 보강 패턴은, 상기 섬 형상부에 상당하는 영역의 개구의 영역보다도 넓게 형성되어 있는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  11. 시트 형상의 금속 코어의 일방의 주면에 절연층과 이 절연층 상에 형성된 배선 패턴을 포함하는 배선층을 형성하는 공정;
    상기 금속 코어의 타방의 주면에 절연층과 이 절연층 상에 형성된 배선 패턴과 보강 패턴을 포함하는 배선층을 형성하는 공정;
    상기 일방의 주면의 상기 배선층에 전자 부품을 수납시킬 예정의 영역을 개구하는 공정; 및
    상기 개구를 이용하여 상기 금속 코어에 상기 개구와 거의 같은 넓이의 개구를 형성하는 공정;
    을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  12. 제11항에 있어서,
    상기 금속 코어에 개구를 형성하는 공정은, 에칭에 의해 형성하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  13. 제11항에 있어서,
    상기 보강 패턴은, 동일 면 상에 형성되는 배선 패턴과 동일 재료로 이 배선 패턴과 동시에 형성된 것을 특징으로 하는 프린트 배선판의 제조 방법.
  14. 제11항에 있어서,
    상기 보강 패턴은, 상기 섬 형상부에 상당하는 영역의 개구의 영역보다도 넓게 형성되어 있는 것을 특징으로 하는 프린트 배선판의 제조 방법.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314343B2 (en) * 2007-09-05 2012-11-20 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
JP5667023B2 (ja) * 2010-09-30 2015-02-12 京セラサーキットソリューションズ株式会社 集合配線基板および電子装置の実装方法
US9173299B2 (en) 2010-09-30 2015-10-27 KYOCERA Circuit Solutions, Inc. Collective printed circuit board
CN103270819B (zh) * 2010-10-20 2016-12-07 Lg伊诺特有限公司 印刷电路板及其制造方法
DE102010060855A1 (de) * 2010-11-29 2012-05-31 Schweizer Electronic Ag Elektronisches Bauteil, Verfahren zu dessen Herstellung und Leiterplatte mit elektronischem Bauteil
KR101167453B1 (ko) * 2010-12-23 2012-07-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
CN102548253B (zh) * 2010-12-28 2013-11-06 富葵精密组件(深圳)有限公司 多层电路板的制作方法
CN103460822B (zh) * 2011-04-04 2016-08-10 株式会社村田制作所 芯片元器件内置树脂多层基板及其制造方法
JP5754333B2 (ja) * 2011-09-30 2015-07-29 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
KR101326999B1 (ko) * 2012-03-07 2013-11-13 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US10136516B2 (en) 2012-03-13 2018-11-20 Intel Corporation Microelectronic device attachment on a reverse microelectronic package
DE112012006033T5 (de) 2012-03-13 2015-02-26 Intel Corp. Befestigung einer mikroelektronischen Vorrichtung auf einem umgekehrten mikroelektronischen Paket
WO2013162519A1 (en) * 2012-04-24 2013-10-31 Intel Corporation Suspended inductor microelectronic structures
JP6124513B2 (ja) * 2012-05-17 2017-05-10 新光電気工業株式会社 半導体装置及びその製造方法
JP5236826B1 (ja) * 2012-08-15 2013-07-17 太陽誘電株式会社 電子部品内蔵基板
JP5400235B1 (ja) 2012-11-09 2014-01-29 太陽誘電株式会社 電子部品内蔵基板
JP5342704B1 (ja) * 2012-11-12 2013-11-13 太陽誘電株式会社 高周波回路モジュール
KR101420537B1 (ko) * 2012-12-14 2014-07-16 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판의 제조방법
CN203072246U (zh) * 2012-12-31 2013-07-17 奥特斯(中国)有限公司 用于生产印制电路板的半成品
DE102013102542A1 (de) * 2013-03-13 2014-09-18 Schweizer Electronic Ag Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils
JP5639242B2 (ja) * 2013-04-12 2014-12-10 太陽誘電株式会社 電子部品内蔵基板
JP5412002B1 (ja) * 2013-09-12 2014-02-12 太陽誘電株式会社 部品内蔵基板
EP3075006A1 (de) 2013-11-27 2016-10-05 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
KR102158068B1 (ko) * 2014-02-05 2020-09-21 엘지이노텍 주식회사 임베디드 인쇄회로기판
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
DE102015226712A1 (de) * 2014-12-26 2016-06-30 Omron Automotive Electronics Co., Ltd. Leiterplatte
KR20160099381A (ko) * 2015-02-12 2016-08-22 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP6373219B2 (ja) * 2015-03-31 2018-08-15 太陽誘電株式会社 部品内蔵基板および半導体モジュール
WO2016208043A1 (ja) 2015-06-25 2016-12-29 オリンパス株式会社 電子回路基板、積層基板、および電子回路基板の製造方法
JP2017038019A (ja) * 2015-08-13 2017-02-16 富士電機株式会社 半導体装置
SG10201604384YA (en) * 2016-05-31 2017-12-28 Delta Electronics Int'l (Singapore) Pte Ltd Embedded package structure
JP6308275B2 (ja) * 2016-09-21 2018-04-11 株式会社豊田自動織機 電子機器
WO2018110383A1 (ja) * 2016-12-15 2018-06-21 株式会社村田製作所 電子モジュールおよび電子モジュールの製造方法
FR3062525B1 (fr) * 2017-02-01 2020-11-20 Inst Vedecom Antenne a fentes integree dans une carte de circuit imprime et procede de fabrication de celle-ci
JP2018157049A (ja) * 2017-03-17 2018-10-04 太陽誘電株式会社 プリント配線板、カメラモジュール及び無線モジュール
KR102570902B1 (ko) * 2018-11-23 2023-08-25 삼성전자주식회사 반도체 패키지
JPWO2021107116A1 (ko) * 2019-11-29 2021-06-03
JP7435043B2 (ja) * 2020-03-06 2024-02-21 Tdk株式会社 電子部品内蔵回路基板及びその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63255996A (ja) * 1987-04-14 1988-10-24 シチズン時計株式会社 半導体チツプ実装用多層基板
JPH0590764A (ja) * 1991-09-25 1993-04-09 Ibiden Co Ltd 電子部品搭載用基板の製造方法
JPH07154039A (ja) * 1993-11-30 1995-06-16 Ibiden Co Ltd プリント配線板
JPH11307886A (ja) * 1998-04-21 1999-11-05 Matsushita Electric Ind Co Ltd フリップチップ接合ランドうねり防止パターン
US6085415A (en) * 1998-07-27 2000-07-11 Ormet Corporation Methods to produce insulated conductive through-features in core materials for electric packaging
JP3420153B2 (ja) * 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP3700524B2 (ja) * 2000-03-03 2005-09-28 株式会社村田製作所 多層集合基板および多層セラミック部品の製造方法
JP2001251056A (ja) * 2000-03-03 2001-09-14 Sony Corp プリント配線基板の製造方法
JP2002368349A (ja) 2001-06-07 2002-12-20 Olympus Optical Co Ltd フレキシブルプリント基板
JP3888943B2 (ja) * 2002-04-12 2007-03-07 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
JP2003347741A (ja) * 2002-05-30 2003-12-05 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
US6977346B2 (en) * 2002-06-10 2005-12-20 Visteon Global Technologies, Inc. Vented circuit board for cooling power components
JP2004200201A (ja) * 2002-12-16 2004-07-15 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
JP2005136347A (ja) * 2003-10-31 2005-05-26 Denso Corp 多層基板及びその製造方法
JP4339739B2 (ja) * 2004-04-26 2009-10-07 太陽誘電株式会社 部品内蔵型多層基板
TWI283050B (en) * 2005-02-04 2007-06-21 Phoenix Prec Technology Corp Substrate structure embedded method with semiconductor chip and the method for making the same
JP3914239B2 (ja) * 2005-03-15 2007-05-16 新光電気工業株式会社 配線基板および配線基板の製造方法
CN100553413C (zh) * 2005-05-12 2009-10-21 株式会社村田制作所 多层陶瓷基板
JP4519709B2 (ja) * 2005-05-17 2010-08-04 シャープ株式会社 フレキシブル配線基板、電子部品搭載フレキシブル配線基板、および液晶表示装置
KR100726240B1 (ko) * 2005-10-04 2007-06-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100796522B1 (ko) * 2006-09-05 2008-01-21 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
US7807511B2 (en) * 2006-11-17 2010-10-05 Freescale Semiconductor, Inc. Method of packaging a device having a multi-contact elastomer connector contact area and device thereof
WO2008069260A1 (ja) * 2006-11-30 2008-06-12 Sanyo Electric Co., Ltd. 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
JP5091021B2 (ja) * 2008-06-20 2012-12-05 太陽誘電株式会社 複合多層基板およびそれを用いたモジュール
CN102150482B (zh) * 2008-09-30 2013-07-10 揖斐电株式会社 电子零件内置线路板及其制造方法

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CN102224771B (zh) 2015-04-01
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