KR20100093565A - 와이어 본드가 없는 웨이퍼 레벨 ｌｅｄ - Google Patents

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Abstract

와이어 본드가 없는 반도체 디바이스는 디바이스의 하단면에서부터 액세스가능한 두개의 전극을 갖는다. 서로 반대되는 에픽택셜 도핑층들에 전기적으로 접속되는 두개의 전극을 갖는 반도체 디바이스가 제조되며, 이들 전극 각각은 하단면 액세스 지점을 갖는 리드부를 갖는다. 이 구조는 디바이스로 하여금 외부의 전압/전류원으로 바이어싱되게 하고 패키징 레벨에서 형성되어야 하는 와이어 본드 또는 이와 같은 기타 접속 메카니즘의 필요성을 없앤다. 따라서, 패키징 레벨에서 디바이스에 기능적으로 추가되는 특성부들(예를 들어, 인광물질 층 또는 캡슐화부)이 웨이퍼 레벨 제조 프로세스에 포함될 수 있다. 추가적으로, 하단면 전극은 디바이스에 대한 주 구조적 지지부를 제공할 정도로 충분히 두꺼워, 마무리된 디바이스의 일부로서 성장 기판을 남겨야 하는 필요성을 없앤다.

Description

와이어 본드가 없는 웨이퍼 레벨 ＬＥＤ{WIRE BOND FREE WAFER LEVEL LED}
본 발명은 미국 상무부의 계약 제70NANB4H3037호 하에서의 정부 지원으로 이루어졌다. 미국 정부는 본 발명에 대한 특정 권한을 갖는다.
본 발명은 반도체 디바이스에 관한 것으로, 보다 자세하게는 와이어 본드 없는 제조 및 조작을 가능하게 하는 발광 디바이스에 관한 것이다.
발광 다이오드(LED 또는 LED들)는 전기 에너지를 광으로 변환하는 고체 상태 디바이스이며, 서로 반대되는 도핑층들 사이에 끼워넣어져 있는 하나 이상의 반도체 물질 활성 층들을 일반적으로 포함한다. 도핑층들을 따라 바이어스를 인가할 때, 전자와 정공이 활성 층 내에 주입되고 이 활성층에서 전자와 정공이 재결합하여 광을 발생시킨다. 활성층으로부터의 광은 LED의 모든 표면으로부터 방사한다.
III족 질화물 물질계로 형성된 LED들이 최근 상당한 관심을 받고 있는데, 이는 높은 브레이크다운 필드, 넓은 대역갭(실온에서 GaN의 경우 3.36 eV), 큰 전도 대역 오프셋 및 높은 포화 전압 드리프트 속도를 포함하는 물질 특성들의 고유 조합 때문이다. 높은 효율의 LED들의 제조에서는 LED들로부터의 광의 효과적인 추출이 주요 관심사이다. 단일의 아웃-커플링(out-coupling) 표면을 갖는 종래의 LED들에서는, 외부의 양자 효율은 기판을 관통하는 LED의 발광 영역으로부터의 광의 내부 전반사(TIR; total internal reflection)에 의해 제한을 받는다. TIR은 스넬의 법칙(Snell's Law)으로 예상되는 바와 같이, LED 반도체와 주변 환경 사이의 굴절율의 차이에 의해 야기될 수 있다. 이 차이는 활성 영역으로부터의 광선이 LED 표면으로부터 주변 물질로 전달할 수 있고 LED 패키지로부터 결국 탈출할 수 있는 작은 탈출 원뿔(escape cone)을 가져온다.
TIR을 감소시키고 전반적인 광 추출을 향상시키는 다른 접근 방식들이 개발되었으며, 보다 인기있는 접근 방식들 중 하나가 표면 텍스쳐링이다. 표면 텍스쳐링은 포톤들에게 탈출 원뿔을 찾는 복수의 기회를 허용하는 변화면(varying surface)을 제공함으로써 광의 탈출 기회를 증가시킨다. 탈출 원뿔을 찾지 못한 광은 계속해서 TIR을 경험하게 되고, 포톤들이 탈출 원뿔을 찾을 때까지 텍스쳐링된 표면들에서 여러 각도로 광이 반사한다. 표면 텍스쳐링의 이점은 수개의 논문에서 논의되었다. [Windisch 등의 "Impact of Texture-Enhanced Transmission on High-Efficiency Surface Textured Light Emitting Diodes"(Appl. Phys . Lett., Vol. 79, No. 15, Oct. 2001, 페이지 2316-2317); Schnitzer 등의 "30% External Quantum Efficiency From Surface Textured, Thin Film Light Emitting Diodes"(Appl. Phys. Lett., Vol. 64, No. 16, Oct. 1993, 페이지 2174-2176); Windisch 등의 "Light Extraction Mechanisms in High-Efficiency Surface Textured Light Emitting Diodes"(IEEE Journal on Selected Topics in Quantum Electronics"(Vol. 8, No. 2, March/April 2002, 페이지 248-255); Streubel 등의 "High Brightness AlGaNInP Light Emitting Diodes"(IEEE Journal on Selected Topics in Quantum Electronics"(Vol. 8, No. March/April 2002)을 참조한다.]
크리 인크 사에 양도된 미국 특허 제6,657,236호는 어레이로 형성된 내부 광학 소자와 외부 광학 소자의 이용을 통해 LED들에서의 광 추출을 증대시키는 구조체를 개시하고 있다. 광학 소자들은 반구형 및 피라미드와 같은 많은 다른 형상부들을 가지며, LED의 여러 층들의 표면 상에 또는 여러 층들 내부에 위치될 수 있다. 광학 소자들은 광이 굴절하거나 또는 산란하는 표면을 제공한다. 또한, 반사성 물질을 이용하여 디바이스의 층들 중 하나 이상을 피복하여, 방사되는 광을 기판 또는 다른 포톤 흡수 물질로부터 떨어진 활성 층에서부터 반사시킴으로써 광 추출을 증대시킬 수 있다.
보다 효율적인 반도체 디바이스를 제조하는데 이용되는 다른 방법은 플립 칩 실장(flip-chip mounting)이라 불린다. LED들의 플립 칩 실장은 LED를 서브마운트 기판-면 상부에 실장하는 것을 포함한다. 그 후, 광은 추출되어 투명 기판을 통과해 방사되거나, 또는 기판이 완전히 제거될 수 있다. 플립-칩 실장은 SiC계 LED들을 실장하기 위해 특히 바람직한 기술이다. SiC가 GaN보다 높은 굴절율을 갖기 때문에, 활성 영역에서 발생된 광은 GaN/SiC 인터페이스에서 내부적으로 반사하지 않는다(즉, GaN계 층들 내로 되반사한다). SiC계 LED들의 플립 칩 실장은 당해 기술에 알려진 특정 칩-형상화(chip-shaping) 기술을 채택할 때 개선된 광 추출을 제공한다. SiC LED들의 플립 칩 패키징도 역시, 칩에 대한 특정 애플리케이션에 따라 바람직할 수 있는 개선된 열 추출/소산(dissipation)과 같은 다른 이점을 갖는다.
백색광 LED를 개발하는데 상당한 노력을 해왔다. 통상적인 LED들은 LED들의 활성층으로부터 백색광, 즉, 넓은 스펙트럼을 직접 발생시킬 수 없다. LED를 황색 발광 인광물질(phosphor), 폴리머 또는 염료로 둘러싸서 청색 발광 LED로부터의 광을 백색광으로 변환하였는데, 통상적인 인광물질은 Ce:YAG(cerium-doped yttrium aluminum garnet)이다. [니시아 사(Nichia Corp.) 백색 LED, Part No. NSPW300BS, NSPW312BS 등을 참조한다; 또한 Lowrey 등의 "Multiple Encapsulation of Phosphor-LED Devices"인 미국 특허 제5959316호를 참조한다.] 주변의 인광 물질은 청색 광 일부의 파장을 "하향변환시켜" 청색 광의 색을 황색으로 변화시킨다. 청색광의 실질적인 부분이 황색으로 하향변환되지만 청색 광의 일부는 변화되지 않고 인광 물질을 통과한다. LED는 청색광 및 황색광 양쪽 모두를 방사하며, 청색광과 황색광은 결합하여 백색광을 제공한다. 다른 접근 방식에서, LED를 다색 인광 물질 또는 염료로 둘러싸서 자광선 또는 자외선 방사 LED로부터의 광을 백색광으로 변환시켰다.
LED 디바이스는 도 1 및 도 2에 각각 도시된 바와 같이 측방향 기하구조 또는 수직방향 기하구조를 갖는 것으로 종종 설명되었다. 양쪽 구성은 당해 기술에 알려져 있다. 수직 방향 기하구조 디바이스들은 통상적으로 디바이스의 대향면들 상의 p-접촉 전극 및 n-접촉 전극을 특징으로 한다. 전하 캐리어들은 바이어스에 응답하여 반도체 층을 통해 수직방향으로 이동한다. 측방향 기하구조 디바이스는 일반적으로 디바이스의 다른 레벨 상의 층들 상단 표면에 p-접촉 전극 및 n-접촉 전극 양쪽 모두를 갖는 스플릿-레벨(split-level) 전극 구성으로 배열된다. 따라서, 전극은 전극들이 배치되어 있는 층들에 대해 공통 표면이 아닌 공통 상단면 배향을 공유한다. 전하 캐리어들은 바이어스에 응답하여 전류 경로의 적어도 일부분에 대해 반도체 층들을 통하여 측방향으로 이동한다. 이들 공통의 기하 구조의 수개의 변형체가 당해 기술에 알려져 이용되고 있다.
도 1은 당해 기술에 알려져 이용되는 수직방향 기하구조 질화물 LED(100)를 나타낸다. 활성 영역(102)은 p형 층(104)과 n형 층(106) 사이에 개재되어 있다. 반도체 층들은 전도성 기판(108) 상에서 성장된다. 얇은 반투명의 전류 확산(semi-transparent current spreading) 콘택트부(110)가 p형 층의 대부분 또는 전부를 덮는다. 전극(110)과 기판(108)을 이용하여 바이어스를 디바이스(100)에 인가한다. 전극(110)은 와이어(112)를 통하여 외부 전압원(도시 생략)에 접속된다. 기판(108)은 웨이퍼(108)의 하단면 상의 솔더 범프, 패드 또는 와이어에 의해 전압원에 접속될 수 있다. 인광물질 층(114)은 디바이스의 모든 표면들을 덮고 있고 와이어(112)가 인광물질 층(114)을 관통해 뻗어 나온다.
인가된 바이어스에 응답하여, 전류 및 전하 캐리어가 반도체 표면에 대하여 수직방향으로 디바이스(100)를 통해 이동한다. 발광성 재결합(radiative recombination)은 활성 영역(102)에서 발생하며, 광을 방사시킨다. 방사된 광의 일부는 인광물질 층에서 하향변환된 광 파장을 가짐으로써 원하는 방사 스펙트럼을 일으킨다.
도 2a는 당해 기술에 알려져 이용되는 스플릿-레벨 측방향 기하구조를 갖는 LED 디바이스(200)를 나타낸다. 활성 영역(202)은 p형 층(204)과 n형 층(206) 사이에 개재되어 있다. 반도체 층이 기판(208) 상에 성장된다. 얇은 반투명 전류 확산 콘택트부(210)는 p형 층의 대부분 또는 전부를 덮는다. p-접촉 전극(212)과 n-접촉 전극(214)을 이용하여 바이어스를 디바이스(200)에 인가한다. 와이어(216, 218)는 외부 전압원(도시 생략)에 대한 접속부를 제공한다. 인광 물질 층(220)이 디바이스의 표면 전체를 덮으며, 와이어(216, 218)가 인광 물질 층(220)을 관통해 뻗어 나온다.
전극(212, 214)을 통해 바이어스를 디바이스(200)에 인가한다. 전류 및 전하 캐리어는 전극(212, 214) 사이에 있는 디바이스를 통하여 측방향으로 이동한다. 소정 비율의 캐리어들이 활성 영역(202)에서 재결합하여, 광이 방사되게 한다. 방사된 광의 일부는 인광 물질 층(220)에서 하향변환된 광 파장을 가져, 디바이스가 원하는 파장 스펙트럼으로 광을 방사하게 한다.
도 2b는 도 2a에 도시된 디바이스(200)와 유사한 공지의 LED 디바이스(250)를 나타낸다. 디바이스(250)는 n형 층(254), 활성 영역(256) 및 p형 층(258) 상에 배치된 성장 기판(252)을 갖는 플립칩 구성을 특징으로 한다. 반도체 층(254, 256, 258)이 성장 기판(252) 상에 성장된 후, 디바이스(250)는 표면에 대해 플립핑(flip)되어 탑재된다. 따라서, 디바이스는 성장 기판을 통해 광을 방사한다. 이 구성은 광이 주로 상단 표면을 통하여 디바이스를 탈출할 수 있게 하는 투명 기판을 필요로 한다. 인광물질 층(260)은 전체 디바이스를 피복하며, 활성 영역(258)으로부터 방사된 광의 일부분을 하향변환시킨다. 발광성 재결합을 위해 필요한 바이어스를 제공하기 위해 n-접촉 전극(262)과 반사성 p-접촉 전극(264)을 디바이스(250)의 하단면 상에 배치시킨다. 디바이스(250)는 활성 영역(256)으로부터 광을 방사하며, 광의 대부분은 디바이스(250)의 상단면 상으로 방사된다. 광의 일부분은 광이 방사되기 전에 성장 기판(252)에 의해 흡수 및/또는 되산란된다.
도 3은 당해 기술에 알려진 수직방향 기하적 구성을 갖는 통상적인 플립-칩 LED 디바이스(300)를 나타낸다. 서로 반대되는 n형 도핑층(302)과 p형 도핑층(304)이 활성 영역(306)을 사이에 두고 있다. 미러와 같은 반사성 요소(308)는 금속 본드(312)로 캐리어 웨이퍼(310)에 본딩된 것으로 도시되어 있다. 이 특정 구성에서, LED 디바이스(300)는 플립 칩 방식으로 탑재되었고 반사성 요소(308)는 p형 층(304)에 인접해 있다. n형 층(302), p형 층(304) 및 활성 영역(306)은 뒤이어서 제거되는 성장 기판(도시 생략) 상에 성장된다. n형 층(302)의 노출면은 광 추출을 향상시키기 위해 텍스쳐링되거나 또는 조면처리(roughen)된다. 예를 들어 인광 물질과 같은 변환 물질(314) 층은 와이어(318)가 본딩될 수 있는 표면을 제공하는 n-패드(316) 상에 배치될 수 있다. 와이어(318)는 디바이스를 외부 전압/전류원(도시 생략)에 접속시킨다. 이 특정 디바이스(300)에서, n형 층(302), p형 층(304) 및 활성 영역306)은 매우 얇고 성장 기판은 제거되기 때문에 인광 물질 층은 상단면만 피복할 필요가 있다.
이들 예시적인 구성 모두에 대해 고유한 단점은 이들 설계로 인해, 디바이스가 단품화되어 통상적인 LED 패키지 내에 탑재된 이후에까지 예를 들어, 인광물질 층 또는 캡슐화 구조체와 같은 패키지 레벨 구성요소들이 적용되지 못하게 되는 점이다. 일부 경우에, 와이어 본드 또는 기타 유사한 접속 수단을 이용하여 외부 전압원에 디바이스를 접속하는 필요성에 의한 구속요건이 초래된다. 다른 경우에, 너무 많은 청색광이 하향변환되지 않고 탈출하는 것을 막기 위해 인광물질로 기판의 면들을 피복하는 필요성에 의한 구속요건이 초래된다.
청구항들에서 구현된 바와 같은 본 발명은 와이어 본드 없는 제조를 허용하는 2개의 하단측 전기 접촉부를 갖는 LED 칩과 같은 새로운 반도체 디바이스를 개시한다. 본 발명에 따른 반도체 디바이스의 일 실시예는 n형 반도체 층과 p형 반도체 층 사이에 개재되어 있는 활성 영역을 포함한다. 리드부가 주(primary) 방사 표면에 대향하는 디바이스의 표면 상의 소정의 지점에서부터 액세스가능하도록 p-전극이 배치된다. p-전극은 p형 층에 전기적으로 접속된다. 리드부가 주 방사 표면에 대향하는 디바이스의 표면 상의 소정의 지점에서부터 액세스가능하도록 n-전극도 또한 배치된다. n-전극은 n형 층에 전기적으로 접속된다. p-전극과 n-전극은 반도체 디바이스에 대한 주 기계적 지지부를 제공할 정도로 충분히 두껍다.
상단면 및 하단면과 제1 에지면 및 제2 에지면을 갖는 반도체 디바이스의 다른 실시예는 상기 반도체 디바이스에 대한 구조적 지지부를 제공할 정도로 충분히 두꺼운 베이스 요소(베이스 요소)를 포함한다. 제2 반도체 층이 베이스 요소 상에 배치되도록 활성 영역이 제1 반도체 층과 제2 반도체 층 사이에 개재된다. 제1 전극은 제1 반도체 층을 전기적으로 접촉하고, 하단면에서부터 액세스가능한 리드부를 갖는다. 제1 전극은 하단면과 실질적으로 직교하여 배치되고 제1 에지면의 적어도 일부분을 구성한다. 제2 반도체 층과 베이스 요소로부터 제1 전극을 절연시키기 위해 제1 스페이서 층을 배치한다.
또한 본 발명에 따라 반도체 디바이스를 제조하는 방법이 개시된다. 제1 반도체 층과 제2 반도체 층 및 활성 영역을 성장 기판 상에 성장시킨다. 성장 기판과 대향하는 제1 반도체 층의 표면의 일부분을 노출시킨다. 제2 반도체 층과 제1 반도체 층의 노출된 부분 상에 스페이서 층을 형성한다. 제1 반도체 층과 제2 반도체 층의 일부분을 노출하도록 스페이서 층의 일부분을 제거한다. 스페이서 층의 나머지 부분 및 제1 반도체 층과 제2 반도체 층의 노출된 부분 상에 전극 층을 형성한다. 성장 기판을 제거한다. 제1 전극이 제1 반도체 층과 전기적으로 접촉하고 있고 제2 전극이 제2 반도체 층과 전기적으로 접촉하고 있도록 제1 전극과 제2 전극을 형성하기 위해 전극 층의 일부분을 제거한다. 제1 전극과 제2 전극은 서로 전기적으로 절연되도록 배치된다.
반도체 디바이스의 다른 실시예는 적어도 하나의 비아를 갖는 n형 반도체 층과 p형 반도체 층, 및 n형 반도체 층과 p형 반도체 층 사이에 개재된 활성 영역을 포함한다. 활성 영역은 활성 영역에 인접하는 n형 층의 일부분을 노출시키기 위해 p형 층 내의 적어도 하나의 비아에 대응하는 적어도 하나의 비아를 갖는다. 적어도 하나의 p-전극은 리드부를 반도체 디바이스의 주 방사 표면의 대향면 상에 액세스가능한 리드부를 갖는다. 적어도 하나의 p-전극은 p형 층에 전기적으로 접속된다. 적어도 하나의 n-전극은 주 방사 표면의 대향면 상에 액세스가능한 리드부를 갖는다. 적어도 하나의 n-전극은 n형 층에 전기적으로 접속된다. 적어도 하나의 p-전극과 적어도 하나의 n-전극은 반도체 디바이스에 대한 주 기계적 지지부를 제공할 정도로 충분히 두껍다.
본 발명의 이들 양태 및 이점과 기타 양태 및 이점은 본 발명의 특성부를 예로 들어 설명하고 있는 다음의 상세한 설명과 첨부 도면으로부터 명확해질 것이다.
본 발명의 구성에 따르면, 와이어 본드 없이 간단하고 비용 효과적으로 패키징하는 것이 가능하며, 반도체 층들에서의 전류 확산을 개선시키고 증가된 광 추출을 가져오는 LED 디바이스를 제공할 수 있다.
도 l은 종래 기술에 개시된 공지의 실시예에 따른 LED 디바이스의 횡단면도를 나타낸다.
도 2a는 종래 기술에서 개시된 공지의 실시예에 따른 LED 디바이스의 다른 실시예의 횡단면도를 나타낸다.
도 2b는 종래 기술에서 개시된 공지의 실시예에 따른 플립-칩 LED 디바이스의 다른 실시예의 횡단면도를 나타낸다.
도 3은 종래 기술에서 개시된 공지의 실시예에 따른 플립-칩 LED 디바이스의 횡단면도를 나타낸다.
도 4a 내지 도 4g는 제조 프로세스의 여러 단계들에서 보여지는 본 발명의 청구항들에 따른 반도체 디바이스의 일 실시예의 횡단면도를 나타낸다.
도 5는 본 발명의 청구항들에 따른 반도체 디바이스의 다른 실시예의 횡단면도를 나타낸다.
도 6은 본 발명의 청구항들에 따른 반도체 디바이스의 다른 실시예의 횡단면도를 나타낸다.
도 7은 본 발명의 청구항들에 따른 반도체 디바이스의 다른 실시예의 횡단면도를 나타낸다.
도 8은 본 발명의 청구항들에 따른 반도체 디바이스의 다른 실시예의 횡단면도를 나타낸다.
도 9는 본 발명의 청구항들에 따른 반도체 디바이스의 다른 실시예의 횡단면도를 나타낸다.
도 10은 본 발명의 청구항들에 따른 반도체 디바이스의 다른 실시예의 횡단면도를 나타낸다.
청구항들에서 구현된 바와 같은 본 발명은 고효율의 발광 다이어드(light emitting diode; LED) 디바이스와 같은 반도체 디바이스의 웨이퍼 레벨 패키징을 가능하게 한다. 청구항들은 또한 이들 디바이스를 제조하는 방법을 가르친다. 다른 반도체 디바이스들에서와 유사하게, 디바이스 양단에 걸쳐 바이어스 전압을 인가하고 디바이스의 활성 영역에서의 발광성 재결합의 결과로서 광을 방출한다. 디바이스의 광 출력을 증가시키는데 여러 요소들 및 절차들을 이용할 수 있다. 예를 들어, 기판과 같은 포톤 흡수 물질들로부터 멀리 방사광을 다시 보내기 위해 디바이스 내의 특정 위치들에, 미러 또는 굴절 매체(refractor)로서 기능하는 물질층들을 형성할 수 있다. 당해 기술에서 종종 채택되는 다른 방법은 내부 전반사를 방지하기 위해 층들 중 하나의 이상을 조면처리 또는 텍스쳐링하는 것이다. 이러한 특징부는 웨이퍼 제조 레벨에 통상적으로 추가된다.
예를 들어, 인광 물질과 같은 파장 변환 특성들을 갖는 물질층을 이용하여 방사된 광의 일부분의 주파수를 시프트시킴으로써 LED 디바이스의 방사 스펙트럼을 변경하는 것이 종종 바람직하다. 광학빔을 성형하거나 또는 그렇지 않으면 방사된 광의 특성들을 변경하기 위하여, 디바이스 상에 캡슐화부를 추가할 수 있다. 이들 캡슐화부는 일반적으로 일부 의도된 방식으로 방사된 광에 영향을 주는 특성부들을 갖는다. 예를 들어, 캡슐화부는 렌즈로서 기능할 수 있어 방사된 광을 포커싱하거나 또는 시준하여(collimate) 특정 빔 프로파일을 실현할 수 있다. 디바이스가 통상적인 LED 패키지 내에 탑재되어 와이어 본딩된 후, 종종 패키징 요소라 불리는 변환층 및 캡슐화부와 같은 특성부들이 디바이스에 일반적으로 추가된다. 와이어 본드는, 외부 전압/전류원으로부터 내부 반도체 층으로의 전기적 경로들을 제공하여 전압 바이어스가 디바이스에 인가될 수 있게 하는 리드 와이어이다. 청구항들에 개시된 구조체 및 방법은 와이어 본드에 대한 필요를 제거하기 때문에, 패키징 요소들은 웨이퍼 레벨에서 즉, 통상적인 LED 패키지 내에 탑재되어 와이어 본딩되기 전에 통상적인 LED 디바이스에 추가될 수 있다. 새로운 설계는 추가적인 유연성을 제공하여, 고객들이 웨이퍼 레벨에서 실현될 수 있는 추가적인 특성부들을 특정하는 것을 허용한다. 또한, 특성부들은 나중의 패키징 레벨에서 보다는 웨이퍼 레벨에서 칩에 추가될 수 있기 때문에 칩 제조 비용이 상당히 감소된다.
층, 영역 또는 기판과 같은 요소들이 다른 "요소" 상에 있는 것으로 언급되어 있을 때, 이는 다른 요소 위에 직접 있을 수 있거나 또는 다른 요소 또는 개재 요소들이 또한 존재할 수 있는 것으로 이해된다. 또한, 여기서는 "내부", "외부", "상단", "위", "하단", "아래" 및 "밑"과 유사한 용어와 같은 관계적인 용어들이 한 요소와 다른 요소와의 관계를 설명하는데 이용될 수 있다. 도면에 나타낸 배향에 더하여 디바이스의 다른 배향을 포함하도록 의도되는 것으로 이해된다. 추가로, "하단" 및 "상단"과 같은 용어는 이들이 설명되고 있는 특정의 예시적인 도면에 나타날 때 요소들 서로에 대한 공간적 관계를 설명하는데 이용된다. 이러한 용어는 제조, 조작 또는 그 외의 경우 동안에 특정 배향으로 디바이스를 제한하려는 목적이 아니라 단지 읽는 사람의 편리함을 위하여 이용된다.
여기에서 용어, 제1, 제2 등이 여러 요소, 구성요소, 영역, 층 및/또는 섹션을 설명하기 위해 이용될 수 있지만, 이들 요소, 구성요소, 영역, 층 및/또는 섹션들은 이들 용어로 제한되어서는 안된다. 이들 용어는 다른 영역, 층 또는 섹션으로부터 한 요소, 구성요소, 영역, 층 또는 섹션을 구별하는데만 이용된다. 따라서, 이하에 설명된 제1 요소, 구성요소, 영역, 층 또는 섹션은 본 발명의 교시로부터 벗어남이 없이 제2 요소, 구성요소, 영역, 층 또는 섹션으로 지칭될 수 있다.
용어 "층" 및 "층들"은 애플리케이션 전반에 걸쳐 교환가능하게 이용됨을 알아야 한다. 당해 기술의 숙련된 자는 단일의 반도체 물질 "층"이 수개의 개개 물질 층들을 실제적으로 포함할 수 있음을 이해한다. 마찬가지로, 수개의 물질 "층들"은 단일 층으로서 기능적으로 고려될 수 있다. 즉, 용어, "층"은 동질한 반도체 물질 층을 의미하지 않는다. 단일의 "층"은 부분층(sub-layer)에서 국소화된 여러 도펀트 농도 및 합금 조성을 포함할 수 있다. 이러한 부분층은 예를 들어, 버퍼층, 콘택트 층 또는 에치중단(etch-stop) 층으로서 기능할 수 있다. 이들 부분층은 복수의 단계들에서 또는 단일의 형성 단계에서 형성될 수 있다. 구체적으로 달리 언급되어 있지 않는 한, 출원인은 요소를 물질 "층" 또는 "층들"을 포함하는 것으로서 설명함으로써 청구범위 내에 구현된 대로 본 발명의 범위를 제한하는 것으로 의도하지 않는다.
여기에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 실례인 횡단면도 실례를 참조로 설명한다. 이러한 것으로서, 예를 들어, 제조 기술 및/또는 허용오차의 결과로서 본 실례의 형상들로부터의 변형이 예상된다. 본 발명의 실시예들은 여기에 설명된 영역들의 특정 형상들로 제한되는 것으로 간주되지 않아야 하며 예를 들어 제조로부터 야기되는 형상에서의 변동을 포함하는 것으로 한다. 정사각형 또는 직사각형으로서 설명되거나 묘사된 영역은 일반적으로 정규 제조 허용오차로 인해 라운딩되거나 곡선처리된 특성부를 갖는다. 따라서, 도면에 나타낸 영역들은 본래 개략적인 것이며, 이들의 형상은 디바이스의 영역의 정확한 형상을 나타내는 것으로 의도되지 않으며 본 발명의 범위를 제한하는 것으로 의도되지 않는다.
도 4a 내지 도 4g는 제조 프로세스 동안에 여러 단계들에서 본 발명에 따른 반도체 디바이스(400)의 일 실시예를 나타낸다. 설명 및 이해의 용이성을 위해, 디바이스(400)는 제조 프로세스 동안에 개별 디바이스로서 도시되어 있다. 그러나, 반도체 디바이스는 웨이퍼 레벨에서 통상적으로 제조되며, 개별적인 디바이스는 후속하는 처리 단계에서 웨이퍼로부터 단품화되는 것으로 이해된다. 그럼에도 불구하고, 여기에 설명된 프로세스는 개별적인 디바이스를 제조하는데에도 또한 이용될 수 있다. 제조 단계들이 아래의 특정 순서로 설명되어 있지만 디바이스(400)는 다른 순서의 단계들로 제조될 수 있고 추가적인 단계 또는 보다 적은 단계를 포함할 수 있는 것으로 이해된다.
도 4a는 기판(402) 상에 성장된 에피택셜 층들을 보여준다. MOCVD(metalorganic chemical vapor deposition) 반응기에서의 에피택셜 성장과 같은 공지의 제조 방법 및 디바이스를 이용하여, 서로 반대되는 n형 도핑층(404)과 p형 도핑층(406) 및 이들 사이에 개재된 활성 영역(408)을 통상적으로 기판(402) 상에 형성한다. 반도체 층들(404, 406, 408)은 수개의 다른 물질계로부터 생성될 수 있고 바람직한 계는 III족 질화물계이다. III족 질화물은 주기율 표에서 III족 원소, 일반적으로 알루미늄(Al), 갈륨(Ga) 및 인듐(In)과 질화물들 간에 형성된 이들 반도체 화합물을 의미한다. 용어는 또한 알루미늄 갈륨 질화물(AlGaN)과 알루미늄 인듐 갈륨 질화물(AlInGaN)과 같은 2원물질(ternary) 및 4원물질(quaternary)을 의미한다. 활성 영역(408)은 단일 양자 우물(single quantum well; SQW), 복수 양자 우물(multiple quantum well; MQW), 이중 헤테로구조체(double heterostructure) 또는 초격자 구조체를 포함할 수 있다. 바람직한 실시예들에서, n형 층(404) 및 p형 층(406)은 갈륨 질화물(GaN)이며 활성 영역(408)은 GaN과 InGaN의 교번 층들을 갖는 MQW이다. 대안의 실시예에서, n형 층(404) 및 p형 층(406)은 AlGaN 또는 AlInGaN과 같은 III족 질화물 물질일 수 있거나 또는 이러한 III족 질화물 물질을 포함할 수 있다.
기판(402)은 사파이어, 실리콘 카바이드, 알루미늄 질화물(AlN), GaN과 같은 많은 물질들로 이루어질 수 있고 적절한 기판은 실리콘 카바이드의 4H 폴리타입이지만, 3C, 6H 및 15R 폴리타입을 포함하여 다른 실리콘 카바이드 폴리타입들이 또한 이용될 수 있다. 실리콘 카바이드(SiC)는 사파이어 보다 III족 질화물에 더 가까운 결정격자 정합과 같은 특정 이점을 가지며, 더 높은 품질의 III족 질화물 막을 가져온다. SiC 기판은 노스캐롤리나주 두르함(Durham, North Carolina)에 있는 크리 연구소 사로부터 입수가능하며 이들을 제조하는 방법은 미국 특허 Re. 34,861; 4,946,547; 및 5,200,022 뿐만 아니라 과학 문헌에서도 설명되어 있다.
n형 또는 p형 층을 먼저 성장 기판 상에 성장시키는 것이 가능하지만, n형 층들을 먼저 성장시키는 것이 바람직할 수 있다. 이는 당해 기술 분야에 알려진 여러 이유의 사례이다. n형 층들을 먼저 성장시키는 한 이유는 n형 층들이 p형 층보다 더 높은 온도에서 성장되기 때문인데, n형 층들은 1100℃ 주변의 온도에서 성장되며 p형 층들은 900℃ 주변에서 성장된다. p형 층들이 900℃가 넘는 온도를 겪을 때 도펀트 물질(종종, 마그네슘)이 인접하는 층들 내에 확산할 수 있어, 층의 품질을 감소시킨다. 따라서, n형 층들이 기판 상에 성장되었다면, 후속하는 p형 층들은 이미 형성되었던 n형 층들에 실질적으로 영향을 주지 않는 보다 낮은 온도에서 성장될 수 있다. n형 층들을 먼저 성장시키는 다른 이유는 기판 상에 성장된 층들이 기판 인터페이스에서의 격자 부정합을 극복하기 위해 오랜 기간 동안에 성장되어야 하기 때문이다. 보다 오래 성장된 층들은 보다 두껍게 성장한다. p형 층들이 n형 층들보다 더 광흡수성이기 때문에, 보다 적은 방사 광을 흡수하도록 보다 두꺼운 n형 층을 갖는 것이 바람직하다.
도 4a에는, n형 층(404)이 기판(402) 상에 먼저 성장된 것으로 도시되어 있다. 그 후 활성 영역(408)을 n형 층(404) 상에 형성하고 p형 층(406)을 활성 영역(408) 상에 형성한다. 도 4a의 하단부 상에 격자로 성장된 층들을 갖는 디바이스가 거꾸로 플립핑된 것으로서 도시되어 있다. 위에 언급된 바와 같이 활성 영역(408)은 SQW, MQW, 이중 헤테로구조체 또는 초격자 구조체를 포함할 수 있다. 광 추출 영역 및 요소들 뿐만 아니라 활성 영역(408)의 한쪽 또는 양쪽 면 상의 버퍼, 핵생성부, 접촉 및 전류 확산층 및 초격자 구조체를 포함하지만 이들에 한정되는 것은 아닌 추가 층들 및 요소들이 또한 디바이스(400) 내에 포함될 수 있는 것으로 이해된다.
공지의 에칭 프로세스, 예를 들어 염소 RIE(reactive ion etching) 또는 당해 기술에 알려진 다른 프로세스를 이용하여 n형 층(404)의 일부분을 노출시킨다. 활성 영역(408)과 p형 층(406)의 에지들을 넘어 측방향으로 연장하는 것으로 도시된 n형 층(404)의 노출된 부분의 노출된 부분 상에 전도성 n-패드(410)를 형성한다. p형 층(406)의 노출된 표면에 p-패드(412)를 형성한다. n-패드(410)와 p-패드(412)는 반도체 층들(404, 406) 사이의 전기적 접속을 용이하게 하는 접촉부와 아래 설명될 나중의 제조 프로세스 단계에 추가될 리드부로서 기능한다. 패드(410, 412)는 예를 들어, 금, 은 또는 구리와 같은 전도성 금속 물질을 포함할 수 있다.
도시된 구성에서, p-패드(412)는 알루미늄, 은, 금, 로듐(rhodium), 플라티늄, 팔라듐, 금 주석, 또는 이들의 조합과 같은 반사성 물질로부터 형성될 수 있다. 이들 반사성 물질은 스퍼터링과 같은 통상적인 방법을 이용하여 p형 층(406)의 표면 상에 퇴적될 수 있다. p-패드(412)를 형성하는데 반사성 물질을 이용하는 것은 달리 스페이서 요소 또는 전극들(양쪽 모두 아래 자세히 설명됨)과 같은 p-패드 아래의 층들 및 요소들에 의해 흡수되는 활성 영역(408)으로부터 방사되는 광을 다시 보냄으로써 디바이스(400)의 광 추출 효율을 증가시킬 수 있다.
도 4b에서, 스페이싱 물질 층(414)을 디바이스 상에 퇴적하여, n-패드(410), p-패드(412) 및 n-형 층(404)의 하단면의 임의의 노출된 부분을 덮는다. 스페이싱 물질은 절연성 물질을 포함해야 한다. 선택적으로 패터닝된 유전체(예를 들어, SiN 또는 SiO2) 또는 폴리머(예를 들어, BCB 또는 실리콘)는 스페이싱 물질로서 이용될 수 있다.
그 후, 공지의 프로세스를 이용하여 스페이싱 물질을 패터닝하여 n-패드(410)와 p-패드(412) 양쪽 모두의 일부분을 노출시켜, 도 4c에 도시된 바와 같이 남겨진 스페이싱 물질(414)의 일부를 남긴다. 나머지 구조체는 스페이싱 요소(416)로서 기능한다. 스페이싱 요소(416)는 n-전극 및 p-전극을 서로 전기적으로 절연시키도록 배치된다. 이들 전극은 (도 4g에 도시된) 나중의 제조 단계때까지 형성되지 않는다. 스페이싱 요소는 여러 형상을 취할 수 있고 n-패드(410)와 p-패드(412) 양쪽 모두의 적어도 일부분이 전기 접속을 위해 노출되어 있는 한 치수가 변할 수 있다.
도 4d에서, 디바이스(400)의 하단면 상에 전도성 금속 층(418)을 퇴적시켜, n-패드(410)와 p-패드(412) 양쪽 모두의 노출된 부분들과 스페이싱 요소(416)를 덮는다. 예를 들어, 전해 도금과 같은 다른 공지의 방법들에 의해 두꺼운 전도성 금속 층(418)을 디바이스(400)에 제공할 수 있다. 전도성 금속 층(418)은 마무리된 디바이스에 대한 기계적 지지부를 제공할 정도로 충분히 두꺼워야 한다. 층은 적어도 20㎛ 두께가 되야 하며, 50-400㎛ 범위의 두께가 바람직하다. 두꺼운 전도성 금속 층의 최종 표면이 매끄럽고 평편한 것을 보장하기 위해 평탄화 및 연마 단계를 채택할 수 있다. 수개의 다른 금속 및 금속 합금이 이용될 수 있지만, 구리(Cu)가 바람직한 물질이다.
기판(402)은 제거될 수 있고, n형 층(404)의 상단면은 도 4e에 도시된 바와 같이 변형될 수 있다. 기판(402)은 습식 및 건식 에칭 프로세스, 레이저 에블레이션, 기계적 그라인딩 또는 그라인딩/에칭 조합 프로세스를 포함한 수개의 공지의 방법에 의해 제거될 수 있다. 그러나, 본 발명에 따른 다른 실시예에서는 기판(402)의 부분이 n형 층(404) 상에 남겨질 수 있고 기판(402)은 광 추출을 증대시키도록 형상화되거나 또는 텍스쳐링될 수 있는 것으로 이해된다.
n형 층(404)이 노출되면, n형 층(404)은 수개의 다른 방법으로 처리될 수 있다. 복수의 경사진 면(angled surface)을 제공하고 광 추출을 증가시키기 위해 디바이스 내에 또는 디바이스 상에 여러 면들을 변형(예를 들어 텍스쳐링 또는 조면 처리)하는 것이 바람직할 수 있다. 변형된 표면은 내부 전반사(TIR)에 의해 LED에서 달리 포획되지 않은 광이 방사된 광으로서 탈출하도록 허용하는 변화면을 제공함으로써 광 추출을 증가시킨다. 변형된 표면에서의 변동성은 광이 (스넬의 법칙에 의해 정의되는 바와 같이) 임계각 내에서 방사면에 도달할 기회를 증가시킨다. 변형된 표면을 통하여 탈출하지 못한 광에 대해서는 변형된 표면의 변화성이 다른 각도로 광을 반사시켜, 광이 p-패드에서 반사한 후 다음에 통과시 탈출할 기회를 증가시킨다.
반도체 표면을 변형시키기 위한 수개의 공지의 방법이 존재한다. 표면은 에칭, 그라인딩 또는 애블레이션과 같은 프로세스에 의해 제거되는 부분들을 가질 수 있다. 표면에 불균일 텍스쳐를 부여하기 위하여 예를 들어, 나노입자와 같은 물질 또는 광 추출 소자를 표면에 부가하는 것도 또한 가능하다. 디바이스 내의 표면에 광 추출 구조체를 추가하는 것은 크리 인크 사에 양도된 미국 특허 제6,657,236에서 상세히 설명되어 있다. 이들 프로세스 중 임의의 것의 조합도 또한 원하는 표면 변형을 달성할 수 있다.
도 4e에서 변형된 표면(420)은 활성 영역(408)과 대향하는 n형 층(404) 표면인 것으로서 도시되어 있지만, 디바이스(400) 내의 많은 다른 표면이 동일한 추출 강화 효과를 달성하도록 변형될 수 있는 것으로 이해된다. 또한, 디바이스(400)는어떠한 변형된 표면도 갖지 않을 수 있다.
그 후, 도 4f에 도시된 바와 같이 두개의 별개의 금속 전극들을 정의하기 위하여 공지의 방법을 이용하여 두꺼운 금속 층(418)의 일부분을 에칭하여 제거한다. n-패드와 접촉하고 n형 층(404)에 대한 전기적 경로를 제공하는 n-전극(422)을 형성한다. 이와 유사하게, p-전극(424)은 p-패드와 접촉하며 p형 층(406)에 대한 전기적 경로를 제공한다. 전극(422, 424)은 전기적으로 서로 절연되어야 하며 활성 영역(408)과 전기적으로 절연되어야 한다. 이 특정 실시예에서, 위에서 설명된 바와 같이 스페이서 요소(416)로 절연이 달성된다. 전극(422, 424)의 하단면은 리드부로서 기능하여 디바이스(400)의 하단부로부터 용이하게 액세스가능하다.
다른 실시예에서, 다른 프로세스 단계들이 도 4f에 도시된 것과 유사한 디바이스 구성을 달성하는데 이용될 수 있다. 예를 들어, 불연속 p-전극과 n-전극은 두꺼운 패터닝된 포토레지스트와 같은 공지의 방법을 이용하여 단일의 퇴적 단계에서 형성될 수 있다. 디바이스의 다른 실시예들은 본 발명에 따른 다른 방법으로 배치된 전극을 가질 수 있다. 디바이스(400)에서, 전극(422, 424)은 디바이스의 하단부에서의 동일한 레벨로 확장하는 것으로 도시되어 있으며 이는 서브마운트 또는 인쇄 회로 기판(PCB)과 같이 구조체에 디바이스를 탑재하는 것을 용이하게 하며, 여기서 탑재 지점은 동일한 레벨에 있다. 다른 실시예에서 전극들은, 디바이스가 다른 레벨에서의 탑재 지점을 갖는 구조체에 탑재될 수 있도록 다른 레벨로 확장할 수 있다. 이러한 일 실시예에서, p-형 전극(424)은 n-형 전극보다 디바이스(400)로부터 더 멀리 확장할 수 있고, 이에 의해 이들의 리드부는 다른 레벨에 있게 된다.
도 4g에서, 인광물질 층(426)이 n형 층(404)의 상단면에 형성될 수 있다. 인광물질 층(426)은 또한 디바이스의 측면들과 같은 다른 표면들도 덮을 수 있다. 인광물질 층은 파장 변환 메카니즘으로서 당해 기술 분야에 알려져 있으며, 공지의 방법들을 이용하여 퇴적될 수 있다. 인광물질 층(426)은 광 산란 입자들 뿐만 아니라 하나보다 많은 인광물질을 포함할 수 있다. 활성 영역(408)으로부터 방사되는 광의 일부분을 하햐변환함으로써, 디바이스 방사 스펙트럼을 시프트시켜, 활성 영역(408)으로부터 내부적으로 방사되는 것과 다른광의 색을 가져올 수 있다. 바인더(도시 생략), 예를 들어 실리콘을 이용하여 인광물질 층(426)을 n형 층(404)에 바인딩할 수 있다. 인광물질 층(426)은 예를 들어, 에폭시, 실리콘, 또는 저온 유리와 같은 복수의 공지의 바인더들에 제공될 수 있다. 인광물질 층(426)은 예를 들어, 분산(dispensing), 스크린 프린팅(screen printing), 제트 프린팅(jet printing), 몰딩(molding), 스핀 코팅(spin coating)에 의해 또는 이전에 만들어진 구성요소를 탑재하여 형성될 수 있다.
도 4a 내지 도 4g에 도시된 일 실시예의 새로운 구성은 광 방사 반도체 층을 바이어싱하기 위한 두개의 하단면 접촉부를 갖는 반도체 디바이스를 제공한다. 따라서, 디바이스는 와이어 본드 또는 다른 이러한 접속 수단을 필요로 하지 않는다. 새로운 구성은 인광물질층, 캡슐화부, 및 패키징 레벨에서 통상적으로 추가되는 다른 요소들 또는 특성부들이 웨이퍼 제조 레벨에서 추가되는 것을 허용한다.
도 5는 본 발명의 청구항들에 따른 반도체 디바이스(500)의 다른 실시예를 나타낸다. 디바이스(500)와 도 4g에 도시된 디바이스(400)는 유사하게 기능하며, 동일한 부재 번호를 이용하여 표기된 수개의 공통 요소들을 포함한다. 모든 반도체 층들(502, 406, 408)의 에지들이 실질적으로 서로 동일 평면 상에 놓이도록 디바이스(500)의 n형 층(502)이 활성 영역(408) 상에 배치된다. 이 실시예에서는, 에칭과 같은 공지의 프로세스를 이용하여 n-전극(422) 상의 영역으로부터 n형 층(502)을 제거하였다. 공지의 방법을 이용하여 퇴적된 계단형상(stairstep-shape) n-패드(504)를 이용하여 측면 방향 접속을 확립시킨다. 모든 반도체 층(502, 406, 408)이 전적으로 p-전극(424) 상에 위치되기 때문에, 이 구성은 증가된 구조적 안정성을 보여줄 수 있다.
다른 실시예에서, 도 5의 우측에 도시된 스페이서 요소(416)와 n-전극(422)은 이들의 상단면이 n형 층(502)의 상단면과 동일 평면에 놓이도록 하는 지점까지 연장될 수 있다. 이 경우, n-패드는 평편하며 n-전극(422)과 n형 층(502) 사이의 접속부를 형성하는 동일 평면의 상단면을 따라 연장된다.
도 5에 도시된 실시예에서는 활성 영역(408)의 상단면 상에 배치된 n형 층(502)을 특징으로 하고 있지만, 층들의 배향을 전환하는 것이 바람직할 수 있다. 도 6에서, p형 층(602)은 활성 영역(606)의 상단면 상에 있고 n형 층(604)은 활성 영역(606)의 하단면 상에 배치된다. 디바이스(600)는 도 4g에 도시된 실시예와 공통의 요소들을 포함하고 도 4g에 도시된 실시예와 유사하게 기능한다. 이 구성에서, 얇은 반투명의 계단형상 p-패드가 특히 바람직할 수 있다. 전류는 n형 층들 전반에 걸쳐 확산하기 때문에 p형 층들 전반에 걸쳐서는 확산하지 않는다. 이 이유로, 얇은 반투명의 전류 확산 층들을 종종 이용하여 p형 층의 표면을 따라 보다 균일하게 전류를 분산시키는 것을 돕는다. 계단형상의 p-패드(608)는 p형 층(606)의 실질적으로 전체 상단면과 양호한 오믹 접촉(ohmic contact)을 형성한다. 따라서 계단형상의 p-패드(608)는 p-전극(610)과 p형 층(602) 사이에 접속부를 제공하면서 p형 층(602)의 길이부를 따라 전류를 효과적으로 확산시키고 디바이스(600)의 상단면 밖으로 광을 방사하는 것을 허용한다. n-패드(612)는 반사성 요소이며, n-전극(614)과 n형 층(604) 사이에 접속부를 제공한다. 전극(610, 614) 둘다 디바이스(600)의 하단면 상에 액세스 지점을 갖는 리드부를 갖는다.
도 7은 본 발명의 청구항들에 따른 반도체 디바이스(700)의 다른 실시예를 나타낸다. 활성 영역(702)은 p형 층(704)과 n형 층(706) 사이에 개재된다. 반도체 층(702, 704, 706)은 SiC와 같은 물질로부터 형성된 기판(707) 상에 형성된다. 이 실시예에서, 성장 기판(707)의 적어도 일부는 디바이스(700)의 일부로서 남겨져 구조적 안정성을 추가한다. p-전극(708)은 디바이스(700)의 외부 에지들 중 적어도 하나를 따라 배치된다. 전류 확산 층(710)은 p형 층(704)의 상단에 형성된다. 전류가 p형 층(704)의 실질적으로 전체면 상에 분산되어 디바이스(700)의 상단면 밖으로 광이 방사되도록 하는 것을 보장하기 위해 전류 확산 층(710)이 p형 층(704)과 양호한 오믹 접촉 상태에 있어야 한다. 전류 확산층(710)은 예를 들어, 인듐 주석 산화물(ITO)과 같은 투명한 전도성 산화물을 포함할 수 있다. 도시된 바와 같이, p-전극(708)은 자신의 상단 측방 표면을 따라 전류 확산 층(710)과 접촉한다. n- 전극(712)은 p-전극(708)에 대향하는 디바이스(700)의 외부 에지들 중 하나를 따라 배열된다. n-전극(712)은 그 하단면 상에서 n형 층(706)과 접촉한다. 전극(708, 712) 둘다 디바이스(700)의 하단면에서부터 액세스가능한 리드부를 갖는다. 스페이서 요소(714)는 n-형 층(706)과 기판(707)으로부터 p-전극(708)을 절연시킨다. 스페이서 요소(716)는 기판(707)으로부터 n-전극(712)을 절연시킨다. 스페이서 요소(714, 716)는 예를 들어, SiO2 또는 실리콘 질화물과 같은 고저항성 또는 절연성 유전체 물질을 포함할 수 있다.
인광물질 층(718)은 전류 확산 층(710)의 상단면 상에 형성될 수 있다. 인광물질 층은 디바이스(700)의 측면과 같이 다른 표면도 역시 덮을 수 있다. 위에서 설며된 바와 같이, 인광물질 층(718)은 파장 변환 기능을 수행할 수 있고 예를 들어 에폭시, 실리콘, 또는 저온 유리와 같이 복수의 공지의 바인더 내에 제공될 수 있다. 바인더 층(718)은 예를 들어, 분산, 스크린 프린팅, 제트 프린팅, 몰딩, 스핀 코팅에 의해 또는 이전에 만들어진 구성요소를 탑재하여 형성될 수 있다.
반사성 층(720)을 디바이스(700)에 추가하여, 외부 양자 효율을 증가시킬 수 있다. 도 7에 도시된 실시예에서, 반사성 층(720)은 기판(707)의 하단면 상에 배치된다. 활성 영역(702)으로부터 방사된 광은 반사성 층(720)에 의해 디바이스(700)의 상단에서의 주 방사 표면을 향하여 다시 보내진다. 반사성 층(720)은 예를 들어, 알루미늄과 같이 고반사율을 갖는 물질을 포함해야 한다. 반사성 층(720)이 기판(707)의 하단면 상에 도시되어 있지만, 반사성 층(720)은 또한 디바이스(700) 내에 내부적으로 배치될 수도 있다.
다른 실시예에서, 기판(707)은 n형 SiC와 같은 전도성 물질을 포함할 수 있어, 하단 반도체 층으로의 전기적 접속을 허용하고 n-전극에 대한 필요성을 없앤다. 이 경우, n-전극(712)과 스페이서 요소(716)는 불필요하게 되고 반사성 층(720)과 기판(707)은 이들의 우측 에지가 반도체 층들(702, 704, 706)의 우측 에지들과 동일 평면에 놓이거나 또는 심지어 이 에지들을 넘어서도록 연장된다. n형 층(706)에 대한 전기적 접속부는 디바이스(700)의 하단면으로부터 위로 전도성 기판과 반사성 층을 통하여 위로 층(706)까지 뻗어있다.
도 8은 본 발명에서의 청구항들에 따른 반도체 디바이스(800)의 다른 실시예를 나타낸다. 디바이스(800)는 도 7에 도시된 디바이스(700)와 유사한 수개의 공통 요소들을 공유하고 도 7에 도시된 디바이스(700)와 유사하게 기능한다. 이 실시예에서, 공지의 프로세스를 이용하여 기판(707)의 일부분을 제거하여 n형 층(706)의 표면의 일부를 노출하였다. 기판(707)의 부분은 도시된 바와 같이 기계적 지지를 위하여 남겨질 수 있지만, 그러나 다른 실시예들에서는 기판(707) 모두를 제거할 수 있다. 노출된 n형 층(706)은 위에서 자세히 설명된 바와 같이 변형될 수 있다. 변형된 표면(802)은 광을 산란시킴으로써 TIR을 제거하게 하여, 광 추출을 개선시킨다. 반사성 층(804)은 n형 층(706)의 하단면 상에 형성된다. 반사성 층(804)의 바람직한 물질은 알루미늄이지만 다른 물질들도 이용될 수 있다.
기판(707)의 제거에 의해 생성된 개구부는 예를 들어, 폴리이미드와 같은 물질을 포함하는 베이스 요소(806)를 생성하기 위해 충전될 수 있다. 베이스 요소(806)는 디바이스(800)에 대해 구조적 지지부를 추가한다. 다른 실시예들에서, 베이스 요소는 예를 들어, 알루미늄 또는 구리와 같은 전도성 물질을 포함할 수 있어, 하단 반도체 층에 대한 전기적 접속을 허용하고 n-전극에 대한 필요를 없앤다. 이 경우, n-전극(712)과 스페이서 요소(716)가 불필요하게 되고 반사성 층(804)과 베이스 요소(806)는 이들의 우측 에지가 반도체 층들(702, 704, 706)의 우측 에지들과 동일 평면에 놓이거나 또는 심지어 이 에지들을 넘어서도록 연장된다. n형 층(706)에 대한 전기적 접속부는 디바이스(700)의 하단면으로부터 위로 전도성 베이스 요소와 반사성 층을 통하여 위로 층(706)까지 뻗어있다.
본 발명의 청구항들에 따른 반도체 디바이스(900)의 다른 실시예가 도 9에 도시되어 있다. 디바이스(900)는 디바이스(700)와 공통의 요소들을 공유하고 디바이스(700)와 동일하게 기능한다. 디바이스(900)는 당해 기술에 알려진 플립-칩 프로세스를 이용하여 제조될 수 있다. 따라서, 활성 영역(902)은 n형 층(904)과 p형 층(906) 사이에 개재되고, 여기서 n형 층은 도 9에 도시된 배향에 대하여 활성 영역의 상단면 상에 배열된다.
디바이스(900)의 외부 에지를 따라 수직방향으로 공지의 프로세스를 이용하여 n-전극(908)을 배치하여, 디바이스(900)의 하단면에서부터 액세스가능한 리드부로부터 n형 층(904)으로의 전기적 접속부를 제공한다. 이 실시예에서, 전류 확산 층(910)이 n-형 층(904)의 상단면 상에 도시되어 있다. 그러나, 다른 실시예에서는, 전류가 통상적으로 n-형 물질을 통해서 매우 잘 확산하기 때문에 전류 확산 층(910)이 n형 층의 일부분 상에만 배치될 수 있거나 심지어 생략될 수도 있다. 얇은 반투명의 전류 확산 층(912)은 p형 층(906) 상에 배치된다. 리드부가 디바이스(900)의 하단면에서부터 액세스가능하도록 p-전극(914)은 전류 확산 층(912)으로부터 디바이스(900)의 외부를 따라 아래로 수직방향으로 연장된다. 위에 설명된 바와 같이, 전극(908, 914)의 리드부들이 디바이스(900)의 하단면에서부터 액세스가능하기 때문에 디바이스(900)를 외부 전압원에 접속하는 와이어 본드에 대한 필요성이 없다.
반사성 층(916)은 전류 확산 층(912)의 하단면 상에 배치된다. 반사성 층(916)은 예를 들어 백금 및 은의 혼합물과 같은 반사성과 전도성 양쪽 모두인 물질을 포함할 수 있다. 다른 실시예에서, 반사성 층은 분산형 브래그 리플렉터(Bragg reflector)를 포함하는, 예를 들어 SiO2/Ta2O5와 같은 유전체 물질의 다층 적층체를 포함할 수 있다. 구조적 지지부를 제공하는 베이스 요소(918)는 반사성 층(916) 아래에 형성된다. 베이스 요소(918)는 예를 들어, 구리와 같은 열적 전도성 물질을 포함할 수 있고, 스페이서 요소들(714, 716) 사이의 반사성 층(916)의 하단에 배치된다. n형 층(904)의 변형된 표면(920)은 위에서 설명된 바와 같이 광 추출을 증대시킨다. 인광물질 층(718)은 전류 확산 층(910) 상에 배치된다. 인광물질 층(718)은 전류 확산 층(910)의 전부 또는 일부를 덮는다. 인광물질 층(718)은 또한 도 7에 도시된 바와 같이 디바이스의 측면들 뿐만 아니라 디바이스의 전체 상단면도 또한 덮을 수 있다.
도 10은 반도체 디바이스(1000)의 다른 실시예를 나타낸다. 디바이스(1000)는 디바이스(900)와 수개의 공통 요소들을 공유하고 유사한 방식으로 기능한다. 이 실시예에서, 전도성 베이스 요소(1002)는 p-전극으로서 기능한다. 반사성 층(1004)은 p-형 층에 대한 오믹 접촉을 형성하고 활성 영역(902)으로부터 방사된 광을 디바이스(1000)의 주 방사 표면을 향하여 다시 보내도록 p형 층의 하단면에 배치된다. 베이스 요소(1002)와 반사성 층(1004) 양쪽 모두가 전도성 물질이라면, p형 층(906)과 접촉하는 전류 확산 층 또는 별도의 전극에 대한 필요성이 없다. 전기적 접속부는 디바이스의 하단면으로부터 전도성 베이스 요소(1002)의 노출된 표면을 따라 어디든지 형성될 수 있다. 전도성 베이스 요소(1002)는 예를 들어 구리, 니켈 또는 금과 같은 금속, 또는 예를 들어 SiC 또는 Si와 같은 도핑된 반도체를 포함할 수 있다.
도 11은 반도체 디바이스(1100)의 일 실시예를 보여준다. 반도체 디바이스(1100)는 도 4g에 도시된 바와 같은 디바이스와 유사하게 기능하며 많은 공통의 요소를 공유한다. 디바이스(1100)는 2차원에서의 안정성의 추가된 이점을 갖는다.활성 영역(1102)은 n형 층(1104)과 p형 층(1106) 사이에 개재된다. n형 층(1104)은 복수의 n-패드(1108)에 의해 수개의 위치들에 접촉된다. 마찬가지로, p형 층(1106)은 복수의 p-패드(1110)에 의해 수개의 위치들에 접촉된다. 주 방사 표면(1114)에 대향하는 디바이스(1100)의 표면에서부터 액세스가능한 리드부를 갖는 복수의 n-전극들(1112)은 n-패드(1108)를 통하여 n형 층(1104)으로의 복수의 전기적 경로들을 제공한다. 주 방사 표면(1114)에 또한 대향하는 복수의 p-전극들(1116)은 p형 층(1106)에 대한 전기적 경로들을 제공한다. 성장 기판이 제거되었기 때문에, 전극(1112, 1116)은 디바이스에 대한 주 기계적 지지부를 제공할 정도로 충분히 두꺼워야 한다. 전류가 n-형 반도체 물질을 통하여 보다 잘 확산하기 때문에, 도 11에 도시된 바와 같이, n-패드들(1108)은 p-패드들(1110) 보다 훨씬 더 작을 수 있다. 일 실시예에서, 비아들은 n형 층을 노출하는데 이용될 수 있다. 비이들은 n형 층(1104)을 노출하도록 p형 층(1106)과 활성 영역(1102)을 관통시키는 에칭 또는 다른 수단에 의해 형성될 수 있다. 그 후, 도 4a 내지 도 4g와 관련하여 위에서 설명된 것과 유사한 프로세스를 이용하여 n-패드들(1108)과 p-패드들(1110)을 퇴적할 수 있고 이어서 n-전극(1112)과 p-전극(1116)을 퇴적할 수 있다. n형 층(1104)의 표면은 광 추출을 향상하도록 도시된 바와 같이 변형될 수 있다. 또한, 인광물질 층(도시 생략)은 디바이스(1100)의 상단 주 방사 표면에만 또는 디바이스(1100)의 모든 표면 상에 퇴적될 수 있다.
도 11에 도시된 실시예는 디바이스의 크기와 무관하게 n-형 층(1104)과 p형 층(1106)의 실질적으로 모두를 따르는 양호한 전류 확산을 제공함으로써 확장성(scalability)을 보여준다.
도 12a 내지 도 12c는 여러 제조 프로세스에서의 반도체 디바이스(1200)의 일 실시예를 나타낸다. 디바이스(1200)는 도 4G에 도시된 디바이스(400)와 유사하며 많은 공통의 요소들을 공유한다. n형 층((1204))과 p형 층((1206))이 기판(1202) 상에 성장된다. 도 12a를 참조하여 보면, n형 층(1204)을 노출시키도록 에칭한 후, p-패드(1212)를 퇴적시킨다. 그리고 나서 스페이서 층(1216)을 퇴적하고 에칭 또는 다른 수단에 의해 패터닝하여 p-패드(1212)와 n형 층(1204)의 부분을 노출시킨다.
도 12b에서, 스페이서 층(1216) 상에 n-패드(1210)를 퇴적시킨다. n-패드(1210)는 p-패드(1212)와 부분적으로 오버랩하지만, 이들은 도시된 바와 같이 스페이서 층(1216)에 의해 서로 전기적으로 절연되어 있다. 오버랩하는 n-패드(1210)는 접속을 위한 보다 큰 표면적을 제공하여, 보다 큰 n-전극(1210)을 허용한다. 큰 n-전극(1210)은 디바이스(1200)를 패키징할 때 활성 층(1208)의 크기를 희생시키지 않고 보다 용이한 접속부를 제공한다.
도 12c에서, n-전극 및 p-전극(1222, 1224)은 위에 설명된 바와 유사하게 형성된다. 성장 기판(1202)은 제거되고 n형 층(1204)의 표면은 도시된 바와 같이 변형된다. 추가로, 인광물질 층(도시 생략)은 디바이스(1200)의 상단 주 방사 표면에만 또는 디바이스(1200)의 모든 표면 상에 퇴적될 수 있다.
도 13은 반도체 디바이스(1300)의 일 실시예를 나타낸다. 디바이스(1300)는 도 11 및 도 12에 도시된 실시예들로부터의 특성부들 일부를 결합한 것이다. 디바이스(1300)는 도 11에 도시된 디바이스(1100)와 유사하게 확장가능하다. n형 층(1304), 활성 영역(1306) 및 p형 층(1306) 모두는 뒤이어서 제거될 성장 기판 상에서 성장된다. n형 층(1304)의 부분들을 드러내도록 에칭 또는 다른 수단에 의해 p형 층(1306)과 활성 영역(1308)의 부분들을 제거한다. 제거된 부분들은 n형 층(1304)에 대한 접속부가 형성될 수 있는 복수의 비아들을 정의한다.
그 후, 비아들에 대응하는 홀들을 갖는 p-패드(1312)를 퇴적하여, n형 층(1304)으로의 액세스를 가능하게 한다. 그 후, 스페이서 층(1316)을 퇴적하고 패터닝하여 일부 영역에서의 p-패드(1312)와 비아 내부의 n형 층(1304)을 노출시킨다. 그 후, n-패드(1310)를 퇴적ㅎ여, 비아들 내부의 n형 층(1304)과 접촉시킨다. n-패드(1310)는 복수의 위치들에서 n형 층(1304)과 접촉하고 디바이스(1300) 전반에 걸쳐 상호접속된다. 상호접속성을 제공하기 위해, n-패드(1310)의 일부는 p-패드(1312)와 오버랩한다. 스페이서 층(1316)은 n-패드(1310)와 p-패드(1312)를 전기적으로 절연되도록 유지시킨다. 그후, n-전극 및 p-전극(1318, 1320)을 형성하고 성장 기판을 위에 설명된 바와 같이 제거한다. 다른 실시예에서는, 성장 기판이 제조 프로세스에서 초기에 제거될 수 있다.
디바이스(1300)는 n-패드(1310) 및 활성 층(1308)을 관통하는 비아들과 독립적으로 조정되어지도록 하는 전극(1318, 1320)의 크기 및 기하구조를 가능하게 한다. 이는 잠재적으로 디바이스(1300)를 패키징하는 것을 보다 간단하고 보다 비용 효과적으로 이루어질 수 있게 한다. 또한, 상호접속된 n-패드(1310)와 더 큰 p-패드(1312) 때문에, 반도체 층들에서의 전류 확산이 개선되고 이는 전체 활성 영역(1308) 상의 증가된 광 추출을 가져온다.
본 발명이 바람직한 특정 구성들을 참조로 설명되어 있지만, 다른 버전들이 가능하다. 따라서, 본 발명의 범위 및 사상은 위에서 설명된 버전들로 제한되어서는 안 된다.
400: 디바이스 402: 기판
404: n형 층 406: p형 층
410: n-패드 412: p-패드

Claims (59)

  1. 반도체 디바이스에 있어서,
    n형 반도체 층과;
    p형 반도체 층과;
    상기 n형 반도체 층과 상기 p형 반도체 층 사이에 개재된 활성 영역과;
    상기 반도체 디바이스의 주 방사 표면(primary emission surface)에 대향하는 표면 상에 액세스가능한 리드부를 갖는 p-전극 - 상기 p-전극은 상기 p형 반도체 층에 전기적으로 접속됨 - 과;
    상기 주 방사 표면에 대향하는 표면 상에 또한 액세스가능한 리드부를 갖는 n-전극 - 상기 n-전극은 상기 n형 반도체 층에 전기적으로 접속됨 -
    을 포함하며, 상기 p-전극과 상기 n-전극은 상기 반도체 디바이스에 대한 주 기계적 지지부(primary mechanical support)를 제공할 정도로 충분히 두꺼운 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 n형 반도체 층과 접촉하고 상기 n형 반도체 층과 상기 n-전극 사이의 전기적 접속을 제공하는 n-패드와;
    상기 p형 반도체 층과 접촉하고 상기 p형 반도체 층과 상기 p-전극 사이의 전기적 접속을 제공하는 p-패드
    를 더 포함하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 n-패드는 상기 p-패드와 부분적으로 오버랩하고, 상기 n-패드와 상기 p-패드는 스페이서 요소에 의해 전기적으로 절연되는 것인 반도체 디바이스.
  4. 제2항에 있어서, 상기 p-패드는 상기 n-패드와 부분적으로 오버랩하고, 상기 p-패드와 상기 n-패드는 스페이서 요소에 의해 전기적으로 절연되는 것인 반도체 디바이스.
  5. 제2항에 있어서, 상기 p-패드는 반사성 물질을 포함하는 것인 반도체 디바이스.
  6. 제1항에 있어서, 인광물질 층을 더 포함하며, 상기 인광물질 층은 상기 주 방사 표면을 포함하도록 상기 n-전극과 상기 p-전극의 상기 리드부에 대향하여 배치되는 것인 반도체 디바이스.
  7. 제6항에 있어서, 상기 인광물질 층은 상기 n형 반도체 층 상에 배치되는 것인 반도체 디바이스
  8. 제6항에 있어서, 상기 인광물질 층은 상기 p형 반도체 층 상에 배치되는 것인 반도체 디바이스.
  9. 제8항에 있어서, 상기 p형 반도체 층과 상기 인광물질 층 사이에 배치된 전류 확산 층(current spreading layer)을 더 포함하며, 상기 전류 확산 층은 상기 p-전극에 전기적으로 접속되는 것인 반도체 디바이스.
  10. 제1항에 있어서, 상기 p-전극으로부터 상기 n-전극을 전기적으로 절연하고 상기 활성 영역으로부터 상기 n-전극과 상기 p-전극 양쪽 모두를 전기적으로 절연하도록 배치된 적어도 하나의 스페이서 요소를 더 포함하는 것인 반도체 디바이스.
  11. 제10항에 있어서, 상기 적어도 하나의 스페이서 요소는 유전체 물질을 포함하는 것인 반도체 디바이스.
  12. 제10항에 있어서, 상기 적어도 하나의 스페이서 요소는 폴리머를 포함하는 것인 반도체 디바이스.
  13. 제1항에 있어서, 상기 n-형 층은 변형된 표면을 포함하는 것인 반도체 디바이스.
  14. 제1항에 있어서, 실질적으로 모든 상기 n형 반도체 층, 상기 활성 영역 및 상기 p형 반도체 층은 상기 p-전극 상에 배치되는 것인 반도체 디바이스.
  15. 제14항에 있어서, 상기 n형 반도체 층의 상단 측방향 표면(top lateral surface)은 계단형상(stairstep-shape)의 n-패드를 이용해 상기 n-전극에 전기적으로 접속되는 것인 반도체 디바이스.
  16. 제1항에 있어서, 상기 n-형 반도체 층, 상기 p형 층 및 상기 활성 영역은 III족 질화물로부터의 물질을 포함하는 것인 반도체 디바이스.
  17. 제1항에 있어서, 상기 p-전극의 두께는 적어도 20㎛이고 상기 n-전극의 두께는 적어도 20㎛인 것인 반도체 디바이스.
  18. 제1항에 있어서, 상기 p-전극의 두께는 적어도 50㎛이고 상기 n-전극의 두께는 적어도 50㎛인 것인 반도체 디바이스.
  19. 제1항에 있어서, 실질적으로 모든 상기 n형 반도체 층, 상기 활성 영역 및 상기 p형 반도체 층은 상기 n-전극 상에 배치되고 상기 n-전극과 상기 주 방사 표면 사이에 배치되는 것인 반도체 디바이스.
  20. 상단면과 하단면을 갖는 반도체 디바이스에 있어서,
    상기 반도체 디바이스에 대한 구조적 지지부를 제공할 정도로 두꺼운 베이스 소자와;
    제1 반도체 층과;
    상기 베이스 요소 상에 배치된 제2 반도체 층과;
    상기 제1 및 제1 반도체 층 사이에 개재된 활성 영역과;
    상기 제1 반도체 층을 전기적으로 접촉하고 상기 하단면에서부터 액세스가능한 리드부를 갖는 제1 전극 - 상기 제1 전극은 상기 하단면과 실질적으로 직교하게 배치되며 상기 제1 반도체 층의 상단부로부터 디바이스의 상기 하단면까지 연장됨 - 과;
    상기 제2 반도체 층 및 상기 베이스 요소로부터 상기 제1 전극을 절연시키도록 배치된 제1 스페이서 층
    을 포함하는 반도체 디바이스.
  21. 제20항에 있어서, 상기 베이스 요소는 기판을 포함하는 것인 반도체 디바이스.
  22. 제20항에 있어서, 상기 베이스 요소는 전기 전도성 물질을 포함하며, 상기 전기 전도성 물질은 상기 제2 반도체 층과 접촉하고 상기 하단면의 일부분을 구성하는 것인 반도체 디바이스.
  23. 제20항에 있어서, 상기 베이스 요소는 금속 또는 금속 합금을 포함하는 것인 반도체 디바이스.
  24. 제20항에 있어서, 상기 베이스 요소는 상기 제2 반도체 층에 대한 전기 접속부를 제공하는 것인 반도체 디바이스.
  25. 제20항에 있어서, 상기 제2 반도체 층을 전기적으로 접촉하고 상기 하단면에서부터 액세스가능한 리드부를 갖는 제2 전극 - 상기 제2 전극은 상기 하단면과 실질적으로 직교하게 배치됨 - 과;
    상기 제1 반도체 층 및 상기 베이스 요소로부터 상기 제2 전극을 절연시키도록 배치된 제2 스페이서 층
    을 더 포함하는 반도체 디바이스.
  26. 제20항에 있어서, 상기 제1 반도체 층 상에 배치된 인광물질 층을 더 포함하며, 상기 인광물질 층은 상기 반도체 디바이스의 상기 상단면의 적어도 일부분을 구성하는 것인 반도체 디바이스.
  27. 제26항에 있어서, 상기 제1 반도체 층 상에 배치된 전류 확산 층을 더 포함하며, 상기 전류 확산 층은 상기 제1 반도체 층 및 상기 제1 전극과 접촉하고 이들 사이에 전기적 경로를 제공하는 것인 반도체 디바이스.
  28. 제20항에 있어서, 상기 활성 영역으로부터 상기 반도체 디바이스의 상기 상단면을 향하여 방사된 광을 다시 보내도록 배치된 반사성 층을 더 포함하는 반도체 디바이스.
  29. 제28항에 있어서, 상기 반사성 층은 상기 제2 반도체 층에 대향하는 상기 베이스 요소의 하단면 상에 배치되는 반도체 디바이스.
  30. 제28항에 있어서, 상기 반사성 층은 상기 베이스 요소와 상기 제2 반도체 층 사이에 개재되어 있는 것인 반도체 디바이스.
  31. 제20항에 있어서, 적어도 하나의 변형된 표면을 더 포함하며, 상기 변형된 표면은 상기 반도체 디바이스로부터의 광 추출을 증가시키도록 구조화된 것인 반도체 디바이스.
  32. 제31항에 있어서, 상기 제1 반도체 층은 변형된 표면을 포함하는 것인 반도체 디바이스.
  33. 제31항에 있어서, 상기 제2 반도체 층은 변형된 표면을 포함하는 것인 반도체 디바이스.
  34. 제31항에 있어서, 상기 변형된 표면은 텍스쳐링되었던 것인 반도체 디바이스.
  35. 제20항에 있어서, 상기 제1 반도체 층은 p형 층을 포함하며, 상기 제2 반도체 층은 n형 층을 포함하는 것인 반도체 디바이스.
  36. 제20항에 있어서, 상기 제1 반도체 층은 n형 층을 포함하며, 상기 제2 반도체 층은 p형 층을 포함하는 것인 반도체 디바이스.
  37. 제20항에 있어서, 상기 반도체 층들과 상기 활성 영역은 III족 질화물로부터의 물질을 포함하는 것인 반도체 디바이스.
  38. 제20항에 있어서, 상기 베이스 요소는 적어도 20㎛의 두께를 갖는 것인 반도체 디바이스.
  39. 제20항에 있어서, 상기 베이스 요소는 적어도 50㎛의 두께를 갖는 것인 반도체 디바이스.
  40. 반도체 디바이스의 제조 방법에 있어서,
    성장 기판을 제공하고,
    상기 성장 기판 상에 제1 반도체 층을 성장시키고,
    상기 제1 반도체 층 상에 활성 영역을 성장시키고,
    상기 제1 반도체 층에 대향하는 상기 활성 영역 상에 제2 반도체 층을 성장시키고,
    상기 성장 기판에 대향하는 상기 제1 반도체 층의 일부분을 노출시키고,
    상기 제1 반도체 층의 상기 노출된 부분과 상기 제2 반도체 층 상에 스페이서 층을 형성하고,
    상기 제1 반도체 층과 상기 제2 반도체 층의 일부분이 노출되도록 상기 스페이서 층의 일부분을 제거하고,
    상기 제1 반도체 층과 상기 제2 반도체 층의 노출된 부분과 상기 스페이서 층의 나머지 부분 상에 전극 층을 형성하고,
    상기 성장 기판을 제거하고,
    제1 전극이 상기 제1 반도체 층과 전기적으로 접촉하고 제2 전극이 상기 제2 반도체 층과 전기적으로 접촉하도록 상기 제1 전극과 상기 제2 전극을 형성하기 위해 상기 전극 층의 일부분을 제거하는 것
    을 포함하며, 상기 제1 전극과 상기 제2 전극은 전기적으로 서로 절연되고 상기 활성 영역으로부터 절연되도록 배치되는 것인 반도체 디바이스의 제조 방법.
  41. 제40항에 있어서, 표면의 구조가 상기 반도체 디바이스로부터의 광 추출을 증가시키도록 적어도 하나의 내부 표면을 변형하는 것을 더 포함하는 반도체 디바이스의 제조 방법.
  42. 제40항에 있어서, 상기 활성 영역에 대향하는 상기 제1 반도체 층의 표면 상에 반사성 층을 형성하는 것을 더 포함하는 반도체 디바이스의 제조 방법.
  43. 제40항에 있어서, 상기 제2 반도체 층 상에 인광물질 층을 형성하는 것을 더 포함하는 반도체 디바이스의 제조 방법.
  44. 반도체 디바이스에 있어서,
    n형 반도체 층과;
    적어도 하나의 비아를 갖는 p형 반도체 층과;
    상기 n형 반도체 층과 상기 p형 반도체 층 사이에 개재된 활성 영역 - 상기 활성 영역은 상기 활성 영역에 인접하는 상기 n형 층의 일부분이 노출되도록 상기 p형 층 내의 상기 적어도 하나의 비아에 대응하는 적어도 하나의 비아들을 가짐 - 과;
    상기 반도체 디바이스의 주 방사 표면에 대향하는 표면 상에 액세스가능한 리드부를 갖는 적어도 하나의 p-전극 - 상기 적어도 하나의 p-전극은 상기 p형 반도체 층에 전기적으로 접속됨 - 과;
    상기 주 방사 표면에 대향하는 표면 상에 또한 액세스가능한 리드부를 갖는 적어도 하나의 n-전극 - 상기 적어도 하나의 n-전극은 상기 n형 반도체 층에 전기적으로 접속됨 -
    을 포함하며,
    상기 적어도 하나의 p-전극과 상기 적어도 하나의 n-전극은 상기 반도체 디바이스에 대한 주 기계적 지지부(primary mechanical support)를 제공할 정도로 충분히 두꺼운 것인 반도체 디바이스.
  45. 제44항에 있어서, 디바이스는 확장가능(scalable)한 것인 반도체 디바이스.
  46. 제44항에 있어서,
    복수의 위치들에서 그리고 상기 비아들을 통하여 상기 n형 반도체 층과 접촉하고 상기 n형 반도체 층과 상기 n-전극 사이의 전기적 접속을 제공하는 n-패드와;
    상기 p형 반도체 층과 접촉하고 상기 p형 층 내의 적어도 하나의 비아에 대응하는 적어도 하나의 비아를 갖고 있으며 상기 p형 반도체 층과 상기 p-전극 사이의 전기적 접속을 제공하는 p-패드
    를 더 포함하는 반도체 디바이스.
  47. 제46항에 있어서, 상기 적어도 하나의 n-전극으로부터 상기 n형 반도체 층으로의 전기적 경로는 절연성 스페이서 요소에 의해 한정되는 것인 반도체 디바이스.
  48. 제46항에 있어서, 상기 적어도 하나의 p-전극으로부터 상기 p형 반도체 층으로의 전기적 경로는 절연성 스페이서 요소에 의해 한정되는 것인 반도체 디바이스.
  49. 제46항에 있어서, 상기 n-패드는 상기 p-패드와 적어도 부분적으로 오버랩하고, 상기 n-패드와 상기 p-패드는 스페이서 요소에 의해 전기적으로 절연되는 것인 반도체 디바이스.
  50. 제46항에 있어서, 상기 p-패드는 상기 n-패드와 적어도 부분적으로 오버랩하고, 상기 p-패드와 상기 n-패드는 스페이서 요소에 의해 전기적으로 절연되는 것인 반도체 디바이스.
  51. 제46항에 있어서, 상기 p-패드는 반사성 물질을 포함하는 것인 반도체 디바이스.
  52. 제46항에 있어서, 상기 p-패드는 적어도 하나의 투명 전도성 산화물 층을 포함하는 것인 반도체 디바이스.
  53. 제46항에 있어서, 상기 p-패드는 상이한 반사율을 갖는 투명 물질들의 반사성 다층 적층체를 포함하는 것인 반도체 디바이스.
  54. 제46항에 있어서, 상기 n-패드는 반사성 물질을 포함하는 것인 반도체 디바이스.
  55. 제44항에 있어서, 상기 n-전극 및 상기 p-전극의 상기 리드부에 대향하여 배치된 인광물질 층 - 상기 인광물질 층은 상기 주 방사 표면을 포함함 - 을 더 포함하는 반도체 디바이스.
  56. 제44항에 있어서, 상기 n형 반도체 층은 광 추출을 증가시키도록 구조화된 변형된 표면을 포함하는 것인 반도체 디바이스.
  57. 제44항에 있어서, 상기 n-형 반도체 층, 상기 p형 반도체 층, 상기 활성 영역은 III족 질화물로부터의 물질을 포함하는 것인 반도체 디바이스.
  58. 제44항에 있어서, 상기 적어도 하나의 p-전극의 두께는 적어도 20㎛이고 상기 적어도 하나의 n-전극의 두께는 적어도 20㎛인 것인 반도체 디바이스.
  59. 제44항에 있어서, 상기 적어도 하나의 p-전극의 두께는 적어도 50㎛이고 상기 적어도 하나의 n-전극의 두께는 적어도 50㎛인 것인 반도체 디바이스.
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