JP2827992B2 - 微細パターンの形成方法 - Google Patents
微細パターンの形成方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス作
製工程におけるリフトオフ法等に用いるのに好適な微細
パターンの形成方法に関し、特に多層レジスト構造を用
いた微細パターンの形成方法に関するものである。
製工程におけるリフトオフ法等に用いるのに好適な微細
パターンの形成方法に関し、特に多層レジスト構造を用
いた微細パターンの形成方法に関するものである。
【０００２】
【従来の技術】半導体デバイスの製造工程において、微
細なパターンが必要となる場合、例えばＭＥＳＦＥＴの
ゲート電極やバイポーラトランジスタのエミッタ電極の
形成工程において、リフトオフ法がよく用いられる。而
して、これらの電極は近年のデバイス動作の高速化の要
請に伴って微細化に対する要求が一段と高まっており、
また、特性のばらつきを少なくするために高い精度での
パターン形成が要求されている。
細なパターンが必要となる場合、例えばＭＥＳＦＥＴの
ゲート電極やバイポーラトランジスタのエミッタ電極の
形成工程において、リフトオフ法がよく用いられる。而
して、これらの電極は近年のデバイス動作の高速化の要
請に伴って微細化に対する要求が一段と高まっており、
また、特性のばらつきを少なくするために高い精度での
パターン形成が要求されている。
【０００３】多層レジスト膜を用いたリフトオフ用のパ
ターン形成方法としては、例えば特公昭５３−２４７８
６号公報記載の「多層レジスト・マスクを用いた半導体
デバイスの製造方法」が知られている。図４（ａ）、
（ｂ）は、この方法を示す工程順断面図である。まず、
図４（ａ）に示すように、半導体基板２１上に第１の放
射線感光レジスト膜２２を塗布形成し、次いで、前記レ
ジスト膜２２上に第２の放射線感光レジスト膜２３を塗
布形成する。
ターン形成方法としては、例えば特公昭５３−２４７８
６号公報記載の「多層レジスト・マスクを用いた半導体
デバイスの製造方法」が知られている。図４（ａ）、
（ｂ）は、この方法を示す工程順断面図である。まず、
図４（ａ）に示すように、半導体基板２１上に第１の放
射線感光レジスト膜２２を塗布形成し、次いで、前記レ
ジスト膜２２上に第２の放射線感光レジスト膜２３を塗
布形成する。
【０００４】次に、図４（ｂ）に示すように、放射線に
より露光し、現像を行う。この際、第２の放射線感光レ
ジスト膜２３を第１の放射線感光レジスト膜２２には実
質的に作用しない溶剤で現像し、また、レジスト膜２２
をレジスト膜２３には実質的に作用しない溶剤で現像し
て、上層の開口が下層レジスト膜の現像時に広がるのを
抑えてレジスト・マスクを形成している。
より露光し、現像を行う。この際、第２の放射線感光レ
ジスト膜２３を第１の放射線感光レジスト膜２２には実
質的に作用しない溶剤で現像し、また、レジスト膜２２
をレジスト膜２３には実質的に作用しない溶剤で現像し
て、上層の開口が下層レジスト膜の現像時に広がるのを
抑えてレジスト・マスクを形成している。
【０００５】
【発明が解決しようとする課題】上述した従来のパター
ン形成方法では、現像液を変えての２回の現像が必要と
なる煩わしさがある外、次のような問題点があった。放
射線として、１０ｋｅＶ以上のエネルギーを有する電子
線を利用してパターンを形成する場合、レジスト膜表面
付近での入射電子の単位体積当たりのエネルギー損失
が、レジスト中の最大の単位体積当たりのエネルギー損
失量の７５％以下であるため、最上層が現像可能となる
ためには、レジスト内部の最大エネルギー損失量部分で
は、臨界エネルギーの１．３３倍以上の露光量が加えら
れることになる。このような露光条件では、最上層では
マスクパターン程度のパターンが形成されるが、内部で
は、過剰露出により必要以上にパターンが広がり、微細
な開口パターンの形成が不可能になる。このような感光
によるパターンの広がりは、レジスト膜を２層とし、そ
れぞれを互いに干渉しない現像工程により現像すること
によっても防止することはできない。
ン形成方法では、現像液を変えての２回の現像が必要と
なる煩わしさがある外、次のような問題点があった。放
射線として、１０ｋｅＶ以上のエネルギーを有する電子
線を利用してパターンを形成する場合、レジスト膜表面
付近での入射電子の単位体積当たりのエネルギー損失
が、レジスト中の最大の単位体積当たりのエネルギー損
失量の７５％以下であるため、最上層が現像可能となる
ためには、レジスト内部の最大エネルギー損失量部分で
は、臨界エネルギーの１．３３倍以上の露光量が加えら
れることになる。このような露光条件では、最上層では
マスクパターン程度のパターンが形成されるが、内部で
は、過剰露出により必要以上にパターンが広がり、微細
な開口パターンの形成が不可能になる。このような感光
によるパターンの広がりは、レジスト膜を２層とし、そ
れぞれを互いに干渉しない現像工程により現像すること
によっても防止することはできない。
【０００６】本発明は、このような従来例の欠点に鑑み
てなされたものであって、リフトオフ用のレジストパタ
ーンとして理想的なくびれ型（ボトルネック型）のパタ
ーンをビーム径サイズ以下の寸法に形成しうるようにす
ることである。
てなされたものであって、リフトオフ用のレジストパタ
ーンとして理想的なくびれ型（ボトルネック型）のパタ
ーンをビーム径サイズ以下の寸法に形成しうるようにす
ることである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による微細パターンの形成方法は、基板上
に、第１の高感度ポジ型レジスト膜、低感度ポジ型レジ
スト膜および第２の高感度ポジ型レジスト膜をこの順に
塗布・形成し、荷電粒子により露光し、現像する工程を
有する微細パターンの形成方法であって、低感度ポジ型
レジスト膜と第２の高感度ポジ型レジスト膜との界面お
よび第１の高感度ポジ型レジスト膜と低感度ポジ型レジ
スト膜との界面が、レジスト内の最大の単位体積当たり
のエネルギー損失量のｘ倍（但し、ｘは、０＜ｘ＜１を
満たす定数）以上の領域内に存在するように低感度ポジ
型レジスト膜を形成し、第２の高感度ポジ型レジスト膜
の感度を低感度ポジ型レジスト膜の感度の１．５倍以上
とし、かつ、レジスト内の最大の単位体積当たりのエネ
ルギー損失量のｘ倍が低感度ポジ型レジスト膜の現像さ
れる臨界エネルギーに一致していることを特徴としてい
る。
めの本発明による微細パターンの形成方法は、基板上
に、第１の高感度ポジ型レジスト膜、低感度ポジ型レジ
スト膜および第２の高感度ポジ型レジスト膜をこの順に
塗布・形成し、荷電粒子により露光し、現像する工程を
有する微細パターンの形成方法であって、低感度ポジ型
レジスト膜と第２の高感度ポジ型レジスト膜との界面お
よび第１の高感度ポジ型レジスト膜と低感度ポジ型レジ
スト膜との界面が、レジスト内の最大の単位体積当たり
のエネルギー損失量のｘ倍（但し、ｘは、０＜ｘ＜１を
満たす定数）以上の領域内に存在するように低感度ポジ
型レジスト膜を形成し、第２の高感度ポジ型レジスト膜
の感度を低感度ポジ型レジスト膜の感度の１．５倍以上
とし、かつ、レジスト内の最大の単位体積当たりのエネ
ルギー損失量のｘ倍が低感度ポジ型レジスト膜の現像さ
れる臨界エネルギーに一致していることを特徴としてい
る。
【０００８】
【発明の実施の形態】図１（ａ）〜（ｃ）は、本発明の
実施の形態について説明するための工程順断面図であ
る。図１（ａ）に示すように、半導体基板１１上に、電
子線等により感光される第１の高感度ポジ型レジスト膜
１２を塗布形成し、この第１の高感度ポジ型レジスト膜
１２上に、電子線等により感光される低感度ポジ型レジ
スト膜１３を厚さＬ１に塗布形成し、次いで、レジスト
膜１３上に、電子線等により感光される高感度ポジ型レ
ジスト膜１４を厚さＬ２に塗布形成する。
実施の形態について説明するための工程順断面図であ
る。図１（ａ）に示すように、半導体基板１１上に、電
子線等により感光される第１の高感度ポジ型レジスト膜
１２を塗布形成し、この第１の高感度ポジ型レジスト膜
１２上に、電子線等により感光される低感度ポジ型レジ
スト膜１３を厚さＬ１に塗布形成し、次いで、レジスト
膜１３上に、電子線等により感光される高感度ポジ型レ
ジスト膜１４を厚さＬ２に塗布形成する。
【０００９】続いて、図１（ｂ）に示すように、例えば
電子線１５を所望位置に照射し、現像することにより、
図１（ｃ）に示すように、第２の高感度ポジ型レジスト
膜１４の開口１６よりも低感度ポジ型レジスト膜１３の
開口１７が小さいボトルネック型の開口を形成すること
ができる。このような形状の開口をもつレジストパター
ンを例えばリフトオフ法による電極の形成手段に用いる
場合には、、金属被膜のいわゆるパターンの“切れ”が
よくなり、またレジスト膜のリフトオフがスムースに行
われるため、精度の高い導電パターンを容易に形成する
ことが可能になる。
電子線１５を所望位置に照射し、現像することにより、
図１（ｃ）に示すように、第２の高感度ポジ型レジスト
膜１４の開口１６よりも低感度ポジ型レジスト膜１３の
開口１７が小さいボトルネック型の開口を形成すること
ができる。このような形状の開口をもつレジストパター
ンを例えばリフトオフ法による電極の形成手段に用いる
場合には、、金属被膜のいわゆるパターンの“切れ”が
よくなり、またレジスト膜のリフトオフがスムースに行
われるため、精度の高い導電パターンを容易に形成する
ことが可能になる。
【００１０】ここで、各レジスト膜の厚さと感度は次の
ように決定する。図２は、ガリウムひ素（ＧａＡｓ）基
板上に塗布形成された９５０ｎｍ厚さのポリメチルメタ
クリレート（polymethylmethacrylate；PMMA）レジスト
膜に、入射エネルギー５０ｋｅＶ、ビーム径〔±２σ
（σは標準偏差）〕４０ｎｍの電子線が入射した際の単
位体積あたりのエネルギー損失量（単位ｅＶ／ｃｍ3 ）
の例を最大値を１０００として相対表示したものであ
る。
ように決定する。図２は、ガリウムひ素（ＧａＡｓ）基
板上に塗布形成された９５０ｎｍ厚さのポリメチルメタ
クリレート（polymethylmethacrylate；PMMA）レジスト
膜に、入射エネルギー５０ｋｅＶ、ビーム径〔±２σ
（σは標準偏差）〕４０ｎｍの電子線が入射した際の単
位体積あたりのエネルギー損失量（単位ｅＶ／ｃｍ3 ）
の例を最大値を１０００として相対表示したものであ
る。
【００１１】これによれば、最大エネルギー損失量の８
０％以上の領域は、レジスト膜表面から１３３ｎｍ入っ
た所から始まり、４１８ｎｍのところで終端している。
また、エネルギー損失の９０％以上の領域は、レジスト
膜表面から１７０ｎｍ入ったところからはじまり、３６
１ｎｍのところで終端している。従って、入射電子エネ
ルギー５０ｋｅＶの場合、エネルギー損失量の８０％以
上の領域を低感度レジスト膜の臨界エネルギー以上とす
ることにより、第２の高感度ポジ型レジスト膜１４と低
感度ポジ型レジスト膜１３の合計厚さを最大４１８ｎｍ
として、低感度ポジ型電子線レジスト膜１３の厚さを２
８５ｎｍ以下とし、かつ、低感度ポジ型レジスト膜の現
像される臨界エネルギーを最大エネルギー損失量の８０
％とすることにより、最大エネルギー損失量８０％以上
の領域に低感度レジスト膜１３の開口を形成することが
できる。
０％以上の領域は、レジスト膜表面から１３３ｎｍ入っ
た所から始まり、４１８ｎｍのところで終端している。
また、エネルギー損失の９０％以上の領域は、レジスト
膜表面から１７０ｎｍ入ったところからはじまり、３６
１ｎｍのところで終端している。従って、入射電子エネ
ルギー５０ｋｅＶの場合、エネルギー損失量の８０％以
上の領域を低感度レジスト膜の臨界エネルギー以上とす
ることにより、第２の高感度ポジ型レジスト膜１４と低
感度ポジ型レジスト膜１３の合計厚さを最大４１８ｎｍ
として、低感度ポジ型電子線レジスト膜１３の厚さを２
８５ｎｍ以下とし、かつ、低感度ポジ型レジスト膜の現
像される臨界エネルギーを最大エネルギー損失量の８０
％とすることにより、最大エネルギー損失量８０％以上
の領域に低感度レジスト膜１３の開口を形成することが
できる。
【００１２】ここで、現像される臨界エネルギーを最大
損失量の９０％とすることにより、図２より明らかなよ
うに、低感度ポジ型レジスト膜の開口の径を２０ｎｍ程
度、また最大損失量の８０％とすることにより３０ｎｍ
程度とすることができる。すなわち、本発明によれば、
電子線のビーム径以下の寸法の開口を形成することが可
能になる。
損失量の９０％とすることにより、図２より明らかなよ
うに、低感度ポジ型レジスト膜の開口の径を２０ｎｍ程
度、また最大損失量の８０％とすることにより３０ｎｍ
程度とすることができる。すなわち、本発明によれば、
電子線のビーム径以下の寸法の開口を形成することが可
能になる。
【００１３】以上は入射電子エネルギーが５０ｋｅＶに
おける例であったが、図３に１０ｋｅＶ乃至５０ｋｅＶ
におけるＰＭＭＡレジスト膜表面からのエネルギー損失
９０％以上および８０％以上の領域の分布を示す。この
分布から導きだされる入射エネルギーにおける第２の高
感度ポジ型レジスト膜と低感度ポジ型レジスト膜１３の
合計厚さＬ（＝Ｌ１＋Ｌ２）および第２の高感度レジス
ト膜１４の厚さＬ２を表１に示す。
おける例であったが、図３に１０ｋｅＶ乃至５０ｋｅＶ
におけるＰＭＭＡレジスト膜表面からのエネルギー損失
９０％以上および８０％以上の領域の分布を示す。この
分布から導きだされる入射エネルギーにおける第２の高
感度ポジ型レジスト膜と低感度ポジ型レジスト膜１３の
合計厚さＬ（＝Ｌ１＋Ｌ２）および第２の高感度レジス
ト膜１４の厚さＬ２を表１に示す。
【００１４】
【表１】
【００１５】この値は、ＰＭＭＡについて、シミュレー
ションにより求めたものである。他の入射エネルギーや
他のレジスト系についても同様の計算によるレジスト厚
の設定が可能であり、最大の単位体積当たりのエネルギ
ー損失量の９０％乃至８０％が低感度レジスト膜の臨界
エネルギーとなるようにすることにより、開口径が微細
でかつ図１（ｃ）に示されるようなボトルネック構造の
開口を有するレジスト膜の形成が可能である。また、以
上の実施の形態の説明では、電子線露光に関するもので
あったが、本発明の方法は、電子線ばかりではなくイオ
ンビームを用いる場合にも同様に適用が可能なものであ
る。なお、低感度レジスト膜の現像の臨界エネルギー
は、最大の単位体積当たりのエネルギー損失量の８０％
や９０％以外の適宜の値に選定しうる。しかし、開口径
の寸法の広がりを露光源ビームの径よりある程度小さく
抑えるためには、８０％以上に選定することが好まし
い。また、本発明において、第２の高感度ポジ型レジス
ト膜の感度を低感度ポジ型レジスト膜の感度の１．５倍
以上としたのは第２の高感度レジスト膜が完全に現像さ
れるようにするためである。
ションにより求めたものである。他の入射エネルギーや
他のレジスト系についても同様の計算によるレジスト厚
の設定が可能であり、最大の単位体積当たりのエネルギ
ー損失量の９０％乃至８０％が低感度レジスト膜の臨界
エネルギーとなるようにすることにより、開口径が微細
でかつ図１（ｃ）に示されるようなボトルネック構造の
開口を有するレジスト膜の形成が可能である。また、以
上の実施の形態の説明では、電子線露光に関するもので
あったが、本発明の方法は、電子線ばかりではなくイオ
ンビームを用いる場合にも同様に適用が可能なものであ
る。なお、低感度レジスト膜の現像の臨界エネルギー
は、最大の単位体積当たりのエネルギー損失量の８０％
や９０％以外の適宜の値に選定しうる。しかし、開口径
の寸法の広がりを露光源ビームの径よりある程度小さく
抑えるためには、８０％以上に選定することが好まし
い。また、本発明において、第２の高感度ポジ型レジス
ト膜の感度を低感度ポジ型レジスト膜の感度の１．５倍
以上としたのは第２の高感度レジスト膜が完全に現像さ
れるようにするためである。
【００１６】
【発明の効果】以上説明したように、本発明のパターン
形成方法は、基板上に、第１の高感度レジスト膜、低感
度レジスト膜、第２の高感度レジスト膜を積層し、エネ
ルギー損失の低い領域を第２の高感度レジスト膜内部
に、エネルギー損失の高い領域を低感度レジスト膜内部
に分布させるようにしたものであるので、現像による開
口の広がりを抑制することができ、微細で高精度のパタ
ーンを形成することができる。また、本発明によれば、
１回の現像により所望のパターンを形成することが可能
になり、工程を簡素化することができる。
形成方法は、基板上に、第１の高感度レジスト膜、低感
度レジスト膜、第２の高感度レジスト膜を積層し、エネ
ルギー損失の低い領域を第２の高感度レジスト膜内部
に、エネルギー損失の高い領域を低感度レジスト膜内部
に分布させるようにしたものであるので、現像による開
口の広がりを抑制することができ、微細で高精度のパタ
ーンを形成することができる。また、本発明によれば、
１回の現像により所望のパターンを形成することが可能
になり、工程を簡素化することができる。
【図１】本発明の実施の形態を説明するための工程順断
面図。
面図。
【図２】本発明の方法を説明するための、レジスト内部
の入射電子線の単位体積当たりのエネルギー損失量を表
した図。
の入射電子線の単位体積当たりのエネルギー損失量を表
した図。
【図３】本発明の方法を説明するための、入射電子エネ
ルギーに対応するレジスト内の最大の単位体積当たりの
エネルギーの８０％以上および９０％以上の領域の深さ
を表した図。
ルギーに対応するレジスト内の最大の単位体積当たりの
エネルギーの８０％以上および９０％以上の領域の深さ
を表した図。
【図４】従来例を示す工程順断面図。
１１、２１ 半導体基板 １２ 第１の高感度レジスト膜 １３ 低感度レジスト膜 １４ 第２の高感度レジスト膜 １５ 電子線 １６ 第２の高感度ポジ型レジスト膜の開口 １７ 低感度ポジ型レジスト膜の開口 ２２ 第１の放射線感光レジスト膜 ２３ 第２の放射線感光レジスト膜
Claims (2)
- 【請求項１】 基板上に、第１の高感度ポジ型レジスト
膜、低感度ポジ型レジスト膜および第２の高感度ポジ型
レジスト膜をこの順に塗布・形成し、荷電粒子線にて露
光し、現像する微細パターンの形成方法であって、低感
度ポジ型レジスト膜と第２の高感度ポジ型レジスト膜と
の界面および第１の高感度ポジ型レジスト膜と低感度ポ
ジ型レジスト膜との界面が、レジスト内の最大の単位体
積当たりのエネルギー損失量のｘ倍（但し、ｘは、０＜
ｘ＜１を満たす定数）以上の領域内に存在するように低
感度ポジ型レジスト膜を形成し、第２の高感度ポジ型レ
ジスト膜の感度を低感度ポジ型レジスト膜の感度の１．
５倍以上とし、かつ、レジスト内の最大の単位体積当た
りのエネルギー損失量のｘ倍が低感度ポジ型レジスト膜
の現像される臨界エネルギーに一致していることを特徴
とする微細パターンの形成方法。 - 【請求項２】 前記ｘが０．８であることを特徴とする
請求項１記載の微細パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30850595A JP2827992B2 (ja) | 1995-11-02 | 1995-11-02 | 微細パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30850595A JP2827992B2 (ja) | 1995-11-02 | 1995-11-02 | 微細パターンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129532A JPH09129532A (ja) | 1997-05-16 |
| JP2827992B2 true JP2827992B2 (ja) | 1998-11-25 |
Family
ID=17981835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30850595A Expired - Fee Related JP2827992B2 (ja) | 1995-11-02 | 1995-11-02 | 微細パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827992B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9634191B2 (en) | 2007-11-14 | 2017-04-25 | Cree, Inc. | Wire bond free wafer level LED |
| US8368100B2 (en) | 2007-11-14 | 2013-02-05 | Cree, Inc. | Semiconductor light emitting diodes having reflective structures and methods of fabricating same |
| US8384115B2 (en) | 2008-08-01 | 2013-02-26 | Cree, Inc. | Bond pad design for enhancing light extraction from LED chips |
| US8741715B2 (en) * | 2009-04-29 | 2014-06-03 | Cree, Inc. | Gate electrodes for millimeter-wave operation and methods of fabrication |
-
1995
- 1995-11-02 JP JP30850595A patent/JP2827992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09129532A (ja) | 1997-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |