KR20160028086A - 반도체 발광소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체와, 상기 반도체 적층체의 제1 면에 위치하며 상기 제1 도전형 반도체층에 접속된 제1 전극과, 상기 반도체 적층체의 제2 면에 위치하며 상기 제2 도전형 반도체층에 접속된 제2 전극과, 상기 제2 전극에 연결되어 상기 반도체 적층체의 제1 면까지 연장된 연결 전극(connecting electrode)과, 상기 제2 전극 상에 위치하는 지지 기판과, 상기 연결 전극과 상기 활성층 및 상기 제1 도전형 반도체층 사이에 배치된 절연막을 포함하는 반도체 발광소자를 제공한다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
일반적으로, 반도체 발광 다이오드(Light Emitting Diode, LED)는 낮은 소비전력, 고휘도 등의 여러 장점 때문에 광원으로서 널리 사용된다. 특히, 최근 반도체 발광소자는 조명장치 및 대형 액정디스플레이(Liquid Crystal Display, LCD)용 백라이트(Backlight) 장치로 채용되고 있다. 이러한 반도체 발광소자는 조명장치 등의 각종 응용장치에 장착되기 위해서 외부 회로와 연결 가능한 구조(예, 패키지)로 제공될 수 있다.
한편, 반도체 발광소자를 위한 에피택셜 성장에 사용된 기판(이하, '성장용 기판'이라 함)은 전기적 연결 또는 광학적 손실 문제로 인해 제거될 수 있다. 이 경우에, 에피택셜 박막을 지지하기 위해서 다른 수단이 요구될 수 있다. 예를 들어, 반도체 발광소자에 일정한 두께(예, 약 60㎛ ∼ 약 150㎛) 이상의 전극구조 또는 이를 구비한 기판을 채용할 수 있다.
하지만, 활성층으로부터 발생된 열을 방열하는데 불리하며, 특히 고전류 동작시에 발열로 인하여 특성이 저하되고, 신뢰성 열화의 원인이 될 수 있다.
본 발명의 목적 중 하나는 상기한 기술적 문제를 해결할 수 있는 새로운 전극 구조를 갖는 반도체 발광소자를 제공하는데 있다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체와, 상기 반도체 적층체의 제1 면에 위치하며 상기 제1 도전형 반도체층에 접속된 제1 전극과, 상기 반도체 적층체의 제2 면에 위치하며 상기 제2 도전형 반도체층에 접속된 제2 전극과, 상기 제2 전극에 연결되어 상기 반도체 적층체의 제1 면까지 연장된 연결 전극(connecting electrode)과, 상기 제2 전극 상에 위치하는 지지 기판과, 상기 연결 전극과 상기 활성층 및 상기 제1 도전형 반도체층 사이에 배치된 절연막을 포함하는 반도체 발광소자를 제공한다.
상기 제1 도전형 반도체층은 n형 반도체층이며, 상기 제2 도전형 반도체층은 p형 반도체층일 수 있다.
상기 제2 전극은 투광성 전극을 포함하며, 상기 지지 기판은 투광성 기판을 포함할 수 있다.
이 경우에, 상기 제2 전극은 상기 반도체 적층체의 제2 면의 거의 전면에 배치될 수 있다. 상기 제1 전극은 반사 전극을 포함할 수 있다.
상기 반도체 발광소자는 상기 제1 전극과 상기 연결 전극 중 상기 제1 면에 위치한 영역에 각각 배치된 제1 및 제2 본딩 전극을 더 포함할 수 있다.
상기 반도체 적층체의 제1 면이 주된 광방출면으로 제공되며, 상기 제1 전극은 상기 반도체 적층체의 제1 면의 일부 영역에 배치될 수 있다.
상기 반도체 적층체는 상기 제2 전극의 일 영역이 노출되도록 상기 제1 면과 상기 제2 면 사이를 연결하는 관통홀을 포함하며, 상기 연결 전극은 상기 제2 전극의 노출 영역에 연결되고 상기 관통홀의 측벽을 따라 배치되며 상기 반도체 적층체의 제1 면까지 연장될 수 있다.
상기 반도체 발광소자는 상기 제2 전극 중 상기 관통홀에 연결된 영역에 위치하는 에칭 스톱층을 더 포함할 수 있다.
이 경우에, 상기 에칭 스톱층은 전도성 물질을 포함하며, 상기 제2 전극과 상기 지지 기판 사이에 위치할 수 있다. 상기 제2 전극 중 상기 관통홀이 형성된 영역은 적어도 일부가 제거되어 상기 에칭 스톱층의 일부 영역이 노출되며, 상기 연결 전극은 상기 에칭 스톱층의 노출된 영역에 연결될 수 있다. 상기 에칭 스톱층에 연결되어 상기 투광성 전극과 상기 지지 기판 사이에 연장된 적어도 하나의 전극지를 더 포함할 수 있다.
이와 달리, 상기 에칭 스톱층은 절연성 물질을 포함하며, 상기 제2 전극의 노출영역 주위에 위치할 수 있다.
상기 반도체 발광소자는 상기 제2 전극과 상기 지지 기판 사이에 위치하며, 상기 지지 기판과 접합되는 면을 평탄화된 평탄화층을 더 포함할 수 있다.
상기 절연막은 상기 관통홀의 측벽을 따라 배치되며 상기 반도체 적층체의 제1 면까지 연장될 수 있다. 이 경우에, 상기 절연막은 상기 제1 전극의 일부 영역을 덮도록 연장되며, 상기 절연막의 연장된 영역 상에 상기 연결 전극이 연장될 수 있다.
상기 반도체 적층체의 측면을 둘러싸는 절연성 부재를 더 포함할 수 있다.
상기 절연성 부재는 투광성 접합 물질을 포함하며, 상기 반도체 적층체의 제2 면과 상기 지지 기판 사이에 위치하여 상기 반도체 적층체와 상기 지지 기판을 접합시킬 수 있다.
상기 반도체 발광소자는, 상기 제2 전극과 상기 지지 기판 사이에 위치하며, 상기 제2 전극을 보호하기 위한 전극 보호층을 더 포함할 수 있다.
상기 지지 기판은 글래스 또는 폴리머 수지로 이루어질 수 있다. 상기 지지 기판은 형광체 또는 양자점(quantum dot)을 포함할 수 있다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체와, 상기 반도체 적층체의 제1 면에 위치하며 상기 제1 도전형 반도체층에 접속된 제1 전극과, 상기 반도체 적층체의 제2 면에 위치하며 상기 제2 도전형 반도체층에 접속되며 투광성 전극으로 이루어진 제2 전극과, 상기 제2 전극에 연결되어 상기 반도체 적층체의 제1 면에 연장되며 상기 제1 면에 위치한 부분이 패드 영역으로 제공되는 연결 전극과, 상기 제2 전극 상에 위치하는 투광성 기판과, 상기 연결 전극과, 상기 활성층 및 상기 제1 도전형 반도체층 사이에 배치된 절연막을 포함하며, 상기 절연막은 상기 제1 전극의 일부 영역을 덮도록 연장되며 상기 절연막의 연장된 영역 상에 상기 연결 전극의 패드 영역이 위치하는 것을 특징으로 하는 반도체 발광소자를 제공할 수 있다.
본 발명의 일 실시예는, 제1 영역과 제2 영역으로 구분된 상면을 가지며, 상기 제1 영역은 패드 영역으로 제공되는 지지 기판과, 상기 제2 영역에 순차적으로 배치된 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 갖는 반도체 적층체와, 상기 제1 도전형 반도체층 상에 배치된 제1 전극과, 상기 제2 도전형 반도체층과 상기 지지 기판 사이에 배치되며, 상기 제1 영역까지 연장된 제2 전극;을 포함하는 반도체 발광소자를 제공한다.
상기 제2 전극은 상기 제2 도전형 반도체층과 상기 지지 기판 사이에 위치한 투광성 전극과, 상기 투광성 전극과 연결되어 상기 제1 영역에 위치하는 금속 전극과, 상기 금속 전극 상에 위치한 패드 전극을 포함할 수 있다.
상기 금속 전극은 상기 투광성 전극에 접속된 영역을 갖는 제1 면과, 상기 제1 면과 반대되는 제2 면을 가지며, 상기 제2 면이 상기 지지 기판에 매립될 수 있다. 상기 금속 전극은 상기 투광성 전극과 상기 지지 기판 사이에 연장된 적어도 하나의 전극지를 포함할 수 있다.
전극구조를 구비한 지지 기판이 아닌 간단한 지지 기판을 사용하여 칩 온 보드가 가능한 다양한 구조의 반도체 발광소자를 제공할 수 있다. 특히, 플립칩 구조에서는, 지지 기판을 경유하지 않고 열방출 경로를 가질 수 있으므로, 우수한 방열 성능을 제공할 수 있다. 특히, 실리콘 기판을 이용한 질화물 반도체 발광소자의 제조공정에서 유익하게 적용될 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도2a 및 도2b는 각각 도1에 도시된 반도체 발광소자의 전극 레이아웃의 일 예를 나타내는 하부 및 상부 평면도이다.
도3은 도1에 도시된 반도체 발광소자에 채용가능한 전극 레이아웃의 다른 예를 나타내는 하부 평면도이다.
도4는 도1에 도시된 반도체 발광소자가 회로 기판에 플립칩 본딩된 상태를 나타낸다.
도5a 내지 도5g은 도1에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도6은 본 발명의 일 실시예에 따른 플립칩 본딩된 반도체 발광소자를 나타내는 측단면도이다.
도7는 도6에 도시된 반도체 발광소자에 채용가능한 전극 레이아웃의 일 예를 나타내는 하부 평면도이다.
도8a 내지 도8g은 도6에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도9는 본 발명의 일 실시예에 따른 플립칩 본딩된 반도체 발광소자를 나타내는 측단면도이다.
도10a 내지 도10e는 도9에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도11은 본 발명의 일 실시예에 따른 플립칩 본딩된 반도체 발광소자를 나타내는 측단면도이다.
도12a 내지 도12f는 도11에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도13은 본 발명의 일 실시예에 따른 플립칩 본딩된 반도체 발광소자를 나타내는 측단면도이다.
도14a 내지 도14e는 도13에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도15는 도13에 도시된 반도체 발광소자의 개선예를 나타내는 측단면도이다.
도16a 내지 도16c는 광추출성능을 개선한 다양한 실시예에 따른 플립칩 본딩된 반도체 발광소자를 나타내는 측단면도이다.
도17 내지 도21은 본 발명의 다양한 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도22a 내지 도22g는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도23a 내지 도23d는 주요 공정에 사용되는 마스크를 나타내는 평면도이다.
도24a 내지 도24f는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도25a 내지 도25d는 본 발명에 채용가능한 다양한 버퍼구조의 다양한 예를 나타내는 단면도이다.
도26 및 도27은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지를 나타내는 단면도이다.
도28은 본 발명에 채용가능한 파장변환물질을 설명하기 위한 CIE 1931 좌표계이다.
도29 및 도30은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도31은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도32는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도1을 참조하면, 본 실시예에 따른 반도체 발광소자(10)는 제1 도전형 반도체층(14) 및 제2 도전형 반도체층(16)과, 그 사이에 위치하는 활성층(15)을 갖는 반도체 적층체(L)와, 상기 제1 및 제2 도전형 반도체층(14,16)에 각각 접속된 제1 및 제2 전극(17,18)을 포함한다.
본 실시예에서, 상기 제1 및 제2 전극(17,18)은 상기 반도체 적층체(L)의 서로 대향하는 제1 및 제2 면에 배치될 수 있다. 상기 지지 기판(25)은 상기 제2 전극(17) 상에 배치되어 상기 반도체 적층체(L)를 지지하는데 사용될 수 있다.
상기 반도체 발광소자(10)는 상기 제2 전극(18)과 관련된 전극 요소로서 연결 전극(connecting electrode: 28)을 추가적으로 포함할 수 있다. 상기 연결 전극(28)은 상기 제2 전극(18)에 연결되고 상기 반도체 적층체(L)의 제1 면까지 연장되도록 형성될 수 있다.
본 실시예에 채용된 연결 전극(28)은 상기 반도체 적층체(L)의 제1 면과 제2 면을 연결하는 관통홀(H)을 이용하여 형성될 수 있다. 상기 관통홀(H)에 의해 상기 제2 전극(18)의 일 영역이 노출되며, 그 노출된 영역은 상기 연결 전극(28)과 접속되는 콘택 영역(C)으로 제공될 수 있다. 상기 연결 전극(28)은 상기 제2 전극(18)의 콘택 영역(C)에 접속되고 상기 관통홀(H)의 측벽을 따라 형성될 수 있다. 상기 연결 전극(28) 중 상기 반도체 적층체(L)의 제1 면에 배치된 영역(28a)은 패드 영역으로 제공될 수 있다.
이와 같이, 상기 반도체 적층체(L)의 제2 면에 위치한 제2 전극(18)을 상기 연결 전극(28)을 이용하여 반대에 위치한 제1 면으로 인출시킴으로써, 상기 반도체 적층체(L)의 제1 면에 외부 회로와 연결하기 위한 패드 영역을 제공할 수 있다.
이러한 전극구조는 제1 및 제2 도전형 반도체층(14,16)이 각각 n형 및 p형 질화물 반도체층인 형태에서 더욱 유익하게 적용될 수 있다. p형 질화물 반도체층은 n형 질화물 반도체층보다 콘택 저항이 크므로, 오믹 콘택을 구하는 것이 어려울 수 있다. 그러나, 본 실시예에서는, 상기 제2 전극(18)을 반도체 적층체(L)의 제2면에 배치하므로, 상기 제2 도전형 반도체층(16)과 콘택 면적을 넓힘으로써 p형 질화물 반도체층과 오믹 콘택을 확보할 수 있다.
본 실시예에 따른 반도체 발광소자(10)는 상기 지지 기판(25)의 방향으로 주되게 광이 방출되는 플립칩 구조일 수 있다.
상기 제1 전극(17)은 오믹 콘택 특성 뿐만 아니라 높은 반사율을 갖는 전극물질을 포함할 수 있다. 예를 들어, 상기 제1 전극(17)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있다. 이와 달리, 상기 제1 전극(17)은 ITO와 같은 투명 전도성 산화물 또는 질화물 등의 투광성 전극을 포함할 수 있다. 예를 들어, 상기 제1 전극(17)은 투광성 전극과 반사 전극의 조합 또는 투광성 전극과 SiO2와 같은 절연체의 조합으로 구현될 수 있다.
상기 제2 전극(18)은 투광성 전극을 포함하며, 상기 지지 기판(25)은 투광성 기판을 포함할 수 있다. 상기 제2 전극(18)은 Ni/Au와 같은 투광성 금속 또는 ITO와 같은 투명 전도성 산화물 또는 질화물일 수 있다. 상기 지지 기판(25)은 글래스 기판 또는 투광성 폴리머 수지로 이루어진 기판일 수 있다.
상기 연결 전극(28)은 절연막(26)에 의해 상기 제1 도전형 반도체층(14)과 상기 활성층(15)과 전기적으로 절연될 수 있다. 도1에 도시된 바와 같이, 상기 절연막(26)은 관통홀(H)의 측벽을 따라 형성될 수 있다. 상기 절연막(26)은 상기 반도체 적층체(L)의 측면에 형성되어 반도체 발광소자(10)를 위한 페시베이션층으로 제공될 수 있다. 상기 절연막(26)은 실리콘 산화물 또는 실리콘 질화물일 수 있다.
본 실시예에서, 상기 제1 전극(17)은 효과적인 광 반사를 위해서 충분히 넓은 면적을 가질 수 있다. 한편, 상기 연결 전극(28)은 외부 회로와 연결하기 위한 충분한 패드 면적을 확보하기 위해서, 상기 반도체 적층체(L)의 제1 면에 위치한 패드 영역(28a)은 상기 제1 전극(17) 상면의 일부 영역까지 위치하도록 연장될 수 있다. 상기 절연막(26)은 연장된 패드 영역(28a)과 상기 제1 전극(17)이 서로 전기적으로 접속되지 않도록 그 사이에 추가적으로 연장된 부분(26a)을 가질 수 있다("I"로 표시된 영역 참고).
본 실시예에 채용될 수 있는 전극 레이아웃의 구체적인 예는 도2a 및 도2b에 도시되어 있다. 도2a 및 도2b는 각각 반도체 적층체(L)의 제2 면 및 제1 면에 위치한 전극 레이아웃의 일 예를 나타낸다.
도2a에 도시된 바와 같이, 상기 제2 전극(18)은 상기 제2 도전형 반도체층(16)의 일면의 거의 전체 영역에 걸쳐 형성될 수 있다. 앞서 설명한 바와 같이, 상기 제2 전극(18)이 상기 제2 도전형 반도체층(16)의 일면의 거의 전체 영역에 형성됨으로써 콘택 저항을 낮출 수 있다. 상기 제2 전극(18)은 상기 양측 코너에 위치한 2개의 콘택 영역(C)을 통해서 상기 연결 전극(28)에 접속될 수 있다.
도2b에 도시된 바와 같이, 상기 연결 전극(28)의 패드 영역(28a)은 상기 제1 전극(17)의 상면의 일부 영역까지 연장됨으로써 비교적 충분한 패드 면적을 확보할 수 있다. 상기 절연막(26)도 상기 제1 전극(17)과 상기 연결 전극(28)의 전기적 절연을 유지하기 위해서, 상기 제1 전극(17)의 상면의 일부 영역까지 연장된 부분(26a)을 가질 수 있다.
도1에 도시된 반도체 발광소자에 채용될 수 있는 전극 레이아웃은 상술된 예에 한정되지 않으며, 다양한 형태로 변경될 수 있다. 예를 들어, 도3에 도시된 전극 레이아웃으로 구현될 수도 있다.
도3에 도시된 바와 같이, 콘택 영역(C)은 일 모서리에 인접하는 하나의 라인 형태로 제공될 수 있다. 이러한 콘택 영역(C)은 반도체 적층체(L)의 일 모서리에 인접한 관통홀(H)을 형성하고, 상기 제2 전극(18) 중 관통홀(H)에 노출된 영역에 연결 전극(28)을 접속시킴으로써 얻어질 수 있다.
도4는 도1에 도시된 반도체 발광소자가 회로 기판에 플립칩 본딩된 상태를 나타낸다.
도4를 참조하면, 상기 반도체 발광소자(10)가 실장된 회로 기판(31)이 도시되어 있다.
상기 반도체 발광소자(10)는 상기 제1 전극(17)과 상기 연결 전극(28) 중 상기 제1 면에 위치한 패드 영역(28a)에 각각 배치된 본딩 전극(34)을 더 포함하는 플립칩 구조일 수 있다. 상기 본딩 전극(34)은 Au/Sn와 같은 도전성 금속으로 이루어진 범프일 수 있다. 상기 반도체 발광소자(10)은 상기 본딩 전극(34)을 이용하여 상기 회로 기판(31)에 구비된 제1 및 제2 회로패턴(32a,32b)과 전기적으로 연결될 수 있다. 본 실시예에서는, 앞서 설명한 바와 같이, 광이 상기 지지 기판(25)의 방향으로 방출될 수 있도록, 상기 제2 전극(18)은 ITO와 같은 투광성 전극일 수 있으며, 상기 지지 기판(25)은 글래스 기판과 같은 투광성 기판일 수 있다.
도5a 내지 도5g는 도1에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다. 여기서, 설명의 편의와 용이한 이해를 위해서, 2개의 반도체 발광소자에 해당되는 부분만을 도시하였으나, 웨이퍼 레벨에서의 공정으로 이해할 수 있으며, 기판(11)은 웨이퍼의 일부일 수 있다.
도5a에 도시된 바와 같이, 성장용 기판(11) 상에 복수의 발광소자를 위한 반도체 적층체(L)를 형성할 수 있다.
상기 반도체 적층체는 제1 도전형 반도체층(14), 활성층(15) 및 제2 도전형 반도체층(16)을 포함할 수 있다. 본 성장공정은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같이 당 기술 분야에서 공지된 공정이 사용될 수 있다.
상기 성장용 기판(11)은 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 예를 들어, 상기 성장용 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 반도체 적층체(L)는 질화물 반도체일 수 있으며, 예를 들어, 상기 제1 및 제2 도전형 반도체층(14,16)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질이 사용될 수도 있다. 상기 제1 및 제2 도전형 반도체층(14,16)은 각각 n형 및 p형 반도체를 포함할 수 있다. 상기 활성층(15)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조일 수도 있다.
상기 반도체 적층체(L)는 상기 기판(11) 상에 형성된 버퍼층(12) 상에 형성될 수 있다. 상기 버퍼층(12)은 상기 기판(11)과 후속 공정에 형성될 반도체 적층체(L) 사이의 격자상수의 부정합(mismatchng)으로 인한 변위를 감소시키고, 열팽창 계수 차이로 인한 변형(deformation)을 감소시키고 크랙(crack) 발생을 억제하기 위해서 사용될 수 있다. 상기 버퍼층(12)은 단일 층으로 이루어질 수 있으나, 복수의 층을 갖는 다층 구조일 수도 있다.
예를 들어, 실리콘 기판이 질화물 단결정 성장용 기판(11)으로 사용될 경우에, 실리콘의 (111) 면이 결정 성장을 위한 면으로 사용될 수 있다. 이 경우에, 상기 버퍼층(12)은 AlN 핵성장층과, Al이 함유된 질화물 결정으로 이루어진 격자 완충층을 포함할 수 있다. 이러한 버퍼층(12)의 다양한 예에 대해서는, 도25a 내지 도25d를 참조하여 설명하기로 한다.
이어, 도5b에 도시된 바와 같이, 상기 반도체 적층체(L)의 상면(즉, 제2 면)에 상기 제2 도전형 반도체층(16)에 접속된 제2 전극(18)을 형성할 수 있다.
상기 제2 전극(18)은 상기 제2 도전형 반도체층(16)과 넓은 콘택 면적을 갖도록 형성될 수 있다. 본 실시예와 같이, 상기 제2 전극(18)은 상기 제2 도전형 반도체층(16)의 상면의 전체 영역을 덮도록 형성될 수 있다.
상기 제2 전극(18)은 투명 전도성 산화물층 또는 질화물층일 수 있다. 예를 들어, 상기 투명 전도성 산화물층은 ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide),In4Sn3O12 또는 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1) 중 적어도 하나일 수 있다. 특정 예에서, 상기 제2 전극(18)은 Ni/Au와 같은 투광성 금속층이나 그래핀(graphene)을 포함할 수도 있다. 본 공정은 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD)과 같은 성막 공정으로 수행될 수 있다.
다음으로, 도5c에 도시된 바와 같이, 상기 제2 전극(18) 상에 상기 지지 기판(25)을 접합시킬 수 있다.
상기 지지 기판(25)은 접합층(21)을 이용하여 상기 제2 전극(18)에 접합될 수 있다. 본 실시예에서, 상기 지지 기판(25)은 글래스 기판과 같은 투광성 기판일 수 있다. 상기 접합 물질은 투광성 접합물질일 수 있다.
예를 들어, 본 공정은 BCB(Benzocyclobutene)와 같은 접합 물질을 스핀 코팅과 같은 공정으로 도포하고, 글래스 기판을 접합시킨 후에 열처리하여 접합물질을 경화시킴으로써 수행될 수 있다. 본 실시예에 채용가능한 접합층(21)은 BCB에 한정되지 않으며 다양한 투광성 접합물질을 포함할 수 있다. 예를 들어, 이러한 접합물질로는 DFR(Dry Film Resin), 에폭시(epoxy) 및 실리콘 수지와 같은 다른 접합물질이 사용될 수도 있다.
이러한 접합층은 상기 제2 전극(18)을 보호하기 위한 전극 보호층으로 사용될 수 있으나, 필요한 경우에, 별도의 전극 보호층을 형성한 후에 접합 물질을 이용한 지지 기판(25)의 접합공정이 적용될 수 있다. 이러한 전극 보호층으로는 실리콘 산화물 또는 실리콘 질화물이 사용될 수 있다.
이어, 도5d에 도시된 바와 같이, 상기 반도체 적층체(L)로부터 상기 성장용 기판(11)을 제거할 수 있다.
본 공정은 레이저 리프트 오프(laser lift off) 공정과 같은 성장용 기판을 분리하는 공정, 또는 기계적 연마 공정과 화학적 식각과 같은 성장용 기판의 직접적인 제거공정을 이용하여 수행될 수 있다. 예를 들어, 상기 성장용 기판(11)이 사파이어와 같이 투명한 물질로 이루어진 경우에는, 상기 반도체 적층체(L)와 성장용 기판(11)의 계면 부근에 레이저를 조사하는 레이저 리프트 오프공정을 이용하여 상기 사파이어 기판을 분리할 수 있다. 상기 성장용 기판(11)이 상대적으로 경도가 낮은 실리콘 기판을 사용하는 경우에는 기계적 연마 또는 화학적 식각과 같은 직접적인 제거공정을 이용하여 실리콘 기판을 제거할 수 있다.
본 실시예와 같이, 상기 버퍼층(12)이 전기적 저항이 높은 경우에는, 본 제거공정은 전기적으로 접속가능한 제1 도전형 반도체층(14)의 표면이 노출될 수 있도록 수행될 수 있다.
다음으로, 도5e에 도시된 바와 같이, 상기 반도체 적층체(L)에 상기 제2 전극(18)의 일부 영역이 노출되도록 관통홀(H)을 형성할 수 있다.
본 공정은 반도체 적층체(L)를 선택적으로 제거하는 공정으로 수행될 수 있다. 이러한 선택적인 제거공정은 기계적 절단, 화학적 식각 또는 플라즈마를 이용한 건식 식각을 이용하여 수행될 수 있다. 본 공정은 소자 분리를 위한 공정과 함께 수행될 수 있다. 관통홀(H) 형성시에 소자 분리를 위한 영역을 함께 노출시켜 관통홀(H)과 함께 소자분리를 위한 트렌치(ISO)를 형성할 수 있다. 본 실시예와 달리, 관통홀(H)과 트렌치(ISO)는 서로 다른 공정을 통해서 형성될 수 있다. 예를 들어, 관통홀(H)을 먼저 형성하고 필요한 전극 형성 공정을 완료한 후에, 트렌치(ISO) 형성과 같은 소자 분리 공정을 수행할 수 있다.
이어, 도5f에 도시된 바와 같이, 원하는 영역에 제1 전극(17)과 연결 전극(28)을 형성할 수 있다.
본 공정을 통해서, 상기 반도체 적층체(L)의 제1 면에 두 전극(17,18)과 관련된 패드 영역이 모두 마련될 수 있다. 구체적으로, 상기 제1 전극(17)을 형성한 후에, 반도체 적층체(L)의 제1 면의 전체 영역을 덮도록 절연막을 형성할 수 있다. 이어, 상기 절연막에 콘택 영역(C)이 다시 개방되도록 선택적 식각을 적용한 후에, 상기 제2 전극(18)의 콘택 영역을 접속되어 상기 제1 면까지 연장된 연결 전극(28)을 형성할 수 있다. 다음으로, 상기 제1 전극(17)의 패드 영역이 노출되도록 상기 절연막을 선택적으로 제거하여 도5f에 도시된 결과물을 얻을 수 있다.
최종적으로 얻어진 절연막(26)은 상기 연결 전극(28)이 상기 활성층(15) 및 제1 도전형 반도체층(14)과 접속되지 않도록 상기 관통홀(H)의 측벽을 따라 형성될 수 있다. 상기 절연막(26)은 상기 연결 전극(28) 중 상기 제1 면에 위치한 부분(28a)이 상기 제1 전극(17)과 접속되지 않도록 연장된 부분(26a)을 가질 수 있다.
상기 제1 전극(17)은 오믹 콘택이 가능한 반사 전극을 포함할 수 있다. 예를 들어, 상기 제1 전극(17)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있다. 특정 예에서는, 상기 제1 전극(17)은 반사 전극과 오믹 콘택전극을 포함하는 다층일 수 있다. 예를 들어, 상기 제1 전극(17)은 상기 Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 구조를 가질 수 있다. 상기 연결 전극(28)도 상기 제1 전극(17)과 유사한 물질로 이루어질 수 있다. 상기 절연막(26)은 실리콘 산화물 또는 실리콘 질화물일 수 있다.
앞서 설명한 바와 같이, 특정 예에서, 상기 제1 전극(17)은 ITO와 같은 투명 전도성 산화물 또는 질화물 등의 투광성 전극이 결합된 전극구조를 가질 수 있다. 예를 들어, 상기 제1 전극(17)은 투광성 전극과 반사 전극의 조합 또는 투광성 전극과 SiO2와 같은 절연체의 조합으로 구현될 수 있다.
다음으로, 도5g에 도시된 바와 같이, 도5e에 도시된 결과물을 개별 소자 단위로 분리시킴으로써 원하는 반도체 발광소자(10)를 얻을 수 있다.
본 실시예에서는, 앞선 공정에서 반도체 적층체(L)가 소자단위로 먼저 분리된 상태이므로, 상기 지지 기판(25)이 글래스 기판과 같은 경도가 낮은 기판인 경우에, 본 공정은 용이하게 구현될 수 있다. 이와 달리, 앞선 공정에서 소자 분리를 위한 트렌치(ISO)가 형성되지 않은 경우에는 본 공정에서 반도체 적층체(L)와 함께 지지 기판(25)을 분리하는 방식으로 소자분리공정이 수행될 수 있다.
앞선 실시예는 다양한 형태로 변경되어 실시될 수 있다. 예를 들어, 연결 전극을 위한 관통홀을 형성하는 과정에서 에칭 깊이를 효과적으로 제어하기 위해서 에칭 스톱층을 채용할 수 있다.
도6은 본 발명의 일 실시예로서, 전도성 물질로 이루어진 에칭 스톱층을 채용한 플립칩 반도체 발광소자를 나타내는 측단면도이다.
도6을 참조하면, 본 실시예에 따른 플립칩 반도체 발광소자(40)는 반도체 적층체(L)와 제1 및 제2 전극(17,18) 및 지지 기판(45)을 포함할 수 있다.
본 실시예에서는, 도1에 도시된 발광소자(10)와 유사하게, 상기 제1 및 제2 전극(17,18)은 상기 반도체 적층체(L)의 서로 대향하는 제1 및 제2 면에 배치될 수 있다. 상기 지지 기판(45)은 상기 제2 전극(17) 상에 배치될 수 있다. 상기 연결 전극(48)은 관통홀(H)을 통해 상기 제2 전극(18)에 전기적으로 연결되고 상기 반도체 적층체(L)의 제1 면까지 연장될 수 있다.
이와 같이, 상기 반도체 발광소자(40)는 상기 반도체 적층체(L)의 제1 면에 외부 회로와 연결하기 위한 두 전극을 위한 패드 영역을 갖는 플립칩 구조를 가질 수 있다. 패드 영역으로 제공되는 상기 제1 전극(17)과 상기 연결 전극(48)에 각각 도전성 범프(34)가 제공될 수 있다.
도6에 도시된 바와 같이, 상기 반도체 발광소자(40)는 도전성 범프(34)를 이용하여 회로 기판(31)의 제1 및 제2 회로패턴(32a,32b)에 각각 연결될 수 있다.
본 실시예에서, 상기 제1 전극(17)은 제2 도전형 반도체층과 오믹 콘택을 가질 뿐만 아니라 높은 반사율을 갖는 전극물질을 포함할 수 있다. 상기 제2 전극(18)은 Ni/Au와 같은 투광성 금속 또는 ITO와 같은 투명 전도성 산화물 또는 질화물일 수 있다. 상기 지지 기판(45)은 글래스 기판 또는 투광성 폴리머 수지로 이루어진 기판일 수 있다.
본 실시예에 따른 반도체 발광소자(40)는 앞선 실시예와 달리, 상기 제2 전극(18)과 상기 지지 기판(20) 사이에 배치된 에칭 스톱층(42)을 포함한다. 본 실시예에 채용된 에칭 스톱층(42)은 전도성 물질일 수 있다. 상기 에칭 스톱층(42)은 상기 제2 전극(18)과 직접 접속되도록 상기 제2 전극(18)의 일 영역 상에 배치될 수 있다.
도6에 도시된 바와 같이, 상기 에칭 스톱층(42)은 상기 관통홀(H)에 의해 일부 영역이 노출되고, 상기 에칭 스톱층(42)의 노출된 영역에 상기 연결 전극(48)이 접속될 수 있다. 이로써, 상기 연결 전극(48)은 상기 에칭 스톱층(42)을 통해서 상기 제2 전극(18)과 전기적으로 연결될 수 있다. 상기 연결 전극(48)은 상기 관통홀(H) 측면을 따라 형성된 절연막(46)에 의해 제1 도전형 반도체층(14)과 활성층(15)과 전기적으로 절연될 수 있다. 상기 절연막(46)은 소자(40)의 다른 측면에도 함께 제공되어 페시베이션층으로 제공될 수 있다.
상기 에칭 스톱층(42)은 특정한 에칭 조건에서 상기 제2 전극(18)의 물질보다 낮은 식각률을 갖는 물질을 채용할 수 있다. 예를 들어, 상기 제2 전극(18)이 ITO과 같은 산화물인 경우에, 상기 에칭 스톱층(42)은 Al, Au, Ag, Ti, TiW과 같은 금속 물질일 수 있다.
본 실시예에서, 상기 에칭 스톱층(42)의 위치가 상기 제2 전극(18)과 상기 지지 기판(45) 사이에 배치된 것으로 도시하였으나, 상기 에칭 스톱층(42)의 구성물질이 반도체 적층체(L)의 물질과의 충분한 선택비를 갖는 경우에, 상기 제2 전극(18)과 반도체 적층체(L) 사이에 배치될 수 있다.
한편, 상기 관통홀(H)에 대응하는 영역에서 제2 전극(18)이 완전히 제거된 것으로 도시되어 있으나, 실제로 해당 영역에 상기 제2 전극(18)이 부분적으로 잔류할 수도 있다. 다른 경우에는, 상기 에칭 스톱층(42)도 부분적으로 제거될 수 있다.
상기 반도체 발광소자(40)는 상기 지지 기판(45)과 용이한 접합을 위해서 평탄화층(43)을 추가로 채용할 수 있다. 상기 평탄화층(43)은 상기 에칭 스톱층(42)이 배치된 상기 제2 전극(18) 상에 형성될 수 있다. 접합 표면이 굴곡이 있거나 표면 거칠기가 큰 경우에, 접합시 보이드(void)와 같은 문제로 견고한 접합을 보장하기 어렵다. 따라서, 본 실시예와 같이, 상기 제2 전극(18)의 일부 영역 상에 에칭 스톱층(42)이 배치될 경우에 상기 지지 기판(45)과 견고한 접합을 구현하기 위해서 평탄화층(43)이 도입될 수 있다.
상기 평탄화층(43)은 투명한 절연물질을 이용하여 평탄한 접합면을 제공할 수 있다. 예를 들어, 상기 평탄화층(43)은 실리콘 산화물 또는 실리콘 질화물을 이용하거나, 경화성 수지를 이용할 수 있다. 필요에 따라, 추가적인 폴리싱 공정을 도입하여 접합에 더욱 유리한 표면을 갖는 평탄화층(43)을 제공할 수 있다.
본 실시예에서, 상기 평탄화층(43)은 상기 제2 전극(18)의 물질과 반응하지 않는 안정된 물질을 사용함으로써 전극보호층으로서의 기능을 함께 할 수 있다.
접합층(41)을 이용하여 상기 지지 기판(45)과 상기 평탄화층(43)을 접합시킬 수 있다. 이와 달리, 상기 평탄화층(43) 자체를 접합물질로 구성하여 별도의 접합층 없이 상기 지지 기판(45)과 직접 접합될 수도 있다.
한편, 두 전극(17,18)에 관련된 패드의 면적이 충분히 보장되는 경우에, 본 실시예와 같이, 상기 제1 전극(17) 상에 상기 연결 전극(48)이 중첩되도록 형성하지 않을 수도 있다.
본 실시예에 채용될 수 있는 전극 레이아웃의 구체적인 예는 도7에 도시되어 있다. 도7은 본 실시예에 채용된 반도체 적층체(L)의 제2 면에 위치한 전극 레이아웃의 일 예를 나타낸다.
도7에 도시된 바와 같이, 상기 제2 전극(18)은 상기 제2 도전형 반도체층(16)의 일면의 거의 전체 영역에 걸쳐 형성되며, 상기 제2 전극(18) 상에는 양 코너의 콘택 영역(C)에 대응되는 위치에 2개의 에칭 스톱층(42)이 배치될 수 있다. 상기 제2 전극(18)은 전도성 물질로 이루어진 상기 에칭 스톱층(42)을 통해서 상기 연결 전극(48)에 접속될 수 있다.
상기 제2 전극(18) 상에는 상기 에칭 스톱층(42)으로부터 복수의 전극지(44)를 포함할 수 있다. 상기 복수의 전극지(44)는 상기 제2 전극(18)의 전체 면적에서 더욱 균일한 전류분산을 도모할 수 있다. 이러한 전극지(44)는 에칭 스톱층(42)과 함께 동일한 물질로 형성될 수 있다.
도8a 내지 도8g은 도1에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다. 본 제조방법은 웨이퍼 레벨에서의 제조공정으로 이해할 수 있으며, 도시된 기판(11)은 웨이퍼의 일부일 수 있다.
도8a에 도시된 바와 같이, 상기 반도체 적층체(L)에 배치된 제2 전극(18) 상에 에칭 스톱층(42)을 형성할 수 있다.
도8a에 도시된 반도체 적층체(L)는 도5b에 도시된 반도체 적층체(L)와 대응되며, 본 공정은 도5a 및 도5b와 그 관련 설명을 참조하여 이해될 수 있다. 상기 에칭 스톱층(42)은 상기 제2 전극(18) 상에서 관통홀이 형성될 영역(Ha)에 배치될 수 있다. 상기 에칭 스톱층(42)은 관통홀에 의해 노출될 면적보다 큰 면적을 가질 수 있다. 상기 에칭 스톱층(42)은 상기 제2 전극(18)과 큰 선택비를 갖는 물질일 수 있다. 예를 들어, 상기 제2 전극(18)이 ITO와 같은 산화물인 경우에, 상기 에칭 스톱층(42)은 Al, Au, Ag, Ti, TiW과 같은 금속 물질일 수 있다.
본 공정에서, 도7에 도시된 바와 같이, 상기 제2 전극(18) 상에 상기 에칭 스톱층(42)과 연결된 복수의 전극지(44)를 형성할 수 있다. 상기 복수의 전극지는(44) 상기 에칭 스톱층(42)의 물질과 동일한 물질로 구성될 수 있다.
이어, 도8b에 도시된 바와 같이, 상기 에칭 스톱층(42)이 배치된 제2 전극(18) 상에 평탄화층(43)을 형성할 수 있다.
상기 평탄화층(43)은 상기 에칭 스톱층(42)에 의한 굴곡을 해소하고 후속 접합공정에 유리한 평탄한 면을 제공할 수 있다. 본 실시예와 같이 플립칩 구조에서는 상기 평탄화층(43)은 투광성 물질이 사용될 수 있으며, 실리콘 산화물, 실리콘 질화물은 물론 다양한 경화성 수지를 사용할 수 있다. 예를 들어, 상기 평탄화층(43)으로는 TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), SOG(Spin-on Glass) 또는 SOD(Spin-on Delectric) 물질이 사용될 수 있다. 이러한 물질은 가공시 유동성을 가지므로, 스핀 공정 또는 리플로우 공정을 이용하여 비교적 평탄한 표면을 갖는 층을 제공할 수 있다. 이와 달리 또는 이와 결합하여, 평탄화를 위한 물질층을 형성한 후에, 폴리싱 공정을 적용하여 표면(예, 표면 거칠기가 10 ㎚ 이하)을 평탄화함으로써 원하는 평탄화층(43)을 형성할 수 있다.
다음으로, 도8c에 도시된 바와 같이, 상기 평탄화층(43) 상에 상기 지지 기판(45)을 접합시킬 수 있다.
본 공정에서는 상기 지지 기판(45)을 접합층(41)을 이용하여 상기 평탄화층(43)에 접합시킬 수 있다. 상기 지지 기판(45)은 글래스 기판과 같은 투광성 기판일 수 있다. 상기 접합층(41)은 투광성 접합물질을 사용할 수 있다. 예를 들어, BCB, DFR, 에폭시 및 실리콘 수지와 같은 접합물질이 사용될 수 있다. 이와 달리, 상기 지지 기판(45)은 별도의 접합층 없이 상기 평탄화층(43)에 직접 접합될 수 있다.
이어, 도8d에 도시된 바와 같이, 상기 반도체 적층체(L)로부터 상기 성장용 기판(11)을 제거할 수 있다.
본 공정에서, 전기적 저항이 높은 버퍼층(12)은 본 제거공정에서 기판과 함께 제거될 수 있다. 이로써, 전기적으로 접속가능한 제1 도전형 반도체층(14)의 표면이 노출될 수 있으며, 반도체 적층체(L)의 제1 면에서 전극 패드 형성 공정을 수행할 수 있다. 본 기판 제거 공정은 상기 레이저 리프트 오프 공정과 같은 성장용 기판을 분리하는 공정, 또는 기계적 연마 공정과 화학적 식각과 같은 성장용 기판의 직접적인 제거공정을 이용하여 수행될 수 있다.
다음으로, 도8e에 도시된 바와 같이, 상기 반도체 적층체(L)에 관통홀(H)을 형성할 수 있다.
상기 관통홀은 상기 에칭 스톱층(42)의 일부 영역이 노출되도록 형성될 수 있다. 상기 제2 전극(18)이 투광성 물질이라도 그 두께가 클수록 광투과율이 낮아질 수 있다. 따라서, 높은 광투과율을 보장하기 위해서 상기 제2 전극(18)의 두께가 제한되며, 이 경우에 반도체 적층체(L)에 관통홀(H)을 형성하는 과정에서 상기 제2 전극(18)이 손상되기 쉬우며, 연결 전극(48)과의 콘택을 보장하기 어려울 수 있다.
예를 들어, 상기 제2 전극(18)이 ITO인 경우에, 100Å∼1000Å이하이며, 약 2∼5㎛ 두께의 반도체 적층체(L)에 관통홀을 형성할 때에 ITO에 손상을 방지하기 어려우며, 이러한 손상은 이후 콘택 불량을 야기할 수 있다.
하지만, 본 실시예와 같이, 에칭 스톱층(42)이 채용될 경우에, 에칭 깊이를 용이하게 제어할 수 있을 뿐만 아니라, 에칭 스톱층(42)에 의해 상기 제2 전극(18)과의 콘택을 보장할 수 있다.
본 공정은 에칭 깊이에 따라 식각 공정으로 구분될 수 있다. 예를 들어, 반도체 적층체를 제거하기 위한 1차 식각을 수행하고, 2차 식각공정으로 ITO와 같은 제2 전극을 선택적으로 제거하여 에칭 스톱층을 노출시킬 수 있다.
본 공정에서도 관통홀(H) 형성시에 소자를 분리하기 위한 영역을 함께 노출시켜 소자분리를 위한 트렌치(ISO)를 형성할 수 있다.
이어, 도8f에 도시된 바와 같이, 관통홀(H)에 의해 노출된 콘택 영역(C)에서 상기 에칭 스톱층(42)과 연결 전극(48)을 형성할 수 있다.
본 공정을 통해서, 상기 반도체 적층체(L)의 제1 면에 두 전극(17,18)과 관련된 패드 영역이 모두 마련될 수 있다. 상기 절연막(46)은 상기 연결 전극(48)이 상기 활성층(15) 및 제1 도전형 반도체층(14)과 접속되지 않도록 상기 관통홀(H)의 측벽을 따라 형성될 수 있다. 상기 절연막(46)은 상기 연결 전극(48) 중 상기 제1 면에 위치한 부분(48a)이 상기 제1 도전형 반도체층(14)과 접속되지 않도록 상기 제1 면까지 연장된 부분(46a)을 가질 수 있다. 또한, 본 공정에서 증착되는 절연막(46)은 소자(40)의 다른 측면에 함께 제공되어 페시베이션층으로 제공될 수도 있다.
다음으로, 도8g에 도시된 바와 같이, 도8e에 도시된 결과물을 개별 소자 단위로 분리시킴으로써 원하는 반도체 발광소자(40)를 얻을 수 있다.
앞선 실시예에 채용된 에칭 스톱층은 다양한 형태로 변경되어 구현될 수 있다. 예를 들어, 에칭 스톱층의 물질 및/또는 위치가 변경될 수 있다.
도9는 본 발명의 일 실시예로서, 절연성 물질로 이루어진 에칭 스톱층(52)을 채용한 플립칩 반도체 발광소자를 나타내는 측단면도이다.
도9를 참조하면, 본 실시예에 따른 플립칩 반도체 발광소자(50)는 반도체 적층체(L)와 제1 및 제2 전극(17,18) 및 지지 기판(55)을 포함할 수 있다.
본 실시예에서는, 앞선 실시예들과 유사한 플립칩 구조를 가질 수 있다. 구체적으로, 상기 제1 및 제2 전극(17,18)은 상기 반도체 적층체(L)의 서로 대향하는 제1 및 제2 면에 배치될 수 있다. 상기 지지 기판(55)은 상기 제2 전극(17) 상에 배치될 수 있다. 상기 연결 전극(58)은 관통홀(H)을 통해 상기 제2 전극(18)에 전기적으로 연결되고 상기 반도체 적층체(L)의 제1 면까지 연장될 수 있다.
도9에 도시된 바와 같이, 상기 반도체 발광소자(50)는 패드 영역으로 제공되는 상기 제1 전극(17)과 상기 연결 전극(58)에 각각 형성된 도전성 범프(34)를 구비하며, 도전성 범프(34)를 이용하여 회로 기판(31)의 제1 및 제2 회로패턴(32a,32b)에 각각 연결될 수 있다. 상기 연결 전극(58)측에 배치된 도전성 범프(34)는 도시된 바와 같이 관통홀(H)에 의한 오목한 부분을 완전히 채우지 못할 수 있다.
도9에 도시된 반도체 발광소자(50)는 에칭 스톱층(52)을 포함할 수 있다. 다만, 본 실시예에 채용된 에칭 스톱층(52)은, 도6에 도시된 반도체 전도성 에칭 스톱층(42)와 달리, 상기 제2 전극(18)과 상기 반도체 적층체(L) 사이에 배치되며, 전기적 절연성을 갖는 물질로 이루어질 수 있다.
본 실시예에서, 상기 제2 전극(18)은 상기 관통홀(H)에 의해 노출된 영역(C)을 가지며, 상기 에칭 스톱층(52)은 상기 노출된 영역(C)의 주위에 배치될 수 있다. 상기 제2 전극(18)의 노출된 영역(C)에 상기 연결 전극(58)이 접속될 수 있다. 상기 연결 전극(58)은 상기 관통홀(H) 측면을 따라 형성된 절연막(56)에 의해 제1 도전형 반도체층(14)과 활성층(15)과 전기적으로 절연될 수 있다. 상기 절연막(56)은 소자(50)의 다른 측면에도 함께 제공되어 페시베이션층으로 제공될 수 있다.
상기 에칭 스톱층(52)은 특정한 에칭 조건에서 상기 제2 전극(18)의 물질보다 높은 식각률을 갖는 물질을 채용할 수 있다. 예를 들어, 상기 제2 전극(18)이 ITO와 같은 투광성 산화물인 경우에, 상기 에칭 스톱층(52)은 실리콘 산화물 또는 실리콘 질화물일 수 있다.
상기 에칭 스톱층(52)은 상기 제2 전극(18)의 콘택 영역(C)을 확보하기 위해서 제거되므로, 도9에 도시된 바와 같이, 상기 제2 전극(18)의 콘택 영역(C)의 주위에만 잔류할 수 있으나, 습식 에칭 조건에 따라 콘택 영역에 부분적으로 잔류하거나, 주위에 잔류하지 않고 거의 제거될 수 있다. 본 실시예와 달리, 주위에 잔류 없이 에칭 스톱층(52)이 거의 제거되는 경우에도, 상기 제2 전극(18)의 콘택 영역(C)이 굴곡진 형태를 갖는지 여부로 에칭 스톱층(52)의 사용 유무를 판단할 수 있다.
상기 반도체 발광소자(50)는 상기 지지 기판(55)과 용이한 접합을 위해서 평탄화층(53)을 추가로 채용할 수 있다. 상기 평탄화층(53)은 상기 제2 전극(18) 상에 형성되어 에칭 스톱층(52)에 의하여 굴곡진 표면을 평탄화시킬 수 있다.
상기 평탄화층(53)은 투명한 절연물질을 이용하여 평탄한 접합면을 제공할 수 있다. 예를 들어, 상기 평탄화층(53)은 실리콘 산화물 또는 실리콘 질화물을 이용하거나, 경화성 수지를 이용할 수 있다. 필요에 따라, 추가적인 폴리싱 공정을 도입하여 접합에 더욱 유리한 표면을 갖는 평탄화층(53)을 제공할 수 있다. 상기 지지 기판(55)은 접합층(51)을 이용하여 평탄화층(53)에 접합될 수 있다.
도10a 내지 도10g은 도1에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다. 본 제조방법은 웨이퍼 레벨에서의 제조공정으로 이해할 수 있으며, 도시된 기판(11)은 웨이퍼의 일부일 수 있다.
도10a에 도시된 바와 같이, 상기 반도체 적층체(L) 상면의 일부 영역에 에칭 스톱층(52)을 형성하고, 이어, 상기 반도체 적층체(L) 상면의 거의 전체 영역에 제2 전극(18)을 형성한다.
상기 에칭 스톱층(52)은 상기 제2 전극(18)을 형성하기 전에 상기 반도체 적층체(L) 상에서 관통홀이 형성될 영역(Ha)에 배치될 수 있다. 상기 에칭 스톱층(52)은 관통홀에 의해 노출될 면적보다 큰 면적을 가질 수 있다. 상기 에칭 스톱층(52)은 상기 제2 전극(18)과 큰 선택비를 갖는 물질일 수 있다. 예를 들어, 상기 제2 전극(18)이 ITO인 경우에, 상기 에칭 스톱층(52)은 SiO2일 수 있다.
이어, 도10b에 도시된 바와 같이, 상기 제2 전극(18) 상에 평탄화층(53)을 형성하고, 상기 평탄화층(53) 상에 접합층(51)을 이용하여 상기 지지 기판(55)을 접합시킬 수 있다.
상기 평탄화층(53)은 상기 에칭 스톱층에 의해 굴곡진 제2 전극(18)의 표면을 평탄화하여 후속 접합공정에 유리한 평탄한 면을 제공할 수 있다. 본 실시예와 같이 플립칩 구조에서는 상기 평탄화층(53)은 투광성 물질이 사용될 수 있으며, 실리콘 산화물, 실리콘 질화물은 물론 다양한 경화성 수지를 사용할 수 있다. 필요에 따라, 평탄화를 위한 물질층을 형성한 후에, 폴리싱 공정을 적용하여 표면을 평탄화시킬 수 있다.
이와 달리, 상기 평탄화층(53)의 구성물질을 상기 지지 기판(55)과 접합가능한 물질로 선택함으로써 상기 지지 기판(55)을 별도의 접합층 없이 상기 평탄화층(53)에 직접 접합시킬 수 있다.
이어, 도10c에 도시된 바와 같이, 상기 반도체 적층체(L)로부터 상기 성장용 기판(11)을 제거하고, 상기 반도체 적층체(L)에 관통홀(H)을 형성할 수 있다.
본 기판 제거공정에서, 전기적 저항이 높은 버퍼층(12)이 기판(11)과 함께 제거될 수 있다. 상기 관통홀(H) 형성공정에서는, 상기 에칭 스톱층(52)을 이용하여 제2 전극(18)이 큰 손상 없이 노출될 수 있도록 에칭 깊이를 적절히 제어할 수 있다. 상기 반도체 적층체(L)의 에칭 깊이 오차를 고려하여, 반도체 적층체(L)의 에칭시에 제2 전극(18)을 보호하도록 에칭 스톱층(52)을 적절한 두께로 제공할 수 있다. 반도체 적층체(L)의 에칭을 완료한 후에, 후속 에칭 공정을 이용하여 상기 반도체 적층체(L) 에칭시에 상기 제2 전극(18)을 보호하던 에칭 스톱층(52)을 제거할 수 있다. 예를 들어, 상기 제2 전극(18)과 에칭 스톱층(52)을 각각 ITO와 SiO2로 형성한 경우에, ITO인 제2 전극(18)은 약 100Å∼1000Å의 두께를 가질 수 있으며, 에칭 스톱층(52)은 100Å∼1000Å이하의 두께를 가질 수 있다. 에칭 스톱층(52)을 제거하기 위한 후속 에칭 공정은 두 물질의 높은 식각비(예, 1:2)를 보장하는 BOE 에칭과 같은 공정을 이용하여 수행될 수 있다.
본 공정에서도 관통홀(H) 형성시에 소자를 분리하기 위한 영역을 함께 노출시켜 소자분리를 위한 트렌치(ISO)를 형성할 수 있다.
이어, 도10d에 도시된 바와 같이, 관통홀(H)에 의해 노출된 콘택 영역에서 상기 제2 전극(18)과 접속되도록 연결 전극(58)을 형성할 수 있다.
상기 연결 전극(58)은 반도체 적층체(L)의 제1 면에 연장되도록 형성될 수 있다. 상기 연결 전극(58) 중 상기 제1 면에 위치한 부분은 패드 영역으로 제공될 수 있다. 이러한 공정을 통해서, 상기 반도체 적층체(L)의 제1 면에 두 전극(17,18)과 관련된 패드 영역이 모두 마련될 수 있다. 구체적으로, 본 공정에서 상기 절연막(56)은 상기 연결 전극(58)이 상기 활성층(15) 및 제1 도전형 반도체층(14)과 접속되지 않도록 상기 관통홀(H)의 측벽을 따라 형성될 수 있다. 상기 절연막(56)은 상기 연결 전극(58) 중 상기 제1 면에 위치한 부분(58a)이 상기 제1 도전형 반도체층(14)과 접속되지 않도록 상기 제1 면까지 연장된 부분(56a)을 가질 수 있다. 또한, 본 공정에서 증착되는 절연막(56)은 소자(50)의 다른 측면에 함께 제공되어 페시베이션층으로 제공될 수도 있다.
다음으로, 도10e에 도시된 바와 같이, 도10d에 도시된 결과물을 개별 소자 단위로 분리시킴으로써 원하는 반도체 발광소자(50)를 얻을 수 있다.
도11은 본 발명의 또 다른 실시예로서, 플립칩 본딩된 반도체 발광소자의 일 예를 나타내는 측단면도이다.
도11을 참조하면, 본 실시예에 따른 플립칩 반도체 발광소자(60)는 반도체 적층체(L)와 제1 및 제2 전극(17,18) 및 지지 기판(65)을 포함할 수 있다.
본 실시예에서는, 앞선 실시예들과 유사하게, 상기 제1 및 제2 전극(17,18)은 상기 반도체 적층체(L)의 서로 대향하는 제1 및 제2 면에 배치될 수 있다. 상기 연결 전극(68)은 관통홀(H)을 통해 상기 제2 전극(18)에 전기적으로 연결되고 상기 반도체 적층체(L)의 제1 면까지 연장될 수 있다.
이와 같이, 상기 반도체 발광소자(60)는 상기 반도체 적층체(L)의 제1 면에 외부 회로와 연결하기 위한 두 전극을 위한 패드 영역을 갖는 플립칩 구조를 가질 수 있다. 패드 영역으로 제공되는 상기 제1 전극(17)과 상기 연결 전극(68)에 각각 도전성 범프(34)가 제공될 수 있다. 도11에 도시된 바와 같이, 상기 반도체 발광소자(60)는 도전성 범프(34)를 이용하여 회로 기판(31)의 제1 및 제2 회로패턴(32a,32b)에 각각 연결될 수 있다.
본 실시예에서, 상기 제1 전극(17)은 제2 도전형 반도체층(16)과 오믹 콘택을 가질 뿐만 아니라 높은 반사율을 갖는 전극물질을 포함할 수 있다. 다른 예에서는 상기 제1 전극(17)은 투광성 전극이 결합된 구조를 가질 수 있다. 상기 제2 전극(18)은 Ni/Au와 같은 투광성 금속 또는 ITO와 같은 투명 전도성 산화물 또는 질화물일 수 있다. 상기 지지 기판(65)은 글래스 기판 또는 투광성 폴리머 수지로 이루어진 기판일 수 있다.
상기 반도체 적층체(L)의 측면(S)을 둘러싸는 절연성 부재(63)를 더 포함할 수 있다. 상기 절연성 부재(63)는 상기 반도체 적층체(L)의 제2 면, 즉 제2 전극(18) 상에도 제공될 수 있다. 본 실시예에 채용된 절연성 부재(63)는 투광성 물질을 포함할 수 있다. 상기 절연성 부재(63)는 투광성 물질이 사용될 수 있으며, 실리콘 산화물, 실리콘 질화물 또는 다양한 경화성 수지를 사용할 수 있다. 예를 들어, 상기 절연성 부재(63)로는 TEOS, BPSG, SOG 또는 SOD 물질이 사용될 수 있다. 이러한 물질은 스핀 공정 또는 리플로우 공정을 이용하여 형성됨으로써 비교적 평탄한 상면을 제공할 수 있다. 상기 절연성 부재(63)는 상술된 평탄화층과 유사하게, 지지 기판과의 접합에 유리한 평탄화된 상면을 갖도록 평탄화에 필요한 공정이 추가적으로 적용될 수 있다. 또한, 상기 절연성 부재(63)는 제2 전극(18) 등을 위한 전극보호층으로 작용할 수 있다.
상기 절연성 부재(63)는 상기 지지 기판(65)과 접합가능한 물질로 채용함으로써 상기 반도체 적층체(L)와 상기 지지 기판(65)을 접합시킬 수 있다. 예를 들어, 상기 절연성 부재(63)는 BCB, DFR, 에폭시 및 실리콘 수지와 같은 다른 투광성 접합물질이 사용될 수도 있다. 특정 실시예에서, 상기 반도체 적층체의 측면을 둘러싸는 절연성 부재는 상기 지지 기판을 형성하는데 사용하는 물질을 이용하여 형성될 수 있다(도15 및 도16 참조).
본 실시예에 채용된 절연성 부재(63)는 반도체 적층체(L)를 보호하는 페시베이션층으로 제공될 수 있으며, 후속 공정에서 반도체 적층체(L)의 측면에 추가적인 페시베이션층 형성공정이 요구되지 않을 수 있다.
상기 연결 전극(68)은 외부 회로와 연결하기 위한 충분한 패드 면적을 확보하기 위해서, 상기 반도체 적층체(L)의 제1 면에 위치한 패드 영역(68a)은 상기 제1 전극(67) 상면의 일부 영역까지 위치하도록 연장될 수 있다. 상기 절연막(66)은 상기 연장된 패드 영역(68a)과 상기 제1 전극(17)이 서로 전기적으로 접속되지 않도록 그 사이에 연장된 부분(66a)을 가질 수 있다("I"로 표시된 영역 참고).
본 실시예는 다양한 형태로 변경되어 실시될 수 있다. 예를 들어, 상기 반도체 발광소자(60)는 상기 관통홀(H)에 대응되는 위치에 도6 또는 도9에 설명된 에칭 스톱층을 더 포함할 수 있다.
도11에 도시된 반도체 발광소자(60)는 성장용 기판의 제거 전에 반도체 적층체(L)를 소자 단위로 분리하고, 분리된 공간에 절연성 부재(63)를 적용함으로써 얻어질 수 있다. 구체적인 공정의 예는 도12a 내지 도12f를 참조하여 설명한다.
도12a에 도시된 바와 같이, 기판(11) 상에 성장된 반도체 적층체(L)에 소자 분리를 위한 트렌치(ISO)를 형성할 수 있다.
앞선 실시예들에서 설명된 바와 같이, 상기 기판(11) 상에 버퍼층(12)을 형성하고, 상기 버퍼층 상에 상기 반도체 적층체(L)를 형성할 수 있다. 다만, 앞선 실시예와 달리, 본 실시예에서는, 도12a에 도시된 소자 분리공정은 상기 기판(11)을 제거하기 전에 수행될 수 있다. 본 단계에서, 개별 소자 단위로 구분되도록 반도체 적층체(L)에 소자 분리를 위한 트렌치(ISO)를 형성할 수 있다. 본 공정은 기계적 절단, 화학적 식각 또는 플라즈마를 이용한 건식 식각을 이용하여 수행될 수 있다. 상기 반도체 적층체(L)의 결정과 사용되는 공정(예, 식각공정의 종류)에 따라 반도체 적층체의 측면은 경사진 측면이 될 수 있다. 예를 들어, 반도체 적층체(L)가 질화물 반도체인 경우에, 플라즈마를 이용한 건식 식각 공정 후에 얻어지는 측면을 경사진 측벽을 가질 수 있다.
이어, 도12b에 도시된 바와 같이, 상기 반도체 적층체(L)의 상면(즉, 제2 면)에 상기 제2 도전형 반도체층(16)에 접속된 제2 전극(18)을 형성할 수 있다.
상기 제2 전극(18)은 상기 제2 도전형 반도체층(16)과 넓은 콘택 면적을 갖도록 형성될 수 있다. 본 실시예와 같이, 상기 제2 전극(18)은 상기 제2 도전형 반도체층(16)의 상면의 전체 영역을 덮도록 형성될 수 있다. 상기 제2 전극(18)은 투명 전도성 산화물층 또는 질화물층일 수 있다. 예를 들어, 상기 투명 전도성 산화물층은 ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO, In4Sn3O12 또는 Zn(1-x)MgxO(0≤x≤1) 중 적어도 하나일 수 있다. 특정 예에서는, 상기 제2 전극(18)은 Ni/Au와 같은 투광성 금속층이나 그래핀을 포함할 수도 있다. 본 실시예에서는, 소자분리공정 후에 제2 전극 형성공정을 수행하는 예로 설명되었으나, 이와 달리 제2 전극 형성공정은 소자분리공정 전에 수행되고, 소자 분리공정에서 상기 제2 전극(18)도 소자 단위로 분리될 수 있다.
도12c에 도시된 바와 같이, 소자 단위로 분리된 반도체 적층체(L)에 절연성 부재(63)를 적용하고, 상기 절연성 부재(63) 상에 지지 기판(65)을 배치할 수 있다.
상기 절연성 부재(63)는 소자 분리용 트렌치(ISO)를 충전하면서 상기 반도체 적층체(L)의 상면을 덮도록 적용될 수 있다. 본 실시예에 채용된 절연성 부재(63)는 투광성 물질을 포함할 수 있다. 상기 절연성 부재(63)는 투광성 물질이 사용될 수 있으며, 실리콘 산화물, 실리콘 질화물 또는 다양한 경화성 수지를 사용할 수 있다. 본 공정은 스핀 공정 또는 리플로우 공정을 이용하여 수행될 수 있다. 예를 들어, 상기 절연성 부재(63)로는 TEOS, BPSG, SOG 또는 SOD 물질이 사용될 수 있다. 필요에 따라, 상기 절연성 부재(63)의 표면을 평탄화시키기 위한 공정이 추가적으로 수행될 수 있다.
상기 지지 기판(65)은 별도의 접합층을 이용하여 상기 절연성 부재(63)에 부착될 수 있으나, 상기 절연성 부재(63) 자체를 상기 지지 기판(65)과 접합가능한 물질로 채용함으로써 상기 반도체 적층체(L)와 상기 지지 기판(65)을 접합시킬 수 있다. 예를 들어, 상기 절연성 부재(63)는 BCB, DFR, 에폭시 및 실리콘 수지와 같은 다른 투광성 접합물질이 사용될 수도 있다.
이어, 도12d에 도시된 바와 같이, 상기 반도체 적층체(L)로부터 상기 성장용 기판(11)을 제거하고, 상기 반도체 적층체(L)에 관통홀(H)을 형성할 수 있다.
본 단계에서 전기적 저항이 높은 버퍼층(12)이 기판(11)과 함께 제거될 수 있다. 관통홀 형성공정은 반도체 적층체(L)를 선택적으로 제거하는 공정에 의해 수행될 수 있다. 이러한 선택적인 제거공정은 기계적 절단, 화학적 식각 또는 플라즈마를 이용한 건식 식각을 이용하여 수행될 수 있다. 본 공정에서 형성된 관통홀(H)에 의해 제2 전극(18)의 일부 영역이 노출될 수 있다. 상기 제2 전극(18)의 노출된 영역은 콘택 영역(도12e의 "C")으로 제공될 수 있다.
이어, 도12e에 도시된 바와 같이, 관통홀(H)에 의해 노출된 콘택 영역에서 상기 제2 전극(18)과 접속되도록 연결 전극(68)을 형성할 수 있다.
상기 연결 전극(68)은 반도체 적층체(L)의 제1 면에 연장되도록 형성될 수 있다. 상기 연결 전극(68) 중 상기 제1 면에 위치한 부분(68a)은 패드 영역으로 제공될 수 있다. 상기 절연막(66)은 상기 연결 전극(68)이 상기 활성층(15) 및 제1 도전형 반도체층(14)과 접속되지 않도록 상기 관통홀(H)의 측벽과 상기 제1 면의 일부 영역에 걸쳐 형성될 수 있다. 이러한 공정을 통해서, 상기 반도체 적층체(L)의 제1 면에 두 전극(17,18)과 관련된 패드 영역이 모두 마련될 수 있다.
본 실시예에서, 상기 연결 전극(68) 중 패드 영역(68a)은 상기 제1 전극(17)의 일부 영역까지 연장되며, 상기 절연막(66)은 상기 연결 전극(68)의 패드 영역(68a)과 상기 제1 전극(17)이 전기적으로 절연되도록 상기 제1 전극(17) 상으로 연장된 부분(66a)을 가질 수 있다. 또한, 본 공정에서 증착되는 절연막(66)은 소자(60)의 다른 측면에 함께 제공되어 페시베이션층으로 제공될 수도 있다.
다음으로, 도12f에 도시된 바와 같이, 도12e에 도시된 결과물을 개별 소자 단위로 분리시킴으로써 원하는 반도체 발광소자(60)를 얻을 수 있다.
도13은 본 발명의 일 실시예에 따른 플립칩 본딩된 반도체 발광소자를 나타내는 측단면도이다.
도13을 참조하면, 본 실시예에 따른 플립칩 반도체 발광소자(70)는 반도체 적층체(L)와 제1 및 제2 전극(17,18) 및 지지 기판(75)을 포함할 수 있다.
본 실시예에서는, 앞선 실시예들과 유사하게, 상기 제1 및 제2 전극(17,18)은 상기 반도체 적층체(L)의 서로 대향하는 제1 및 제2 면에 배치될 수 있다. 상기 연결 전극(78)은 상기 반도체 적층체(L)의 제2 면에 위치한 제2 전극(18)에 접속되어 상기 반도체 적층체(L)의 제1 면으로 연장된다. 본 실시예에서 채용된 연결 전극(78)은 앞선 실시예들과 달리, 반도체 적층체(L)의 측면을 따라 배치될 수 있다. 상기 연결 전극(78)은 반도체 적층체의 측면에 배치된 제1 연결 전극(78a)과 제1 면에 위치하며 패드영역으로 제공되는 제2 연결 전극(78b)으로 구분될 수 있다. 이와 같이, 본 실시예에서는, 관통홀을 이용하지 않고 반도체 적층체(L)의 측면을 이용하여 형성할 수 있다.
상기 연결 전극(78)은 외부 회로와 연결하기 위한 충분한 패드 면적을 확보하기 위해서, 상기 반도체 적층체(L)의 제1 면에 위치한 제2 연결 전극(78b)은 상기 제1 전극(77) 상면의 일부 영역까지 연장되어 패드 영역을 확장시킬 수 있다. 절연막(76)은 상기 반도체 적층체의 측면에 배치된 제1 절연막(76a)과 상기 반도체 적층체(L)의 제1 면에 배치된 제2 절연막(76b)으로 구분될 수 있다. 상기 제1 절연막()은 상기 제1 연결 전극과 반도체 적층체(L) 사이의 원하지 않는 접속을 방지하며, 상기 제2 절연막(76b)은 상기 제2 연결 전극(78a)이 상기 제1 도전형 반도체층(14)은 물론 상기 제1 전극(17)이 서로 전기적으로 접속되지 않도록 형성될 수 있다("I"로 표시된 영역 참고).
이와 같이, 상기 반도체 발광소자(70)는 상기 반도체 적층체(L)의 제1 면에 외부 회로와 연결하기 위한 두 전극을 위한 패드 영역을 갖는 플립칩 구조를 가질 수 있다. 패드 영역으로 제공되는 상기 제1 전극(17)과 상기 연결 전극(78)에 각각 도전성 범프(34)가 제공될 수 있다. 도13에 도시된 바와 같이, 상기 반도체 발광소자(70)는 도전성 범프(34)를 이용하여 회로 기판(31)의 제1 및 제2 회로패턴(32a,32b)에 각각 연결될 수 있다.
상기 반도체 적층체(L)의 측면(S)을 둘러싸는 절연성 부재(73)를 더 포함할 수 있다. 상기 절연성 부재(73)는 상기 반도체 적층체(L)의 제2 면, 즉 제2 전극(18) 상에도 제공될 수 있다. 본 실시예에 채용된 절연성 부재(73)는 앞선 실시예(도11)에 설명된 절연성 부재와 동일하거나 유사한 물질이 사용될 수 있다.
도13에 도시된 반도체 발광소자(70)의 제조방법은 도14a 내지 도14g를 참조하여 설명될 수 있다.
도14a에 도시된 바와 같이, 소자 단위로 분리된 반도체 적층체(L)의 측면에 제1 절연막(76a)을 형성할 수 있다.
본 절연막 형성 공정은, 반도체 적층체(L)의 소자분리 공정(도13a 참조)와 제2 전극 형성공정(도13b 참조)이 수행된 후에 적용되는 공정으로 이해할 수 있다. 상기 제1 절연막(76a)은 소자 단위로 분리된 반도체 적층체(L)의 제1 면에 전체적으로 증착하고, 상기 제2 전극(18)의 상면과 소자분리영역의 콘택영역(C')으로부터 상기 절연막을 선택적으로 제거할 수 있다.
이어, 도14b에 도시된 바와 같이, 상기 반도체 적층체(L)의 측면에 따라 상기 제1 연결 전극(78a)을 형성할 수 있다.
상기 제1 연결 전극(78a)은 상기 반도체 적층체(L)의 제2면에 위치한 제2 전극(18)에 연결되고 상기 반도체 적층체(L)의 측면을 따라 상기 반도체 적층체(L) 사이의 콘택 영역(C)까지 연장되도록 형성될 수 있다.
이어, 도14c에 도시된 바와 같이, 소자 단위로 분리된 반도체 적층체(L)에 절연성 부재(73)를 적용하고, 상기 절연성 부재(73) 상에 지지 기판(75)을 배치할 수 있다.
앞선 실시예와 유사하게, 상기 절연성 부재(73)는 소자 분리용 트렌치(ISO)를 충전하면서 상기 반도체 적층체(L)의 상면을 덮도록 적용될 수 있다. 상기 지지 기판(75)의 접합공정은 별도의 접합층을 이용할 수도 있으나, 필요에 따라 상기 절연성 부재(73) 자체를 상기 지지 기판(75)과 접합가능한 물질로 채용함으로써 수행될 수 있다.
다음으로, 도14d에 도시된 바와 같이, 상기 반도체 적층체(L)로부터 상기 성장용 기판(11)을 제거하고, 상기 반도체 적층체(L)의 제1 면에 제1 전극(17)과 제2 연결 전극(78b)을 형성할 수 있다.
본 단계에서 전기적 저항이 높은 버퍼층(12)이 기판(11)과 함께 제거되어 상기 반도체 적층체(L)의 제2 면(즉, 제1 도전형 반도체층(14))이 노출될 수 있다. 상기 반도체 적층체(L)의 제2 면에 상기 제1 도전형 반도체층(14)에 접속되도록 제1 전극(17)을 형성할 수 있다. 본 실시예와 같이, 플립칩 구조인 경우에, 상기 제1 전극(17)은 고반사율을 갖는 오믹콘택 구조가 사용될 수 있다. 이어, 상기 제1 전극(17)의 형성 후에 상기 제2 절연막(76b)과 상기 제2 연결 전극(78b)을 형성할 수 있다. 상기 기판의 제거과정에서 상기 제1 연결 전극(78a) 중 콘택영역(C)에 위치한 부분이 노출될 수 있다. 상기 제1 연결 전극(78a)의 노출영역만이 패드 영역으로 제공될 수 있으나, 본 실시예와 같이, 충분한 패드 면적을 확보하기 위해서 상기 제2 연결 전극(78b)을 추가로 형성할 수 있다. 상기 제2 연결 전극(78b)은 상기 제1 연결 전극(78a)의 노출영역에 접속되도록 상기 반도체 적층체(L)의 제1 면에 형성되며, 본 실시예와 같이, 상기 제1 전극(L)의 일부 영역까지 연장되어 패드영역을 추가적으로 확장시킬 수 있다.
다음으로, 도14e에 도시된 바와 같이, 도14d에 도시된 결과물을 개별 소자 단위로 분리시킴으로써 원하는 반도체 발광소자(70)를 얻을 수 있다.
도15는 본 발명의 일 실시예에 따른 플립칩 본딩된 반도체 발광소자를 나타내는 측단면도이다.
도15에 도시된 반도체 발광소자는 도13에 도시된 반도체 발광소자의 전극구조와 동일한 전극구조를 갖는다. 다만, 앞선 실시예들과 달리, 본 실시예에 채용된 지지 기판은 형광체 또는 양자점과 같은 파장변환물질(P)가 함유된 투광성 수지로 이루어진 지지체(85)일 수 있다. 상기 투광성 수지로는 실리콘 수지, 에폭시 수지와 같은 경화성 수지가 사용될 수 있다. 앞선 실시예에서 도14c의 단계를 파장변환물질(P)이 혼합된 투광성 액상 수지를 상기 반도체 적층체에 적용하고, 이를 경화시키는 공정으로 대체함으써 도15에 도시된 반도체 발광소자(80)를 제조할 수 있다. 본 실시예에 채용된 지지체(85)는 앞선 실시예들에서 다른 지지 기판을 대체하여 적용될 수 있다. 이러한 지지체(85)는 별도의 접합층 없이 제2 전극(18) 상에 접합될 수 있다. 또한, 본 실시예와 같이, 액상 수지로 반도체 적층체에 적용되지 않고, 미리 지지체로 성형한 후에 경화 또는 반경화된 상태에서 반도체 적층체에 적용될 수도 있다.
상기 지치체(85)는 폴리머 계열의 수지로 예시되어 있으나, 글래스와 같은 다른 투광성 물질을 사용할 수 있다. 예를 들어, 글래스 기판인 경우에, 글래스 조성에 형광체와 같은 파장변환물질를 혼합하고 이를 저온 소성함으로써 형광체가 함유된 글래스 기판을 제조할 수 있다.
본 실시예에 채용가능한 형광체 또는 양자점(QD)는 다양한 조성 및 파장특성을 가질 수 있다. 형광체로는 세라믹 형광체로서 아래와 같은 산화물계, 실리케이트계, 질화물계, 플루오라이드(fluoride)계 형광체가 사용될 수 있다.
산화물계 : 황색 및 녹색 Y3Al5O12:Ce, Tb3Al5O12:Ce, Lu3Al5O12:Ce
실리케이트계 : 황색 및 녹색 (Ba,Sr)2SiO4:Eu, 황색 및 등색 (Ba,Sr)3SiO5:Ce
질화물계 : 녹색 β-SiAlON:Eu, 황색 La3Si6N11:Ce, 등색 α-SiAlON:Eu, 적색 CaAlSiN3:Eu, Sr2Si5N8:Eu, SrSiAl4N7:Eu, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4) (단, 여기서 Ln은 IIIa 족 원소 및 희토류 원소로 이루어지는 군에서 선택되는 적어도 한 종의 원소이고, M은 Ca, Ba, Sr 및 Mg로 이루어지는 군에서 선택되는 적어도 한 종의 원소일 수 있다.)
플루오라이드계 : KSF계 적색 K2SiF6:Mn4 +, K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4+
형광체 조성은 기본적으로 화학양론(Stoichiometry)에 부합하여야 하며, 각 원소들은 주기율표상 각 족들 내 다른 원소로 치환이 가능하다. 예를 들어 Sr은 알카리토류(II)족의 Ba, Ca, Mg 등으로, Y는 란탄계열의 Tb, Lu, Sc, Gd 등으로 치환이 가능하다. 또한, 활성제인 Eu 등은 원하는 에너지 준위에 따라 Ce, Tb, Pr, Er, Yb 등으로 치환이 가능하며, 활성제 단독 또는 특성 변형을 위해 부활성제 등이 추가로 적용될 수 있다.
또한, 형광체 대체 물질로 양자점 등의 물질들이 적용될 수 있으며, 형광체와 양자점을 혼합 또는 단독으로 사용될 수 있다.
양자점은 CdSe, InP 등의 코어(Core)(3~10nm)와 ZnS, ZnSe 등의 셀(Shell)(0.5 ~ 2nm) 및 코어와 쉘의 안정화를 위한 리간드(ligand)의 구조로 구성될 수 있으며, 사이즈에 따라 다양한 컬러를 구현할 수 있다.
아래 표 1은 UV LED 칩(200 ~ 440nm) 또는 청색 LED 칩(440 ~ 480nm)을 사용한 백색 발광소자의 응용분야별 형광체 종류이다.
용도 형광체
LED TV BLU β-SiAlON:Eu2 +, (Ca, Sr)AlSiN3:Eu2 +, La3Si6N11:Ce3 +, K2SiF6:Mn4 +, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +
조명 Lu3Al5O12:Ce3 +, Ca-α-SiAlON:Eu2 +, La3Si6N11:Ce3 +, (Ca, Sr)AlSiN3:Eu2 +, Y3Al5O12:Ce3+, K2SiF6:Mn4 +, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +
Side View
(Mobile, Note PC)		 Lu3Al5O12:Ce3 +, Ca-α-SiAlON:Eu2 +, La3Si6N11:Ce3 +, (Ca, Sr)AlSiN3:Eu2+, Y3Al5O12:Ce3 +, (Sr, Ba, Ca, Mg)2SiO4:Eu2 +, K2SiF6:Mn4+, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4+, NaYF4:Mn4 +, NaGdF4:Mn4 +
전장
(Head Lamp, etc.)		 Lu3Al5O12:Ce3 +, Ca-α-SiAlON:Eu2 +, La3Si6N11:Ce3 +, (Ca, Sr)AlSiN3:Eu2 +, Y3Al5O12:Ce3+, K2SiF6:Mn4 +, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +
이와 같이, 형광체 또는 양자점과 같은 다양한 종류의 파장변환물질이 활성층으로부터 생성된 광을 변환하는데 사용될 수 있다. 나아가, 이러한 파장변환물질을 이용하여 최종 방출광으로 백색광을 구현할 수도 있다. 본 실시예는 칩에서 구현된 형태로 예시되어 있으나, 칩을 포함한 패키지 레벨에서 구현될 수 있다(도26 및 도27 참조)
도16a 내지 도16c는 본 발명의 다양한 실시예에 따른 플립칩 본딩 반도체 발광소자를 나타내는 측단면도이다.
도16a 내지 도16c에 도시된 반도체 발광소자들(10a,10b,10c)은 광추출효율을 개선하기 위한 요철구조를 각각 다른 위치의 계면에 도입한 예로서, 도4에 도시된 반도체 발광소자에서 일부 구성을 변경한 예로 이해할 수 있다.
도16a에 도시된 반도체 발광소자(10a)는 광방출면에 요철(T1)이 형성된 지지기판(25')을 포함한다. 상기 지지 기판(25')의 요철(T1)은 반도체 적층체에 접합되기 전 또는 후에 형성될 수 있다.
도16b에 도시된 반도체 발광소자(10b)는 지지 기판(25")과 상기 지지 기판(25")을 접합시키는 접합층(21')을 포함하며, 광추출효율을 개선하기 위한 요철(T2)은 상기 지지 기판(25")과 상기 접합층(21')의 계면에 제공될 수 있다. 이는 상기 지지 기판(25")의 접합면에 미리 요철을 형성한 후에 접합층(21')이 경화되기 전에 상기 지지 기판(25")을 접합층(21')에 접합시킴으로써 얻어질 수 있다.
도16c에 도시된 반도체 발광소자(10c)에서는, 반사 전극으로 제공되는 제1 전극(17')과 상기 제1 도전형 반도체층(14')의 계면에 요철구조(T3)를 도입할 수 있다. 이는 상기 제1 도전형 반도체층(14')의 표면에 요철구조(T3)를 형성한 후에 제1 전극(17')을 증착함으로써 얻어질 수 있다. 상기 제1 도전형 반도체층(14')의 요철구조(T3)는 성장용 기판을 분리하는 과정에서 수행되거나, 성장용 기판을 분리한 후에 추가적인 식각공정을 이용하여 형성될 수 있다.
상술된 실시예에서 제시된 요철구조 외에도, 서로 다른 굴절률을 갖는 두 층의 계면에 도입되어 구현될 수 있다. 예를 들어, 제2 전극(18)이 ITO와 같은 투광성 전극인 경우에, 상기 투광성 전극의 표면에 추가적인 요철구조를 도입할 수도 있다.
상술된 실시예는 플립칩 반도체 발광소자로 예시되어 있으나, 지지 기판이 실장면을 제공하는 칩 구조(와이어 연결)로 구현될 수도 있다. 도17 내지 도21는 본 발명의 다양한 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도17에 도시된 바와 같이, 반도체 발광소자(10')는 반도체 적층체(L)의 제1 면에서의 전극 배열이 상이한 점을 제외하고, 도1에 도시된 반도체 발광소자(10)와 유사한 구조를 갖는다. 본 실시예에 채용된 전극 배열은 상기 제1 면을 통해서 광이 원활하게 추출되도록 변경될 수 있다. 상기 제1 전극(17')은 상기 반도체 적층체(L)의 제1 면의 일부 영역에 형성되며, 상기 연결 전극(28') 중 제1 면에 위치한 영역은 도1에 도시된 연결 전극의 패드영역에 비해 작을 수 있다.
본 실시예에서, 상기 제2 전극(18)은 ITO와 같은 투광성 전극이며, 상기 지지 기판(25)도 글래스 기판과 같은 투광성 기판일 수 있다. 이 경우에, 반도체 발광 소자(10')에서 방출되는 광은 상면(즉, 반도체 적층체의 제1 면)뿐만 아니라 소자의 측면으로도 추출될 수 있다. 이와 달리, 상기 제2 전극(18)은 고반사성 전극으로 구성할 수 있다. 예를 들어, 상기 제2 전극(18)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있다. 이 경우에 상기 지지 기판(25)으로는 비투광성 기판을 사용할 수도 있다.
본 실시예에 따른 반도체 발광소자의 제조공정은 도5a 내지 도5g에 도시된 공정을 참조하여 설명될 수 있다. 다만, 상기 제1 면에서의 전극 배열과 관련된 공정(도5f)은 도17에 도시된 전극배열을 갖도록 변경되어 수행될 수 있다.
도18 및 도19에 도시된 반도체 발광소자(40',50')는 에칭 스톱층을 채용한 예로서, 반도체 적층체(L)의 제1 면에서의 전극 배열이 상이한 점을 제외하고, 각각 도6 및 도9에 도시된 반도체 발광소자(40,50)와 유사한 구조를 갖는다.
이와 유사하게, 도20 및 도21에 도시된 반도체 발광소자(60',70')는 기판 제거 전에 소자 분리공정을 적용한 예로서, 반도체 적층체(L)의 제1 면에서의 전극 배열이 상이한 점을 제외하고, 각각 도11 및 도13에 도시된 반도체 발광소자(60,70)와 유사한 구조를 갖는다.
도18 내지 도21에 도시된 반도체 발광소자에 채용된 전극 배열은, 앞선 실시예(도17)에서 설명된 바와 같이, 상기 제1 면을 통해서 광이 원활하게 추출되도록 변경될 수 있다. 상기 제1 전극(17')은 상기 반도체 적층체(L)의 제1 면의 일부 영역에 형성되며, 상기 연결 전극 중 제1 면에 위치한 영역은 상대적으로 작은 면적을 가질 수 있다. 본 실시예에 따른 반도체 발광소자의 제조공정은 상기 제1 면에서의 전극 배열과 관련된 공정만을 제외하고, 해당 반도체 발광소자의 제조공정이 유사하게 적용될 수 있다.
도22a 내지 도22g는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이며, 도23a 내지 도23d는 각 공정에 사용되는 마스크 패턴을 나타내는 평면도이다.
우선, 도22a에 도시된 바와 같이, 상기 반도체 적층체(L)에 배치된 제2 전극(18) 상에 금속 전극(102)을 형성할 수 있다. 본 공정에서, 상기 금속 전극(102)은 후속 공정에서 반도체 적층체가 제거될 영역에 위치하도록 형성될 수 있다. 상기 금속 전극(102)은 상기 제2 전극(18)과 큰 선택비를 갖는 물질일 수 있다. 예를 들어, 상기 제2 전극(18)은 투광성 전극으로서, ITO와 같은 전도성 산화물일 수 있다. 상기 금속 전극(102)은 Al, Au, Ag, Ti, TiW과 같은 금속 물질일 수 있다.
도23a에 도시된 마스크(M1)는 본 전극 형성공정에 사용가능한 마스크를 예시한다. 도23a에 도시된 바와 같이, 상기 마스크(M1)는 상기 금속 전극(102)을 위한 패턴(102')뿐만 아니라, 상기 금속 전극 패턴(102')으로부터 연장된 복수의 전극지를 위한 패턴(104')을 포함할 수 있다. 이러한 복수의 전극지는 상기 제1 전극(102)에서 균일한 전류 분산을 보장할 수 있다. 상기 복수의 전극지는 상기 금속 전극(102)과 동일한 물질을 이용하여 증착될 수 있다.
이어, 도22b에 도시된 바와 같이, 상기 금속 전극(102)이 배치된 제2 전극(18) 상에 지지 기판(105)을 제공할 수 있다.
본 공정은 상기 제2 전극(18) 상에 평탄화층(103)을 형성하는 과정과, 상기 평탄화층(103)에 상기 지지 기판(105)을 접합시키는 과정을 수행될 수 있다.
본 실시예와 같이, 상기 평탄화층(103)은 상기 금속 전극(102)에 의한 굴곡을 해소하고 후속 접합공정에 유리한 평탄한 면을 제공할 수 있다. 상기 평탄화층(103)은 투광성 물질이 사용될 수 있으며, 실리콘 산화물, 실리콘 질화물은 물론 다양한 경화성 수지를 사용할 수 있다. 예를 들어, 상기 평탄화층(103)으로는 TEOS, BPSG, SOG 또는 SOD와 같은 물질이 사용될 수 있다. 이러한 물질은 가공시 유동성을 가지므로, 스핀 공정 또는 리플로우 공정을 이용하여 비교적 평탄한 표면을 갖는 층을 제공할 수 있다. 이와 달리 또는 이와 결합하여, 평탄화를 위한 물질층을 형성한 후에, 폴리싱 공정을 적용하여 표면을 평탄화함으로써 원하는 평탄화층(103)을 형성할 수 있다.
본 공정에서는 상기 지지 기판(105)을 별도의 접합층 없이 상기 평탄화층(103)에 직접 접합시킨 것으로 도시하였으나, 필요에 따라, 상기 지지 기판(105)은 별도의 접합층을 이용하여 상기 평탄화층(103)에 접합될 수 있다.
다음으로, 도22c에 도시된 바와 같이, 상기 반도체 적층체(L)로부터 상기 성장용 기판(11)을 제거하고, 상기 반도체 적층체(L)의 제1면에 요철(T)을 형성할 수 있다.
본 기판 제거 공정은 레이저 리프트 오프 공정, 기계적 연마 공정 또는 화학적 식각과 같은 공정을 이용하여 수행될 수 있다. 본 공정에서, 전기적 저항이 높은 버퍼층(12)은 본 제거공정에서 기판과 함께 제거될 수 있다. 본 제거공정에 의해 반도체 적층체(L)의 제1 면, 즉 제1 도전형 반도체층(14)의 표면이 노출될 수 있다. 상기 제1 도전형 반도체층(14)의 표면에 요철(T)을 형성할 수 있다.
도23b에 도시된 마스크(M2)는 요철 형성 공정에 사용가능한 마스크를 예시한다. 상기 마스크(M2)는 반도체 적층체(L)의 제1 면에 요철(P)을 형성한 후에 전극 형성영역에 요철을 제거하기 위한 마스크일 수 있다. 상기 마스크(M2)는 전극형성영역(P1,P2)을 정의하며, 상기 전극형성영역은 제1 전극 패드 패턴(P1)과 그로부터 연장된 2개의 전극지 패턴(P1')을 포함한다. 본 실시예와 같이, 2개의 전극지 패턴(P1')은 도23a에 예시된 전극지 패턴(102')과 중첩되지 않도록 배치되어 전류 크라우딩(current crowding)을 저감시킬 수 있다.
이어, 도22d에 도시된 바와 같이, 상기 반도체 적층체(L)의 일부 영역을 제거하여 상기 금속 전극(102)의 일부 영역을 노출시킬 수 있다.
본 공정에 의해서 상기 제2 전극(18)을 위한 콘택 영역(C)이 마련될 수 있다. 즉, 상기 금속 전극(102)의 일부 영역을 노출되며, 상기 금속 전극(102)의 다른 일부 영역은 상기 제2 전극(18)에 접속된 상태를 유지할 수 있다. 상기 금속 전극(102)의 일부 영역은 패드 형성영역으로 제공될 수 있다. 도23c에 도시된 마스크(M3)은 양 코너의 콘택 영역(C)을 마련하기 위한 오픈 영역을 갖는 마스크가 도시되어 있다.
본 실시예에서, 상기 금속 전극(102)은 상기 제2 전극(18)에 비해 낮은 식각률을 가지므로, 상기 제2 전극(18)이 얇은 두께를 갖더라도 반도체 적층체(L)가 제거된 영역에서 상기 금속 전극(102)이 안정적으로 제공될 수 있다. 상기 금속 전극(102)의 일면은 상기 제2 전극에 접속된 영역을 가지며, 상기 금속 전극(102)의 다른 면은 상기 지지 기판(본 실시예에서는, 평탄화층(103))에 매립된 상태일 수 있다.
다음으로, 도22e에 도시된 바와 같이, 상기 제1 도전형 반도체층(14)의 일 영역과, 패드가 형성될 콘택 영역(C)에 위치한 금속 전극(102) 상에 제1 및 제2 전극 패드(107,108)를 형성할 수 있다.
도23d에는 본 공정에서 사용가능한 마스크(M3)가 도시되어 있다. 상기 마스크(M3)는 제1 전극패드(107)을 위한 패턴(P1)과 제2 전극 패드(108)를 위한 패턴(P2)을 갖는다. 또한, 상기 마스크는 상기 제1 전극 패드(P1)로부터 연장된 전극지 패턴(P1')을 구비한다. 상기 마스크(M3)를 이용하여 상기 제1 도전형 반도체층(14)의 일 영역에 제1 전극패드(107)와 그로부터 연장된 전극지를 형성할 수 있으며, 금속 전극(102) 중 콘택 영역(C)에 위치한 영역 상에 제2 전극 패드(108)를 형성할 수 있다.
다음으로, 도22f에 도시된 바와 같이, 도22e에 도시된 결과물을 개별 소자 단위로 분리시킴으로써 원하는 반도체 발광소자(100)를 얻을 수 있다.
도22f에 도시된 반도체 발광소자(100)에서, 상기 지지 기판(105)의 상면(평탄화층(103)에 의해 제공되는 면)은 콘택 영역(C)을 제공하는 제1 영역과, 상기 반도체 적층체(L)가 위치한 제2 영역으로 구분될 수 있다. 상기 제1 전극패드(107)는 상기 제1 도전형 반도체층(14) 상에 배치될 수 있다. 상기 제2 도전형 반도체층(16)과 상기 지지 기판(105) 사이에 배치된 제2 전극(18)은, 상기 제1 영역까지 연장되어 전극 패드를 제공할 수 있다. 본 실시예에서는, 상기 제1 영역에서 상기 제2 전극(18)이 제거되어 상기 금속 전극(105)만이 노출된 형태로 예시되어 있으나, 식각 진행정도에 따라 상기 제2 전극(18)의 일부가 상기 제1 영역에 잔류할 수도 있다.
본 실시예에서, 상기 지지 기판(105)은 투광성 기판을 포함하며, 상기 제2 전극(18)은 투광성 전극을 포함할 수 있다. 상기 제2 전극(18)은 상기 제2 도전형 반도체층(16)과 상기 지지 기판(15) 사이에 위치한 투광성 전극과, 상기 투광성 전극과 연결되어 상기 제1 영역에 위치하는 금속 전극(102)과, 상기 금속 전극(102) 상에 위치한 제2 전극 패드(108)를 포함할 수 있다.
본 실시예는, 플립칩 구조의 반도체 발광소자는 물론, 플립칩 구조와 실장방향이 반대인, 반도체 적층체가 상면을 향하는 구조의 반도체 발광소자에도 적용될 수 있다.
도24a 내지 도24f는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도24a에 도시된 바와 같이, 성장용 기판(11) 상에 복수의 발광소자를 위한 반도체 적층체(L)를 형성할 수 있다.
상기 반도체 적층체는 제1 도전형 반도체층(14), 활성층(15) 및 제2 도전형 반도체층(16)을 포함할 수 있다. 상기 성장용 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 반도체 적층체(L)는 질화물 반도체일 수 있다. 상기 반도체 적층체(L)는 상기 기판(11) 상에 형성된 버퍼층(12) 상에 형성될 수 있다.
이어, 도24b에 도시된 바와 같이, 임시 기판(111)에 상기 반도체 적층체(L)의 상면(즉, 제2 면)를 접합시키고 상기 성장용 기판(11)을 제거할 수 있다.
상기 임시 기판(111)으로는 다양한 형태의 지지체가 사용될 수 있으며, 글루와 같은 접합물질을 이용하여 상기 반도체 적층체(L)를 상기 임시 기판(111)에 접합시킬 수 있다. 상기 임시 기판(111)에 접합된 상태에서, 성장용 기판(11)을 분리하는 공정을 실시할 수 있다. 도5d에서 설명된 다양한 제거공정이 사용될 수 있다.
다음으로, 도24c에 도시된 바와 같이, 상기 반도체 적층체(L)의 하면(즉, 제1 면)에 지지 기판(115)을 접합시키고 상기 반도체 적층체(L)로부터 상기 임시 기판(111)을 제거할 수 있다.
상기 지지 기판(115)은 글래스 기판일 수 있다. 본 실시예와 같이, 상기 지지 기판은 접합층(113)을 이용하여 접합될 수 있다. 예를 들어, 본 접합공정은 반도체 적층체(L)의 하면에 BCB와 같은 접합 물질을 스핀 코팅과 같은 공정으로 도포하고, 글래스 기판을 접합시킨 후에 열처리함으로써 수행될 수 있다. 도5c에서 설명된 다양한 형태의 접합공정이 사용될 수 있다. 필요에 따라, 상기 접합층(113)을 제공하기 전에, 상기 반도체 적층체(L)의 하면에 평탄화층을 추가로 도입할 수 있다. 상기 지지 기판(115)이 접합된 상태에서 임시 기판을 제거할 수 있다. 앞서 설명한 바와 같이, 글루를 이용하여 접합시킨 경우에 간단한 열처리를 통해서 상기 반도체 적층체(L)로부터 상기 임시 기판(111)을 제거할 수 있다.
이어, 도24d에 도시된 바와 같이, 상기 반도체 적층체(L)의 상면(즉, 제2 면)에 상기 제2 도전형 반도체층(16)에 접속된 제2 전극(118)을 형성할 수 있다.
상기 제2 전극(118)은 ITO와 같은 투광성 전극일 수 있다. 상기 제2 전극(118)은 상기 제2 도전형 반도체층(16)과 넓은 콘택 면적을 갖도록 상기 제2 도전형 반도체층(16)의 상면의 전체 영역에 걸쳐 형성될 수 있다.
다음으로, 도24e에 도시된 바와 같이, 제1 도전형 반도체층(14)의 일부 영역(ME)이 노출되도록 제2 도전형 반도체층(16)과 활성층(15)의 일부 영역을 제거할 수 있다.
본 공정은 반도체 적층체(L)를 선택적으로 제거하는 공정으로 수행될 수 있다. 이러한 선택적인 제거공정은 기계적 절단, 화학적 식각 또는 플라즈마를 이용한 건식 식각을 이용하여 수행될 수 있다.
이어, 도24f에 도시된 바와 같이, 상기 제1 도전형 반도체층(14)의 노출된 영역과 상기 제2 도전형 반도체층(16) 상에 각각 제1 및 제2 전극패드(119a,119b)를 형성할 수 있다.
상술된 실시예들에 채용된 성장용 기판은 실리콘 기판일 수 있다. 실리콘 기판일 경우에 버퍼층은 다양한 구조를 가질 수 있다. 실리콘 기판이 질화물 단결정 성장용 기판(11)으로 사용될 경우에, 실리콘의 (111) 면이 결정 성장면으로 사용될 수 있으며, 버퍼층은 AlN 핵성장층과, Al이 함유된 질화물 결정으로 이루어진 격자 완충층을 포함할 수 있다. 상기 버퍼층 외에도, 실리콘 기판과 질화물 단결정의 열팽창계수 차이로 인한 응력 보상하기 위해서, 추가적인 응력 보상층이 사용될 수 있다.
도25a 내지 도25d는 실리콘 기판을 이용한 질화물 반도체 성장 공정에서 사용될 수 있는 버퍼층 및 응력 보상층의 구조의 다양한 예를 나타내는 단면도이다.
도25에 도시된 바와 같이, 실리콘 기판(201) 상에는 버퍼층(210), 응력 보상층(220) 및 질화물 반도체 적층체(L)가 순차적으로 배치될 수 있다.
상기 실리콘 기판(201)은 실리콘 물질로만 이루어진 기판뿐만 아니라, 부분적으로 실리콘 물질을 포함한 기판을 포함할 수 있다. 예를 들어, 실리콘 온 절연체(SOI) 기판도 사용될 수 있다. 상기 실리콘 기판(201)의 상면은 (111)면일 수 있다.
상기 버퍼층(210)은 상기 실리콘 기판(201) 상에 배치된 핵성장층(212)과 상기 핵성장층(212) 상에 배치된 격자 완충층(214)을 포함할 수 있다. 상기 핵성장층(212)은 AlN일 수 있다. 상기 핵성장층(212)은 멜트-백(melt back) 현상을 방지하도록 제공될 수 있다. 또한, 상기 핵성장층(212)은 결정 성장에 유리하도록 젖음성이 향상된 성장면을 제공할 수 있다. 예를 들어, 상기 핵성장층(212)은 수십 내지 수백 ㎚의 크기를 가질 수 있다.
상기 격자 완충층(214)은 관통 전위을 벤딩(bending)시켜 결함을 감소시킬 수 있다. 상기 격자 완충층(214)의 두께가 클수록 후속 성장될 제1 질화물 반도체층(221)에서의 압축응력 완화(compressive stree relaxation)가 감소되고 결함도 감소될 수 있다. 상기 격자 완충층(214)의 두께는 수백 ㎚ 내지 수 ㎛ 두께를 가질 수 있다.
상기 격자 완충층(214)은 단일 조성을 가질 수도 있으나, 도25a에 도시된 바와 같이, 격자 완충층(214)은 AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1)인 그레이드층일 수 있다. 본 실시예에 채용된 그레이드 구조는 복수의 층(214-1,214-2,...214-n)을 포함하며, 상기 복수의 층(214-1,214-2,...214-n)은 Al 조성이 순차적으로 감소된 스텝 그레이드(step-graded) 구조를 가질 수 있다. 구체적인 예에서, 그레이드 구조인 격자 완충층(214)은 Al 조성을 조절하는 3성분계 AlGaN로 구현될 수 있다. 다른 예에서, 상기 격자 완충층(214)은 스텝 그레이드 구조가 아니라 선형적으로 그레이드된 구조를 취할 수 있다.
이러한 격자 완충층(214)은 상기 AlN 핵성장층(212)과 제1 질화물 반도체층(221) 사이의 격자 부정합을 단계적으로 줄일 수 있다. 특히, 상기 격자 완충층(214)은 결정성장시 압축응력을 효과적으로 발생시킬 수 있으므로 냉각시 발생되는 인장응력을 감소시킬 수 있다.
상기 응력 보상층(220)은 상기 격자 완충층(214) 상에 순차적으로 배치된 제1 질화물 반도체층(221), 중간층(222) 및 제2 질화물 반도체층(223)을 포함할 수 있다. 상기 제1 질화물 반도체층(221)은 상기 격자 완충층(223)보다 격자상수가 큰 질화물 결정일 수 있다. 상기 제1 질화물 반도체층(221)은 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있으며, 예를 들어, GaN일 수 있다. 상기 제1 질화물 반도체층(221)은 상기 격자 완충층(214)과의 계면에서 압축응력을 받을 수 있다.
이러한 압축응력은 제1 질화물 반도체층(221)의 두께가 클수록 완화될 수 있다. 상기 제1 질화물 반도체층(221)의 두께(약 2㎛ 이상)가 커지면, 성장공정 완료 후 상온으로 냉각시킬 때, 상기 기판(201)과 제1 질화물 반도체층(221)의 열팽창 계수의 차이로 인해 발생하는 인장 응력을 제어하기 어려우며, 심지어 크랙이 발생될 수 있다.
상기 중간층(222)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다. 상기 중간층(222)은 제1 질화물 반도체층(221)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 중간층(222)은 AlxGa1 -xN(0.4<x<1)일 수 있다.
제2 질화물 반도체층(223)은 상기 중간층(222) 상에 배치될 수 있다. 상기 제2 질화물 반도체층(223)은 압축응력을 가질 수 있다. 상기 제2 질화물 반도체층(223)의 압축응력은 제1 질화물 반도체층(221)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다. 상기 제2 질화물 반도체층(223)은 상기 제1 질화물 반도체층(221)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제2 질화물 반도체층(223)은 GaN일 수 있다. 상기 제1 및 제2 질화물 반도체층(221,223) 중 적어도 하나는 이에 한정되지는 않으나, 언도프된 질화물층일 수 있다. 질화물 반도체 적층체(L)는 상술된 실시예에 설명된 반도체 적층체(L)일 수 있다.
도25b를 참조하면, 도25a와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 반도체 적층체(L)가 도시되어 있다.
상기 버퍼층(210)은 도25a에 도시된 버퍼층(210)과 유사하게, AlN 핵성장층(212)과 격자 완충층(214')을 포함하되, 본 실시예에 채용된 격자 완충층(214')은 도25a에 도시된 격자 완충충(214)과 다른 구조를 취하고 있다.
상기 격자 완충층(214')은 2개 이상의 서로 다른 조성을 갖는 층(214a,214b)을 교대로 적층한 초격자 구조를 가질 수 있다. 예를 들어,상기 격자 완충층(214')은 Alx1Iny1Ga1 -x1- y1N/Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1, x2+y2≤1) 초격자층일 수 있다. 본 실시예와 같이, 초격자 구조를 채택한 격자 완충층(214')도 역시 상기 실리콘 기판(201)과 상기 제1 질화물 반도체층(221) 사이의 응력을 효과적으로 완화시킬 수 있다.
본 실시예에 채용된 응력 보상층(220)은 도25a에서 설명된 제1 및 제2 질화물 반도체층(221,223)과, 그 사이에 배치된 제1 중간층(222) 외에, 추가적으로 제2 중간층(224) 및 제3 질화물 반도체층(225)을 포함할 수 있다.
상기 제2 중간층(224)과 상기 제3 질화물 반도체층(225)은 상기 제1 중간층(222)과 상기 제2 질화물 반도체층(223)과 유사한 기능을 수행하는 것으로 이해할 수 있다. 즉, 상기 제2 중간층(224)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제2 질화물 반도체층(223) 상에 배치될 수 있다. 상기 제2 중간층(224)은 제2 질화물 반도체층(224)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 제2 중간층(224)은 상기 제1 중간층(222)과 유사하게 AlxGa1 -xN(0.4<x<1)일 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 중간층(224) 상에 배치될 수 있다. 상기 제3 질화물 반도체층(225)은 압축응력을 가지며, 이러한 제3 질화물 반도체층(225)의 압축응력은 하부에 위치한 제1 및 제2 질화물 반도체층(221,223, 특히 223)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 질화물 반도체층(223)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제3 질화물 반도체층(225)은 GaN일 수 있다.
도25c을 참조하면, 도25a와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 반도체 적층체(L)가 도시되어 있다. 다만, 도25a에 도시된 예와 달리, 마스크층(226)과 상기 마스크층(226)에 형성된 합체(coalescenced) 질화물층(227)을 포함한다.
상기 마스크층(226)은 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다.
상기 제1 질화물 반도체층(221)으로부터의 관통전위(threading dislocation)대부분은 상기 마스크층(226)에 의해 차단되고, 나머지 일부의 관통전위도 후속 성장되는 합체 질화물층(227)에 의해 벤딩(bending)될 수 있다. 그 결과, 후속 성장되는 질화물 결정의 결함밀도를 크게 개선할 수 있다. 상기 합체 질화물층(227)의 두께 및 결함 밀도는 성장조건, 예를 들어 온도, 압력, Ⅴ/Ⅲ 소스의 몰 조성비와 같은 변수에 의해 달라질 수 있다.
상기 마스크층(226)은 실리콘 질화물(SiNx) 또는 티타늄질화물(TiN)로 형성될 수 있다. 예를 들어, 실란(SiH4)과 암모니아 가스를 이용하여 SiNx 마스크층(226)을 형성할 수 있다. 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)의 표면을 완전히 덮는 형태가 아닐 수 있다. 따라서, 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)을 덮는 정도에 따라 상기 제1 질화물 반도체층(221)의 노출영역이 결정되고, 그 위에서 성장되는 질화물 결정의 초기 아일랜드 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스크 영역을 증가시켜 노출되는 상기 질화물 반도체층의 면적을 감소시킬 경우, 상기 마스크층(226) 상에 성장될 질화물층(227)의 초기 아일랜드의 밀도는 감소하는 반면에, 상대적으로 합체되는 아일랜드의 크기는 커질 수 있다. 따라서, 합체(coalescenced) 질화물층(227)의 두께 또한 증가될 수 있다.
상기 마스크층(226)이 추가되는 경우에, 상기 마스크층(226)에 의해 질화물 반도체층 사이의 응력이 디커플(decouple) 되어 합체 질화물층(227)에 전달되는 압축 응력이 부분적으로 차단될 수 있다. 또한, 상기 합체 질화물층(227)은 성장되는 아일랜드들이 합체(coalescence)되는 과정에서 상대적인 인장응력이 발생될 수 있다. 그 결과, 상기 제1 질화물 반도체층(221)이 버퍼층(210)에 의해 강한 압축응력을 받는 반면에, 상기 마스크층(226) 상의 합체 질화물층(227)은 응력 디커플과 아일랜드 합체(coalescence)에 의해 보다 약한 압축응력 내지는 인장응력을 받을 수 있다. 이러한 상대적으로 적은 압축응력을 가지는 층의 두께가 임계점을 넘어서게 되면 냉각시 박막에 크랙이 발생하게 되므로 상기 합체 질화물층(227)의 두께는 크랙이 발생되지 않으면서 결함밀도도 감소시킬 수 있는 조건에서 선택될 수 있다.
도25d를 참조하면, 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 반도체 적층체(L)가 도시되어 있다.
본 실시예에 채용된 응력 보상층(220)은, 서로 다른 성장조건으로 형성되는 제1 및 제2 질화물 반도체층(220a,220b)을 포함할 수 있다. 상기 제1 질화물 반도체층(220a)은 표면조도의 증가율이 제어되도록 2차원 모드로 성장됨으로써 상기 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리(twist grain boundary)의 발생을 감소시킬 수 있다
상기 제1 질화물 반도체층(220a)은 상기 버퍼층(210)의 표면 조도에 대한 조도 비율이 3 이하인 표면 조도를 갖도록 제1 성장조건으로 형성되며, 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 제2 성장조건으로 형성될 수 있다. 여기서, 상기 제2 성장 조건은 상기 제1 성장 조건보다 3차원 성장모드가 증가되도록 온도, 압력 및 Ⅴ/Ⅲ족 몰비 중 적어도 하나가 상기 제1 성장 조건과 상이할 수 있다.
온도의 경우에, 상기 제1 질화물 반도체층(220a)의 성장온도는 상기 제2 질화물 반도체층의 성장온도보다 낮게 설정될 수 있다. 예를 들어, 상기 제1 질화물 반도체층(220a)의 성장온도는 900℃보다 크고 1040℃ 보다 작은 범위에서, 나아가 930℃∼1030℃ 범위에서 성장될 수 있다. 이러한 성장 온도 조건에서, 상기 제1 질화물 반도체층(220a)은 결정성을 높이고, 효과적으로 트위스트 그레인 바운더리의 발생을 감소시킬 수 있다.
이어, 상기 제2 질화물 반도체층(220b)은 3차원 성장모드가 강화되도록 상기 제1 성장 조건과 다른 제2 성장 조건에서 성장될 수 있다. 예를 들어, 상기 제2 성장 조건의 온도범위는 제2 질화물 반도체층(220b)의 성장온도보다 높게 설정될 수 있다. 상기 제2 질화물 반도체층(220b)은, 앞서 설명한 바와 같이, 질소 소스 가스 중 수소의 부피 분율을 40%이하로 제어함으로써 1040℃이하의 온도에서 성장될 수 있다. 상기 제1 질화물 반도체층(220a)도 유사한 조건으로 수소 부피 분율을 제어함으로써 1040℃보다 더 낮은 온도에서 성장될 수 있다.
한편, 상기 제1 질화물 반도체층(220a)의 제1 성장조건은 압력이나 Ⅴ/Ⅲ족 소스 몰비로도 조절하여 설정될 수 있다. 대체로, 압력이 낮을수록 결정성 및 압축 응력이 향상되고, V/III 조성비가 커질수록 결정성 및 압축 응력이 향상될 수 있다. 예를 들어,제1 성장조건의 압력범위는 20~500 torr일 수 있다. 상기 제2 성장조건의 압력범위는 50~300 torr 범위일 수 있다.
상기 제1 질화물 반도체층(220a)은 2~1000 nm 범위의 두께를 가질 수 있다. 상기 제1 질화물 반도체층(220a)의 두께를 크게 할수록 제1 질화물 반도체층(220a)과 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리의 발생이 감소될 수 있다. 하지만, 제1 질화물 반도체층(220a)의 두께를 크게 하면 전체 박막의 결정성이 나빠질 수 있는데 이는 제1 질화물 반도체층(220a)이 질화물층에 비해 상대적으로 낮은 온도에서 성장되기 때문에 오히려 결함이 증가할 수 있기 때문이다. 그러므로, 제1 질화물 반도체층(220a)의 두께를 얇게 하면서 트위스트 그레인 바운더리 발생이 감소되도록 하는 것이 좋다.
트위스트 그레인 바운더리가 감소되면 제1 질화물 반도체층(220a) 위에 적층되는 제2 질화물 반도체층(220b)의 결함이 감소될 수 있다. 즉, 상기 제1 질화물 반도체층(220)은 2~1000㎚ 범위의 두께를 가지면서 버퍼층의 조도 대비 비율로서 3 이하 범위의 조도를 가짐으로써 그 위에 적층되는 제2 질화물 반도체층(220b)의 결함을 감소시킬 수 있다. 따라서, 동등한 결정성을 낮은 두께에서 얻을 수 있어 전체구조의 박막화가 가능하며, 예를 들어, 마스크층을 사용하지 않더라도 버퍼층(210) 및 응력 보상층(220)의 전체 두께를 6㎛ 이하로 제조할 수 있다. 따라서, 결정 성장 단계의 공정 시간과 원가를 감소시킬 수 있다.
상기 제2 질화물 반도체층(220b)는 AlxInyGa1 -x-yN(0≤x,y≤1, x+y<1)로 형성될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 다른 조성의 층 추가 성장 없이 연속적으로 성장될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a)과 동일한 조성일 수 있다. 예를 들어, 상기 제1 및 제2 질화물 반도체층(220a,220b)은 GaN일 수 있다. 특정 예에서, 상기 제1 질화물 반도체층(220a)은 언도프 GaN이며, 상기 제2 질화물 반도체층(220b)은 n형 GaN일 수 있다.
상술된 버퍼층과 응력 보상층은 본 실시예들에서는 기판 제거과정 또는 기판 제거 후에 함께 제거될 수 있다. 특정 예에서, 응력 보상층이 충분한 도전성을 갖는 층인 경우에는 제거되지 않고 잔류하여 콘택영역으로 제공할 수 있다. 다른 예에서는 버퍼층 및 응력 보상층은 선택적으로 제거되어 제1 도전형 반도체층의 콘택 영역을 노출시킬 수도 있다.
도26 및 도27은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지를 나타내는 단면도이다.
도26에 도시된 반도체 발광소자 패키지(500)는 도1에 도시된 반도체 발광소자(10), 패키지 본체(502) 및 한 쌍의 리드 프레임(503)일 수 있다.
상기 나노구조 반도체 발광소자(10)는 리드 프레임(503)에 실장되어, 각 전극이 리드 프레임(503)에 전기적으로 연결될 수 있다. 필요에 따라, 나노구조 반도체 발광소자(10)는 리드 프레임(503) 아닌 다른 영역, 예를 들어, 패키지 본체(502)에 실장될 수 있다. 또한, 패키지 본체(502)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 상기 반도체 발광소자(10)를 봉지하도록 투광성 물질로 이루어진 봉지체(505)가 형성될 수 있다.
본 실시예에 채용가능한 반도체 발광소자는 도1에 도시된 반도체 발광소자 외에도 다른 플립칩 구조의 반도체 발광소자가 유익하게 채용될 수 있다. 도6, 도9, 도11, 도13, 도15 및 도16a 내지 도16c에 도시된 반도체 발광소자들(회로기판 관련 구성 제외)은 도26에 도시된 패키지에 채용될 수 있다.
도27에 도시된 반도체 발광소자 패키지(600)는 도17에 도시된 나노구조 반도체 발광소자(10'), 실장 기판(610) 및 봉지체(603)를 포함할 수 있다.
상기 반도체 발광소자(10')는 실장 기판(610)에 실장되어 와이어(W)를 통하여 실장 기판(610)과 전기적으로 연결될 수 있다.
실장 기판(610)은 기판 본체(611), 상부 전극(613) 및 하부 전극(614)과 상부 전극(613)과 하부 전극(614)을 연결하는 관통 전극(612)을 포함할 수 있다. 실장 기판(610)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(610)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(603)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(603) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
필요에 따라, 상술된 실시예의 봉지체(503, 603) 내에 또는 상기 반도체 발광소자(10,10') 표면에 형광체나 양자점 등과 같은 파장변환물질이 배치될 수 있다. 이에 대한 형광체나 양자점도 상술된 형광체와 양자점으로부터 적절히 선택되어 사용될 수 있다.
예를 들어, 파장 변환 물질로는, 상기 반도체 발광소자(10,10')에서 발생된 광에 의해 여기되어 다른 파장의 광을 방출하는 형광체가 적어도 1종 이상 함유될 수 있다. 이를 통해 백색 광을 비롯해 다양한 색상의 광이 방출될 수 있도록 조절할 수 있다.
상기 반도체 발광소자(10,10')가 청색 광을 발광하는 경우, 황색, 녹색, 적색 형광체 중 적어도 하나를 포함한 발광소자 패키지는 형광체의 배합비에 따라 다양한 색 온도의 백색 광을 발광하도록 할 수 있다. 또는 상기 반도체 발광소자(10,10')에 녹색 또는 적색 형광체를 적용한 발광소자 패키지는 녹색 또는 적색 광을 발광하도록 할 수 있다. 상기 백색 광을 내는 발광소자 패키지와 상기 녹색 또는 적색 광을 내는 패키지를 조합하여 백색 광의 색온도 및 연색성(Color Rendering Index: CRI)을 조절하도록 할 수 있다. 또한, 보라색, 청색, 녹색, 적색 또는 적외선을 발광하는 발광소자 중 적어도 하나를 포함하게 구성할 수도 있다. 이 경우, 발광소자 패키지(100) 또는 이를 조합한 모듈 제품에서 연색성(CRI)을 나트륨(Na)등(연색지수 40)에서 태양광(연색지수 100) 수준으로 조절할 수 있으며, 또한, 2000K에서 20000K 수준의 색온도를 갖는 다양한 백색 광을 발생시킬 수 있다. 또한, 필요에 따라서는 보라색, 청색, 녹색, 적색, 오랜지색의 가시광 또는 적외선을 발생시켜 주위 분위기에 맞게 색을 조정할 수 있다. 또한, 식물 성장을 촉진할 수 있는 특수 파장의 광을 발생시킬 수도 있다.
도28에 도시된 CIE 1931 좌표계를 참조하면, 상기 UV 또는 청색 LED에 황색, 녹색, 적색 형광체 및/또는 녹색, 적색 LED의 조합으로 만들어지는 백색 광은 2개 이상의 피크 파장을 가지며, 도 8에서 도시하는 CIE 1931 좌표계의 (x, y) 좌표가 (0.4476, 0.4074), (0.3484, 0.3516), (0.3101, 0.3162), (0.3128, 0.3292), (0.3333, 0.3333)을 잇는 선분 상에 위치할 수 있다. 또는, 상기 선분과 흑체 복사 스펙트럼으로 둘러싸인 영역에 위치할 수 있다. 상기 백색 광의 색 온도는 2000K ~ 20000K사이에 해당한다.
일 예에서, 색 온도 4000K인 백색 발광 소자 패키지, 색 온도 3000K인 백색 발광 소자 패키지 및 적색 발광 소자 패키지가 백색 발광 패키지 모듈 내에 배치될 수 있다. 상기 발광 소자 패키지들을 조합하면 색 온도를 2000K ~ 4000K 범위로 조절할 수 있다. 또한, 연색성 Ra가 85 ~ 99인 백색 발광 패키지 모듈을 제조할 수 있다. 이러한 광원모듈은 도31에 도시된 벌브형 조명장치에 유익하게 활용할 수 있다.
다른 예에서 색 온도 5000K인 백색 발광 소자 패키지 및 색 온도 2700K인 백색 발광 소자 패키지가 백색 발광 패키지 모듈 내에 배치될 수 있다. 상기 발광 소자 패키지들을 조합하면 색 온도를 2700K ~ 5000K 범위로 조절할 수 있다. 또한, 연색성 Ra가 85 ~ 99인 백색 발광 패키지 모듈을 제조할 수 있다. 이러한 광원 모듈은 도31에 도시된 벌브형 조명장치에 활용할 수 있다.
발광 소자 패키지의 수는 기본 색 온도 설정 값에 따라 달라질 수 있다. 기본 색 온도 설정 값이 4000K 부근이라면, 색 온도 4000K에 해당하는 발광 소자 패키지의 수가 색 온도 3000K의 발광 소자 패키지의 수 또는 적색 발광 소자 패키지의 수보다 많도록 할 수 있다.
이와 같이, 상술된 실시예에 따른 반도체 발광소자 및 이를 구비한 패키지는 다양한 응용제품에 유익하게 적용될 수 있다.
도29 및 도30은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도29를 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 상기 광원(1001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지를 이용할 수 있다.
도29에 도시된 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도30에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방사된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도31은 본 발명의 실시형태에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도31에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(3010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형 구조물을 추가적으로 포함할 수 있다. 발광모듈(3003)은 상술된 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지일 수 있는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 상기 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시예서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부 접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다.
또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도32는 본 발명의 일 실시예에 따른 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도32를 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지를 포함할 수 있다.
헤드 램드(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있다. 하우징(4009)은 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 갖는 바디(4006)를 포함할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체;
    상기 반도체 적층체의 제1 면에 위치하며 상기 제1 도전형 반도체층에 접속된 제1 전극;
    상기 반도체 적층체의 제2 면에 위치하며 상기 제2 도전형 반도체층에 접속된 제2 전극;
    상기 제2 전극에 연결되어 상기 반도체 적층체의 제1 면까지 연장된 연결 전극(connecting electrode);
    상기 제2 전극 상에 위치하는 지지 기판; 및
    상기 연결 전극과 상기 활성층 및 상기 제1 도전형 반도체층 사이에 배치된 절연막을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제2 전극은 투광성 전극을 포함하며, 상기 지지 기판은 투광성 기판을 포함하는 것을 특징으로 하는 반도체 발광소자.
  3. 제2항에 있어서,
    상기 제2 전극은 상기 반도체 적층체의 제2 면의 거의 전면에 배치되는 것을 특징으로 하는 반도체 발광소자.
  4. 제2항에 있어서,
    상기 제1 전극은 반사 전극을 포함하는 것을 특징으로 하는 반도체 발광소자.
  5. 제1항 또는 제2항에 있어서,
    상기 반도체 적층체의 제1 면이 주된 광방출면으로 제공되며,
    상기 제1 전극은 상기 반도체 적층체의 제1 면의 일부 영역에 배치되는 것을 특징으로 하는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 반도체 적층체는 상기 제2 전극의 일 영역이 노출되도록 상기 제1 면과 상기 제2 면 사이를 연결하는 관통홀을 포함하며,
    상기 연결 전극은 상기 제2 전극의 노출 영역에 연결되고 상기 관통홀의 측벽을 따라 배치되며 상기 반도체 적층체의 제1 면까지 연장된 것을 특징으로 하는 반도체 발광소자.
  7. 제6항에 있어서,
    상기 제2 전극 중 상기 관통홀에 연결된 영역에 위치하는 에칭 스톱층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  8. 제7항에 있어서,
    상기 에칭 스톱층은 전도성 물질을 포함하며,
    상기 제2 전극과 상기 지지 기판 사이에 위치하는 것을 특징으로 반도체 발광소자.
  9. 제8항에 있어서,
    상기 제2 전극 중 상기 관통홀이 형성된 영역은 적어도 일부가 제거되어 상기 에칭 스톱층의 일부 영역이 노출되며, 상기 연결 전극은 상기 에칭 스톱층의 노출된 영역에 연결된 것을 특징으로 하는 반도체 발광소자.
  10. 제8항에 있어서,
    상기 에칭 스톱층에 연결되어 상기 투광성 전극과 상기 지지 기판 사이에 연장된 적어도 하나의 전극지를 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  11. 제7항에 있어서,
    상기 에칭 스톱층은 절연성 물질을 포함하며,
    상기 제2 전극의 노출영역 주위에 위치하는 것을 특징으로 반도체 발광소자.
  12. 제7항에 있어서,
    상기 제2 전극과 상기 지지 기판 사이에 위치하며, 상기 지지 기판과 접합되는 면을 평탄화된 평탄화층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  13. 제7항에 있어서,
    상기 절연막은 상기 제1 전극의 일부 영역을 덮도록 연장되며,
    상기 절연막의 연장된 영역 상에 상기 연결 전극이 연장된 것을 특징으로 하는 반도체 발광소자.
  14. 제1항에 있어서,
    상기 반도체 적층체의 측면을 둘러싸는 절연성 부재를 더 포함하며,
    상기 절연성 부재는 투광성 접합 물질을 포함하며, 상기 반도체 적층체의 제2 면과 상기 지지 기판 사이에 위치하여 상기 반도체 적층체와 상기 지지 기판을 접합시키는 것을 특징으로 하는 반도체 발광소자.
  15. 제14항에 있어서,
    상기 연결 전극은 상기 반도체 적층체의 측면을 따라 배치되며, 상기 절연막은 상기 연결 전극과 상기 반도체 적층체의 측면 사이에 배치된 것을 특징으로 하는 반도체 발광소자.
  16. 제1항에 있어서,
    상기 제1 도전형 반도체층은 n형 반도체층이며, 상기 제2 도전형 반도체층은 p형 반도체층인 것을 특징으로 하는 반도체 발광소자.
  17. 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체;
    상기 반도체 적층체의 제1 면에 위치하며 상기 제1 도전형 반도체층에 접속된 제1 전극;
    상기 반도체 적층체의 제2 면에 위치하며 상기 제2 도전형 반도체층에 접속되며 투광성 전극으로 이루어진 제2 전극;
    상기 제2 전극에 연결되어 상기 반도체 적층체의 제1 면에 연장되며 상기 제1 면에 위치한 부분이 패드 영역으로 제공되는 연결 전극;
    상기 제2 전극 상에 위치하는 투광성 기판; 및
    상기 연결 전극과, 상기 활성층 및 상기 제1 도전형 반도체층 사이에 배치된 절연막을 포함하며,
    상기 절연막은 상기 제1 전극의 일부 영역을 덮도록 연장되며 상기 절연막의 연장된 영역 상에 상기 연결 전극의 패드 영역이 위치하는 것을 특징으로 하는 반도체 발광소자.
  18. 제17항에 있어서,
    상기 연결 전극은 상기 반도체 적층체의 측면을 따라 배치되며, 상기 절연막은 상기 연결 전극과 상기 반도체 적층체의 측면 사이에 배치되며,
    상기 반도체 적층체의 측면과 제1 면을 둘러싸며, 상기 투광성 기판과 접합되도록 투광성 접합 물질로 이루어진 절연성 부재를 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  19. 제1 영역과 제2 영역으로 구분된 상면을 가지며, 상기 제1 영역은 패드 영역으로 제공되는 지지 기판;
    상기 제2 영역에 순차적으로 배치된 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 갖는 반도체 적층체;
    상기 제1 도전형 반도체층 상에 배치된 제1 전극; 및
    상기 제2 도전형 반도체층과 상기 지지 기판 사이에 배치되며, 상기 제1 영역까지 연장된 제2 전극;을 포함하는 반도체 발광소자.
  20. 제19항에 있어서,
    상기 제2 전극은 상기 제2 도전형 반도체층과 상기 지지 기판 사이에 위치한 투광성 전극과, 상기 투광성 전극과 연결되어 상기 제1 영역에 위치하는 금속 전극과, 상기 금속 전극 상에 위치한 패드 전극을 포함하는 것을 특징으로 하는 반도체 발광소자.
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