KR20170017050A - 반도체 발광소자 및 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역을 노출하는 제1 및 제2 트렌치를 갖는 반도체 적층체와, 상기 제1 트렌치 내의 상기 제1 도전형 반도체층의 노출 영역에 배치된 제1 전극지와, 상기 제2 트렌치의 내부 표면에 배치된 절연층과, 상기 제2 트렌치 내의 상기 절연층 상에 배치되며 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극지를 포함하는 반도체 발광소자를 제공한다.

Description

반도체 발광소자 및 제조방법{SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 발광소자에 관한 것이다.
반도체 발광소자는 전자와 정공의 재결합에 기하여 특장 파장대역의 광을 생성하는 반도체 소자이다. 이러한 반도체 발광소자는 필라멘트에 기초한 광원에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 3족 질화물 반도체가 각광을 받고 있다.
최근에는 반도체 발광소자의 발광 효율을 개선하기 위한 연구가 활발하게 이루어지고 있다. 특히, 반도체 발광소자의 발광 효율 및 광출력을 개선하기 위하여 다양한 전극 구조가 개발되고 있다.
당 기술 분야에서는, 발광 효율을 저하를 방지하고 광출력을 개선하기 위하여 새로운 전극 구조를 갖는 반도체 발광소자 및 제조방법이 요구되고 있다.
다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 이에 포함된다고 할 것이다.
본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층의 일부영역에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 관통하는 제1 및 제2 트렌치를 갖는 반도체 적층체와, 상기 제1 트렌치 내의 상기 제1 도전형 반도체층의 일부 영역에 배치된 제1 전극지와, 상기 제2 트렌치의 내부 표면에 배치된 절연층과, 상기 제2 트렌치 내의 상기 절연층 상에 배치되며 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극지를 포함하는 반도체 발광소자를 제공한다.
일 예에서, 상기 제2 도전형 반도체층 상에 배치되며 상기 제2 전극지와 전기적으로 접속된 전류 분산층을 더 포함할 수 있다.
일 예에서, 상기 전류 분산층은 상기 절연층 상면을 따라 상기 제2 트렌치 내부로 연장될 수 있다. 이 경우에, 상기 제2 전극지는 상기 제2 트렌치 내에 위치한 상기 전류 분산층 영역 상에 배치될 수 있다.
일 예에서, 상기 제1 및 제2 트렌치는 실질적으로 동일한 깊이를 가질 수 있다.
일 예에서, 상기 제2 트렌치는 상기 제2 전극지의 길이 방향에 따라 배열된 복수의 트렌치를 포함할 수 있다. 이 경우에, 상기 제2 전극지는 상기 복수의 트렌치에 따라 굴곡진 구조를 가질 수 있다.
일 예에서, 상기 제1 트렌치의 내부 측벽에 배치된 추가적인 절연층을 더 포함할 수 있다.
일 예에서, 상기 전류 분산층은 상기 제2 도전형 반도체층 상면의 실질적인 전체 영역에 배치될 수 있다.
일 예에서, 상기 전류 분산층은 투명 전극층을 포함할 수 있다. 예를 들어, 상기 전류 분산층은 ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide),In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나를 포함할 수 있다.
일 예에서, 상기 제1 및 제2 전극은 각각 상기 제1 및 제2 전극지에 연결된 제1 및 제2 전극 패드를 더 포함할 수 있다.
일 예에서, 상기 반도체 적층체의 상기 제1 및 제2 전극지가 위치한 면을 덮도록 배치되며, 상기 제1 및 제2 전극지에 각각 연결된 제1 및 제2 비아를 갖는 절연부를 더 포함하며, 상기 제1 및 제2 전극 패드는 상기 절연부 상에 배치되며, 각각 상기 제1 및 제2 비아를 통해서 상기 제1 및 제2 전극지와 연결될 수 있다.
본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층의 일부영역에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 관통하는 제1 및 제2 트렌치를 갖는 반도체 적층체와, 상기 제1 트렌치의 내부 측벽에 배치된 제1 절연층과, 상기 제1 트렌치 내의 상기 제1 도전형 반도체층의 일부 영역에 배치된 제1 전극지와 상기 제2 트렌치의 내부 측벽 및 바닥면에 배치된 제2 절연층과, 상기 제2 도전형 반도체층 상에 배치되며 상기 제2 절연층을 따라 상기 제2 트렌치 내로 연장된 전류 분산층과, 상기 제2 트렌치 내에 위치한 상기 전류 분산층 영역에 배치된 제2 전극지를 포함하는 반도체 발광소자를 제공한다.
일 예에서, 각각 상기 제1 및 제2 전극지에 연결된 제1 및 제2 전극 패드를 더 포함할 수 있다.
상기 제1 전극 패드는 상기 제1 트렌치 내의 상기 제1 도전형 반도체층의 일부 영역에 배치되며, 상기 제2 전극 패드는 상기 제2 도전형 반도체층 상에 배치될 수 있다. 또한, 상기 제2 전극 패드와 상기 제2 도전형 반도체층 사이에 추가적인 절연층이 배치될 수 있다.
본 발명의 일 실시예는, 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 성장시켜 반도체 적층체를 형성하는 단계와, 상기 반도체 적층체에 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역을 노출하는 제1 및 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치의 내부 표면에 절연층을 형성하는 단계와, 상기 제2 트렌치 내에 위치한 상기 절연층 영역에 연장되도록 상기 제2 도전형 반도체층 상에 전류 분산층을 형성하는 단계와, 상기 제1 도전형 반도체층의 노출 영역에 제1 전극지를 형성하는 단계와, 상기 제2 트렌치 내에 위치한 상기 전류 분산층 영역에 상기 제2 전극지를 형성하는 단계를 포함하는 반도체 발광소자 제조방법을 제공한다.
일 예에서, 상기 제1 트렌치와 상기 제2 트렌치는 동일한 에칭 공정에 의해 형성될 수 있다.
일 예에서, 상기 절연층을 형성하는 단계는, 상기 제1 트렌치의 내부 측벽에 추가적인 절연층이 형성되는 단계를 포함할 수 있다.
일 예에서, 상기 제1 전극지 형성단계와 상기 제2 전극지 형성단계는 동시에 수행될 수 있다.
제1 전극지과 함께 제2 전극지를 트렌치 내에 위치시킴으로써 전극에 의한 광손실을 감소시킬 수 있다. 한편, 유효한 발광영역으로 기여하지 못하는 제2 전극지 아래의 활성층 영역이 제거됨으로써 다른 유효한 활성층의 영역에서 발광효율이 개신될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 평면도이다.
도2는 도1에 도시된 반도체 발광소자를 X-X'를 따라 절개하여 본 개략적인 단면도이다.
도3은 도1에 도시된 반도체 발광소자를 Y-Y'를 따라 절개하여 본 개략적인 단면도이다.
도4a 내지 도4e 본 발명의 일 실시예에 따른 반도체 발광소자의 제조공정을 나타내는 공정 단면도이다.
도5는 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 측단면도이다.
도6은 도5에 도시된 반도체 발광소자를 X-X'를 따라 절개하여 본 개략적인 단면도이다.
도7은 도5에 도시된 반도체 발광소자를 Y-Y'를 따라 절개하여 본 개략적인 단면도이다.
도8은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 측단면도이다.
도9는 도8에 도시된 반도체 발광소자를 X1-X1'를 따라 절개하여 본 개략적인 단면도이다.
도10은 도8에 도시된 반도체 발광소자를 X2-X2'를 따라 절개하여 본 개략적인 단면도이다.
도11은 도8에 도시된 반도체 발광소자를 Y-Y'를 따라 절개하여 본 개략적인 단면도이다.
도12는 도1에 도시된 반도체 발광소자를 채용한 패키지를 나타내는 측단면도이다.
도13은 도8에 도시된 반도체 발광소자를 채용한 패키지를 나타내는 측단면도이다.
도14는 본 발명의 일 실시예에 따른 반도체 발광소자를 채용한 에지형 백라이트 유닛의 단면도이다.
도15는 본 발명의 일 실시예에 따른 반도체 발광소자를 채용한 직하형 백라이트 유닛의 단면도이다.
도16은 본 발명의 일 실시예에 따른 반도체 발광소자를 채용한 디스플레이 장치의 분해 사시도이다.
도17은 본 발명의 일 실시예에 따른 반도체 발광소자를 포함하는 조명장치의 분해 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 평면도이다. 도2 및 도3은 각각 도1에 도시된 반도체 발광소자를 X-X' 및 Y-Y'를 따라 절개하여 본 개략적인 단면도들이다.
도2 및 도3과 함께, 도1을 참조하면, 본 실시예에 따른 반도체 발광소자(10)는 기판(11)과 상기 기판(11) 상에 배치된 반도체 적층체(15)를 포함한다.
상기 반도체 적층체(15)는 제1 도전형 반도체층(15a), 활성층(15b) 및 제2 도전형 반도체층(15c)을 포함할 수 있다. 상기 기판(11)과 상기 제1 도전형 반도체층(15a) 사이에 버퍼층(12)을 제공할 수 있다.
상기 기판(11)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 기판(11)의 상면에는 요철(P)이 형성될 수 있다. 상기 요철(P)은 광추출효율을 개선하면서 성장되는 단결정의 품질을 향상시킬 수 있다. 본 실시예에 채용된 요철(P)은 반구형상의 돌기부이나, 다른 다양한 형상의 비평탄한 구조일 수 있다.
상기 버퍼층(12)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(12)는 AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 제1 도전형 반도체층(15a)은 n형 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(15a)은 n형 GaN일 수 있다. 상기 제2 도전형 반도체층(15c)은 p형 AlxInyGa1 -x- yN을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(15c)은 p형 AlGaN/GaN일 수 있다. 상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 질화물 반도체를 사용할 경우, 상기 활성층(15b)은 GaN/InGaN MQW 구조일 수 있다.
제1 및 제2 전극(18,19)은 각각 제1 및 제2 전극 패드(18a,19a)와 그로부터 연장된 복수의 제1 및 제2 전극지(18b,19b)를 포함할 수 있다. 본 실시예에서, 상기 복수의 제1 및 제2 전극지(18b,19b)는 서로 교차하도록 배열될 수 있다. 본 실시예에서, 상기 제1 및 제2 전극 패드(18a,19a)는 하나로 예시되어 있으나, 본 실시예와 달리, 상기 제1 및 제2 전극 패드(18a,19a) 중 적어도 하나는 복수개로 구현될 수 있다.
상기 반도체 적층체(15)는 제1 및 제2 트렌치(T1,T2)를 포함할 수 있다. 상기 제1 및 제2 트렌치(T1,T2)는 상기 제2 도전형 반도체층(15c)과 상기 활성층(15b)을 관통하여 상기 제1 도전형 반도체층(15a)의 일부 영역을 노출시킬 수 있다. 상기 제1 및 제2 트렌치(T1,T2)는 동일한 깊이(d)를 갖도록 형성될 수 있다. 상기 제1 및 제2 트렌치(T1,T2)의 바닥면은 각각 상기 제1 및 제2 전극지(18b,19b)가 형성될 영역을 제공할 수 있다.
상기 제1 전극지(18b)는 상기 제1 트렌치(T1)의 바닥면에 배치되어 상기 제1 도전형 반도체층(15a)의 노출 영역에 접속될 수 있다. 상기 제1 트렌치(T1)의 내부 측벽에는 제1 절연층(14a)이 배치될 수 있다. 상기 제1 전극지(18b)와 유사하게, 상기 제2 전극지(19b)는 상기 제2 트렌치(T2)의 바닥면 상에 배치될 수 있다. 다만, 상기 제2 전극지(19b)는 제2 트렌치(T2)의 내부 표면에 배치된 제2 절연층(14b)에 의해 상기 제1 도전형 반도체층(15a)과 접속되지 않을 수 있다.
본 실시예에서, 상기 제2 전극지(19b)는 전류 분산층(17)에 연결될 수 있다. 도2 및 도3에 도시된 바와 같이, 상기 전류 분산층(17)은 상기 제2 절연층(14b)을 따라 상기 제2 트렌치(T2)의 내부까지 연장될 수 있다. 상기 전류 분산층(17)은 상기 제2 트렌치(T2)의 바닥면까지 연장될 수 있으며, 상기 제2 전극지(19b)는 상기 전류 분산층(17)의 연장된 영역에 배치될 수 있다. 이러한 전류 분산층(17)의 연장을 위해서, 상기 제2 절연층(14b)은 상기 제2 트렌치(T2)의 바닥면뿐만 아니라 내부 측벽까지 연장되도록 형성될 수 있다.
이와 같이, 상기 제2 전극지(19b)를 상기 제2 트렌치(T2) 내에 배치함으로써 상기 제2 트렌치(T2)의 깊이(d)만큼 상기 제2 전극지(19b)는 낮은 레벨에 배치될 수 있다. 그 결과, 활성층(15b)으로부터 방출되는 광(L)과 저촉될 가능성을 낮춤으로써 광추출효율을 개선할 수 있다. 또한, 제2 트렌치(T2)의 형성에 의해 실질적으로 발광에 기여하지 않는 활성층 영역이 제거됨으로써 다른 유효한 발광영역의 발광효율을 개선할 수 있다.
본 실시예에서, 도3에 도시된 바와 같이, 상기 제1 전극 패드(18a)는 상기 제1 트렌치(T1) 내의 상기 제1 도전형 반도체층(15a)의 노출 영역에 배치될 수 있다. 상기 제2 전극 패드(19a)는 상기 제2 도전형 반도체층(15c) 상에 배치될 수 있다. 상기 제2 절연층(14b)은 상기 제2 전극 패드(19a)와 상기 제2 도전형 반도체층(15c) 사이에 연장될 수 있다. 이러한 배열에서, 상기 전류 분산층(17)을 통한 전류 분산효과를 향상시킬 수 있다. 본 실시예와 달리, 상기 제2 전극 패드(19a)는 상기 제2 전극지(19b)와 유사하게 제2 트렌치(T2) 내에 배치될 수 있다.
또한, 본 실시예에서, ITO와 같은 전류 분산층(17)을 제2 도전형 반도체층(15c) 상에 배치한 형태를 예시하였으나, 전류 분산층(17)을 생략할 수 있다. 이 경우에, 상기 제2 트렌치(T2) 내에 위치한 제2 전극지(19b)로부터 상기 제2 도전형 반도체층(15c) 상면까지 연장되는 적어도 하나의 서브 전극을 추가적으로 구비함으로써, 제2 전극지(19b)와 제2 도전형 반도체층(15c)의 전기적인 접속을 구현할 수 있다. 상기 제2 트렌치(T2)에 위치한 제2 전극지(19b)는 제2 절연층(14b) 상에 직접 배치할 수 있다.
도4a 내지 도4e는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조공정을 설명하기 위한 주요 공정의 단면도이다.
도4a에 도시된 바와 같이, 기판(11) 상에 버퍼층(12)을 형성하고, 상기 버퍼층(12) 상에 발광소자를 위한 반도체 적층체(15)를 형성할 수 있다.
상기 반도체 적층체(15)는 제1 도전형 반도체층(15a), 활성층(15b) 및 제2 도전형 반도체층(15c)을 포함하며, 앞서 설명된 질화물 반도체일 수 있다. 상기 MOCVD, MBE, HVPE과 같은 공정을 이용하여 상기 기판(11) 상에 성장될 수 있다.
이어, 도4b에 도시된 바와 같이, 상기 반도체 적층체(15)에 제1 도전형 반도체층(15a)의 일부 영역이 노출되도록 제1 및 제2 트렌치(T1,T2)를 형성할 수 있다.
본 공정은 상기 제2 도전형 반도체층(15c)과 상기 활성층(15b)을 부분적으로 제거하는 에칭공정에 의해 구현될 수 있다. 상기 제2 트렌치(T2)는 상기 제1 트렌치(T1)와 동일한 에칭공정에 의해 함께 형성될 수 있다. 상기 제1 및 제2 트렌치(T1,T2)는 동일한 깊이(d)를 가질 수 있다. 상기 제1 및 제2 트렌치(T1,T2)에 의해 노출된 상기 제1 도전형 반도체층(15a)의 영역은 제1 및 제2 전극지가 형성될 영역으로 제공될 수 있다.
다음으로, 도4c에 도시된 바와 같이, 제1 및 제2 트렌치(T1,T2)가 형성된 반도체 적층체(15)에 절연층(14)을 형성할 수 있다.
본 공정에서 형성된 절연층(14)은 상기 제1 및 제2 트렌치(T1,T2)가 형성된 면의 전체 영역에 증착한 후에 선택적 제거에 의해 얻어질 수 있으며, 트렌치(T1,T2)에 따라 다른 형태로 형성될 수 있다. 도4c에 도시된 바와 같이, 상기 제1 트렌치(T1)에 관련된 제1 절연층(14a)은 상기 제1 트렌치(T1)의 내부 측벽에 형성되며, 그 바닥면에서 상기 제1 도전형 반도체층(15a) 영역이 노출되는 개구(e)를 가질 수 있다. 또한, 상기 제2 트렌치(T2)에 관련된 제2 절연층(14b)은 측벽뿐만 아니라 바닥면에도 형성될 수 있다. 이러한 제2 절연층(14b) 배치에 의해 후속 공정에서 형성될 전류 분산층(17)은 제2 트렌치(T) 내부까지 연장되어 형성될 수 있다. 상기 제1 및 제2 절연층(14a,14b)은 동일한 공정들에 의해 형성될 수 있다. 상기 제1 및 제2 절연층(14a,14b)은 반도체 발광 적층체의 모서리를 따라 서로 연결되어 일체로 형성될 수 있다. 상기 제1 및 제2 절연층(14a,14b)은 예를 들어, SiO2 또는 SiN일 수 있다. 필요에 따라, 상기 절연층(14)은 서로 다른 굴절률을 갖는 유전체막을 교대로 적층된 DBR 다층막일 수 있다. 상기 절연층(14)을 DBR 다층막 구조로 채용함으로써 광추출효율을 추가적으로 개선할 수 있다.
이어, 도4d에 도시된 바와 같이, 상기 제2 트렌치(T2) 내부까지 연장되도록 상기 제2 도전형 반도체층(15b) 상에 전류 분산층(17)을 형성할 수 있다.
앞서 설명한 바와 같이, 본 공정에서 형성된 전류 분산층(17)은 상기 제2 절연층(14b)을 따라 제2 트렌치(T2)의 내부까지 연장되어 형성될 수 있다. 상기 전류 분산층(17)은 상기 제2 도전형 반도체층(15c)과 오믹 접촉을 가지며, 제2 전극을 통해 주입되는 전류를 상기 제2 도전형 반도체층(15c)에 균일하게 분산시킬 수 있다. 상기 전류 분산층(17)은 제2 도전형 반도체층(15c) 상면의 실질적으로 전체 영역에 걸쳐 형성될 수 있다.
상기 전류 분산층(17)은 투명 전도성 산화물일 수 있다. 예를 들어, 상기 전류 분산층(17)은 ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO,In4Sn3O12 또는 Zn(1-x)MgxO(0≤x≤1)와 같은 광투과성 전도성 산화물일 수 있다. 이러한 전도성 산화물은 원하는 전기적/광학적 특성을 얻기 위해서 증착 공정 후에 열처리 공정(예, 500℃ 이상)이 추가적으로 적용될 수 있다.
다음으로, 도4e에 도시된 바와 같이, 제1 및 제2 전극지(18b,19b)를 형성할 수 있다.
본 공정에서, 상기 제1 전극지(18b)는 상기 제1 도전형 반도체층(15a)의 노출 영역(e)에 형성되며, 상기 제2 전극지(19b)는 상기 제2 트렌치(T2) 내에 위치한 전류 분산층(17) 영역 상에 형성될 수 있다. 상기 제2 전극지(19b)는 상기 제2 트렌치(T2)에 의해 낮은 레벨에 위치하면서도, 상기 전류 분산층(17)의 연장된 부분에 의해 제2 도전형 반도체층(15c)과 접속될 수 있다.
예를 들어, 상기 제1 및 제2 전극지(18b,19b)는 각각 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 이에 한정되지 않으나, 상기 제1 및 제2 전극지는 동일한 전극형성공정으로 형성될 수 있으며, 동일한 전극물질로 형성될 수 있다.
또한, 상기 제1 및 제2 전극지(18b,19b) 형성과정에서 상기 제1 및 제2 전극 패드(18a,19a)도 함께 형성될 수 있다. 필요에 따라, 제1 및 제2 전극 패드(18a,19a)는 별도의 공정을 이용하여 Au, Sn 또는 Au/Sn과 같은 본딩 메탈이 증착되어 형성될 수 있다.
도5는 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 평면도이다. 도6 및 도7은 각각 도5에 도시된 반도체 발광소자를 X-X' 및 Y-Y'를 따라 절개하여 본 개략적인 단면도들이다.
도6과 함께 도5를 참조하면, 본 실시예에 따른 반도체 발광소자(50)는 기판(51)과 상기 기판(51) 상에 배치된 반도체 적층체(55)를 포함한다.
상기 반도체 적층체(55)는 제1 도전형 반도체층(55a), 활성층(55b) 및 제2 도전형 반도체층(55c)을 포함할 수 있다. 상기 기판(51)과 상기 제1 도전형 반도체층(55a) 사이에 버퍼층(52)을 제공할 수 있다. 본 실시예에 채용된 구성요소는 특별히 다른 설명이 없는 한, 앞선 실시예에서 설명된 구성요소와 동일하거나 유사한 것으로 이해될 수 있다.
상기 제1 및 제2 전극(58,59)은 각각 제1 및 제2 전극 패드(58a,59a)와 그로부터 연장된 제1 및 제2 전극지(58b,59b)를 포함할 수 있다. 본 실시예에서는 제1 및 제2 전극지(58b,59b)는, 앞선 실시예와 달리 각 패드(58a,59a)에 하나씩 채용된 형태이며, 각각 대향하는 양 변에 인접하게 배치될 수 있다.
상기 반도체 적층체(55)는 상기 제1 전극지(58b)를 위한 제1 트렌치(T1)와 상기 제2 전극지(59b)를 위한 제2 트렌치(T2)를 포함할 수 있다. 상기 제1 및 제2 트렌치(T1,T2)는 앞선 실시예와 유사하게 상기 제2 도전형 반도체층(55c)과 상기 활성층(55b)을 관통하여 상기 제1 도전형 반도체층(55a)의 일부 영역을 노출시킬 수 있다. 다만, 본 실시예에서 제2 트렌치(T2)는 복수개로 채용되며, 복수의 제2 트렌치(T2)는 상기 제2 전극지(55)의 길이방향을 따라 배열될 수 있다.
상기 제2 전극지(59b)는 상기 제2 트렌치(T2)와 상기 제2 트렌치(T2) 사이의 제2 도전형 반도체층(55c) 상면을 따라 배치될 수 있다. 따라서, 상기 제2 전극지(59b)는 도6에 도시된 바와 같이 굴곡진 형태로 형성될 수 있다. 도7에 도시된 바와 같이, 제1 트렌치(T1)에 제공된 절연층(54) 부분은 상기 제1 도전형 반도체층(55a)의 일부 영역을 개방시킬 수 있다. 따라서, 상기 제1 전극지(58b)는 상기 제1 도전형 반도체층(55a)의 개방된 영역에 접속되도록 상기 제1 트렌치(T1)의 바닥면에 배치될 수 있다.
도6을 참조하면, 상기 제2 트렌치(T2)의 내부 표면에는 절연층(54)에 배치되어 상기 제1 도전형 반도체층(55a)과 상기 활성층(55b)이 노출되지 않을 수 있다. 따라서, 상기 제2 전극지(59b)가 복수의 제2 트렌치(T2) 내부 표면에 따라 형성되어도 상기 제1 도전형 반도체층(55a)과 상기 활성층(55b)과의 원하지 않는 접속을 방지할 수 있다.
본 실시예에서, 전류 분산층(57)은 상기 제2 도전형 반도체층(55c)의 상면뿐만 아니라 제2 트렌치(T2) 내부에도 형성될 수 있다. 상기 제2 전극지(59b)는 상기 제2 트렌치(T2) 내에서도 전류 분산층(57)과 접속될 수 있다. 본 실시예와 같이, 복수의 트렌치(T2)를 소정의 간격으로 배열하는 경우에는, 상기 전류 분산층(57)을 제2 트렌치(T2)의 내부까지 연장시키지 않아도, 상기 제2 전극지(59b)는 상기 제2 트렌치(T2) 사이의 전류 분산층(57) 영역에 접속될 수 있다.
본 실시예에서는, 상기 제2 전극지(59b)를 상기 복수의 제2 트렌치(T2)를 따라 배치시킴으로써 부분적으로 상기 제2 트렌치(T2)의 깊이(d)만큼 상기 제2 전극지(59b)를 낮은 레벨에 배치시킬 수 있으며, 광추출효율을 개선할 수 있다.
도8은 본 발명의 일 실시예로서 플립칩 구조의 반도체 발광소자를 개략적으로 나타내는 측단면도이다. 도9 및 도10는 각각 도8에 도시된 반도체 발광소자를 X1-X1', X2-X2를 따라 절개하여 본 개략적인 단면도들이며, 도11은 도8에 도시된 반도체 발광소자를 Y-Y'를 따라 절개하여 본 개략적인 단면도이다.
도11과 함께, 도8을 참조하면, 본 실시예에 따른 반도체 발광소자(80)는 기판(81)과 상기 기판(81) 상에 배치된 반도체 적층체(85)를 포함한다.
상기 반도체 적층체(85)는 제1 도전형 반도체층(85a), 활성층(85b) 및 제2 도전형 반도체층(85c)을 포함할 수 있다. 상기 기판(81)과 상기 제1 도전형 반도체층(85a) 사이에 버퍼층(82)을 제공할 수 있다. 본 실시예에 채용된 구성요소는 특별히 다른 설명이 없는 한, 앞선 실시예들에서 설명된 구성요소와 동일하거나 유사한 것으로 이해될 수 있다.
본 실시예에서, 복수의 제1 및 제2 전극지(88,89)는 서로 교차하도록 배열될 수 있다. 상기 반도체 적층체(85)는 도11에 도시된 바와 같이 상기 제1 전극지(88)를 위한 제1 트렌치(T1)와 상기 제2 전극지(89)를 위한 제2 트렌치(T2)를 포함할 수 있다. 본 실시예에서는, 앞선 실시예와 달리 제2 트렌치(T2)는 물론 제1 트렌치(T1)도 패드를 위한 별도의 영역을 제공하지 않을 수 있다.
도9 및 도11을 참조하면, 상기 제1 트렌치(T1)에 형성된 절연층(94)은 바닥면에서 제1 도전형 반도체층(85a)의 일부 영역이 노출되도록 형성될 수 있다. 상기 제1 전극지(88)는 제1 도전형 반도체층(85a)의 노출영역과 접속되도록 형성될 수 있다.
도10 및 도11을 참조하면, 상기 제2 트렌치(T2)에 형성된 절연층(94)은 그 내부 표면이 절연되도록 형성되며, 전류 분산층(87)이 상기 절연층(94) 표면을 따라 제2 트렌치(T2) 내부로 연장될 수 있다. 상기 제2 전극지(89)는 제2 트렌치(T2) 내의 전류 분산층(87) 영역 상에 배치될 수 있다.
상기 반도체 적층체(85)의 상기 제1 및 제2 전극지(88,89)가 배치된 면을 덮는 절연부(86)가 형성되고, 상기 절연부(86)는 상기 제1 및 제2 전극지(88,89)에 각각 연결된 제1 및 제2 비아(H1,H2)를 구비할 수 있다. 본 실시예에서, 제1 비아(H1)는 복수개로 형성되는 반면에, 제2 비아(H2)는 1개로 예시되어 있으나, 비아 개수는 이에 한정되지 않고, 각 비아는 1개 또는 복수개로 형성될 수 있다. 상기 절연부(86) 상에 제1 및 제2 전극 패드(98,99)가 배치될 수 있다. 상기 제1 및 제2 전극 패드(98,99)는 각각 제1 및 제2 비아(H1,H2)를 통해 제1 및 제2 전극지(88,89)에 연결될 수 있다.
본 실시예에서, 상기 절연층(84) 및 상기 절연부(86) 중 적어도 하나는 DBR 다층막일 수 있다. 예를 들어, 서로 다른 굴절률을 갖는 유전체막을 교대로 적층하여 고반사막 절연구조로 사용될 수 있다.
이와 같이, 플립칩 구조에서도 상기 제2 전극지(89)를 상기 제2 트렌치(T2)를 따라 배치시킴으로써 상기 제2 전극지(89)를 상기 제2 트렌치(T2)의 깊이만큼 낮게 배치시켜 광추출효율을 개선할 수 있다.
상술된 실시예들에 따른 반도체 발광소자는 광원으로서 다양한 형태의 응용제품에 채용될 수 있다.
도12는 도1에 도시된 반도체 발광소자(10)를 채용한 패키지(400)를 나타내는 단면도이다.
도12에 도시된 반도체 발광소자 패키지(400)는 도1에 도시된 반도체 발광소자(10), 실장 기판(410) 및 봉지체(408)를 포함할 수 있다. 상기 반도체 발광소자(10)는 실장 기판(410)에 실장되어 와이어(W)를 통하여 실장 기판(410)과 전기적으로 연결될 수 있다. 상기 실장 기판(610)은 기판 본체(411), 상부 전극(413) 및 하부 전극(414)과 상부 전극(413)과 하부 전극(414)을 연결하는 관통 전극(412)을 포함할 수 있다. 실장 기판(410)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(410)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(408)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 다른 구조를 도입하여 방출되는 광의 지향각을 조절할 수 있다.
도13은 도8에 도시된 반도체 발광소자(80)를 채용한 패키지(500)를 나타내는 단면도이다.
도13에 도시된 반도체 발광소자 패키지(500)는 도8에 도시된 반도체 발광소자(10), 패키지 본체(502) 및 한 쌍의 리드 프레임(503)일 수 있다.
상기 반도체 발광소자(10)는 리드 프레임(503)에 실장되어, 상기 반도체 발광소자(10)의 각 전극 패드는 플립칩 본딩 방식으로 리드 프레임(503)에 전기적으로 연결될 수 있다. 필요에 따라, 상기 반도체 발광소자(10)는 리드 프레임(503) 아닌 다른 영역, 예를 들어, 패키지 본체(502) 상에 실장될 수 있다. 또한, 패키지 본체(502)는 빛의 반사효율이 향상되도록 컵형상의 홈부를 가질 수 있으며, 이러한 홈부에는 반도체 발광소자(10)를 봉지하도록 투광성 물질로 이루어진 봉지체(508)가 형성될 수 있다.
상기 봉지체(408,508)에는 필요에 따라 형광체 및/또는 양자점와 같은 파장변환 물질이 함유될 수 있다. 이러한 파장 변환 물질로는 형광체 및/또는 양자점과 같은 다양한 물질이 사용될 수 있다.
형광체로는 다음과 같은 조성식 및 컬러(color)를 가질 수 있다.
산화물계: 황색 및 녹색 Y3Al5O12:Ce, Tb3Al5O12:Ce, Lu3Al5O12:Ce
실리케이트계: 황색 및 녹색 (Ba,Sr)2SiO4:Eu, 황색 및 등색 (Ba,Sr)3SiO5:Ce
질화물계: 녹색 β-SiAlON:Eu, 황색 La3Si6N11:Ce, 등색 α-SiAlON:Eu, 적색 CaAlSiN3:Eu, Sr2Si5N8:Eu, SrSiAl4N7:Eu, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4) - 식 (1)
단, 식 (1) 중, Ln은 IIIa 족 원소 및 희토류 원소로 이루어지는 군에서 선택되는 적어도 한 종의 원소이고, M은 Ca, Ba, Sr 및 Mg로 이루어지는 군에서 선택되는 적어도 한 종의 원소일 수 있다.
불화물(fluoride)계: KSF계 적색 K2SiF6:Mn4 +, K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +
또한, 파장 변환 물질로서, 형광체를 대체하거나 형광체와 혼합하여 양자점(quantum dot, QD)이 사용될 수 있다. 상기 양자점은 사이즈에 따라 다양한 컬러를 구현할 수 있으며, 특히 형광체 대체 물질로 사용되는 경우에는 적색 또는 녹색 형광체로 사용될 수 있다. 양자점을 이용하는 경우, 협반치폭(예, 약 35 nm)을 구현할 수 있다.
상기 파장 변환 물질은 봉지재에 함유된 형태로 구현될 수 있으나, 이와 달리, 필름 형상으로 미리 제조되어 반도체 발광소자 또는 도광판과 같은 광학 구조의 표면에 부착해서 사용할 수도 있으며, 이 경우에, 상기 파장 변환 물질은 균일한 두께의 구조로 원하는 영역에 용이하게 적용할 수 있다.
백라이트 유닛이나 디스플레이 장치 또는 조명장치와 같은 다양한 광원 장치에 유익하게 사용될 수 있다. 도14 및 도15는 본 발명의 다양한 실시예에 따른 백라이트 유닛을 나타내는 단면도이며, 도16은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 분해사시도이다.
도14를 참조하면, 백라이트 유닛(1200)은 도광판(1203)과, 상기 도광판(1201) 측면에 배치되며 복수의 광원(1201)이 탑재된 회로 기판(1202)을 포함한다. 상기 백라이트 유닛 도광판(1203)의 하면에는 반사층(1204)이 배치될 수 있다.
상기 광원(1201)은 도광판(1203)의 측면으로 광을 방사하고, 광은 도광판(1203)의 내부로 입사되어 도광판(1203) 상부로 방출될 수 있다. 본 실시예에 따른 백라이트 장치는 "에지형 백라이트 유닛"이라고도 한다. 상기 광원(1201)은 파장변환물질과 함께, 상술된 반도체 발광소자 또는 이를 구비한 반도체 발광소자 패키지를 포함할 수 있다. 예를 들어, 상기 광원(1201)은 반도체 발광소자 패키지(400, 500)일 수 있다.
도15를 참조하면, 백라이트 유닛(1500)은 직하형 백라이트 유닛으로서 파장변환부(1550), 파장변환부(1550)의 하부에 배열된 광원모듈(1510) 및 광원모듈(1510)을 수용하는 바텀케이스(1560)를 포함할 수 있다. 또한, 광원모듈(1510)은 인쇄회로기판(1501) 및 인쇄회로기판(1501) 상면에 실장된 복수의 광원(1505)을 포함할 수 있다. 상기 광원(1505)은 상술된 반도체 발광소자 또는 이를 구비한 반도체 발광소자 패키지일 수 있다. 상기 광원은 파장변환물질이 적용되지 않을 수 있다.
상기 파장변환부(1550)는 상기 광원(1505)의 파장에 따라 백색광을 방출할 수 있도록 적절히 선택될 수 있다. 상기 파장변환부(1550)는 별도의 필름으로 제조되어 적용될 수 있으나, 별도의 광확산판과 같은 다른 광학 요소(optical element)와 일체로 결합된 형태로 제공될 수 있다. 이와 같이, 본 실시예에서, 파장변환부(1550)가 상기 광원(1505)으로부터 이격되어 배치되므로, 그 광원(1505)으로부터 방출되는 열로 인한 파장변환부(1550)의 신뢰성 저하를 저감시킬 수 있다.
도16은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 분해사시도이다.
도16을 참조하면, 디스플레이 장치(2000)는, 백라이트 유닛(2200), 광학시트(2300) 및 액정 패널과 같은 화상 표시 패널(2400)을 포함할 수 있다.
백라이트 유닛(2200)은 바텀케이스(2210), 반사판(2220), 도광판(2240) 및 도광판(2240)의 적어도 일 측면에 제공되는 광원모듈(2230)을 포함할 수 있다. 광원모듈(2230)은 인쇄회로기판(2001) 및 광원(2005)을 포함할 수 있으며, 상기 광원(2005)은 상술된 반도체 발광소자 또는 이를 구비한 반도체 발광소자 패키지일 수 있다. 본 실시예에 채용된 광원(2005)은 광방출면에 인접한 측면으로 실장된 사이드 뷰타입 발광장치일 수 있다. 또한, 실시예에 따라, 백라이트 유닛(2200)은 도 14 및 도 15의 백라이트 유닛(1200, 1500) 중 어느 하나로 대체될 수 있다.
광학시트(2300)는 도광판(2240)과 화상 표시 패널(2400)의 사이에 배치될 수 있으며, 확산시트, 프리즘시트 또는 보호시트와 같은 여러 종류의 시트를 포함할 수 있다.
화상 표시 패널(2400)은 광학시트(2300)를 출사한 광을 이용하여 영상을 표시할 수 있다. 화상 표시 패널(2400)은 어레이 기판(2420), 액정층(2430) 및 컬러 필터 기판(2440)을 포함할 수 있다. 어레이 기판(2420)은 매트릭스 형태로 배치된 화소 전극들, 상기 화소 전극에 구동 전압을 인가하는 박막 트랜지스터들 및 상기 박막 트랜지스터들을 작동시키기 위한 신호 라인들을 포함할 수 있다. 컬러 필터 기판(2440)은 투명기판, 컬러 필터 및 공통 전극을 포함할 수 있다. 상기 컬러 필터는 백라이트 유닛(2200)으로부터 방출되는 백색광 중 특정 파장의 광을 선택적으로 통과시키기 위한 필터들을 포함할 수 있다. 액정층(2430)은 상기 화소 전극 및 상기 공통 전극 사이에 형성된 전기장에 의해 재배열되어 광투과율을 조절할 수 있다. 광투과율이 조절된 광은 컬러 필터 기판(2440)의 상기 컬러 필터를 통과함으로써 영상을 표시할 수 있다. 화상 표시 패널(2400)은 영상 신호를 처리하는 구동회로 유닛 등을 더 포함할 수 있다.
도17은 본 발명의 일 실시예에 따른 반도체 발광소자를 채용한 LED 램프의 분해 사시도이다.
도17을 참조하면, 조명 장치(4300)는 소켓(4210), 전원부(4220), 방열부(4230), 광원모듈(4240)을 포함할 수 있다. 본 발명의 예시적 실시예에 따라, 광원모듈(4240)은 발광소자 어레이를 포함할 수 있고, 전원부(4220)는 발광소자 구동부를 포함할 수 있다.
소켓(4210)은 기존의 조명 장치와 대체 가능하도록 구성될 수 있다. 조명 장치(4200)에 공급되는 전력은 소켓(4210)을 통해서 인가될 수 있다. 도시된 바와 같이, 전원부(4220)는 제1 전원부(4221) 및 제2 전원부(4222)로 분리되어 조립될 수 있다. 방열부(4230)는 내부 방열부(4231) 및 외부 방열부(4232)를 포함할 수 있고, 내부 방열부(4231)는 광원모듈(4240) 및/또는 전원부(4220)와 직접 연결될 수 있고, 이러한 연결을 통해 외부 방열부(4232)로 열을 전달할 수 있다.
광원모듈(4240)은 전원부(4220)로부터 전력을 공급받아 광학부(4250)로 빛을 방출할 수 있다. 광원모듈(4240)은 광원(4241), 회로기판(4242) 및 컨트롤러(4243)를 포함할 수 있고, 컨트롤러(4243)는 광원(4241)의 구동 정보를 저장할 수 있다. 상기 광원은 상술된 반도체 발광소자 또는 이를 구비한 반도체 발광소자 패키지일 수 있다.
상기 광원 모듈(4240)의 상부에 반사판(4310)이 포함되어 있으며, 반사판(4310)은 광원으로부터의 빛을 측면 및 후방으로 고르게 퍼지게 하여 눈부심을 줄일 수 있다. 또한, 반사판(4310)의 상부에는 통신 모듈(4320)이 장착될 수 있으며 상기 통신 모듈(4320)을 통하여 홈-네트워크(home-network) 통신을 구현할 수 있다. 예를 들어, 상기 통신 모듈(4320)은 지그비(Zigbee), 와이파이(WiFi) 또는 라이파이(LiFi)를 이용한 무선 통신 모듈일 수 있으며, 스마트폰 또는 무선 컨트롤러를 통하여 조명 장치의 온(on)/오프(off), 밝기 조절 등과 같은 가정 내외에 설치되어 있는 조명을 컨트롤 할 수 있다. 또한 상기 가정 내외에 설치되어 있는 조명 장치의 가시광 파장을 이용한 라이파이 통신 모듈을 이용하여 TV, 냉장고, 에어컨, 도어락, 자동차 등 가정 내외에 있는 전자 제품 및 자동차 시스템의 컨트롤을 할 수 있다. 상기 반사판(4310)과 통신 모듈(4320)은 커버부(4330)에 의해 커버될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층의 일부 영역에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 관통하는 제1 및 제2 트렌치를 갖는 반도체 적층체;
    상기 제1 트렌치 내의 상기 제1 도전형 반도체층의 일부 영역에 배치된 제1 전극지;
    상기 제2 트렌치의 내부 표면에 배치된 절연층; 및
    상기 제2 트렌치 내의 상기 절연층 상에 배치되며 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극지를 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층 상에 배치되며 상기 제2 전극지와 전기적으로 접속된 전류 분산층을 더 포함하는 반도체 발광소자.
  3. 제2항에 있어서,
    상기 전류 분산층은 상기 절연층 상면을 따라 상기 제2 트렌치 내부로 연장되는 반도체 발광소자.
  4. 제3항에 있어서,
    상기 제2 전극지는 상기 제2 트렌치 내에 위치한 상기 전류 분산층 영역 상에 배치되는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 트렌치는 실질적으로 동일한 깊이를 갖는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 제2 트렌치는 상기 제2 전극지의 길이 방향에 따라 배열된 복수의 트렌치를 포함하는 반도체 발광소자.
  7. 제6항에 있어서,
    상기 제2 전극지는 상기 복수의 트렌치에 따라 굴곡진 구조를 갖는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 절연층은 DBR(Distributed Bragg Reflector) 다층막을 포함하는 반도체 발광소자.
  9. 제1항에 있어서,
    상기 제1 트렌치의 내부 측벽에 배치된 추가적인 절연층을 더 포함하는 반도체 발광소자.
  10. 제2항에 있어서,
    상기 전류 분산층은 상기 제2 도전형 반도체층 상면의 실질적인 전체 영역에 배치되는 것을 특징으로 하는 반도체 발광소자
  11. 제2항에 있어서,
    상기 전류 분산층은 투명 전극층을 포함하는 것을 특징으로 하는 반도체 발광소자.
  12. 제1항에 있어서,
    상기 제1 및 제2 전극지에 각각 연결된 제1 및 제2 전극 패드를 더 포함하는 반도체 발광소자.
  13. 제12항에 있어서,
    상기 반도체 적층체의 상기 제1 및 제2 전극지가 위치한 면을 덮도록 배치되며, 상기 제1 및 제2 전극지에 각각 연결된 제1 및 제2 비아를 갖는 절연부를 더 포함하며,
    상기 제1 및 제2 전극 패드는 상기 절연부 상에 배치되며, 각각 상기 제1 및 제2 비아를 통해서 상기 제1 및 제2 전극지와 연결되는 반도체 발광소자.
  14. 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층의 일부 영역에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 관통하는 제1 및 제2 트렌치를 갖는 반도체 적층체;
    상기 제1 트렌치의 내부 측벽에 배치된 제1 절연층;
    상기 제1 트렌치 내의 상기 제1 도전형 반도체층의 일부 영역에 배치된 제1 전극지;
    상기 제2 트렌치의 내부 측벽 및 바닥면에 배치된 제2 절연층;
    상기 제2 도전형 반도체층 상에 배치되며 상기 제2 절연층을 따라 상기 제2 트렌치 내로 연장된 전류 분산층; 및
    상기 제2 트렌치 내에 위치한 상기 전류 분산층 영역에 배치된 제2 전극지를 포함하는 반도체 발광소자.
  15. 제14항에 있어서,
    각각 상기 제1 및 제2 전극지에 연결된 제1 및 제2 전극 패드를 더 포함하며,
    상기 제1 전극 패드는 상기 제1 트렌치 내의 상기 제1 도전형 반도체층의 일부 영역에 배치되며, 상기 제2 전극 패드는 상기 제2 도전형 반도체층 상에 배치되는 반도체 발광소자.
  16. 제15항에 있어서,
    상기 제2 전극 패드와 상기 제2 도전형 반도체층 사이에 추가적인 절연층이 배치되는 반도체 발광소자.
  17. 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 성장시켜 반도체 적층체를 형성하는 단계;
    상기 반도체 적층체에 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역을 노출하는 제1 및 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치의 내부 표면에 절연층을 형성하는 단계;
    상기 제2 트렌치 내에 위치한 상기 절연층 영역에 연장되도록 상기 제2 도전형 반도체층 상에 전류 분산층을 형성하는 단계;
    상기 제1 도전형 반도체층의 노출 영역에 제1 전극지를 형성하는 단계; 및
    상기 제2 트렌치 내에 위치한 상기 전류 분산층 영역에 상기 제2 전극지를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  18. 제17항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치는 동일한 에칭 공정에 의해 형성되는 반도체 발광소자 제조방법.
  19. 제17항에 있어서,
    상기 절연층을 형성하는 단계는, 상기 제1 트렌치의 내부 측벽에 추가적인 절연층이 형성되는 단계를 포함하는 반도체 발광소자 제조방법.
  20. 제17항에 있어서,
    상기 제1 전극지 형성단계와 상기 제2 전극지 형성단계는 동시에 수행되는 반도체 발광소자 제조방법.
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