JP2012023328A - 半導体発光素子及びその製造方法 - Google Patents
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Abstract
【課題】LED素子は静電気で破壊しやすいため保護素子とともに回路基板に実装されることがある。また放熱性や生産性、実装面積効率を考えるとLED素子及び保護素子を回路基板にフリップチップ実装することが好ましい。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の周辺が暗くなってしまうので保護素子を省きたい。
【解決手段】回路基板12上にフリップチップ実装されるLED素子13は、カソードであるn側バンプ23とアノードであるp側バンプ24を備え、このn側バンプ23とp側バンプ24の間にバリスタ26が充填されている。この結果バリスタ26によりLED素子13の静電気対策がとられるため回路基板12に保護素子が不要になった。
【選択図】図3
【解決手段】回路基板12上にフリップチップ実装されるLED素子13は、カソードであるn側バンプ23とアノードであるp側バンプ24を備え、このn側バンプ23とp側バンプ24の間にバリスタ26が充填されている。この結果バリスタ26によりLED素子13の静電気対策がとられるため回路基板12に保護素子が不要になった。
【選択図】図3
Description
本発明は、静電気による破壊に対する防御手段を備え、回路基板にフリップチップ実装する半導体発光素子及びその製造方法に関する。
半導体発光素子(以後とくに断らない限りLED素子と呼ぶ)を回路基板に実装しパッケージ化した半導体発光装置(以後とくに断らない限りLED装置と呼ぶ)が知られている。LED素子の実装方式としては、ワイヤボンディングでLED素子と回路基板の電極間を接続するフェイスアップ実装方式と、バンプなどを介して直接的にそれぞれの電極間を接続するフリップチップ実装方式とがある。これらのLED装置はLED素子が静電気や高電圧のサージに弱いため、回路基板にLED素子とともに保護素子を実装することがある。
例えば、特許文献1の図2には静電気に対する保護素子を兼ねたSiダイオード素子7(回路基板)上に発光素子1(LED素子)がフリップチップ実装されている様子が示されている。また、特許文献2の図3には、回路基板上に保護素子を配置すると面積効率が低下するという課題に対応するため、絶縁基板10(回路基板)の上面にLEDチップ3(LED素子)を実装し、下面にツェナーダイオードチップ5を実装している様子が示されている。
一般にLED素子と並列ないし直列になんらかの素子を接続すると静電耐圧が向上することが多い。この素子は抵抗やコンデンサでも効果がある。特許文献1及び2では(保護)素子がツェナーダイオードであった。他には例えば特許文献3の請求項1及び2に、LED素子と並列に接続する保護素子が双方ともLED素子の順方向電圧以上の電圧において導通するダイオードであり、このダイオードがトリガーダイオード、ベースをオープンにしたトランジスタ、バリスタ、及び逆方向に直列接続したツェナーダイオードであってもよいことが記載されている。
特許文献1の図2に示されたLED装置は、発光素子1を実装したSiダイオード素子7をリードフレームに再度実装している。特許文献2の図3に示されたLED装置であれば樹脂封止すればパッケージが完成する。しかしリードフレームに再実装したり、回路基板裏面に保護素子を設けたりするのでは、LED装置が大きくなったり、製造工程が煩瑣になったりする。実装面積効率及び生産性に加え放熱性も考えあわせると、回路基板の同一面上にLED素子と保護素子をフリップチップ実装することが好ましく思える。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の反射率が低かったり影ができたりしてLED装置の発光効率が落ちてしまう。
保護素子を不要としながら静電気による破壊から自分自身を守るための対策として、例えば特許文献4の図1にはバンプ間に容量性の保護部材を備えたLED光源のLED部分(LED装置)が示されている。この保護部材は、TiO2(酸化チタン)やBaTiO3(チタン酸バリウム)など比誘電率が10を以上の材料を含むシリコーン樹脂であり、コンデンサとして振舞う。
特許文献4の図1のように回路基板とLED素子を接続するバンプ間に適切な保護部材を備えれば、LED素子をフリップチップ実装したLED装置は静電気に対する保護素子が不要となる。特許文献4には図1のLED装置(LED光源のLED部分)について製造方法に係わる記載がないが、バンプ102の間とともに電極104,104の間にも樹脂106が存在することから、バンプ102が基板103上に形成されたものであり、この基板103に対し所定の位置に樹脂106を塗布してからLED101をフリップチップ実装したものと推定される。この場合、LED101は、LEDのダイ(バンプを形成していないLED素子)が密集して配列したウェハーにバンプを形成することによりバンプ形成を効率化したLED素子、すなわちバンプを備えるLED素子ではない。また回路基板に保護部材を塗布する方法は、回路基板の電極面を清浄に保てないので、バンプを備えるLED素子をフリップチップ実装してLED装置を製造する方法には適用できない。
そこで本発明は、この課題に鑑みてなされたものであり、フリップチップ用のバンプを備えていても半導体発光装置への保護素子の実装を不要にでき、且つ製造効率の良好な半導体発光素子及びその製造方法を提供することを目的としている。
上記課題を解決するため本発明は、n型半導体層とp型半導体層を備え、回路基板上にフリップチップ実装する半導体発光素子において、
前記半導体発光素子がカソードとなるn側バンプとアノードとなるp側バンプを備え、
該n側バンプと該p側バンプの間に保護部材を備えることを特徴とする。
前記半導体発光素子がカソードとなるn側バンプとアノードとなるp側バンプを備え、
該n側バンプと該p側バンプの間に保護部材を備えることを特徴とする。
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることが好ましい。
前記保護部材の底面と前記n側及びp側バンプの底面の高さが略等しいことが好ましい。
前記p側バンプの一部分が前記n型半導体層と絶縁層を介して積層していても良い。
前記n側バンプの一部分が前記p型半導体層と絶縁層を介して積層していても良い。
前記n側バンプ及び前記p側バンプが電解メッキ法で形成された金バンプであり、前記回路基板の電極と金錫共晶で接合することが好ましい。
上記課題を解決するため本発明は、回路基板上に半導体発光素子をフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
前記ウェハーにカソードとなるn側バンプとアノードとなるp側バンプを形成するバンプ形成工程と、
前記n側バンプと前記p側バンプの間にペースト状の保護部材を充填し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記ウェハーを個片化し前記半導体発光素子を得る個片化工程と
を備えることを特徴とする。
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
前記ウェハーにカソードとなるn側バンプとアノードとなるp側バンプを形成するバンプ形成工程と、
前記n側バンプと前記p側バンプの間にペースト状の保護部材を充填し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記ウェハーを個片化し前記半導体発光素子を得る個片化工程と
を備えることを特徴とする。
前記ペースト状の保護部材がバリスタ粉末とバインダを混練したものであっても良い。
前記バンプ形成工程において、前記n側バンプと前記p側バンプを電解メッキ法で形成することが好ましい。
前記保護部材形成工程において、前記保護部材を充填し固体化したら、バンプ表面が露出するまで前記保護部材を研磨することが好ましい。
前記保護部材形成工程において、前記保護部材を充填するときに前記ウェハーの電極面全体に亘って該保護部材を塗布しても良い。
前記保護部材形成工程において、フォトリソグラフィ法で前記n側バンプと前記p側バンプの間に前記保護部材を充填しても良い。
前記n側バンプ及び前記p側バンプ表面に金錫共晶層を形成すことが好ましい。
本発明の半導体発光素子及び本発明の製造方法で得られる半導体発光素子は、カソードとなるn側バンプとアノードとなるp側バンプの間に保護部材を備えているので、静電気によるサージ電流が半導体発光素子の代わりに保護部材を通るため半導体発光素子が破壊されづらくなる。この結果、本発明の半導体発光素子をフリップチップ実装した半導体発光装置は保護素子が不要となる。また本発明の半導体発光素子は保護部材が一体的に形成されているので、ウェハーをダイシングして半導体発光素子に個片化する工程や、半導体発光素子を回路基板に配置し接合する工程など静電気の影響が懸念される環境下でも静電耐圧が向上しているため取り扱い易くなっている。さらに半導体発光素子が密集したウェハーに対し保護部材を形成している、すなわち一回で多数の半導体発光素子に保護部材を形成できるので効率的である。以上のように本発明の半導体発光素子及びその製造方法は製造効率が良い。
以下、添付図1〜15を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は
省略する。また説明のため部材の縮尺は適宜変更している。さらに特許請求の範囲に記載した発明特定事項との関係をカッコ内に記載している。
(第1実施形態)
省略する。また説明のため部材の縮尺は適宜変更している。さらに特許請求の範囲に記載した発明特定事項との関係をカッコ内に記載している。
(第1実施形態)
添付図1〜7を参照して本発明の第1実施形態を詳細に説明する。図1は本実施形態のLED装置(半導体発光装置)の外観を説明するために描いたLED装置10の斜視図である。LED装置10において、回路基板12上に蛍光体を含有した樹脂層11が積層している。樹脂層11は蛍光体を含有するシリコーン樹脂からなる。
図2により図1のLED装置10に実装されたLED素子13の実装状況を説明する。図2は図1のLED装置10から樹脂層11を剥がしとった状態のLED装置10の斜視図である。図2に示すように回路基板12は、板材16と、板材16上に形成された−電極14と+電極15を含んでいる。回路基板12上にフリップチップ実装されたLED素子13は、n側バンプ(カソード、図示せず)及びp側バンプ(アノード、図示せず)がそれぞれ−電極14と+電極15に接続している。
図3によりLED素子13のバンプ面を説明する。図3はLED素子13をバンプ面側から眺めた平面図である。n型半導体層21は、上層にあるp型半導体層22から一部分が露出している。このn型半導体層21の露出部にn側バンプ23がある。p型半導体層22上に配置されたp側バンプ24は一部分がn型半導体層21の露出部にはみ出している。n側バンプ23とp側バンプ24のはみ出した部分の間にはバリスタ26(保護部材)が存在する。n側バンプ23とp側バンプ24の間隙は約50μmである。なおn側バンプ23はp側バンプ24より平面積が小さく、n側バンプ23およびp側バンプ24は電解メッキ法で形成した金バンプである。
バリスタ26は、直径が5〜10μmの酸化亜鉛(ZnO)粒子をMn,Co酸化物等の無機質絶縁膜で被覆したバリスタ粒子と、オルガノポリシロキサン或いはシリコーン樹脂等のバインダとを混練したペーストを焼結したものである。一つのバリスタ粒子は約3Vのしきい値電圧が得られるので、約50μmのn側バンプ23とp側バンプ24の間隙においてバリスタ粒子が5から10個直列に並ぶことから、バリスタ26のしきい値は約15〜30Vとなる。
図4によりLED素子13の断面を説明する。図4は図3のB−B線に沿ったLED素子13の断面図である。サファイア基板25の下にn型半導体層21があり、さらにn型半導体層21の下面にはp型半導体層22が形成されている。LED素子13の外周部を除きn型半導体層21及びp型半導体層22の表面に形成されている保護膜27(絶縁層)は、n型半導体層21の占める領域とp型半導体層22の占める領域にそれぞれ開口部を備えている。それぞれの開口部では、n型半導体層21とn側バンプ23、p型半導体層22とp側バンプ24とが電気的に接続している。n型半導体層21の露出部に存在するp側バンプ24の一部分は、保護膜27によりn型半導体層21と絶縁している。n側バンプ23とp側バンプ24の間に充填されているバリスタ26の上部にも保護膜27がある。
サファイア基板25は厚さが100〜300μm、n型半導体層21は厚さが5μm程度である。p型半導体層22は総厚が1μm程度であり、厚みが100〜200nmのp型GaN層を含んでいる。保護膜は厚さが300nm程度でSiO2からなる。n側バンプ及びp側バンプ23,24は厚さが10〜30μmである。発光層(図示せず)は、n型半導体層21とp型半導体層22の境界部にあり、平面的な形状は概ねp型半導体層22に等しい。
図5によりLED装置10の積層構造を説明する。図5は、図2のA−A線に沿うようにして描いた図1のLED装置10の断面図である。なおLED素子13のn側及びp側バンプ23,24と回路基板12のスルーホール14a,15aを同時に図示できるように図2においてA−A線を屈曲させた。またLED素子13の断面は図5とほぼ同じように描いているが保護膜27は省略している。
回路基板12は板材16と−及び+電極14,15、スルーホール電極14a,15a、出力電極14b,15bからなっている。板材16の上面に形成された−電極14及び+電極15は、マザー基板(図示せず)の電極と接続するため板材16の下面に形成された出力電極14b,15bとそれぞれスルーホール14a,15aで接続している。LED素子13はフリップチップ実装され、n側バンプ23及びp側バンプ24がそれぞれ−及び+電極14,15と接続している。蛍光体を含有した樹脂層11は回路基板12の上面とLED素子13の周囲を覆っている。回路基板12の板材16は厚さが300μmでアルミナからなる。−及び+電極14,15と出力電極14b,15bは厚さが10〜30μmでニッケルと金を積層した銅箔である。スルーホール14a,15aは直径が200μmで銅ペーストが充填されている。樹脂層11は厚さが400μm程度でシリコーンからなる。
図6により回路基板12からn型半導体層21に至る積層構造を詳細に説明する。図6は図5のCで囲んだ領域の拡大図である。回路基板12の板材16上には、+電極15、金錫共晶層24c、金バンプ部24b、UBM(アンダーバンプメタル)層24a、金属層22b、p型GaN層22a、発光層21a、n型半導体層21が積層している。p側バンプ24は、金錫共晶層24c、金バンプ部24b、UBM層24aの積層物であり、p型半導体層22は金属層22bとp型GaN層22aの積層物である。
+電極15は、厚さが10〜30μmの銅箔と、厚さが2μm程度のNi層と厚さが0.3μm程度のAu層が積層した構造になっている。金錫共晶層24cは厚さが2〜3μmでp側バンプ24と+電極15を接合する。融点を300℃〜420℃に設定できる金錫共晶接合は、比較的低温で接合できるにもかかわらず250℃前後のリフロー温度では接合を維持できるので、LED装置10をマザー基板に実装するときに有利な接合法となる。金バンプ部24bは厚さが10〜30μmである。UBM層24aは、金バンプ部24bを電解メッキ法で形成する際の共通電極(メッキ電極ともいう)の一部が金バンプ部24bを電気的に孤立させるときに残ったものであり、厚さが0.3μmで、TiWとAuの2層構造になっている。
金属層22bは、電流分布の改善やオーミックコンタクト、反射機能、原子拡散防止など様々な目的を達成するためITO層、Ag層、金層など複数の金属薄膜が積層したものである。金属層22bとp型GaN層22aからなるp型半導体層22は厚さが約1μmである。GaN障壁層とInGaN井戸層からなる発光層21aは厚さが60nmであり、n型GaNからなるn型半導体層21は厚さが約5μmである。
図7により本実施形態のLED素子13の製造方法を説明する。図7は本実施形態のLED素子13を製造する工程の説明図である。(a)はウェハー準備工程である。ウェハー71は、サファイア基板25上にn型半導体層21が積層し、n型半導体層21上に複数のp型半導体層22が形成されている。なお保護膜27(図示せず)も形成済みである。(b)はウェハー71にカソードとなるn側バンプ23とアノードとなるp側バンプ24を形成するバンプ形成工程である。n側及びp側バンプ23,24はフォトリソグラフィ法を取り込んだ電解メッキ法で形成する。先ずウェハー71の上面全体にメッキ用共通電極(図示せず)をスパッタ法で形成する。次にメッキ用共通電極上にn側及びp側バンプ23,24の形成領域が開口したレジスト膜を形成する。ウェハー71を電解液に浸し
、通電してn側及びp側の金バンプ部23b,24bを成長させる。最後にレジスト膜を除去し、n側及びp側の金バンプ部23b,24bをマスクとしてメッキ用共通電極の露出した部分を除去する。
、通電してn側及びp側の金バンプ部23b,24bを成長させる。最後にレジスト膜を除去し、n側及びp側の金バンプ部23b,24bをマスクとしてメッキ用共通電極の露出した部分を除去する。
(c)は保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜72を形成する工程である。(d)は保護部材形成工程においてウェハー71の上面からペースト状のバリスタ26を塗布し、その後バリスタ26を焼結する工程を示している。なおバリスタ26を塗布したら、バリスタ粒子の整列状態を改善するためバリスタ26をプレスすることが好ましい。(e)は保護部材形成工程においてバリスタ26及びレジスト膜72の上面を研磨してn側及びp側の金バンプ部23b,24bの表面を露出させる。このときそれぞれの金バンプ部23b、24bの一部も研磨されている。このようにしてバリスタ26はn側及びp側バンプ23,24の間の所望に位置に配置される。
(f)はn側及びp側の金バンプ部23b,24bの上面に金錫共結晶層を形成するためのレジスト膜73を配置する工程を示している。このときレジスト膜73はn側及びp側の金バンプ部23b,24bの上面よりも若干狭く開口させておくと良い。これは共晶接合時に金錫共晶層23c、24cが広がるので、逃げとなる領域を確保するためである。(g)は金錫共晶層23c、24cをスパッタ法で形成する工程を示している。(h)はレジスト膜72,73を除去する工程を示している。(i)はウェハー71を切断して個別のLED素子13に個片化する個片化工程を示している。
(第2実施形態)
(第2実施形態)
添付図8,9を参照しながら、本発明の第2実施形態について詳細に説明する。LED装置の外観および回路基板12は第1実施形態の図1,2と等しい。なお本実施形態ではLED素子13bが回路基板12にフリップチップ実装されているものとする。
図8によりLED素子13bのバンプ面を説明する。図8はLED素子13bをバンプ面側から眺めた平面図である。LED素子13bの電極面にはn側バンプ23とp側バンプ24が存在し、n側及びp側バンプ23,24が占める領域以外をバリスタ26b(保護部材)が覆っている。LED素子13bと第1実施形態のLED素子13は、バリスタ26bとバリスタ26以外は等しい。また第1実施形態のLED素子13と同様にバリスタ26bのしきい値は約15〜30Vとなる。
図9によりLED素子13bの断面を説明する。図9は図8のF−F線に沿ったLED素子13bの断面図である。前述のようにサファイア基板25、n型及びp型半導体層21,22、n側及びp側バンプ23,24、保護膜27は、第1実施形態のLED素子13と同じものである。LED素子13bは、LED素子13に対しバリスタ26bが周辺部にも存在することが相違している。
本実施形態は、バリスタ26bがn側及びp側バンプ23,24間に局在していないため、図7で示した第1実施形態のLED素子13の製造工程に対し、(c)の保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜72を形成する工程が省略できる。
(第3実施形態)
(第3実施形態)
添付図10〜13を参照しながら、本発明の第3実施形態について詳細に説明する。第3実施形態は、第2実施形態の製造工程をいっそう簡略化して製造したLED素子13d及びその製造方法である。LED装置13dの外観および回路基板12は第1実施形態の図1,2と等しい。なお本実施形態ではLED素子13dが回路基板12にフリップチッ
プ実装されているものとする。
プ実装されているものとする。
図10によりLED素子13dのバンプ面を説明する。図10はLED素子13dをバンプ面側から眺めた平面図である。LED素子13dの電極面にはn側バンプ23dとp側バンプ24dが存在し、n側及びp側バンプ23d,24dが占める領域以外をバリスタ26d(保護部材)が覆っている。平面的には図8と等しいが、高さ方向の構造、並びにn側及びp側バンプ23d,24dの部材が異なるためサフィックスを変えた。バリスタ26dのしきい値は第1,2実施形態のLED素子13,13bと同様に約15〜30Vとなる。
図11によりLED素子13dの断面を説明する。図11は図10のD−D線に沿ったLED素子13dの断面図である。前述のようにサファイア基板25、n型及びp型半導体層21,22、保護膜27は、第1及び第2実施形態のLED素子13,13bと同じものである。LED素子13dは、第2実施形態のLED素子13b(図9等参照)と同様にLED素子13dの周辺部にもバリスタ26dが存在するが、バリスタ26dの底面とn側及びp側バンプ23d,24dの底面の高さが一致しているところが相違している。n側及びp側バンプ23d,24dはUBM層と金バンプ部だけからなり、その底面は金が露出している。
図12によりLED素子13dを回路基板12に実装し樹脂層11で封止したLED装置10dの積層構造を説明する。図12はLED素子13dを備えるLED装置10dの断面図である。本実施形態のLED素子13dを示す図12と第1実施形態のLED素子13bを示す図5の違いは、図12と図5でLED素子13dとLED素子13bが異なっていることに加え、図12では−及び+電極14,15上に金錫共晶層28dが描かれていることである。図5ではn側及びp側バンプ23,24に金錫共晶層23c、24c(図6,7参照)が含まれていたので回路基板12とLED素子13の接合部に金錫共晶層23c、24cを描かなかったが、本実施形態では回路基板12に金錫共晶層28dを追加形成するため図12において金錫共晶層28dを明示した。金錫共晶層28dは、フラックスをバインダとする金錫合金ペーストを印刷法により回路基板12とLED素子13dとの接続部(−及び+電極14,15上)に配置し、LED素子13dの接合時に溶融してから固体化して形成する。
図13により本実施形態のLED素子13dの製造方法を説明する。図13はLED素子13dを製造する工程の説明図である。(a)はウェハー準備工程であり、第1実施形態の図7(a)と等しい。(b)はウェハー71にカソードとなるn側バンプ23dとアノードとなるp側バンプ24dを形成するバンプ形成工程である。図7(b)と同じ工程であるが、本実施形態における完成時のLED素子13dではバリスタ26dの底面並びにn側及びp側バンプ23d,24dの底面の高さが略等しいことが要点となるので、製造途中においてn側バンプ23dがp側バンプ24dよりもp型半導体層22の厚さ(約1μm)分だけ低くなっていることを明示している。
(c)は保護部材形成工程においてウェハー71の上面にn側及びp側バンプ23d,24dが隠れるくらいまでペースト状のバリスタ26dを塗布し、その後バリスタ26dを焼結する工程を示している。なおバリスタ26dを塗布したら、バリスタ粒子の整列状態を改善するためバリスタ26dをプレスすることが好ましい。(d)は保護部材形成工程においてバリスタ26dの上面を研磨してn側及びp側の金バンプ部23d,24dの表面を露出させる。このときそれぞれのn側及びp側バンプ23d、24dも一部研磨することでバリスタ26dの底面(図では上側の面)並びにn側及びp側バンプ23d,24dの底面の高さを略等しくする。(e)はウェハー71を切断して個別のLED素子13dに個片化する個片化工程を示している。
以上のように本実施形態の製造方法は、バンプを形成したらバリスタ26dの塗布、硬化及び研磨を行なうだけであり、フォトリソグラフィ工程がないので、図7に示した工程と比べると著しく簡単化している。なお回路基板12への金錫合金ペースト印刷はスクリーン印刷で良く製造上の困難性はない。
(第4実施形態)
(第4実施形態)
添付図14,15を参照し、第3実施形態のLED素子13dと比較しながら、本発明の第4実施形態のLED素子13eについて詳細に説明する。第4実施形態は、第3実施形態のLED素子13dを回路基板12に接合するときよりも、よりいっそう接合が容易になるようにしたものである。LED装置13eの外観および回路基板12は第1実施形態の図1,2と等しい。なお本実施形態ではLED素子13eが回路基板12にフリップチップ実装されているものとする。
図14によりLED素子13eのバンプ面を説明する。図14はLED素子13eをバンプ面側から眺めた平面図である。LED素子13eの電極面にはn側バンプ23eとp側バンプ24eが存在し、n側及びp側バンプ23e,24eが占める領域以外をバリスタ26e(保護部材)が覆っている。第3実施形態のLED素子13dを示す図8に対し、本図ではn側電極23e及びp側バンプ24eの切り欠き部分が大きくなっている。なおバリスタ26eのしきい値は第1〜3実施形態のLED素子13,13b,13dと同様に約15〜30Vとなる。
図15によりLED素子13eの断面を説明する。図15は図14のE−E線に沿ったLED素子13eの断面図である。前述のようにサファイア基板25、n型及びp型半導体層21,22は、第1〜3実施形態のLED素子13,13b,13dと同じものである。LED素子13eは、第3実施形態と同様にLED素子13eの周辺部にもバリスタ26eが存在し、バリスタ26eの底面とn側及びp側バンプ23,24の底面の高さが一致している。またn側及びp側バンプ23e,24eはUBM層と金バンプ部だけからなり、その底面は金が露出している。
図15と図11との違いは、図15においてn側電極23eが大型化し、その一部分がp型半導体層22と保護膜27e(絶縁層)を介して重なっていることである。これにあわせて保護膜27e、バリスタ26eの形状も異なる。このため回路基板12(接合部の−及び+電極の形状が第1〜3実施形態と異なる)の接合部に印刷するn側バンプ23e用の印刷パターンを大きくすることができるようになり印刷及び接合が容易になる。
第1〜4実施形態では保護部材がバリスタ26,26b,26d,26eであった。しかしながら保護部材はバリスタに限られず、最初はペースト状態で充填後固体化できる静電気保護部材であれば良い。カーボンをバインダ中に混練した抵抗ペースト、高誘電率の粒子をバインダ中に混練した容量性のペースト、表面に不導体層を設けた金属粒子をバインダ中に混練した静電気保護用ペーストなどが使える。
第1〜4実施形態ではバリスタ26,26b,26d,26eのバインダは樹脂であった。とくに焼結(150℃程度)するとガラス質になるオルガノポリシロキサン等の無機バインダを使うと耐熱性や耐光性が高くなる。他のバインダとしてガラスフリットを使っても良い。ガラスフリットを含有させると焼結温度を上昇させなければならないが、静電気保護部材の強度を増すことができる。
第1〜4実施形態ではn側及びp側バンプ23,23d,23e,24,24d,24eは電解メッキ法で形成した金バンプであった。バンプ形成法としては電解メッキ法以外
に、スパッタ法やCVD法、蒸着法など他のメッキ法でも良く、スタッドバンプでも良い。なおメッキ法で形成したバンプは平面形状が比較的自由に設定できる。このため第1〜3実施形態ではp側バンプ24,24dをn型半導体層21の露出部まで延出させることができた。これは、静電気がバリスタ26,26b,26dを通過したときに発する熱をn型半導体層21の露出部に局在させ、熱による被害を小さくすることに配慮したものである。またバンプのコアとなる部材も金に限られず、半田や銅、アルミニウムなど他の合金や金属材料であっても良い。なお電解メッキ法は大気中で製造できるので手軽であり、金バンプであれば前述のように金錫共晶による接合が適用できるのでリフロー時の安定性が保証される。
に、スパッタ法やCVD法、蒸着法など他のメッキ法でも良く、スタッドバンプでも良い。なおメッキ法で形成したバンプは平面形状が比較的自由に設定できる。このため第1〜3実施形態ではp側バンプ24,24dをn型半導体層21の露出部まで延出させることができた。これは、静電気がバリスタ26,26b,26dを通過したときに発する熱をn型半導体層21の露出部に局在させ、熱による被害を小さくすることに配慮したものである。またバンプのコアとなる部材も金に限られず、半田や銅、アルミニウムなど他の合金や金属材料であっても良い。なお電解メッキ法は大気中で製造できるので手軽であり、金バンプであれば前述のように金錫共晶による接合が適用できるのでリフロー時の安定性が保証される。
第1,2実施形態では金錫共晶層23c,24cをn側及びp側バンプ23,24上に形成していた。第3実施形態のように金錫共晶層28dを回路基板12の−及び+電極14,15上に形成しても良い。しかしながら、LED素子13,13bが回路基板12より平面積が小さいのでLED素子13,13b側に金錫共晶層を形成した方が取り扱いが楽であり、スパッタ法や蒸着法では金錫材料の使用効率が高くなる。
10,10d…LED装置(半導体発光装置)、
11…樹脂層、
12…回路基板、
13,13b,13d,13e…LED素子(半導体発光素子)、
14…−電極、
14a,15a…スルーホール、
14b,15b…出力電極、
15…+電極、
16…板材、
21…n型半導体層、
21a…発光層、
22…p型半導体層、
22a…p型GaN層、
22b…金属層、
23,23d,23e…n側バンプ、
23b,24b…金バンプ部、
23c,24c,28d…金錫共晶層、
24,24d,24e…p側バンプ、
24a…UBM層、
25…サファイア基板、
26,26b,26d,26e…バリスタ(保護部材)、
27,27e…保護膜(絶縁層)、
71…ウェハー、
72,73…レジスト膜。
11…樹脂層、
12…回路基板、
13,13b,13d,13e…LED素子(半導体発光素子)、
14…−電極、
14a,15a…スルーホール、
14b,15b…出力電極、
15…+電極、
16…板材、
21…n型半導体層、
21a…発光層、
22…p型半導体層、
22a…p型GaN層、
22b…金属層、
23,23d,23e…n側バンプ、
23b,24b…金バンプ部、
23c,24c,28d…金錫共晶層、
24,24d,24e…p側バンプ、
24a…UBM層、
25…サファイア基板、
26,26b,26d,26e…バリスタ(保護部材)、
27,27e…保護膜(絶縁層)、
71…ウェハー、
72,73…レジスト膜。
Claims (13)
- n型半導体層とp型半導体層を備え、回路基板上にフリップチップ実装する半導体発光素子において、
前記半導体発光素子がカソードとなるn側バンプとアノードとなるp側バンプを備え、
該n側バンプと該p側バンプの間に保護部材を備えることを特徴とする半導体発光素子。 - 前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることを特徴とする請求項1に記載の半導体発光素子。
- 前記保護部材の底面と前記n側及びp側バンプの底面の高さが略等しいことを特徴とする請求項1又は2に記載の半導体発光素子。
- 前記p側バンプの一部分が前記n型半導体層と絶縁層を介して積層していることを特徴とする請求項1から3のいずれか一項に記載の半導体発光素子。
- 前記n側バンプの一部分が前記p型半導体層と絶縁層を介して積層していることを特徴とする請求項1から3のいずれか一項に記載の半導体発光素子。
- 前記n側バンプ及び前記p側バンプが電解メッキ法で形成された金バンプであり、前記回路基板の電極と金錫共晶で接合することを特徴とする請求項1から5のいずれか一項に記載の半導体発光素子。
- 回路基板上に半導体発光素子をフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
前記ウェハーにカソードとなるn側バンプとアノードとなるp側バンプを形成するバンプ形成工程と、
前記n側バンプと前記p側バンプの間にペースト状の保護部材を充填し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記ウェハーを個片化し前記半導体発光素子を得る個片化工程と
を備えることを特徴とする半導体発光素子の製造方法。 - 前記ペースト状の保護部材がバリスタ粉末とバインダを混練したものであることを特徴とする請求項7に記載の半導体発光素子の製造方法。
- 前記バンプ形成工程において、前記n側バンプと前記p側バンプを電解メッキ法で形成することを特徴とする請求項7又は8に記載の半導体発光素子の製造方法。
- 前記保護部材形成工程において、前記保護部材を充填し固体化したら、バンプ表面が露出するまで前記保護部材を研磨することを特徴とする請求項7から9のいずれか一項に記載の半導体発光素子の製造方法。
- 前記保護部材形成工程において、前記保護部材を充填するときに前記ウェハーの電極面全体に亘って該保護部材を塗布することを特徴とする請求項10に記載の半導体発光素子の製造方法。
- 前記保護部材形成工程において、フォトリソグラフィ法で前記n側バンプと前記p側バ
ンプの間に前記保護部材を充填することを特徴とする請求項7から10のいずれか一項に記載の半導体発光素子の製造方法。 - 前記n側バンプ及び前記p側バンプ表面に金錫共晶層を形成すことを特徴とする請求項7から12のいずれか一項に記載の半導体発光素子の製造方法。
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