JP2012134421A - 半導体発光素子 - Google Patents

Abstract

【課題】単位ＬＥＤ素子を連結して構成したブロック型のＬＥＤ素子は、電極数が多くなるうえ負電極が小さいため実装性が悪い。
【解決手段】単位ＬＥＤ素子のｐ型半導体層１６ａ，１６ｂから露出するｎ型半導体層１７ａ，１７ｂの露出部１７ｃ，１７ｄは、ｐ型半導体層１６ａ，１６ｂの中央部にあり、負電極配線１９を介して第２保護膜１３上に形成されたカソード用バンプ電極１２と接続している。同様にｐ型半導体層１６ａ，１６ｂは、ｐ型半導体層１６ａ，１６ｂの４隅に形成された第１保護膜の開口部１５ａ〜ｄ、正電極配線１４を介して第２保護膜１３上に形成されたアノード用バンプ電極１１と接続している。
【選択図】図２

Description

本発明は、バンプ電極を備え、個別に分離可能な単位半導体発光素子を所定の個数だけ連結して構成した半導体発光素子に関する。

単一種類のウェハーでありながら、１個のダイに含まれる単位半導体発光素子（以下特に断らない限り単位ＬＥＤ素子と呼ぶ）の個数を切り換え、小型から大型まで様々な仕様の半導体発光素子（以下特に断らない限りＬＥＤ素子と呼ぶ）を作り分ける手法が知られている（ブロック型ともいう）。例えば特許文献１には、「一チップ領域（ダイ）当たりのドット数（単位ＬＥＤ素子の個数）が異なる場合であっても、スクライブラインを形成するために用いるアイソレーションマスクのみの変更により、任意のドット数／チップのダイオードアレイを製造出来る方法」が記載されている。なお部材の対応関係を明確にするため「」で示した特許文献１からの引用文の中に（）を挿入した（以下同様）。

特許文献１は、ダイオードアレイ、すなわち単位ＬＥＤ素子が１次元的に配列して連結したＬＥＤ素子について説明していた。一般にＬＥＤ素子はリードフレームや金属・セラミック・樹脂からなる基板（以下これらを回路基板と呼ぶ）に実装しパッケージ化することで取り扱い性や信頼性を向上させた半導体発光装置（以下ＬＥＤ装置と呼ぶ）を構成することが多い。また何通りかある実装方式のなかで、放熱性が良好で実装面積が小さいという特徴をもつフリップチップ実装を採用することがある。これらの要件が満たされるものとして例えば特許文献２がある。

特許文献２の図２３を図１０に再掲示し説明する。図１０は従来の光源（ＬＥＤ装置）の構成を示す説明図であり、ａ）が発光ダイオード素子（ＬＥＤ素子）の電極面の平面図、ｂ）が発光ダイオード素子を配線基板（回路基板）に実装搭載した状態の平面図、ｃ）がその断面図である。ａ）では、１個の発光ダイオード素子の外郭（ダイ）が発光ダイオード半導体層４４と一致し、そのなかに２個の最小単位の発光素子（単位ＬＥＤ素子）が含まれ、それぞれの最小単位の発光素子が正電極４５と負電極４６を備えていることを示している。ｂ）では、図の上側に負電極用配線４７、下側に正電極用配線４８があり、負電極用配線４７の凸部が負電極４６と接続していることを示している。ｃ）では、配線基板１０（回路基板）上に形成された負電極用配線４７と正電極用配線４８がそれぞれ、突起電極である負電極４６と正電極４５に接続している様子が示されている。

特開昭６１−２５８４８１号公報 （第２頁左上欄第７行〜第２頁右上欄第１３行） 特開２００７−１４０４５３号公報 （図２３）

図１０ａ）に示したようなＬＥＤ素子（発光ダイオード素子）は、各単位ＬＥＤ素子（最小単位の発光素子）ごとにそれぞれアノード電極（正電極４４）とカソード電極（負電極４５）を形成しているため、単位ＬＥＤ素子を連結して構成したＬＥＤ素子は電極数が多くなる（図１０では４個）。電極数が多くなると全ての電極を回路基板（配線基板１０）上に形成した配線（正電極用配線４８及び負電極用配線４７）に接続する難しさが増す。さらに図１０のＬＥＤ素子は負電極４６が小さく、ＬＥＤ素子の中央部に偏在している
ため実装性が悪化している。

そこで本発明は、この課題に鑑みてなされたものであり、単位ＬＥＤ発光素子が連結したブロック型のＬＥＤ素子であっても、そのＬＥＤ素子を回路基板にフリップチップ実装し易くすることを目的とする。

上記目的を達成するため本発明の半導体発光素子は、単位半導体発光素子を連結した半導体発光素子において、
半導体層と第１保護膜と正電極配線と負電極配線と第２保護膜とバンプ電極とを備え、
前記半導体層は、ｐ型半導体層とｎ型半導体層を含み、一方の型の半導体層に他方の型の半導体層が積層し、該他方の型の半導体層は前記単位半導体素子毎に分離し、前記他方の型の各半導体層の一部分から前記一方の型の半導体層が露出し、
前記第１保護膜は、開口部を備え、前記半導体層を覆い、
前記正電極配線と前記負電極配線は、前記第１保護膜上に形成され、
前記第２保護膜は、開口部を備え、前記正電極配線及び前記負電極配線を覆い、
前記バンプ電極は、アノード用バンプ電極とカソード用バンプ電極を含み、前記第２保護膜上に形成され、
前記アノード用バンプ電極は、前記第２保護膜の開口部を介して前記正電極配線と接続し、さらに該正電極配線により前記第１保護膜の開口部を介して全ての前記単位半導体発光素子に含まれる前記ｐ型半導体層と接続し、
前記カソード用バンプ電極は、前記第２保護膜の開口部を介して前記負電極配線と接続し、さらに該負電極配線により前記第１保護膜の開口部を介して全ての前記単位半導体発光素子に含まれるｎ型半導体層と接続することを特徴とする。

単位半導体発光素子において、半導体層は多くの場合、ｎ型半導体層上にｐ型半導体層が積層したもので、ｐ型半導体層の一部が削られた領域からｎ型半導体層が露出している（ｐ型半導体層上にｎ型半導体層が積層する場合はｎとｐを逆にして読み替える、以下同様）。さらに半導体層を覆う第１保護膜は、ｎ型半導体層の露出部とｐ型半導体層領域にそれぞれ別々の開口部を有する。単位半導体発光素子が連結した状態では、第１保護膜が層間絶縁膜として振る舞い、上面に正電極配線及び負電極配線を含む配線層を備える。同様に第２保護膜も層間絶縁膜として振る舞い、上面にアノード用バンプ電極及びカソード用バンプ電極を含むバンプ電極層を備える。アノード用バンプ電極は、第２保護膜の開口部、正電極配線及び第１保護膜の開口部を経由して全ての単位半導体発光素子に含まれるｐ型半導体層と接続する。同様にカソード用バンプ電極は、第２保護膜の開口部、負電極配線及び第１保護膜の開口部を経由して全ての単位半導体発光素子に含まれるｎ型半導体層と接続する。

前記一方の型の半導体層が露出する部分は前記単位半導体発光素子の略中央部にあることが好ましい。

単位半導体発光素子の負電極（ｎ型半導体層の露出部）がｐ型半導体層の角部にあると、電流分布の不均一により対角方向の角部が暗くなる。またｎ型半導体層の露出部に回路基板との接続用電極（バンプ電極等）を形成する場合、この露出部は、回路基板との機械的接続を確保するため位置合わせ精度等を加味するので、電気的接続において最小限必要とされるサイズよりも大きなものとせざるを得ず、発光しない領域として発光効率を損なう。これに対しｎ型半導体層の露出部を単位半導体発光素子の中央部に配置すると、露出部からｐ型半導体層の角部まで距離が等しくなり且つ短くなるため、電流が四方に均等に分布し角部が明るくなる。また露出部は負電極配線と電気的に接続するだけなので面積を小さくでき発光効率を改善する（ｐ型半導体層が露出する場合は正電極配線となる）。

前記第１保護膜の開口部のうち、前記他方の型の半導体層が占める領域に配置された開口部が前記他方の型の半導体層が占める領域の４つの角部にあることが好ましい。

中央部にｎ型半導体層の露出部があるときｐ型半導体層の４隅に第１保護膜の開口部を設けると、アノード用バンプ電極とｐ型半導体層の４隅を正電極配線で低抵抗接続することが可能となり、電流分布が改善し発光効率が良くなる。またこの場合、アノード用バンプ電極で複数の正電極配線を接続することにより、正電極配線及び負電極配線を直線的にできる。

以上のように本発明の半導体発光素子は、単位半導体発光素子が連結したブロック型構成であっても、回路基板と接続するためのアノード用及びカソード用バンプ電極の個数を減らせるうえ、それぞれのバンプ電極サイズが大きくできるのでフリップチップ実装し易くなる。

本発明の第１実施形態におけるＬＥＤ素子の電極面側の平面図。 図１に示すＬＥＤ素子の断面図。 図１に示すＬＥＤ素子の層別の平面図。 図１に示すＬＥＤ素子の層別の平面図。 図１に示すＬＥＤ素子の平面図。 本発明の第２実施形態におけるＬＥＤ素子の平面図。 第１参考例の平面図と断面図。 第２参考例の平面図と断面図。 第３参考例の平面図と断面図。 従来のＬＥＤ素子及びＬＥＤ装置の説明図。

以下、添付図１〜６を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。また説明のため部材の縮尺は適宜変更している。さらに特許請求の範囲に記載した発明特定事項との関係をカッコ内に記載している。
（第1実施形態）

図１により本発明の第１実施形態におけるＬＥＤ素子２０（半導体発光素子）の電極面を説明する。図１は本実施形態におけるＬＥＤ素子２０の電極面側の平面図である。ＬＥＤ素子２０の電極面にはアノード用バンプ電極１１とカソード用バンプ電極１２があり、アノード用及びカソード用バンプ電極１１，１２以外の領域からは電極面を覆う第２保護膜１３が見える。

図２により図１のＬＥＤ素子２０の断面構造を説明する。図２において（ａ）は図１のＡＡ線に沿った断面図、（ｂ）はＢＢ線に沿った断面図である。

先ず図２（ａ）から説明する。サファイア基板１８上には２個のｎ型半導体層１７ａ，１７ｂ（一方の型の半導体層）が形成されており、ｎ型半導体層１７ａ，１７ｂ上にそれぞれｐ型半導体層１６ａ，１６ｂ（他方の型の半導体層）が積層している。第１保護膜１５は、ｐ型半導体層１６ａ，１６ｂ上に開口部１５ａ，１５ｂ，１５ｃ，１５ｄを有し、ｎ型半導体層１７ａ，１７ｂから露出するサファイア基板１８、ｎ型半導体層１７ａ，１７ｂとｐ型半導体１６ａ、１６ｂから形成される段差部とともにｐ型半導体層１６ａ，１
６ｂを覆っている。正電極配線１４は第１保護膜１５上に形成され、開口部１５ａ〜ｄを経由してｐ型半導体層１６ａ，１６ｂと接続している。第２保護膜１３は、開口部１３ａを備え、第１保護膜１５の一部及び正電極配線１４を覆っている。第２保護膜１３上にはアノード用バンプ電極１１とカソード用バンプ電極１２が形成され、アノード用バンプ電極１１は、開口部１３ａを介して正電極配線１４と接続し、さらに正電極配線１４により開口部１５ａ〜ｄを介して全てのｐ型半導体層１６ａ，１６ｂと接続している。

ＬＥＤ素子２０は２個の単位ＬＥＤ素子が連結したものであるため、ｐ型半導体層１６ａ，１６ｂが分離している。さらに本実施形態の場合はｎ型半導体層１７ａ，１７ｂも単位ＬＥＤ素子毎に分離し端部が第１保護膜１５で覆われている。なおｎ型半導体層１７ａ，１７ｂの間隙はスクライブラインである。半導体層２１ａ，２１ｂはｎ型半導体層１７ａ，１７ｂ及びｐ型半導体層１６ａ，１６ｂとともに発光層（図示せず）を含む。また各層の厚みが影響して第１及び第２保護膜１５，１３や正電極配線１４に段差が生じるが、これらの段差は図示していない（以下同様）。

次に図２（ｂ）を説明する。（ａ）と同様にサファイア基板１８上に形成されたｎ型半導体層１７ａ，１７ｂにｐ型半導体層１６ａ，１６ｂが積層している。ｐ型半導体層１６ａ，１６ｂの中央部が開口し、ｐ型半導体層１６ａ，１６ｂからｎ型半導体層１７ａ，１７ｂが露出している。第１保護膜１５は、ｎ型半導体層１７ａ，１７ｂの露出部に開口部１５ｅ，１５ｆを有し、スクライブライン領域のサファイア基板１８面、ｎ型半導体層１７ａ，１７ｂとｐ型半導体１６ａ、１６ｂで形成される段差部とともにｐ型半導体層１６ａ，１６ｂを覆っている。負電極配線１９は第１保護膜１５上に形成され、開口部１５ｅ〜ｆを経由してｎ型半導体層１７ａ，１７ｂと接続している。第２保護膜１３は、開口部１３ｂを備え、第１保護膜１５の一部及び負電極配線１９を覆っている。第２保護膜１３上にはアノード用バンプ電極１１とカソード用バンプ電極１２が形成され、カソード用バンプ電極１２は、開口部１３ｂを介して負電極配線１９と接続し、さらに負電極配線１９により開口部１５ｅ〜ｆを介して全てのｎ型半導体層１７ａ，１７ｂと接続している。

サファイア基板１８は厚さが１００〜３００μｍ、ｎ型半導体層１７ａ，１７ｂは厚さが５μｍ程度である。ｐ型半導体層１６ａ，１６ｂは総厚が１μｍ程度であり、厚みが１００〜２００ｎｍのｐ型ＧａＮ層と、低抵抗化及び反射膜や原子拡散防止など様々な機能を担う金属層を含んでいる。第１保護膜１５は厚さが３００〜１０００ｎｍでＳｉＯ２からなる。正電極配線１４及び負電極配線１９は厚さが０．５〜１μｍでアルミニウムからなる。第２保護膜１３は厚さが１〜３μｍではポリイミドからなる。アノード用及びカソード用バンプ電極１１，１２は厚さが１０〜３０μｍ程度で電解金メッキ法により形成される。発光層（図示せず）は、ｎ型半導体層１７ａ，１７ｂとｐ型半導体層１６ａ，１６ｂの境界部にあり、平面的な形状は概ねｐ型半導体層１６ａ，１６ｂに等しい。なお正電極配線１４及び負電極配線１９はＡｕ，Ｃｕなど他の金属でも良く、第１及び第２保護膜１５，１３はＳｉＮ、ＳｉＯ２又はポリイミドなどでも良い。

図３と図４によりＬＥＤ素子２０を層別に説明する。図３と図４はＬＥＤ素子２０の層別の平面図であり、(ａ)は半導体層２１ａ，２１ｂ、（ｂ）は第１保護膜１５、（ｃ）は配線層、（ｄ）は第２保護膜１３、（ｅ）はバンプ層を示している。（ａ）は、サファイア基板１８の占める領域の内側に２個のｎ型半導体層１７ａ，１７ｂがあり、さらにｎ型半導体層１７ａ，１７ｂの内側にｐ型半導体層１６ａ，１６ｂがあることを示している。このときｎ型半導体層１７ａ，１７ｂの露出部１７ｃ、１７ｄがｐ型半導体層１６ａ，１６ｂの中央部にある。（ｂ）は、第１保護膜１５が、ＬＥＤ素子１０のダイの略全面を覆い、ｐ型半導体層１６ａ，１６ｂの４隅と中央部に開口部１５ａ〜１５ｊを備えていることを示している。なお参考のためｎ型半導体層１７ａ，１７ｂ、ｐ型半導体層１６ａ，１６ｂ、及び露出部１７ｃ，１７ｄを点線で示した（以下同様）。（ｃ）は、第１保護膜１
５上に正電極配線１４，２２、及び負電極配線１９が形成されている様子を示している。正電極配線２２は図の下辺の開口部１５ｇ〜ｊを覆っている。（ｄ）は、第２保護膜１３が、ＬＥＤ素子１０のダイの略全面を覆い、正電極配線１４，２２上に開口部１３ａ，１３ｃ、負電極配線１９上に開口部１３ｂを備えていることを示している。（ｅ）は、アノード用バンプ電極１１とカソード用バンプ電極１２がＬＥＤ素子１０のダイの両端部に形成され、アノード用バンプ電極１１が開口部１３ａ，１３ｃを覆い、カソード用バンプ電極１２が開口部１３ｂを覆っている様子を示している。

図５により図３と図４をまとめる。図５は図３，４の（ａ）から（ｅ）をまとめて描いたＬＥＤ素子２０の平面図である。なお第１及び第２保護膜１５，１３は図示していない。またハッチング及び輪郭を示す線は識別しやすいように選んだ。
（第２実施形態）

図６により本発明の第２実施形態におけるＬＥＤ素子６０の電極面を説明する。図６は図５と同様に各層をまとめて描いたＬＥＤ素子６０の電極面側の平面図である。ＬＥＤ素子６０には単位ＬＥＤ素子が４個含まれている。ＣＣ線及びＤＤ線に沿った断面はそれぞれ第１実施形態の図２に示した断面図（ａ）及び（ｂ）と等しい。なおこのとき各部材等の番号について、アノード用バンプ電極は１１を６１と、カソード用バンプ電極は１２を６２と、第２保護膜１３の開口部は１３ａを６３ａと、正電極配線は１４を６４と、第１保護膜の開口部は１５ａ〜ｆを６５ａと、ｐ型半導体層は１６ａ，１６ｂを６６と、ｎ型半導体層は１７ａ，１７ｂを６７と、負電極配線は１９を６９と読み替える。

ＬＥＤ素子６０に含まれる４個の単位ＬＥＤ素子に対応し、サファイア基板６８の内側の領域には４個のｎ型半導体層６７と、各ｎ型半導体層６７の内側にｐ型半導体層６６がある。なお各ｎ型半導体層６７間の領域はスクライブラインである。各ｐ型半導体層６６の中央部は開口しており、ｎ型半導体層６７がｐ型半導体層６６から露出する露出部６７ａがある。スクライブライン領域のサファイア基板６８面、ｎ型半導体層６７とｐ型半導体層６６の段差部、及びｐ型半導体層６６を覆う第１保護膜（図示せず）が備える開口部６５ａは各ｐ型半導体層６６の４隅と中央に存在する。第２保護膜（図示せず）上に形成されたアノード用バンプ電極６１及びカソード用バンプ電極６２は、第２保護膜の開口部６３ａを介してそれぞれ正電極配線６４及び負電極配線６９と接続し、さらに第１保護膜の開口部６５ａを介して全てのｐ型半導体層６６及びｎ型半導体層６７と接続している。

ＬＥＤ素子６０は図５等に示した第１実施形態のＬＥＤ素子２０を紙面の縦方向に２個連結したものであり、本実施形態においてアノード用及びカソード用バンプ電極６１，６２だけを大きくしたものである。すなわちバンプ形成用のマスクとスクライブ位置の変更で第１実施形態のＬＥＤ素子２０と本実施形態のＬＥＤ素子６０を作り分けることができる。このようにしても各単位ＬＥＤ素子の電流分布はＬＥＤ素子２０とＬＥＤ素子６０の間で同等なものとなる。
（第１参考例）

図７において第１参考例として単位ＬＥＤ素子だけでフリップチップ実装に対応させたＬＥＤ素子７０を説明する。図７において、（ａ）は図５と同様にＬＥＤ素子７０の各層をまとめて描いた電極面側の平面図、（ｂ）はＥＥ線に沿って描いた断面図である。ＬＥＤ素子７０は第１及び第２実施形態のＬＥＤ素子２０，６０に含まれる単位ＬＥＤ素子を一部変更した上で一個だけ切り出してフリップチップ実装できるようにしたものである。

図７（ａ）で示すようにＬＥＤ素子７０は、サファイア基板７８の内側の領域にｎ型半導体層７７があり、さらにｎ型半導体層７７の内側にｐ型半導体層７６がある。ｐ型半導体層７６の中央部は開口しており、ｐ型半導体層７６からｎ型半導体層７７が露出する露
出部７７ａがある。第１保護膜７５｛（ｂ）参照｝が周辺部のサファイア基板７８面、ｎ型半導体層７７とｐ型半導体層７６の段差部｛（ｂ）を参照｝、及びｐ型半導体層７６を覆い、この第１保護膜７５が備える開口部７５ａはｐ型半導体層７６の４隅と中央に存在する。正電極配線７４はコの字型になっている。第２保護膜７３｛（ｂ）参照｝の開口部７３ａはそれぞれ正電極配線７４と負電極配線７９上に存在する。（ｂ）に示すように、第２保護膜７３上に形成されたアノード用バンプ電極７１及びカソード用バンプ電極７２は、第２保護膜７３の開口部７３ａを介してそれぞれ正電極配線７４及び負電極配線７９と接続し、さらに第１保護膜７５の開口部７５ａを介してｐ型半導体層７６及びｎ型半導体層７７と接続している。

ＬＥＤ素子７０は、第１及び第２実施形態のＬＥＤ素子２０，６０に対し、本実施形態において正電極及び負電極配線７４，７９の形状、第２保護膜７３の開口部７３ａの位置、並びにアノード用及びカソード用バンプ電極７１，７２の形状が異なっている。すなわち第１及び第２実施形態のＬＥＤ素子２０，６０に対し、正電極及び負電極配線７４，７９用のマスク、第２保護膜７３用のマスク、アノード用及びカソード用バンプ電極７１，７２のマスク、並びにスクライブ位置の変更でＬＥＤ素子２０，６０，７０を作り分けることができる。なお単位ＬＥＤ素子の電流分布特性はＬＥＤ素子２０，６０，７０で等しい。ＬＥＤ素子７０は、ＬＥＤ素子２０，６０に比べ発光量が制限されるほか、アノード用及びカソード用バンプ電極７１，７２の面積が小さいので実装性や放熱性が劣る。
（第２参考例）

図８において第２参考例として単位ＬＥＤ素子だけでフリップチップ実装に対応させたＬＥＤ素子８０を説明する。図８において，（ａ）は図５と同様にＬＥＤ素子８０の各層をまとめて描いた電極面側の平面図、（ｂ）はＦＦ線に沿って描いた断面図である。ＬＥＤ素子８０は第１及び第２実施形態のＬＥＤ素子２０，６０に含まれる単位ＬＥＤ素子を一部変更した上で一個だけ切り出してフリップチップ実装できるようにしたものである。

図８（ａ）で示すようにＬＥＤ素子８０は、サファイア基板８８の内側の領域にｎ型半導体層８７があり、さらにｎ型半導体層８７の内側にｐ型半導体層８６がある。ｐ型半導体層８６の中央部は開口しており、ｐ型半導体層８６からｎ型半導体層８７が露出する露出部８７ａがある。第１保護膜８５｛（ｂ）参照｝が周辺部のサファイア基板８８面、ｎ型半導体層８７とｐ型半導体層８６の段差部｛（ｂ）を参照｝、及びｐ型半導体層８６を覆い、この第１保護膜８５が備える開口部８５ａはｐ型半導体層８６の紙面の左側２隅と中央に存在する。ＬＥＤ素子８０には正電極配線及び第２保護膜が存在しない。（ｂ）に示すように、アノード用バンプ電極８１は直接的に第１保護膜８５の開口部８５ａを介してｐ型半導体層８６と接続し、カソード用バンプ電極８２は、負電極配線８９と直接接続し、さらに第１保護膜８５の開口部８５ａを介してｎ型半導体層８７と接続している。

すなわちＬＥＤ素子８０は、第１参考例のＬＥＤ８０に対し、ＬＥＤ素子８０において第１保護膜８５の開口部８５ａの個数及び位置を異ならせることにより、正電極配線及び第２保護膜を省略できた。しかしながら本参考例の層構成では、第１保護膜８５の開口部８５ａの位置が第１及び第２実施形態のＬＥＤ素子２０，６０の第１保護膜１５等の開口部１５ａ，６５ａと異なるので、第１保護膜用のマスクを共通にすることができない。またこの第１保護膜８５用のマスクを使って単位ＬＥＤ素子を連結させたＬＥＤ素子は、ＬＥＤ素子２０，６０のように実装容易なバンプ電極形状を得ることができない（ブロック化したときアノード用バンプ電極及びカソード用電極をそれぞれ１個に集約できないため実装しづらい）。なお発光特性は参考例１のＬＥＤ素子７０と同等である。
（第３参考例）

図９において第３参考例として単位ＬＥＤ素子だけでフリップチップ実装に対応させた
ＬＥＤ素子９０を説明する。図９において，（ａ）は図５と同様にＬＥＤ素子９０の各層をまとめて描いた電極面側の平面図、（ｂ）はＧＧ線に沿って描いた断面図である。ＬＥＤ素子９０は第１及び第２実施形態のＬＥＤ素子２０，６０に含まれる単位ＬＥＤ素子を一部変更した上で一個だけ切り出してフリップチップ実装できるようにしたものである。

図９（ａ）で示すようにＬＥＤ素子９０は、サファイア基板９８の内側の領域にｎ型半導体層９７があり、さらにｎ型半導体層９７の内側にｐ型半導体層９６がある。ｐ型半導体層９６の中央部は開口しており、ｐ型半導体層９６からｎ型半導体層９７が露出する露出部９７ａがある。第１保護９５｛（ｂ）参照｝が周辺部のサファイア基板９８面、ｎ型半導体層９７とｐ型半導体層９６の段差部｛（ｂ）を参照｝、及びｐ型半導体層９６を覆い、この第１保護９５が備える開口部９５ａはｐ型半導体層９６の紙面の左側２隅と中央に存在する。ＬＥＤ素子９０には正電極配線、負電極配線及び第２保護膜が存在しない。その代わりにカソード用電極９２がＴ字形状となっている。（ｂ）に示すように、アノード用及びカソード用バンプ電極９１、９２は直接的に第１保護膜９５の開口部９５ａを介してそれぞれｐ型半導体層９６及びｎ型半導体層９７と接続している。

すなわちＬＥＤ素子９０は第２参考例のＬＥＤ素子９０に対し、ＬＥＤ素子９０においてカソード用バンプ電極９２の形状を異ならせることで、負電極配線を省略できた。しかしながらＬＥＤ素子９０はバンプ電極形成時及びフリップチップ実装時並びに経時変化において、アノード用バンプ電極９１とカソード用バンプ電極９２の短絡に注意しなけらばならない。なお発光特性は参考例１，２のＬＥＤ素子７０，８０と同等である。

第１及び第２実施形態並びに第１〜３参考例のＬＥＤ素子２０，６０，７０，８０，９０では、ｎ型半導体層１７ａ，１７ｂ，６７，７７，８７，９７の露出部１７ｃ，１７ｄ，６７ａ，７７ａ，８７ａ，９７ａがｐ型半導体層１６ａ，１６ｂ，６６，７６，８６，９６の中央部にあった。しかしながら本発明のＬＥＤ素子のｎ型半導体層の露出部はｐ型半導体層の中央部には限られず、ｐ型半導体層の角部、辺部であっても良い。またｎ型半導体層を低抵抗化させるための金属配線を設けても良い。またｐ型半導体層上にｎ型半導体層が積層するＬＥＤ素子にも本発明は適用できる。

２０，６０，７０，８０，９０…ＬＥＤ素子（半導体発光素子）、
１１，６１，７１，８１，９１…アノード用バンプ電極、
１２，６２，７２，８２，９２…カソード用バンプ電極、
１３，７３…第２保護膜、
１３ａ〜ｃ，６３ａ，７３ａ…第２保護膜の開口部、
１４，２２，６４，７４…正電極配線、
１５，７５，８５，９５…第１保護膜
１５ａ〜ｊ，６５ａ，７５ａ，８５ａ，９５ａ…第１保護膜の開口部、
１６ａ，１６ｂ，６６，７６，８６，９６…ｐ型半導体層、
１７ａ，１７ｂ，６７，７７，８７，９７…ｎ型半導体層、
１７ｃ，１７ｄ，６７ａ，７７ａ，８７ａ，９７ａ…ｎ型半導体層の露出部、
１８，６８，７８，８８，９８…サファイア基板、
１９，６９，７９，８９…負電極配線、
２１ａ，２１ｂ…半導体層。

Claims (3)

1. 単位半導体発光素子を連結した半導体発光素子において、
   半導体層と第１保護膜と正電極配線と負電極配線と第２保護膜とバンプ電極とを備え、
   前記半導体層は、ｐ型半導体層とｎ型半導体層を含み、一方の型の半導体層に他方の型の半導体層が積層し、該他方の型の半導体層は前記単位半導体素子毎に分離し、前記他方の型の各半導体層の一部分から前記一方の型の半導体層が露出し、
   前記第１保護膜は、開口部を備え、前記半導体層を覆い、
   前記正電極配線と前記負電極配線は、前記第１保護膜上に形成され、
   前記第２保護膜は、開口部を備え、前記正電極配線及び前記負電極配線を覆い、
   前記バンプ電極は、アノード用バンプ電極とカソード用バンプ電極を含み、前記第２保護膜上に形成され、
   前記アノード用バンプ電極は、前記第２保護膜の開口部を介して前記正電極配線と接続し、さらに該正電極配線により前記第１保護膜の開口部を介して全ての前記単位半導体発光素子に含まれる前記ｐ型半導体層と接続し、
   前記カソード用バンプ電極は、前記第２保護膜の開口部を介して前記負電極配線と接続し、さらに該負電極配線により前記第１保護膜の開口部を介して全ての前記単位半導体発光素子に含まれるｎ型半導体層と接続することを特徴とする半導体発光素子。
2. 前記一方の型の半導体層が露出する部分は前記単位半導体発光素子の略中央部にあることを特徴とする請求項１に記載の半導体発光素子。
3. 前記第１保護膜の開口部のうち、前記他方の型の半導体層が占める領域に配置された開口部が前記他方の型の半導体層が占める領域の４つの角部にあることを特徴とする請求項２に記載の半導体発光素子。

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