KR20070110844A - 지연 록 루프를 초기화하는 방법 및 장치 - Google Patents

지연 록 루프를 초기화하는 방법 및 장치 Download PDF

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Abstract

지연 록 루프는 지연 대 제어 전압 특성 곡선의 끝단 중 어느 하나에 너무 가깝지 않은 동작 포인트로 DLL 이 초기화되는 것을 보장하는 초기화 회로를 포함한다. 초기화 회로는 DLL 이 초기 지연으로부터 시작하는 록 포인트를 초기에 탐색하고, 하나의 방향으로 지연을 변화시키며, 제 1 록 포인트를 스킵하도록 강제한다. 초기화 회로는 동작 포인트에 도달할 때까지 DLL 이 초기 지연으로부터 하나의 방향으로 전압 제어 지연 루프의 지연을 변화시키게만 한다.
DLL, 지연 록 루프, 초기화, 록 포인트

Description

지연 록 루프를 초기화하는 방법 및 장치{METHOD AND APPARATUS FOR INITIALIZING A DELAY LOCKED LOOP}
발명의 배경
도 1 은 종래 기술의 통상적인 DLL (Delay Locked Loop; 지연 록 루프; 100) 의 블록도이다. DLL 의 주요한 기능은 상승 에지를 정렬함으로써 2 개의 클럭 신호를 동기화하는 것이다. 외부에서 공급된 클럭 신호 (CK) 는 전압 제어 지연 라인 (VCDL; 102) 및 위상 검출기 (PD; 104) 에 커플링되는 기준 클럭 신호 (CKref) 를 제공하도록 클럭 버퍼 (101) 에 의해 버퍼링된다. 전압 제어 지연 라인 (102) 은 DLL 출력 클럭 신호 (CKout) 를 생성하며, 이는 CKref 의 지연된 버전이며, 클럭 트리 (clock tree) 라고 지칭되는 버퍼링 구조를 통해 디바이스 내의 다양한 회로로 라우팅된다.
피드백 클럭 신호 (CKf) 는 클럭 트리의 브랜치 (branch) 의 단말 노드에서 탭핑되거나, 클럭 트리 브랜치의 레플리카 (replica), 즉, 레플리카 지연 회로 (103) 에 출력 클럭 신호 (CKout) 를 인가함으로써 획득되어 PD (104) 로 피드백된다. 지연 모델 또는 클럭 트리 브랜치 레플리카라고 또한 공지된 레플리카 지연 회로 (103) 는 클럭 트리의 구조를 버퍼링하는 다수의 스테이지 (stage) 에 의해 출력 클럭 신호 (CKout) 에 추가되는 모든 지연을 복제한다. 지연은 로직 게이트 및 버퍼를 통한 전파 지연 (propagation delay) 과 긴 와이어의 기생 임피 던스에 의해 발생하는 지연 모두를 포함한다. 피드백 클럭 신호 (CKf) 의 최종 동기화된 버전은 클럭 트리의 모든 브랜치의 끝단에서 출력된다. VCDL (102) 에 의해 생성된 지연은 가변적이며, VCDL (102) 에 인가된 가변 제어 전압 (Vc) 을 통해 제어할 수 있다. VCDL (102) 에 의해 생성된 지연을 변화시키는 능력은 클럭 신호들 (CKref, CKf) 의 상승 에지를 정렬함으로써 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 를 동기화하기 위해 DLL (100) 에 의해 사용된다.
통상적으로, 위상 검출기 (104) 는 기준 클럭 신호 (CKref) 와 피드백 클럭 신호 (CKf) 사이의 위상차에 따라 UP 및 DOWN 출력 신호 상에 가변 폭 펄스를 생성한다. UP 및 DOWN 출력 신호 상의 가변 폭 펄스는 차지 펌프 (charge pump; 105) 및, 가변 제어 전압 (Vc) 을 VCDL (102) 에 제공하기 위해 차지 펌프 (charge pump) (105) 에 커플링된 루프 필터 (loop filter; 106) 에 의해 통합된다. 제어 전압 (Vc) 은 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 의 상승 에지를 정렬하기 위해 VCDL (102) 에 의해 기준 클럭 신호 (CKref) 에 추가될 지연을 결정한다. 또한, 차지 펌프 (105) 및 루프 필터 (106) 는 하나의 제어 전압 생성기 (107) 를 구성한다.
도 2 는 통상적인 제어 전압 (Vc) 대 제어된 지연 특성을 나타내는 그래프이다. 이 특성 곡선은 비선형적이며, 완만한 영역 (202), 최적 영역 (200), 및 가파른 영역 (204) 을 포함한다. 완만한 영역 (202) 에서는, 제어 전압 (Vc) 의 큰 변화가 상대적으로 작은 지연 범위에 대해 요구된다.
가파른 영역 (204) 에서, 제어 전압 (Vc) 의 작은 변화는 큰 지연 범위를 제 공한다. 따라서, 제어 전압 (Vc) 에 대한 작은 잡음 교란 (noise disturbance) 이 클럭 지터 (jitter) 의 증가를 발생시키는 지연의 큰 변화를 유발시키기 때문에, VCDL 은 가파른 영역에서 매운 높은 감도를 갖는다. 또한, 이러한 높은 감도를, 안정되어 발진하지 않는 루프 동작에 제공하는 것은 더 어렵다.
"최적 영역" (200) 에서, 제어 전압의 변화에 대한 지연의 변화는 적당하다. 따라서, DLL (100) 은 잡음의 축적, 발진, 또는 드리프팅 (drifting) 없는 "최적 영역" 에서 동작한다.
록 포인트 (lock point) 는 DLL 이 록킹될 (locked) 수 있는, 특성 곡선에서의 임의의 포인트이다. 특성 곡선 상에 복수의 록 포인트가 존재할 수 있다. 동작 포인트는 DLL 이 정상 동작하는 동안에 록킹되는 록 포인트이다. DLL 을 설계함에 있어서, 하나의 중요한 양태는 특성 곡선에서 정확한 동작 포인트를 선택하여 파워-업 또는 리셋 후에, 빠르게 그 동작 포인트에 도달하여 록킹되도록 DLL 을 조향 (steer) 하는 것이다. 통상적으로, 이 프로세스는 DLL 초기화라고 지칭된다. DLL 의 적절한 초기화는 우수한 DLL 성능 및 지속적인 록 상태를 보장한다.
정확한 동작 포인트를 선택하는 것은 제어 전압 (Vc) 을, 안정한 동작 영역에 관한 목표 전압 레벨로 설정한다. 안정한 DLL 동작을 보장하기 위해, DLL 은 VCDL 지연 대 제어 전압 특성 곡선의 "최적 영역 (200)" 내의 동작 포인트로 초기화되어야 한다.
DLL 이 동작 포인트에 도달한 후에, 이 동작 포인트는 온도 및 전원과 같은 동작 조건의 변화로 인해 이동할 수 있다. 따라서, DLL 설계의 또 다른 중요한 양태는 동작 조건이 변하는 동안에, 지연 대 전압 특성 곡선 상의 록 포인트의 소정의 범위 내로 동작 포인트를 유지하는 것이다. 제어 전압 (Vc) 의 변화는 전원 전압의 변화로 최대한 제한되며, 종종 제어 전압 (Vc) 의 변화는 전원 전압의 변화보다 작다. 따라서, 도 2 에 도시된 지연 대 제어 전압 특성 곡선은 양 끝단이 무한하지 않고, 동작 조건이 변함에 따라, 동작 포인트가 특성 곡선의 좌한 또는 우한 중 어느 하나로 드리프팅할 수 있으며, 결국 DLL 은 록 상태를 상실할 것이다. 이는 DLL 이 특성 곡선의 2 개의 끝단 중 어느 하나에 너무 가깝게 존재하는 동작 포인트로 초기화된다면 발생할 가능성이 특히 높다.
동작 포인트를 특성 곡선의 좌측의 록 포인트로 록킹하는 것이 바람직하며, 이는 그 영역이 더 우수한 잡음 내성 (noise immunity) 을 갖기 때문이다. 그러나, 동작 포인트가 특성 곡선의 좌측 끝단에 너무 가깝다면, DLL 은 동작 조건의 변화로 인해 특성 곡선의 좌한에 도달할 수 있다. 이 상황이 도 3a 및 3b 에 도시되어 있다.
도 3a 는 제어 전압 대 지연 특성의 좌단에 가까운 록 포인트 (300) 를 나타내는 그래프이다. 도 3b 는 도 3a 에서의 제어 전압 대 지연 특성에 대응하는 클럭 신호 타이밍 다이어그램 (timing diagram) 이다. 동작 포인트는 공칭 조건 (nominal condition) 에서 록 포인트 (300) 에 존재한다. VCDL 에서의 지연 범위 (302) 는 동작 조건의 변화를 보상하기 위해 요구된다. 클럭 신호 타이밍 다이어그램을 참조하면, 피드백 클럭 신호 (CKf) 의 상승 에지의 드리프트 (304) 는 도 3a 에서의 그래프에 도시된 지연 범위 (302) 에 대응한다. 지연 범위 (302) 내의 최소 지연 (306) 은 지연 범위에서의 격차 (308) 로 나타낸 바와 같이 VCDL 에 의해 생성되는 지연의 전체 범위 (310) 너머에 존재한다. 따라서, 동작 포인트는 DLL 이 록 상태를 상실하게 하는, VCDL 의 끝단으로 이동할 수 있다.
또 다른 잠재적 위험은, DLL 이 탐색 방향의 제한 없이 시작되는 동안에는, 특성 곡선 상의 임의의 포인트에서부터 록 포인트를 탐색하기 시작한다는 것이다. 외부에서 공급된 클럭 신호 (CK) 는 자유롭게 동작하기 때문에, 리셋 또는 파워업 후의 피드백 클럭 신호 (CK) 와 기준 클럭 신호 (CKref) 사이의 위상 관계는 알지 못한다. 또한, 파워업 또는 리셋 후에, 초기 DLL 의 록킹되지 않는 동작 포인트의 위치는 알지 못하며, 특성 곡선 상의 임의의 위치일 수 있다. 따라서, VCDL 지연은 피드백 클럭 신호 (CKf) 의 상승 에지 또는 기준 클럭 신호 (CKref) 의 상승 에지가 PD (104; 도 1 참조) 에 의해 처음으로 검출되는지 여부에 따라 초기에 상승할 수도 있고 감소할 수도 있다. 따라서, VCDL 지연이 초기에 조정되는 방향은 예측할 수 없다.
도 4a 는 록 상태에 도달할 수 있기 전에, VCDL 의 지연 한계에 도달하도록 유발시키는 탐색 방향으로의 록 포인트의 초기 탐색을 나타낸 그래프이다. 도 4b 는 도 4a 에 도시된 탐색에 대응하는 클럭 신호 타이밍 다이어그램이다. 록 포인트에 관한 탐색은 임의의 탐색 포인트 (400) 에서 시작한다. DLL 이 특성 곡선의 끝단에 가까운 포인트로부터 시작된다면, 록 상태에 도달할 수 있기 전에 VCDL 의 지연 한계에 도달할 수 있다. 도 4a 내지 4b 에 도시된 예시에서, 초 기화하는 동안에, DLL 은 VCDL 범위 너머에 존재하는 가장 가까운 록 포인트 (402) 를 향해 예측할 수 없게 이동하지만 결국 도달할 수 없다. 예를 들어, VCDL 범위 (310) 너머에 존재하는 가장 가까운 록 포인트 (402) 의 방향으로 DLL 을 향하게 하는 UP/DOWN 펄스를 위상 검출기 (104; 도 1 참조) 가 초기에 생성한다면, 이러한 상황이 발생할 수 있다.
DLL 에서 가변 VCDL 지연의 범위는 또한 중요하다. 일반적으로, 가변 VCDL 지연의 범위는, 최소 지연이 DLL 사양이 요구하는 것보다 다소 더 높은 클럭 주파수에 대응하고 최대 지연이 다소 더 낮은 클럭 주파수에 대응하도록 계산된다. 가변 VCDL 지연은 마진을 보장하도록 계산된다. 넓은 클럭 주파수 범위에 걸쳐 동작하도록 설계된 DLL 의 경우, 즉, 클럭 주기가 상수 값이 아니고 가능한 모든 값이 동일한 VCDL 에 의해 수용되는 경우에, VCDL 은 훨씬 더 넓은 범위의 지연을 생성해야 한다. 따라서, 통상적으로, 특정 주파수를 갖는 클럭 신호에 관한 VCDL 특성 곡선 상에는 다수의 가능한 록 포인트가 존재한다. 더 높은 클럭 주파수의 경우, VCDL 은 그 클럭 주기의 배수보다 긴 지연을 생성할 수 있다. 그 목적은 안전한 록 조건 및 낮은 출력 클럭 지터를 보장할 수 있는 포인트로 록킹하는 것이다. 대부분의 경우에, VCDL 의 지연 범위는 DLL 특성 곡선 상의 가능한 록 포인트의 수가 2 이상이고 대략 3 내지 5 이하가 되도록 선택된다. 특성 곡선 상에서 근접하게 공존하는 너무 많은 록 포인트가 존재하며, 잡음에 의해 교란된다면, DLL 은 하나의 록 포인트에서 다른 포인트로 점프하기 시작할 수 있으며, 이로 인해 일시적으로 록 상태를 상실한다.
발명의 요약
공지 기술에서, DLL 의 우수한 성능 및 지속적인 록 상태를 보장하는 솔루션은 이중-루프 구조와 같은 복잡한 구조를 포함한다. 또한, 가장 간단한 경우에서의 클럭 반전 또는 클럭 신호의 다중 위상 버전이 사용된다. 그러나, 이들은 VCDL 에서 위상 탭의 수를 최소화하고/하거나 더 작은 수의 스테이지를 지연 라인에 제공하기 위해 사용된다. 위상 탭은 파이프라인 스테이지들의 동기화에서 유연성을 증가시키는데 사용되지만, DLL 자체의 안정한 성능 및 지속적인 록 상태를 달성하기 위해 사용되는 것은 아니다.
통상적으로, DLL 의 설계자는 초기화와 같은 "제 2 의" 문제점을 다루는데 많은 시간을 사용하려 하지 않고, 기존의 "증명된" 접근방식에 의존한다. 따라서, 종래의 접근방식의 문제를 완화시키는 DLL 초기화 방법을 제공하는 것이 바람직하다.
지연 대 제어 전압 특성 곡선의 끝단 중 어느 하나에 너무 가깝지 않은 정확한 동작 포인트로 DLL 이 초기화되도록 보장하는 방법 및 장치가 제공된다. 초기화 회로는 항상 지연 대 전압 특성 곡선의 하나의 끝단에 대응하는 초기 지연으로부터 시작하며, DLL 이 최종 록 상태에 도달할 때까지 단지 하나의 방향으로만 제어된 지연을 변하게 하여 DLL 이 록 포인트를 탐색하게 강제한다. 최종 록 상태에 도달한 후에, DLL 은 필요에 따라 제어된 지연을 증가시키거나 또는 감소시켜서, 록 포인트를 동적으로 유지한다. 본 발명에 의해 제공된 방법에 의하면, DLL 은 제 1 록 포인트를 스킵하도록 또한 강제되며, 스킵 프로세스는 DLL 내부 클 럭 신호의 위상을 시프트함으로써 더 용이하고 빠르게 행해진다.
본 발명의 특정 실시형태에서, 최소 지연에 대응하는, 지연 대 제어 전압 특성 곡선의 종료 포인트로부터 시작함으로써, DLL 은 록 포인트를 탐색한다. 초기화하는 동안에 록 포인트를 탐색하는 방향은 단지 지연 증가 방향으로만 제한되며, 즉, 위상 검출기는 그 위상 검출기의 내부 구조에 따라, 단지 지연 증가에 대응하는 UP 및 DOWN 신호의 조합만을 생성하도록 강제된다. DLL 은 제 1 록 포인트에 도달할 때까지 지연을 증가시킨다. 그 다음, 지연된 클럭 신호의 위상을 시프트한다. 일 실시형태에서, 클럭 신호는 반전된다. 이는 DLL 이 제 1 록 포인트를 스킵하여 다음 록 포인트로 진행하게 강제한다. 위상 시프트의 결과로서, 위상 검출기는 2 개의 입력 클럭 신호 사이의 새로운 위상차를 감지하고 특성 곡선 상의 동작 포인트에 도달할 때까지 UP 및 DOWN 신호를 다시 생성하기 시작한다. 이는 하나의 전체 클럭 주기의 지속 시간과 거의 동일한 VCDL 지연 시간의 전체적인 증가를 유발시킨다. 동작 포인트에 도달한 후에, 지연 변화는 증가할 수도 있고 감소할 수도 있다. DLL 이 초기화된 후에, DLL 은 입력 클럭 신호 위상 드리프트 및 동작 조건 변화를 보상한 다음, 안정한 록 상태를 동적으로 유지한다.
다른 실시형태에서, DLL 은 최대 지연에 가까운, 지연 대 제어 전압 특성 곡선의 포인트로부터 시작함으로써 록 포인트를 탐색한다. 초기화하는 동안에 록 포인트를 탐색하는 방향은 단지 지연 감소 방향으로 제한되며, 즉, 위상 검출기는 그 위상 검출기의 내부 구조에 따라, 단지 지연 감소에 대응하는 UP 및 DOWN 신호 의 조합만을 생성하도록 강제된다. 이 실시형태는 지연 대 제어 전압 특성 곡선이 도 2 의 예시에서의 특성 곡선보다 다소 덜 비선형적이고 경계 제어 전압 값에 대응하는 유한 최대 지연을 갖는 경우에 적용된다. 즉, VCDL 이 최소 및 최대 지연 모두에서 잘 작동할 수 있는 경우는, 제어 전압의 모든 경계값에 존재한다. 또한, 이 경우에도, VCDL 출력 클럭 반전 및 위상 시프트가 적용될 수 있다.
지연 록 루프는 록 검출기 (lock detector) 및 그 록 검출기의 출력에 커플링된 초기화 제어부를 포함한다. 록 검출기는 록 포인트에 대한 근접도를 검출한다. 초기화 제어부는 초기 지연으로부터 하나의 방향으로 지연을 변화시킨다. 초기화 제어부는 제 1 록 포인트를 스킵하고, 제 1 록 포인트에 대한 근접도를 검출하면서, 동작 포인트를 탐색하기 위해 하나의 방향으로 지연을 계속 변화시킨다. 동작 포인트에 대한 근접도를 검출할 시, 초기화 제어부는 지연을 증가시키고 감소시킬 수 있다. 동작 포인트는 제 2 록 포인트일 수도 있다.
록 검출기는 미리 설정된 상이한 시간 인터벌을 갖는 복수의 스테이지를 포함할 수도 있으며, 각각의 스테이지는 상이한 정확도로 록 포인트의 근접도를 표시한다. 초기화 상태는 파워업 또는 리셋일 수도 있다. 제 1 록 포인트는 클럭 신호의 위상을 시프트함 (더 간단한 경우에는 신호를 반전시킴) 으로써 스킵된다. 클럭 신호의 위상은 클럭 신호 주기의 일부만큼 시프트된다. 전압 제어 지연 라인의 탭핑된 출력들이 클럭 신호의 위상을 시프트하는데 사용된다. 클럭 신호의 위상은 지연 록 루프에서의 내부 클럭 신호에 대한 위상 시프트를 수 행함으로써 시프트될 수도 있다. 내부 클럭 신호는 전압 제어 지연 라인의 입력 클럭 신호 또는 전압 제어 지연 라인의 출력 클럭 신호일 수도 있다.
록 포인트의 근접도는 기준 클럭 및 지연된 피드백 클럭의 에지의 정렬에 기초하여 검출된다. 근접도는 복수의 미리 설정된 시간 인터벌 중 하나 이상에 적용됨으로써 분석된다. 미리 설정된 시간 인터벌 값은 전압 제어 지연 라인 내의 스테이지의 레플리카에 기초할 수 있고, 2 개의 인접한, 전압 제어 지연 라인의 탭핑된 출력 간의 지연 시간의 일부 또는 클럭 주기의 1/4 보다 더 작을 수도 있다.
도면의 간단한 설명
본 발명의 전술한 그리고 다른 목적, 특징, 및 이점은, 동일한 참조 부호가 상이한 도면 전체에 걸쳐 동일한 부분을 지칭하는 첨부 도면에 나타낸 바와 같이, 본 발명의 바람직한 실시형태에 대한 다음의 더 상세한 설명으로부터 명확해질 것이다. 도면은 반드시 스케일링될 필요는 없으며, 대신에 본 발명의 원리를 나타내는데 중점을 두었다.
도 1 은 종래 기술의 통상적인 DLL (Delay Locked Loop) 의 블록도이다.
도 2 는 통상적인 제어 전압 (Vc) 대 VCDL 지연 특성 곡선을 나타내는 그래프이다.
도 3a 은 제어 전압 대 지연 특성 곡선의 좌측 끝단에 가까운 록 포인트를 나타내는 그래프이다.
도 3b 는 도 3a 의 제어 전압 대 지연 특성에 대응하는 클럭 신호 다이어그 램이다.
도 4a 는 록 상태에 도달하기 전에 VCDL 의 지연 한계에 도달하도록 유발시키는 탐색 방향으로의 록 포인트 탐색을 나타내는 그래프이다.
도 4b 는 도 4a 에 도시된 록 포인트의 탐색에 대응하는 클럭 신호 다이어그램이다.
도 5 는 본 발명의 원리에 따라 DLL 을 초기화하는 DLL 초기화 제어부를 포함하는 DLL (Delay Lock Loop) 의 일 실시형태의 블록도이다.
도 6a 는 도 5 에 도시된 DLL 에서 DLL 초기화 제어부를 사용하여 제어 전압 대 지연 특성 곡선에 대한 초기화 프로세스를 나타내는 그래프이다.
도 6b 는 도 6a 에 도시된 초기화 프로세스에 대응하는 클럭 신호 다이어그램이다.
도 7 은 도 5 에 도시된 VCDL 의 단일-종단형 실시형태의 블록도이다.
도 8 은 차동-종단형 VCDL 의 블록도이다.
도 9 는 록 검출기의 일 실시형태의 회로도이다.
도 10 은 도 9 에 도시된 록 검출기의 스테이지 중 하나에서의 신호를 나타내는 타이밍 다이어그램이다.
도 11 은 DLL 을 초기화하는 알고리즘을 나타내는 흐름도이다.
도 12 내지 15 는 본 발명의 원리에 따른 DLL 초기화를 포함하는 DLL 의 다른 실시형태의 블록도이다.
발명의 상세한 설명
본 발명의 바람직한 실시형태에 대해 설명한다.
다음의 설명에서, 다수의 특정 상세사항이 본 발명의 완전한 이해를 제공하기 위해 개시된다. 그러나, 본 발명은 이들 특정 상세사항 없이 실시될 수도 있다는 것으로 이해된다. 다른 예시에서, 널리 공지된 구조 또는 프로세스는 본 발명을 불명확하게 하지 않기 위해 상세히 설명하거나 도시하지 않았다. 설명 및 도면에서, 동일한 부호는 동일한 구조 또는 프로세스를 지칭한다. 일반적으로, DLL (Delay Locked Loop) 의 동작은 당업계에 널리 공지되어 있으며, 본 발명의 양태를 명확하게 하기 위해 필요한 경우를 제외하고는 더 설명하지 않을 것이다.
도 5 는 본 발명의 원리에 따라 파워업 또는 리셋 후에 DLL (500) 을 초기화하는 DLL 초기화 제어부 (112) 를 포함하는 DLL (Delay Lock Loop; 500) 의 일 실시형태의 블록도이다. DLL (500) 은 도 1 에 도시된 종래 기술인 DLL 과 함께 설명된 바와 같은 전압 제어 지연 라인 (VCDL; 102), 위상 검출기 (PD; 104), 제어 전압 생성기 (107), 및 레플리카 지연부 (103) 를 포함한다. 또한, DLL 은 파워업 또는 리셋 후에 DLL (500) 을 초기화하는데 사용되는 DLL 초기화 제어부 (112), 록 검출기 (111), 및 멀티플렉서 (113) 를 포함한다.
기준 클럭 신호 (CKref) 는 전압 제어 지연 라인 (VCDL; 102) 의 입력과, 위상 검출기 (PD; 104) 및 록 검출기 (111) 의 2 개의 입력 중 하나에 커플링된다. VCDL (102) 은 탭핑된 위상 시프트 출력 클럭 신호들 (116) 을 생성하고, 이들 신호 각각은 기준 클럭 신호 (CKref) 의 지연된 버전이다. DLL 출력 클럭 신호 (CKout) 는 DLL 초기화 제어부 (112) 로부터 출력된 MX 코드 (152) 에 따라 멀티플렉서 (113) 를 통해 탭핑된 VCDL 출력들 (116) 로부터 선택된다. 예를 들어, 출력 클럭 신호 (CKout) 는 클럭 트리라고 지칭되는 버퍼링 구조를 통해 반도체 칩 상의 다양한 회로로 라우팅된다.
피드백 클럭 신호 (CKf) 는 VCDL (102) 및 레플리카 지연 회로 (103) 에 의해 지연된 기준 클럭 신호 (CKref) 의 버전이다. 피드백 클럭 신호 (CKf) 는 클럭 트리의 브랜치의 단말 노드에서 탭핑된다. 다른 방법으로, 여기에서 레플리카 지연 회로 (103) 라고 지칭되는, 클럭 트리 브랜치의 레플리카에 출력 클럭 신호 (CKout) 를 인가함으로써 획득될 수 있다. 피드백 클럭 신호 (CKf) 는 PD (104) 및 록 검출기 (111) 에 피드백된다. 지연 모델 또는 클럭 트리 브랜치 레플리카라고 또한 공지된 레플리카 지연 회로 (103) 는 다수의 스테이지의 클럭 트리 버퍼링 구조에 의해 (CKout) 신호에 추가되는 모든 지연을 복제한다. 이 지연은 로직 게이트 및 버퍼를 통한 전파 지연 및 긴 와이어의 기생 임피던스에 의해 발생되는 지연을 모두 포함한다. 피드백 클럭 신호 (CKf) 는 클럭 트리 브랜치의 단말 노드에서 클럭 신호를 복제한다. 예를 들어, 반도체 칩에서, 단말 노드에서의 클럭 신호는 동기식 블록의 클럭 입력에 인가되고, 이들은 일반적으로 기준 클럭 신호 (CKref) 와 동기화된다.
DLL 입력 또는 기준 클럭 신호 (CKref) 는 VCDL (102) 에 커플링된다. VCDL (102) 은 가변 지연을 갖는 유사한 버퍼의 체인을 포함한다. 이 체인은 수십 또는 수백 개의 버퍼를 포함할 수 있다. VCDL (102) 에 의해 생성된 지연 은 가변적이며, 제어 전압 생성기 (107) 를 통해 VCDL (102) 내의 각각의 버퍼에 인가되는 가변 제어 전압 (Vc) 을 통해 제어할 수 있다.
초기화 프로세스의 시작시에, 제어 전압 (Vc) 은 경계 전압 레벨 (종료 포인트), 즉, VCDL (102) 의 지연이 최소 지연으로 설정되는 전압 레벨로 설정된다. 예를 들어, 경계 전압 레벨은 전원 전압 또는 그라운드일 수 있다. DLL 초기화 제어부 (112) 에 의해 생성되는 RST 신호는 제어 전압 생성기 (107) 에 커플링되어 초기 제어 전압 (Vc) 을 설정한다. 예를 들어, 초기 제어 전압 (Vc) 의 설정은 단일-트랜지스터 스위치를 통해 Vc 를 전원 노드 (레일) 또는 그라운드로 단락시킴으로써 수행될 수 있다.
위상 검출기 (104) 는 기준 클럭 신호 (CKref) 와 피드백 클럭 신호 (CKf) 사이의 위상차에 따라 UP 및 DOWN 출력 신호에 가변 폭 펄스를 생성한다. 모든 클럭 신호는 위상 검출기 (104) 의 입력에 커플링된다. 위상 검출기 (104) 로부터의 UP 및 DOWN 출력 신호 상의 가변 폭 펄스는 DC (Direct Current) 모드 제어 전압 (Vc) 을 제공하기 위해 제어 전압 생성기 (107) 에 의해 통합된다. 일 실시형태에서, 제어 전압 생성기 (107) 는 도 1 에서의 DLL (100) 과 함께 설명한 바와 같이 차지 펌프 (105) 및 루프 필터 (106) 를 포함할 수 있다. 제어 전압 생성기 (107) 는 당업자에게 널리 공지된 필터링 및 전압 레벨 시프트 동작을 적용함으로써 PD 출력 신호 (UP, DOWN) 를 통합한다. VCDL 의 실시형태는 도 7 및 8 과 함께 이후에 설명할 것이다.
발명의 명칭이 "High Output Impedance Charge Pump for PLL/DLL" 이고 발명 자가 Dieter Haerle 로서 그 내용이 여기에 참조로서 전체적으로 포함되는, 동시 계류중인 미국 특허 출원 (미국 특허 출원번호 제60/528,958호) 은 제어 전압 생성기 내의 차지 펌프의 실시형태를 설명한다. 차지 펌프의 또 다른 예시는 그 내용이 여기에 참조로서 전체적으로 포함되는 "A 2-1600MHz 1.2-2.5V CMOS Clock Recovery PLL with Feedback Phase-Selection and Averaging Phase-Interpolation for Jitter Reduction", Patrik Larsson, 1999 IEEE ISSCC, WA 20.6, 0-7803-5129-0/99, Fig. 20.6.3 에서 찾을 수 있다.
위상 검출기 (104) 는 입력에 인가된 클럭 신호 (CKref, CKf) 간의 위상차에 대한 전기적 특성 (예를 들어, 전압 레벨 또는 펄스 폭) 에 비례하는 출력 신호 (UP, DOWN) 를 생성하는 임의의 위상 검출기일 수 있다. 위상 검출기는 당업자에게 널리 공지되어 있으며 본 발명의 범위에 포함되지 않는다. 위상 검출기의 예시는 여기에 참조로서 전체적으로 포함되는 "An All Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide Range Operation and Low-Jitter Performance," Yongsam Moon et al., JSSC Vol. 35, No. 3, March 2000, pp 377-384 에 설명되어 있다.
VCDL (102) 에 의해 생성된 지연을 변화시키는 능력은 각각의 클럭 신호 (CKref, CKf) 의 상승 에지를 정렬함으로써 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 를 동기화하기 위해 DLL (100) 에 의해 사용된다. 제어 전압 (Vc) 은 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 의 상승 에지를 정렬하기 위해 VCDL (102) 에 의해 기준 클럭 신호 (CKref) 에 추가될 지연을 결정한 다.
또한, 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 는 록 검출기 (111) 의 입력에 커플링된다. 록 검출기 (111) 는 입력 클럭 신호 (CKref, CKf) 의 상승 에지의 상호 위치를 평가하여, 2 개의 클럭 신호의 상승 에지 간의 타이밍 차이를 표시하는 LOCK 표시 신호 (154) 를 생성한다. LOCK 표시 신호 (154) 는 단일-비트 신호이거나 또는 다수-비트 코드일 수 있다. 록 검출기 (111) 의 일 실시형태의 동작 및 내부 구조는 도 9 와 함께 이후에 설명할 것이다.
멀티플렉서 (113) 는 다수-비트 코드 (MX (152)) 의 값에 따라 다수의 입력 신호 (이 설명에서 탭핑된 VCDL 출력들 (116)) 중 하나를 선택하여 단일 출력 (이 설명에서 CKout) 으로 전송하는, 당업계에 공지된 적당한 타입의 임의의 멀티플렉서이다. 탭핑된 VCDL 출력들은 도 7 및 8 과 함께 이후에 설명할 것이다.
DLL 초기화 제어부 (112) 는 초기화 프로세스를 관리하고, 초기화 프로세스의 적절한 시퀀스를 유지하는 것을 담당한다. 또한, DLL 초기화 제어부 (112) 는 록 검출기 (111) 로부터 수신된 LOCK 표시 신호 (154) 에 기초하여 코드 (MX (152)) 및 신호 (HLD, RST) 에 관한 적절한 값을 선택한다.
파워업 또는 리셋 후에, DLL 초기화 제어부 (112) 는 록 검출기 (111) 및 제어 전압 생성기 (107) 를 리셋하는 RST 신호를 어서트한다 (assert). 제어 전압 생성기 (107) 로부터 출력된 제어 전압 (Vc) 은 최소 VCDL 지연을 제공하는 전압 레벨로 설정된다. 또한, DLL 초기화 제어부 (112) 는 위상 검출기 (104) 에 커플링된 HLD 신호를 어서트한다. HLD 신호가 어서트되는 동안에, 위상 검출기 (104) 는 적절한 UP/DOWN 신호를 생성함으로써 VCDL (102) 의 지연을 단지 증가시킬 수만 있다. 록 표시 신호 (154) 의 상태로부터 동작 포인트가 제 1 록 포인트에 가깝다는 것을 검출한 경우에, DLL 초기화 제어 유닛 (112) 은 적절한 MX 코드 (152) 를 출력하여 출력 클럭 신호 (CKout) 의 위상을 스위칭한다. 위상이 스위칭된 후에, 위상 검출기 (104) 는 록 표시 신호 (154) 에 의해 표시되는 바와 같이, 다음 록 포인트에 도달할 때까지 적절한 UP/DOWN 신호를 생성하여 제어 전압 (Vc) 을 변형함으로써 VCDL 지연을 계속 증가시킨다.
멀티플렉서 (113) 는 다수 입력과 단일 출력을 갖는다. MX 코드 (152) 는 탭핑된 VCDL 출력 신호 중 하나를 선택하여 단일 출력으로 통과시킨다. 한번에 단지 하나의 탭핑된 VCDL 출력 신호만이 멀티플렉서로 통과될 수 있으며, 그 신호는 MX 코드의 현재 값에 대응한다. 인접한 탭핑된 VCDL 출력 사이에는 제한된 수의 지연 스테이지가 존재하며, 따라서 다수의 탭핑된 VCDL 출력은 2 개의 인접한 탭핑된 신호 간의 위상차가 상대적으로 작은, 즉, 클럭 신호 주기의 일부인 "위상 격자" 를 생성한다. 인접한 탭 사이의 작은 위상차에 의해, 비교적 다수의 탭이 더 큰 위상 시프트를 생성하기 위해 스킵되어야 한다. 따라서, 멀티플렉서의 출력에서 요구된 위상 시프트가 180 도 (큰 홉 (hop)) 에 가깝거나, 필요한 더 정확한 조정이 탭 간의 작은 위상차 (더 작은 홉) 를 사용한 후에 수행될 수도 있다면, 탭핑된 VCDL 신호의 보수가 사용된다.
다음 록 포인트에 도달한 후에, 초기화 프로세스는 완료된다. DLL 초기화 유닛 (112) 은 HLD 신호를 디어서트하고 (de-assert), 위상 검출기 (104) 는 DLL 의 정상 동작 동안에 VCDL (102) 의 지연을 증가시키거나 또는 감소시킬 수 있다.
따라서, DLL 초기화 제어 유닛 (112) 은 VCDL 지연이 최소 지연에서 시작하고, 지연이 제 1 록 포인트로 증가하고, 제 1 록 포인트를 스킵하며, DLL (500) 이 제 2 록 포인트에서 록킹될 때까지 지연이 더 증가하도록 초기화 프로세스를 제어한다. DLL 초기화 제어 유닛 (112) 의 동작의 더 상세설명은 도 11 과 함께 이후에 설명할 것이다.
도 6a 는 도 5 에 도시된 DLL (500) 을 사용한 제어 전압 대 지연 특성에 대한 초기화 프로세스를 나타내는 그래프이다. 도 6b 는 도 6a 에서의 특성 곡선으로 나타낸 초기화 프로세스에 대응하는 클럭 신호 다이어그램이다. 도 6a 및 6b 는 도 5 와 함께 설명할 것이다.
제어 전압 (Vc) 은 초기에 경계 전압 레벨, 즉, VCDL (102) 에 의해 생성되는 최소 지연에 대응하는 전압으로 리셋된다. 예를 들어, 경계 전압 레벨은 전원 전압 또는 그라운드일 수 있다.
리셋 또는 파워업 후에, 제어 전압 (Vc) 이 PD (104) 로부터 출력된 UP/DOWN 신호에 기초하여 증가하기 때문에, 전압 제어 지연 라인 (VCDL; 102) 은 도 6a 에 도시된 최소 지연 포인트 (지연 대 제어 전압 특성 곡선에서 최좌측의 포인트; 602) 로부터 방향 (600) 으로 지연을 증가시키기 시작한다.
초기화 프로세스의 시작시에, 록 검출기 (111) 는 2 개의 클럭 신호 (CKref, CKf) 의 상승 에지의 상대적 위치를 평가한다. 그 평가에 기초하여, 록 검출기 (111) 는 2 개의 클럭 신호 상승 에지의 근접도를 나타내는 LOCK 신호 (154) 를 생성한다. 일 실시형태에서, LOCK 신호 (154) 는 다수-비트 코드이다. LOCK 신호는 DLL 초기화 제어 유닛 (112) 에 의해 수신된다. DLL 초기화 제어 유닛 (112) 은 LOCK 신호 (154) 의 값에 기초하여 다수-비트 출력 선택 코드 (MX (152)) 를 생성한다. 출력 선택 코드 (MX (152)) 는 VCDL (102) 로부터 수신된 탭핑된 위상-시프트 출력 신호 (116) 중 하나를 선택하는데 사용된다.
VCDL (102) 를 통한 지연은 최소 지연 포인트 (602) 로부터 하나의 방향으로 점차적으로 증가한다. 초기화하는 동안에, DLL 초기화 제어 유닛 (112) 으로부터 출력되고 PD (104) 에 커플링된 HLD 신호는 초기화 상태에서 PD (104) 를 홀드하기 위해 어서트된다. 초기화 상태에서, PD 는 VCDL 지연이 제어 전압 (Vc) 의 적절한 변화에 의해 단지 증가하기만 하도록 UP 또는 DOWN 신호를 생성한다. 초기화 프로세스는 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 의 상승 에지가 소정의 근접도로 정렬될 때까지 계속된다. 근접도는 기준 클럭 신호 (CKref) 의 주기의 절반보다 실질적으로 더 작게 설정된다.
기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 의 상승 에지가 선택된 근접도로 정렬된다고 검출한 후에, 출력 클럭 신호 (CKout) 는 DLL 초기화 제어 유닛 (112) 에 의해 출력된 선택 코드 (MX (152)) 의 적절한 선택을 통해 반전된다 (즉, 50% 듀티 (duty) 사이클 클럭 신호에 대해 180 도 시프트됨). 따라서, 제 1 록 포인트 (604) 는 스킵된다. DLL 초기화 제어 유닛 (112) 에 의해 제어되는 HLD 신호는 VCDL 지연의 계속되는 증가를 유발시키는 초기화 상태에서 PD (104) 를 계속 홀드한다.
제 1 록 포인트 (604) 가 스킵된 후에, DLL (500) 은 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 의 상승 에지의 정확한 정렬에 도달할 때까지 제어 전압 (Vc) 을 점차적으로 증가시킴으로써 지연을 계속 증가시킨다. 정확한 정렬은 PD (104) 의 UP 및 DOWN 출력 신호의 상태 또는 LOCK 신호 (154) 에 의해 표시된다. 이전에 설명한 바와 같이 초기화 프로세스에서 정밀한 정렬 표시 디바이스로서 PD (104) 가 사용된다면, PD (104) 는 제어 전압 생성기 (107) 의 입력에 커플링되지 않고 초기화에 전용되는 한 쌍의 별도의 UP 및 DOWN 출력을 가질 수 있다. PD (104) 방식에 따라, 이는 제어 전압 생성기 (107) 의 입력에 연결되는 UP 및 DOWN 출력이 초기화하는 동안에 디스에이블될 수도 있기 때문에 필요할 수도 있다.
제 2 록 포인트 (606) 에 도달한 후에, HLD 신호의 상태는 디어서트되도록 스위칭되어 PD (104) 가 정상 동작하게 한다. 그 다음, DLL (500) 은 필요에 따라 VCDL 지연을 증가시키거나 또는 감소시키게 한다. PD (104) 를 릴리즈함 (release) 으로써, 초기화 프로세스는 종료되고, DLL 의 정상 동작이 인에이블된다.
일 실시형태에서, 록 표시 신호 (154) 는 다수-비트 록 코드이다. 다수-비트 LOCK 코드 (154) 는 원하는 록 포인트 (606) 에 대응하는 탭핑된 VCDL 출력 (116) 을 선택함으로써 DLL (500) 이 원하는 록 포인트를 향해 빠르게 이동하게 한다. 이는 제어 전압 (Vc) 이 점차적으로 변하는 것을 기다릴 필요없이, 제 2 (원하는) 록 포인트 (606) 에 빠르게 도달하게 한다. 다른 실시형태에서, LOCK 신호 (154) 는 단일 비트이다.
도 7 은 도 5 에 도시된 VCDL (102) 의 단일-종단형 실시형태의 블록도이다. VCDL (102) 은 지연 라인을 제공하기 위해 직렬로 연결된 복수의 단일-종단형 버퍼 (115) 를 포함한다. 각각의 버퍼 (115) 는 단일-종단 입력 및 단일-종단 출력을 갖는다. 하나의 버퍼 (115) 의 단일-종단 출력은 VCDL (102) 내의 후속 버퍼의 단일-종단 입력에 커플링된다. 제어 전압 (Vc) 은 각각의 버퍼 (115) 에 직접 공급되고 각각의 버퍼에 의해 생성된 지연 시간을 결정한다. 각각의 버퍼 (115) 에 제어 전압 (Vc) 을 연결하는 것은 간략화를 위해 도 7 에 도시되어 있지 않다. 이 실시형태에서, VCDL 출력 신호 (117) 또한 단일-종단형이다. VCDL 출력 신호의 반전 버전 (117'; 50% 듀티 사이클 클럭에 대해 180도 만큼 시프트됨) 은 인버터 (109) 의 출력을 통해 제공되며, 인버터의 입력은 VCDL 출력 신호 (117) 에 커플링된다.
기준 클럭 신호 (CKref) 의 중간 지연 버전은 하나의 그룹의 버퍼 (114) 의 출력을 탭핑함으로써 획득된다. 복수의 탭 (116) 은 도 5 에 도시된 탭핑된 VCDL 출력 (116) 을 구성한다. 각각의 탭 (116) 은 기준 클럭 신호 (CKref) 의 지연되거나 또는 위상-시프트된 버전이다. 본 발명의 상이한 실시형태에서, VCDL (102) 은 복수의 탭핑된 출력 (116), 또는 각각의 보수 (117') 를 갖거나 또는 갖지 않는 단일 출력 신호 (117) 를 출력할 수 있다.
도 8 은 VCDL (102) 의 차동-종단형 실시형태의 블록도이다. 이 실시형 태에서, VCDL (102) 은 각각의 차동 버퍼 (115a) 에 커플링된 제어 전압 (Vc; 간략화를 위해 도시하지 않음) 에 의해 제어되는 복수의 차동 버퍼 (115a) 를 포함한다. 차동 버퍼 (115a) 는 직렬로 연결된다. 이 실시형태에서, 차동 버퍼 (115a) 는 차동 입력 및 차동 출력을 갖는다. 제 1 버퍼 (115b) 는 단일-종단형 기준 클럭 신호 (CKref) 를 수신하는 단일-종단 입력 및, 차동 출력을 갖는다. VCDL (102) 의 차동-종단형 실시형태는 VCDL 의 단일-종단형 실시형태보다 더 우수한 잡음 내성을 갖는 경향이 있다. 또한, VCDL 출력 (117a) 및 모든 탭핑된 출력 (116a) 은 신호 및 그 보수를 모두 갖는다. 각각의 탭핑된 출력 신호의 보수가 제공되지만, 도 7 에서의 단일-종단형 실시형태에 도시된 인버터 (109) 는 필요없다. VCDL (102) 은 복수의 탭핑된 차동 출력 (116a) 또는 하나의 단일 차동 출력 (117a) 을 가질 수도 있다.
도 9 는 록 검출기 (111) 의 실시형태의 회로도이다. 록 검출기 (111) 는 기준 클럭 신호 (CKref) 와 피드백 클럭 신호 (CKf) 사이의 위상차에 기초하여 DLL 이 록 포인트에 얼마나 가까이 존재하는지를 표시하는 록 표시 신호 (LC; 154) 를 제공한다. 록 검출기 (111) 에서의 각 스테이지 (118) 는 입력에서 2 개의 클럭 신호 (CKref, CKf) 를 수신하고, 입력 클럭 신호 중 하나의 상승 에지와 다른 입력 클럭 신호의 상승 에지 사이의 시간차를 표시하는 단일-비트의 LOCK 신호 (LC) 를 출력한다.
각 스테이지 (118) 는 2 개의 플립-플롭 (119a, 119b) 과 3 개의 지연 라인 (122a, 122b, 122c) 을 포함하는 내장형 유닛이다. 지연 라인 (122a, 122b, 122c) 의 각각은 지연 라인에 내장된 각각의 지연 시간 인터벌 (T1, T2) 을 갖는다. 가장 간단한 구현에서, 록 검출기 (111) 는 단일 비트 록 표시 신호를 출력하는 단일 스테이지 (118) 를 갖는다.
도 10 은 도 9 에 도시된 록 검출기 (111) 의 스테이지들 중 하나에서의 신호를 나타내는 타이밍 다이어그램이다. 도 10 은 도 9 와 함께 록 검출기 (111) 의 동작을 설명하는데 사용될 것이다. 기준 클럭 신호 (CKref) 의 상승 에지의 위치 및 지연된 기준 클럭 신호 (CKref_del) 의 상승 에지의 위치는 안정하다고 가정한다. 타이밍 다이어그램은 피드백 클럭 신호 (CKf) 의 상승 에지가 좌측에서 우측으로, 'E' ("early") 위치에서 'L' ("late") 위치로 이동시키는 것을 나타낸다. E 위치는 기준 클럭 신호 (CKref) 의 상승 에지 전에 존재하며, L 위치는 지연된 기준 클럭 신호 (CKref_del) 의 상승 에지 후에 존재한다.
도 9 를 참조하면, 각 스테이지 (118) 에서, 스테이지 (118) 의 입력 클럭 신호 (CKref) 는 지연 시간 (T1) 을 갖는 지연 라인 (122c) 에 의해 지연된다. 지연된 입력 클럭 신호 (CKref_del) 는 플립-플롭 (119a, 119b) 의 "D" 입력에 커플링된다. 플립-플롭 (119a) 의 클럭 입력은 피드백 클럭 신호 (CKf) 에 커플링된다. 플립-플롭 (119b) 의 클럭 입력은 지연 시간 인터벌 (T1) 을 갖는 지연 라인 (122a) 및 지연 시간 인터벌 (T2) 을 갖는 지연 라인 (122b) 을 통해 지연되었던 지연된 피드백 클럭 (CKf_del) 에 커플링된다. 지연 라인 (122a, 122b) 은 직렬로 연결된다.
지연 시간 인터벌 (T1 및 T2) 은 지연 라인 (122a 내지 122c) 에 내장되어 있으며, 동일하거나 또는 상이한 값일 수 있다. 또한, 지연 시간 인터벌은 애플리케이션에 따라 변화될 수 있다. 일반적으로, 록 검출기 (111) 는 도 9 와 함께 설명한 바와 유사한 구조의 복수의 스테이지 (118) 를 포함한다. 그러나, 상이한 구현의 경우에, 스테이지 (118) 는 지연 라인 (122a 내지 122c) 에 내장된 T1 및 T2 지연값에서 상이할 수 있다. T1 과 T2 모두에 관한 바람직한 값은 기준 및 피드백 클럭 신호 (CKref, CKf) 의 주기 중 일부이며 그 일부는 최고 클럭 신호 주파수에서의 클럭 주기의 1/4 보다 더 작다. 어떤 실시형태에서, 지연 시간 인터벌은 2 개의 인접한 VCDL 탭 (116, 116a) 사이의 지연 시간의 1/2 보다 더 짧다. 다른 실시형태의 경우에, 지연 시간 인터벌은 2 개의 인접한 VCDL 탭 (116, 116a) 사이의 지연 시간의 1/2 보다 약간 더 길다.
도시된 실시형태에서, 지연 시간 인터벌 (T1 및 T2) 은 상이하다. 피드백 클럭 신호 (CKf) 의 상승 에지가 하나의 방향 (예를 들어, 도 6 의 타이밍 다이어그램의 경우, 좌측) 으로부터 초기화하는 동안에 기준 클럭 (CKref) 의 상승 에지에 "접근"한다고 예상된다면, 지연 시간 인터벌 (T2) 은 "록 윈도우를 오픈하고", 지연 시간 인터벌 (T1) 은 록 검출기를 위한 마진을 구성한다. 일반적으로, T1 및 T2 는 상이한 값이다. 이 예시에서, 통상적으로, 지연 시간 인터벌 (T1) 은 지연 시간 인터벌 (T2) 보다 더 작도록 선택되어 록 포인트에 접근하고 있다는 "조기 경고" 및 록 포인트의 다른 방향으로의 더 엄격한 제어를 보장한다.
통상적으로, 지연 시간 인터벌 (T1, T2) 은 더 긴 지연을 획득하기 위해 중요한 실리콘 영역 오버헤드를 취하기 때문에 짧다. 그러나, 지연 시간 인터벌 은, VCDL 지연이 DLL (500) 에 의해 조정되는 동안에 LC 신호 (154) 가 다수의 클럭 사이클 동안 안정하게 유지될 필요가 있기 때문에 너무 짧을 수는 없다.
도 9 에서의 회로도를 참조하면, 피드백 클럭 신호 (CKf) 의 상승 에지가 "E" 위치에 존재하는 경우에, 피드백 클럭 신호 (CKf) 의 상승 에지는 기준 클럭 신호 (CKref) 에 대해 더 이전에 존재한다. 인버터 (120) 의 출력에서의 ER 신호가 '1' 이고 플립-플롭 (119b) 의 출력 Q 에서의 LT 신호가 '0' 이므로 LC 신호 (154) 는 '0' 이다.
ER 및 LT 신호는 AND 로직 게이트 (121) 에 의해 결합되어 출력에서 LC 신호를 제공한다. LT 신호에서의 'O' 과 ER 신호에서의 '1' 의 조합은 AND 로직 게이트 (121) 의 출력에서의 LC 신호에서의 '0' 을 유발시킨다.
VCDL 지연이 증가하기 때문에, 피드백 클럭 신호 (CKf) 의 상승 에지는 우측으로 이동하여, "ⅰ" 위치에 도달하다. LC 신호는 'ER' 신호와 'LT' 신호가 모두 '1' 이기 때문에 '1' 로 스위칭된다.
회로도를 참조하면, 지연된 피드백 클럭 신호 (CKf_del) 는 또한 각각 "ⅰ" 위치에 도달한다. 지연된 피드백 클럭 신호 (CKf_del) 의 상승 에지에서, 지연된 기준 클럭 신호 (CKref_del) 는 '1' 이고, 플립-플롭의 D 입력에서의 '1' 은 플립-플롭 (119b) 의 Q 출력으로 래치된다 (latched). LT 신호에서의 '1' 과 ER 신호에서의 '1' 의 조합은 AND 로직 게이트 (121) 의 출력에서의 LC 신호에서의 '1' 을 유발시킨다.
도 10 의 예시에서 상승 에지가 "ⅱ" 에 도달할 때까지 피드백 클럭 신호 (CKf) 의 상승 에지의 위치가 우측으로 계속 이동하는 동안에, LC 신호는 '1' 인 상태로 유지된다. 'ⅱ' 위치에서, 플립-플롭 (119a) 의 D 입력이 '1' 이기 때문에, 지연된 기준 클럭 (CKref_del) 은 '1' 이고, 피드백 클럭 (CKf) 의 다음 상승 에지는 플립-플롭 (119a) 의 Q 출력에 '1' 을 클럭 (clock) 하며, 인버터 (120) 출력에서의 ER 신호는 '0' 으로 스위칭된다. LT 신호에서의 '1' 과 ER 신호에서의 01' 의 조합은 AND 로직 게이트 (121) 의 출력에서의 LC 신호에서의 '1' 을 유발시킨다.
LC 신호의 상태는 피드백 클럭 (CKf) 의 상승 에지와 기준 클럭 (CKref) 의 상승 에지 사이의 시간 표시를 제공한다. 피드백 클럭 신호 (CKf) 의 상승 에지가 클럭 신호 (CKref) 의 상승 에지로부터 시간 T2 및 T1 내에, 즉, 위치 (ⅰ) 와 (ⅱ) 사이에 존재하는 동안에, LC 신호는 '1' 로 유지된다.
복수의 스테이지 (118) 가 록 검출기 (111) 에 포함되고, 각각의 스테이지가 동일한 피드백 클럭 신호 (CKf) 및 VCDL (102) 로부터의 기준 클럭 신호 (CKref) 의 상이한 탭 (116) 을 수신한다면, 기준 클럭 (CKout) 의 상승 에지가 피드백 클럭 신호 (CKf) 의 상승 에지에 가장 가까운 기준 클럭 (CKref) 의 탭은 용이하게 식별될 수 있다. 일 방법은 DLL 이 피드백 클럭 (CKf) 의 상승 에지를 계속 전진시키게 하는 것, 즉, 제어 전압 (Vc) 값을 점차적으로 변화시킴으로써 VCDL 지연을 증가시키고 복수의 LC 신호 중 어느 것이 "1" 로 스위칭되는지를 모니터링하는 것이다.
다른 방법은 LC 신호 대신에 ER 및 LT 신호 모두를 직접 모니터링하는 것이 다. ER 및 LT 신호의 조합은 4 개의 가능 상태 (00, 01, 10, 및 11) 를 제공한다. 피드백 클럭 신호 (CKf) 의 상승 에지가 기준 클럭 신호 (CKref) 의 상승 에지보다 T2 이상 더 이른 경우에 그 상태는 '10' 이다 (ER 신호는 '1' 이고 LT 신호는 '0' 임). 피드백 클럭 신호 (CKf) 의 상승 에지가 기준 클럭 신호 (CKref) 의 상승 에지보다 T1 이상 더 늦은 경우에 그 상태는 '01' 이다 (ER 신호는 '0' 이고 LT 신호는 '1' 임). 따라서, 피드백 클럭 (CKf) 의 상승 에지가 순번 "N" 을 갖는 VCDL 탭 (116, 116a) 에서의 기준 클럭 (CKref) 의 상승 에지보다 더 늦지만, 피드백 클럭 신호 (CKf) 의 상승 에지가 순번 "N+1" 을 갖는 다음 탭 (116, 116a) 에서의 기준 클럭 신호 (CKref) 의 상승 에지보다 더 이르다면, 탭 "N" 에서의 상태 (ER 과 LT 의 신호 조합) 는 "11" 또는 "01" 이고, 탭 "N+1" 에서의 상태 (ER 과 LT 의 신호 조합) 는 "10" 또는 "11" 이다. 값 T1 및 T2 가 인접한 탭 간의 시간 지연의 작은 부분 (예를 들어, 2 개의 인접 탭 (N, N+1) 간의 시간 지연의 1/10) 으로서 모두 선택된다면, "11" 조합은 2 개의 인접 탭에서 동시에 존재할 수 없으며, 록 포인트 (상태 '11') 가 2 개의 탭 사이에 존재한다는 것을 확인하는 것은 용이하다.
각 스테이지 (118) 로부터 출력된 단일 LC 신호만을 사용하는 방법은 ER 및 LT 신호를 사용하는 방법보다 구현하기 더 간단하다. 그러나, ER 및 LT 신호를 사용하는 방법은 DLL 을 록 포인트에 위치시키는 더 빠른 방법이다. 당업자는 또한, 다른 실시형태에서, 3 개의 모든 신호, 즉, LC, LT, 및 ER 의 조합이 DLL 동작 포인트를 초기화하는데 사용될 수 있다는 것을 이해할 것이다.
도 5 로 돌아가면, DLL 초기화 제어부 (112) 는 초기화 프로세스를 제어한다. 초기화 제어부 (112) 는 상태 기계이다. 프로세스는 DLL 초기화 프로세스 동안에 인가된 신호 (RST, HLD, MX) 에 관한 정확한 값을 선택하는 단계를 포함한다. 당업자는 상태 기계를 구현하거나 동기화하는 다양한 방법이 존재한다는 것을 이해한다. 따라서, DLL 초기화 제어부 자체의 내부 구조의 회로도 또는 엘리먼트보다 오히려 DLL 초기화 제어부 (112) 의 원하는 기능을 갖는 상태 기계를 동기화하는데 사용되는 알고리즘이 설명된다. 도 11 에 나타내고 여기에 설명된 알고리즘은 초기화 프로세스를 구현하는데 사용될 수 있는 유일한 로직 방식이 아니다. 단계들의 시퀀스는 변할 수 있고, 단계들이 추가되거나, 제거되거나, 또는 변형될 수 있다.
도 11 은 DLL 초기화 제어부 (112) 에 구현된 DLL 초기화 프로세스를 나타내는 흐름도이다. DLL 초기화 프로세스는 파워업 또는 시스템 리셋이 발생할 때마다 시작된다. 도 11 은 도 9 및 도 5 와 함께 설명할 것이다.
단계 200 에서, 도 5 를 참조하면, 시스템 리셋 신호 (간략화를 위해 도시하지 않음) 는 DLL (500) 및 DLL (500) 내의 다양한 모듈에 커플링된다. RST 신호는 록 검출기 (111) 및 제어 전압 생성기 (107) 에 입력된다. RST 신호는 필요하다면, 록 검출기 (111) 를 리셋한다. 예를 들어, 각각의 플립-플롭의 각각의 Q 출력이 '0' 으로 설정되도록 도 9 에 도시된 플립-플롭 (119a, 119b) 을 모두 클리어시킴 (clear) 으로써 플립-플롭 (119a, 119b) 의 클리어 입력에 커플링되는 경우에, 리셋 신호는 록 검출기 (111) 를 리셋할 수 있다. 또한, 리셋 신호는 제어 전압 노드 (Vc) 를 경계값, 즉, 최소 지연을 생성하는 값으로 방전시킨다. 또한, 리셋 신호는 HLD 신호를 "홀드" 모드로 어서트하고, MX 제어 코드 (152) 에 관한 초기값 및 탐색되는 록 포인트에 관한 원하는 근접도를 설정한다.
파워업 시에, MX 코드값 (152) 은 최소 위상 시프트 (도 7 및 8 에 도시된 최좌측의 탭핑된 출력 (위상 1)) 을 갖는 VCDL 탭핑된 출력 (116 또는 116a) 이 초기값으로 선택되도록 설정된다. 원하는 록 근접도는 클럭 신호 (CKref, CKf) 의 상승 에지의 근접도를 평가하는 디바이스로서 PD (104) 대신에 록 검출기 (111) 를 선택함으로써 설정된다.
파워업 시에, DLL 초기화 제어부 (112) 로부터의 MX 출력값 (152) 은 구현방법에 따라 다를 수 있다. MX 출력 (152) 은 단일 또는 다수-비트일 수 있다. 도 5 에 도시된 실시형태에서, MX 는 다수-비트 코드이다. 단일 또는 다수-비트 구현예는 후에 설명할 것이다. HLD 신호가 "홀드" 로 설정되는 동안에, PD (104) 는 "홀드 모드" 에 있으며, PD (104) 는 VCDL (102) 지연이 단지 증가할 수 있도록 UP 및 DOWN 출력 신호를 제어한다. PD (104) 가 "홀드 모드" 에 있는 동안에, 별도의 전용 출력 신호는 더 높은 정확도로 입력 클럭 신호 (CKref, CKf) 의 상승 에지의 근접도를 측정하는데 계속 사용될 수 있다.
가장 정확한 위상 검출기조차 특정한 유한의 정확도로 에지의 정렬을 레지스터링한다 (register). 다른 팩터 간의 이러한 정확도는 DLL 클럭 정렬의 정확도를 결정한다. 예를 들어, PD 에러가 20ps 이고, DLL 이 지속적인 록 상태에 있다면, 클럭 에지는 다른 팩터를 제외하고, 서로로부터 20ps 내에 있다. 따라 서, PD 출력 신호는 클럭 에지 사이의 시간차가 20ps 이하인 경우에 클럭 에지의 정렬을 나타낸다.
DLL 의 초기화는 최소 VCDL (102) 지연으로 시작되며, 그 지연은 단지 증가할 수만 있다. 도 11 로 돌아가면, 단계 202 에서, 클럭 (CKref, CKf) 은 1 사이클 (즉, 1 클럭 주기) 전진하고, 각각의 클럭 주기에서의 클럭 (CKref, CKf) 의 상승 에지의 정렬은, 이전에 설명한 바와 같이 록 검출기 (111) 및/또는 PD (104) 에 의해 측정된다.
단계 204 에서, DLL 초기화 제어부 (112) 는 록 상태가 록 검출기 (111; 도 5 참조) 로부터 전송된 LOCK 코드 (154; 도 5 참조) 에 기초하여 원하는 근접도로 발견되었는지 여부를 결정한다. 록 근접도는 록 포인트가 발견되는 정확도이다. 록 근접도는 레지스터에서 로딩할 수 있는 코드 또는 퓨즈 프로그래밍 코드로서 DLL 초기화 제어부 (112) 에 저장된다. 록 근접도는 록 검출기 (111) 에서의 T1 및 T2 의 시간 인터벌에 관한 값을 설정하는데 사용된다.
이전에 설명한 바와 같이, 록 검출기 (111) 는 대략적인 정렬 또는 정확한 정렬을 결정할 수 있으며, 이는 T1 및 T2 시간 인터벌 값 설정과 ER, LT, LC 신호 또는 이들의 조합이 록 포인트를 선택하는데 사용되는지 여부에 의해 결정되는 상승 에지의 (대략적인 또는 정확한) 근접도이다.
정렬 정확도는 DLL 초기화 프로세스 동안에 변할 수 있다. 초기화 프로세스의 시작시에는 대략적으로 정렬을 검출하는 것으로 충분하다. 통상적으로, 대략적인 정렬은 도 9 및 10 과 함께 설명한 것처럼 록 검출기 (111) 에 의해 수행 된다. DLL 프로세스의 시작단계에, 대략의 에지 정렬로 충분한 경우에는, 긴 T1 및 T2 시간 인터벌을 갖는 록 검출기 스테이지 (118) 및 간단한 LOCK 코드가 사용된다. 더 정확한 정렬이 요구되는 경우에, 더 짧은 T1 및 T2 시간 인터벌 및, LOCK 코드에서 ER, LT, 및 LC 신호의 더 복잡한 조합이 사용된다. 다른 방법으로, PD (104) 가 에지 정렬 검출기로서 이 스테이지에 관여할 수 있다.
초기화 프로세스를 계속하기 위해, DLL 은 각각의 상승 클럭 에지에서 클럭 신호들의 상승 에지 간의 근접도 (정렬) 를 평가하고, 조정된 신호를 생성한다. 제어 전압 (Vc) 은 위상 검출기 (104) 로부터의 UP,DOWN 신호의 값에 기초하여 계속해서 변할 수 있다.
여러 초기 클럭 사이클 후에, LOCK 코드는 제 1 록 포인트에 접근하는 DLL 을 표시하도록 정해진다. 원하는 근접도로 제 1 록 포인트에 도달한 후에, 프로세스는 단계 206 과 함께 계속된다.
단계 206 에서, 제 1 록 포인트는 피드백 클럭 신호 (CKf) 의 위상이 멀티플렉서 (113) 를 통해 시프트되도록 MX 코드를 변형함으로써 스킵된다. 또한, VCDL 지연은 파워업 또는 리셋 바로 다음에 오는 매우 적은 클럭 사이클 후에 위상 시프트를 수행함으로써 빠르게 증가할 수 있다. 이 경우에, 높은 세분성 (granularity) 의 VCDL 탭핑를 갖는 정확한 록 검출기가 사용되며, 이 록 검출기는 제 1 및 제 2 록 포인트 (604, 606) 의 빠르고 정확한 위치 탐색을 하게 하여 제 2 록 포인트에 대응하는 MX 코드의 값이 차례로 빠르게 생성되게 한다.
도 6b 의 타이밍 다이어그램 및 도 6a 의 그래프를 참조하면, 제 1 록 포인 트 (604) 에 도달하여 스킵한 후에, 지연은 DLL 이 다음의 제 2 록 포인트 (606) 를 향해 이동하도록 제어 전압 (Vc) 의 값을 변화시킴으로써 계속 증가한다. 지연은 위상을 시프트함으로써 초기에 빠르게 증가한 다음, 제어 전압 (Vc) 을 점차적으로 변화시킴 (각 클럭 사이클에서의 비교적 작은 변화) 으로써 점차적으로 증가한다. 또한, 타이밍 다이어그램은 VCDL 지연을 점차적으로 증가시킴으로써 제 2 록 포인트 (604) 에 도달하는 것을 도시하고 있다. 제어 전압 (Vc) 값을 점차적으로 변화시키는 것은 위상-시프트보다 더 느리지만, VCDL 지연을 계속 증가시키고 DLL 이 제 2 록 포인트에 대응하는 제어 전압 (Vc) 값에 도달하게 한다.
제어 전압 (Vc) 을 VCDL 최소 지연에 대응하는 값으로 설정하면서, DLL 이 단일 위상-시프트에서의 최종 록 포인트 (예를 들어, 제 2 록 포인트 (606)) 에 위치하게 한다. 이 동작을 수행하기 위해, 탭 (116, 116a) 은 DLL 이 제 1 록 포인트를 스킵하고, 최소 지연을 생성하도록 Vc 를 홀드하면서, 제 2 록 포인트에 매우 가깝게 위치하도록 선택된다. 그러나, 동작 조건이 변화함에 따라 Vc 가 릴리즈된 후에, 제어 전압 (Vc) 이 최소 지연을 생성하는 값으로부터 너무 멀리 떨어져 있지 않기 때문에 DLL 은 지연을 감소시키기 위한 많은 공간을 갖지 못할 것이다. 따라서, DLL 은 현저한 지연 감소가 클럭 신호 에지의 드리프트 및 동작 조건의 변화를 보상하기 위해 요구된다면, DLL 은 용이하게 록 상태를 상실할 것이다.
Vc 전압 레벨 변화로 인한 최종 록 상태 이전에 달성된 VCDL 지연 증가의 일부는 약간의 안전 마진이 더해진 DLL 의 정상 동작 (도 3b 에서의 범위 (304)) 동 안에 요구되는 최대 VCDL 지연 감소와 동등하거나 더 클 필요가 있다. 명확하게, 더 긴 타이밍 인터벌을 선택하는 것은 최종 록 상태를 더 오랫동안 탐색하게 할 것이다. 그러나, 이전에 설명한 바와 같이, 타이밍 인터벌은 클럭 신호 에지 드리프트의 영향 및 동작 조건의 변화 하에서의 정상 DLL 동작 동안 임의의 시간에 필요할 수도 있는 최대 VCDL 지연 변화 (감소) 에 의해 결정된다.
일 실시형태에서, 록 검출기 (111) 는 복수의 스테이지 (118) 를 포함하며, 록 검출기 (111) 에 사용된 각각의 스테이지 (118) 의 LC 출력만이 LOCK 코드를 출력한다. 이 실시형태에서 스테이지 (118) 는 각각의 지연 라인 (122a 내지 122c) 에 내장된 T1 및 T2 지연 시간의 상이한 값을 갖는다. 이 경우에서의 지연 라인 (122a 내지 122c) 은 VCDL (102) 버퍼 체인 (114) 의 일부의 레플리카이다. 제 1 스테이지 (118a) 는 지연 라인 (122a 내지 122c) 내에 더 적은 수의 버퍼를 가지며, 기준 클럭 신호 (CKref) 및 피드백 클럭 (CKf) 의 상승 에지가 서로 가까워지는 경우에 다음 스테이지의 LC 신호는 어서트된다 (로직 '1' 로 설정됨).
각각의 다음 스테이지 (118b) 는 이전 단계와 비교해서 더 많은 버퍼를 갖는다. 따라서, 각각의 다음 스테이지 (118b) 에서의 근접도는 덜 정확하고 (더 대략적임), 클럭 신호 (CKref, CKf) 의 상승 에지가 서로로부터 더 떨어져 있는 경우에 각각의 LC 출력은 어서트된다 (로직 '1' 로 설정됨). 모든 스테이지로부터 결합된 LC, 즉, 이 실시형태에서 록 검출기 (111) 의 LOCK 출력 코드가 출력된다. LOCK 코드는 클럭 신호 (CKref 및 CKf) 의 상승 에지를 서로에게 가깝게 위치하게 하기 위해 얼마나 많은 단일 VCDL 버퍼가 VCDL 내의 기준 클럭 신호 (CKref) 경로에 추가될 필요가 있는지를 표시한다. 즉, LOCK 출력 코드 (154) 는 제 1 록 포인트 (604) 를 스킵하고, DLL 동작 포인트를 제 2 록 포인트 (606) 에 가깝게 위치하게 하기 위해 MX 코드 (152) 에 의해 탭핑된 VCDL 출력으로부터 선택되는 탭을 식별한다.
따라서, 단계 208 에서, DLL 초기화 제어부 (112) 는 제 2 록 포인트에 대응하는 MX 코드값을 어서트하고, PD (104) 제어로 스위칭함으로써 원하는 근접도를 정확하게 변화시킨다. 초기화 프로세스의 이러한 스테이지에서, 전용 UP 및 DOWN 신호는 높은 정확도로 클럭 상승 에지의 위치를 평가하는데 사용되며, 여기서 UP 및 DOWN 출력은 단지 VCDL (102) 지연을 계속 증가시키기 위해 HLD 신호에 의해 계속 홀드된다. 다른 방법으로, PD (104) 가 UP 및 DOWN 출력 신호를 생성하여 VCDL (102) 지연 시간을 증가시키도록 홀드되어 있는 동안에, 록 검출기 (111) 는 제어 상태로 유지될 수 있다.
단계 210 에서, 클럭 (CKref, CKf) 은 1 사이클 전진한다. 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 의 다음의 상승 에지가 검출되고 근접도가 측정된다.
단계 212 에서, 제 2 록 포인트에 원하는 근접도로 도달했다면, 프로세스는 단계 214 에 의해 계속된다. 그렇지 않다면, 프로세스는 기준 클럭 신호 (CKref) 와 피드백 클럭 신호 (CKf) 사이에 정렬 정도를 계속 모니터링하기 위해 단계 210 에 의해 계속된다.
단계 214 에서, 더 정확한 최종 록 상태에 도달하고, PD (104) 는 HLD 신호를 "릴리즈" 상태로 스위칭함으로써 릴리즈된다.
단계 216 에서, PD (104) 는 제어 전압 (Vc) 을 제어하고, 정상 DLL 동작이 시작된다.
DLL 의 다른 실시형태가 도 12 내지 15 에 도시되어 있다.
도 12 는 본 발명의 원리에 따른 DLL 초기화 프로세스를 포함하는 DLL (140) 의 다른 실시형태의 블록도이다. 이 실시형태는 더 빠른 DLL 초기화가 요구되는 경우, 즉, 최종 DLL 록 포인트에 도달하고 정상적인 DLL 동작으로 스위칭하는데 필요한 시간이 매우 중요한 경우에 더 적합하다.
DLL (140) 은 도 5 와 함께 설명한 DLL (500) 의 실시형태와 공통적인 다수의 엘리먼트를 갖는다. DLL 은 도 5 에 도시된 실시형태에서 설명한 바와 같이, 복수의 탭핑된 출력 (116 또는 116a)을 갖는 VCDL (102), PD (104), 제어 전압 생성기 (107), 멀티플렉서 (113), 및 DLL 초기화 제어부 (112) 를 포함한다. 도 5 에 도시된 DLL (500) 에서의 단일 레플리카 지연부 (103) 와 대조적으로, DLL (140) 은 VCDL (102) 탭핑된 출력 (116 및 116a) 의 각각에 관해 하나의 레플리카 지연 블록 (103) 을 갖는 복수의 레플리카 지연 블록 (103) 을 포함한다.
록 검출기 (111) 는 도 9 에 도시된 바와 같은 내부 구조를 가지며, 복수의 스테이지 (118) 는 수적으로 VCDL 탭핑된 출력 (116 또는 116a) 의 수와 동등하다. 모든 스테이지 (118) 에서 타이밍 인터벌 (T1 및 T2) 모두는 동일한 값으로 설정된다. 타이밍 인터벌 (T1 및 T2) 의 값은 2 개의 인접한 VCDL 탭 (116 또는 116a) 간의 지연 시간보다 더 적다. 록 검출기에 의해 출력된 LOCK 코드는 모든 스테이지 (118) 의 LC, LT, 및 ER 출력을 포함한다. 이는 더 높은 정확도로 클럭 신호의 상승 에지의 상호 위치를 결정하게 한다. 2 개의 멀티플렉서 (113a 내지 113b), 즉, 다수의 VCDL (102) 탭핑된 출력으로부터 DLL 출력 클럭 신호를 선택하는 멀티플렉서 (113a) 및 피드백 클럭 신호 (CKf) 를 선택하는 멀티플렉서 (113b) 가 사용된다. 멀티플렉서 (113a 및 113b) 모두는 동일한 MX 다수-비트 코드에 의해 제어된다. 도 5 와 함께 설명된 실시형태와 비교하여, 더 높은 정확도와 더 빠른 록킹 시간을 제공하기 위해 2 개의 멀티플렉서 (113a 내지 113c), 복수의 레플리카 지연부 (103), 및 록 검출기 (111) 내의 클럭 검출기 스테이지 (118) 를 수용하도록, 추가적인 실리콘 영역 오버헤드가 필요하다.
탭핑된 VCDL 출력 (116 또는 116a) 으로부터의 클럭 신호는 레플리카 지연부 (103) 및 제 1 멀티플렉서 (113a) 에 전송된다. 레플리카 지연부 (103) 를 통과한 후에, 클럭 신호는 록 검출기 (111) 및 제 2 멀티플렉서 (113b) 에 전송된다. DLL 초기화 제어부 (112) 는 도 11 과 함께 설명한 초기화 프로세스를 제어한다. 파워업 또는 시스템 리셋 시에, 제어 전압 생성기 (107) 는 VCDL (102) 이 최소 지연을 생성하도록 제어 전압 (Vc) 을 경계값으로 리셋한다. 도 5 에 도시된 리셋 신호는 간략화를 위해 제거되었다. HLD 신호 값의 상태는 "홀드" 로 설정되어, PD (104) 를 지연 증가 모드로 홀드하고, 록 검출기 (111) 가 리셋되며, 이 때, MX 다수-비트 코드는 디폴트값으로 설정되거나 초기 램덤 값으로 남겨진다.
원하는 근접도는 록 검출기 (111) 가 제어 전압 (Vc) 을 제어하게 하고 PD (104) 를 "홀드" 모드로 홀드함으로써 설정된다. 여러 클럭 사이클 후에, LOCK 코드 값은 안정화되며, 기준 클럭 신호 (CKref) 의 상승 에지에 대비되는, 레플리카 지연부 (103) 의 출력에서 복수의 클럭 신호의 상승 에지의 위치에 기초하여, 클럭 신호 (CKref, DKf) 간의 위상차를 높은 정확도로 표시한다. 록 검출기 (111) 로부터 수신된 LOCK 코드값을 사용하여, DLL 초기화 제어부 (112) 는 멀티플렉서 (113a) 를 통해 출력 클럭 신호 (CKout) 에 관한 VCDL (102) 로부터의 클럭 출력의 가장 가까운 버전 및 멀티플렉서 (113b) 를 통해 PD (104) 로 피드백된, 레플리카 지연 유닛 (103) 으로부터 출력된 클럭 신호 (CKf) 의 각각의 버전을 선택한다.
MX 코드에 관한 값을 결정하기 위해, 멀티플렉서 (113a, 113b) 모두에 의해 선택된 클럭 신호의 버전은 VCDL (102) 의 동일한 탭핑된 출력에 관한 것이다. 따라서, 클럭 신호의 버전은 MX 코드에 의해 선택되고 위상 시프트는 리셋 또는 파워업 후에 거의 즉시 수행된다. 위상 시프트 후에, DLL 의 동작 포인트는 제 2 록 포인트 (606; 도 6a 참조) 에 가깝고, DLL 초기화 제어부 (112) 는 PD (104) 가 VCDL 지연을 단지 증가시키기만 하도록, HLD 신호가 PD (104) 의 출력을 홀드하는 동안에 PD (104) 를 통해 제어 전압 (Vc) 을 점차적으로 증가시킨다. 제어 전압 (Vc) 의 증가는 제 2 록 포인트 (606; 도 6a 참조) 에 도달할 때까지 계속된다. 제 2 록 포인트 (606; 도 6a 참조) 에 도달한 후에, DLL 초기화 제어부 (112) 는 제어 전압 (Vc) 의 제어를 PD (104) 로 전임시킴 (transfer) 으로써 원하는 록 근접도는 "정밀한 모드" 로 스위칭하고 HLD 신호의 상태를 "릴리즈" 로 변경한다. DLL 의 정상 동작이 시작된다. 이 "록 가속" 실시형태에서도, 단지 Vc 가 최소 지연에 대응하는 값으로 유지되지만, 위상 시프트에 의해 DLL 을 제 2 록 포인트에 정확하게 위치시킬 수 없다. 이전에 설명한 바와 같이, 마진은 클럭 에지 드리프트 및 동작 조건 변경을 보상하는 VCDL 지연 변화에 필요하다. 따라서, 위상 시프트는 DLL 을 마진 만큼 가깝게 제 2 록 포인트에 위치시키며, 그 방법 (마진) 의 나머지는 Vc 를 점차적으로 변화시킴으로써 커버된다.
도 13 내지 15 에 도시된 DLL 의 실시형태는 도 5 와 함께 이전에 설명한 DLL 의 실시형태 또는 도 1 과 함께 설명한 종래 기술의 DLL 에 사용되지 않는 반전 유닛 (110) 을 포함한다.
도 13 을 참조하면, 가장 간단한 경우에, 반전 유닛 (110) 은 인버터 (109) 와 멀티플렉서 (108) 를 포함한다. 반전 유닛 (109) 의 기능은 입력 신호를 반전 및 비-반전 버전으로 분할하고 그 버전들 중 하나를 선택하여 단일-비트의 MX 신호의 로직값에 따라 출력에 공급하는 것이다. 예를 들어, MX 신호가 '0' 이면, 신호의 비-반전 버전이 출력되고, 반대로 MX 신호가 '1' 이면, 신호의 반전 버전이 출력된다. 따라서, 반전 유닛 (110) 은 도 12 와 함께 도시된 실시형태와 함께 이전에 설명했던 멀티플렉서 (113) 와 유사하다.
당업자에게 널리 공지된 바와 같이, 반전 유닛 (110) 을 구현할 수 있는 다수의 방법이 있다. 반전 유닛 (110) 은 본 발명의 주제가 아니기 때문에, 여기에서 이들이 설명되지는 않았다. 이 유닛 기능이 제공되는 한, 임의의 변형예가 선택될 수 있다. 당업자는 반전 유닛 (110) 의 내부 구조가 도 13 에 도시 된 것과 상이할 수 있다는 것을 이해할 것이다. 예를 들어, 반전 유닛 (110) 은 단일-종단 입력 또는 차동 입력 및, 위상 또는 역상 출력이 MX 신호에 의해 선택되는 차동 출력을 가질 수 있다. 또한, 반전 유닛 (110) 은 유닛 내에서의 2 개의 경로 (반전 및 비-반전) 의 지연의 균형을 맞추는 추가적인 체인을 포함할 수 있다. 인버터 (109) 는 VCDL (102) 출력이 신호 및 보수 쌍 (117a; 도 8 참조) 또는 신호 및 보수 (117 및 117'; 도 7 참조) 를 제공하는 경우에 반전 유닛 (110) 에 필요하지 않을 수도 있다. 이 경우에, 반전 유닛 (110) 은 멀티플렉서 (113) 의 2-입력 1-출력 버전을 포함한다.
도 13 에 도시된 DLL 의 실시형태는 도 12 와 함께 설명되는 실시형태만큼 빠르게 록 포인트를 찾지 못한다. 그러나, 도 13 에서의 실시형태는 구현하기 더 간단하며, 더 적은 실리콘 영역 오버헤드를 요한다.
DLL (142) 은 단지 하나의 스테이지 (118) 와 함께 단지 하나의 VCDL 출력, 하나의 반전 유닛 (110) 및 록 검출기 (111) 를 포함한다. 다른 방법으로, 도 8 에 도시된 바와 같이, VCDL (102) 이 출력 신호 및 그 보수 (117a) 를 제공하는 경우에, 반전 유닛 (110) 은 2-입력 단일-출력 멀티플렉서 (113) 에 의해 대체될 수 있다. 록 검출기 (111) 에서의 타이밍 인터벌 (T1 및 T2) 은 클럭 주기의 작은 부분으로 설정된다. 록 검출기 (111) 는 기준 클럭 신호 (CKref) 및 피드백 클럭 신호 (CKf) 의 상승 에지가 서로 가까운 경우에만 록 포인트를 검출한다.
DLL 초기화 제어부 (112) 는 리셋 또는 파워업 후의 초기 지연으로부터 지연을 점차적으로 증가시킨다. 제 1 록 포인트 (604; 도 6a 참조) 가 록 신호의 상태에 기초하여 검출된 후에, 반전 유닛 (100) 은 DLL 초기화 제어부 (112) 에 의해 출력된 MX 신호에 기초하여 반전된 클럭으로 스위칭한 다음 제 1 록 포인트를 점프한다. 반전 유닛 (110) 이 스위칭한 후에, PD (104) 는 HLD 신호에 의해 계속 홀드되어 제어 전압 (Vc) 을 증가시킴으로써 지연을 증가시키기만 한다. DLL (142) 은 기준 클럭 신호 (Ckref) 와 피드백 클럭 신호 (CKf) 의 상승 에지 사이의 시간 지연에 기초하여 제어 전압 (Vc) 을 증가시킴으로써 지연을 점차적으로 계속 증가시킨다. 제 2 록 포인트 (606; 도 6a 참조) 가 검출된 후에, PD (104) 는 HLD 신호의 상태를 변경함으로써 릴리즈되고, 정상 동작이 시작된다.
도 14 및 15 에 도시된 DLL 의 실시형태에서는, 반전 유닛 (110) 이 이전에 설명한 실시형태와는 상이한 위치에 연결된다.
도 14 를 참조하면, DLL (144) 은 2 개의 반전 유닛 (110a, 110b) 을 포함한다. 반전 유닛 (110a) 의 입력은 레플리카 지연부 (103) 의 출력에 연결된다. 반전 유닛 (110b) 의 입력은 VCDL (102) 의 출력에 연결된다. 반전 유닛 (110a) 의 출력은 DLL 출력 클럭 신호 (CKout) 이다. 반전 유닛 (110b) 의 출력은 PD (104) 의 입력 및 록 검출기 (111) 의 입력에 커플링되는 DLL 내부 피드백 클럭 신호 (CKf) 이다.
도 15 를 참조하면, DLL (146) 은 기준 클럭 신호 (CKref) 와 VCDL (102) 의 입력 사이에 커플링되는 즉, 기준 클럭 신호 (CKref) 의 경로 내에 존재하는 하나의 반전 유닛 (110) 을 포함한다.
DLL (144; 도 14 참조) 또는 DLL (146; 도 15 참조) 중 어느 것도 리셋 신호 또는 MX, RST, HLD 내부 DLL 신호를 도시하고 있지 않다. 이들 신호는 간략화를 위해 도면에서 제거되었다. 당업자는 이들 모든 신호가 시스템에 존재하며, 이전에 설명한 모든 실시형태에 인가된 것과 동일한 방법으로 인가된다는 것을 이해할 것이다.
당업자는 DLL 초기화 프로세스를 이용하는 DLL 구조가 설명된 것으로 제한되지 않는다는 것을 인식할 것이다. 숙련된 설계자는 DLL 초기화 프로세스에 관해 여기에서 설명한 아이디어로부터 이익이 될 수 있는 다른 DLL 구조를 설계할 수 있다.
다른 실시형태에서, DLL 은 지연 대 제어 전압 특성 곡선 중 최대 지연에 가까운 하나의 포인트로부터 시작됨으로써 록 포인트를 탐색한다. 초기화하는 동안에 록 포인트를 탐색하는 방향은 단지 지연을 감소시키도록만 제한되며, 즉, 위상 검출기는 위상 검출기의 내부 구조에 따라, 지연 감소에 대응하는 UP 및 DOWN 신호의 조합만을 생성하도록 강제된다. 일 실시형태에서, 시작 포인트는 가파른 영역을 피하기 위해 최대 지연에 대응하는 이 가파른 영역 아래에 존재할 것이다. 동작 포인트가 초기 지연 아래에 존재할 것이기 때문에, DLL 의 여러 스테이지 중 단지 일부가 사용될 수도 있고, 다른 스테이지들은 초기화하는 동안에 디스에이블될 수도 있다.
본 발명은 본 발명의 바람직한 실시형태에 관해 상세히 도시되고 설명되었지만, 당업자는 형태 및 상세사항에서의 다양한 변화가 첨부된 특허청구범위에 의해 포함되는 발명의 범위로부터 벗어나지 않고 행해질 수 있음을 이해한다.

Claims (40)

  1. 록 포인트에 대한 근접도를 검출하는 록 검출기; 및
    상기 록 검출기의 출력에 커플링된 초기화 제어부를 포함하며,
    상기 초기화 제어부는 초기 지연으로부터 하나의 방향으로 지연을 변화시키고, 제 1 록 포인트를 스킵하며, 동작 포인트를 탐색하기 위해 동일한 상기 하나의 방향으로 상기 지연을 계속 변화시키는, 지연 록 루프.
  2. 제 1 항에 있어서,
    상기 지연 변화는 단지 지연 증가인, 지연 록 루프.
  3. 제 1 항에 있어서,
    상기 초기화 제어부는 상기 동작 포인트에 대한 근접도를 검출한 경우에, 상기 지연의 증가 및 감소를 모두 인에이블하는, 지연 록 루프.
  4. 제 1 항에 있어서,
    상기 동작 포인트는 제 2 록 포인트인, 지연 록 루프.
  5. 제 1 항에 있어서,
    상기 록 검출기는 미리 설정된 상이한 시간 인터벌을 갖는 복수의 스테이지 를 포함하며,
    각각의 상기 스테이지는 상이한 정확도로 록 포인트 근접도를 표시하는, 지연 록 루프.
  6. 제 1 항에 있어서,
    상기 초기화 제어부는 파워업 후에 관여하는, 지연 록 루프.
  7. 제 1 항에 있어서,
    상기 초기화 제어부는 리셋 후에 관여하는, 지연 록 루프.
  8. 제 1 항에 있어서,
    상기 제 1 록 포인트는 클럭 신호의 위상을 시프트함으로써 스킵되는, 지연 록 루프.
  9. 제 8 항에 있어서,
    상기 클럭 신호의 위상은 상기 클럭 신호의 주기의 절반과 거의 동등하거나 더 작게 시프트되는, 지연 록 루프.
  10. 제 8 항에 있어서,
    전압 제어 지연 라인의 탭핑된 출력들이 상기 클럭 신호의 위상을 시프트하 는데 사용되는, 지연 록 루프.
  11. 제 8 항에 있어서,
    상기 클럭 신호의 위상은 상기 지연 록 루프에서 내부 클럭 신호의 위상 시프트를 수행함으로써 시프트되는, 지연 록 루프.
  12. 제 11 항에 있어서,
    상기 내부 클럭 신호는 전압 제어 지연 라인의 입력 클럭 신호인, 지연 록 루프.
  13. 제 11 항에 있어서,
    상기 내부 클럭 신호는 전압 제어 지연 라인의 출력 클럭 신호인, 지연 록 루프.
  14. 제 1 항에 있어서,
    상기 록 포인트에 대한 근접도는 기준 클럭의 에지 및 지연된 피드백 클럭의 에지의 정렬에 기초하여 검출되는, 지연 록 루프.
  15. 제 14 항에 있어서,
    상기 록 포인트에 대한 근접도는 복수의 미리 설정된 시간 인터벌을 적용함 으로써 분석되는, 지연 록 루프.
  16. 제 15 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 전압 제어 지연 라인 내의 스테이지들의 레플리카의 지연 시간에 기초하는, 지연 록 루프.
  17. 제 15 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 클럭 주기의 1/4 보다 더 작은, 지연 록 루프.
  18. 제 15 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 2 개의 인접한 전압 제어 지연 라인의 탭핑된 출력 간의 지연 시간의 일부인, 지연 록 루프.
  19. 제 15 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 대략적인 록 포인트 근접도 평가를 위해 설정되는, 지연 록 루프.
  20. 초기 지연으로부터 하나의 방향으로 지연을 변화시키는 단계; 및
    제 1 록 포인트를 스킵하고, 동작 포인트를 탐색하기 위해 동일한 상기 하나 의 방향으로 상기 지연을 계속 변화시키는 단계를 포함하는, 지연 록 루프의 초기화 방법.
  21. 제 20 항에 있어서,
    상기 지연 변화는 단지 지연 증가인, 지연 록 루프의 초기화 방법.
  22. 제 20 항에 있어서,
    상기 초기 지연은 파워업 후에 발생하는, 지연 록 루프의 초기화 방법.
  23. 제 20 항에 있어서,
    상기 초기 지연은 리셋 후에 발생하는, 지연 록 루프의 초기화 방법.
  24. 제 20 항에 있어서,
    상기 동작 포인트에 대한 근접도를 검출할 시, 상기 지연의 증가 및 감소를 모두 인에이블하는 단계를 더 포함하는, 지연 록 루프의 초기화 방법.
  25. 제 20 항에 있어서,
    상기 동작 포인트는 제 2 록 포인트인, 지연 록 루프의 초기화 방법.
  26. 제 20 항에 있어서,
    상기 제 1 록 포인트는 클럭 신호의 위상을 시프트함으로써 스킵되는, 지연 록 루프의 초기화 방법.
  27. 제 26 항에 있어서,
    상기 클럭 신호의 위상은 상기 클럭 신호의 주기의 절반과 거의 동등하거나 더 작게 시프트되는, 지연 록 루프의 초기화 방법.
  28. 제 26 항에 있어서,
    전압 제어 지연 라인의 탭핑된 출력들이 상기 클럭 신호의 위상을 시프트하는데 사용되는, 지연 록 루프의 초기화 방법.
  29. 제 26 항에 있어서,
    상기 클럭 신호의 위상은 상기 지연 록 루프에서 내부 클럭 신호의 위상 시프트를 수행함으로써 시프트되는, 지연 록 루프의 초기화 방법.
  30. 제 29 항에 있어서,
    상기 내부 클럭 신호는 전압 제어 지연 라인의 입력 클럭 신호인, 지연 록 루프의 초기화 방법.
  31. 제 29 항에 있어서,
    상기 내부 클럭 신호는 전압 제어 지연 라인의 출력 클럭 신호인, 지연 록 루프의 초기화 방법.
  32. 제 20 항에 있어서,
    록 포인트에 대한 근접도가 기준 클럭의 에지 및 지연된 피드백 클럭의 에지의 정렬에 기초하여 검출되는, 지연 록 루프의 초기화 방법.
  33. 제 32 항에 있어서,
    상기 록 포인트에 대한 근접도는 복수의 미리 설정된 시간 인터벌을 적용함으로써 분석되는, 지연 록 루프의 초기화 방법.
  34. 제 33 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 전압 제어 지연 라인 내의 스테이지들의 레플리카의 지연 시간에 기초하는, 지연 록 루프의 초기화 방법.
  35. 제 33 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 클럭 주기의 1/4 보다 더 작은, 지연 록 루프의 초기화 방법.
  36. 제 33 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 2 개의 인접한 전압 제어 지연 라인의 탭핑된 출력 간의 지연 시간의 일부인, 지연 록 루프의 초기화 방법.
  37. 제 32 항에 있어서,
    상기 미리 설정된 시간 인터벌의 값은 대략적인 록 포인트 근접도 평가를 위해 설정되는, 지연 록 루프의 초기화 방법.
  38. 초기 지연으로부터 하나의 방향으로 지연을 변화시키는 수단;
    제 1 록 포인트를 스킵하는 수단; 및
    동작 포인트를 탐색하기 위해 동일한 상기 하나의 방향으로 상기 지연을 계속 변화시키는 수단을 포함하는, 지연 록 루프.
  39. 초기 지연으로부터 하나의 방향으로 지연을 변화시키고,
    제 1 록 포인트를 스킵하고 동작 포인트를 탐색하기 위해 동일한 상기 하나의 방향으로 상기 지연을 계속 변화시키며, 그리고,
    상기 동작 포인트에 대한 원하는 근접도를 검출할 시, 지연 록 루프의 정상 동작을 가능하게 하는 로직을 포함하는 초기화 제어기를 구비하는, 지연 록 루프.
  40. 최소 지연에 대응하는 제 1 록 포인트에 대한 근접도를 검출하는 록 검출기; 및
    상기 록 검출기의 출력에 커플링되어, 초기 지연으로부터 지연을 증가시키고, 상기 제 1 록 포인트를 스킵하며, 동작 포인트를 탐색하기 위해 상기 지연을 계속 증가시키는 초기화 제어부를 포함하는, 지연 록 루프.
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