CN105656477B - 一种防止错锁的延时锁相环及方法 - Google Patents

一种防止错锁的延时锁相环及方法 Download PDF

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Abstract

本发明公开了一种防止错锁的延时锁相环，包括：上链路延时链，用于产生上链路延时信号；下链路延时链，用于产生下链路延时信号；错锁控制模块，用于根据上链路延时信号和下链路延时信号，产生使能信号；鉴相器，用于根据使能信号，对上链路延时信号和下链路延时信号进行比较，并输出上链路延时信号和下链路延时信号之间的相位差；以及控制器，根据相位差调整下链路延时链的延时。通过本发明可以有效判断延时链路信号的稳定状态，避免了传统延时链路在上电过程中上链路延时信号和下链路延时信号相位模糊对于鉴相器的影响，有效消除错锁现象。

Description

一种防止错锁的延时锁相环及方法
技术领域
本发明涉及延时锁相环(Delay Locked Loop，DLL)技术领域，尤其涉及一种防止错锁的延时锁相环及方法。
背景技术
延时锁相环(Delay—lockedLoop，简称DLL)技术是在PLL技术上改进得到的，被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。与PLL相比，DLL没有抖动累加，更小的锁定时间，环路滤波器易集成等优点。
DLL采用输入脉冲和输出脉冲相位比较的方法，通过延时单元构成的延时链，得到特定、精确的延时。在高精度应用中，特定参考时钟的条件下，通过增加延链长度来提高延时的精度。但是，在基本的CMOS工艺中，传统延时单元的最小延时大于150ps，因此无法达到高精度系统的要求。
在现有技术中，采用完全相同的两个延时链路径，通过锁定两个路径的延时差，同时增加延时链的长度，可以得到小于100ps的精确延时。但在实际设计中，由于延时链过长，延时链路初始化时，在电源上电到平稳的过程中延时单元输出脉冲幅度是一个逐渐增加的过程。该过程随着延时链路中延时单元的数量增加而延长，需要的稳定时间为微秒(us)量级。对于基本的CMOS工艺，当逻辑电平达0.7V时延时单元即可工作。在链路初始化时，由于电源上电造成的抖动，延时单元输出信号的逻辑电平从0逐渐增大是一个随机的过程。在这个过程中延时单元输出信号相位与系统基准时钟相位关系是随机的。当延时单元输出信号幅度大于0.7V时，环路鉴相器(Phase Detect，PD)会马上开始工作，在延时链中逻辑电平稳定前无法正确判断延时单元输出信号与基准时钟的相位关系，造成错锁现象，将严重影响系统精度。此外，在实际应用中，为了提高延时锁相环的精度，通常需要增加延时单元，由此延长了链路稳定所需时间，错锁现象的影响更加突出。
发明内容
本发明的目的在于提供一种防止错锁的延时锁相环及方法以解决现有技术中由于延时链路过长，导致延时链路初始化阶段工作脉冲的稳定过程被延长而引起错锁现象的问题。
本发明为了解决上述技术问题，采用的技术方案是：一种防止错锁的延时锁相环，所述延时锁相环包括：
上链路延时链，用于产生上链路延时信号；
下链路延时链，用于产生下链路延时信号；
错锁控制模块，连接于所述上链路延时链和所述下链路延时链，用于根据所述上链路延时信号和所述下链路延时信号，产生使能信号；
鉴相器，连接于所述上链路延时链、所述下链路延时链和所述错锁控制模块，用于根据所述使能信号，对所述上链路延时信号和所述下链路延时信号进行比较，并输出所述上链路延时信号和所述下链路延时信号之间的相位差；以及
控制器，连接于所述鉴相器和所述下链路延时链，根据所述相位差调整所述下链路延时链的延时。
优选地，所述错锁控制模块对所述下链路延时信号计时，根据计时结果控制所述上链路延时信号产生所述使能信号。
优选地，所述错锁控制模块包括：
计数单元，用于对所述下链路延时信号计时，并产生所述计时结果；
第一触发单元，连接于所述计数单元，用于根据所述计时结果产生控制脉冲；以及
第二触发单元，连接于所述第一触发单元，用于根据所述控制脉冲，控制所述上链路延时信号产生所述使能信号。
优选地，所述错锁控制模块还包括连接于所述第一触发单元和所述第二触发单元之间的与门，所述下链路延时信号接入所述计数单元的时钟端，所述计数单元的输出端接入所述第一触发单元的信号输入端，所述第一触发单元的输出端接入所述与门的输入端，所述与门的输出端接入所述第二触发单元的复位信号端，所述上链路延时信号接入所述第二触发单元的信号输入端。
优选地，所述控制器包括电荷泵和连接于所述电荷泵的低通滤波器，所述电荷泵和所述低通滤波器将所述相位差转换为所述下链路延时链的控制电压以调整所述下链路延时链的延时。
相应地，本发明还提供一种防止错锁的延时锁相方法，包括以下步骤：
步骤S1：通过上链路延时链和下链路延时链分别产生上链路延时信号和下链路延时信号；
步骤S2：根据所述上链路延时信号和所述下链路延时信号，由错锁控制模块产生控制鉴相器的使能信号；
步骤S3：根据所述使能信号，由所述鉴相器对所述上链路延时信号和所述下链路延时信号进行比较，并输出所述上链路延时信号和所述下链路延时信号之间的相位差；以及
步骤S4：根据所述相位差，由控制器调整所述下链路延时链的延时。
优选地，所述步骤S2包括：
步骤S21：所述错锁控制模块对所述下链路延时信号计时，并产生所述计时结果；
步骤S22：根据所述计时结果产生控制脉冲；以及
步骤S23：根据所述控制脉冲，控制所述上链路延时信号产生所述使能信号。
优选地，所述步骤S3包括：所述控制器将所述相位差转换为所述下链路延时链的控制电压以调整所述下链路延时链的延时。
实施本发明实施例，具有如下有益效果：本发明提供的防止错锁的延时锁相环及方法，通过错锁控制模块只对来自下链路延时链的下链路延时信号进行计时，在下链路延时信号稳定后，再根据来自上链路延时链的上链路延时信号产生控制鉴相器的使能信号，使鉴相器比较上链路延时信号和下链路延时信号的相位差，进而再由控制器根据相位差去调整下链路延时链的延时。通过本发明可以有效判断延时链路信号的稳定状态，避免了传统延时链路在上电过程中上链路延时信号和下链路延时信号相位模糊对于鉴相器的影响，有效消除错锁现象。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的防止错锁的延时锁相环的原理图。
图2为本发明另一实施例提供的防止错锁的延时锁相环的原理图。
图3为本发明一实施例提供的防止错锁的延时锁相环的电路图。
图4为本发明一实施例提供的防止错锁的延时锁相环的错锁控制模块的电路图。
图5为本发明一实施例提供的防止错锁的延时锁相方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明一实施例提供的防止错锁的延时锁相环的原理图。如图1所示，防止错锁的延时锁相环包括：
上链路延时链110，用于产生上链路延时信号；
下链路延时链120，用于产生下链路延时信号；
错锁控制模块130，连接于所述上链路延时链110和所述下链路延时链120，用于根据所述上链路延时信号和所述下链路延时信号，产生使能信号；
鉴相器140，连接于所述上链路延时链110、所述下链路延时链120和所述错锁控制模块130，用于根据所述使能信号，对所述上链路延时信号和所述下链路延时信号进行比较，并输出所述上链路延时信号和所述下链路延时信号之间的相位差；以及
控制器150，连接于所述鉴相器140和所述下链路延时链120，根据所述相位差调整所述下链路延时链120的延时。
进一步地，在本实施例中，所述错锁控制模块对所述下链路延时信号计时，根据计时结果控制所述上链路延时信号产生所述使能信号。
在本发明实施例中，通过错锁控制模块只对来自下链路延时链的下链路延时信号进行计时，在下链路延时信号稳定后，再根据来自上链路延时链的上链路延时信号产生控制鉴相器的使能信号，使鉴相器比较上链路延时信号和下链路延时信号的相位差，进而再由控制器根据相位差去调整下链路延时链的延时。通过本发明可以有效判断延时链路信号的稳定状态，避免了传统延时链路在上电过程中上链路延时信号和下链路延时信号相位模糊对于鉴相器的影响，有效消除错锁现象。
图2为本发明另一实施例提供的防止错锁的延时锁相环的原理图。图3为本发明一实施例提供的防止错锁的延时锁相环的电路图。图1和图2中具有相同标号的元件具有相同的功能，在此不再赘述。如图2所示，所述错锁控制模块130包括：
计数单元132，用于对所述下链路延时信号计时，并产生所述计时结果；
第一触发单元134，连接于所述计数单元，用于根据所述计时结果产生控制脉冲；以及
第二触发单元136，连接于所述第一触发单元134，用于根据所述控制脉冲，控制所述上链路延时信号产生所述使能信号。
进一步地，控制器150包括电荷泵152和连接于所述电荷泵152的低通滤波器154，所述电荷泵152和所述低通滤波器154将所述相位差转换为所述下链路延时链120的控制电压以调整所述下链路延时链120的延时。
具体地，在如图3所示的电路图中，输入信号Start经过由N个上链路延时单元组成的上链路延时链110后，产生延时时间为T1的上链路延时信号UP_DLY，其中，T1＝N*t1，t1为上链路延时单元的单位延时。具体地，在如图2所示的电路图中，输入信号Stop经过由N个下链路延时单元组成的下链路延时链120后，产生延时时间为T2的下链路延时信号DW_DLY，其中，T2＝N*t2，t2为下链路延时单元的单位延时。
图4为本发明一实施例提供的防止错锁的延时锁相环的错锁控制模块的电路图。如图4所示，所述错锁控制模块130还包括连接于所述第一触发单元134和所述第二触发单元136之间的与门138，所述下链路延时信号DW_DLY接入所述计数单元132的时钟端CLK，所述计数单元132的输出端EN接入所述第一触发单元134的信号输入端SIN，所述第一触发单元134的输出端SO接入所述与门138的输入端，所述与门的输出端接入所述第二触发单元136的复位信号端RN，所述上链路延时信号UP_DLY接入所述第二触发单元136的信号输入端SIN。
具体地，如图3和图4所示，计数单元132针对下链路延时信号DW_DLY计时，在链路延时信号DW_DLY稳定后，产生控制脉冲，控制接入第二触发单元136的上链路延时信号UP_DLY产生使能信号En，允许鉴相器140工作。电荷泵152和低通滤波器154将相位差转换为下链路延时链120的控制电压以调整下链路延时链120的延时，最终使经过整个延时链路后Start、Stop在链路输出端脉冲相位对齐，相位差为0。
图5为本发明一实施例提供的防止错锁的延时锁相方法的流程图。如图5所示，防止错锁的延时锁相方法包括以下步骤：
步骤S1：通过上链路延时链和下链路延时链分别产生上链路延时信号和下链路延时信号。
步骤S2：根据所述上链路延时信号和所述下链路延时信号，由错锁控制模块产生控制鉴相器的使能信号。
进一步地，所述步骤S2包括：
步骤S21：所述错锁控制模块对所述下链路延时信号计时，并产生所述计时结果；
步骤S22：根据所述计时结果产生控制脉冲；
步骤S23：根据所述控制脉冲，控制所述上链路延时信号产生所述使能信号。
步骤S3：根据所述使能信号，由所述鉴相器对所述上链路延时信号和所述下链路延时信号进行比较，并输出所述上链路延时信号和所述下链路延时信号之间的相位差。
具体地，所述控制器将所述相位差转换为所述下链路延时链的控制电压以调整所述下链路延时链的延时。
步骤S4：根据所述相位差，由控制器调整所述下链路延时链的延时。
有利地，本发明提供的防止错锁的延时锁相方法，通过错锁控制模块只对来自下链路延时链的下链路延时信号进行计时，在下链路延时信号稳定后，再根据来自上链路延时链的上链路延时信号产生控制鉴相器的使能信号，使鉴相器比较上链路延时信号和下链路延时信号的相位差，进而再由控制器根据相位差去调整下链路延时链的延时。通过本发明可以有效判断延时链路信号的稳定状态，避免了传统延时链路在上电过程中上链路延时信号和下链路延时信号相位模糊对于鉴相器的影响，有效消除错锁现象。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (6)

1.一种防止错锁的延时锁相环，其特征在于，所述延时锁相环包括：
上链路延时链，用于产生上链路延时信号；
下链路延时链，用于产生下链路延时信号；
错锁控制模块，连接于所述上链路延时链和所述下链路延时链，用于根据所述上链路延时信号和所述下链路延时信号，产生使能信号；
鉴相器，连接于所述上链路延时链、所述下链路延时链和所述错锁控制模块，用于根据所述使能信号，对所述上链路延时信号和所述下链路延时信号进行比较，并输出所述上链路延时信号和所述下链路延时信号之间的相位差；以及
控制器，连接于所述鉴相器和所述下链路延时链，根据所述相位差调整所述下链路延时链的延时；
所述错锁控制模块对所述下链路延时信号计时，根据计时结果控制所述上链路延时信号产生所述使能信号。
2.根据权利要求1所述的防止错锁的延时锁相环，其特征在于，所述错锁控制模块包括：
计数单元，用于对所述下链路延时信号计时，并产生所述计时结果；
第一触发单元，连接于所述计数单元，用于根据所述计时结果产生控制脉冲；以及
第二触发单元，连接于所述第一触发单元，用于根据所述控制脉冲，控制所述上链路延时信号产生所述使能信号。
3.根据权利要求2所述的防止错锁的延时锁相环，其特征在于，所述错锁控制模块还包括连接于所述第一触发单元和所述第二触发单元之间的与门，所述下链路延时信号接入所述计数单元的时钟端，所述计数单元的输出端接入所述第一触发单元的信号输入端，所述第一触发单元的输出端接入所述与门的输入端，所述与门的输出端接入所述第二触发单元的复位信号端，所述上链路延时信号接入所述第二触发单元的信号输入端。
4.根据权利要求1所述的防止错锁的延时锁相环，其特征在于，所述控制器包括电荷泵和连接于所述电荷泵的低通滤波器，所述电荷泵和所述低通滤波器将所述相位差转换为所述下链路延时链的控制电压以调整所述下链路延时链的延时。
5.一种防止错锁的延时锁相方法，其特征在于，包括以下步骤：
步骤S1：通过上链路延时链和下链路延时链分别产生上链路延时信号和下链路延时信号；
步骤S2：根据所述上链路延时信号和所述下链路延时信号，由错锁控制模块产生控制鉴相器的使能信号；
步骤S3：根据所述使能信号，由所述鉴相器对所述上链路延时信号和所述下链路延时信号进行比较，并输出所述上链路延时信号和所述下链路延时信号之间的相位差；以及
步骤S4：根据所述相位差，由控制器调整所述下链路延时链的延时；
所述步骤S2包括：
步骤S21：所述错锁控制模块对所述下链路延时信号计时，并产生计时结果；
步骤S22：根据所述计时结果产生控制脉冲；以及
步骤S23：根据所述控制脉冲，控制所述上链路延时信号产生所述使能信号。
6.根据权利要求5所述的防止错锁的延时锁相方法，其特征在于，所述步骤S3包括：所述控制器将所述相位差转换为所述下链路延时链的控制电压以调整所述下链路延时链的延时。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107181488A (zh) * 2017-06-07 2017-09-19 上海乐野网络科技有限公司 一种去除时钟jitter的电路结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232806B1 (en) * 1998-10-21 2001-05-15 International Business Machines Corporation Multiple-mode clock distribution apparatus and method with adaptive skew compensation
CN104320132A (zh) * 2014-09-29 2015-01-28 山东华芯半导体有限公司 延迟锁相环和占空比矫正电路
CN204481794U (zh) * 2015-03-25 2015-07-15 西安华芯半导体有限公司 一种自动调整延迟锁相环初始延迟的延迟锁相电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050052252A1 (en) * 2003-07-15 2005-03-10 Galibois Joseph F. Synchronizing unit for redundant system clocks
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
JP2015012350A (ja) * 2013-06-27 2015-01-19 マイクロン テクノロジー， インク． 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232806B1 (en) * 1998-10-21 2001-05-15 International Business Machines Corporation Multiple-mode clock distribution apparatus and method with adaptive skew compensation
CN104320132A (zh) * 2014-09-29 2015-01-28 山东华芯半导体有限公司 延迟锁相环和占空比矫正电路
CN204481794U (zh) * 2015-03-25 2015-07-15 西安华芯半导体有限公司 一种自动调整延迟锁相环初始延迟的延迟锁相电路

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