TW201520776A - 應用於通用串列匯流排裝置的頻率校正方法及其相關的通用串列匯流排裝置 - Google Patents

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Abstract

一種應用於一通用串列匯流排裝置的頻率校正方法，包含有：將該通用串列匯流排裝置耦接於一通用串列匯流排主機，其中該通用串列匯流排裝置包含有一可程式化振盪電路；在該通用串列匯流排裝置執行一開卡的初始化程序之前，利用該通用串列匯流排裝置擷取來自該通用串列匯流排主機的一低頻週期訊號；以及依據該低頻週期訊號來校正該可程式化振盪電路以使得該可程式化振盪電路得以產生具有一預定頻率的一振盪訊號。

Description

應用於通用串列匯流排裝置的頻率校正方法及其相關的通用 串列匯流排裝置
本發明係有關於應用於一通用串列匯流排裝置的一頻率校正方法及其相關的通用串列匯流排裝置，尤指利用一低頻週期訊號來校正一通用串列匯流排裝置內的一振盪器的方法及其相關的通用串列匯流排裝置。
隨著技術的演進，目前的資料傳輸介面已進入通用串列匯流排(Universal Serial Bus,USB)3.0的年代。通用串列匯流排3.0的最大資料傳輸速率為5Gbps(Bits per second)。換句話說，對於一個通用串列匯流排3.0的裝置(device)而言，其操作時脈至少是2.5GHz。一般而言，傳統的方法是內建一個精準電感電容振盪器(LC Oscillator)於通用串列匯流排3.0的裝置內，該電感電容振盪器會振盪出一精準頻率的參考時脈。接著，一訊號合成器就可以用來合成出頻率為2.5GHz的操作時脈。然而，一個電感電容振盪器通常會佔據非常大的晶片面積，進而提高了通用串列匯流排3.0的裝置的製作成本。因此，如何以較低成本的方式來產生一具有精準頻率的參考時脈已成為此領域所亟需解決的問題。
因此，本發明之一目的在於提供利用一低頻週期訊號來校正一通用串列匯流排裝置內的一振盪器的方法及其相關的通用串列匯流排裝置。
依據本發明之一第一實施例，其係揭露了一種應用於一通用串列 匯流排裝置的頻率校正方法。該頻率校正方法包含有：將該通用串列匯流排裝置耦接於一通用串列匯流排主機，其中該通用串列匯流排裝置至少包含有一可程式化振盪電路；在該通用串列匯流排裝置執行一開卡的初始化程序之前，利用該通用串列匯流排裝置擷取來自該通用串列匯流排主機的一低頻週期訊號；以及依據該低頻週期訊號來校正該通用串列匯流排裝置的該可程式化振盪電路以使得該可程式化振盪電路得以產生具有一預定頻率的一振盪訊號。
依據本發明之一第二實施例，其係揭露了一種通用串列匯流排裝置。該通用串列匯流排裝置包含有一偵測電路、一可程式化振盪電路以及一控制電路。該偵測電路用來於該通用串列匯流排裝置執行一開卡的初始化程序之前擷取來自一通用串列匯流排主機的一低頻週期訊號。該可程式化振盪電路用來產生一振盪訊號。該控制電路耦接於該偵測電路以及該可程式化振盪電路，用來依據該低頻週期訊號來校正該可程式化振盪電路以使得該可程式化振盪電路得以產生具有一預定頻率的該振盪訊號。
依據本發明的上述實施例，本發明的該通用串列匯流排裝置可以無須內建一個精準電感電容振盪器就可以產生一具有精準頻率的參考時脈，故本發明的通用串列匯流排裝置相較於傳統的方法會具有較低製作成本。
100‧‧‧通用串列匯流排裝置
102‧‧‧偵測電路
104‧‧‧控制電路
106‧‧‧可程式化振盪電路
108‧‧‧傳送電路
110‧‧‧終端阻抗
112‧‧‧通用串列匯流排主機
1042‧‧‧除頻器
1044‧‧‧頻率比較器
1046‧‧‧訊號合成電路
200‧‧‧部分狀態圖
202~208‧‧‧狀態
2062~2066‧‧‧狀態
300‧‧‧頻率校正方法
302~326‧‧‧步驟
402‧‧‧第一部分
404‧‧‧第二部分
600‧‧‧校正方法
602~614‧‧‧步驟
第1圖係本發明一種通用串列匯流排裝置之一實施例示意圖。
第2圖係當一通用串列匯流排裝置插入一通用串列匯流排主機後，該通用串列匯流排主機的部分狀態圖之一實施例。
第3圖係本發明一頻率校正方法之一實施例流程圖。
第4圖係本發明一低頻週期訊號以及一偵測振盪訊號的一實施例時序圖。
第5圖係本發明一控制電路之一實施例示意圖。
第6圖係本發明依據一低頻週期訊號來校正一可程式化振盪電路的一校正方法之一實施例流程圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參考第1圖。第1圖所示係依據本發明一種通用串列匯流排裝置100之一實施例示意圖。通用串列匯流排裝置100包含有一偵測電路102、一控制電路104、一可程式化振盪電路106、一傳送電路108以及一終端阻抗110。當通用串列匯流排裝置100耦接於一通用串列匯流排主機112時，偵測電路102係用來擷取來自通用串列匯流排主機112的一低頻週期訊號(Low Frequency Periodic Signal,LFPS)Sps，其係一輪詢低頻週期訊號(Polling.LFPS)，以產生具有與低頻週期訊號Sps相同頻率的一偵測振盪訊號Spsr。可程式化振盪電路106耦接於控制電路104，用來依據一控制字(Control Word)Sc來產生一振盪訊號Sosc。控制電路104耦接於偵測電路102以及可程式化振盪電路106，用來依據偵測振盪訊號Spsr來校正可程式化振盪電路106以使得可程式化振盪電路106得以產生具有一預定頻率Fp的振盪訊號Sosc。此外，終端阻抗110耦接於控制電路104以及偵測電路102之一訊號埠RXP、RXN，其中訊號埠RXP、RXN是用來接收來自通用串列匯流排主機112的低頻週期 訊號Sps。傳送電路108耦接於控制電路104以及一訊號埠TXP、TXN，其中通用串列匯流排裝置100的訊號是透過訊號埠TXP、TXN傳送至通用串列匯流排主機112。
依據本發明之一實施例，通用串列匯流排裝置100係一通用串列匯流排3.0的裝置，而通用串列匯流排主機112係一通用串列匯流排3.0的主機，然此並不作為本發明之限制所在。通用串列匯流排主機112亦可以係一通用串列匯流排3.0的集線器(hub)。當通用串列匯流排裝置100插入通用串列匯流排主機112，且在通用串列匯流排裝置100與通用串列匯流排主機112進入超高速資料傳輸模式(即5Gbps)前，通用串列匯流排裝置100就會執行一頻率校正方法來校正可程式化振盪電路106，以使得可程式化振盪電路106得以產生具有預定頻率Fp的振盪訊號Sosc，其中預定頻率Fp的振盪訊號Sosc係用來作為一參考時脈，以合成出通用串列匯流排裝置100處於超高速資料傳輸模式下所需的操作時脈(例如頻率為2.5GHz的操作時脈)。
請參考第2圖。第2圖所示係當通用串列匯流排裝置100插入通用串列匯流排主機112後，通用串列匯流排主機112的部分狀態圖200之一實施例。狀態202代表通用串列匯流排主機112認為通用串列匯流排裝置100還沒開始啟動。狀態204代表通用串列匯流排主機112偵測到通用串列匯流排裝置100的終端阻抗110。狀態206代表通用串列匯流排主機112開始對通用串列匯流排裝置100進行輪詢(polling)。狀態208代表通用串列匯流排主機112與通用串列匯流排裝置100之間已進入超高速資料傳輸模式。為了使得通用串列匯流排裝置100與通用串列匯流排主機112進入超高速資料傳輸模式前，通用串列匯流排裝置100具有足夠的時間來校正可程式化振盪電路106，本發明的該頻率校正方法會在狀態206中暫時延長通用串列匯流排主機112對通用串列匯流排裝置100進行輪詢的時間。進一步而言，依據本發明的第2圖，狀態206中包含有三個狀態，即狀態2062、2064、2066。狀態2062代表通用串列匯流排主機112對通用串列匯流排裝置100發出低頻週期訊號Sps。 狀態2064代表通用串列匯流排主機112接收到通用串列匯流排裝置100所發出的低頻週期訊號Sps。狀態2066代表通用串列匯流排主機112進入一致性模式(Compliance Mode)。為了使得通用串列匯流排主機112的狀態可以持續暫留在狀態2062以持續對通用串列匯流排裝置100發出低頻週期訊號Sps，本發明的該頻率校正方法會避免通用串列匯流排主機112的狀態進入狀態2064或狀態2066，一直到可程式化振盪電路106被校正完成為止。
因此，當通用串列匯流排裝置100插入通用串列匯流排主機112時，通用串列匯流排裝置100就會執行如第3圖所示的頻率校正方法300來校正可程式化振盪電路106，以使得可程式化振盪電路106得以產生具有預定頻率Fp的振盪訊號Sosc。第3圖所示係依據本發明的頻率校正方法300之一實施例流程圖。倘若大體上可達到相同的結果，並不需要一定照第3圖所示之流程中的步驟順序來進行，且第3圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。頻率校正方法300的步驟包含有：步驟302：將通用串列匯流排裝置100插入於通用串列匯流排主機112；步驟304：控制通用串列匯流排裝置100致能(enable)通用串列匯流排裝置100內的終端阻抗110以使得通用串列匯流排主機112發出低頻週期訊號Sps至通用串列匯流排裝置100；步驟306：延遲一第一延遲時間t1；步驟308：判斷通用串列匯流排裝置100是否收到低頻週期訊號Sps，若是，跳至步驟310，若否，跳至步驟306；步驟310：利用通用串列匯流排裝置100擷取來自通用串列匯流排主機112的低頻週期訊號Sps；步驟312：依據低頻週期訊號Sps來校正通用串列匯流排裝置100內的可程式化振盪電路106；步驟314：可程式化振盪電路106是否產生具有預定頻率Fp的振 盪訊號Sosc，若是，跳至步驟316，若否，跳至步驟312；步驟316：將用來控制可程式化振盪電路106以產生具有預定頻率Fp的振盪訊號Sosc的控制字Sc暫存於一暫存器；步驟318：控制通用串列匯流排裝置100抑能(disable)通用串列匯流排裝置100內的終端阻抗110；步驟320：延遲一第二延遲時間t2；步驟322：進行通用串列匯流排裝置100的一開卡初始化程序；步驟324：從通用串列匯流排裝置100饋入一內部原始碼程式(Internal Source Program,ISP)；以及步驟326：將該控制字Sc儲存於通用串列匯流排裝置100內的一快閃記憶體。
請注意，在步驟304中，當終端阻抗110被致能時，通用串列匯流排主機112就會偵測到終端阻抗110進而發出低頻週期訊號Sps。反之，當終端阻抗110被抑能時，通用串列匯流排主機112就不會偵測到終端阻抗110，此時通用串列匯流排主機112就會認為通用串列匯流排裝置100並未正確地耦接於到通用串列匯流排主機112。當通用串列匯流排主機112對通用串列匯流排裝置100發出低頻週期訊號Sps時，控制電路104會先控制偵測電路102等待第一延遲時間t1再偵測來自通用串列匯流排主機112的低頻週期訊號Sps。這是因為通用串列匯流排主機112偵測到終端阻抗110時，通用串列匯流排主機112不一定會馬上發出低頻週期訊號Sps。依據通用串列匯流排3.0的規格，通用串列匯流排主機112必需在偵測到終端阻抗110的50ms(毫秒)內發出低頻週期訊號Sps。因此，經由適當地設計，第一延遲時間t1到達時，通用串列匯流排裝置100的偵測電路102應可接收到來自通用串列匯流排主機112的低頻週期訊號Sps。請參考第4圖，第4圖所示係依據本發明一低頻週期訊號Sps以及偵測振盪訊號Spsr的一實施例時序圖。低頻週期訊號Sps大致上是一個工作周期(duty cycle)大致上為10%，頻率大致上為100KHz的 週期性訊號。進一步而言，一個週期的輪詢低頻週期訊號Sps是分為兩個部分402和404，第一部分402是高頻週期性訊號，其中每一個高頻訊號的週期約10ns~100ns(毫微秒)，而第二部分404則是沒有訊號的閒置時段。第一部分402的標準持續時間tBurst是1us(微秒)(即輪詢低頻週期訊號Sps對應到偵測振盪訊號Spsr的脈寬時間)，但是通用串列匯流排3.0的規格允許其範圍可從0.6us至1.4us。第二部分404的標準持續時間tRepeat是9us(即輪詢低頻週期訊號Sps對應到偵測振盪訊號Spsr的脈波週期)，但是通用串列匯流排3.0的規格允許其範圍可從6us至14us。雖然第一部分402的持續時間tBurst和第二部分404的持續時間tRepeat可在其規範的範圍內自行決定，但是通常第一部分402的持續時間tBurst是固定的(約1us)，且第一部分402的持續時間tBurst和第二部分404的持續時間tRepeat之間的比例也是固定的。換句話說，低頻週期訊號Sps的工作周期是固定的，亦即工作周期為10%，且其頻率通常為100KHz。因此，通用串列匯流排裝置100就可以利用低頻週期訊號Sps的此一特性，並辨識並擷取出低頻週期訊號Sps，用來產生具有相同頻率的偵測振盪訊號Spsr來校正可程式化振盪電路106，以使得可程式化振盪電路106得以產生具有預定頻率Fp的振盪訊號S0sc。
進一步而言，偵測電路102會擷取出具有與低頻週期訊號Sps相同的偵測振盪訊號Spsr。控制電路104會讀取偵測振盪訊號Spsr，並輸出控制字Sc來調整可程式化振盪電路106的振盪訊號Sosc。請注意，從本實施例的第1圖可以得知控制電路104與可程式化振盪電路106之間是耦接成一迴授電路的形態。換句話說，控制電路104會一邊輸出不同的控制字Sc來調整可程式化振盪電路106，同時一邊接收對應的振盪訊號Sosc來計算出其振盪頻率，一直到其振盪頻率被校正至預定頻率Fp為止。因此，為了使得控制電路104具有足夠的時間來校正可程式化振盪電路106，本發明的控制電路104會同時控制傳送電路108以阻止傳送電路108產生一對應的低頻週期訊號至通用串列匯流排主機112，以使得通用串列匯流排主機112持續產生低頻週期 訊號Sps至通用串列匯流排裝置100。在一實施例中，當通用串列匯流排裝置100接收來自通用串列匯流排主機112的低頻週期訊號Sps時，控制電路104會控制傳送電路108持續產生比低頻週期訊號Sps的頻率來得高的一預定訊號至通用串列匯流排主機112以使得通用串列匯流排主機112持續產生低頻週期訊號Sps至通用串列匯流排裝置100。例如，該預定訊號可以係一週期約10ns~100ns(毫微秒)的高頻訊號。
在本發明的另一實施例中，當通用串列匯流排裝置100接收來自通用串列匯流排主機112的低頻週期訊號Sps時，控制電路104會控制傳送電路108停止產生一正常的回應訊號至通用串列匯流排主機112以使得通用串列匯流排主機112持續產生低頻週期訊號Sps至通用串列匯流排裝置100。
此外，在本發明的另一實施例中，當通用串列匯流排裝置100接收來自通用串列匯流排主機112的低頻週期訊號Sps時，控制電路104會控制傳送電路108產生任何相異於低頻週期訊號Sps的一預定訊號至通用串列匯流排主機112以使得通用串列匯流排主機112持續產生低頻週期訊號Sps至通用串列匯流排裝置100。
在步驟316中，當可程式化振盪電路106被校正至產生具有預定頻率Fp的振盪訊號Sosc時，控制電路104將所對應的控制字Sc暫存於一暫存器。同時，控制電路104會抑能通用串列匯流排裝置100內的終端阻抗110，以使得通用串列匯流排主機112判定通用串列匯流排裝置100並未正確地耦接於到通用串列匯流排主機112(步驟318)。
接著，經過第二延遲時間t2後(步驟320)，控制電路104才會進行通用串列匯流排裝置100的一開卡初始化程序(步驟322)。在開卡的初始化程序中，通用串列匯流排裝置100的控制電路104會饋入一內部原始碼程式(Internal Source Program,ISP)，以初始化通用串列匯流排裝置100(步驟324)。請注意，該內部原始碼程式可以係一儲存於唯讀記憶體(ROM)中的韌體。
接著，在步驟326中，當通用串列匯流排裝置100完成開卡後， 控制電路104就會將原本暫存在該暫存器的控制字Sc儲存於一快閃記憶體中。因此，當通用串列匯流排裝置100完成開卡後，該快閃記憶體內就儲存了用來控制可程式化振盪電路106以產生具有預定頻率Fp的振盪訊號Sosc的控制字Sc。此後，若通用串列匯流排裝置100再次耦接於通用串列匯流排主機112時，控制電路104就無需再對可程式化振盪電路106進行校正，而直接讀取該快閃記憶體內的控制字Sc即可。如此一來，本發明的通用串列匯流排裝置100就可以用一較低成本的方式來產生一具有精準頻率的參考時脈。
請注意，在步驟316中，當控制電路104將所對應的控制字Sc暫存於該暫存器後，控制電路104不一定要抑能通用串列匯流排裝置100內的終端阻抗110。進一步而言，在本發明的另一實施例中，當控制電路104計算出所對應的控制字Sc並將該控制字Sc暫存於該暫存器後，控制電路104另持續致能通用串列匯流排裝置100內的終端阻抗110，並控制通用串列匯流排裝置100來產生另一輪詢低頻週期訊號Sps至通用串列匯流排主機112。如此一來，當通用串列匯流排主機112收到來自通用串列匯流排裝置100來產生的輪詢低頻週期訊號Sps時，通用串列匯流排主機112就會進入第2圖所示的狀態2064。接著，通用串列匯流排主機112與通用串列匯流排裝置100之間就會直接進入超高速資料傳輸模式，即第2圖所示的狀態208。
請參考第5圖，第5圖所示係依據本發明控制電路104之一實施例示意圖。控制電路104包含有一除頻器1042、一頻率比較器1044以及一訊號合成電路1046。請注意，為了更清楚描述控制電路104之技術特徵，第5圖另包含了本發明的可程式化振盪電路106。除頻器1042係耦接於可程式化振盪電路106，用來對振盪訊號Sosc進行除頻操作以產生一回授訊號Sfb。頻率比較器1044耦接於除頻器1042，用來比較低頻週期訊號Sps的一第一頻率(即偵測振盪訊號Spsr的頻率)以及回授訊號Sfb的一第二頻率以產生一比較結果Sr，以及依據比較結果Sr來調整可程式化振盪電路106以產生具有預定頻率Fp的輸出振盪訊號Sosc。訊號合成電路1046耦接於可程式化振盪電 路106，用來依據振盪訊號Sosc來產生一特定時脈訊號Sp，其中特定時脈訊號Sp的頻率比振盪訊號Sosc的頻率來得高，頻率比較器1044另利用特定時脈訊號Sp來偵測回授訊號Sfb的該第二頻率。
此外，控制電路104的操作方式可以用第6圖的流程圖來表示。第6圖所示係依據本發明依據低頻週期訊號Sps來校正可程式化振盪電路106的校正方法600之一實施例流程圖。倘若大體上可達到相同的結果，並不需要一定照第3圖所示之流程中的步驟順序來進行，且第6圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。頻率校正方法600的步驟包含有：步驟602：控制可程式化振盪電路106以產生振盪訊號Sosc；步驟604：對振盪訊號Sosc進行除頻操作以產生回授訊號Sfb；步驟606：利用訊號合成電路1046依據振盪訊號Sosc來合成特定時脈訊號Sp；步驟608：利用頻率比較器1044接收偵測振盪訊號Spsr、回授訊號Sfb以及特定時脈訊號Sp；步驟610：利用特定時脈訊號Sp來控制頻率比較器1044以偵測回授訊號Sfb的該第二頻率；步驟612：利用頻率比較器1044比較低頻週期訊號Sps的該第一頻率(即偵測振盪訊號Spsr的頻率)以及回授訊號Sfb的該第二頻率以產生比較結果Sr；以及步驟614：依據比較結果Sr來調整可程式化振盪電路106以產生具有預定頻率Fp的輸出振盪訊號Sosc。
請注意，在本實施例中，特定時脈訊號Sp的頻率是比振盪訊號Sosc的頻率來得高，例如特定時脈訊號Sp的頻率係振盪訊號Sosc的頻率的兩倍或三倍。因此，頻率比較器1044就可以用特定時脈訊號Sp來有效地計算出回授訊號Sfb的週期，進而計算出回授訊號Sfb的振盪頻率(即該第二頻 率)。接著，頻率比較器1044就可以比較偵測振盪訊號Spsr的頻率(例如100KHz)以及回授訊號Sfb的該第二頻率以產生比較結果Sr來調整可程式化振盪電路106的控制字Sc。如此一來，經過反覆的計算和調整，當第5圖所示的迴路(包含有頻率比較器1044、可程式化振盪電路106以及除頻器1042)鎖相時，代表偵測振盪訊號Spsr的頻率會相等於回授訊號Sfb的該第二頻率。再者，由於本實施例的除頻器1042會具有一固定的除數(例如240)，因此當迴路鎖相時，可程式化振盪電路106所產生的振盪訊號Sosc就是所需頻率的振盪訊號(例如24MHz的振盪訊號)，此一振盪訊號就可以做為通用串列匯流排裝置100的一參考時脈。請注意，在另一實施例中，訊號合成電路1046亦可以用一鎖相迴路(PLL)來加以實作。
綜上所述，當通用串列匯流排主機112對通用串列匯流排裝置100進行輪詢(Polling)時，本發明所揭露的裝置與其方法是故意延遲通用串列匯流排主機112對通用串列匯流排裝置100進行輪詢的時間，以使得通用串列匯流排裝置100可以擷取出與輪詢低頻週期訊號Sps相同頻率的偵測振盪訊號Spsr，並利用偵測振盪訊號Spsr來校正可程式化振盪電路106。因此，本發明的通用串列匯流排裝置100就可以無須內建一個精準電感電容振盪器(LC Oscillator)就可以產生一具有精準頻率的參考時脈，故本發明的通用串列匯流排裝置100相較於傳統的方法會具有較低製作成本。
100‧‧‧通用串列匯流排裝置
102‧‧‧偵測電路
104‧‧‧控制電路
106‧‧‧可程式化振盪電路
108‧‧‧傳送電路
110‧‧‧終端阻抗
112‧‧‧通用串列匯流排主機

Claims (24)

  1. 一種應用於一通用串列匯流排裝置(Universal Serial Bus device,USB device)的頻率校正方法，包含有：將該通用串列匯流排裝置耦接於一通用串列匯流排主機(USB host)，其中該通用串列匯流排裝置至少包含有一可程式化振盪電路；利用該通用串列匯流排裝置擷取來自該通用串列匯流排主機的一低頻週期訊號(Low Frequency Periodic Signal,LFPS)；依據該低頻週期訊號來校正該通用串列匯流排裝置的該可程式化振盪電路以使得該可程式化振盪電路得以產生具有一預定頻率的一振盪訊號。
  2. 如申請專利範圍第1項所述之頻率校正方法，其中該低頻週期訊號之工作周期大致上為10%，以及該低頻週期訊號之頻率大致上為100KHz。
  3. 如申請專利範圍第1項所述之頻率校正方法，另包含有：當該通用串列匯流排裝置接收來自該通用串列匯流排主機的該低頻週期訊號時，控制該通用串列匯流排裝置來產生比該低頻週期訊號的頻率來得高的一預定訊號至該通用串列匯流排主機以使得該通用串列匯流排主機持續產生該低頻週期訊號至該通用串列匯流排裝置。
  4. 如申請專利範圍第1項所述之頻率校正方法，另包含有：當該通用串列匯流排裝置接收來自該通用串列匯流排主機的該低頻週期訊號時，控制該通用串列匯流排裝置以停止產生任何訊號至該通用串列匯流排主機以使得該通用串列匯流排主機持續產生該低頻週期訊號至該通用串列匯流排裝置。
  5. 如申請專利範圍第1項所述之頻率校正方法，另包含有：當該通用串列匯流排裝置接收來自該通用串列匯流排主機的該低頻週期訊號時，控制該通用串列匯流排裝置來產生相異於該低頻週期訊號的一預定訊號至該通用串列匯流排主機以使得該通用串列匯流排主機持續產生該低頻週期訊號至該通用串列匯流排裝置。
  6. 如申請專利範圍第1項所述之頻率校正方法，另包含有：當該可程式化振盪電路產生具有該預定頻率的該振盪訊號時，將用來控制該可程式化振盪電路的一控制字(control word)暫存於一暫存器。
  7. 如申請專利範圍第6項所述之頻率校正方法，另包含有：當該通用串列匯流排裝置完成一開卡的初始化程序時，另將該控制字儲存於一快閃記憶體。
  8. 如申請專利範圍第1項所述之頻率校正方法，其中依據該低頻週期訊號來校正該通用串列匯流排裝置的該可程式化振盪電路以使得該可程式化振盪電路得以產生具有該預定頻率的該振盪訊號的步驟包含有：利用該可程式化振盪電路以產生該振盪訊號；對該振盪訊號進行除頻操作以產生一回授訊號；比較該低頻週期訊號的一第一頻率以及該回授訊號的一第二頻率以產生一比較結果；以及依據該比較結果來調整該可程式化振盪電路以產生具有該預定頻率的該輸出振盪訊號。
  9. 如申請專利範圍第8項所述之頻率校正方法，其中依據該低頻週期訊號來 校正該通用串列匯流排裝置的該可程式化振盪電路以使得該可程式化振盪電路得以產生具有該預定頻率的該振盪訊號的步驟另包含有：依據該振盪訊號來產生一特定時脈訊號；以及利用該特定時脈訊號來偵測該回授訊號的該第二頻率；其中該特定時脈訊號的頻率比該振盪訊號的頻率來得高。
  10. 如申請專利範圍第1項所述之頻率校正方法，另包含有：當該通用串列匯流排裝置耦接於該通用串列匯流排主機時，控制該通用串列匯流排裝置致能(enable)該通用串列匯流排裝置的一終端阻抗以使得該通用串列匯流排主機發出該低頻週期訊號至該通用串列匯流排裝置。
  11. 如申請專利範圍第10項所述之頻率校正方法，另包含有：當該可程式化振盪電路產生具有該預定頻率的該振盪訊號時，控制該通用串列匯流排裝置抑能(disable)該通用串列匯流排裝置的該終端阻抗。
  12. 如申請專利範圍第1項所述之頻率校正方法，另包含有：當該可程式化振盪電路產生具有該預定頻率的該振盪訊號時，控制該通用串列匯流排裝置來產生另一低頻週期訊號至該通用串列匯流排主機。
  13. 一種通用串列匯流排裝置，包含有：一偵測電路，用來擷取來自一通用串列匯流排主機的一低頻週期訊號；一可程式化振盪電路，用來產生一振盪訊號；以及一控制電路，耦接於該偵測電路以及該可程式化振盪電路，用來依據該 低頻週期訊號來校正該可程式化振盪電路以使得該可程式化振盪電路得以產生具有一預定頻率的該振盪訊號。
  14. 如申請專利範圍第13項所述之通用串列匯流排裝置，其中該低頻週期訊號之工作周期大致上為10%，以及該低頻週期訊號之頻率大致上為100KHz。
  15. 如申請專利範圍第13項所述之通用串列匯流排裝置，另包含有：一傳送電路，耦接於該控制電路；其中當該偵測電路擷取來自該通用串列匯流排主機的該低頻週期訊號時，該控制電路另控制該傳送電路來傳送比該低頻週期訊號的頻率來得高的一預定訊號至該通用串列匯流排主機以使得該通用串列匯流排主機持續產生該低頻週期訊號至該偵測電路。
  16. 如申請專利範圍第13項所述之通用串列匯流排裝置，另包含有：一傳送電路，耦接於該控制電路；其中當該偵測電路擷取來自該通用串列匯流排主機的該低頻週期訊號時，該控制電路另控制該傳送電路停止產生任何訊號至該通用串列匯流排主機以使得該通用串列匯流排主機持續產生該低頻週期訊號至該偵測電路。
  17. 如申請專利範圍第13項所述之通用串列匯流排裝置，另包含有：一傳送電路，耦接於該控制電路；其中當該偵測電路擷取來自該通用串列匯流排主機的該低頻週期訊號時，該控制電路另控制該傳送電路產生相異於該低頻週期訊號的一預定訊號至該通用串列匯流排主機以使得該通用串列匯流排主機持續產生該低頻 週期訊號至該偵測電路。
  18. 如申請專利範圍第13項所述之通用串列匯流排裝置，其中當該可程式化振盪電路產生具有該預定頻率的該振盪訊號時，該控制電路另將用來控制該可程式化振盪電路的一控制字暫存於一暫存器。
  19. 如申請專利範圍第18項所述之通用串列匯流排裝置，其中當該通用串列匯流排裝置完成一開卡的初始化程序時，該控制電路另將該控制字儲存於一快閃記憶體。
  20. 如申請專利範圍第13項所述之通用串列匯流排裝置，其中該控制電路包含有：一除頻器，耦接於該可程式化振盪電路，用來對該振盪訊號進行除頻操作以產生一回授訊號；以及一頻率比較器，耦接於該除頻器，用來比較該低頻週期訊號的一第一頻率以及該回授訊號的一第二頻率以產生一比較結果，以及依據該比較結果來調整該可程式化振盪電路以產生具有該預定頻率的該輸出振盪訊號。
  21. 如申請專利範圍第20項所述之通用串列匯流排裝置，其中該控制電路另包含有：一訊號合成電路，耦接於該可程式化振盪電路，用來依據該振盪訊號來產生一特定時脈訊號；其中該特定時脈訊號的頻率比該振盪訊號的頻率來得高，該頻率比較器另利用該特定時脈訊號來偵測該回授訊號的該第二頻率。
  22. 如申請專利範圍第13項所述之通用串列匯流排裝置，另包含有：一終端阻抗，耦接於該控制電路以及該偵測電路之一訊號埠；其中當該通用串列匯流排裝置耦接於該通用串列匯流排主機時，該控制電路另致能該終端阻抗以使得該通用串列匯流排主機發出該低頻週期訊號至該偵測電路，該偵測電路是透過該訊號埠接收該低頻週期訊號。
  23. 如申請專利範圍第22項所述之通用串列匯流排裝置，其中當該可程式化振盪電路產生具有該預定頻率的該振盪訊號時，該控制電路另抑能該終端阻抗。
  24. 如申請專利範圍第13項所述之通用串列匯流排裝置，另包含有：一傳送電路，耦接於該控制電路；其中當該可程式化振盪電路產生具有該預定頻率的該振盪訊號時，該控制電路另控制該傳送電路來產生另一低頻週期訊號至該通用串列匯流排主機。
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