CN104679708B - 通用串行总线装置及所应用的频率校正方法 - Google Patents
通用串行总线装置及所应用的频率校正方法 Download PDFInfo
- Publication number
- CN104679708B CN104679708B CN201410012518.7A CN201410012518A CN104679708B CN 104679708 B CN104679708 B CN 104679708B CN 201410012518 A CN201410012518 A CN 201410012518A CN 104679708 B CN104679708 B CN 104679708B
- Authority
- CN
- China
- Prior art keywords
- frequency
- circuit
- serial bus
- signal
- universal serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title abstract description 22
- 230000000737 periodic effect Effects 0.000 claims abstract description 64
- 230000000052 comparative effect Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000003786 synthesis reaction Methods 0.000 claims description 5
- 230000008030 elimination Effects 0.000 claims description 3
- 238000003379 elimination reaction Methods 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4278—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using an embedded synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Information Transfer Systems (AREA)
Abstract
本发明公开了一种应用于一通用串行总线装置的频率校正方法与通用串行总线装置，所述方法包括：将所述通用串行总线装置耦接于一通用串行总线主机，其中所述通用串行总线装置包括一可程序化振荡电路；在所述通用串行总线装置执行一开卡的初始化程序之前，利用所述通用串行总线装置撷取来自所述通用串行总线主机的一低频周期信号；以及依据所述低频周期信号来校正所述可程序化振荡电路以使得所述可程序化振荡电路得以产生具有一预定频率的一振荡信号。本发明公开的通用串行总线装置可以无须内建一个精准电感电容振荡器就可以产生一具有精准频率的参考频率，故本发明的通用串行总线装置相较于现有的方法会具有较低制作成本。
Description
技术领域
本发明涉及应用于一通用串行总线装置的一频率校正方法及其相关的通用串行总线装置，尤指利用一低频周期信号来校正一通用串行总线装置内的一振荡器的方法及其相关的通用串行总线装置。
背景技术
随着技术的演进，目前的数据传输接口已进入通用串行总线(Universal SerialBus,USB)3.0的年代。通用串行总线3.0的最大数据传输速率为5Gbps(Bits per second)。换句话说，对于一个通用串行总线3.0的装置(device)而言，其操作频率至少是2.5GHz。一般而言，现有的方法是内建一个精准电感电容振荡器(LC Oscillator)于通用串行总线3.0的装置内，所述电感电容振荡器会振荡出一精准频率的参考频率。接着，一信号合成器就可以用来合成出频率为2.5GHz的操作频率。然而，一个电感电容振荡器通常会占据非常大的芯片面积，进而提高了通用串行总线3.0的装置的制作成本。因此，如何以较低成本的方式来产生一具有精准频率的参考频率已成为此领域所亟需解决的问题。
发明内容
因此，本发明的目的在于公开利用一低频周期信号来校正一通用串行总线装置内的一振荡器的方法及其相关的通用串行总线装置。
依据本发明的一第一实施例，是公开了一种应用于一通用串行总线装置的频率校正方法。所述频率校正方法包括：将所述通用串行总线装置耦接于一通用串行总线主机，其中所述通用串行总线装置至少包括一可程序化振荡电路；在所述通用串行总线装置执行一开卡的初始化程序之前，利用所述通用串行总线装置撷取来自所述通用串行总线主机的一低频周期信号；以及依据所述低频周期信号来校正所述通用串行总线装置的所述可程序化振荡电路以使得所述可程序化振荡电路得以产生具有一预定频率的一振荡信号。
依据本发明的一第二实施例，是公开了一种通用串行总线装置。所述通用串行总线装置包括一侦测电路、一可程序化振荡电路以及一控制电路。所述侦测电路用来于所述通用串行总线装置执行一开卡的初始化程序之前撷取来自一通用串行总线主机的一低频周期信号。所述可程序化振荡电路用来产生一振荡信号。所述控制电路耦接于所述侦测电路以及所述可程序化振荡电路，用来依据所述低频周期信号来校正所述可程序化振荡电路以使得所述可程序化振荡电路得以产生具有一预定频率的所述振荡信号。
依据本发明的上述实施例，本发明的所述通用串行总线装置可以无须内建一个精准电感电容振荡器就可以产生一具有精准频率的参考频率，故本发明的通用串行总线装置相较于现有的方法会具有较低制作成本。
附图说明
图1是本发明一种通用串行总线装置100的一实施例示意图。
图2是当一通用串行总线装置100插入一通用串行总线主机112后，所述通用串行总线主机112的部分状态图200的一实施例。
图3是本发明一频率校正方法300的一实施例流程图。
图4是本发明一低频周期信号Sps以及一侦测振荡信号Spsr的一实施例时序图。
图5是本发明一控制电路104的一实施例示意图。
图6是本发明依据一低频周期信号Sps来校正一可程序化振荡电路106的一校正方法600的一实施例流程图。
其中，附图标记说明如下：
具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的「包括」是一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此是包括任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电气连接于所述第二装置，或者通过其他装置或连接手段间接地电气连接至所述第二装置。
请参考图1。图1所示是依据本发明一种通用串行总线装置100的一实施例示意图。通用串行总线装置100包括一侦测电路102、一控制电路104、一可程序化振荡电路106、一传送电路108以及一终端阻抗110。当通用串行总线装置100耦接于一通用串行总线主机112时，侦测电路102是用来撷取来自通用串行总线主机112的一低频周期信号(Low FrequencyPeriodic Signal,LFPS)Sps，是一轮询低频周期信号(Polling.LFPS)，以产生具有与低频周期信号Sps相同频率的一侦测振荡信号Spsr。可程序化振荡电路106耦接于控制电路104，用来依据一控制字(Control Word)Sc来产生一振荡信号Sosc。控制电路104耦接于侦测电路102以及可程序化振荡电路106，用来依据侦测振荡信号Spsr来校正可程序化振荡电路106以使得可程序化振荡电路106得以产生具有一预定频率Fp的振荡信号Sosc。此外，终端阻抗110耦接于控制电路104以及侦测电路102的一信号端口RXP、RXN，其中信号端口RXP、RXN是用来接收来自通用串行总线主机112的低频周期信号Sps。传送电路108耦接于控制电路104以及一信号端口TXP、TXN，其中通用串行总线装置100的信号是通过信号端口TXP、TXN传送至通用串行总线主机112。
依据本发明的一实施例，通用串行总线装置100是一通用串行总线3.0的装置，而通用串行总线主机112是一通用串行总线3.0的主机，然此并不作为本发明的限制所在。通用串行总线主机112也可以是一通用串行总线3.0的集线器(hub)。当通用串行总线装置100插入通用串行总线主机112，且在通用串行总线装置100与通用串行总线主机112进入超高速数据传输模式(即5Gbps)前，通用串行总线装置100就会执行一频率校正方法来校正可程序化振荡电路106，以使得可程序化振荡电路106得以产生具有预定频率Fp的振荡信号Sosc，其中预定频率Fp的振荡信号Sosc是用来作为一参考频率，以合成出通用串行总线装置100处于超高速数据传输模式下所需的操作频率(例如频率为2.5GHz的操作频率)。
请参考图2。图2所示是当通用串行总线装置100插入通用串行总线主机112后，通用串行总线主机112的部分状态图200的一实施例。状态202代表通用串行总线主机112认为通用串行总线装置100还没开始启动。状态204代表通用串行总线主机112侦测到通用串行总线装置100的终端阻抗110。状态206代表通用串行总线主机112开始对通用串行总线装置100进行轮询(polling)。状态208代表通用串行总线主机112与通用串行总线装置100之间已进入超高速数据传输模式。为了使得通用串行总线装置100与通用串行总线主机112进入超高速数据传输模式前，通用串行总线装置100具有足够的时间来校正可程序化振荡电路106，本发明的所述频率校正方法会在状态206中暂时延长通用串行总线主机112对通用串行总线装置100进行轮询的时间。进一步而言，依据本发明的图2，状态206中包括三个状态，即状态2062、2064、2066。状态2062代表通用串行总线主机112对通用串行总线装置100发出低频周期信号Sps。状态2064代表通用串行总线主机112接收到通用串行总线装置100所发出的低频周期信号Sps。状态2066代表通用串行总线主机112进入一致性模式(ComplianceMode)。为了使得通用串行总线主机112的状态可以持续暂留在状态2062以持续对通用串行总线装置100发出低频周期信号Sps，本发明的所述频率校正方法会避免通用串行总线主机112的状态进入状态2064或状态2066，一直到可程序化振荡电路106被校正完成为止。
因此，当通用串行总线装置100插入通用串行总线主机112时，通用串行总线装置100就会执行如图3所示的频率校正方法300来校正可程序化振荡电路106，以使得可程序化振荡电路106得以产生具有预定频率Fp的振荡信号Sosc。图3所示是依据本发明的频率校正方法300的一实施例流程图。倘若大体上可达到相同的结果，并不需要一定照图3所示的流程中的步骤顺序来进行，且图3所示的步骤不一定要连续进行，亦即其他步骤亦可插入其中。频率校正方法300的步骤包括：
步骤302：将通用串行总线装置100插入于通用串行总线主机112；
步骤304：控制通用串行总线装置100致能(enable)通用串行总线装置100内的终端阻抗110以使得通用串行总线主机112发出低频周期信号Sps至通用串行总线装置100；
步骤306：延迟一第一延迟时间t1；
步骤308：判断通用串行总线装置100是否收到低频周期信号Sps，若是，跳至步骤310，若否，跳至步骤306；
步骤310：利用通用串行总线装置100撷取来自通用串行总线主机112的低频周期信号Sps；
步骤312：依据低频周期信号Sps来校正通用串行总线装置100内的可程序化振荡电路106；
步骤314：可程序化振荡电路106是否产生具有预定频率Fp的振荡信号Sosc，若是，跳至步骤316，若否，跳至步骤312；
步骤316：将用来控制可程序化振荡电路106以产生具有预定频率Fp的振荡信号Sosc的控制字Sc暂存于一缓存器；
步骤318：控制通用串行总线装置100抑能(disable)通用串行总线装置100内的终端阻抗110；
步骤320：延迟一第二延迟时间t2；
步骤322：进行通用串行总线装置100的一开卡初始化程序；
步骤324：从通用串行总线装置100馈入一内部原始码程序(Internal SourceProgram,ISP)；以及
步骤326：将所述控制字Sc储存于通用串行总线装置100内的一闪存。
请注意，在步骤304中，当终端阻抗110被致能时，通用串行总线主机112就会侦测到终端阻抗110进而发出低频周期信号Sps。反之，当终端阻抗110被抑能时，通用串行总线主机112就不会侦测到终端阻抗110，此时通用串行总线主机112就会认为通用串行总线装置100并未正确地耦接于到通用串行总线主机112。当通用串行总线主机112对通用串行总线装置100发出低频周期信号Sps时，控制电路104会先控制侦测电路102等待第一延迟时间t1再侦测来自通用串行总线主机112的低频周期信号Sps。这是因为通用串行总线主机112侦测到终端阻抗110时，通用串行总线主机112不一定会马上发出低频周期信号Sps。依据通用串行总线3.0的规格，通用串行总线主机112必需在侦测到终端阻抗110的50ms(毫秒)内发出低频周期信号Sps。因此，通过适当地设计，第一延迟时间t1到达时，通用串行总线装置100的侦测电路102应可接收到来自通用串行总线主机112的低频周期信号Sps。请参考图4，图4所示是依据本发明一低频周期信号Sps以及侦测振荡信号Spsr的一实施例时序图。低频周期信号Sps大致上是一个工作周期(duty cycle)大致上为10%，频率大致上为100KHz的周期性信号。进一步而言，一个周期的轮询低频周期信号Sps分为两个部分：第一部分402和第二部分404，第一部分402是高频周期性信号，其中每一个高频信号的周期约10ns～100ns(毫微秒)，而第二部分404则是没有信号的闲置时段。第一部分402的标准持续时间tBurst是1us(微秒)(即轮询低频周期信号Sps对应到侦测振荡信号Spsr的脉宽时间)，但是通用串行总线3.0的规格允许其范围可从0.6us至1.4us。第二部分404的标准持续时间tRepeat是9us(即轮询低频周期信号Sps对应到侦测振荡信号Spsr的脉波周期)，但是通用串行总线3.0的规格允许其范围可从6us至14us。虽然第一部分402的持续时间tBurst和第二部分404的持续时间tRepeat可在其规范的范围内自行决定，但是通常第一部分402的持续时间tBurst是固定的(约1us)，且第一部分402的持续时间tBurst和第二部分404的持续时间tRepeat之间的比例也是固定的。换句话说，低频周期信号Sps的工作周期是固定的，亦即工作周期为10%，且其频率通常为100KHz。因此，通用串行总线装置100就可以利用低频周期信号Sps的此一特性，并辨识并撷取出低频周期信号Sps，用来产生具有相同频率的侦测振荡信号Spsr来校正可程序化振荡电路106，以使得可程序化振荡电路106得以产生具有预定频率Fp的振荡信号Sosc。
进一步而言，侦测电路102会撷取出具有与低频周期信号Sps相同的侦测振荡信号Spsr。控制电路104会读取侦测振荡信号Spsr，并输出控制字Sc来调整可程序化振荡电路106的振荡信号Sosc。请注意，从本实施例的图1可以得知控制电路104与可程序化振荡电路106之间是耦接成一回授电路的形态。换句话说，控制电路104会一边输出不同的控制字Sc来调整可程序化振荡电路106，同时一边接收对应的振荡信号Sosc来计算出其振荡频率，一直到其振荡频率被校正至预定频率Fp为止。因此，为了使得控制电路104具有足够的时间来校正可程序化振荡电路106，本发明的控制电路104会同时控制传送电路108以阻止传送电路108产生一对应的低频周期信号至通用串行总线主机112，以使得通用串行总线主机112持续产生低频周期信号Sps至通用串行总线装置100。在一实施例中，当通用串行总线装置100接收来自通用串行总线主机112的低频周期信号Sps时，控制电路104会控制传送电路108持续产生比低频周期信号Sps的频率来得高的一预定信号至通用串行总线主机112以使得通用串行总线主机112持续产生低频周期信号Sps至通用串行总线装置100。例如，所述预定信号可以是一周期约10ns～100ns(毫微秒)的高频信号。
在本发明的另一实施例中，当通用串行总线装置100接收来自通用串行总线主机112的低频周期信号Sps时，控制电路104会控制传送电路108停止产生一正常的响应信号至通用串行总线主机112以使得通用串行总线主机112持续产生低频周期信号Sps至通用串行总线装置100。
此外，在本发明的另一实施例中，当通用串行总线装置100接收来自通用串行总线主机112的低频周期信号Sps时，控制电路104会控制传送电路108产生任何相异于低频周期信号Sps的一预定信号至通用串行总线主机112以使得通用串行总线主机112持续产生低频周期信号Sps至通用串行总线装置100。
在步骤316中，当可程序化振荡电路106被校正至产生具有预定频率Fp的振荡信号Sosc时，控制电路104将所对应的控制字Sc暂存于一缓存器。同时，控制电路104会抑能通用串行总线装置100内的终端阻抗110，以使得通用串行总线主机112判定通用串行总线装置100并未正确地耦接于到通用串行总线主机112(步骤318)。
接着，通过第二延迟时间t2后(步骤320)，控制电路104才会进行通用串行总线装置100的一开卡初始化程序(步骤322)。在开卡的初始化程序中，通用串行总线装置100的控制电路104会馈入一内部原始码程序(Internal Source Program,ISP)，以初始化通用串行总线装置100(步骤324)。请注意，所述内部原始码程序可以是一储存于只读存储器(ROM)中的韧体。
接着，在步骤326中，当通用串行总线装置100完成开卡后，控制电路104就会将原本暂存在所述缓存器的控制字Sc储存于一闪存中。因此，当通用串行总线装置100完成开卡后，所述闪存内就储存了用来控制可程序化振荡电路106以产生具有预定频率Fp的振荡信号Sosc的控制字Sc。此后，若通用串行总线装置100再次耦接于通用串行总线主机112时，控制电路104就无需再对可程序化振荡电路106进行校正，而直接读取所述闪存内的控制字Sc即可。如此一来，本发明的通用串行总线装置100就可以用一较低成本的方式来产生一具有精准频率的参考频率。
请注意，在步骤316中，当控制电路104将所对应的控制字Sc暂存于所述缓存器后，控制电路104不一定要抑能通用串行总线装置100内的终端阻抗110。进一步而言，在本发明的另一实施例中，当控制电路104计算出所对应的控制字Sc并将所述控制字Sc暂存于所述缓存器后，控制电路104还持续致能通用串行总线装置100内的终端阻抗110，并控制通用串行总线装置100来产生另一轮询低频周期信号Sps至通用串行总线主机112。如此一来，当通用串行总线主机112收到来自通用串行总线装置100来产生的轮询低频周期信号Sps时，通用串行总线主机112就会进入图2所示的状态2064。接着，通用串行总线主机112与通用串行总线装置100之间就会直接进入超高速数据传输模式，即图2所示的状态208。
请参考图5，图5所示是依据本发明控制电路104的一实施例示意图。控制电路104包括一除频器1042、一频率比较器1044以及一信号合成电路1046。请注意，为了更清楚描述控制电路104的技术特征，图5还包括了本发明的可程序化振荡电路106。除频器1042是耦接于可程序化振荡电路106，用来对振荡信号Sosc进行除频操作以产生一回授信号Sfb。频率比较器1044耦接于除频器1042，用来比较低频周期信号Sps的一第一频率(即侦测振荡信号Spsr的频率)以及回授信号Sfb的一第二频率以产生一比较结果Sr，以及依据比较结果Sr来调整可程序化振荡电路106以产生具有预定频率Fp的输出振荡信号Sosc。信号合成电路1046耦接于可程序化振荡电路106，用来依据振荡信号Sosc来产生一特定频率信号Sp，其中特定频率信号Sp的频率比振荡信号Sosc的频率来得高，频率比较器1044还利用特定频率信号Sp来侦测回授信号Sfb的所述第二频率。
此外，控制电路104的操作方式可以用图6的流程图来表示。图6所示是依据本发明依据低频周期信号Sps来校正可程序化振荡电路106的校正方法600的一实施例流程图。倘若大体上可达到相同的结果，并不需要一定照图3所示的流程中的步骤顺序来进行，且图6所示的步骤不一定要连续进行，亦即其他步骤亦可插入其中。频率校正方法600的步骤包括：
步骤602：控制可程序化振荡电路106以产生振荡信号Sosc；
步骤604：对振荡信号Sosc进行除频操作以产生回授信号Sfb；
步骤606：利用信号合成电路1046依据振荡信号Sosc来合成特定频率信号Sp；
步骤608：利用频率比较器1044接收侦测振荡信号Spsr、回授信号Sfb以及特定频率信号Sp；
步骤610：利用特定频率信号Sp来控制频率比较器1044以侦测回授信号Sfb的所述第二频率；
步骤612：利用频率比较器1044比较低频周期信号Sps的所述第一频率(即侦测振荡信号Spsr的频率)以及回授信号Sfb的所述第二频率以产生比较结果Sr；以及
步骤614：依据比较结果Sr来调整可程序化振荡电路106以产生具有预定频率Fp的输出振荡信号Sosc。
请注意，在本实施例中，特定频率信号Sp的频率是比振荡信号Sosc的频率来得高，例如特定频率信号Sp的频率是振荡信号Sosc的频率的两倍或三倍。因此，频率比较器1044就可以用特定频率信号Sp来有效地计算出回授信号Sfb的周期，进而计算出回授信号Sfb的振荡频率(即所述第二频率)。接着，频率比较器1044就可以比较侦测振荡信号Spsr的频率(例如100KHz)以及回授信号Sfb的所述第二频率以产生比较结果Sr来调整可程序化振荡电路106的控制字Sc。如此一来，通过反复的计算和调整，当图5所示的回路(包括频率比较器1044、可程序化振荡电路106以及除频器1042)锁相时，代表侦测振荡信号Spsr的频率会相等于回授信号Sfb的所述第二频率。再者，由于本实施例的除频器1042会具有一固定的除数(例如240)，因此当回路锁相时，可程序化振荡电路106所产生的振荡信号Sosc就是所需频率的振荡信号(例如24MHz的振荡信号)，此一振荡信号就可以作为通用串行总线装置100的一参考频率。请注意，在另一实施例中，信号合成电路1046也可以用一锁相回路(PLL)来加以实作。
综上所述，当通用串行总线主机112对通用串行总线装置100进行轮询(Polling)时，本发明所公开的装置与其方法是故意延迟通用串行总线主机112对通用串行总线装置100进行轮询的时间，以使得通用串行总线装置100可以撷取出与轮询低频周期信号Sps相同频率的侦测振荡信号Spsr，并利用侦测振荡信号Spsr来校正可程序化振荡电路106。因此，本发明的通用串行总线装置100就可以无须内建一个精准电感电容振荡器(LCOscillator)就可以产生一具有精准频率的参考频率，故本发明的通用串行总线装置100相较于现有的方法会具有较低制作成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种通用串行总线装置，其特征在于包括：
一侦测电路，用来撷取来自一通用串行总线主机的一低频周期信号；
一可程序化振荡电路，用来产生一振荡信号；以及
一控制电路，耦接于所述侦测电路以及所述可程序化振荡电路，所述控制电路包括：
一除频器，耦接于所述可程序化振荡电路，用来对所述振荡信号进行除频操作以产生一回授信号；以及
一频率比较器，耦接于所述除频器，用来比较所述低频周期信号的一第一频率以及所述回授信号的一第二频率以产生一比较结果，
以及依据所述比较结果来调整所述可程序化振荡电路以产生具有一预定频率的调整后振荡信号。
2.如权利要求1所述的通用串行总线装置，其特征在于，所述低频周期信号的工作周期为10％，以及所述低频周期信号的频率为100KHz。
3.如权利要求1所述的通用串行总线装置，其特征在于还包括：
一传送电路，耦接于所述控制电路；
其中当所述侦测电路撷取来自所述通用串行总线主机的所述低频周期信
号时，所述控制电路还控制所述传送电路来传送比所述低频周期信号的频率来得高的一预定信号至所述通用串行总线主机以使得所述通用串行总线主机持续产生所述低频周期信号至所述侦测电路。
4.如权利要求1所述的通用串行总线装置，其特征在于还包括：
一传送电路，耦接于所述控制电路；
其中当所述侦测电路撷取来自所述通用串行总线主机的所述低频周期信号时，所述控制电路还控制所述传送电路停止产生任何信号至所述通用串行总线主机以使得所述通用串行总线主机持续产生所述低频周期信号至所述侦测电路。
5.如权利要求1所述的通用串行总线装置，其特征在于还包括：
一传送电路，耦接于所述控制电路；
其中当所述侦测电路撷取来自所述通用串行总线主机的所述低频周期信号时，所述控制电路还控制所述传送电路产生相异于所述低频周期信号的一预定信号至所述通用串行总线主机以使得所述通用串行总线主机持续产生所述低频周期信号至所述侦测电路。
6.如权利要求1所述的通用串行总线装置，其特征在于，当所述可程序化振荡电路产生具有所述预定频率的所述调整后振荡信号时，所述控制电路还将用来控制所述可程序化振荡电路的一控制字暂存于一缓存器。
7.如权利要求6所述的通用串行总线装置，其特征在于，当所述通用串行总线装置完成一开卡的初始化程序时，所述控制电路还将所述控制字储存于一闪存。
8.如权利要求1所述的通用串行总线装置，其特征在于，所述控制电路还包括：
一信号合成电路，耦接于所述可程序化振荡电路，用来依据所述振荡信号来产生一特定频率信号；
其中所述特定频率信号的频率比所述振荡信号的频率来得高，所述频率比较器还利用所述特定频率信号来侦测所述回授信号的所述第二频率。
9.如权利要求1所述的通用串行总线装置，其特征在于还包括：
一终端阻抗，耦接于所述控制电路以及所述侦测电路的一信号端口；
其中当所述通用串行总线装置耦接于所述通用串行总线主机时，所述控制电路还致能所述终端阻抗以使得所述通用串行总线主机发出所述低频周期信号至所述侦测电路，所述侦测电路是通过所述信号端口接收所述低频周期信号。
10.如权利要求9所述的通用串行总线装置，其特征在于，当所述可程序化振荡电路产生具有所述预定频率的所述调整后振荡信号时，所述控制电路还抑能所述终端阻抗。
11.如权利要求1所述的通用串行总线装置，其特征在于还包括：
一传送电路，耦接于所述控制电路；
其中当所述可程序化振荡电路产生具有所述预定频率的所述调整后振荡信号时，所述控制电路还控制所述传送电路来产生另一低频周期信号至所述通用串行总线主机。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710531233.8A CN107480088B (zh) | 2013-11-28 | 2014-01-10 | 通用串行总线装置及所应用的频率校正方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102143519A TWI530799B (zh) | 2013-11-28 | 2013-11-28 | 應用於通用串列匯流排裝置的頻率校正方法及其相關的通用串列匯流排裝置 |
| TW102143519 | 2013-11-28 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710531233.8A Division CN107480088B (zh) | 2013-11-28 | 2014-01-10 | 通用串行总线装置及所应用的频率校正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104679708A CN104679708A (zh) | 2015-06-03 |
| CN104679708B true CN104679708B (zh) | 2018-02-06 |
Family
ID=53183728
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710531233.8A Active CN107480088B (zh) | 2013-11-28 | 2014-01-10 | 通用串行总线装置及所应用的频率校正方法 |
| CN201410012518.7A Active CN104679708B (zh) | 2013-11-28 | 2014-01-10 | 通用串行总线装置及所应用的频率校正方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710531233.8A Active CN107480088B (zh) | 2013-11-28 | 2014-01-10 | 通用串行总线装置及所应用的频率校正方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9904312B2 (zh) |
| CN (2) | CN107480088B (zh) |
| TW (1) | TWI530799B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI533136B (zh) * | 2013-12-05 | 2016-05-11 | 慧榮科技股份有限公司 | 應用於通用串列匯流排裝置的頻率校正方法及其相關的通用串列匯流排裝置 |
| TWI545419B (zh) * | 2015-05-08 | 2016-08-11 | 偉詮電子股份有限公司 | 自動校正非晶體振盪器之時脈之裝置及其方法 |
| CN108763113B (zh) * | 2018-05-23 | 2020-10-09 | 广东水利电力职业技术学院（广东省水利电力技工学校） | 一种总线嵌入式工业控制系统及控制方法、信息处理终端 |
| TWI668962B (zh) * | 2018-10-02 | 2019-08-11 | 新唐科技股份有限公司 | 時脈調整裝置及其傳輸系統和方法 |
| KR20220060278A (ko) | 2020-11-04 | 2022-05-11 | 삼성중공업 주식회사 | 스파크 어레스터 |
| KR20220119850A (ko) | 2021-02-22 | 2022-08-30 | 삼성중공업 주식회사 | 스파크 어레스터 |
| KR20220119849A (ko) | 2021-02-22 | 2022-08-30 | 삼성중공업 주식회사 | 스파크 어레스터 |
| KR20220122161A (ko) | 2021-02-26 | 2022-09-02 | 삼성중공업 주식회사 | 스파크 어레스터 |
| US20240007092A1 (en) * | 2022-06-29 | 2024-01-04 | Micron Technology, Inc. | Systems and techniques for jitter reduction |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1987843A (zh) * | 2005-12-23 | 2007-06-27 | 深圳市朗科科技有限公司 | Usb协议自适应方法 |
| CN101794269A (zh) * | 2002-07-17 | 2010-08-04 | 克罗诺洛吉克有限公司 | 同步多信道通用串行总线 |
| TW201318349A (zh) * | 2011-10-28 | 2013-05-01 | Phison Electronics Corp | 時脈資料回復電路 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005049970A (ja) * | 2003-07-30 | 2005-02-24 | Renesas Technology Corp | 半導体集積回路 |
| US7127628B2 (en) * | 2004-02-24 | 2006-10-24 | Alcor Micro, Corp. | Method for automatically regulating an oscillator |
| US7454645B2 (en) * | 2005-03-31 | 2008-11-18 | Cypress Semiconductor Corp. | Circuit and method for monitoring the status of a clock signal |
| CN1955949B (zh) * | 2005-10-24 | 2010-05-26 | 瑞昱半导体股份有限公司 | 通用串行总线装置 |
| CN101051837B (zh) * | 2006-04-07 | 2011-08-10 | 盛群半导体股份有限公司 | Usb接口内建式振荡器的频率校正装置及其方法 |
| US20090231045A1 (en) * | 2006-11-01 | 2009-09-17 | Chih-Ming Liao | Frequency-locking device and frequency-locking method thereof |
| US7714674B2 (en) * | 2007-10-01 | 2010-05-11 | Silicon Laboratories Inc. | System and method for calibrating bias current for low power RTC oscillator |
| TW200921325A (en) * | 2007-11-05 | 2009-05-16 | Holtek Semiconductor Inc | Frequency synchronous apparatus and method |
| CN101458675B (zh) * | 2007-12-12 | 2010-09-08 | 盛群半导体股份有限公司 | 通用序列总线的频率同步装置及方法 |
| US8407508B2 (en) * | 2009-02-18 | 2013-03-26 | Genesys Logic, Inc. | Serial bus clock frequency calibration system and method thereof |
| TWI508457B (zh) * | 2009-06-05 | 2015-11-11 | Elan Microelectronics Corp | Methods and circuits for correcting the frequency of USB devices |
| US8549204B2 (en) * | 2010-02-25 | 2013-10-01 | Fresco Logic, Inc. | Method and apparatus for scheduling transactions in a multi-speed bus environment |
| TWI417703B (zh) * | 2010-07-22 | 2013-12-01 | Genesys Logic Inc | 相容於通用序列匯流排協定之時脈同步方法 |
| TWI445315B (zh) * | 2010-09-08 | 2014-07-11 | Etron Technology Inc | 自動校正頻率之頻率校正電路及其方法 |
| CN101977051B (zh) * | 2010-10-19 | 2012-07-04 | 钰创科技股份有限公司 | 自动校正频率的频率校正电路及其方法 |
| TWI407318B (zh) * | 2010-11-16 | 2013-09-01 | Genesys Logic Inc | 低頻交握訊號之偵測方法 |
| CN102541798B (zh) * | 2010-12-07 | 2015-06-10 | 瑞昱半导体股份有限公司 | 通用串行总线系统的在线校正方法及其装置 |
| WO2013073260A1 (ja) * | 2011-11-19 | 2013-05-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 記憶装置 |
| US8654890B2 (en) * | 2011-12-14 | 2014-02-18 | Texas Instruments Incorporated | Adaptive real-time control of de-emphasis level in a USB 3.0 signal conditioner based on incoming signal frequency range |
-
2013
- 2013-11-28 TW TW102143519A patent/TWI530799B/zh active
-
2014
- 2014-01-10 CN CN201710531233.8A patent/CN107480088B/zh active Active
- 2014-01-10 CN CN201410012518.7A patent/CN104679708B/zh active Active
- 2014-11-27 US US14/555,580 patent/US9904312B2/en active Active
-
2018
- 2018-01-14 US US15/871,011 patent/US10635129B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101794269A (zh) * | 2002-07-17 | 2010-08-04 | 克罗诺洛吉克有限公司 | 同步多信道通用串行总线 |
| CN1987843A (zh) * | 2005-12-23 | 2007-06-27 | 深圳市朗科科技有限公司 | Usb协议自适应方法 |
| TW201318349A (zh) * | 2011-10-28 | 2013-05-01 | Phison Electronics Corp | 時脈資料回復電路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150149808A1 (en) | 2015-05-28 |
| CN107480088B (zh) | 2020-07-28 |
| TW201520776A (zh) | 2015-06-01 |
| CN107480088A (zh) | 2017-12-15 |
| US20180136691A1 (en) | 2018-05-17 |
| US10635129B2 (en) | 2020-04-28 |
| TWI530799B (zh) | 2016-04-21 |
| US9904312B2 (en) | 2018-02-27 |
| CN104679708A (zh) | 2015-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104679708B (zh) | 通用串行总线装置及所应用的频率校正方法 | |
| CN104765706B (zh) | 基于数字校准的长距离mipi d‑phy串行链路的偏斜消除 | |
| US8595543B2 (en) | Method and circuit for trimming an internal oscillator of a USB device according to a counting number between a first and second clock count value | |
| CN102403999A (zh) | 半导体器件 | |
| TWI522772B (zh) | Automatic transmission interface device and method for correcting transmission frequency | |
| JP2022031983A (ja) | 送信装置、受信装置及び送受信システム | |
| US9722590B1 (en) | Skew adjustment circuit, semiconductor device, and skew calibration method | |
| CN101604182A (zh) | 自动调整时钟频率的方法以及时钟频率调整电路 | |
| US9608800B2 (en) | Frequency aided clock recovery based on low speed information exchange mechanism | |
| CN103092256A (zh) | 时钟频率调整电路及其时钟频率调整方法 | |
| CN104242921A (zh) | 一种高频延迟锁相环及其时钟处理方法 | |
| CN104699645B (zh) | 通用串行总线装置的频率校正方法及其通用串行总线装置 | |
| US7369636B2 (en) | Asynchronous communication circuit | |
| US10020035B2 (en) | Reception circuit | |
| CN101114179A (zh) | 一种相位调整的方法及装置 | |
| US11424746B1 (en) | Reference-less clock and data recovery device and method | |
| CN113132044A (zh) | 音频同步处理电路及其方法 | |
| JP5038323B2 (ja) | ジッタ印加装置、ジッタ印加方法、試験装置、及び通信チップ | |
| TW201807591A (zh) | 通用串列匯流排時脈頻率調整裝置及調整方法 | |
| WO2018076682A1 (zh) | 一种并行接口时序控制方法和装置 | |
| CN112994822B (zh) | 一种实现时间同步的方法和系统 | |
| US8761324B1 (en) | Method and apparatus for phase signaling | |
| JP2010200220A (ja) | タイミング調整回路及びその調整方法 | |
| TW201317738A (zh) | 時脈頻率調整電路及其時脈頻率調整方法 | |
| JP2004200879A (ja) | データ受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |