CN101458675B - 通用序列总线的频率同步装置及方法 - Google Patents

Abstract

本发明公开了一种通用序列总线的频率同步装置，以主机端系统所产生的讯框起始信号来作为一参考时脉，其包括：一除频器将一高频信号经一可变除频倍数的除频以产生一锁频信号。一具有一预设脉波数量的计数单元，用以检测锁频信号于参考频率下的脉波数与预设脉波数量之间的误差，以形成一检测误差值。一运算单元记录检测误差值，并加以运算产生一误差调整值。一调整单元接收误差调整值，并对应产生一分摊调整值，以控制除频器于下一个参考频率时，每隔该分摊调整值便依据误差调整值来调整可变除频倍数，借以达到频率同步的目的。

Description

通用序列总线的频率同步装置及方法

技术领域

本发明涉及一种频率同步装置，尤其涉及一种用于通用序列总线传输实时数据时所使用的频率同步装置及方法。

背景技术

近几年来，由于3C产业的快速成长，使得各种产品相互间传递数据用的传输接口也不断地在演进，以目前来讲，通用序列总线(USB)传输接口的发展已经相当成熟并且也十分普及，而在计算机平台上，通用序列总线也已成为主要的传输接口，以让使用者得以方便地进行各种产品的连接。

而在通用序列总线的规格中，定义了四种传输型式(Transfer Type)，分别为控制传输型式(Control Transfer Type)、中断传输型式(InterruptTransfer Type)、大量传输型式(Bulk Transfer Type)以及等时传输型式(Isochronous Transfer Type)。其中，不同的传输型式适用于不同的应用产品，在需要保证数据传输具有连续性及实时性的条件的产品(如：USB语音通讯设备、USB扩音设备等)中，通常就会使用到等时传输型式，甚至有时也会利用到中断传输型式。

而在通用序列总线的等时传输型式中，是以一固定时间周期来进行传输，并且每次传输一所需的数据量。例如在计算机网络语音电话应用中，网络语音电话利用麦克风收音，再经过模拟信号转数字信号转换(ADC)处理，将声音数字化并以每秒16000(16K)个采样速度进行取样(Sample rate 16K/Sec)，此数据会以每1ms传送16个声音采样数据的速率，通过等时传输型式的规格传递给计算机端；相对的，计算机端所使用的等时传输型式的规格是以每1ms接收16个声音采样数据方式进行接收声音采样数据。

然而通常在上述利用等时传输型式的规格来传输数据时，会遇到计算机端与外接设备间传输数据量不同步问题。由于计算机端及外接设备是各自设计有系统频率振荡器，两者间所产生的频率会有轻微差异，并且此差异会累积，当误差累积够大时，若计算机端的频率比较快，则因计算机端传送的数据量会比外接设备能消耗的数据量多，所以外接设备必需将多余的声音数据丢弃；反之，若计算机端的频率比较慢，则因计算机端传送的数据量会比外接设备能消耗的数据量少，所以外接设备必需自行产出声音数据来补不足的声音数据。但如此一来，只要计算机端与外接设备间的频率振荡不一致，在一段时间的累积下就会出现杂音的现象，以致让声音数据的传输质量大幅降低。

就目前的解决方法，在较为要求音质的产品上，为了改善此一问题，便会设计使用模拟锁相回路(Analog Phase Lock Loop)来获得通用序列总线的总线时脉(Bus Clock)，使得计算机端与外接装置端的频率能够同步，但此种方法若模拟锁相回路的特性不佳，在长时间的累积之下仍可能出现一定的误差。另外，当然也有单纯从装置端控制器的韧体(Firmware)上来改善的作法，但在效能上自然也就不及直接从硬件上作改良的效能，再者各家控制器厂商的作法不一，使得对问题的改善程度也就有所差异。

另外，若装置端使用了过密采样技术(over-sampling)的模拟数字转换器或数字模拟转换器，则除了控制采样速度的时脉之外，还必须保持采样速度与过密采样时钟的倍数关系。而前述除了特定的模拟锁相回路可解决问题，其它作法便只能进行程度上的改善而无法完全解决问题。但使用模拟锁相回路的方式解决此问题，则需再特别设计模拟锁相回路的电路架构，于是在芯片设计的困难度上以及芯片量产与测试的成本上都会大幅增加。

发明内容

本发明所要解决的技术问题在于设计出能根据主机端所送出数据的数据量来调整装置端的频率速度的装置及方法。其利用通用序列总线(USB)在每1ms所固定送出的讯框起始标记(Start of Frame Token，SOF Token)来作为参考时脉(误差约为±500ns)，以产生一锁频信号，并且使得此锁频信号的周期时间(Cycle Time)会随着前一次的参考时脉的周期时间而自动进行微调。于是，在短时间内即可锁住同步频率，并且可消除长时间下在通用序列总线的主机端与装置端两端的频率差异所累积的误差。借此，以解决通用序列总线传输实时数据时，因主机端与装置端的频率差异所引起的数据量不同步，而产生数据不稳定的问题。

为了实现上述目的，根据本发明所提出的一方案，提供一种通用序列总线的频率同步装置，应用于一从属端装置，并且以一主机端系统所产生的讯框起始信号(SOF)来作为一参考时脉，该频率同步装置包括：一除频器、一计数单元、一运算单元及一调整单元。其中，该除频器接收一高频信号，用以将该高频信号经一可变除频倍数的除频而产生一锁频信号，而计数单元具有一预设脉波数量，用以检测该锁频信号于该参考时脉下的脉波数与该预设脉波数量之间的误差，以形成一检测误差值。另外，该运算单元记录该检测误差值，并与前一参考时脉下已暂存的检测误差值相加以产生一误差调整值，而该调整单元接收该误差调整值，并对应产生一分摊调整值，该分摊调整值通过将数量为该误差调整值的脉波数的周期时间平均分配到该预设脉波数量中获得，以控制该除频器于下一个该参考时脉时，每隔该分摊调整值便依据该误差调整值来调整该可变除频倍数。

为了实现上述目的，根据本发明所提出的另一方案提供一种通用序列总线的频率同步方法，应用于一从属端装置，并且以一主机端系统所产生的讯框起始信号(SOF)来作为一参考时脉，该频率同步方法的步骤包括：首先，将一高频信号经由一除频器的一可变除频倍数的除频以产生一锁频信号。接着，检测该锁频信号于该参考时脉下的脉波数与一预设脉波数量之间的误差，以形成一检测误差值，进而记录该检测误差值，并与前一参考时脉下已暂存的检测误差值相加以产生一误差调整值。最后，对应该误差调整值以产生一分摊调整值，该分摊调整值通过将数量为该误差调整值的脉波数的周期时间平均分配到该预设脉波数量中获得，进而控制该除频器于下一个该参考时脉时，每隔该分摊调整值便依据该误差调整值来调整该可变除频倍数。其中通过重复上述步骤以形成回授控制而使该从属端装置得以接收该锁频信号而与该主机端系统达成频率同步。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明通用序列总线的频率同步装置的实施例方块图；

图2为本发明所提出的运算单元的实施例电路方块示意图；

图3为本发明通用序列总线的频率同步方法的实施例流程图；及

图4为本发明的应用实施例示意图。

其中，附图标记：

1：频率同步装置        11：除频器

111：高频信号          112：锁频信号

12：计数单元           121：参考时脉

122：检测误差值        13：运算单元

131：调整暂存器        1310：误差调整值

132：误差累加器        133：第一加法器

134：第二加法器        135：第三加法器

136：第四加法器        14：调整单元

141：对应单元          142：信号产生器

8：采样数据产生装置    81：模拟/数字转换器

9：采样数据消耗装置    91：基本数据缓冲器

911：第一数据缓冲器    912：第二数据缓冲器

92：延伸数据缓冲器     93：数字/模拟转换器

931：输出数据          94：除频单元

具体实施方式

请参考图1，为本发明通用序列总线的频率同步装置。本发明所提供的频率同步装置1，其主要是应用于一从属端装置(图未示)，于从属端装置与一主机端系统(图未示)之间通过通用序列总线(USB)来进行实时数据传输时，能进行频率同步的功能，以使两端的频率得以同步，进而让所传输实时数据的数据得以同步而不致产生不稳定(如：杂音)的现象。

此外，本发明的频率同步装置1是利用进行通用序列总线传输时，主机端系统所会产生的讯框起始信号(Start of Frame，SOF)来作为一参考时脉121。也就是说，频率同步装置1运作时所使用的参考时脉121是以每个讯框起始信号经过USB译码电路检测发生时所产生的上升缘(Rising Edge)作为时间单位的起始点，以在每个时间单位下进行一次频率同步的调整。而在通用序列总线的规格中，讯框起始信号是约为每1ms产生一次，因此参考时脉121即是1ms(±500ns)。

如图所示，本实施例的频率同步装置1，其包括：一除频器11、一计数单元12、一运算单元13及一调整单元14。其中，除频器11是接收一高频信号111，并且用以将高频信号111经一可变除频倍数的除频而产生一锁频信号

计数单元12在实际设计上可例如为反向计数器(Down Counter)的设计，其接收参考时脉121，并且具有一预设脉波数量，用以检测锁频信号112于参考时脉121下的脉波数与该预设脉波数量之间的误差，以形成一检测误差值122。事实上，计数单元12可由硬件电路所设计而成，或为一单芯片的设计，只要能达到本发明检测锁频信号112于参考时脉121下的脉波数与该预设脉波数量之间的误差，以形成一检测误差值122的目的，都在本发明的范围之内。

而运算单元13则是用以记录检测误差值122，并且加以运算产生一误差调整值1310。其中，上述的检测误差值122及误差调整值1310实际上可以分别属于正数、负数或零，使得在尔后的运算过程中得以具有加减抵消的运算效果。而调整单元14是用以接收误差调整值1310，并且依据误差调整值1310来对应产生一分摊调整值，以控制除频器11于下一个参考时脉121时，得以每隔该分摊调整值便依据误差调整值1310来调整该可变除频倍数。

进一步说明的是，调整单元14设计上还可进一步包含一对应单元141及一信号产生器142。其中，对应单元141即是用以接收误差调整值1310，并且依据误差调整值1310来对应产生该分摊调整值。其中，关于如何对应产生该分摊调整值，将于之后利用实际数据来说明。而信号产生器142在设计上也可设计为反向计数器，用以连接对应单元141，并且计数下一个参考时脉121下的脉波数每隔该分摊调整值时，便产生一控制信号来控制除频器11依据误差调整值1310来调整可变除频倍数，进而在运作至下一个参考时脉121时，该锁频信号112的平均周期时间得以符合参考时脉。

此外，为了更清楚地了解运算单元13的实际运算处理的设计，请再同时参考图2，为本发明所提出的运算单元的实施例电路方块示意图。如图所示，运算单元13是进一步包含了一调整暂存器131、一误差累加器132及多个加法器(133～136)。其中，调整暂存器131主要是用以记录短时间内所产生的误差(Short Term Error)，而误差累加器132则是用来记录长时间所累积的误差(Long Term Error)。进而再分别搭配加法器的设计，以进行运算出前述的误差调整值1310。

值得一提的是，由于实际上运作时脉是连续进行的时序流程，并且本实施例是以每个参考时脉121为时间单位来进行运作。前述的调整暂存器131中势必会暂存前一个参考时脉121下所获得的检测误差值122。也就是说，调整暂存器131在接收本次参考时脉121下所检测出的检测误差值122之后，会通过第一加法器133来与前一个参考时脉下已暂存的检测误差值122进行相加运算后再回存至调整暂存器131中，进而产生误差调整值1310。而此次所回存至调整暂存器131的检测误差值122，也就是会成为运作下一个参考时脉121时所需相加运算的已暂存的检测误差值122。

而误差累加器132则是进一步可通过第二加法器134来累积记录在每个参考时脉121下所产生的检测误差值122，并且当该累积记录的检测误差值超过一临界值(Threshold Value)时，则执行一消除累积误差的程序。其中的临界值在实际应用设计上，可以依据不同的系统及效能，甚至所需要的实时数据的质量而设定为不同的设定值。

再者，其中消除累积误差的程序主要的作法是将该累积记录的检测误差值除以该临界值以获得一分摊脉波量，并且将该分摊脉波量分别在不同的参考时脉下进行分摊调整，直到该累积记录的检测误差值小于该临界值，也就是依次在不同的参考时脉121下来分别进行分摊调整。于是，消除累积误差的程序便是在目前的参考时脉121下，进一步使调整暂存器131所产生的误差调整值1310通过第三加法器135来加入一个该分摊脉波量。最后，使得调整单元14是依据该增加一个分摊脉波量后的误差调整值1310来进行对应产生分摊调整值。附带一提的是，上述的误差调整值1310是原本由调整暂存器131所产生，然而在这种需进行消除累积误差程序的情形下，误差调整值1310应还进一步指的是经由第三加法器135运作完成所产生的结果，但在本图中，因方便起见，统一以图式中的方法来表示。

但是，由于误差累加器132在需要进行长时间误差的调整时，已经通过第三加法器135来改变调整暂存器131所产生的误差调整值1310。因此，消除累积误差的程序必须进一步执行一补偿程序，以先暂存该分摊脉波量，并于下一个参考时脉所形成的检测误差值122中通过第四加法器136来加回一个分摊脉波量。使得调整暂存器131于下一个参考时脉时得以接收该增加后的检测误差值，并且再与目前已暂存的检测误差值122进行运算及回存，以补偿目前参考时脉121下所做的长时间误差的调整。

如此一来，通过上述所形成的回授控制，不仅让频率同步装置1得以在短时间锁住所需的同步锁频信号，更可在累积长时间误差达特定程度时进行消除累积误差的动作，以提供给从属端装置可稳定使用的锁频信号，而与主机端系统形成频率同步且传输的数据同步的效果，进而防止因为从属端装置及主机端系统两端频率不同步而导致的实时数据不稳定的情形。

为了再进一步说明本发明的实际运作流程，请参考图3，为本发明通用序列总线的频率同步方法的实施例流程图。如图3所示，本实施例提供一种通用序列总线的频率同步方法，是应用于从属端装置，并且以主机端系统所产生的讯框起始信号来作为参考时脉的起始点，其步骤包括：首先，将一高频信号经由除频器的可变除频倍数的除频以产生所用以输出的一锁频信号(S301)。接着，检测该锁频信号于该参考时脉下的脉波数与一预设脉波数量之间的误差，以形成一检测误差值(S303)。

于是，将该检测误差值与在前一次已暂存的检测误差值进行相加运算及回存(S305)，其中，该前一次已暂存的检测误差值指的是在前一个参考时脉下已暂存的检测误差值。进而，便可产生误差调整值(S307)。再紧接着，依据误差调整值来对应产生一分摊调整值(S309)。因此，便可进行控制除频器于下一个参考时脉时，每隔该分摊调整值便依据该误差调整值来调整可变除频倍数(S311)，以使下一个参考时脉时，该锁频信号的平均周期时间得以符合参考时脉。而在上述的步骤完成后，便可进入下一个参考时脉(S313)，并重复地进行检测及调整的运作而达到短时间内锁住所需的锁频信号的效果。

另一方面，在每执行一个参考时脉时，每当完成步骤(S303)以形成检测误差值之后，也会同时进行累积记录检测误差值(S315)，进而进行判断累积记录的检测误差值是否有超过一临界值(S317)，若判断结果为是时，则将累积记录的检测误差值除以该临界值，以获得一分摊脉波量(S319)。接着，为了消除累积所产生的误差，于是增加一个分摊脉波量于原本步骤(S307)中所产生的误差调整值(S321)，并继续进行步骤(S307)之后的步骤流程以进一步改变该误差调整值来进行消除长时间累积的误差。相反的，若步骤(S317)的判断结果为否时，则表示目前的参考时脉下，累积的误差尚未超过临界值，进而可直接跳出累积记录误差的流程(S325)。

此外，在进行步骤(S321)的同时，也会执行一补偿程序(S323)，以先暂存该分摊脉波量而于下一个参考时脉所产生的检测误差值中增加一个该分摊脉波量。然而，会执行步骤(S315～S323)即表示目前的参考时脉下须进行消除长时间累积的误差，因此在前述步骤(S311)完成的同时，步骤(S323)也已完成，以继续执行步骤(S313)进入下一个参考时脉，进而重复进行检测及调整频率同步的动作，以在短时间锁住所需的同步锁频信号，并且消除所累积的长时间的误差。

以下是利用实际的数据来进行举例说明，以方便进一步描述本发明的运作情形。其中，本发明是利用通用序列总线每1ms固定送出的讯框起始的信号作为参考时脉，并且例如是欲将一高频信号(49.2MHz)经可变除频倍数(如：1/3.5、1/4、1/4.5)的除频器的除频以产生一同步锁频信号(12.288MHz)。于是该锁频信号的特性便是在一个参考时脉内(1ms)其脉波数是为12288个。而通过本发明的设计，使得在一个参考时脉内，该些脉波数的周期时间总和会随着前一个参考时脉的时间长度而自动微调其周期时间总和，借以消除长时间下因主机端系统与从属端装置频率差异所产生的时间累积误差。

首先，在计数单元中所设的预设脉波数量是例如预设为12288个，因此计数单元可利用预设脉波数量的反向计数功能或其它方法来检测目前的参考时脉下，该锁频信号的脉波数与预设脉波数量的误差。而假设除频器的预设除频倍数是为除以4(1/4)，于是目前高频信号49.2MHz所产生的锁频信号即为49.2MHz/4＝12.3MHz，也就是可利用反向计数器来检测12.3MHz于1ms的参考时脉下的脉波数(12300个)与该预设脉波数量的误差时，会得到-12(12288-12300＝-12)的检测误差值。

而此检测误差值(-12)所代表的意义即是锁频信号的平均周期时间比参考时脉的周期时间短(比较快)。因为多数了12个脉波数，所以必须进行调整以把该12个脉波数的周期时间平均分配到12288个脉波数中。然而如此调整将会让锁频信号的平均周期时间稍微拉长(比原本要慢)，因而在下一个参考时脉下，计数单元所产生的检测误差值就会接近于零。

此外，由之前的说明可知，调整暂存器主要是记录短时间的误差，并且每次计数单元所产生的检测误差值会先跟原本调整暂存器中前一次已暂存的检测误差值进行相加运算，并再将结果回存至调整暂存器中以产生误差调整值(可能为正数、负数或零)，在此实施例中，因为前面并无已暂存的检测误差值，因此仍以-12来表示目前的误差调整值。

再进一步说明的是，本发明实施例设计中的锁频信号(12.288MHz)是由高频信号(49.2MHz)经除法器得到的，它们的除数关系可能是除以3.5(1/3.5)、除以4(1/4)或除以4.5(1/4.5)。因此，若误差调整值等于零，则除频器无需调整，以全部维持预设的除以4的状态。若误差调整值为负数，则表示锁频信号比较快，因而需要拉长锁频信号的平均周期时间，此时就把锁频信号的部份脉波调整成除以4.5的状态，并且误差调整值负的愈多，则所需调整成除以4.5的脉波数也就愈多。再者，若误差调整值是正数，则表示锁频信号比较慢，因而需要缩短锁频信号的平均周期时间，此时就把锁频信号的部份脉波调整成除以3.5的状态，并且误差调整值正的愈多，则所需调整成除以3.5的脉波数也就愈多。

而关于调整单元的部分，每次调整不论是除以4.5或除以3.5，对锁频信号而言相当于每次只调整1/8个脉波周期，因此对一个完整脉波来讲就必须调整8次。所以若如本实施例中误差调整值为-12时，则需作96次(12*8＝96)除以4.5的除频倍数的调整。因此，若欲将96次调整分配在12288个脉波数内完成，则平均每128个脉波需出现一次除以4.5的除频倍数，故对应出来的分摊调整值为128。借此，以使下一个参考时脉时，计数单元所产生的检测误差值就会接近于零。

此外，在误差累加器的部分，每次计数单元所产生的检测误差值均会累积到误差累加器，以使误差累加器得以用来记录长期的绝对时间累积误差。并且由于检测误差值可能为正数、负数或零，因此前后累加进来的值可能会彼此正/负号抵消，于是设计上并不会马上消除此累积的误差，而是会设定一个临界值，以当超过此临界值时才进行消除累积误差的动作。并且消除累积误差的动作会设计分摊在一段时间(多个参考时脉)来消除，并不会全部集中在特定一个参考时脉下就消除，以避免短时间内锁频信号的平均周期时间变动太大。在此实施例的设计中，临界值若例如设定为16，于是消除动作则是以一个参考时脉消除1/16个累积记录的误差来进行消除，直到累积记录的误差小于临界值16为止。

最后，请再参考图4，为本发明的应用实施例示意图。如图所示，本实施例中是揭露一采样数据产生装置8(所谓的主机端系统)及一采样数据消耗装置9(所谓的从属端装置)，并且两端之间是通过通用序列总线来进行连接及数据传输。其中，采样数据产生装置8至少包含一模拟/数字转换器81；而采样数据消耗装置9则至少包括：本发明所提供的频率同步装置1、一基本数据缓冲器91、一延伸数据缓冲器92、一数字/模拟转换器93及一除频单元94。其中，频率同步装置1是接收采样数据产生装置8每1ms所固定输出的讯框起始信号作为参考时脉121，并且利用高频信号111来锁住参考时脉121以输出锁频信号112。但由于锁频信号112仍是为高频的信号，因此再通过除频单元94来除频以获得数字/模拟转换器93所需的采样频率。

而采样数据产生装置8是通过模拟/数字转换器81的转换来输出采样数据。而以通用序列总线的传输规格来讲，采样数据消耗装置9在接收该采样数据后，会将该采样数据暂存于基本数据缓冲器91，进而再传输至数字/模拟转换器93以进行转换输出一输出数据931。而基本数据缓冲器91在设计上是包含一第一数据缓冲器911及一第二数据缓冲器912，以通过一输入一输出的方式，同时切换使用该二个数据缓冲器，以提高存取的效能。

然而，为了进一步预防采样数据产生装置8与采样数据消耗装置9之间产生些微数据不同步的情形，除了可通过频率同步装置1来进行调整采样数据消耗装置9中数字/模拟转换器93的采样频率，以达到频率同步的作用之外。还可进一步设计延伸数据缓冲器92，用以连接于基本数据缓冲器91及数字/模拟转换器93之间，以进一步作为基本数据缓冲器91存取数据的缓冲。此外，在实际设计上，数字/模拟转换器93也会设计于前一个采样频率时，即先清空延伸数据缓冲器92中的内容，以提供足够的缓冲空间。

而上述所举的应用实施例，本领域技术人员应可了解其仅为其中的一例，并非用以限制本发明主要的应用领域及范围。

综上所述，本发明通用序列总线的频率同步装置及方法，利用通用序列总线在每1ms所固定送出的讯框起始标记来作为参考时脉以产生一锁频信号，并且使得此锁频信号的周期时间会随着前一次的参考时脉的周期时间而自动进行微调。于是，不仅在短时间内即可锁住所需的同步锁频信号，同时也可消除在长时间下因主机端与从属端两端频率差异所累积产生的误差。借此，以解决通用序列总线传输实时数据时，因主机端与装置端的频率差异所引起的数据量不同步而产生数据不稳定的问题。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (14)

1.一种通用序列总线的频率同步装置，其特征在于，应用于一从属端装置，并且以一主机端系统所产生的讯框起始信号来作为一参考时脉，该频率同步装置包括：

一除频器，接收一高频信号，用以将该高频信号经一可变除频倍数的除频而产生一锁频信号；

一计数单元，具有一预设脉波数量，用以检测该锁频信号于该参考时脉下的脉波数与该预设脉波数量之间的误差，以形成一检测误差值；

一运算单元，记录该检测误差值，并与前一参考时脉下已暂存的检测误差值相加以产生一误差调整值；及

一调整单元，接收该误差调整值，并对应产生一分摊调整值，该分摊调整值通过将数量为该误差调整值的脉波数的周期时间平均分配到该预设脉波数量中获得，以控制该除频器于下一个该参考时脉时，每隔该分摊调整值便依据该误差调整值来调整该可变除频倍数；

从而，上述频率同步装置通过回授控制以使该从属端装置得以接收该锁频信号而与该主机端系统形成频率同步。

2.根据权利要求1所述的通用序列总线的频率同步装置，其特征在于，所述的检测误差值及该误差调整值为正数、负数或零。

3.根据权利要求1所述的通用序列总线的频率同步装置，其特征在于，所述的运算单元进一步包含：

一调整暂存器，用以接收该检测误差值，并且与一前一次已暂存的检测误差值进行运算及回存后，产生该误差调整值；及

一误差累加器，用以累积记录该检测误差值，并且当该累积记录的检测误差值超过一临界值时，则执行一消除累积误差的程序。

4.根据权利要求3所述的通用序列总线的频率同步装置，其特征在于，所述的消除累积误差的程序将该累积记录的检测误差值除以该临界值以获得一分摊脉波量，以于该调整暂存器所产生的该误差调整值中增加一个该分摊脉波量，进而使该调整单元得以依据增加后的该误差调整值来对应产生该分摊调整值。

5.根据权利要求4所述的通用序列总线的频率同步装置，其特征在于，所述的分摊脉波量分别于不同的该参考时脉下进行增加，直至该累积记录的检测误差值小于该临界值。

6.根据权利要求4所述的通用序列总线的频率同步装置，其特征在于，所述的消除累积误差的程序进一步执行一补偿程序以先暂存该分摊脉波量，而于下一个该参考时脉所产生的该检测误差值中增加一个该分摊脉波量，使该调整暂存器得以接收增加后的该检测误差值，并且与一目前已暂存的检测误差值进行运算及回存。

7.根据权利要求1所述的通用序列总线的频率同步装置，其特征在于，所述的调整单元进一步包含：

一对应单元，用以接收该误差调整值，并依据该误差调整值对应产生该分摊调整值；及

一信号产生器，连接该对应单元，用以计数下一个该参考时脉下的脉波数每隔该分摊调整值时，便产生一控制信号，以控制该除频器依据该误差调整值而调整该可变除频倍数；其中，若误差调整值为零，则可变除频器无需调整；若误差调整值为负数，则调高可变除频器的倍数；若误差调整值为正数，则调低可变除频器的倍数。

8.一种通用序列总线的频率同步方法，其特征在于，应用于一从属端装置，并且以一主机端系统所产生的讯框起始信号来作为一参考时脉，该频率同步方法的步骤包括：

a、将一高频信号经由一除频器的一可变除频倍数的除频以产生一锁频信号；

b、检测该锁频信号于该参考时脉下的脉波数与一预设脉波数量之间的误差，以形成一检测误差值；

c、记录该检测误差值，并与前一参考时脉下已暂存的检测误差值相加以产生一误差调整值；及

d、依据该误差调整值对应产生一分摊调整值，该分摊调整值通过将数量为该误差调整值的脉波数的周期时间平均分配到该预设脉波数量中获得，进而控制该除频器于下一个该参考时脉时，每隔该分摊调整值便依据该误差调整值来调整该可变除频倍数；

通过重复上述a~d步骤，以形成回授控制而使该从属端装置得以接收该锁频信号而与该主机端系统形成频率同步。

9.根据权利要求8所述的通用序列总线的频率同步方法，其特征在于，所述的检测误差值及该误差调整值为正数、负数或零。

10.根据权利要求8所述的通用序列总线的频率同步方法，其特征在于，在记录该检测误差值的步骤中，进一步包含：将该检测误差值与一前一次已暂存的检测误差值进行运算及回存后，以产生该误差调整值。

11.根据权利要求10所述的通用序列总线的频率同步方法，其特征在于，进一步包含：进行累积记录该检测误差值，并且当该累积记录的检测误差值超过一临界值时，则执行一消除累积误差的程序。

12.根据权利要求11所述的通用序列总线的频率同步方法，其特征在于，所述的消除累积误差的程序将该累积记录的检测误差值除以该临界值以获得一分摊脉波量，以使该消除累积误差的程序得以于该误差调整值中增加一个该分摊脉波量。

13.根据权利要求12所述的通用序列总线的频率同步方法，其特征在于，所述的分摊脉波量于不同的该参考时脉下来进行增加，直至该累积记录的检测误差值小于该临界值。

14.根据权利要求12所述的通用序列总线的频率同步方法，其特征在于，所述的消除累积误差的程序还进一步执行一补偿程序，以先暂存该分摊脉波量而于下一个该参考时脉所产生的该检测误差值中增加一个该分摊脉波量。

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