TWI475397B - 無振盪晶體ｕｓｂ３．０時脈產生裝置 - Google Patents

無振盪晶體ｕｓｂ３．０時脈產生裝置 Download PDF

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Description

無振盪晶體USB3.0時脈產生裝置
本發明係關於一種USB3.0時脈產生裝置，特別是關於一種完全利用電子電路元件所開發製造，頻率精準且容易量產之無振盪晶體USB3.0時脈產生裝置。
為了使USB3.0裝置(USB-Universal Serial Bus通用串接匯流排)能正常運作，並且使各USB3.0裝置間能正常地互相連接，習知之USB3.0裝置都設置有一個或一個以上的石英振盪晶體(crystal oscillator)，在USB3.0控制器(一般為USB3.0控制晶片或IC)操作及USB資料傳輸時，提供時脈信號。
然而，由於使用於USB3.0裝置的石英振盪晶體通常價錢甚高而且體積龐大，價格的昂貴及產品過大的體積，經常成為USB3.0裝置大量應用的一大阻礙。
舉一個USB隨身碟(USB Pen Drive)的例子來說，石英振盪晶體的成本就約佔了電路成本的百分之八十。(電路成本不包含隨身碟使用的flash記憶體晶片之成本，為USB隨身碟產業習知之計算方式，且記憶體晶片之成本隨產品提供之記憶容量改 變)。就佔用體積來說，石英振盪晶體及其必要的被動元件，通常需使用隨身碟雙面電路板中的一整面，因而只剩下電路板的另一面可以裝設記憶體晶片。如此，整體記憶容量便遭受很大的限制，若要提高記憶容量就必須增加電路板大小，隨身碟的整體尺寸便不得不跟著增加。
因此，在大量提高應用普遍性及有效降低製造與使用成本的前提下，如何提供一個高信賴性、高穩定性、整體體積大幅減小，且成本大幅降低的USB3.0裝置便迫切的亟待發明。
本發明為一種無振盪晶體USB3.0時脈產生裝置，其包括一振盪電路單元、一數值預設電路、一差和調變電路、及一除頻電路單元。在本發明之無振盪晶體USB3.0時脈產生裝置中，移除了一般USB3.0裝置使用的石英振盪晶體，而以包含一振盪電路單元、一數值預設電路、一差和調變電路、及一除頻電路單元取代，並能提供USB3.0需要的準確時脈信號。
本發明係提供一種無振盪晶體USB3.0時脈產生裝置，包括：一振盪電路單元，用以輸出一基本頻率波形；一數值預設電路，用以輸出一預設數值；一差和調變電路，用以輸入一誤差信號及預設數值，並輸出一除數；以及一除頻電路單元，用以輸入除數及基本頻率波形，並輸出一準確頻率波形。
藉由本發明之實施，至少可以達到下列進步功效：一、使USB3.0裝置不須使用石英振盪晶體；二、降低整體元件成本，並減小電路複雜度；及 三、減小電路板尺寸，使小型化應用裝置成為可能。
為了使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點，因此將在實施方式中詳細敘述本發明之詳細特徵以及優點。
100‧‧‧無振盪晶體USB3.0時脈產生裝置
10‧‧‧振盪電路單元
20‧‧‧數值預設電路
30‧‧‧差和調變電路
40‧‧‧除頻電路單元
50‧‧‧USB3.0超高速鎖相迴路
60‧‧‧USB3.0超高速實體層
70‧‧‧頻率計數器
200‧‧‧產生時脈步驟流程
210‧‧‧啟動振盪電路單元、除頻電路單元、差和調變電路
220‧‧‧啟動數值預設電路並將預設數值輸入差和調變電路
230‧‧‧啟動USB3.0超高速鎖相迴路
240‧‧‧等待第一頻率信號穩定並將穩定時脈輸出至USB3.0超高速實體層
250‧‧‧等待至USB輸入信號進入5Gbps模式
260‧‧‧產生穩定的第二頻率信號
270‧‧‧頻率計數器執行第一頻率信號及第二頻率信號差頻並輸出誤差信號
280‧‧‧將誤差信號輸入差和調變電路
290‧‧‧差和調變電路及除頻電路單元共同微調準確頻率波形
295‧‧‧等待至第一頻率信號穩定
299‧‧‧回至step270
DIV_N‧‧‧除數
ERR_N‧‧‧誤差信號
PRE_N‧‧‧預設數值
REFI‧‧‧基本頻率波形
REFO‧‧‧準確頻率波形
SS_CK‧‧‧穩定時脈
SS_PCLK‧‧‧第一頻率信號
SS_RCLK‧‧‧第二頻率信號
SS_RX‧‧‧USB輸入信號
SS_TX‧‧‧USB輸出信號
第1圖為本發明實施例之一種無振盪晶體USB3.0時脈產生裝置方塊圖；第2圖為使用本發明之一種USB3.0時脈產生裝置之一種無振盪晶體USB3.0裝置實施例方塊圖；及第3圖為本發明實施例之一種USB3.0時脈產生裝置之產生時脈步驟流程圖。
如第1圖所示，為一種無振盪晶體USB3.0時脈產生裝置100方塊圖，圖中之USB3.0時脈產生裝置100即為取代時下USB裝置中之石英振盪晶體。其中，USB3.0時脈產生裝置100包括：一振盪電路單元10、一數值預設電路20、一差和調變電路30及一除頻電路單元40。
如第1圖所示，振盪電路單元10係用以輸出一基本頻率波形REFI。振盪電路單元10可以為一環式振盪器電路(ROSC ring oscillator circuit)，或者是電感電容式振盪器電路(LCOSC， inductor-capacitor oscillator circuit)，或是任何可以輸出穩定的使用頻率信號波形之振盪器電路。
如第1圖所示，數值預設電路20，係用以輸出一PRE_N。數值預設電路20可以是一種可程式化的數值產生電路，或者是一個純粹硬體線路組成的數值產生電路。
如第1圖所示，差和調變電路30，則係用以自數值預設電路20輸入一預設數值PRE_N，又輸入一誤差信號ERR_N，並在對誤差信號ERR_N及預設數值PRE_N進行差和運算(Delta-Sigma Calculation)後，輸出一除數DIV_N。
如第1圖所示，除頻電路單元40，係用以自差和調變電路30輸入除數DIV_N，及自振盪電路單元10輸入基本頻率波形REFI，並在將基本頻率波形REFI依照除數DIV_N之大小進行除頻(frequency dividing)後，輸出一準確頻率波形REFO。
如第2圖所示為使用本發明之一種USB3.0時脈產生裝置100之一種無振盪晶體USB3.0裝置實施例圖。如第2圖所示，USB3.0時脈產生裝置100，可進一步包括一USB3.0超高速鎖相迴路50、一USB3.0超高速實體層60及一頻率計數器70，其中USB3.0超高速鎖相迴路50係分別與USB3.0超高速實體層60、頻率計數器70及除頻電路單元40信號相連結，且頻率計數器70又分別與USB3.0超高速實體層60及差和調變電路30信號相連結。
如第2圖所示，USB3.0超高速鎖相迴路50為一電路結構，用以自除頻電路單元40輸入準確頻率波形REFO，並輸出一穩定時脈SS_CK及一第一頻率信號SS_PCLK。USB3.0超高速鎖相迴路50必須選擇為可提供USB3.0使用頻率範圍之鎖相迴 路。
如第2圖所示之USB3.0超高速實體層60為一電路結構，其係可用以在USB傳輸端輸出USB輸出信號SS_TX，及輸入USB輸入信號SS_RX，以執行資料之雙向傳輸。並可自USB3.0超高速鎖相迴路50輸入穩定時脈SS_CK，又USB3.0超高速實體層60係可輸出一個第二頻率信號SS_RCLK。
如第2圖所示，頻率計數器70係亦為一電路結構，用以自USB3.0超高速鎖相迴路50輸入第一頻率信號SS_PCLK，及自USB3.0超高速實體層60輸入第二頻率信號SS_RCLK，並在對第一頻率信號SS_PCLK及第二頻率信號SS_RCLK進行差頻動作後，輸出第一頻率信號SS_PCLK及第二頻率信號SS_RCLK間之誤差信號ERR_N。
如第3圖所示，為本發明之一種USB3.0時脈產生裝置100之產生時脈步驟流程200實施例圖，USB3.0時脈產生裝置100之產生時脈步驟流程200包括：啟動振盪電路單元、除頻電路單元、差和調變電路(step 210)，啟動數值預設電路並將預設數值輸入差和調變電路(step 220)，啟動USB3.0超高速鎖相迴路(step 230)，等待第一頻率信號穩定並將穩定時脈輸出至USB3.0超高速實體層(step 240)，等待至USB輸入信號進入5Gbps模式(step 250)，產生穩定的第二頻率信號(step 260)，頻率計數器執行第一頻率信號及第二頻率信號差頻並輸出誤差信號(step 270)，將誤差信號輸入差和調變電路(step 280)，差和調變電路及除頻電路單元共同微調準確頻率波形(step 290)，等待至第一頻率信號穩定(step 295)，以及跳回至step 270(step 299)，並繼續執行。
如第1圖至第3圖所示，為了使如第1圖至第2圖所示之電路能穩定輸出穩定時脈SS_CK，振盪電路單元10、除頻電路單元40及差和調變電路30必須首先啟動(執行step 210)，接著啟動數值預設電路20並將預設數值PRE_N輸入差和調變電路30(執行step 220)。
同樣如第3圖所示，接著便啟動USB3.0超高速鎖相迴路(執行step 230)，等待第一頻率信號SS_PCLK穩定並將穩定時脈SS_CK輸出至USB3.0超高速實體層60(執行step 240)。在等待至USB輸入信號SS_RX進入5Gbps模式(執行step 250)後，由USB3.0超高速實體層60處理及讀取5Gbps(Giga-bit-per-second)的USB輸入信號SS_RX，並進行產生穩定的第二頻率信號SS_RCLK(執行step 260)。
再如第3圖所示，接著便重複進行下列步驟：頻率計數器70執行第一頻率信號SS_PCLK及第二頻率信號SS_RCLK差頻並輸出誤差信號ERR_N(執行step 270)，將誤差信號ERR_N輸入差和調變電路30(執行step 280)，差和調變電路30及除頻電路單元40共同微調準確頻率波形REFO(執行step 290)，等待至第一頻率信號SS_PCLK穩定(執行step 295)，跳回至step 270並繼續執行(執行step 299)等步驟，以進行對穩定時脈SS_CK及第一頻率信號SS_PCLK的微調，最後使第一頻率信號SS_PCLK及第二頻率信號SS_RCLK之頻率完全相同，以達到並符合USB3.0規範對資料傳輸之時脈頻率的要求。
為使熟習該技術者能更瞭解本發明之內容，茲舉一實施範例如下：
1.將基本頻率波形REFI之頻率設定為318.15MHz，並將預設數值PRE_N設定為10又1/2，又將USB3.0超高速鎖相迴路50中的相乘參數設定為8又1/3。請參考第2圖，由於電路剛啟動，並無誤差信號ERR_N輸入，由於差和調變電路30輸出之除數DIV_N的值等於預設數值PRE_N減去誤差信號ERR_N，此時除數DIV_N便等於10又1/2，而且因為除頻電路單元40輸出的準確頻率波形REFO為基本頻率波形REFI除以除數DIV_N，因此準確頻率波形REFO的頻率成為318.15MHz除以10又1/2，等於30.3MHz。又USB3.0超高速鎖相迴路50係將準確頻率波形REFO乘以相乘參數來得到第一頻率信號SS_PCLK，因此第一頻率信號SS_PCLK成為30.3MHz乘以8又1/3，等於252.5MHz。
2.由於USB3.0規範訂定USB輸入信號SS_RX的資料速度為5Gbps，因此由USB3.0超高速實體層60輸出之第二頻率信號SS_RCLK固定在頻率為250MHz。
3.頻率計數器70比較第一頻率信號SS_PCLK及第二頻率信號SS_RCLK，並求得其差頻並進行運算後輸出誤差信號ERR_N之值為21/200。
4.接著差和調變電路30對誤差信號ERR_N及預設數值PRE_N進行差和運算並且輸出除數DIV_N，此時除數DIV_N之值為10又121/200。
5.除頻電路單元40輸出的準確頻率波形REFO的頻率便成為318.15MHz除以10又121/200，等於30MHz。
6.最後，USB3.0超高速鎖相迴路50將準確頻率波 形REFO的頻率30MHz乘以相乘參數8又1/3而得到新的第一頻率信號SS_PCLK，此時第一頻率信號SS_PCLK的頻率成為30MHz乘以8又1/3，等於250MHz。於是第一頻率信號SS_PCLK的頻率便等於第二頻率信號SS_RCLK的頻率，正確的時脈信號便由此產生。
惟上述各實施例係用以說明本發明之特點，其目的在使熟習該技術者能瞭解本發明之內容並據以實施，而非限定本發明之專利範圍，故凡其他未脫離本發明所揭示之精神而完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
100‧‧‧無振盪晶體USB3.0時脈產生裝置
10‧‧‧振盪電路單元
20‧‧‧數值預設電路
30‧‧‧差和調變電路
40‧‧‧除頻電路單元
50‧‧‧USB3.0超高速鎖相迴路
60‧‧‧USB3.0超高速實體層
70‧‧‧頻率計數器

Claims (7)

  1. 一種無振盪晶體USB3.0時脈產生裝置，包括：一振盪電路單元，係輸出一基本頻率波形；一數值預設電路，係輸出一預設數值；一差和調變電路，係輸入一誤差信號及該預設數值，並輸出一除數；以及-除頻電路單元，係輸入該除數及該基本頻率波形，並輸出一準確頻率波形。
  2. 如申請專利範圍第1項所述之USB3.0時脈產生裝置，進一步包括一USB3.0超高速鎖相迴路、一USB3.0超高速實體層及一頻率計數器，其中該USB3.0超高速鎖相迴路係分別與該USB3.0超高速實體層、該頻率計數器及該除頻電路單元信號相連結，且該頻率計數器又分別與該USB3.0超高速實體層及該差和調變電路信號相連結。
  3. 如申請專利範圍第2項所述之USB3.0時脈產生裝置，其中該USB3.0超高速鎖相迴路為一電路結構，係輸入該準確頻率波形，並輸出一穩定時脈及一第一頻率信號。
  4. 如申請專利範圍第2項所述之USB3.0時脈產生裝置，其中該USB3.0超高速實體層為一電路結構，係輸出USB輸出信號及輸入USB輸入信號，並輸入該穩定時脈且輸出一第二頻率信號。
  5. 如申請專利範圍第2項所述之USB3.0時脈產生裝置，其中該頻率計數器為一電路結構，係輸入該第一頻率信號及該第二頻率信號，並輸出該誤差信號。
  6. 如申請專利範圍第1項或第2項所述之USB3.0時脈產生裝置，其中該振盪電路單元為一環式振盪器電路(ring oscillator circuit,ROSC)。
  7. 如申請專利範圍第1項或第2項所述之USB3.0時脈產生裝置，其中該振盪電路單元為一電感電容式振盪器電路(inductor-capacitor oscillator circuit,LC_OSC)。
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