TW201317738A - 時脈頻率調整電路及其時脈頻率調整方法 - Google Patents

時脈頻率調整電路及其時脈頻率調整方法 Download PDF

Info

Publication number
TW201317738A
TW201317738A TW100138623A TW100138623A TW201317738A TW 201317738 A TW201317738 A TW 201317738A TW 100138623 A TW100138623 A TW 100138623A TW 100138623 A TW100138623 A TW 100138623A TW 201317738 A TW201317738 A TW 201317738A
Authority
TW
Taiwan
Prior art keywords
clock
signal
clock frequency
frequency
count value
Prior art date
Application number
TW100138623A
Other languages
English (en)
Inventor
Hsiang-Sheng Liu
Kun-Chih Chang
Ching-Chih Chen
Chih-Pin Sun
Original Assignee
Pixart Imaging Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pixart Imaging Inc filed Critical Pixart Imaging Inc
Priority to TW100138623A priority Critical patent/TW201317738A/zh
Publication of TW201317738A publication Critical patent/TW201317738A/zh

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一種時脈頻率調整方法，包含下列步驟：計算外部信號中SOF信號或EOP信號與本地信號間之一相位差；根據一本地振盪器之一時脈頻率對該相位差計數一計數值；以及根據該計數值調整該時脈頻率。本發明另提供一種時脈頻率調整電路。

Description

時脈頻率調整電路及其時脈頻率調整方法
本發明係關於一種時脈頻率調整電路及其時脈頻率調整方法，特別係關於一種自動調整USB裝置中本地振盪器之時脈頻率調整電路及其時脈頻率調整方法。
一個通用串列匯流排(USB)系統係由一USB主機(host)以及一USB裝置(device)透過一USB介面(interface)連結所組成，其中USB主機與USB裝置間之資料傳輸率須滿足一資料傳輸規範，例如於高速(high speed)裝置中，資料傳輸率必須介於480MHz的±0.05%之間；全速(full speed)裝置中，資料傳輸率必須介於12MHz的±0.25%之間；而於低速(low speed)裝置中，資料傳輸率則必須介於1.5MHz的±1.5%之間。目前用以控制USB裝置中本地振盪器(local oscillator)之時脈頻率準確度以符合上述規範的一種方式，係另外設置一石英振盪器(crystal oscillator)以增加時脈頻率之準確度。然而，使用石英振盪器之晶片中，必須增設1~2個接腳(PIN)用以連接石英振盪器，因而具有成本較高的問題。
一種習知振盪器鎖頻電路，如美國專利第6,297,705號所揭示之「將振盪器鎖定於資料流之電路(Circuit for Locking an Oscillator to a Data Stream)」，其係利用一計數器比較一數位控制振盪器之輸出頻率以及USB裝置之頻率，並根據該比較結果進行數位控制振盪器輸出頻率之粗調及微調，直到與USB裝置之頻率同步為止。然而，該電路必須利用一整個封包信號進行頻率調整，因此需要較長之頻率調整時間。
另一種習知適用於低速USB介面連接系統之調整振盪器之方法，如美國專利第7,127,628號專利所揭示之「可自動調整振盪器之方法(Method for Automatically Regulating an Oscillator)」，該方法包含：(a)於USB介面中提供一壓控振盪器用以對USB裝置產生一可控制振盪信號；(b)回饋該可控制振盪信號至一頻率比較單元，其係用以比較可控制振盪信號與USB介面中之Keep Alive Strobe信號；(c)將頻率比較單元所輸出之信號輸入至一頻率調整單元，以根據該頻率比較單元所回饋之信號調整電壓以改變可控制振盪信號之頻率；(d)重複步驟(b)與(c)之動作，使可控制振盪信號與USB介面中之Keep Alive Strobe信號同步，藉以快速達到USB介面與USB裝置間之資料傳輸同步。然而此方法僅限定於低速USB介面之連接系統。
當一USB裝置連接至USB介面時，USB裝置會收到USB差動信號，該差動信號首先具有一個USB重置信號(reset)。在該重置信號之後的每一個訊框(frame)時間內，例如1毫秒(ms)，不論是否進行資料傳輸，USB裝置均會持續收到Keep Alive信號(低速裝置)或SOF(start of frame)信號(全速裝置)；高速裝置則於每125微秒(μs)會收到SOF信號。本發明即利用此持續信號，另提出一種自動調整本地振盪器之時脈頻率調整電路及其時脈頻率調整方法，以有效降低成本、簡化系統應用電路以及縮小電路板尺寸。
本發明之一目的在提供一種自動調整時脈頻率之方法及時脈頻率調整電路，其於USB裝置之控制晶片內設置頻率可調之一時脈產生器，並根據USB介面之Keep Alive信號或SOF信號調整該時脈產生器之時脈信號頻率，以有效增加時脈頻率之精確度。
本發明另一目的在提供一種自動調整時脈頻率之方法及時脈頻率調整電路，其僅需於USB裝置之控制晶片內設置一頻率可調之時脈產生器，且不需使用石英震盪器，藉以降低成本、簡化系統應用電路以及縮小電路板尺寸。
本發明另一目的在提供一種時脈頻率調整電路及其時脈頻率調整方法，其於USB裝置之控制晶片內設置時脈頻率可調之一時脈產生器，並根據USB主機輸出的資料流中SOF信號或EOP信號與USB裝置的本地信號間之一相位差調整該時脈產生器之該時脈頻率，以有效增加該時脈頻率之精確度。
本發明另一目的在提供一種同時適用於低速、全速及高速USB介面之時脈頻率調整電路及其時脈頻率調整方法。
為達上述目的，本發明提供一種時脈頻率調整電路，包含一時脈產生電路、一資料接收器及一校正單元。該時脈產生電路輸出一時脈信號及一本地信號。該資料接收器接收一USB資料流並輸出一主機信號，其中該主機信號包含SOF信號或EOP信號。該校正單元接收該主機信號及該本地信號，根據該時脈信號計數該主機信號與該本地信號之一相位差之一計數值，並根據該計數值調整該時脈信號。
根據本發明之另一特點，本發明另提供一種時脈頻率調整電路之時脈頻率調整方法。該時脈頻率調整電路包含一時脈產生電路、一校正單元及一資料接收器。該時脈頻率調整方法包含下列步驟：以該資料接收器接收一USB資料流並產生一主機信號；以該時脈產生電路產生一本地信號及一時脈信號；以該校正單元接收該本地信號及該主機信號以計算一相位差，並根據該時脈信號計數該相位差之一計數值；以及根據該計數值調整該時脈信號之一時脈頻率。
根據本發明之另一特點，本發明另提供一種時脈頻率調整電路之時脈頻率調整方法。該時脈頻率調整電路包含一時脈產生器、一除頻器、一相位延遲器、一相位偵測器、一控制電路及一資料接收器。該時脈頻率調整方法包含下列步驟：以該資料接收器接收一USB資料流並產生一主機信號；以該時脈產生器產生一可調時脈信號；以該除頻器對該可調時脈信號除頻以產生一除頻後信號；以該相位延遲器對該除頻後信號進行一預設相位的延遲以產生一本地信號；以該相位偵測器接收該主機信號及該本地信號以計算一相位差；及以該控制電路接收該相位差，根據該可調時脈信號計數該相位差之一計數值，並根據該計數值控制該時脈產生器。
本發明之時脈頻率調整電路及其時脈頻率調整方法係基於USB主機輸出的EOP信號或SOF信號進行時脈頻率之調整。該EOP信號及SOF信號具有極小的誤差，因而可用作為USB裝置內建之時脈產生器之時脈頻率調整依據。藉此，本發明不需另外於USB裝置中設置一石英振盪器，可有效降低成本。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯，下文將配合所附圖示，作詳細說明如下。於本發明之說明中，相同之構件係以相同之符號表示，於此合先敘明。
請參照第1圖所示，其顯示本發明實施例之USB裝置連接上USB系統時之差動信號時序圖，包括一USB正差動信號D+以及一USB負差動信號D-。於連接初期，例如圖中時間t1~t2之期間，USB裝置會收到來自USB介面之USB重置(reset)信號。接著，每經過一個訊框時間(frame interval time)，亦即1毫秒(ms)，例如圖中之t2~t3、t3~t4…之期間，不論是否進行資料傳輸，USB裝置均會持續收到來自USB介面之Keep Alive信號(低速裝置之EOP信號)或SOF信號(全速裝置)；高速裝置則於每125微秒會收到SOF信號，本發明即利用此信號作為調整USB裝置中之時脈產生器之參考信號。
請參照第2圖所示，其顯示本發明第一實施例之時脈產生器之時脈頻率調整電路10之方塊圖，其中該時脈頻率調整電路10適用於一USB裝置。該時脈頻率調整電路10包含一時脈產生器11及一校正單元12。該時脈產生器11係用以產生一頻率可調之時脈信號CLK，並具有一輸出端11a及一輸入端11b。該時脈產生器11例如可為一RC振盪器，但並不限於此。
請再參照第1及2圖所示，該校正單元12係用以輸出一控制信號S以調整該時脈產生器11所產生之時脈信號CLK頻率，並包含一第一輸入端12a、一第二輸入端12b及一信號輸出端12c。該第一輸入端12a接收該時脈產生器11所產生之時脈信號CLK之回饋信號；該第二輸入端12b接收來自USB系統之USB差動信號。該校正單元12根據該USB差動信號之每一個訊框時間，例如t2~t3、t3~t4…，對該時脈信號CLK進行計數，並根據該計數結果產生該控制信號S以相對調整該時脈產生器11所產生之時脈信號CLK頻率。該控制信號S例如可為一數位信號，當該時脈產生器11為一RC振盪器時，該控制信號S可改變該時脈產生器11中之R值、C值或同時改變RC值。
於一種實施例中，假設USB裝置為一全速裝置，則根據USB系統之資料傳輸規範，該時脈信號CLK之頻率例如為6百萬赫茲(MHz)，且USB差動信號中每兩個SOF(start of frame)信號間之訊框時間為1毫秒(ms)，則可設定一預設計數值為[1ms/(1/6MHz)]=6000；且該時脈信號CLK頻率之可容許誤差範圍為±0.25%，亦即該校正單元12根據該USB差動信號之每一個訊框時間對該時脈信號CLK進行計數所求得之預設計數值應介於5985與6015之間。由於受到製程及操作環境之影響，該時脈產生器11所產生之時脈信號CLK並非固定為6MHz，當該校正單元12根據該USB差動信號之每一個訊框時間對該時脈信號CLK進行計數所得之計數值低於5985時，表示該時脈信號CLK頻率太低，該校正單元12則產生該控制信號S以提高該時脈產生器11所產生之時脈信號CLK頻率；反之，當所得之計數值高於6015時，表示該時脈信號CLK頻率太高，該校正單元12則產生該控制信號S以降低該時脈產生器11所產生之時脈信號CLK頻率。可以了解的是，該時脈信號CLK頻率並不限定為6MHz，其亦可為6MHz之整數倍，例如12MHz、18MHz、24MHz…，且預設計數值可根據不同之時脈信號頻率設定。
此外，當USB裝置為一低速裝置，則根據USB系統之資料傳輸規範，該時脈信號CLK頻率例如為1.5MHz，且USB差動信號中每兩個Keep Alive信號間之訊框時間同樣為1毫秒，並可設定一預設計數值為1500；且該時脈信號CLK之可容許誤差範圍為±1.5%，亦即該校正單元12根據該USB差動信號之每一個訊框時間對該時脈信號CLK進行計數所求得之預設計數值範圍為1477.5與1522.5。該校正單元12同樣判斷該計數值是否超出該預設計數值範圍，並據以產生該控制信號S以相對調整該時脈產生器11之時脈信號CLK頻率。
請參照第2及3圖所示，第3圖顯示本發明第一實施例之時脈頻率調整方法之流程圖。首先，該時脈產生器11由該輸出端11a輸出一頻率可調之時脈信號CLK，且該時脈信號CLK經由該校正單元12之第一輸入端12a回饋至該校正單元12。同時，該校正單元12經由該第二輸入端12b接收來自USB介面之USB差動信號。接著，該校正單元12根據該USB差動信號之每一個訊框時間對該時脈信號CLK進行計數，並求得一計數值(步驟121)。該校正單元12判斷該計數值是否大於一第一門檻值，例如全速裝置中為6015(步驟122)，當該計數值大於該第一門檻值時，該校正單元12則產生一控制信號S至該時脈產生器11以降低其所產生之時脈信號CLK頻率(步驟123)；否則接著判斷該計數值是否小於一第二門檻值，例如全速裝置中為5985(步驟124)，當該計數值小於該第二門檻值時，該校正單元12則產生一控制信號S至該時脈產生器11以提高其所產生之時脈信號CLK頻率(步驟125)；否則維持該時脈產生器11所產生之時脈信號CLK頻率(步驟126)。接著回到步驟121以反覆進行該時脈信號CLK之計數，且當該時脈信號CLK頻率發生漂移時立即進行調整，以維持該時脈產生器11所產生之時脈信號CLK頻率之精準度。可以了解的是，步驟122及123與步驟124及125之順序可以相反。
請參照第4所示，其顯示本發明第二實施例之時脈頻率調整電路10'之方塊圖，其包含一資料接收器13、一校正單元12'及一時脈產生電路11'。該資料接收器13接收一外部信號，例如來自USB主機之一資料流，並輸出一主機信號SH，其包含該資料流之訊框起始(SOF)信號或EOP(end of packet)信號；亦即，該資料接收器13用以從該資料流中擷取出SOF信號或EOP信號。
該校正單元12'包含一相位偵測器121'及一控制電路122'，並具有一第一輸入端12a'、一第二輸入端12b'及一信號輸出端12c'。該相位偵測器121'從該第二輸入端12b'接收來自該資料接收器13之主機信號SH並從該第一輸入端12a'接收來自該時脈產生電路11'之本地信號SL，計算並輸出該主機信號SH與該本地信號SL之一相位差ΔPhi。該控制電路122'接收該相位差ΔPhi，並從該第一輸入端12a'接收該時脈產生電路11'產生之一時脈信號CLK，根據該時脈信號CLK計數ΔPhi之一計數值，並根據該計數值從該信號輸出端12c'輸出一控制信號S以調整該時脈產生電路11'產生之時脈信號CLK之時脈頻率。
該時脈產生電路11'係作為一USB裝置之本地振盪電路，其包含一時脈產生器，較佳為一可程式化振盪器(programmable oscillator)以產生該時脈信號CLK。該時脈產生電路11'可根據所接收之控制信號S調整該時脈信號CLK之時脈頻率。該時脈產生電路11'並回饋該時脈信號CLK至該控制電路122'及輸出該本地信號SL至該相位偵測器121'。該本地信號SL之頻率遠低於該時脈信號CLK之時脈頻率；一種實施例中，該本地信號SL例如可為該時脈信號CLK經除頻並延遲相位後之一信號，其中除頻的除數可根據該時脈信號CLK之時脈頻率及該資料流所決定。
請參照第5所示，其顯示第4圖之該相位偵測器121'所接收之該主機信號SH及該本地信號SL之時序圖，其中該主機信號SH及該本地信號SL間具有該相位差ΔPhi(e.g. ΔPh1~ΔPh3)。必須說明的是，雖然第5圖中該相位差ΔPhi顯示為該主機信號SH之SOF信號(e.g. SOF1~SOF3)與該本地信號SL之脈衝(e.g. SL1~SL3)升緣間之相位差，但本發明並不限於此。該相位差ΔPhi亦可為該主機信號SH之SOF信號與該本地信號SL之脈衝降緣或其他脈衝位置間之相位差。此外，可以了解的是，於低速裝置中該主機信號SH則包含EOP信號。
綜而言之，本實施例之時脈頻率調整電路10'係透過該資料接收器13擷取外部資料流中之一主機信號SH，例如SOF信號或EOP信號；該校正單元12'則計算該主機信號SH與一本地信號SL間之一相位差ΔPhi，並根據該時脈產生電路11'所輸出之目前時脈信號CLK來計數該相位差ΔPhi之一計數值，並根據該計數值輸出一控制信號S以調整或維持該時脈產生電路11'之時脈頻率；其中，當該本地信號SL與該主機信號SH之頻率大致相同(即該相位差ΔPhi介於一預設範圍)時，該時脈產生電路11'輸出固定之時脈信號CLK；然而，當該本地信號SL與該主機信號SH之相位差ΔPhi超出一預設範圍時(例如低速USB介面為±1.5%，全速USB介面為±0.25%，高速USB介面為±0.05%)，該校正單元12'控制該時脈產生電路11'調整該時脈信號CLK之時脈頻率。
請參照第6圖所示，其顯示本發明第二實施例之時脈頻率調整電路10'之另一方塊示意圖。第6圖顯示出第4圖之時脈產生電路11'所包含之其他構件；亦即，該時脈產生電路11'另包含一時脈產生器11、一除頻器111'及一相位延遲器112'。該時脈產生器11作為一USB裝置之本地振盪器，用以產生該時脈信號CLK。該時脈信號CLK則做為該USB裝置之本地時脈信號並同時被回饋至該校正單元12'之控制電路122'。該除頻器111'用以將該時脈信號CLK除頻至大致與該主機信號SH之SOF信號或EOP信號具有相同頻率。該相位延遲器112'將一除頻後信號SL '延遲一預設相位後成為該本地信號SL以輸入至該校正單元12'之相位偵測器121'。該資料接收器13另輸出該主機信號SH至該相位延遲器112'以致能該本地信號SL的輸出，該預設相位為系統所預設。另一實施例中，該除頻器111'及該相位延遲器112'可不包含於該時脈產生電路11'中。
請同時參照第6及7圖所示，第7圖顯示本發明第二實施例之時脈頻率調整電路10'之時脈頻率調整方法之運作流程圖。本實施例之時脈頻率調整方法中，該控制電路122'接收該主機信號SH與該本地信號SL間之一相位差ΔPhi，並根據該時脈信號CLK之目前時脈頻率對該相位差ΔPhi計數一計數值(步驟S21)；接著，該控制電路122'判斷該計數值是否大於一第三門檻值TH3(步驟S22)；當該計數值大於該第三門檻值TH3，則表示該時脈產生器11之時脈頻率太慢，因此該控制電路122'輸出該控制信號S以控制該時脈產生器11調升該時脈信號CLK之時脈頻率(步驟S221)；若否，該控制電路122'接著判斷該計數值是否小於一第四門檻值TH4(步驟S23)。當該計數值小於該第四門檻值TH4，則表示該時脈產生器11之時脈頻率太快，因此該控制電路122'輸出該控制信號S以控制該時脈產生器11調降該時脈信號CLK之時脈頻率(步驟S231)；若否，表示該時脈產生器11之時脈頻率介於一預設範圍，該控制電路122'則輸出該控制信號S以維持該時脈信號CLK之時脈頻率(步驟S24)。必須說明的是，該控制電路122'控制該時脈產生器11調升及調降時脈頻率之頻率步階(frequency step)係根據實際應用決定，並無特別限制。此外，步驟S22、S221及步驟S23、S231之執行順序亦不限定為第7圖中所揭示者，例如其順序亦可相反。本實施例中，該第三門檻值TH3係大於該第四門檻值TH4。
以下舉出一實施例說明本發明之時脈頻率調整方法，且此處以一高速USB介面為例來進行說明。於高速USB介面中，該時脈產生器11輸出之初始時脈信號CLK例如位於48MHz附近(此處另其為f1)，本發明之時脈頻率調整方法則在將該時脈信號CLK之一初始時脈頻率(即f1)校正為大致等於48MHz；經該除頻器111'除頻後之除頻後信號SL '則為1k附近(例如為f1/n)，其中n為除頻之除數；例如，若該資料接收器13輸出之主機信號SH為1k，除數n此處則為48000。該第三門檻值及第四門檻值則分別可為48MHz±0.05%×48MHz。可以了解的是，該時脈信號CLK之時脈頻率、除數n及門檻值係根據不同應用決定，並不限於上述數值。
請同時參照第5至7圖，當該相位延遲器112'接收到第一個SOF信號時(例如偵測到SOF1升緣)，則根據該時脈信號CLK之目前時脈頻率(即f1)延遲一預設計數值(例如24000個計數)以輸出該本地信號SL至該相位偵測器121'，亦即SOF1亦可用以致能SL1的輸出。該相位偵測器121'則計算SOF1與該本地信號SL第一個脈衝SL1之相位差ΔPh1，並將該相位差ΔPh1傳送至該控制電路122'，此時該相位差ΔPh1係作為一參考相位差。
該控制電路122'根據該時脈信號CLK之目前時脈頻率(即f1)對該相位差ΔPh1計數一計數值(步驟S21)，此時計數值為24000，係介於該第三門檻值TH3與該第四門檻值TH4間，因此該控制電路122'不調整該時脈產生器11目前時脈頻率f1(步驟S24)，因此該時脈產生電路11'持續以頻率f1/n輸出本地信號SL。此實施例中，時脈產生器11之時脈頻率的允許誤差應介±0.05%內，亦即該第三門檻值TH3=24012而該第四門檻值TH4=23088。
接著，該相位偵測器121'接收到第二個SOF信號(例如SOF2)及該本地信號SL之下一個脈衝SL2並計算出一相位差ΔPh2，並將該相位差ΔPh2傳送至該控制電路122'。該控制電路122'根據該時脈信號CLK之目前時脈頻率(即f1)對該相位差ΔPh2計數一計數值(步驟S21)，並比較該計數值與該第三門檻值TH3及該第四門檻值TH4。
當該計數值仍介於該第三門檻值TH3與該第四門檻值TH4間時，該控制電路122'仍不調整該時脈產生器11之目前時脈頻率f1(步驟S24)，因此該時脈產生電路11'持續以頻率f1/n輸出本地信號SL。接著回到步驟S21，亦即該控制電路122'仍根據該時脈信號CLK之目前時脈頻率(即f1)對下一個相位差ΔPh3計數一計數值，並根據該計數值決定是否調整該時脈產生器11之目前時脈頻率f1。
此外，當該計數值大於該第三門檻值TH3時(步驟S22)，該控制電路122'則控制該時脈產生器11調升其時脈信號CLK之時脈頻率為f2(步驟S221)，此時該時脈產生電路11'改以頻率f2/n輸出本地信號SL。當該相位延遲器112'接收到下一個SOF信號時(例如偵測到SOF3升緣)，則根據該時脈信號CLK之目前時脈頻率(即f2)延遲一預設計數值(例如24000個計數)以輸出該本地信號SL至該相位偵測器121'。該相位偵測器121'則計算SOF3與該本地信號SL下一個脈衝SL3之相位差ΔPh3並傳送該相位差ΔPh3至該控制電路122'，此時該相位差ΔPh3係作為一個新的參考相位差。程序接著回到步驟S21根據後續主機信號SH之SOF信號與本地信號SL間之相位差調整該時脈產生器11之目前時脈頻率f2。
此外，當該計數值小於該第四門檻值TH4時(步驟S23)，該控制電路122'則控制該時脈產生器11調降其時脈信號CLK之時脈頻率為f3(步驟S231)，此時該時脈產生電路11'改以頻率f3/n輸出本地信號SL。當該相位延遲器112'接收到下一個SOF信號時(例如偵測到SOF3升緣)，則根據該時脈信號CLK之目前時脈頻率(即f3)延遲一預設計數值(例如24000個計數)以輸出該本地信號SL至該相位偵測器121'。該相位偵測器121'則計算SOF3與該本地信號SL下一個脈衝SL3之相位差ΔPh3並傳送該相位差ΔPh3至該控制電路122'，此時該相位差ΔPh3係作為一個新的參考相位差。程序接著回到步驟S21根據後續主機信號SH之SOF信號與本地信號SL間之相位差調整該時脈產生器11之目前時脈頻率f3。
如上所述，習知技術中，由於透過於USB裝置之晶片中設置石英振盪器以增加振盪頻率精確度之方式，會增加成本以及應用電路的複雜度。本發明僅透過於USB裝置之晶片中設置一頻率可調之時脈產生器，並以USB差動信號之EOP信號或SOF信號為基準，動態地調整時脈產生器所產生之時脈信號頻率，藉以增加頻率精確性並降低成本。
雖然本發明已以前述實施例揭示，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與修改。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、10'．．．時脈頻率調整電路
11．．．時脈產生器
11a．．．時脈產生器之輸出端
11b．．．時脈產生器之輸入端
12、12'．．．校正單元
12a、12a'．．．第一輸入端
12b、12b'．．．第二輸入端
12c、12c'．．．信號輸出端
CLK．．．時脈信號
S．．．控制信號
121~126、S21~S24．．．步驟
ΔPhi．．．相位差
11'．．．時脈產生電路
111'．．．除頻器
112'．．．相位延遲器
121'．．．相位偵測器
122'．．．控制電路
13．．．資料接收器
SH．．．主機信號
SL．．．本地信號
第1圖：USB裝置連接上USB系統時之差動信號時脈圖。
第2圖：本發明第一實施例之時脈頻率調整電路之方塊圖。
第3圖：本發明第一實施例之時脈頻率調整方法之運作流程圖。
第4圖：本發明第二實施例之時脈頻率調整電路之方塊圖。
第5圖：第4圖之相位偵測器所接收之外部信號及本地信號之時序圖。
第6圖：本發明第二實施例之時脈頻率調整電路之另一方塊圖。
第7圖：本發明第二實施例之時脈頻率調整方法之運作流程圖。
S21~S24．．．步驟
11．．．時脈產生器

Claims (20)

  1. 一種時脈頻率調整電路，包含：一時脈產生電路，輸出一時脈信號及一本地信號；一資料接收器，接收一USB資料流並輸出一主機信號，該主機信號包含SOF信號或EOP信號；以及一校正單元，接收該主機信號及該本地信號，根據該時脈信號計數該主機信號與該本地信號之一相位差之一計數值，並根據該計數值調整該時脈信號。
  2. 根據申請專利範圍第1項之時脈頻率調整電路，其中該校正單元另判斷該計數值是否介於一預設範圍據以調整或維持該時脈信號之一時脈頻率。
  3. 根據申請專利範圍第2項之時脈頻率調整電路，其中，當該校正單元判斷該計數值大於一第三門檻值，調升該時脈頻率；當該校正單元判斷該計數值小於一第四門檻值，調降該時脈頻率；及當該校正單元判斷該計數值介於該第三門檻值與該第四門檻值間，維持該時脈頻率；其中該第三門檻值大於該第四門檻值。
  4. 根據申請專利範圍第1項之時脈頻率調整電路，其中該本地信號為該時脈信號經除頻並延遲相位後之一信號。
  5. 根據申請專利範圍第1項之時脈頻率調整電路，其中該時脈產生電路另包含一時脈產生器、一除頻器及一相位延遲器；該時脈產生器產生該時脈信號並回饋該時脈信號至該校正單元；該除頻器對該時脈信號除頻以產生一除頻後信號；該相位延遲器延遲該除頻後信號以輸出該本地信號至該校正單元。
  6. 根據申請專利範圍第1項之時脈頻率調整電路，其中該時脈產生電路另從該資料接收器接收該主機信號以致能該本地信號之輸出。
  7. 根據申請專利範圍第1項之時脈頻率調整電路，其中該校正單元另包含一相位偵測器及一控制電路；該相位偵測器接收該主機信號及該本地信號並輸出該相位差；該控制電路根據該時脈信號計數該相位差之該計數值，並根據該計數值調整該時脈信號。
  8. 根據申請專利範圍第7項之時脈頻率調整電路，其中該時脈產生電路另包含一時脈產生器、一除頻器及一相位延遲器；該時脈產生器產生該時脈信號並回饋該時脈信號至該控制電路；該除頻器對該時脈信號除頻以產生一除頻後信號；該相位延遲器延遲該除頻後信號以輸出該本地信號至該相位偵測器。
  9. 一種時脈頻率調整電路之時脈頻率調整方法，該時脈頻率調整電路包含一時脈產生電路、一校正單元及一資料接收器，該時脈頻率調整方法包含下列步驟：以該資料接收器接收一USB資料流並產生一主機信號；以該時脈產生電路產生一本地信號及一時脈信號；以該校正單元接收該本地信號及該主機信號以計算一相位差，並根據該時脈信號計數該相位差之一計數值；以及根據該計數值調整該時脈信號之一時脈頻率。
  10. 根據申請專利範圍第9項之時脈頻率調整方法，其中該根據該計數值調整該時脈信號之一時脈頻率之步驟另包含：判斷該計數值是否介於一預設範圍據以調整或維持該時脈信號之該時脈頻率。
  11. 根據申請專利範圍第10項之時脈頻率調整方法，另包含下列步驟：當該計數值大於一第三門檻值，調升該時脈頻率；當該計數值小於一第四門檻值，調降該時脈頻率；及當該計數值介於該第三門檻值與該第四門檻值間，維持該時脈頻率。
  12. 根據申請專利範圍第10項之時脈頻率調整方法，其中該預設範圍為一預設計數值±0.05%、±0.25%或±1.5%的該預設計數值。
  13. 根據申請專利範圍第9項之時脈頻率調整方法，另包含下列步驟：以該時脈產生電路對該時脈信號除頻以產生一除頻後信號；及以該時脈產生電路延遲該除頻後信號以產生該本地信號。
  14. 根據申請專利範圍第9項之時脈頻率調整方法，另包含下列步驟：以該時脈產生電路接收該主機信號以致能該時脈產生電路輸出該本地信號。
  15. 一種時脈頻率調整電路之時脈頻率調整方法，該時脈頻率調整電路包含一時脈產生器、一除頻器、一相位延遲器、一相位偵測器、一控制電路及一資料接收器，該時脈頻率調整方法包含下列步驟：以該資料接收器接收一USB資料流並產生一主機信號；＿以該時脈產生器產生一可調時脈信號；以該除頻器對該可調時脈信號除頻以產生一除頻後信號；以該相位延遲器對該除頻後信號進行一預設相位的延遲以產生一本地信號；以該相位偵測器接收該主機信號及該本地信號以計算一相位差；以及以該控制電路接收該相位差，根據該可調時脈信號計數該相位差之一計數值，並根據該計數值控制該時脈產生器。
  16. 根據申請專利範圍第15項之時脈頻率調整方法，另包含：以該相位延遲器從該資料接收器接收該主機信號以致能該本地信號之輸出。
  17. 根據申請專利範圍第15項之時脈頻率調整方法，其中該根據該計數值控制該時脈產生器之步驟中，該控制電路係判斷該計數值是否介於一預設範圍據以調整或維持該時脈產生器之一時脈頻率。
  18. 根據申請專利範圍第17項之時脈頻率調整方法，另包含下列步驟：當該計數值大於一第三門檻值，調升該時脈頻率；當該計數值小於一第四門檻值，調降該時脈頻率；及當該計數值介於該第三門檻值與該第四門檻值間，維持該時脈頻率；其中該第三門檻值大於該第四門檻值。
  19. 根據申請專利範圍第15項之時脈頻率調整方法，其中該預設相位由該時脈頻率振盪一預設計數值所決定。
  20. 根據申請專利範圍第15項之時脈頻率調整方法，其中該主機信號包含SOF信號或EOP信號。
TW100138623A 2011-10-25 2011-10-25 時脈頻率調整電路及其時脈頻率調整方法 TW201317738A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW100138623A TW201317738A (zh) 2011-10-25 2011-10-25 時脈頻率調整電路及其時脈頻率調整方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100138623A TW201317738A (zh) 2011-10-25 2011-10-25 時脈頻率調整電路及其時脈頻率調整方法

Publications (1)

Publication Number Publication Date
TW201317738A true TW201317738A (zh) 2013-05-01

Family

ID=48871903

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100138623A TW201317738A (zh) 2011-10-25 2011-10-25 時脈頻率調整電路及其時脈頻率調整方法

Country Status (1)

Country Link
TW (1) TW201317738A (zh)

Similar Documents

Publication Publication Date Title
TWI443970B (zh) 延遲鎖相迴路與延遲鎖相方法
US9355054B2 (en) Digital calibration-based skew cancellation for long-reach MIPI D-PHY serial links
US20120051479A1 (en) Clock frequency adjusting circuit and clock frequency adjusting method thereof
TWI530799B (zh) 應用於通用串列匯流排裝置的頻率校正方法及其相關的通用串列匯流排裝置
US10775833B2 (en) Meeting setup/hold times for a repetitive signal relative to a clock
TWI332763B (en) Usb device, frequency auto-locking device and frequency auto-locking method
US20190199364A1 (en) Apparatuses and methods for providing frequency divided clocks
EP2153523B1 (en) Frequency synchronization
US20090284298A1 (en) Method for automatically adjusting clock frequency and clock frequency adjusting circuit
US20130103969A1 (en) Clock generation device for usb device
TWI819529B (zh) 占空比校正裝置及占空比校正方法
EP1404020B1 (en) Phase-locked loop circuit reducing steady state phase error
CN103092256A (zh) 时钟频率调整电路及其时钟频率调整方法
CN104242921A (zh) 一种高频延迟锁相环及其时钟处理方法
US9363069B2 (en) Clock generating device and related synchronization method
CN101114179A (zh) 一种相位调整的方法及装置
TW201815071A (zh) 數位控制振盪器的頻率校正方法及其頻率校正裝置
US9246497B1 (en) Integrated circuit (IC) clocking techniques
TW201317738A (zh) 時脈頻率調整電路及其時脈頻率調整方法
TWI477129B (zh) 可調式振盪器之頻率調整方法
JP6064930B2 (ja) 電気・電子機器、回路、及び通信システム
US9690319B2 (en) Semiconductor device
US20120056652A1 (en) DLL circuit with dynamic phase-chasing function and method thereof
US11979164B2 (en) Semiconductor integrated circuit, method of controlling semiconductor integrated circuit, and circuit system
JP5742456B2 (ja) シリアル・データ通信装置のｄｐｌｌ回路