KR20060059955A - 발광 장치 - Google Patents

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마코토 기야마
타카오 나카무라
타카시 사쿠라다
카츠시 아키타
코지 우에마츠
아야코 이케다
코지 가타야마
스스무 요시모토
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스미토모덴키고교가부시키가이샤
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Abstract

구조가 간단하기 때문에 제조가 용이하고, 큰 발광 효율을 장기간 안정적으로 얻을 수 있는 발광 장치를 제공하기 위해, 질화물 반도체 기판(1)의 제1 주표면 측에, n형 질화물 반도체층(2)과, 질화물 반도체 기판에서 보아 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층(6)과, n형 질화물 반도체층과 p형 질화물 반도체층(6) 사이에 위치하는 발광층(4)을 구비하고, 질화물 반도체 기판의 비저항이 0.5 Ω·cm 이하이며, p형 질화물 반도체층 측을 다운 실장하여, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)으로부터 빛을 방출한다.

Description

발광 장치{LIGHT-EMITTING DEVICE}
본 발명은 발광 장치에 관한 것으로, 보다 구체적으로는 질화물 반도체로 형성되는 발광 장치에 관한 것이다. 한편, 본 발명에 있어서의 발광 장치란, 질화물 반도체 기판과 그 위에 적층된 반도체층을 주체로 형성되는 반도체 소자 또는 반도체 칩만을 가리키는 경우도 있고, 또한, 반도체 칩이 실장 부품에 탑재되어 수지 밀봉된 디바이스만을 가리키는 경우도 있다. 게다가, 양쪽의 의미로 이용되는 경우도 있다. 또, 반도체 칩을 단순히 칩이라고 부르는 경우가 있다. 또한, 칩 중 기판과 그 위에 형성된 에피택셜층을 단순히 기판이라고 부르는 경우가 있다.
백색 발광 다이오드(LED : Light Emitting Diode)는 현재로서는 휴대 정보 단말 등의 소형 전자 기기의 조명에 활발히 이용되고 있지만, 앞으로, 큰 공간 또는 대면적의 조명에 이용될 가능성을 품고 있다. 대공간, 대면적의 조명에 이용되기 위해서는, LED의 광 출력을 크게 할 필요가 있다. 이 때문에 LED의 전극에 대전류를 흘리고, 발열에 따른 온도 상승의 문제를 해결할 필요가 있다.
도 59에, 현재, 제안되어 있는 GaN계 LED의 구조를 도시한다(특허문헌 1). 이 GaN계 LED에서는, 사파이어 기판(101) 위에 n형 GaN층(102)을 설치하고, 그 n형 GaN층(102)과 p형 GaN층(104) 사이에 양자 우물 구조(103)를 형성하고 있다. 발광 은 이 양자 우물 구조(103)에서 발생한다. p형 GaN층(104) 위에는 p 전극(105)이 오믹 접촉하도록 형성되고, 또한, n형 GaN층(102)에는 n 전극(106)이 오믹 접촉하도록 형성되어 있다.
이들 p 전극(105) 및 n 전극(106)은 솔더 볼(107, 108)을 개재시켜 실장 부품(109)에 접속되어 있다. 실장 부품(서브마운트 부품)은 Si 기판으로 구성되며, 외부로부터의 서지 전압으로부터 보호하기 위한 회로가 형성되어 있다. 즉, Ga, Al, In 등의 III족 질화물 반도체에 관한 회로 고장의 주요한 요인이 과도 전압이나 정전 방전 등의 서지 전압임을 중시하여, 발광 장치에 큰 순전압 및 역전압이 인가되지 않도록, 발광 장치 보호를 위한 전력 분로 회로를 제너 다이오드 등으로 형성하고 있다. 서지 전압으로부터의 보호에 대해서는 이후 자세히 설명한다.
상기한 GaN계 LED는 사파이어 기판(101)의 이면 측으로부터 빛을 방출하도록 (a1) p형 GaN층(104)을 다운 실장하고, 또한 (a2) n형 GaN층(102)에 n 전극층(106)을 형성하고 있는 점에 특징을 갖는다. 이 GaN계 LED의 구조는 도 59에서 보이는 바와 같이, 매우 복잡하다. 이러한 복잡한 구조의 원인이 되는 (a2) n형 GaN층(102)에 n 전극층을 형성한 이유는 사파이어 기판(101)이 절연체이기 때문에 사파이어 기판에 n형 전극을 설치할 수 없기 때문이다.
전술한 사파이어 기판을 이용한 발광 장치뿐만 아니라, 발광 장치에 이용되는 GaAs계, GaP계, GaN계의 화합물 반도체에서는, 과도 전압 및 정전 방전으로부터의 보호 회로를 발광 장치에 병설하는 제안이 지금까지 여러 번 이루어져 왔다(특허문헌 2-4 참조). 특히 GaN계 화합물 반도체에서는, 역방향의 내압이 50 V 정도로 낮고, 또한 순방향 전압도 150 V 정도의 내압밖에 안되기 때문에, 상기 보호를 위한 전력 분로 회로를 설치하는 것이 중요시되고 있다. 즉, 상기 GaN계 등의 칩을 서브마운트의 Si 기판 상에 형성하고, 그 Si 기판에 제너 다이오드 등을 포함하는 보호 회로를 형성한다. 상기와 같은 많은 보호 회로의 제안은 Ga, Al, In 등의 III족 질화물 반도체에 관한 회로 고장의 주요한 요인이 과도 전압이나 정전 방전 등의 서지 전압임을 나타내는 증거라고 할 수 있다.
또한, 전술한 보호 회로를 설치한 발광 장치와는 별도로, 도전체인 SiC 기판 상에 GaN계 발광 장치를 형성한 예도 알려져 있다. 즉, (SiC 기판의 이면 n 전극/SiC 기판/n형 GaN층/양자 우물 적층 구조(발광층)/p형 GaN층/p 전극)의 적층 구조를 이용하여, p형 GaN층으로부터 빛을 방출하는 구조의 LED도 널리 이용되고 있다.
특허문헌 1 : 일본 특허 공개 2003-8083호 공보
특허문헌 2 : 일본 특허 공개 2000-286457호 공보
특허문헌 3 : 일본 특허 공개 평11-54801호 공보
특허문헌 4 : 일본 특허 공개 평11-220176호 공보
<발명이 해결하고자 하는 과제>
상기한 도 59에 도시하는 사파이어 기판을 이용한 GaN계 LED에서는, 구조가 복잡하게 되어, 제조 비용이 높아지는 것을 피할 수 없다. 넓은 공간의 조명 용도로 수요를 개척하기 위해서는, LED는 염가임은 필수이기 때문에, 상기한 구조는 바람직하지 못하다. 또한, 다운 실장면 측에, p 전극(105)과, n 전극(106)이 배치되기 때문에, 전극의 면적, 특히 p 전극의 면적이 제한을 받는다. 대전류를 흘려 고출력을 얻기 위해서는, p 전극은 특히 대면적으로 하는 것이 바람직하지만, 도 59에 도시하는 구조에서는 제한을 받고, 이 결과, 광 출력에 제한을 받게 된다. 또한, 전류에 동반하여 발생하는 열을 방출함에 있어서도, 한 쪽의 면에 2개의 전극층을 배치하는 것은 바람직하지 못하다.
또한, n형 GaN층(102)을 기판과 평행 방향으로 전류가 흐를 때의 저항이 커, 발열이나 구동 전압 나아가서는 소비 전력 증가의 원인으로도 된다. 특히, 성막 공정의 단축화를 목적으로 n형 GaN층의 두께를 얇게 하면, 상기한 발열이나 소비 전력 증가의 문제 외에, 그 n형 GaN막의 노출 수율이 매우 나빠진다.
또한, 상기한 사파이어 기판을 이용한 발광 장치를 포함하여 발광 장치 전반에 말할 수 있는 것인데, 방열 면적이 제한되고, 또, 열 저항(단위 면적 당 단위 에너지 투입에 의한 온도 상승)도 크기 때문에, 1 발광 장치 당 주입 전류를 크게 잡을 수 없다. 특히 사파이어 기판을 이용한 경우에는, 전술된 바와 같이 p 전극의 면적이 제한을 받기 때문에, 여유가 거의 없는 열 설계를 하는 것이 통례이다.
또한, 상기 사파이어 기판을 이용한 GaN계 LED의 경우에는, 방열 면적이 제약되기 때문에, 조금이라도 전기 저항을 내려 발열량을 저감하기 위해서, p 전극과 n 전극을 빗 형상으로 복잡하게 하여 접촉 면적을 확대하는 구조를 채용하는 사태에 몰린다. 이러한 빗 형상의 전극은 가공이 용이하지 않아, 확실히 제조 비용 상승으로 이어진다.
전술된 바와 같이, 발광 장치에 있어서 열적 조건의 설계는 기본적인 중요성을 가지며, 대출력을 얻고자 하는 경우, 상기와 같은 열적 조건에 의해서 제약을 받아, 그것을 조금이라도 완화하기 위해서 복잡한 전극 형상을 무리하게 채용할 수 밖에 없다.
또한, 다음과 같은 문제가 있다. 사파이어 기판 상에 형성된 GaN계 발광 장치를 다운 실장하여, 사파이어 기판의 이면을 빛의 방출면으로 하는 경우, 사파이어의 굴절률이 1.8 정도이며, GaN의 굴절률이 2.4 정도이기 때문에, 빛을 발생하여 전파시켜 온 GaN층과 사파이어 기판과의 계면에서, 소정의 입사각 이상의 빛은 전반사하여, 밖으로 나가지 않는다. 즉, 입사각 θ≥ sin-1(1.8/2.4)≒42°의 범위의 빛은 GaN층 내에 머물고, 밖으로 나가지 않는다. 이 때문에, 사파이어 기판의 주면에 있어서의 발광 효율이 저하된다. 그러나, 발광 효율의 문제도 중요하지만, 이것이 전부는 아니다. 상기 전반사한 빛은 GaN층을 전파하여, GaN층의 측부로부터 출사된다. 상기한 전반사하는 광량은 상당한 비율을 차지하며, 또한, GaN층은 얇기 때문에, 측부로부터 출사되는 빛의 에너지 밀도는 높아진다. GaN층의 측부에 위치하여 그 빛에 조사되는 밀봉 수지는 손상을 받아, 발광 장치의 수명을 단축한다고 하는 문제를 일으킨다.
또한, p층 측으로부터 빛을 추출하는(SiC 기판 이면 n 전극/SiC 기판/n형 GaN층/양자 우물 적층 구조(발광층)/p형 GaN층/p 전극) 구조의 GaN계 LED에서는, p 전극의 광 흡수율이 크기 때문에 대출력의 빛을 효율적으로 밖으로 방출할 수 없다. p 전극의 피복률을 감소시켜, 즉 개구율을 증대시켜 빛의 방출량을 늘리고자 하면, p형 GaN층은 전기 저항이 높기 때문에 전류를 p형 GaN층 전체에 골고루 퍼지게 흘릴 수 없다. 이 때문에 발광을 양자 우물 구조의 전체에 걸쳐 활성화할 수 없어, 발광 출력이 저하된다. 또한, 전기 저항이 상승하여, 발열이나 전원 용량의 문제를 일으킨다. 또한, 전류를 p형 GaN층 전체에 한결같이 흘리는 것을 목적으로 p형 GaN층의 두께를 두껍게 하면, 이 p형 GaN층에 의한 빛의 흡수가 커, 출력이 제약된다.
<과제를 해결하기 위한 수단>
본 발명은, 구조가 간단하기 때문에 제조가 용이하고, 큰 발광 효율을 장시간에 걸쳐 안정적으로 얻을 수 있는 발광 장치를 제공하는 것을 목적으로 한다.
본 발명의 발광 장치는, 질화물 반도체 기판과, 질화물 반도체 기판의 제1 주표면 측에, n형 질화물 반도체층과, 질화물 반도체 기판에서 보아 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층과, n형 질화물 반도체층과 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치이다. 이 발광 장치에서는, 질화물 반도체 기판의 비저항이 0.5 Ω·cm 이하이며, p형 질화물 반도체층 측을 다운 실장하여, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 빛을 방출한다.
이 구성에서는, 전기 저항이 낮은 질화물 반도체 기판의 이면(제2 주표면)에 n형 전극을 설치하기 때문에, 작은 피복률 즉 큰 개구율로 n 전극을 설치하더라도 전류를 질화물 반도체 기판 전체에 골고루 퍼지게 흘릴 수 있다. 이 때문에, 방출면에서 빛이 흡수되는 율이 작아져, 발광 효율을 높게 할 수 있다. 한편, 빛의 방출은 제2 주표면뿐만 아니라 측면으로부터 이루어져도 되는 것은 물론이다. 이하의 발광 장치에 있어서도 마찬가지이다.
또한, 전기 저항이 높은 p형 질화물 반도체층 측은 광 방출면으로 되지 않기 때문에, p형 질화물 반도체층의 전면에 p형 전극층을 형성할 수 있어, 대전류를 흘리고 발열을 억제하는 함에 있어서도, 또 발생한 열을 전도로 방출함에 있어서도 이로운 구조를 취하는 것이 가능하게 된다. 즉, 열적 요건 때문에 받는 제약이 매우 완화된다. 이 때문에, 전기 저항을 저하시키기 위해서, p 전극과 n 전극을 복잡하게 만든 빗 형상 등으로 할 필요가 없다.
또한, GaN 기판이 도전성이 우수하므로, 서지 전압에 대한 보호 회로를 특별히 설치할 필요가 없으며, 또한 내압성도 매우 우수한 것으로 할 수 있다.
또한, 복잡한 가공 공정을 하는 일이 없기 때문에, 제조 비용도 용이하게 저감할 수 있다.
한편, 질화물 반도체 「기판」은 독립적으로 운반할 수 있는 두께에 상응하는 두꺼운 판형 물체를 가리키며, 운반에 있어서 단독으로는 그 자신의 형상을 유지하기 어려운 「막」이나 「층」과는 구별된다. 이후에 설명하는, GaN 기판 및 AlN 기판에 대해서도 마찬가지이다.
본 발명의 다른 발광 장치는 또한, 질화물 반도체 기판인 GaN 기판과, GaN 기판의 제1 주표면 측에, n형 질화물 반도체층의 n형 AlxGa1 - xN층(0≤x≤1)과, GaN 기판에서 보아 n형 AlxGa1 - xN층보다 멀리에 위치하는 p형 AlxGa1 - xN층(0≤x≤1)과, n형 AlxGa1 - xN층과 p형 AlxGa1 - xN층 사이에 위치하는 발광층을 구비한 발광 장치이다. 이 발광 장치는 GaN 기판의 전위 밀도가 108/cm2 이하이며, p형 AlxGa1 - xN층 측을 다운 실장하여, GaN 기판의 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 빛을 방출한다.
이 구성에 따르면, 상기 본 발명에 있어서의 GaN 기판은 도전성을 갖는 것을 전제로 하여, 전기 저항을 저감하는 것은 용이하기 때문에, 상기한 발광 장치에 있어서의 작용 효과에 더하여, GaN 기판의 전위 밀도가 108/cm2 이하이므로 결정성이 높고, 그리고 높은 개구율에 의해 제2 주표면으로부터의 광 출력을 높일 수 있다. 또한, 측면으로부터도 빛을 방출한다.
또한, 굴절률의 연속성이 유지되기 때문에, 전술한 전반사의 문제도 생기지 않는다.
본 발명의 또 다른 발광 장치는, 질화물 반도체 기판인 도전성의 AlN 기판과, AlN 기판의 제1 주표면 측에, n형 질화물 반도체층인 n형 AlxGa1-xN층(0≤x≤1)과, AlN 기판으로부터 보아 상기 n형 AlxGa1-xN층보다 멀리에 위치하는 p형 AlxGa1-xN층(0≤x≤1)과, n형 AlxGa1-xN층 및 p형 AlxGa1-xN층 사이에 위치하는 발광층을 구비한 발광 장치이다. 그리고, 상기한 AlN 기판의 열전도율이 100 W/(m·K) 이상이며, p형 AlxGa1-xN층 측을 다운 실장하여, AlN 기판의 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 빛을 방출한다.
AlN은 매우 열전도율이 높고, 방열성이 우수하기 때문에, 상기한 p형 AlxGa1-xN층으로부터 리드 프레임 등으로 열을 전달하여, 발광 장치에 있어서의 온도 상승을 억제할 수 있다. 또한, 상기 AlN 기판으로부터도 열을 방산하여, 온도 상승의 억제에 공헌할 수 있다. 한편, 상기한 AlN 기판은 도전성을 갖게 하기 위해서 불순물을 도입한 도전성 AlN 기판을 전제로 한다.
도 1은 본 발명의 실시예 1에 있어서의 본 발명례 A의 LED를 도시한 도면이다.
도 2는 도 1의 LED의 발광층을 포함하는 적층 구조를 도시한 도면이다.
도 3은 본 발명례 A의 적층 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면이다.
도 4는 도 3에 있어서의 전극의 배치를 도시한 도면이다.
도 5는 비교예 B를 도시한 도면이다.
도 6은 비교예 B의 LED의 발광층을 포함하는 적층 구조를 도시한 도면이다.
도 7은 비교예 B의 적층 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면이다.
도 8은 도 7에 있어서의 전극의 배치를 도시한 도면이다.
도 9는 본 발명례 A 및 비교예 B의 인가 전류와 광 출력의 관계를 도시한 도 면이다.
도 10은 본 발명례 A 및 비교예 B의 발광층에서의 전류 밀도와 광 출력의 관계를 도시한 도면이다.
도 11은 본 발명의 실시예 2에 있어서의 본 발명례 C의 LED를 도시한 도면이다.
도 12는 본 발명의 실시예 2에 있어서의 본 발명례 C1의 LED를 도시한 도면이다.
도 13은 도 12의 발명례 C1의 LED의 평면도이다.
도 14는 비교예 E의 LED를 도시한 도면이다.
도 15는 도 14에 도시하는 비교예 E의 LED의 평면도이다.
도 16은 본 발명의 실시예 3에 있어서의 본 발명례 F의 LED를 도시한 도면이다.
도 17은 본 발명례 F의 적층 구조의 칩을 웨이퍼로부터 채취할 때의 전극의 배치를 도시한 도면이다.
도 18은 계산 시뮬레이션에 의한 LED 칩 내의 전류의 흐름을 모식적으로 도시한 도면이다.
도 19는 본 발명의 실시예 3에 있어서의 LED의 발광층에서의 전류 밀도비를 도시한 도면이다.
도 20은 본 발명의 실시예 3에 있어서의 LED(형광재 없음)의 인가 전류와 광 출력의 관계를 도시한 도면이다.
도 21은 본 발명의 실시예 3에 있어서의 LED(형광재 없음)의 발광층에서의 전류 밀도와 광 출력의 관계를 도시한 도면이다.
도 22는 본 발명의 실시예 3에 있어서의 LED(형광재 있음 : 백색)의 인가 전류와 광 출력의 관계를 도시한 도면이다.
도 23은 본 발명의 실시예 3에 있어서의 LED(형광재 있음 : 백색)의 발광층에서의 전류 밀도와 광 출력의 관계를 도시한 도면이다.
도 24는 본 발명의 실시예 3에 있어서의 LED의 변형례 F-3을 도시한 도면이다.
도 25는 도 24의 LED의 평면도이다.
도 26은 본 발명의 실시예 4에 있어서의 LED의 투과율 측정 시험의 개요를 도시한 도면이다.
도 27은 도 26에 도시하는 투과율 측정 시험에 있어서 빛이 기판을 투과하는 상황을 도시한 도면이다.
도 28은 투과율에 미치는 기판 두께의 영향을 도시한 도면이다.
도 29는 본 발명의 실시예 5에 있어서, 본 발명례 L의 LED를 웨이퍼로부터 채취하기 위해서 소자 분리 에칭을 실시한 후의 상태를 도시한 도면이다.
도 30은 본 발명의 실시예 5에 있어서, 비교예 M의 LED를 웨이퍼로부터 채취하기 위해서 소자 분리 에칭을 하여, n 전극을 에칭 홈의 바닥부에 형성하고자 할 때의 상태를 도시한 도면이다.
도 31은 본 발명의 실시예 5에 있어서, 비교예 N의 LED를 웨이퍼로부터 채취 하기 위해서 소자 분리 에칭을 하여, n 전극을 에칭 홈의 바닥부에 형성하고자 할 때의 상태를 도시한 도면이다.
도 32는 본 발명의 실시예 7의 본 발명례 Q의 LED를 도시한 도면이다.
도 33은 본 발명의 실시예 7의 본 발명례 R의 LED를 도시한 도면이다.
도 34는 본 발명의 실시예 8의 본 발명례 S 및 T의 LED를 도시한 도면이다.
도 35는 본 발명의 실시예 8의 본 발명례 U의 LED를 도시한 도면이다.
도 36은 본 발명의 실시예 8의 본 발명례 W의 LED를 도시한 도면이다.
도 37은 본 발명의 실시예 9에 있어서 GaN 기판의 비저항에 미치는 산소 농도의 영향을 도시한 도면이다.
도 38은 본 발명의 실시예 9에 있어서 GaN 기판의 빛(파장 450 nm)의 투과율에 미치는 산소 농도의 영향을 도시한 도면이다.
도 39는 두께 및 산소 농도를 변화시킨 GaN 기판으로부터 발광 소자를 제작했을 때의 그 발광 소자의 광 출력 및 전류가 균일하게 흐르는 평면 사이즈를 도시한 도면이다.
도 40은 본 발명의 실시예 10에 있어서의 GaN 기판 중의 코어가 에피택셜층에 계승된 상태를 도시한 도면이다.
도 41은 구멍형 오목부로 된 에피택셜층에 계승된 코어를 도시한 도면이다.
도 42는 본 발명의 실시예 11에 있어서, 20 mm×20 mm의 GaN 기판의 c면으로부터의 오프 각도 분포를 도시한 도면이다.
도 43은 본 발명의 실시예 11에 있어서의, GaN 기판과 AlGaN 클래드층 사이 에 버퍼층을 배치한 구조를 도시한 도면이다.
도 44는 본 발명의 실시예 11에 있어서, 광 출력 8 mW 이상을 얻을 수 있는 오프각 범위를 넓힌 결과를 도시한 도면이다.
도 45는 본 발명의 실시예 12에 있어서의 발광 소자를 도시한 도면이다.
도 46은 본 발명의 실시예 13에 있어서의 발광 소자의 p 전극에 주목한 단면도이다.
도 47은 도 46의 발광 소자의 p 전극을 투시한 평면도이다.
도 48은 실시예 13의 본 발명례 S5에 있어서의 발광 및 반사를 도시한 도면이다.
도 49는 실시예 13의 비교예 T6에 있어서의 발광 및 반사를 도시한 도면이다.
도 50은 실시예 13의 비교예로서 든 본 발명례 A에 있어서의 발광 및 반사를 도시한 도면이다.
도 51은 본 발명의 실시예 14에 있어서, 판형 결정 반사 영역이 격자형으로 나타나고 있는 GaN 기판의 주면을 도시한 도면이다.
도 52는 도 51의 판형 결정 반사 영역을 도시하는 GaN 기판의 단면도이다.
도 53은 본 발명의 실시예 14의 본 발명례 S6을 도시하는 단면도이다.
도 54는 본 발명의 실시예 14에 포함되는, 도 51과는 다른 병렬 배치의 판형 결정 영역을 도시하는 평면도이다.
도 55는 도 54의 단면도이다.
도 56은 본 발명의 실시예 15의 본 발명례 S7에 있어서의 발광 및 반사를 도시하는 단면도이다.
도 57은 본 발명의 실시예 15에 있어서의 다른 실시예인 본 발명례 S8에서의 발광 및 반사를 도시하는 단면도이다.
도 58은 비교예 T7에 있어서의 발광 및 반사를 도시하는 단면도이다.
도 59는 종래의 LED를 도시한 도면이다.
<부호의 설명>
1 : GaN 기판 1a : 광 방출면(제2 주표면)
2 : n형 GaN층 3 : n형 AlxGa1 - xN층
4 : MQW(발광층) 5 : p형 AlxGa1 - xN층
6 : p형 GaN층 11 : n 전극
12 : p 전극 12a : 이산 배치의 Ni/Au의 p 전극
13 : 와이어 14 : 도전성 접착제
15 : 에폭시계 수지 21a : 리드 프레임의 마운트부
21b : 리드 프레임의 리드부 25 : 소자 분리 홈
25a : 소자 분리 홈의 바닥부 26 : 형광재
35 : 고반사막 50 : 칩 경계
L1 : p 전극 변 길이 L2 : 스크라이브선 간격(칩 변 길이)
L3 : 소자 분리 홈의 폭 L4 : 에칭 홈 변 길이
D : n 전극 직경 r : 발광층의 중앙으로부터의 거리
t : n형 GaN층의 두께 31 : n형 AlGaN 버퍼층
32 : p형 InGaN층 33 : Ag 전극층
46 : 형광판 46a : 형광판의 요철면
51 : 판형 결정 반전 영역 52 : 트렌치
61 : 코어(구멍형 오목부) R1 : 오프각 0.05°영역
R2 : 오프각 1.44° 영역
상기 질화물 반도체 기판에 있어서의 비저항 0.5 Ω·cm 이하라는 조건은, 전위 밀도가 108/cm2 이하인 GaN 기판에 있어서도, 또한 열전도율이 100 W/(m·K) 이상인 AlN 기판에 있어서도 만족되고 있다. 상기 질화물 반도체 기판을 포함하는 본 발명의 발광 장치에 있어서의 선택적인 실시 형태는, GaN 기판 또는 AlN 기판을 반도체 기판으로 하는 다른 본 발명의 발광 장치의 선택적인 실시 형태로서, 기판만을 질화물 반도체 기판의 하나인 GaN 기판 또는 AlN 기판으로 하여 적용할 수 있음은 물론이다.
이어서 도면을 이용하여, 본 발명의 실시예에 관해서 설명한다.
-(실시예 1)-
처음에, 사파이어 기판과 질화물 반도체 기판인 GaN 기판을 비교한다. 도 1은 본 발명의 실시예 1에 있어서의 본 발명례 A의 LED를 도시한 도면이다. GaN 기 판(1)의 제1 주표면 측에 후에 상세히 설명하는 발광층 등을 포함하는 적층 구조가 형성되며, p 전극(12)이 형성되어 있다. 본 실시 형태에서는, 이 p 전극(12)이 도전성 접착제(14)에 의해서 리드 프레임 마운트부(21a)에 다운 실장되어 있는 점에 하나의 특징이 있다.
GaN 기판(1)의 제2 주표면(1a)은 발광층에서 발광한 빛을 방출하는 면이며, 이 면에 n 전극(11)이 형성되어 있다. 이 n 전극(11)은 제2 주표면 전체를 덮지 않도록 한다. n 전극(11)으로 피복되어 있지 않은 부분의 비율을 크게 잡는 것이 중요하다. 개구율을 크게 하면, n 전극에 의해서 차단되는 빛이 줄어, 빛을 밖으로 방출하는 방출 효율을 높일 수 있다.
n 전극(11)은 와이어(13)에 의해 리드 프레임의 리드부(21b)와 전기적으로 접속되어 있다. 와이어(13) 및 상기한 적층 구조는 에폭시계 수지(15)에 의해 밀봉되어 있다. 상기한 구성 중, GaN 기판(1)에서부터 p 전극(12)에 이르는 사이의 적층 구조를 확대하여 나타낸 것이 도 2이다. 도 2에서는, 도 1에 있어서의 적층 구조가 상하 반대로 되어 있다.
도 2를 참조하면, GaN 기판(1) 위에 n형 GaN 에피택셜층(2)이 위치하고, 그 위에 n형 AlxGa1 - xN층(3)이 형성되어 있다. 그 위에 AlxGa1 - xN층과 AlxInyGa1 -x- yN층으로 이루어지는 양자 우물(MQW : Multi-Quantum Well)(4)이 형성되고, 그 양자 우물(4)이 n형 AlxGa1 - xN층(3)과의 사이에 위치하도록 p형 AlxGa1 - xN층(5)이 배치되며, 그 위에 p형 GaN층(6)이 배치되어 있다. 상기에 있어서, 양자 우물(4)에서 발광한다. 또 한, 도 1에 도시한 바와 같이, p형 GaN층(6) 위에 p 전극(12)이 전면을 피복하도록 형성되고, 다운 실장된다. 이어서, 본 발명례 A의 LED의 제조 방법에 관해서 설명한다.
(a1) c면으로부터 0.5° 벗어난 GaN의 오프 기판을 사용했다. 이 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E7/cm2이고, 두께는 400 μm로 했다.
(a2) MOCVD(Metal Organic Chemical Vapor Deposition)로 GaN 기판의 제1 주면인 Ga면 위에 다음의 적층 구조를 형성했다. (Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층의 2층 구조가 3층 겹쳐진 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)
(a3) 발광 파장은 450 nm이며, 저온 4.2 K에서의 PL(Photo Luminescence) 강도와 실온 298 K에서의 PL 강도를 비교함으로써 편의적으로 산출한 내부 양자 효율은 50%이었다.
(a4) 이 웨이퍼를 활성화 처리하여, Mg 도핑 p형층의 저저항화를 실시했다. 홀 측정에 의한 캐리어 농도는 Mg 도핑 p형 Al0.2Ga0.8N층이 5E17/cm3, Mg 도핑 p형 GaN층이 1E18/cm3이었다.
(a5) 이 웨이퍼를 또한, 포토리소그래피 기술과 RIE(Reactive Ion Etching)에 의해, Mg 도핑 p형층 측에서부터 Si 도핑 n형층까지 Cl계 가스로 에칭한다. 이 에칭에 의해, 도 3에 도시한 바와 같이, 소자 분리 홈(25)을 형성하여, 소자 분리 를 행했다. 소자 분리 홈의 폭(L3)은 100 μm이다.
(a6) GaN 기판의 제2 주면인 이면의 N면에는, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 400 μm 간격으로 칩의 중심에 직경(D) 100 μm의 n 전극을 부착했다(도 3 및 도 4 참조). n 전극으로서, GaN 기판에 접하여 아래에서부터 순차적으로 (Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성했다. 이것을 질소(N) 분위기 속에서 가열함으로써, 접촉 저항을 1E-5 Ω·cm2 이하로 했다.
(a7) p 전극으로서는 p형 GaN층에 접하여 두께 4 nm의 Ni층을 형성하고, 그 위에 두께 4 nm의 Au층을 전면에 형성했다(도 3 및 도 4 참조). 이것을 불활성 가스 분위기 속에서 가열 처리함으로써, 접촉 저항을 5E-4 Ω·cm2로 했다.
(a8) 그 후에, 도 3 및 도 4에 도시한 바와 같이, 칩 경계(50)가 측면으로서 나타나도록 스크라이브를 행하여, 칩화한 것을 발광 장치로 했다. 칩화된 발광 장치는, 빛의 방출면이 300 μm□(1변의 길이가 300 μm인 사각형)의 형상이며, 발광층이 300 μm□의 형상을 취한다. 즉 도 4에 있어서, L1 = 300 μm, L2 = 400 μm이다. 또한, 소자 분리 홈의 폭(L3) = 100 μm이며, n 전극의 직경(D) = 100 μm이다.
(a9) 도 1을 참조하면, 리드 프레임의 마운트부(21a)에, 상기 칩의 p형 GaN층 측이 접하도록 탑재하여, 발광 장치를 형성했다. 마운트부에 도포한 도전성 접착제(14)에 의해서 발광 장치와 마운트를 고정하는 동시에, 도통을 얻을 수 있도록 하고 있다.
(a10) 발광 장치로부터의 방열성을 좋게 하기 위해서, 발광 장치의 p형 GaN층이 전면 마운트부와 접하도록 탑재했다. 또한 접착제는 열전도가 좋은 Ag계인 것을, 또 리드 프레임도 열전도가 좋은 CuW계인 것을 선택했다. 이에 따라, 얻어진 열 저항은 8℃/W이었다.
(a11) 또한, n 전극과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지에 의해 수지 밀봉을 행하여 발광 장치를 램프화했다.
이어서 비교예 B에 관해서 간단히 설명한다. 도 5에서, p 전극(112)이 리드 프레임 마운트부에 도전성 접착제(114)에 의해 다운 실장되어 있다. 또한, n 전극이 도전성 접착제(114)에 의해, p 전극이 접속되어 있는 리드 프레임 마운트부와는 분리된 리드 프레임 마운트부(121a)에 접속되어 있다. 이 위에 발광층을 포함하는 적층 구조(도 6)가 형성되어, n형 GaN층(102)의 소정 범위에 접하고 있다. n형 GaN층(102)은 사파이어 기판(101)에 형성되고 있으며, 상기 적층 구조가 접하고 있는 범위 밖의 범위에 n 전극(111)이 설치되어 있다. n 전극(111)은 와이어 또는 도전성 접착제에 의해 리드 프레임 마운트부(121a) 또는 리드 프레임 리드부(121b)와 전기적으로 접속되어 있다.
발광층으로부터 발광한 빛은 사파이어 기판(101)을 통해 외부로 방출된다. 사파이어 기판을 포함하는 상기한 적층 구조를 덮도록 에폭시계 수지(115)가 밀봉된다.
(b1) c면으로부터 0.2° 벗어난 사파이어의 절연 오프 기판을 사용했다. 이 사파이어 기판의 두께는 400 μm로 했다.
(b2)∼(b4) 본 발명례 A에 있어서의 (a2)~(a4)와 동일한 처리를 실시했다.
(b5) 비교예 B의 경우, 사파이어 기판은 절연체이기 때문에, n 전극은 p 전극과 동일한 성장막 측에 설치할 필요가 있다. 그래서 이 웨이퍼를 또한 포토리소그래피 기술과 RIE에 의해, Mg 도핑 p형층 측에서부터 Si 도핑 n형층까지 Cl계 가스로 에칭함으로써, n 전극을 설치하기 위한 n형 GaN층을 노출시키고, 또한 본 발명례 A와 같은 식의 소자 분리를 실시했다(도 7, 도 8). 소자의 형상은 300 μm□이며, 그 중에서 노출시킨 n형 GaN의 넓이는 하나의 소자 당 150 μm□이다. 즉 노출부의 사각형의 단의 변의 길이(L4)는 150 μm이다.
(b6) 노출한 n형 GaN층 상에는, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 직경 100 μm의 n 전극을 부착했다. 두께, 열처리, 접촉 저항은 본 발명례 A와 동일하게 했다.
(b7) p 전극을 소자 300μm□로부터 n형 GaN 노출부 150μm□를 제외한, p형 GaN층부에 설치했다. 두께, 열처리, 접촉 저항은 본 발명례 A와 동일하게 했다.
(b8)∼(b9) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(b10) 본 발명례 A와 마찬가지로, 발광 장치로부터의 방열성을 좋게 하기 위해서, 발광 장치의 p형 GaN층이 전면 마운트부와 접하도록 탑재했다. 도 5에서, p형 GaN층(106)과 p 전극(112)과의 접촉 면적은 0.0675 mm2로 했다. 발광 장치의 발열은 양자 우물층(104)과 p형 GaN층(106)에서 생기기 때문에, 이 방열은 주로 p 전 극(112)의 면적에 의해 결정된다. 도 5의 경우에는, n 전극(111)도 도전성 접착제(114)로 리드 프레임의 마운트부(121a)에 접속되어 있는데, 방열 면적은 실질적으로 상기한 접촉 면적 0.0675 mm2이다. 본 발명례 A의 p형 GaN층(6)과 p 전극(12)과의 접촉 면적은 0.09 mm2이다. 접착제, 리드 프레임의 재질은 본 발명례 A와 동일하게 했다. 비교예 B에서는, 상기한 구조를 반영하며, 열 저항은 10.4℃/W로 본 발명례 A의 1.3배로 나빠졌다.
(b11) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(실험 및 그 결과)
본 발명례 A와 비교예 B를, 적분구 내에 탑재한 후 소정의 전류를 인가하고, 집광되어 디텍터로부터 출력되는 광 출력치를 비교했다. 결과를 도 9에 도시한다. 도 9에 따르면, 전류가 누설되지 않고 MQW층에 주입되어, MQW층에서의 비발광성 재결합이 비교적 적고, 또한 발열에 의한 칩의 온도 상승이 작은 비교적 이상적인 상태에서는, 광 출력치는 인가한 전류의 증가에 비례하여 증가한다. 예컨대 20 mA의 주입에서는 본 발명례 A가 8 mW이며, 또한 비교예 B가 7.2 mW의 출력을 얻을 수 있었다.
이것은, 본 발명례 A에서는 GaN계 에피택셜막/GaN 기판을 주된 구성으로 하는 데 비하여, 비교예 B에서는 GaN계 에피택셜막/사파이어 기판을 주된 구성으로 한다. 사파이어 기판의 굴절률은 약 1.8로, GaN의 굴절률 2.4보다도 꽤 작기 때문에, 비교예 B에서는, GaN계 에피택셜막 속에서 형성되어 전파되어 온 빛은 GaN계 에피택셜막과 사파이어 기판과의 계면에서, 본 발명례 A보다 전반사하기 쉽다. 이것이 원인으로, 비교예 B의 출력이 본 발명례 A의 그것보다 작아진다.
그러나, 전류를 5배로 하여 100 mA를 인가한 경우, 본 발명례 A에서는 5배인 40 mW의 출력을 얻을 수 있었지만, 비교예 B에서는 25.2 mW밖에 얻지 못했다(도 9 참조). 이 때의 MQW 발광부에서의 전류 밀도는 도 10에 도시한 바와 같이, 본 발명례 A에서는 110 A/cm2이며, 비교예 B에서는 150 A/cm2였다. 즉 본 발명례 A의 MQW 발광부에서의 전류 밀도가 비교예 B의 그것보다 커지고 있다.
이것은, 본 발명례 A에서는 방열 면적이 발생하는 열에 대하여 충분히 넓고, 또한 n 전극을 기판의 제2 주표면 측에 설치함으로써 전류 밀도가 극단적으로 커지는 부위가 없는 구조로 되어 있음을 의미한다. 이에 대하여, 비교예 B에서는 방열 면적이 본 발명례 A보다도 작은 데다, n 전극을 노출시킨 n형 GaN층 상에 설치했기 때문에, n형 GaN층 속을 층에 평행한 방향으로 흐르는 전류의 전류 밀도가 극단적으로 지나치게 커졌음을 의미한다. 그 결과, 비교예 B에서는, 발열이 더욱 증가하게 된다.
또한, 본 발명례 A는 비교예 B와 달리 n 전극과 p 전극이 대향한 위치에 있기 때문에 전기적 쇼트의 우려가 없으며, 동일한 측에 있는 비교예 B에서 예컨대 쇼트를 방지하기 위해서 p 전극과 n 전극 사이를 전기적으로 절연하기 위한 막을 설치하는 것과 같은 쓸데없는 제조 비용의 증가를 막는 것도 가능하다.
또한, 본 발명례 A 및 비교예 B의 정전내압에 관한 시험 결과를 설명한다. 시험은, 발광 장치와 정전기가 차지된 콘덴서를 대향시켜 양자 사이에 방전을 생기게 했다. 이 때, 비교예 B에서는 대체로 100 V의 정전압으로 파괴되었다. 한편, 본 발명례 A에서는 대체로 8000 V까지 파괴되는 일이 없었다. 본 발명례 A에서는, 비교예 B의 약 80배의 정전내압을 갖는 것을 알 수 있었다.
또한, 상기한 본 발명례 A에서는, GaN 기판 위에 GaN계 발광 장치를 형성하기 때문에, GaN계 발광 칩을 다운 실장하여 GaN 기판 이면으로부터 빛을 방출하도록 하더라도, 굴절률의 차이가 양자간에 없기 때문에, 전반사를 하지 않고, GaN계 발광 칩으로부터 GaN 기판으로 빛이 전파된다. 이 때문에, 사파이어 기판을 이용하여 GaN계 발광 장치를 형성한 구조에 비해서, GaN 기판 주면에 있어서의 광 출력을 높일 수 있다. 또한, GaN층의 측부에서부터 빛이 극단적으로 집중하여 출사되는 일이 없기 때문에, 밀봉 수지가 손상을 받는 일이 없게 되어, 밀봉 수지에 의해 수명이 제약을 받는 일이 없어진다.
본 발명례에서는, 발광 파장 450 nm에서의 일례를 나타낸 것에 지나지 않으며, 발광 파장이나 층 구조를 바꾼 경우라도 동일한 효과를 얻을 수 있다. 또한 기판의 특성이 동등하다면, GaN 기판 대신에, AlxGa1-xN 기판(다만, x는 0보다 크고 1 이하)을 이용하더라도 같은 효과를 얻을 수 있음은 물론이다.
-(실시예 2)-
본 발명의 실시예 2에서는, 또한 대면적화했을 때의 본 발명례 C에 관해서 설명한다. 본 발명례 C는, 도 1에 도시하는 본 발명례 A의 구조와 동일하지만, 그 치수 L1이 본 발명례 A에서는 0.3 mm(300 μm)이었던 데 비하여, 본 발명례 C에서는, 도 11에 도시한 바와 같이, L1은 3 mm로 10배로 되어 있으며, 따라서 면적에 있어서는 100배로 되어 있다. 우선, 본 발명례 C의 제조 방법은 다음과 같다.
(본 발명례 C)
(c1)∼(c5) GaN 기판에 큰 것을 이용하지만, 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시한다.
(c6) GaN 기판의 이면인 제2 주표면에는, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 3.1 mm 간격으로 칩의 중심에 직경 100 μm의 n 전극을 부착했다. n 전극으로서는 상기 GaN 기판의 이면에 접하여 아래에서부터 순차적으로 (Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성했다. 이것을 불활성 분위기 속에서 가열 처리함으로써, 접촉 저항을 1E-5 Ω·cm2 이하로 했다.
(c7) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(c8) 그 후에 소정의 형상이 되도록, 스크라이브를 행하여, 칩화한 것을 발광 장치로 했다. 칩화된 발광 소자의 사이즈는 3 mm□이다.
(c9)∼(c11) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다. 이어서, 본 발명례 C의 n 전극의 배치를 변형한 변형례 C1을 다음과 같이 제작했다.
(본 발명례 C1)
도 12 및 도 13은 상기 본 발명례 C의 변형례인 본 발명례 C1을 도시한 도면이다. 본 발명례 C1에서는, n 전극(11)을 GaN 기판의 네 구석, 즉 4개의 코너에 배치한 점에 특징이 있다. 또한, 반도체 칩의 실장에 있어서 반도체 칩을 둘러싸도록 리드 프레임에 반사 컵(37)을 배치하고 있다.
상기 본 발명례 C1의 제조에서는, 본 발명례 A와 대응하는 공정에 있어서 동일한 처리를 실시했다. 다만 본딩 와이어에는 4 라인의 Au선을 이용하고, 각각의 단면의 직경은 25μm로 했다. 4개의 코너에 위치하는 각 n 전극의 형상은 45 μm□이다.
이어서 비교예 D에 관해서 설명한다. 비교예 D의 구조는 도 5에 도시하는 구조와 동일하다. 다만, 도 5의 비교예 B에 있어서의 L1이 300 μm(0.3 mm)이었던 데 비하여, 비교예 D의 L1은 3 mm로 10배로 하고 있다. 또한, n 전극을 형성하는 n형 GaN층 부분의 치수 L4는 도 5의 비교예 B와 동일한 150 μm이다. 비교예 D의 제조 방법은 다음과 같다.
(비교예 D)
(d1) c면으로부터 0.2° 벗어난 사파이어의 큰 사이즈의 절연 오프 기판을 사용했다. 사파이어 기판의 두께는 400 μm로 했다.
(d2)∼(d4) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(d5) 비교예 D의 경우, 사파이어 기판이 절연체이기 때문에, n 전극은 p 전극과 동일한 성장막 측에 설치할 필요가 있다. 그래서, 이 웨이퍼를 또한 포토리소그래피 기술과 RIE에 의해, Mg 도핑의 p형층 측에서부터 Si 도핑의 n형층까지 Cl계 가스로 에칭함으로써, n 전극을 설치하기 위한 n형 GaN층을 노출시켜, 본 발명례 A와 같은 소자 분리를 행했다. 소자의 사이즈는 상기한 것과 같이 3 mm□로 대형 사이즈로 했다. n 전극을 배치하기 위해서 노출시킨 n형 GaN층 부분의 넓이는 하나의 소자 당 150 μm□로 했다.
(d6) 노출시킨 n형 GaN층 위에는, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 직경 100 μm의 n형 전극을 부착했다. 두께, 열처리, 접촉 저항은 본 발명례 A와 동일하다.
(d7) p 전극은 소자 영역 3.1 mm□에서부터 소자 분리 홈과 n 전극을 배치하기 위한 n형 GaN층의 노출부 150 μm□를 제외한, p형 GaN층에 설치했다. 두께, 열처리, 접촉 저항은 본 발명례 A와 동일하게 했다.
(d8)∼(d11) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
이어서, 또 하나의 비교예 E에 관해서 설명한다. 비교예 E는 도 14에 도시한 바와 같이 사파이어 기판을 이용하고, p 전극(112) 및 n 전극(111)을 함께 다운 실장 측에 설치하는 점에서는 비교예 B 및 D와 동일하다. 그러나, 도 15의 평면도로부터 분명한 바와 같이, p 전극(112)을 빗 형상으로 하여, n 전극(111)을 빗살 사이에 배치하고, p 전극(112)과 n 전극(111) 사이에 절연체를 배치하고 있는 점에서 다르다. 이것은, p 전극과 n 전극을 흐르는 전류를 균등화하여 전류 밀도가 극단적으로 높아지는 부위가 생기지 않도록 하기 위함이다. 이 비교예 E의 제조 방법은 다음과 같다.
(비교예 E)
비교예 D와 같은 제작 방법으로, n 전극(111)은 0.5 mm 간격으로 5 라인, 0.1 mm 폭의 빗 형상 전극을 설치했다(도 14 및 도 15 참조). n 전극(111)과 p 전극(112) 사이를 0.1 mm 격리하면서, n형 GaN층(102)의 나머지의 이면 부분에 p 전극을 설치했다. 또한 각각의 전극이 전기적으로 쇼트하지 않도록, n 전극과 p 전극 사이의 간극에는 표면 보호를 위한 절연체(119)를 설치했다. 더욱이 쇼트하지 않도록 리드 프레임의 마운트부(121a)의 각각의 전극 위치에 대응하는 부분에 도전성 접착제(114)를 설치하여, 칩과 리드 프레임의 가로 및 세로 방향, 또 회전 방향의 어긋남을 제어하면서 칩을 리드 프레임에 탑재했다.
(실험 및 그 결과)
본 발명례 C와 비교예 D를 적분구 내에 탑재한 후 소정의 전류를 인가하고, 집광되어 디텍터로부터 출력되는 광 출력치를 비교했다. 20 mA의 전류 인가에 있어서, 본 발명례 C의 출력은 8 mW이고, 한편 비교예 D에서는 7.2 mW이었다. 한편, 2 A(2000 mA)의 전류를 인가했을 때, 본 발명례 C에서는 100배의 출력인 800 mW을 얻을 수 있었다. 그러나, 비교예 D에서는 파손되고 있었다.
그래서 비교예 D를 수지 밀봉을 하지 않는 상태로, 전류를 인가하면서 서모 뷰어로 소자의 온도를 측정한 결과, n 전극으로부터 MQW 발광부로 n형 GaN층 속을 층에 평행한 방향으로 집중하여 전류가 흐르는 부위가 이상 발열하여, 파손되었음을 알 수 있었다.
그래서, 또한 비교예 D에 대하여 n형 전극에서부터 MQW 발광부로 n형 GaN층 속을 층에 평행한 방향으로 흐르는 전류가 분산되는 구조로 된 것을 제작했다. 이것이 상기한 비교예 E이다. 비교예 E에서는 인가 전류 20 mA에서 7.2 mW, 2 A에서 720 mW로, 본 발명례 C의 0.9배의 출력을 얻을 수 있었다.
이와 같이, 본 발명례 C에 가까운 성능을 얻고자 하면, 본 발명례 C와 비교하여 매우 복잡한 구조 및 프로세스가 필요하게 되기 때문에 제조 비용은 매우 커진다.
이어서, 상기한 본 발명례 C, 비교예 D 및 E에 관해서 정전내압의 시험을 행했다. 시험은, 상기한 바와 같이, 발광 장치와, 정전기가 차지된 콘덴서를 대향시켜 양자 사이에 방전을 생기게 했다. 이 때, 비교예 D 및 E에서는 대체로 100 V의 정전압으로 파괴되었다. 한편, 본 발명례 C에서는 대체로 8000 V까지 파괴되는 일이 없었다. 즉, 본 발명례에 있어서는 80배 정도의 매우 높은 정전내압을 얻을 수 있었다.
본 발명례 C1에서는 개구율은 50%를 크게 상회하여 거의 100%이다. 또한, GaN 기판의 코너에 위치함으로써, 중앙에 위치하는 경우에 비교하여 광 추출의 장해가 되는 것은 비약적으로 저감된다. 도 12에 도시하는 경우에서, 평면적으로 보아 n 전극은 활성층의 밖에 위치하기 때문에 n 전극이 광 추출에 영향을 미치는 일은 완전히 없어진다. 이 결과, 본 발명례 C1에서는 본 발명례 C보다 더욱 높은 출력을 얻는 것이 가능하다
-(실시예 3)-
본 발명의 실시예 3에서는, 광 방출면에 있어서의 개구율 및 GaN 기판의 전 기 저항이 광 출력에 미치는 영향을 측정했다. 개구율의 조정은 기판 면적 또는 p 전극 사이즈와 n 전극 사이즈를 바꿈으로써 실시했다. 시험체는 도 1에 도시하는 구조의 LED를 이용했지만, 일부의 시험에 대해서는, 도 16에 도시한 바와 같이, 형광재(26)를 배치하여 백색 LED로 한 시험체에 관해서도 시험하였다. 시험체는 본 발명례 F와, GaN 기판의 비저항이 본 발명의 범위에 들어가지 않는 비교예 G 및 H의 3체이다. 이후에서 설명하는 시험체 F, G, H의 각각에 관해서 도 1에 도시하는 형광재를 포함하지 않고 에폭시계 수지로 밀봉한 것과, 도 16에 도시하는 형광재를 탑재한 백색 LED를 제작했다. 개구율은 {(p 전극 면적 - n 전극 면적)/p 전극 면적}×100(%)로 했다.
본 발명례 F의 L1 = 8 mm, D = 100 μm이며, 개구율은 거의 100%이다. 또한, 비교예 G의 L1 = 0.49 mm, D = 100 μm이며, 개구율은 97%이다. 또한, 비교예 H의 L1 = 8 mm, D = 7.51 mm이며, 개구율은 31%이다. 상기 본 발명례 F 및 비교예 G, H의 제조 방법에 관해서 다음에 설명한다.
(본 발명례 F)
(f1)∼(f5) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(f6) 그 후에 소정의 형상이 되도록, 도 17에 도시한 바와 같이 스크라이브를 행하여, 칩화한 것을 발광 장치로 했다. 얻은 발광 장치는 8 mm□이다.
(f7)∼(f11) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(f12) 상기한 (f11)과는 별도로 (f10)에 있어서 리드 프레임의 마운트에 탑 재한 것 위의 n 전극 측에 형광재를 탑재한 후에 에폭시계 수지에 의해 수지 밀봉을 하여, 백색으로 발광하는 램프도 제작했다. 이것에는 450 nm의 광 출력 1 와트 당 180 lm를 얻을 수 있는 형광재를 사용했다.
(비교예 G)
(g1) c면으로부터 0.5° 벗어난 n형 GaN의 오프 기판을 사용했다. 비저항 0.6 Ω·cm와 본 발명의 범위 0.5 Ω·cm 이하보다 높은 것을 선택했다. 이 GaN 기판의 전위 밀도는 1E7/cm2이며, 또한 두께는 400 μm로 했다.
(g2)∼(g5) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(g6) 그 후에, 소정의 형상이 되도록 스크라이브를 행하여, 칩화한 것을 발광 장치로 했다. 얻은 발광 장치는 0.49 mm□이다.
(g7)∼(g12) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(비교예 H)
(h1) c면으로부터 0.5° 벗어난 n형 GaN의 오프 기판을 사용했다. 비저항 0.6 Ω·cm와 본 발명의 범위 0.5 Ω·cm 이하보다 높은 것을 선택했다. 이 GaN 기판의 전위 밀도는 1E7/cm2이며, 또한 두께는 400 μm로 했다.
(h2)∼(h5) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(h6) 그 후에 소정의 형상이 되도록 스크라이브를 행하여, 칩화한 것을 발광 장치로 했다. 얻은 발광 장치는 8 mm□이다.
(h7)∼(h12) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(실험 및 그 결과)
(1) 본 발명례 F 및 비교예 G, H에 관해서, n 전극에서 MQW층으로 전류가 비교적 균일하게 퍼지는 범위의 전류 분포를 시뮬레이션으로 산출했다. 이 시뮬레이션 결과를, 본 발명례 F 및 비교예 G, H의 소자 설계에 반영하고 있다. 도 18에, 전류 퍼짐의 이미지 도면을 나타낸다. 도 19는 MQW의 발광층(4)에 있어서의 중심으로부터의 직경 방향 거리를 r로 하여, 거리 r에 있어서의 전류 밀도비를 도시한 도면이다. 전류 밀도는 n 전극 중심의 값을 1로 한다. (i) 본 발명례 F의 결과 : n 전극 바로 아래는 가장 전류 밀도가 크고, n 전극으로부터 멀어짐에 따라서 전류 밀도는 작아졌다. 또한 n 전극 바로 아래의 1/3 이상의 전류 밀도를 얻을 수 있는 범위가 n 전극 바로 아래를 중심으로 직경 12 mm가 되었다. 이 결과를 기초로, 발광 장치의 크기는 그것에 내포되는 8 mm□로 했다. GaN 기판의 제2 주표면인 N면에는, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 8.1 mm 간격으로 칩의 중심에 직경 100 μm의 n형 전극을 부착했다. 이 경우, GaN 기판의 N 면 상에서 n형 전극이 없는 부분, 즉 개구율은 소자 당 거의 100%이다. 두께, 열처리, 접촉 저항은 본 발명례 A와 동일하다. (ii) 비교예 G의 결과 : n 전극 바로 아래의 1/3 이상의 전류 밀도를 얻을 수 있는 범위가 n 전극 바로 아래를 중심으로 직경 0.7 mm가 되었다. 그래서 본 발명례 E와 n 전극의 크기를 일치시켜서 직경 100 μm로 하고, 칩 사이즈는 직경 0.7 mm에 내포되는 0.49 mm□로 했다. 그래서 GaN 기판의 N 면에는 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 0.5 mm 간격으로 칩의 중심에 직경 100 μm의 n형 전극을 부착했다. 이 경우, 개구율은 소자 당 거의 97%이다. 두께, 열처리, 접촉 저항은 본 발명례 A∼E와 동일하다. (iii) 비교예 H에서는, 본 발명례 E와 칩의 크기를 일치시켜서 8 mm□로 했다. GaN 기판의 전기 저항은 비교예 G와 동일하고, 전류 퍼짐이 직경 0.7 mm가 되기 때문에, 8 mm□에 균일하게 전류를 흘리고자 하면(n형 전극 바로 아래의 1/3 이상), n 전극은 직경 7.51 mm가 필요하다. 그래서, GaN 기판의 제2 주표면(광 방출면)에는 스크라이빙의 폭을 0.1 mm로 하여, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 8.1 mm 간격으로 직경 7.51 mm의 n 전극을 부착했다. 이 경우, 개구율은 소자 당 거의 31%가 된다.
(2) 본 발명례 F와 비교예 G, H를, 형광재를 탑재하지 않는 것끼리를, 적분구 내에 탑재한 후, 소정의 전류를 인가하고, 집광되어 디텍터로부터 출력되는 광 출력치를 비교했다. 결과를 도 20 및 도 21에 도시한다.
20 mA의 전류 인가에서는, 본 발명례 F와 비교예 G, H는 전극을 배치하고 있지 않은 부분의 면적률과 정합되도록, 각각 8 mW, 7.8 mW, 2.5 mW의 출력으로 되었다. 본 발명례 F에서 가장 높은 광 출력을 얻을 수 있고, 비교예 G도 본 발명례 F 정도는 아니지만 비교적 높은 광 출력을 얻을 수 있었다. 그래서 또한 500배인 10 A를 인가한 경우, 본 발명례 F 및 비교예 H는 각각 전극을 배치하지 않은 부분의 면적률에 따라서 4 W 및 1.3 W의 출력을 얻을 수 있었다.
비교예 G에서는, 인가 전류 0.26 A에서 발광부의 전류 밀도가 110 A/cm2일 때의 0.1 W의 출력까지는 인가 전류의 증가에 비례하여 출력이 증가했다. 그러나, 그 후 열 발생에 의한 온도 상승과 함께 출력이 포화되고, 전류 10 A의 인가에 의해 발광 장치가 파손되었다.
또한, 상기한 3종의 시험체의 휘도를 측정한 결과를 도 22 및 도 23에 도시한다. 도 22는 형광재를 배치하여 백색화한 LED의 인가 전류와 얻어진 휘도의 관계를 도시한 도면이며, 또한 도 23은 마찬가지로 전류와 휘도의 관계를 도시한 도면이다. 본 발명례 F와 비교예 H는 동일한 형광재를 사용하더라도, 각각 전극을 배치하지 않은 부분의 면적률에 따라서 얻어지는 휘도가 변하기 때문에, 10 A의 인가 전류로 720 lm/칩, 234 lm/칩이 되었다. 비교예 G는 전류 인가 0.26 A에 있어서의 18 lm/칩이 열적인 한계이며, 전류를 10 A 인가하면 파손되었다. 도 22 및 도 23에 따르면, 높은 전류로 높은 휘도를 얻을 수 있었던 것은 본 발명례 F뿐이었다.
한편, 본 실시예에 있어서 전류 인가를 최대 10 A로 한 것은, 그 이상 전류를 늘리면 n 전극에서의 주울 발열 밀도가 지나치게 커져 발열이 커질 가능성이 있기 때문이다.
n 전극을 크게 하거나, 또는 접촉 저항을 충분히 내리면, 최대 전류가 전류 밀도 110 A/cm2에 대한 70 A까지 동일한 효과를 얻을 수 있다.
(본 발명례 F-2 및 F-3)
그래서, 본 발명례 F와 동일한 처리를 실시하여, 본 발명례 F-2에서는 n 전 극의 직경 D를 1 mm(면적 0.785 mm2)로 하여, GaN 기판의 중앙에 배치했다. 또한, 본 발명례 F-3에서는 n 전극을 450 μm□로 하여, GaN 기판의 4개의 코너에 배치했다(도 24 및 도 25 참조). 도 24 및 도 25에 도시한 바와 같이, 4개의 코너에 위치하는 n 전극은 각각 본딩 와이어에 의해서 리드 프레임과 전기적으로 접속되어 있다. 본딩 와이어에는 Au선을 이용하고, 그 단면의 직경은 300 μm이다. 이 경우의 개구율은 모두 거의 100%이다. 또한, 본 발명례 C1과 마찬가지로, 컵형의 반사체인 반사 컵(37)을 배치했다.
본 발명례 F와 마찬가지로 형광재를 탑재하지 않는 것을 적분구에 탑재한 후, 소정의 전류를 인가하여 발광시켰다. 그 빛을 집광하는 디텍터로부터 출력되는 광 출력치를 계측한 바, 20 mA의 전류 인가에서는 8 mW, 인가 전류를 상기의 500배인 10 A로 한 경우에는 4 W, 또한 70 A를 인가한 경우에는 28 W의 출력을 얻을 수 있었다.
또한, 형광재를 배치하여 백색광화한 LED의 경우, 5040 lm/칩의 휘도를 얻을 수 있었다.
물론 사이즈가 작고, 인가 전류가 비교적 작은 발광 장치를 다수 개 나열하여 동일한 출력을 얻는 것이 가능하지만, 소자 배치의 위치 정밀도를 위해서나 전기적 쇼트를 피하기 위해서 소자 사이에 일정 거리가 필요하게 되어, 전체의 크기가 극단적으로 커지거나, 또한 1개 1개의 소자에 도통을 하거나 하면, 극단적으로 비용이 비싸지게 되거나 하여 실용적이지 못하다. 본 발명에 따르면 그러한 문제를 피하여 종래와 완전히 동일한 제조 프로세스의 수를 이용하여, 거의 동일한 비용으로 또한 크기도 필요 최소한으로 하여 높은 발광 출력을 얻을 수 있다.
또한 발광 파장이나 층 구조가 변하더라도, 또는 기판의 특성이 동등하다면, GaN 기판 대신에 AlxGa1-xN 기판(다만 x는 0보다 크고 1 이하)을 이용하더라도 동일한 효과가 있음은 물론이다.
도 24 및 도 25에 도시한 바와 같이, GaN 기판의 코너에 위치하는 n 전극과 리드 프레임을 반경 150 μm의 4 라인의 Au선으로 전기적으로 접속함으로써, 전극이나 와이어가 광 추출의 장해가 되는 일이 없게 되기 때문에, 더욱 광 출력을 높이는 것이 가능하다.
-(실시예 4)-
본 발명의 실시예 4에서는, GaN 기판 두께가 광 출력에 미치는 영향에 관해서 설명한다. 도 1에 도시하는 LED와 동일한 구조를 갖는 본 발명례 I, J, K의 3체의 시험체를 이용하여, GaN 기판의 광 흡수를 측정했다. 시험체의 제작 방법에 관해서 설명한다.
(본 발명례 I)
(i1) c면으로부터 0.5° 벗어난 n형 GaN의 오프 기판을 사용했다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E7/cm2이었다. 이 GaN 기판은 두께 100 μm로 했다.
(i2) MOCVD에 의해, GaN 기판의 제1 주표면 상에, 순차적으로 다음의 층을 형성했다. 즉, (GaN 버퍼층/Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.05Ga0.95N층과의 2층 구조가 3층 겹쳐진 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)의 적층 구조를 형성했다.
(i3) 발광 파장은 380 nm이며, 저온 4.2 K에서의 PL 강도와 실온 298 K에서의 PL 강도를 비교함으로써 편의적으로 산출한 내부 양자 효율은 50%이었다.
(i4)∼(i5) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(i6) 우선 점형의 n 전극으로부터 MQW층으로 전류가 비교적 균일하게 퍼지는 범위를 시뮬레이션으로 산출했다. 그 결과, n 전극 바로 아래가 가장 전류 밀도가 크고 n 전극으로부터 멀어짐에 따라서 전류 밀도가 작아졌다. 또한 n 전극 바로 아래의 1/3 이상의 전류 밀도를 얻을 수 있는 범위가 n 전극 바로 아래를 중심으로 직경 3 mm가 되었기 때문에, 발광 장치의 크기는 그것에 내포되는 1.6 mm□로 했다. GaN 기판의 N면에는 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 1.7 mm 간격으로 직경 100 μm의 n형 전극을 부착했다. 이 경우, GaN 기판의 Ga면 상에서 n형 전극이 없는 부분, 즉 개구율은 소자 당 거의 100%이다. 두께, 열처리, 접촉 저항은 본 발명례 A와 동일하다.
(i7) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(i8) 그 후에 소정의 형상이 되도록 스크라이브를 행하여, 칩화한 것을 발광 장치로 했다. 얻은 발광 장치는 1.6 mm□이다.
(i9)∼(i11) 본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시했 다.
(본 발명례 J)
(j1) c면으로부터 0.5° 벗어난 AlxGa1-xN의 오프 기판을 사용했다. 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E7/cm2였다. n형 AlxGa1-xN 기판의 두께는 100 μm로 했다. Al의 원자 비율 x = 0.2, 0.5, 1로 3종류의 것을 이용했다.
(j2) MOCVD에 의해, AlxGa1-xN 기판의 제1 주표면 상에, 다음의 적층 구조를 형성했다. (클래드층의 Si 도핑 n형 클래드 Al0.2Ga0.8N/GaN과 In0.05Ga0.95N의 2층 구조를 3층 겹친 MQW층/클래드층의 Mg 도핑 p형 Al0 .2Ga0 .8N층/Mg 도핑 p형 GaN층)을 차례로 형성한다.
(j3)∼(j5) 본 발명례 I에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(j6) AlxGa1-xN 기판의 제2 주표면에는, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 400 μm 간격으로 직경 100 μm의 n 전극을 부착했다. n 전극은, AlxGa1 - xN 기판의 제2 주표면에 접하여 아래에서부터 순차적으로 (Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성함으로써 구성했다. 이것을 불활성 분위기 속에서 가열 처리함으로써, 접촉 저항을 1E-4 Ω·cm2 이하로 했다.
(j7)∼(j11) 본 발명례 I에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(비교예 K)
(k1) c 면에서부터 0.5° 벗어난 n형 GaN의 오프 기판을 사용했다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E7/cm2였다. 이 GaN 기판은 두께 1 mm(1000 μm)로 했다.
(k2)∼(k5) 본 발명례 I에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(k6) 발광 소자(칩)의 사이즈는 본 발명례 G와 같은 1.6 mm□로 했다. GaN 기판의 제2 주표면에는, 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 1.7 mm 간격으로 직경 100 μm의 n형 전극을 부착했다. 이 경우 GaN 기판의 제2 주표면(광 방출면)에서 n 전극이 없는 부분의 비율, 즉, 개구율은 소자 당 거의 100%이다. 두께, 열처리, 접촉 저항은 본 발명례 I와 동일하게 했다.
(k7)∼(k11) 발명례 I에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(실험 및 그 결과)
우선, 기판 두께가 다른 본 발명례 I, J 및 비교예 K의 기판(1)을 준비하여, 파장 380 nm의 입사광에 대한 투과율을 측정했다. 도 26 및 도 27에 광 투과율 측정 시험의 개요를 도시한다. 본 발명례 I 및 J의 두께가 100 μm인 데 비하여 본 발명례 K의 두께가 1 mm(1000 μm)로 두껍다. 시험의 결과를 도 28에 정리하여 도시한다.
도 28에 따르면, 본 발명례 I, J 및 비교예 K에서, 투과율은 각각 70%, 90% 및 10%이었다. 본 발명례에서는, Al의 원자수비 x = 0.2, 0.5 및 1로 3종류의 기판 을 제작했지만, 어느 쪽의 투과율도 90%이었다.
그래서, 형광재를 탑재하여 백색 LED로 한 본 발명례 I, J, 및 비교예 K를, 적분구 내에 탑재한 후 소정의 전류를 인가하고, 집광되어 디텍터로부터 출력되는 광 출력치를 비교했다. 전류 20 mA를 인가한 바, 본 발명례 I, J, 및 비교예 K에서 4.2 mW, 5.4 mW(상기 3종류 전부) 및 0.6 mW의 출력을 얻을 수 있었다. 이 차는 각각의 기판의 투과율의 차에 의한 것이지만, GaN 기판의 경우 파장 400 nm보다 단파장에서 극단적으로 그 빛의 투과율이 작아지기 때문에, 그 경우, 본 발명과 같이 기판을 AlxGa1 - xN으로 함으로써 높은 빛의 추출을 얻을 수 있다.
또, GaN 기판을 얇게 함에 의해서도 높은 빛의 추출을 얻을 수 있다. 두께는 지나치게 얇더라도 n 전극으로부터 MQW로의 전류 퍼짐의 범위가 지나치게 작아지고, 지나치게 두꺼우면 상술한 바와 같이 추출 효율이 나빠지기 때문에, 발광 파장에 따라 다르기도 하지만, 그 두께는 50 μm∼500 μm가 바람직하다. 또한 본 발명례와 같이 GaN 기판의 두께가 100μm 정도로 얇은 것을 사용함으로써, GaN 기판의 제조 비용을 작게 할 수 있어, 보다 저비용의 발광 장치를 제조하는 것이 가능해진다. 발광 파장에 상관없이, 기판 두께의 저감에 의해 저비용화할 수 있음은 물론이다.
-(실시예 5)-
본 발명의 실시예 5에서는, 기판 상에 형성되는 n형 GaN층의 두께의 제조 수율에 관해서 설명한다. 이용한 시험체는 GaN 기판을 이용하는 본 발명례 A와 동일 한 구조의 본 발명례 L과, 사파이어 기판을 이용하는 비교예 B와 같은 구조의 비교예 M, N의 3체이다.
(본 발명례 L)
(l1)본 발명례 A에 있어서 대응하는 처리와 동일한 처리를 실시한다.
(12) MOCVD에 의해, 다음의 적층 구조를 형성한다(도 2 참조). (GaN 기판/GaN 버퍼층/Si 도핑 n형 GaN층(2)/클래드층의 Si 도핑 n형 Al0 .2Ga0 .8N층/GaN층과 In0.1Ga0.9N층의 2층 구조를 3층 겹친 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)을 형성한다. 도 2를 참조하여, Si 도핑 n형 GaN층(2)의 두께(t)는 100 nm로 했다.
(l3)∼(l13) 본 발명례 A에 있어서 대응하는 처리와 같은 처리를 실시했다. 이 때 소자 분리의 에칭 홈(25)을 형성하면, 에칭 홈 바닥부(25a)는 도 29에 도시한 바와 같이 완전히는 평탄하게 되지 않고 다소의 요철이 있는 형상이 된다. 본 발명례 L의 경우는, 상기한 바와 같이 중앙부가 GaN 기판이나 버퍼층에 달하더라도 이 부분에 전극 등을 설치하는 일이 없기 때문에, 이 부분에 있어서의 깊이나 바닥부의 평탄도가 다소 변동하더라도 제조 수율 등에 미치는 영향은 작다.
(비교예 M)
(m1) 비교예 B에 있어서 대응하는 처리와 같은 처리를 실시했다.
(m2) MOCVD에 의해, 사파이어 기판 상에, 다음의 적층 구조를 형성했다(도 6 참조). (사파이어 기판/GaN 버퍼층/Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.1Ga0.9N층의 2층 구조를 3층 겹친 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)을 형성한다. 도 6을 참조하여, Si 도핑 n형 GaN층(102)의 두께는 3μm로 했다.
(m3)∼(m11) 비교예 B에 있어서의 대응하는 처리와 동일한 처리를 실시했다. 이 때 소자 분리의 에칭 홈(125)을 형성하면, 에칭 홈 바닥부(125a)는 도 30에 도시한 바와 같이 완전히는 평탄하게 되지 않고 다소의 요철이 있는 형상이 된다. 그러나 비교예 M의 경우는, Si 도핑 n형 GaN층(102)의 두께는 3 μm로 두껍기 때문에, 상기한 바와 같이 중앙부가 버퍼층이나 사파이어 기판에 달하는 일이 없다. 이 결과, 이 부분에 있어서의 깊이나 바닥부의 평탄도가 다소 변동되더라도 제조 수율 등에 미치는 영향은 작다.
(비교예 N)
(n1) 비교예 B에 있어서의 대응하는 처리와 동일한 처리를 실시했다.
(n2) MOCVD에 의해, 사파이어 기판면 상에, 다음의 적층 구조를 형성했다(도 6 참조). (GaN 버퍼층/Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.1Ga0.9N층과의 2층 구조를 3층 겹친 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)을 형성했다. 도 6을 참조하여, Si 도핑 n형 GaN층(102)의 두께는 100 nm로 했다.
(n3)∼(n4) 비교예 B에 있어서의 대응하는 처리와 동일한 처리를 실시했다.
(n5) 비교예 N의 경우, 사파이어 기판 위에 사파이어와는 격자 정수가 다른 GaN계 다층막을 성장시키기 때문에, n형 GaN층의 두께가 100 nm로 지나치게 얇으면 양질의 다층막을 얻을 수 없고, 발광 출력은 극단적으로 작아진다.
또한, 비교예 N의 경우, 사파이어 기판이 절연체이기 때문에 n 전극은 p 전극과 동일한 성장막 측에 설치할 필요가 있다. 그래서 이 웨이퍼를 또한, 포토리소그래피 기술과 RIE에 의해, Mg 도핑 p형층 측에서부터 Si 도핑 n형 GaN층까지 Cl계 가스로 에칭함으로써, n형 전극을 형성하기 위해서 n형 GaN층을 노출시키려고 했다. 그러나, 도 31에 도시한 바와 같이, 본 비교예 N에서는 Si 도핑 n형 GaN층의 두께가 100 nm(0.1 μm)로 얇기 때문에, 웨이퍼 내에 균일하게 n형 GaN층을 노출시킬 수 없다. 이 때문에, 장소에 따라 노출면이 n형 AlxGa1-xN층이거나, GaN 버퍼층이거나 했다. 열 인산 등을 이용하여 습식 에칭을 시도했지만, 어떠한 에칭제라도 같은 결과였다.
(실험 결과)
실시예 1과 동일한 요령으로 광 출력을 측정한 결과, 본 발명례 L에서는 인가 전류 20 mA에서 8 mW의 출력을 얻었다. 한편, 동일한 인가 전류로, 비교예 M에서는 7.2 mW의 출력을 얻었다. 또한, 본 발명례 L의 구조에서는, n형 GaN층의 두께를 3 μm에서 100 nm로 얇게 하더라도 동등한 출력을 얻을 수 있었다. 또한 n 전극을 도전성 GaN 기판의 N면에 설치할 수 있기 때문에, Si 도핑 n형 GaN층을 노출시킬 필요는 없다.
기판 상에 성장하는 발광 소자의 막 두께는 대상으로 삼는 파장이나 출력에 따라 다르기도 하지만, 통상 불과 6 μm 이하이며, 그 대부분을 차지하는 Si 도핑 n형 GaN층의 두께를 본 발명례에서는 3 μm에서 100 nm로 얇게 할 수 있다. 이 결과, 본 발명례에 따르면, 막 성장의 비용을 비약적으로 적게 하는 것이 가능하다.
비교예 N의 시험체의 처리 공정(n5)에서 설명한 바와 같이, n형 GaN층을 100 nm(0.1 μm)로 얇게 하면, n형 GaN층 노출의 수율이 매우 나빠 실용적이지 못하다. 또한, 앞으로의 기술 진보에 의해 만일 균일한 노출이 실현되었다고 해도, 층의 두께가 지나치게 얇기 때문에, 실시예 1에 있어서의 비교예 B와 같이, n형 GaN층 속을 층에 평행한 방향으로 흐르는 전류의 전류 밀도가 극단적으로 지나치게 커져 발열이 증가하여, 실용적인 광 출력은 얻을 수 없다(도 31 참조). 물론 형광재를 이용하여 백색으로 한 경우나 발광 파장을 바꾼 경우라도 동일한 효과를 얻을 수 있음은 말할 것도 없다.
-(실시예 6)-
본 발명의 실시예 6에서는, GaN 기판의 전위 밀도가 광 출력에 미치는 영향에 관해서 설명한다. 이용한 시험체는 본 발명례 A와 동일한 구조를 갖고, 전위 밀도가 1E6/cm2인 본 발명례 O 및 전위 밀도가 1E9/cm2인 비교예 P의 2체이다.
(본 발명례 O)
(o1) c면으로부터 0.5° 벗어난 n형 GaN의 오프 기판을 사용했다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E6/cm2였다. 이 GaN 기판의 두께는 400 μm로 했다.
(o2)∼(o11) 본 발명례 A에 있어서의 대응하는 처리와 동일한 처리를 실시했다.
(비교예 P)
(p1) c면으로부터 0.5° 벗어난 n형 GaN의 오프 기판을 사용했다. 이 GaN 기판의 비저항은 O.01 Ω·cm이며, 전위 밀도는 1E9/cm2였다. 이 GaN 기판의 두께는 본 발명례 O와 동일한 400 μm로 했다.
(p2)∼(p11) 본 발명례 A에 있어서의 대응하는 처리와 동일한 처리를 실시했다.
(실험 결과)
실시예 1과 동일하게, 광 출력을 측정한 결과, 본 발명례 O 및 비교예 P에 있어서, 인가 전류 20 mA에서 모두 8 mW의 출력을, 또한 인가 전류 100 mA에서는 각각 40 mW 및 30 mW의 출력을 얻었다. 이와 같이 본 발명례 O는 비교예 P와 비교했을 때, 보다 높은 발광 출력을 얻을 수 있다.
본 발명례 O와 비교예 P에서는 비저항이나 두께 등은 동일하기 때문에, 발열이나 방열은 동일하다. 상기 광 출력의 차가 열의 영향이 아님을 확인하기 위해, 듀티(duty)비 1%, 인가 시간 1 μs의 100 μs 사이클의 펄스 전류를 인가하여 비교했다. 이 실험 결과는 전술한 결과와 같으며, 인가 전류 100 mA에 있어서 각각 40 mW 및 30 mW의 출력을 얻었다.
따라서, 메카니즘은 반드시 분명하지는 않지만, 열의 영향이 아니라 전위 밀도의 차에 따라서, 높은 전류 밀도에서의 발광 출력의 차가 얻어졌다. 또, 발광 파장이나 층 구조를 바꾼 경우나, 형광재를 형성한 백색으로 한 경우라도 동일한 효과를 얻을 수 있다는 것을 발명자의 실험에 의해 확인할 수 있다.
-(실시예 7)-
본 발명의 실시예 7에서는, 광 출력에 미치는 표면 및 단부면의 비경면화의 영향에 관해서 설명한다. 이용한 시험체는 본 발명례 Q, R이다. 본 발명례 Q는, 표면 및 단부면을 비경면화한 도 32에 도시하는 LED이며, 본 발명례 R은 비경면화를 실시하지 않는 도 33에 도시하는 LED이다.
(본 발명례 Q)
(q1)∼(q7) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(q7과 q8 사이에 삽입하는 처리 공정) GaN 기판의 N면 및 소자 단부면을 비경면으로 했다. 비경면으로 하는 방법은 RIE 등의 건식 에칭나 습식 에칭에 의해서 했다. 이러한 에칭에 의한 비경면화 방법 이외에 기계적으로 연마하는 방법을 이용하더라도 좋다. 본 실시예에서는, 에칭제로서 KOH 수용액을 이용한 습식 에칭에 의한 방법을 적용했다. 4 mol/l의 KOH 수용액을, 온도를 40℃로 유지한 상태로 충분히 교반한 후, 웨이퍼를 30분간 스터러(stirrer) 속에 침지하여, GaN 기판의 N면 및 소자 단부면을 비경면화했다.
(q8)∼(q11) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(비교예 R)
본 발명례 F와 같은 것이다.
(실험 결과)
실시예 1과 동일하게 광 출력을 측정한 결과, 본 발명례 Q 및 비교예 R은 인가 전류 10 A에서 각각 4.8 W 및 4 W의 출력을 얻었다. 또한 형광재를 형성하여 백색으로 한 경우, 인가 전류 10 A에서, 본 발명례 Q에서 1150 lm를, 또한 비교예 R에서 960 lm의 출력을 얻었다. 즉, 본 발명례 Q에서, 보다 높은 발광 출력을 얻을 수 있었다. 물론 발광 파장을 바꾼 경우라도 동일한 효과가 있음은 말할 필요도 없다. 이것은, 기판 및 n형 GaN층의 표면 및 단부면이 경면 상태에서는, 도 33에 도시한 바와 같이, 굴절률이 높은 GaN의 표면에서 전반사가 생기기 쉽고, 내부로부터 외측으로 빛이 빠지기 어렵기 때문이다. 이에 대하여, 도 32에 도시한 바와 같이 비경면화하면, 외부로의 광 방출 효율을 높일 수 있다.
한편, 비경면화에 KOH 수용액을 사용하는 경우, 농도가 0.1∼8 mol/l, 온도가 20∼80℃인 범위에서 행하면 동일한 효과를 얻을 수 있음을 발명자의 실험에 의해 알 수 있다.
-(실시예 8)-
본 발명의 실시예 8에서는, 광 출력에 미치는 p형 전극에 있어서의 반사율의 영향에 관해서 설명한다. 이용한 시험체는, 본 발명례 S, T, U, V, W의 5체이다.
(본 발명례 S)
(s1)∼(s6) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(s7) p 전극은 다음 방법으로 제작된다. p형 GaN층에 접하여 하층에서부터 차례로 4 nm 두께의 Ni층, 및 4 nm 두께의 Au층을 형성한다. 이어서, 불활성 분위기 속에서 가열 처리한다. 이 후에, 상기한 Au층 위에 100 nm 두께의 Ag층을 형성한다. 상기 방법으로 제작된 p 전극의 접촉 저항은 5E-4 Ω·cm2였다.
또한 상기 p 전극 중, 유리판 위에 접하여 하층에서부터 차례로 형성한 (4 nm 두께의 Ni층/4 nm 두께의 Au층)에, 동일한 열처리를 한 후에 투과율을 측정했다. 그 결과, Ni층 측으로부터의 450 nm의 입사광에 대한 투과율은 70%이었다. 또한, 100 nm 두께의 Ag층을 유리판에 부착하여 반사율을 측정했다. 이 결과, 450 nm의 입사광에 대하여 반사율 88%를 얻을 수 있었다. 그래서 (4 nm 두께의 Ni층/4 nm 두께의 Au층/100 nm의 Ag층)을 Ni층을 하층으로 하여 유리판에 형성하고, 동일한 열처리를 한 후에 반사율을 측정했다. 그 결과, 450 nm의 입사광에 대하여 44%의 반사율을 얻을 수 있었다. 이 반사율은 파장 450 nm의 입사광이, (4 nm 두께의 Ni층/4 nm 두께의 Au 전극층)을 70%의 투과율로 투과한 후, Ag층에서 88%의 반사율로 반사하여, 다시 (4 nm 두께의 Ni층과 4 nm 두께의 Au 전극층)을 70%의 투과율로 투과했다고 하는 반사율에 일치한다.
(s8)∼(s11) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(본 발명례 T)
(t1)∼(t6) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(t7) p 전극은 다음의 방법으로 제작한다. p형 GaN층 위에 아래에서부터 차례로, 4 nm 두께의 Ni층, 및 4 nm 두께의 Au층을 형성한다. 이 후, 불활성 분위기 속에서 열처리한다. 이어서, 상기한 Au층 위에, 100 nm 두께의 Al층 및 100 nm 두께의 Au층을 형성한다. 상기한 방법으로 제작된 p 전극의 접촉 저항은 5E-4 Ω·cm2이었다.
또한 이 전극 중, (두께 4 nm의 Ni층/두께 4 nm의 Au층)의 적층막을 유리판에 부착하여 동일한 열처리를 한 후에 투과율을 측정한 결과, Ni 측으로부터의 450 nm의 입사광에 대하여 70%이었다. 또한, 100 nm 두께의 Al층을 유리판에 부착하여 반사율을 측정한 결과, 450 nm의 입사광에 대하여 84%이었다. 또한, 아래에서부터 차례로(4 nm 두께의 Ni층/4 nm 두께의 Au층/100 nm 두께의 Al층)의 적층막을 유리판에 형성하여, 동일한 열처리를 한 후에 반사율을 측정했다. 이 결과, 450 nm의 입사광에 대하여 42%의 반사율을 얻을 수 있었다. 이 반사율은 파장 450 nm의 입사광이, (4 nm 두께의 Ni층/4 nm 두께의 Au 전극층)를 70%의 투과율로 투과한 후, Al층에서 42%의 반사율로 반사하고, 다시 (4 nm 두께의 Ni층/4 nm 두께의 Au 전극층)을 70%의 투과율로 투과했을 때에 산출되는 반사율과 일치한다.
(t8)-(t11) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(본 발명례 U)
(u1)∼(u6) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(u7) p 전극으로서, p형 GaN층에, p형 GaN층에 대하여 저항성의 전극으로 반 사율도 높은 Rh를 두께 100 nm로 전면에 부착했다. 접촉 저항은 5E-4 Ω·cm2이다. 또한 이 전극의 Rh를 유리판에 부착하여 투과율을 측정한 결과, 450 nm의 입사광에 대하여 60%이었다.
(u8)∼(u11) 본 발명례 F에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(본 발명례 V)
(v1)∼(v7) 본 발명례 S에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(v7과 v8 사이에 삽입하는 처리 공정) 본 발명례 Q에 있어서, q7과 q8 사이에 삽입하는 처리 공정과 동일한 처리를 한다.
(v8)∼(v11) 본 발명례 S에 있어서 대응하는 처리와 동일한 처리를 실시했다.
(본 발명례 W)
본 발명례 W는 본 발명례 F와 같은 것이다.
(실험결과)
실시예 1과 동일하게 광 출력을 측정한 결과, 본 발명례 S, T, U, V 및 W는 인가 전류 10 A에서, 각각 4.8 W, 4.8 W, 5.2 W, 5.8 W 및 4 W의 출력을 얻었다. 본 발명례 S, T의 실장 측에서의 반사의 모식도를 도 34에, 본 발명례 U의 실장 측에서의 반사의 모식도를 도 35에, 또한 본 발명례 W의 실장 측에서의 반사의 모식도를 도 36에 도시한다. 본 발명례 S, T에서는 p 전극(12)과 도전성 접착제(14) 사 이에 고반사층(35)을 배치하고 있는 데 대하여, 본 발명례 U에서는 p 전극(12) 그 자체를 고반사율 재료로 하고, 본 발명례 V에서는 또한 비경면화되어 있다. 또한, 본 발명례 W에서는 실장 측에 있어서의 반사에 대해서는 특별히 배려하고 있지 않다.
본 발명례 S, T, U, V에 있어서 형광재를 설치하여 백색 LED로 한 경우, 인가 전류 10 A에서, 각각 864 lm, 864 lm, 936 lm 및 1044 lm의 출력을 얻었다. 이들 결과에 따르면, p 전극을 고반사율 재료로 형성하거나, 또한 p 전극과 도전성 접착제 사이에 고반사율재를 배치함으로써, 빛의 유효 활용을 도모하여, 광 출력을 향상시킬 수 있다. 즉, 전극층에 Ag나 Al이나 Rh의 반사막을 p 전극 그 자체, 또는 p 전극과 도전성 접착제 사이에 삽입함으로써, 발광 출력을 더욱 향상할 수 있었다. 또한, 본 발명례 V와 같이, GaN 기판의 N면이나 단부면을 비경면으로 함으로써, 한층 더 향상이 가능해졌다.
발광 파장을 바꾼 경우, Ag층이나 Al층에서의 반사율이나 Au 및 Ni층에서의 흡수율이 변하기 때문에 효과의 정도는 일률적으로는 말할 수는 없지만, 어느 쪽의 파장이라도 효과가 있음은 물론이다. 또한 Rh 대신에 동등 이상의 일 함수를 갖고, 동등 이상의 반사율이 있는 원소를 이용하여 동등 이상의 효과를 얻는 것도 가능하다.
-(실시예 9)-
본 발명의 실시예 9에서는, GaN 기판의 산소 농도와 비저항 및 빛의 투과율의 관계를 파악했다. 그 관계에 기초하여 p 다운 실장, 즉 GaN 기판을 광 방출면으 로 하는 발광 소자에 있어서, 소정의 광 방출 면적의 경우에 최적의 GaN 기판 두께와 산소 농도의 관계를 수립한 점에 특징이 있다. 전술된 바와 같이 p 다운 실장에서는 광 방출면이 GaN 기판으로 되기 때문에, 이어서 도시한 바와 같이, 비저항과 광 투과율에 큰 영향을 갖는 산소 농도는 특히 중요하다.
도 37은 GaN 기판의 비저항에 미치는 산소 농도의 영향을 도시한 도면이다. 도 37로부터, 비저항 0.5 Ω cm 이하는, 산소 농도 1E17개/cm3 이상으로 함으로써 실현할 수 있다. 또한, 도 38은 GaN 기판 두께 400 μm일 때의 파장 450 nm의 빛의 투과율에 미치는 산소 농도의 영향을 도시한 도면이다. 이 도면으로부터 산소 농도가 2E19개/cm3을 넘으면 파장 450 nm의 빛의 투과율이 급격히 저하하는 것을 알 수 있다. 도 37과 도 38로부터, 산소 농도의 증대는, GaN 기판의 비저항을 감소시켜, 발광면을 확대하는 데 유효하지만 빛의 투과율을 저하시킨다는 것을 알 수 있다. 따라서, p 다운 실장되는 발광 소자에 이용되는 GaN 기판으로서는 산소 농도, GaN 기판의 두께, 발광의 평면 사이즈를 어떻게 설정할지가 매우 중요하게 된다.
도 39는 본 발명례 A에 대하여 두께 및 산소 농도를 변화시킨 GaN 기판으로 램프를 제작했을 때, 그 램프의 광 출력 및 전류가 균일하게 흐르는 평면 사이즈를 측정한 결과를 도시한 도면이다. 램프의 광 출력에 관해서 말하자면, 두께가 두꺼울수록 또한 산소 농도가 높을수록 광 출력은 저하하는 경향이 있다. 또한 전류가 균일하게 흐르는 최대의 평면 사이즈에 관해서 말하자면, 두께가 두꺼울수록 또한 산소 농도가 높을수록 커지는 경향이 있다.
도 39로부터, 예를 들면 전류가 균일하게 흐르는 평면 사이즈가 1변이 4 mm(1변 5 mm)인 정방형으로 하는 경우, 광 출력으로서 본 발명례 A의 크기로 20 mA 인가시에 8 mW 상당 이상을 얻고 싶을 때, 두께 200 μm의 GaN 기판에서는 산소 농도를 6E18개/cm3 이상(1변 5 mm 정방형에서는 8E18개/cm3 이상)으로 하면, 본 발명례 A의 크기로 20 mA 인가시에 광 출력 8 mW 이상을 확보한 뒤에, 균일한 발광을 얻을 수 있다. 즉 본 발명례 A의 크기 1변 300 μm의 정방형에 있어서의 20 mA 인가와 전류 밀도를 일치시킨 경우, 1변 4 mm(1변 5 mm)의 정방형에서는 3.6 A(5.6 A) 인가에 상당하며, 3.6 A(5.6 A) 인가시에 인가 전류에 비례하여 광 출력 1.4 W(2.3 W) 이상 확보한 뒤에, 균일한 발광을 얻을 수 있다.
또한, 두께 400 μm의 GaN 기판에서는, 상기 두께 200 μm의 경우와 동일한 목표 성능으로 했을 때, 1변 4 mm 정방형에서는 3E18개/cm3 이상(1변 5 mm 정방형의 경우, 산소 농도 4E18개/cm3 이상)으로 하면 된다. 다만, 두께 400 μm에서는 산소 농도를 2E19개/cm3 이하로 하지 않으면 본 발명례 A의 크기로 20 mA 인가시에 8 mW 상당 이상의 광 출력을 얻을 수 없다.
또한, 두께 600 μm의 GaN 기판에서는, 1변 4 mm 정방형의 영역을 전류가 균일하게 흐르는 산소 농도 2.5E18개/cm3 이상에 비하여, 본 발명례 A의 크기로 20 mA 인가시에 광 출력 8 mW 상당 이상이 되는 산소 농도의 한계치는 2.5E18개/cm3보다 약간 높을 뿐이다. 따라서, 상기 2개의 조건을 만족하는 산소 농도 범위는 좁은 범위밖에 없다. 한편, 1변 3 mm 정방형의 영역에 균일하게 전류가 흐르는 산소 농도가 2E18개/cm3 정도 이상이기 때문에, 1변 4 mm 정방형에 비교하여 산소 농도의 허용 범위는 약간 넓어진다.
또한, 도 39에 따르면, GaN 기판의 두께가 200 μm∼400 μm인 경우, 1변 10 mm의 정방형에 균일하게 전류를 흘려, 본 발명례 A의 크기로 20 mA 인가시에 8 mW 상당 이상의 출력을 얻는 것을 가능하게 하는 산소 농도 범위는 실용상 충분히 넓은 것을 알 수 있다. 두께 200 μm에서는 산소 농도 2E19개/cm3보다 낮은 산소 농도 이상에서 가능한 것을 알 수 있다. 또한 두께 400μm에서는 산소 농도 8E18/cm3 이상에서 가능하다.
이어서 구체적인 실시예에 관해서 설명한다. 실시예에서는 다음 시험체를 이용했다.
(본 발명례 S1) : 1E19개/cm3의 산소 농도로 n형화되어 있는 두께 400 μm의 GaN 기판을 이용했다. 이 GaN 기판의 비저항은 0.007 Ωcm이며, 파장 450 nm의 빛에 대한 투과율은 72%이다. 상기 GaN 기판을 이용하여 발광 소자를 제조할 때, 상기 이외의 부분은 본 발명례 A와 동일한 조건으로 했다. 즉, GaN 기판의 평면 사이즈는 광 방출면이 1변의 길이가 0.3 mm인 정방형으로 되도록 잡고(실시예 1의 (a1) 참조), (a2) MOCVD로 GaN 기판의 제1 주면인 Ga면 상에 다음의 적층 구조를 형성했 다. (Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층과의 2층 구조가 3층 겹쳐진 MQW/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)의 적층 구조를 갖는다.
(비교예 T1) : 두께가 400 μm이며, 산소 농도 5E19개/cm3로 n형화되어 있는 GaN 기판을 이용했다. 이 GaN 기판의 비저항은 0.002 Ωcm이며, 파장 450 nm의 빛에 대한 투과율은 35%이다. 상기 이외의 조건은 본 발명례 S1과 동일하다.
(비교예 T2) : 두께가 400 μm이며, 산소 농도 2E16개/cm3로 n형화되어 있는 GaN 기판을 이용했다. 이 GaN 기판의 비저항은 1.0 Ω cm이며, 파장 450 nm의 빛에 대한 투과율은 90%이다. 상기 이외의 조건은 본 발명례 S1과 동일하다.
(시험 및 그 결과) : 상기 시험체의 p 다운 실장의 발광 소자를 제조하여 20 mA의 전류를 인가한 바, 본 발명례 S1에서는 8 mW의 광 출력을 얻을 수 있었다. 이에 비하여 비교예 T1에서는 4 mW, 또한 비교예 T2에서는 5 mW의 광 출력밖에 얻을 수 없었다. 비교예 T1의 4 mW라는 광 출력은 그 GaN 기판의 투과율에 따른 출력이라고 할 수 있다. 비교예 T2에 관해서 출광면인 GaN 기판의 제2 주면 측으로부터 발광의 상태를 관찰한 바, 면내에 발광의 강약이 확인되었다. 즉 n 전극의 주위에서 발광 강도가 극단적으로 강하고, n 전극에서 멀어짐에 따라서 급격히 발광 강도는 약해진다. 이것은 GaN 기판의 비저항이 크기 때문에 n 전극을 경유하는 전류가 발광 소자의 면내에 충분히 퍼지지 않았기 때문이다. 이 때문에, 발광은 전류가 집 중하는 p 전극 주위에서만 생겼다. 이 결과, 비교예 T2의 발광 소자 전체의 발광 출력은 본 발명례 S1보다 뒤떨어지는 것으로 되었다.
-(실시예 10)-
본 발명의 실시예 10은 p 다운 실장의 발광 소자에 있어서의 GaN 기판 내의 전위 다발의 밀도를 한정하여 광 출력을 높인 점에 특징이 있다. GaN 기판을 형성할 때에, 대부분의 영역의 결정성을 높이기 위해서, 불가피하게 발생하는 전위를 집중화하여 모아 이산적으로 전위 다발을 분포시킴으로써, 그 사이의 대부분의 영역의 GaN 기판의 결정성을 높인다. p 다운 실장의 발광 소자에서는 GaN 기판이 광 방출 측에 배치되기 때문에, 전위 다발의 밀도가 소정치(전위 다발 밀도 4E2개/cm2)를 넘으면 발광 장치의 제조 수율에 추정을 넘어 극적으로 영향을 준다고 하는 현상을 확인할 수 있었다.
상기 GaN 기판의 전위 다발은 도 40에 도시한 바와 같이 p형 GaN층 등 에피택셜막의 p형 GaN층(6)에도 계승되어, 에피택셜막 상에 코어(61)로서 나타난다. 따라서, 전위 다발 밀도와 코어 밀도는 거의 일치한다. 이 코어(61)는 에피택셜막의 성막 조건에 따라서는, 도 41에 도시한 바와 같은 구멍형 오목부로 된다. 이 구멍형 오목부의 밀도가, GaN 기판을 방출면으로 하는 p 다운 실장 발광 장치에서는, 제조 수율에 극적으로 영향을 준다.
이용한 시험체는 다음과 같다.
(본 발명례 S2) : 전위 다발이 평균적으로 500 μm×500 μm 당 1개 분포하 고 있는 GaN 기판을 이용했다. 이것은 전위 다발 밀도 4E2개/cm2에 대응한다. 다른 조건은 본 발명례 S1과 동일하다.
(비교예 T3) : 비교예에는 전위 다발이 10 μm×10 μm 당 1개 분포하고 있는 GaN 기판을 이용했다. 이것은 전위 다발 밀도 1E6개/cm2의 밀도에 대응한다. 다른 조건은 본 발명례 S2와 동일하게 했다.
(시험 및 그 결과) : 상기한 GaN 기판을 이용하여 실제 생산 베이스에서 각각 복수의 발광 소자를 제조하였다. 각 시험체에 20 mA의 전류를 인가하여, 광 출력이 8 mW 이상 얻어지는 수율을 조사했다. 그 결과, 본 발명례 S2에서는 수율이 95%이지만, 비교예 T3에서는 수율이 50%이었다. 즉 전위 다발 밀도가 4E2개/cm2 이하이면, 실제로 제조 가능한 수율로 할 수 있지만, 상기 밀도를 넘으면 실제로 상업 베이스에서 계속적으로 제조하는 것이 불가능하게 된다.
광 출력이 8 mW를 만족하지 않는 디바이스로서의 발광 소자를 분해하여 칩을 꺼내 조사했다. 꺼낸 칩을 적당한 산 용액으로 전극을 제거하여, p형 반도체층 측에서 관찰하면, GaN 기판의 전위 다발이 분포하는 부위에 있어서 에피택셜 성장층이 형성되어 있지 않은 것이 여러 예 관찰되었다. 전위 다발이 분포하는 부위에서는 직경 1 μm 정도의 구멍형 오목부가 관찰되었다. 상기 구멍형 오목부는 광 출력이 8 mW 이상인 것에는 확인되지 않았다.
또한, 상기한 시험체에 대하여, 실시예 1의 본 발명례 A의 제작 단계 (a7)에 대응하는 단계에 있어서, 20 mA의 전류를 인가한 바, 상기 구멍형 오목부를 포함하 는 발광 소자는 구동 전압이 전부 1 V 미만이었다. 이것은, 구멍형 오목부를 전극이 메워 p 전극 측과 n 전극 측의 층끼리 전기적으로 단락하고 있고, 그 결과, 전류가 활성층 전체로 퍼져 충분한 양이 공급되지 않기 때문에 낮은 광 출력으로 되었다고 생각된다.
-(실시예 11)-
본 발명의 실시예 11은 GaN 기판과 n형 AlGaN 클래드층(3) 사이에, n형 AlGaN 버퍼층과 n형 GaN 버퍼층을 배치한 점에 특징이 있다. 통상, 기판에는 휘어짐이 있지만, GaN 기판에서는 특히 휘어짐이 크다. 이 때문에 GaN 기판에서는, 오프각도 도 42에 도시한 바와 같이, 기판면 내에서 크게 변동한다. 도 42는 20 mm×20 mm의 GaN 기판의 c면으로부터의 오프각 분포예를 도시하고 있다. 이 GaN 기판에 에피택셜막을 형성하고 발광 소자들로 분할하여 광 출력을 측정하면, 코너에 위치하고 오프각이 0.05° 레벨로 작은 영역(R1) 및 오프각이 1.5° 레벨로 큰 영역(R2)에 형성된 발광 장치는, 20 mA의 인가 전류에 대하여 광 출력 8 mW 이상을 얻을 수 없다. 이것은, GaN 기판 상에 형성된 에피택셜막의 결정성이 좋지 않음에 기인하고 있다. 이 때문에, 도 43에 도시한 바와 같이, GaN 기판(1)과 AlGaN 클래드층(3) 사이에, 양자의 중간의 격자 정수를 갖는 n형 AlGaN 버퍼층(31)과, n형 GaN 버퍼층(2)을 배치하여 격자 정수의 차이를 완화하는 시도를 했다. 보다 구체적으로는, n형 AlGaN 버퍼층(31)을 상기 위치에 배치한 점에 특징이 있다.
이용한 시험체는 다음과 같다.
(본 발명례 S3) : 이용한 GaN 기판은 도 42에 도시한 바와 같이 20 mm×20 mm의 면내에서, c면으로부터의 오프 각도가 0.05°인 영역에서부터 1.5°인 영역으로 연속해서 변화하고 있다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E7/cm2이고, 두께는 400 μm이다. 이와 같이 오프 각도 분포가 있는 GaN 기판을 이용하여, 실시예 1의 본 발명례 A의 제조 공정 (a1)∼(a11)에 따라서, 상기 20 mm×20 mm의 기판의 각 위치에서 발광 소자를 제작했다. 이 때 도 43에 도시한 바와 같이, GaN 기판(1)과 n형 GaN 버퍼층(2) 사이에 두께 50 nm의 Al0.15Ga0.85N 버퍼층을 배치했다.
(비교예 T4) : GaN 기판은 20 mm×20 mm의 면내에서, c면으로부터의 오프 각도가 0.05°인 영역에서부터 1.5°인 영역으로 연속된 것을 이용했다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E7/cm2이고, 두께는 400 μm이다. 실시예 1의 본 발명례 A의 제조 공정 (a1)∼(al1)에 따라서 각 위치에서 복수의 발광 소자를 제작했다. 비교예 T4에서는, GaN 기판(1)에 접하여 n형 GaN층을 형성하고, GaN 기판과 n형 GaN층 사이에 Al0.15Ga0.85N 버퍼층을 배치하지 않았다.
(시험 및 그 결과) : 발광 소자에 20 mA의 전류를 인가했을 때, 본 발명례 S3에서는 20 mm×20 mm의 GaN 기판의 상기 영역(R1, R2)을 포함하는 0.05∼1.5°의 영역에서, 광 출력 8 mW 이상을 얻을 수 있었다(도 44 참조). 그러나 비교예 T4에서는, 오프 각도 0.1°∼1.0°의 영역 상에 형성된 발광 소자에 있어서만 광 출력 8 mW 이상을 얻을 수 있었다. 0.05° 및 1.5°의 오프각 레벨에서는 광 출력 8 mW 에 미달이었다.
이것은, 본 발명례 S3에서는, 오프 각도가 크게 변동하는 GaN 기판을 이용하더라도, 상기한 바와 같이 Al0.15Ga0.85N 버퍼층을 배치함으로써 결정성이 우수한 에피택셜층을 형성할 수 있기 때문이다.
-(실시예 11-2)-
본 발명의 실시예 11-2는 실시예 11과 마찬가지로 GaN 기판과 n형 AlGaN 클래드층(3) 사이에, n형 AlGaN 버퍼층과 n형 GaN 버퍼층을 배치함으로써, 실시예 10과 같은 GaN 기판의 전위 다발의 부분에 에피택셜막을 형성했을 때에 생기는 도 41에 도시한 구멍형 오목부를 없앤 점에 특징이 있다.
(본 발명례 S2-2) : 비교예 T3과 마찬가지로, 전위 다발이 10 μm×10 μm 당 1개 분포하고 있는 직경 2 인치의 GaN 기판을 이용했다. 이것은 전위 다발 밀도 1E6개/cm2의 밀도에 대응한다. 도 43에 도시한 바와 같이, GaN 기판(1)과 n형 버퍼층(2) 사이에 두께 50 nm의 Al0.15Ga0.85N 버퍼층을 배치했다. 다른 조건은 본 발명례 S2와 동일하게 했다.
(시험 및 그 결과)
에피택셜층을 생성한 후, 미분 간섭 현미경 및 SEM(주사형 전자 현미경)으로 에피택셜층 측의 웨이퍼 면내를 관찰했다. 그 결과, 도 41에 도시한 바와 같은 구멍형 오목부는 하나도 없음을 확인했다. 상기한 직경 2 인치의 GaN 기판을 외주에서부터 가장자리 5 mm 정도를 빼고는 전부를 이용하여 발광 소자를 제조하였다. 발 광 소자를 50개에 1개의 비율로 취해서, 20 mA의 전류를 인가하여, 광 출력이 8 mW 이상 얻어지는 수율을 조사했다. 결과는 100%의 수율이었다. 상기한 수율은 보다 많은 제조를 하면, 구멍형 오목부 이외의 제조 요인에 의해 100% 미만인 100%에 가까운 수율을 얻을 수 있다고 생각된다. 그러나, 구멍형 오목부에 초점을 두고 실시한 상기 수율 시험 결과에서는, 100%라고 하는 특이하게 양호한 수율을 얻을 수 있었다.
-(실시예 12)-
본 발명의 실시예 12는 MQW(4)/p형 AlGaN 클래드층(5)/p형 GaN층(6)의 외측에 전도성을 높인 p형 AlGaN층을 배치하고, p 전극으로서 반사율이 높은 Ag 전극층만을 전면에 배치한 점에 특징이 있다. 따라서 일 함수 등을 고려한 다른 금속 전극을 설치하고 있지 않다. 이 구성에 의해 다운 측 바닥부에 있어서 높은 반사율을 갖기 때문에, 다른 금속 전극을 이용한 경우에 생기는 빛의 흡수가 작아져, 광 방출 효율을 높일 수 있다.
시험체는 다음과 같다.
(본 발명례 S4(도 45 참조)) : 본 발명례 A와 마찬가지로 GaN 기판의 제1 주면인 Ga면 상에 다음의 적층 구조를 갖는다.
/MQW(4)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층(5)/Mg 도핑 p형 GaN층(6)/두께 5 nm의 Mg 도핑 InGaN층(32)/
상기한 적층 구조에서는 Mg 도핑 p형 GaN층(6)에 접하여 두께 5 nm의 Mg 도 핑 InGaN층(32)을 갖는 점에 특징이 있다. 또한 실시예 1의 본 발명례 A에서는 처리 공정 (a7)에 있어서 Ni/Au 전극층을 형성하고 있었지만, (a7)의 처리 공정을 하지 않고, 대신에 두께가 100 nm인 Ag 전극층(33)을 형성했다.
(비교예 T5) : 실시예 1의 본 발명례 A의 구조에 있어서, Ni/Au 전극층에 접하여 추가로 두께 100 nm의 Ag 전극층을 배치했다.
(시험 및 그 결과) : 본 발명례 S4에서는, p형 GaN층(6)에 접하여 p형 InGaN층(32)이 있기 때문애 억셉터 레벨이 낮아진다. 이 때문에 캐리어 농도가 증가하고, 그다지 일 함수가 크지 않은 Ag 반사막(33)을 p 전극으로서 p형 InGaN층(32)에 접하여 배치하더라도, Ag 반사막(33)과 p형 InGaN층(32)과의 접촉 저항은 그다지 커지지 않는다. 본 발명례 S4의 발광 소자의 구동 전압과, 비교예 T5의 발광 소자의 구동 전압을 비교했지만, 차는 0.05 V 미만이며, 의미 있는 차를 확인할 수는 없었다.
본 발명례 S4에서는, 20 mA의 전류를 인가했을 때 11.5 mW의 광 출력을 얻을 수 있었던 데 비하여, 비교예 T5에서는 9.6 mW이었다. 한편, 본 발명례 A는 8 mW이었다.
상기한 바와 같이 본 발명례 S4에 있어서 큰 광 출력을 얻을 수 있는 것은, 발광층으로부터 p 반도체층 측으로 향하는 빛이, Ni/Au 전극층이 없기 때문에 Ni/Au 전극층에서 흡수되는 일이 없이, 반사율 88%의 Ag층에 반사되기 때문이다. 한편, 비교예 T5에서는, p 전극층에 있어서의 빛의 반사율 = Ni/Au에 의한 흡수 70% × Ag 반사율 × 재흡수 70% = 44%로 낮은 것으로 된다. 이 결과, 본 발명례 S4에서는, 외부로 방출할 수 있었던 광 출력이 비교예 T5의 1.2배에 달했다.
한편, 본 실시예에서는 p 전극에 Ag막을 이용했지만, 그밖에 반사율이 높고 p형 InGaN층(32)과의 접촉 저항이 그다지 높지 않다면 어떠한 재료를 이용하더라도 좋으며, 예를 들면 Al, Rh를 이용할 수 있다.
-(실시예 13)-
본 발명의 실시예 13에서는, p 전극을 p형 GaN층과의 접촉 저항이 작은 Ni/Au층을 이산적으로 배치하고, 그 간극을 메우도록 Ag막을 피복하여 광 출력을 향상시킨 점에 특징이 있다. 도 46은 p 전극에 주목한 단면도이다. 에피택셜층의 다운 측 저면에, 소정의 피치로 Ni/Au 전극층(12a)이 이산적으로 배치되어 있다. 또한 그 사이를 메워, 에피택셜층의 다운 측 저면 및 Ni/Au 전극층(12a)을 피복하도록 Ag층(33)이 배치되어 있다. 도 47은 p 전극의 상측 부분을 통해 p 전극을 본 평면도이다.
또한, 이산적인 Ni/Au 전극층(12a)의 전형적인 피치는 3 μm이다. 피치 3 μm는 통상의 p형 GaN층이나 p형 AlGaN 클래드층에서는, 그 비저항으로부터 전류가 퍼지는 범위의 직경이 불과 6 μm임에 기초하고 있다. 즉 피치 3 μm로 함으로써, 하나의 이산 전극으로부터 이웃의 이산 전극에 전류가 닿는다. 전류를 전극층에 걸쳐 빠짐이 없도록 흘리기 위해서는, 피치 3 μm 이하로 하는 것이 좋지만, 너무 피치를 작게 하면 이산 배치의 Ni/Au 전극층에 의해 빛의 유효 추출량이 줄어든다.
예를 들면 이산적 Ni/Au 전극의 면적률이 20%일 때, 도 46 및 도 47에 도시하는 p 전극의 구조에 따르면, 빛의 반사율(계산) = 반사율 88% × 면적률 80% + 반사율 40% × 면적률 20% = 78%(계산)를 얻을 수 있다. 본 시산을 베이스로 하여 실제로 상기 구조의 p 전극을 제작하여, 광 출력을 측정했다. 시험체는 다음과 같다.
(본 발명례 S5) : 실시예 1의 본 발명례 A와 동일한 제조 공정에 따라서 제작했지만, p 전극의 제작 공정 (a7)에 있어서, p형 GaN층에 접하여 두께 4 nm의 Ni층을 형성하고, 그 위에 두께 4 nm의 Au층을 전면에 형성했다. 이어서, 레지스트 마스크를 이용하여 패터닝하여, 이산적으로 분포된 Ni/Au 전극을 형성했다(도 46, 도 47 참조). 계속해서, 불활성 가스 분위기 속에서 가열 처리함으로써, 접촉 저항을 5E-4 Ω·cm2로 했다. 이 후, Ni/Au 전극의 간극을 매립하고, 또한 Ni/Au 전극을 덮도록 전면에 Ag층을 형성하여, 반사 전극으로 했다. 이산적으로 배치된 Ni/Au층의 p형 GaN층에 있어서의 점유율은 20%로 하고, Ag의 점유율은 80%로 했다. 또한, Ni/Au 전극층(12)의 피치는 3 μm로 했다(도 48 참조).
(비교예 T6) : 실시예 1의 본 발명례 A와 동일한 제조 공정에 따라서 적층 구조를 GaN 기판 상에 형성했다. p 전극은 그 제작 공정 (a7)에 따라서 p형 GaN층에 접하여 전면에 Ni/Au 층을 배치하여, 열처리를 행했다. 이어서, 본 발명례 A의 구성과 달리, 또한 Ni/Au층에 접하여 Ag층을 전면에 형성했다(도 49 참조).
비교를 위해 본 발명례 A와 동일한 발광 소자에 대해서, 다운 측으로 향한 빛의 반사 거동을 도 50에 도시한다.
(시험 및 그 결과) : 상기한 바와 같이 제작된 각 발광 소자에 전류 20 mA를 인가하여 광 출력을 측정했다. 본 발명례 S5에서는 11.5 mW의 광 출력을 얻을 수 있었지만, 비교예 T6에서는 9.6 mW이었다. 또한, 활성층으로부터 마운트측(다운 측)으로 향한 빛 중 p 전극에서 반사되어 출사면으로부터 출사되는 비율은 본 발명례에서는 86%에 달한다(도 48 참조). 이에 대하여 비교예 T6에서는 67%이었다(도 49). 한편, 본 발명례 A에 있어서의 상기한 비율은 40%이었다(도 50).
본 발명례 S5에서는 다운 측으로 향한 빛은 p 전극의 80%를 점유하는 Ag에 의해, 그 80% 만큼이 88%의 반사율로 반사되고, 또한 p 전극의 20%를 차지하는 Ni/Au층에 의해 그 20% 만큼이 40%를 넘는 반사율(단순히 반사율 40%가 아님)로 반사된다. 이 결과, 본 발명례 S5에서는 상기한 비율은 86%가 된다. 비교예 T6에서는, Ni/Au층의 다운 측에 위치하는 Ag 층에 의해서 추가로 반사되어, 그 반사분이 있기 때문에 본 발명례 A보다도 큰 비율로 된다.
한편, 비교예 T6은 가장 넓게는 본 발명례에 속하는 것은 물론이다. 본 실시예를 설명하기 위해서 편의상 비교예로 하고 있을 뿐이다.
상기한 Ni/Au 전극층은 Pt 전극층 또는 Pd 전극층으로 치환하더라도 좋다. 또한, 반사 전극 Ag층은 Pt층 또는 Rh층으로 치환하더라도 좋다.
마찬가지로 Ni/Au 전극의 면적률이 10%일 때 20 mA 인가시의 광 출력은 11.8 mW, Ni/Au 전극의 면적률이 40%일 때 20 mA 인가시의 광 출력은 10.6 mW로, 그 면적률에 따라서 비교예 T6보다도 큰 광 출력을 얻을 수 있다. 그러나, Ni/Au 전극의 면적률이 10% 미만인 2%인 경우, 광 출력은 비교예 T6과 동일한 9.6 mW밖에 얻지 못하고, Ni/Au 전극의 주위에서 극단적으로 강한 발광 불균일이 있음이 본 발명자 의 실험으로 확인되고 있다
-(실시예 14)-
본 발명의 실시예 14는 GaN 기판으로부터 에피택셜층에 전파된 병행된 복수의 판형 결정 반전 영역을 제거하고, 그 판형 결정 반전 영역의 간극 영역마다 p 전극을 배치한 점에 특징이 있다. GaN 기판에는 GaN 기판의 두께 방향으로 병행하게 분포되어 스트라이프형으로 GaN 기판의 주면에 나타나고, 그 결정 반전 영역이 에피택셜층(2, 3, 4, 5, 6)에 전파된다. 도 51, 도 52에 도시하는 판형 결정 반전 영역은 주면 상에서 격자형으로 배치되어 있다. 질화물 반도체 기판을 제작할 때, 전위 다발(=코어)을 모은 영역에서는 주위의 결정 배열에 대하여 반전된 결정 배열을 취한다. 이 때문에, 판형 결정 반전 영역과 전위 다발은, 주위와 결정 배열이 반전하고 있다고 하는 점에서 같다. 양자의 차이는 전위 다발이 전위를 끈형 또는 굵기가 있는 선형으로 모으고, 따라서 결정 반전 영역이 끈형인 데 대하여, 판형 결정 반전 영역에서는 그것이 판형이라는 점에 있다. 즉, 판형 결정 반전 영역은 전위가, 두께를 갖는 면형 영역 내에 고밀도로 분포된다.
본 실시예에서는, 상기 에피택셜층 중의 결정 반전 영역을 완전 제거하고, 또한 GaN 기판의 결정 반전 영역을 제1 주면 측의 소정 깊이에 이를 때까지 제거하여, 각 에피택셜층을 이격하고, 이격된 에피택셜층마다 p 전극을 설치한 점에 특징이 있다(도 53 참조). 판형 결정 반전 영역은 도 51에 도시한 바와 같이 판형 결정 반전 영역이 주면 상에서 교차하는 격자형 결정 반전 영역으로 형성되어 있더라도 좋고, 나중에 설명하는 것과 같이 주면 상에서 일정 방향으로 가지런하게 분포하는 병행 배치라도 좋다.
(본 발명례 S6) : 도 51, 도 52에 도시하는 GaN 기판에서는, 에피택셜층 측의 제1 주표면은 면방위가 (0001)면 즉 c면이다. 이 제1 주표면과 면 대칭의 관계에 있는 결정 반전 영역은 (000-1)면 즉 -c면이며, c축이 반전되어 성장하고 있다. c면에서는 표면은 Ga 원자가 배열된 Ga면이며, 결정 반전 영역에서는 그 표면은 N 원자가 배열된 N면이다. 본 발명례 S6에서는, 제1 주표면에 있어서 100 μm 간격으로 폭 30 μm의 결정 반전 영역이 격자형으로 배열된 GaN 기판을 이용했다. 결정 반전 영역은 GaN 기판 상에 형성된 에피택셜막으로 전파된다.
상기 GaN 기판을 이용하여, 본 발명례 A와 동일한 제조 방법으로 적층 구조를 형성했다(본 발명례 A의 공정 (a1)∼(a6) 참조). p 전극을 형성하는 공정에서는(a7) 대신에 다음의 처리를 한다. 즉, p형 GaN층에 도 52와 같이 전파된 결정 반전 영역만을 피복하는 마스크 패턴을 이용하여, 마스크 간극의 c면의 영역에만 p 전극층을 형성한 후, 마스크 패턴을 제거했다.
이어서, 상기 GaN 기판의 제2 주면(이면) 전면에 마스크를 피복한 반도체기판을, 8 N(규정) 80℃의 KOH 속에 유지하여, 제1 주면 측의 결정 반전 영역을 p형 GaN층 등의 에피택셜층을 지나 GaN 기판 속에까지 에칭하여 제거하여 홈(52)을 형성했다. 판형 결정 반전 영역(51)은 전위 밀도가 높은 전위 밀집부이기 때문에 KOH에 의한 에칭이 용이하다. GaN 기판 내의 에칭 깊이는 에피택셜층과 GaN 기판과의 계면으로부터 GaN 기판 측에 150 μm 들어간 위치까지이다. 이 후 마스크를 제거하고, 홈(52)을 매립하도록 절연막을 퇴적했다(도 53).
(시험 및 시험 결과) : 상기한 본 발명례 S6을 이용하여 발광 소자를 제조하여, 20 mA의 전류를 인가한 바, 9.6 mW의 광 출력을 얻을 수 있었다. 이것은 본 발명례 A의 광 출력 8 mW의 1.2배이다.
전술한 바와 같이, 본 발명례 S6에서는 판형 결정 반전 영역이 격자형으로 배열되어 있지만, 판형 결정 반전 영역은 격자형일 필요는 없으며, 도 54(평면도) 및 도 55(단면도)에 도시한 바와 같이, GaN 기판의 주면에 일정 방향을 따라서 병렬적으로만 배치된 판형 결정 반전 영역이라도 좋다. 또한, 점형(실제는 면 또는 작은 원형)의 결정 반전 영역이 규칙적으로 존재하는 질화물 반도체 기판을 사용한 경우에도, 에칭 구멍의 크기나 깊이에 따라서 본 발명례 S6과 마찬가지로 본 발명례 A보다도 큰 광 출력을 얻을 수 있다.
-(실시예 15)-
본 발명의 실시예 15에서는, 도 56에 도시한 바와 같이, 반도체 칩의 위쪽에, GaN 기판(1)에 대면하도록 형광판(46)을 배치하고 수지(15)에 의해서 밀봉한 점에 특징이 있다. p 다운 실장에 있어서의 방사면으로 되는 GaN 기판에 대면시켜 형광판을 배치한 구성에 참신함이 있다. 이용한 시험체는 도 56에 도시하는 본 발명례 S7, S8 및 비교예 T7이다.
(본 발명례 S7) : 본 발명례 S7은 기본적으로는 실시예 3에 도시한 본 발명례 F의 제조 공정에 따라서 제조된다. 도 56에 도시한 바와 같이, p 다운 탑재한 칩 위에 형광판(46)을 GaN 기판(1) 이면에 대면하도록 배치하고, 에폭시계 수지(15)로 밀봉하여 백색 발광 장치로 했다.
상기한 형광판(46)은 다음의 제조 방법으로 제작했다. 할로겐 수송법에 의해 I(요오드)가 확산된 덩어리형의 ZnSSe 결정을 제작하여, 이 덩어리형 ZnSSe 결정을 Zn, Cu 분위기 속에서 가열함으로써, ZnSSe 내부에 Cu를 확산시켰다. 이어서 이 덩어리형 ZnSSe 결정을 거친 연마반을 이용하여 두께 0.5 mm까지 연마한 후, 리드 프레임에 수용되는 형상으로 잘라냈다. 상기한 방법으로 제작된 형광판의 표면 및 이면의 거칠기는 Rmax = 1 μm이었다.
(본 발명례 S8) : 본 발명례 S8에서는, 상기 형광판(46)의 GaN 기판에 대면하는 표면(46a)에 요철을 형성했다(도 57 참조). 요철의 높이는 2 μm로 하고, 요철의 평균적인 피치는 5 μm로 했다. 다른 구조는 본 발명례 S7과 동일하게 했다.
(비교예 T7) : 도 58에 도시한 바와 같이, p 톱 탑재한 칩의 위쪽에 형광판(46)을 칩에 대면하도록 배치하고, 에폭시계 수지(15)로 밀봉하여 백색 발광 장치로 했다.
(시험 및 시험 결과) : 상기한 GaN 기판을 이용하여 제조한 발광 장치에 전류 10 A를 인가했을 때, 얻어진 발광의 휘도는 다음과 같았다. 본 발명례 S7에서는 800 lm, 본 발명례 S8에서는 880 lm로 모두 높은 휘도를 얻을 수 있었다. 한편, 비교예 T7의 휘도는 540 lm이었다. 상기한 결과는, p 다운 탑재에 있어서 GaN 기판에 대면하여 형광판을 배치하는 쪽이, p 톱 탑재에 형광판을 배치하는 것보다도 높은 휘도를 확보할 수 있음을 보이는 것으로, 형광판의 GaN 기판에 대면하는 표면을 조면화(租面化)함으로써 더욱 휘도를 향상시키는 것이 판명되었다.
다음에, 상기한 실시예와 중복되는 것도 있지만 본 발명의 실시예를 나열적 으로 예를 들어 설명한다.
상기한 GaN 기판은 산소 도핑에 의해 n형화되어 있으며, 산소 농도가 산소 원자 1E17개/cm3∼2E19개/cm3의 범위에 있고, GaN 기판의 두께가 100 μm∼600 μm가 되도록 할 수 있다.
전술된 바와 같이 산소 농도 1E17개/cm3 이상으로 함으로써, GaN 기판의 비저항을 향상시킬 수 있어, p 전극으로부터 도입된 전류를 GaN 기판에 충분히 퍼지게 할 수 있어, 활성층의 넓이를 충분히 사용하여 발광을 생기게 할 수 있다. 또한 산소농도 2E19개/cm3 이하로 함으로써, 파장 450 nm의 빛에 대하여 60% 이상의 투과율을 확보할 수 있어, 방사면이 되는 GaN 기판에 있어서의 투과율을 높여, 광 출력을 확보할 수 있다. 상기한 산소 농도 범위는 p 다운 탑재한 구조에 있어서 GaN 기판의 두께가 100 μm∼600 μm인 경우, 특히 유효하게 작용한다.
또한, 상기한 산소 농도가 산소 원자 5E18개/cm3∼2E19개/cm3의 범위에 있고, GaN 기판의 두께가 200 μm∼400 μm의 범위에 있으며, 제2 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변이 10 mm 이하의 범위에 있도록 할 수 있다.
이 구성에 의해, 발광면의 전역에 걸쳐 발광시키면서도 충분한 광 출력을 얻을 수 있다.
또한, 상기한 산소 농도를 산소 원자 3E18개/cm3∼5E18개/cm3의 범위로 하 고, GaN 기판의 두께를 400 μm∼600 μm의 범위로 하며, 제2 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변을 3 mm 이하의 범위로 하여도 좋다. 또한, 상기한 산소 농도를 산소 원자 5E18개/cm3∼5E19개/cm3의 범위로 하고, GaN 기판의 두께를 100 μm∼200μm의 범위로 하며, 제2 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변을 3 mm 이하의 범위로 할 수도 있다.
상기한 바와 같이 GaN 기판의 두께에 따라서 산소 농도와 칩 사이즈를 적절하게 함으로써, 칩 사이즈에 따라서 성능상(전면 균일 발광, 발광 효율) 보다 적절한 GaN 기판을 설정할 수 있다. 또한, 제조 비용상, 가장 바람직한 조건 설정을 할 수도 있다.
상기한 GaN 기판의 대부분의 영역의 결정성을 높이기 위해서, 그 형성시에 불가피하게 생성되는 전위를 이산적으로 끈형으로 집중화하여 기판 두께 방향을 따라서 분포시켜 생긴 전위 다발이, GaN 기판의 제1 주표면에 평균 4E6개/cm2 이하의 밀도로 분포되는 GaN 기판을 이용하더라도 좋다.
이 구성에 의해, 소정치 이상의 광 출력을 갖는 발광 소자를 높은 제조 수율로 제조할 수 있다.
상기한 전위 다발이 제1 주표면에 평균 4E2개/cm2 이하의 밀도로 분포하고, 제2 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변이 200 μm∼400 μm의 범위에 있도록 하더라도 좋다.
상기와 같은 소형의 발광 소자에서는, 전위 다발을 포함하는 경우, 그 특성 열화는 피할 수 없으며, 수율 저하로 직결된다. 상기한 바와 같이 전위 다발의 밀도를 저하시킴으로써, 수율 저하를 실용상 허용할 수 있는 범위로 끝낼 수 있다.
또한, 상기한 GaN 기판과 n형 AlxGa1-xN층(0≤x≤1) 사이에 있어서, GaN 기판에 접하여 n형 AlGaN 버퍼층이, 또한 그 n형 AlGaN 버퍼층에 접하여 n형 GaN 버퍼층이 위치하고, 그 n형 GaN 버퍼층에 접하여 n형 AlxGa1-xN층(0≤x≤1)이 위치하는 구성으로 하여도 좋다.
상기와 같은 헤테로 에피택셜 적층 구조의 경우, GaN 기판과 활성층의 클래드층인 n형 AlxGa1-xN층(0≤x≤1) 사이에, 상기한 바와 같이 n형 AlGaN 버퍼층과 n형 GaN 버퍼층을 배치하더라도 좋다.
상기와 같은 GaN 기판과 클래드층 사이에, n형 GaN 버퍼층뿐만 아니라 n형 AlGaN 버퍼층을 더함으로써, 결정성이 양호한 헤테로 에피택셜 적층 구조를 형성할 수 있다.
특히 상기한 적층 구조는 GaN 기판에 있어서, 오프각이 0.10° 이하인 영역과 1.0° 이상인 영역을 갖는 경우에, 이용하는 것이 좋다.
이 구성에 의해, GaN 기판이 휘고 있고, 상기한 바와 같이 오프각이 변동하는 경우에 있어서도, n형 GaN층에 더하여 n형 AlGaN 버퍼층을 배치함으로써, 결정성이 우수한 헤테로 에피택셜 적층 구조를 얻을 수 있다.
상기한 GaN 기판에는 전위 다발이 분포하고, 상기 n형 AlGaN 버퍼층 및 n형 AlGaN 버퍼층에 접하여 위치하는 n형 GaN 버퍼층 위에 위치하는 에피택셜층에는 전 위 다발이 전파되어 있지 않은 구성으로 하여도 좋다.
이 구성에 의해, 가령 전위 다발 밀도가 높은 GaN 기판을 이용하더라도, 제조 수율을 매우 크게 할 수 있다. 즉, 상기한 바와 같이 n형 AlGaN 버퍼층과, n형 GaN 버퍼층을 배치함으로써, 발광층을 포함하는 에피택셜 적층 구조 중에 있어서의 전위 다발을 실질적으로 없앨 수 있다. 즉, 상기 n형 AlGaN 버퍼층 및 n형 AlGaN 버퍼층에 의해, 전위 다발을 GaN 기판 또는 그 바로 상층 부근에 있어서 종단시킬 수 있다.
상기한 p형 AlxGa1-xN층(0≤x≤1)에 접하여 다운 측에 위치하는 p형 GaN 버퍼층과, 그 p형 GaN 버퍼층에 접하여 위치하는 p형 InGaN 컨택트층을 구비하더라도 좋다.
상기한 구성에 의해, p 전극층이 실리는 그 하층에 전기 전도도가 우수한 p형 InGaN 컨택트층을 배치할 수 있어, p 전극층으로서 일 함수 등을 가장 중요시하여 그 재료를 선택할 필요성이 작아진다. 이 때문에, 예를 들면 반사율 등을 가장 중요시하여 p 전극의 재료를 선택할 수 있다.
상기한 p형 InGaN 컨택트층의 Mg 농도가, Mg 원자 1E18∼1E21개/cm3의 범위에 있도록 할 수 있다.
상기한 구성에 의해, 전기 전도도를 충분히 확보할 수 있어, p 전극에 도입된 전류를 에피택셜막의 전체에 걸쳐 퍼지게 할 수 있다.
상기한 p형 InGaN 컨택트층에 접하여 Ag층으로 구성되는 p 전극층을 갖는 구 성으로 하여도 좋다.
상기한 구성에 의해, 탑재부 즉 발광 소자 바닥부로부터의 반사율을 크게 하여 손실되는 빛을 적게 함으로써, 광 출력을 크게 할 수 있다.
상기한 GaN 기판은 그 두께 방향과 그 GaN 기판 면내에 걸쳐서 연속해서 뻗는 판형 결정 반전 영역을 지니고, 그 GaN 기판 내의 판형 결정 반전 영역과, GaN 기판 상에 형성된 n형 및 p형 질화물 반도체층에 전파된 판형 결정 반전 영역이, p형 질화물 반도체층 측으로부터 n형 질화물 반도체층을 지나 GaN 기판 내에 이르는 위치까지 제거되고, 그 제거된 후에 남은 p형 질화물 반도체층에 접하여, 각 p형 질화물 반도체층마다 p 전극이 설치되도록 할 수 있다.
이 구성에 따르면 광 추출면을 증대시킬 수 있기 때문에 광 출력을 향상시킬 수 있다.
상기에 있어서, 판형 결정 반전 영역을 GaN 기판 내의 위치까지 KOH 수용액으로 제거하더라도 좋다.
KOH 수용액으로 판형 결정 반전 영역을 제거할 때, 포토마스크가 불필요하며, 또한 질화물 반도체 기판의 제2 주면을 비경면화하는 처리와 동시 처리할 수 있는 이점이 있다. 이 때문에, KOH 수용액을 이용함으로써 상기한 구성에 있어서 제조 비용을 저하시킬 수 있다.
상기한 p형 질화물 반도체층에 접하여 그 p형 질화물 반도체층의 표면에 걸쳐 이산적으로 배치되는 제1 p 전극과, 그 제1 p 전극의 간극을 충전하여, p형 질화물 반도체층과 제1 p 전극을 피복하는 Ag로 이루어지는 제2 p 전극을 구비하더라 도 좋다.
이 구성에 의해, p 전극에 도입된 전류를 면내에 걸쳐 충분히 퍼지게 한 뒤에, 반사율을 높여 광 출력을 향상시킬 수 있다.
상기한 이산적으로 배치되는 제1 p 전극의 p형 질화물 반도체층의 표면에 있어서의 피복률이, 10∼40%의 범위에 있도록 하더라도 좋다.
이 구성에 의해, 전기 전도도를 확보한 뒤에 도입된 전류를 면내에 걸쳐 퍼지게 할 수 있다. 상기 피복률이 10% 미만이면 전류를 에피택셜층에 걸쳐 빠짐없이 흘릴 수 없다. 또한, 40%를 넘으면 이산적으로 배치된 p 전극층에 의한 빛의 추출 효율에 대한 악영향을 무시할 수 없게 된다.
상기한 질화물 반도체 기판으로부터 떨어져 질화물 반도체 기판의 제2 주표면에 대면하도록 형광판이 배치되더라도 좋다.
p 다운 탑재의 광 방사부를 구성하는 질화물 반도체 기판의 바로 위쪽에 형광판을 배치함으로써, 형광판의 이면에서 반사하여 되돌아온 빛이 질화물 반도체 표면에서 재반사되어, 형광판 측으로 향하도록 할 수 있다. 이 결과, 광 출력을 향상시킬 수 있다.
상기한 형광판의 질화물 반도체 기판의 제2 주표면에 면하는 표면이 요철화 처리되도록 할 수 있다.
상기한 구성에 의해, 더욱 빛의 추출 효율을 높일 수 있다.
상기한 질화물 반도체 기판은 과도 전압 또는 정전 방전에 대하여, 그 전력을 그라운드로 방전하는 접지 부재로서 기능시키더라도 좋다.
전기 전도율이 높은 질화물 반도체 기판은 그 질화물 반도체 기판과 다운 실장된 p형 AlxGa1-xN층 측과의 사이에 가해지는 과도 전압이나 정전 방전에 대하여 발광 소자를 고전압으로부터 보호하기 위해서, 이들 고전압을 그라운드로 방전하는 접지 부재로서 기능시킬 수 있다. 이 때문에, 상기한 과도 전압 또는 정전 방전에 대처하기 위해서, 제너 다이오드를 포함하는 전력 분로 회로 등의 보호 회로를 갖추지 않아도 되게 된다. 과도 전압 및 정전 방전은 III족 질화물 반도체에 대한 회로 고장의 주요한 요인이며, 상기한 바와 같이 질소물 반도체 기판의 전기 전도도가 높으면, 그것을 접지 부재로서 이용하여, 제조 공정을 대폭 단축하여, 제조 비용도 저감시킬 수 있다.
상기한 발광 소자는 4 V 이하의 전압을 인가함으로써 발광하도록 할 수 있다. 전기 전도도가 높은, 즉 전기 저항이 작은 질화물 반도체 기판을 이용함으로써, 낮은 전압 인가로 발광에 충분한 전류를 발광층에 주입하여, 발광시킬 수 있다. 이 때문에, 보다 적은 개수의 전지의 탑재로 해결되기 때문에, 발광 소자를 내장한 조명 장치의 소형화, 경량화, 저비용화에 이바지할 수 있다. 또한, 소비 전력의 억제에도 유효하다.
상기한 질화물 반도체 기판의 두께를 50 μm 이상으로 하여도 좋다.
이 구성에 의해, 점형 또는 소면적의 n 전극으로부터 전자를 흘리는 경우, 전자는 GaN 기판 또는 n형 질화물 반도체 기판의 표면으로부터 내부로 들어감에 따라서 퍼져 간다. 이 때문에, GaN 기판 또는 n형 질화물 반도체는 두꺼운 쪽이 바람 직하다. 상기 기판의 두께가 50 μm 미만이면 n 전극의 면적을 작게 한 경우, 양자 우물 구조의 활성층에 도달했을 때에 충분히 퍼지지 않아, 활성층에 있어서 발광하지 않는 부분 또는 발광이 충분하지 않은 부분이 생긴다. 상기한 기판의 두께를 50 μm 이상으로 함으로써, 낮은 전기 저항에 의해 n 전극의 면적을 작게 하더라도 상기 기판 내에 있어서 전류가 충분한 퍼짐을 보여, 활성층에서의 발광 부분을 충분히 확대할 수 있다. 보다 바람직하게는 75 μm 이상으로 하는 것이 좋다. 그러나, 너무 두껍게 하면 기판에 의한 흡수를 무시할 수 없게 되기 때문에, 500 μm 이하로 하는 것이 바람직하다.
상기한 질화물 반도체 기판의 제2 주표면에, 개구율 50% 이상으로 전극이 설치되더라도 좋다.
이 구성에 의해, 제2 주표면으로부터의 빛의 방출 효율을 높일 수 있다. 회 효율은 클수록 n 전극으로 흡수되는 광량이 감소하기 때문에 광 출력을 증대시킬 수 있다. 이 때문에, 개구율은 보다 바람직하게는 75% 이상, 더욱 바람직하게는 90% 이상으로 하는 것이 좋다.
상기한 질화물 반도체 기판에 설치된 전극과, 그 질화물 반도체 기판과의 접촉 면적이 0.055 mm2 이상이도록 할 수 있다.
이 구성에 의해, 예를 들면 8 mm□의 반도체 칩에서 70 A 정도까지, 전극 발열의 영향 없이 선형의 전류-광 출력 특성을 얻을 수 있다.
또한, 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적이 0.002 mm2 이상이도록 하더라도 좋다.
이 구성에 의해, 전류 2A까지 와이어부의 발열의 영향 없이 가동시킬 수 있다.
상기한 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적을 0.07 mm2 이상으로 할 수 있다.
이 구성에 의해, 전류 70 A 정도까지 와이어부의 발열의 영향 없이 가동시킬 수 있다.
전극이 질화물 반도체 기판의 2 이상의 코너에 나뉘어 위치하고, 전극과 질화물 반도체 기판과의 접촉 면적의 합계가 0.055 mm2 이상이며, 또한 리드 프레임과 코너에 위치하는 전극을 전기적으로 접속하는 본딩 와이어의 단면적의 합계가 0.002 mm2 이상이도록 할 수 있다.
이 구성에 의해, 반도체 칩의 광 추출에 있어서 빛의 장해가 되는 부분이 거의 배치되지 않도록 할 수 있다.
상기한 코너에 위치하는 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적의 합계를 0.07 mm2 이상으로 할 수 있다.
이 구성에 의해, 광 추출의 장해가 되는 부분을 거의 없애면서, 빛의 출력 효율을 높일 수 있다.
상기한 제2 주표면의 빛을 방출하는 부분의 면적을 0.25 mm2 이상으로 하여도 좋다.
이 구성에 의해, 소정 개수의 상기 발광 소자를 배열함으로써, 기존의 조명 기기를 대체할 수 있는 범위가 증대한다. 빛을 방출하는 부분의 면적이 0.25 mm2 미만이면, 사용하는 발광 소자의 수가 지나치게 많아져, 기존의 조명 기구를 대체할 수 없다. 상기 본 발명의 실시 형태에 있어서, 빛을 방출하는 부분은 질화물 화합물 반도체 기판에서 전류가 충분히 퍼지는 범위 내에서 클수록 좋다. 이것은 전기 저항이 작을수록 광 방출 면적을 넓게 잡을 수 있음을 의미하며, 예를 들면 질화물 화합물 반도체 기판의 비저항이 0.01 Ω·cm이면, 본 발명례 F와 같이, 8 mm×8 mm 정도로 할 수 있다.
또한, 상기한 질화물 반도체 기판의 제2 주표면의 빛을 방출하는 부분을, 1 mm×1 mm 이상의 사이즈로 하여도 좋다. 상기한 질화물 반도체 기판의 제2 주표면의 빛을 방출하는 부분을, 3 mm×3 mm 이상의 사이즈로 할 수도 있다. 또한, 상기한 질화물 반도체 기판의 제2 주표면의 빛을 방출하는 부분을, 5 mm×5 mm 이상의 사이즈로 하여도 좋다.
상기한 바와 같이, 광 방출면을 대면적화함으로써, 조명 장치에 탑재하는 발광 소자의 수를 줄일 수 있어, 가공 공정수의 억제, 부품 개수의 삭감, 소비 전력의 억제 등을 실현할 수 있다. 한편, 한번 더 덧붙이자면, 1 mm×1 mm 이상의 사이즈란, 1 mm×1 mm를 포함하는 사이즈를 말한다.
AlN 기판에 형성되는 발광 소자의 경우도 포함하여, 상기한 발광 소자는 열 저항이 30℃/W 이하가 되도록 구성되더라도 좋다.
발광 소자는 온도 상승에 의해 발광 효율이 저하되며, 또한, 과도하게 온도 상승이 생기는 경우에는, 발광 소자가 손상을 받는다. 이 때문에, 발광 소자에 있어서, 온도 또는 열 저항은 중요한 설계 요소이다. 종래, 열 저항은 거의 60℃/W로 되어 있었다(상기 특허문헌 1). 그러나, 상기한 바와 같이, 열 저항이 30℃/W 이하가 되도록 설정함으로써, 발광 소자에의 투입 전력을 충분히 하더라도 발광 효율의 저하를 현저히 일으키거나, 또 발광 소자의 손상을 일이키는 일이 없어진다. 상기와 같은 열 저항의 반감화는 상기한 바와 같이 비저항이 작은 GnN 기판을 이용함으로써 비로소 실현된 것이다.
또한, 상기한 발광 소자에서는, 연속 발광 상태에서 가장 온도가 상승하는 부분의 온도를, 150℃ 이하로 할 수 있다.
이 구성에 의해, 가장 온도가 상승하는 부분, 즉 발광층의 온도를 150℃ 이하로 하여, 충분히 높은 발광 효율을 확보할 수 있다. 또한 종래의 발광 소자에 비교하여 수명의 대폭 연장이 가능하게 된다.
상기한 n형 질화물 반도체층의 두께는 3 μm 이하로 하는 것이 좋다.
이 n형 질화물 반도체층은 질화물 반도체 기판 위에 에피택셜 성장시키는 것으로, 함부로 두껍게 하면 성막 처리에 장시간이 필요하고, 원료 비용도 늘어난다. 상기한 바와 같이 n형 질화물 반도체층의 두께를 3 μm 이하로 함으로써, 큰 비용 감소를 얻을 수 있다. 더욱 바람직하게는 2 μm 이하로 하는 것이 좋다.
상기한 질화물 반도체 기판의 제2 주표면에 있어서, 전극이 피복되어 있지 않은 부분에 비경면 처리를 실시하더라도 좋다.
이 구성에 의해, 제2 주표면, 즉 방출면에 있어서, 발광층에서 발생한 빛이 전반사에 의해 상기 기판 내에 가두어져 효율이 저하되는 것을 막을 수 있다. 적층 구조의 측면에도 비경면 처리를 실시하여도 되는 것은 물론이다.
상기한 비경면 처리가 실시된 표면이, 수산화칼륨(KOH) 수용액, 수산화나트륨(NaOH) 수용액, 암모니아(NH3) 수용액 또는 그 밖의 알칼리 수용액을 이용하여 비경면화된 표면이라도 좋다.
상기한 비경면화 처리에 의해 GaN 기판의 N면만을 요철의 큰 표면을 능률적으로 얻을 수 있다. Ga면 측은 에칭되지 않는다.
또한, 상기 비경면 처리가 실시된 표면이, 황산(H2SO4) 수용액, 염산(HCl) 수용액, 인산(H2PO4) 수용액, 불산(HF) 수용액 및 그 밖의 산 수용액 중 적어도 하나를 이용하여 비경면화된 표면이라도 좋다.
또한, 상기한 비경면 처리가 실시된 표면이, RIE를 이용하여 비경면화된 표면이라도 좋다. 이에 따라, 드라이 프로세스에 의해 면적의 치수 정밀도가 우수한 비경면을 얻을 수 있다. 나아가서는, 드라이 에칭의 RIE 및 알칼리 수용액에 의한 습식 에칭 중 어느 것에 의해서도, 포토리소그래피 기술과 조합함으로써, 소정의 요철 간격을 얻을 수 있다.
상기한 p형 질화물 반도체층에 형성되는 전극을, 반사율 0.5 이상의 반사율 의 재질로 형성되도록 할 수 있다.
이 구성에 의해, 실장면 측에서의 빛의 흡수를 막아, 상기 기판의 제2 주면으로 향해 반사하는 광량을 많게 할 수 있다. 이 반사율은 보다 높은 쪽이 바람직하며, 0.7 이상으로 하는 것이 좋다.
상기한 질화물 반도체 기판의 제2 주표면을 덮도록 형광체를 배치하더라도 좋다. 또한, 질화물 반도체 기판에 형광을 발하는 불순물 및 결함 중 적어도 한 쪽을 포함하게 하더라도 좋다.
상기한 구성에 의해, 모두 백색 LED를 형성할 수 있다.
본 발명의 발광 소자는 상기에 예를 든 어느 한 발광 소자를 2개 이상 포함하며, 이들 발광 소자가 직렬 접속되어 있더라도 좋다.
상기한 구성에 의해, 고전압 전원을 이용하여, 전술한 고효율의 발광 소자를 복수로 리드 프레임 등에 탑재한 조명 부품을 얻을 수 있다. 예를 들면, 자동차용 배터리는 12 V 정도이기 때문에, 본 발명의 발광 소자를 4단 이상 직렬로 접속하여 발광할 수 있다.
또한, 본 발명의 다른 발광 소자는 전술한 발광 소자를 2개 이상 포함하며, 이들 발광 소자가 병렬 접속되어 있더라도 좋다.
상기한 구성에 의해, 고전류 전원을 이용하여, 전술한 고효율의 발광 소자로 구성되는 조명 부품을 얻을 수 있다.
본 발명의 또 다른 발광 소자와, 이들 발광 소자를 발광시키기 위한 전원 회로를 포함하며, 전원 회로에 있어서, 발광 소자가 2개 이상 병렬로 접속된 2 이상 의 병렬부가 직렬로 접속되는 구성을 채용하더라도 좋다.
이 구성에 의해, 개개의 발광 소자의 발광 조건을 만족하면서 조명 부품의 용량과 전원 용량의 정합을 취할 수 있게 된다. 한편, 상기한 전원 회로에서는, 조명 장치의 용량을 가변으로 하는 경우, 병직 전환부를 구비하여, 그 병직 전환부에 의해, 발광 소자에 인가되는 배선이 전환되더라도 좋다.
본 발명의 발광 소자는, 도전성이 높은 질화물 반도체 기판을 이용하여, p 다운 실장한 구조를 이용한 결과, (1) 방열성이 우수하여, 복잡한 전극 구조를 설치할 필요가 없고, 대출력의 발광을 가능하게 하며, (2) 도전성이 우수하여, 과도 전압이나 정전 방전으로부터 발광 소자를 보호하기 위한 보호 회로를 설치할 필요가 없고, 대면적 발광 및 정전내압이 우수하며, (3) 발광층으로부터 기판에 걸쳐서 굴절률의 대에서 소로의 큰 불연속성이 없기 때문에, 발광층으로부터 방출면에 이르는 사이에서 전반사가 생기기 어렵고, 따라서 전반사에 기인하는, 효율 저하나 측면부의 수지 열화가 없으며, (4) 저전압으로 발광하기 때문에, 대용량의 전원을 필요로 하지 않고, 특히 자동차용의 조명 장치용으로 알맞으며, (5) 그 구조가 간단하기 때문에, 제조하기 쉽고 염가이며, 유지 및 보수성도 우수하다. 이 때문에, 금후, 자동차의 조명 장치를 포함하여 각종 조명 제품에 광범하게 이용될 것이 기대된다.

Claims (48)

  1. 질화물 반도체 기판(1)과, 상기 질화물 반도체 기판의 제1 주표면 측에, n형 질화물 반도체층(3)과, 상기 질화물 반도체 기판에서 보아 상기 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층(5)과, 상기 n형 질화물 반도체층과 p형 질화물 반도체층 사이에 위치하는 발광층(4)을 구비한 발광 장치로서,
    상기 질화물 반도체 기판의 비저항이 0.5 Ω·cm 이하이며,
    상기 p형 질화물 반도체층 측을 다운 실장하여, 상기 질화물 반도체 기판의 상기 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 빛을 방출하는 것인 발광 장치.
  2. 제1항에 있어서, 상기 p형 질화물 반도체층에 접하여 그 p형 질화물 반도체층의 표면에 걸쳐 이산적으로 배치되는 제1 p 전극(12a)과, 그 제1 p 전극의 간극을 충전하여, 상기 p형 질화물 반도체층과 상기 제1 p 전극을 피복하는 Ag, Al 및 Rh 중 어느 하나로 이루어지는 제2 p 전극(33)을 구비하는 것인 발광 장치.
  3. 제2항에 있어서, 상기 제1 p 전극의 상기 p형 질화물 반도체층의 표면에 있어서의 피복률이 10%-40%의 범위에 있는 것인 발광 장치.
  4. 제1항에 있어서, 상기 발광 장치의 정전내압이 3000 V 이상인 것인 발광 장 치.
  5. 제1항에 있어서, 상기 질화물 반도체 기판과 상기 다운 실장되는 p형 AlxGa1-xN층 측 사이에 가해지는 과도 전압 또는 정전 방전으로부터 상기 발광 장치를 보호하기 위한 보호 회로를 특별히 구비하지 않는 것인 발광 장치.
  6. 제5항에 있어서, 상기 과도 전압 또는 정전 방전에 대처하기 위한 제너 다이오드를 포함하는 전력 분로 회로를 구비하지 않는 것인 발광 장치.
  7. 제1항에 있어서, 상기 발광 장치는 4 V 이하의 전압을 인가함으로써 발광하는 것인 발광 장치.
  8. 제1항에 있어서, 상기 질화물 반도체 기판의 두께가 50 μm 이상인 것인 발광 장치.
  9. 제1항에 있어서, 상기 질화물 반도체 기판의 제2 주표면에 개구율 50% 이상으로 전극이 설치되어 있는 것인 발광 장치.
  10. 제1항에 있어서, 상기 질화물 반도체 기판(1)에 설치된 전극(11)과 그 질화 물 반도체 기판과의 접촉 면적이 0.055 mm2 이상인 것인 발광 장치.
  11. 제10항에 있어서, 상기 전극(11)과 리드 프레임(21b)을 전기적으로 접속하는 본딩 와이어(13)의 단면적이 0.002 mm2 이상인 것인 발광 장치.
  12. 제11항에 있어서, 상기 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적이 0.07 mm2 이상인 것인 발광 장치.
  13. 제10항에 있어서, 상기 전극이 상기 질화물 반도체 기판의 2 이상의 코너에 나뉘어 위치하고, 상기 전극과 상기 질화물 반도체 기판과의 접촉 면적의 합계가 0.055 mm2 이상이며, 또한 리드 프레임과 상기 코너에 위치하는 전극을 전기적으로 접속하는 본딩 와이어의 단면적의 합계가 0.002 mm2 이상인 것인 발광 장치.
  14. 제13항에 있어서, 상기 코너에 위치하는 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적의 합계가 0.07 mm2 이상인 것인 발광 장치.
  15. 제1항에 있어서, 상기 질화물 반도체 기판의 제2 주표면의 빛을 방출하는 부 분의 면적이 0.25 mm2 이상인 것인 발광 장치.
  16. 제1항에 있어서, 상기 질화물 반도체 기판의 제2 주표면의 빛을 방출하는 부분이 1 mm×1 mm 이상의 사이즈인 것인 발광 장치.
  17. 제16항에 있어서, 상기 질화물 반도체 기판의 제2 주표면의 빛을 방출하는 부분이 3 mm×3 mm 이상의 사이즈인 것인 발광 장치.
  18. 제16항에 있어서, 상기 질화물 반도체 기판의 제2 주표면의 빛을 방출하는 부분이 5 mm×5 mm 이상의 사이즈인 것인 발광 장치.
  19. 제1항에 있어서, 열 저항이 30℃/W 이하가 되도록 구성되어 있는 것인 발광 장치.
  20. 제1항에 있어서, 연속 발광 상태에서 가장 온도가 상승하는 부분의 온도가 150℃ 이하인 것인 발광 장치.
  21. 제1항에 있어서, 상기 n형 질화물 반도체층의 두께가 3 μm 이하인 것인 발광 장치.
  22. 제1항에 있어서, 상기 질화물 반도체 기판의 제2 주표면에 있어서, 상기 전극이 피복되어 있지 않은 부분에 비경면 처리가 실시되어 있는 것인 발광 장치.
  23. 제22항에 있어서, 상기 비경면 처리가 실시된 표면이, 수산화칼륨(KOH) 수용액, 수산화나트륨(NaOH) 수용액, 암모니아(NH3) 수용액 또는 그 밖의 알칼리 수용액을 이용하여 비경면화된 표면인 것인 발광 장치.
  24. 제22항에 있어서, 상기 비경면 처리가 실시된 표면이, 황산(H2SO4) 수용액, 염산(HCl) 수용액, 인산(H2PO4) 수용액, 불산(HF) 수용액 및 그 밖의 산 수용액 중 적어도 하나를 이용하여 비경면화된 표면인 것인 발광 장치.
  25. 제22항에 있어서, 상기 비경면 처리가 실시된 표면이, 반응성 이온 에칭(Reactive Ion Etching : RIE)을 이용하여 비경면화된 표면인 것인 발광 장치.
  26. 제1항에 있어서, 상기 p형 질화물 반도체층에 설치되는 전극(12)은 반사율 0.5 이상의 반사율의 재질로 형성되어 있는 것인 발광 장치.
  27. 제1항에 있어서, 상기 질화물 반도체 기판의 제2 주표면을 덮도록 형광체 (26)가 배치되어 있는 것인 발광 장치.
  28. 제1항에 있어서, 상기 질화물 반도체 기판으로부터 떨어져 상기 질화물 반도체 기판의 제2 주표면에 대면하도록 형광판(46)이 배치되어 있는 것인 발광 장치.
  29. 제28항에 있어서, 상기 형광판의 상기 질화물 반도체 기판의 제2 주표면에 면하는 표면이 요철화 처리되어 있는 것인 발광 장치.
  30. 제1항에 있어서, 상기 질화물 반도체 기판이 형광을 발하는 불순물 및 결함 중 적어도 한 쪽을 포함하고 있는 것인 발광 장치.
  31. 제1항에 기재한 발광 장치를 2개 이상 포함하며, 이들 발광 장치가 직렬 접속 또는 병렬 접속된 발광 장치.
  32. 제1항에 기재한 발광 장치와, 이들 발광 장치를 발광시키기 위한 전원 회로를 포함하며, 상기 전원 회로에 있어서, 상기 발광 장치가 2개 이상 병렬로 접속된 2 이상의 병렬부가 직렬로 접속되어 있는 발광 장치.
  33. 질화물 반도체 기판인 GaN 기판(1)과, 상기 GaN 기판의 제1 주표면 측에, n 형 질화물 반도체층인 n형 AlxGa1 - xN층(0≤x≤1)(3)과, 상기 GaN 기판에서 보아 상기 n형 AlxGa1 - xN층보다 멀리에 위치하는 p형 AlxGa1 - xN층(0≤x≤1)(5)과, 상기 n형 AlxGa1-xN층과 p형 AlxGa1 - xN층 사이에 위치하는 발광층(4)을 구비한 발광 장치로서,
    상기 GaN 기판의 전위 밀도가 108/cm2 이하이며,
    상기 p형 AlxGa1-xN층 측을 다운 실장하여, 상기 GaN 기판의 상기 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 빛을 방출하는 것인 발광 장치.
  34. 제33항에 있어서, 상기 GaN 기판은 산소 도핑에 의해 n형화되어 있으며, 산소 농도가 산소 원자 1E17개/cm3∼2E19개/cm3의 범위에 있고, 상기 GaN 기판의 두께가 100 μm∼600 μm인 것인 발광 장치.
  35. 제33항에 있어서, 상기 산소 농도가 산소 원자 5E18개/cm3∼2E19개/cm3의 범위에 있고, 상기 GaN 기판의 두께가 200 μm∼400 μm의 범위에 있으며, 상기 제33 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변이 10 mm 이하의 범위에 있는 것인 발광 장치.
  36. 제33항에 있어서, 상기 산소 농도가 산소 원자 3E18개/cm3∼5E18개/cm3의 범 위에 있고, 상기 GaN 기판의 두께가 400 μm∼600 μm의 범위에 있으며, 제2 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변이 3 mm 이하의 범위에 있는 것인 발광 장치.
  37. 제33항에 있어서, 상기 산소 농도가 산소 원자 5E18개/cm3∼5E19개/cm3의 범위에 있고, 상기 GaN 기판의 두께가 100 μm∼200μm의 범위에 있고, 상기 제2 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변이 3 mm 이하의 범위에 있는 것인 발광 장치.
  38. 제33항에 있어서, 상기 GaN 기판의 대부분의 영역의 결정성을 높이기 위해서, 그 형성시에 불가피하게 생성되는 전위를 이산적으로 끈형으로 집중화하여 기판 두께 방향을 따라서 분포시켜 생긴 전위 다발(61)이, 상기 GaN 기판의 제1 주표면에 평균 4E6개/cm2 이하의 밀도로 분포하고 있는 것인 발광 장치.
  39. 제38항에 있어서, 상기 전위 다발이 상기 제1 주표면에 평균 4E2개/cm2 이하의 밀도로 분포하고, 상기 제2 주표면의 빛을 방출하는 직사각형 형상의 면의 양방의 변이 200 μm∼400 μm의 범위에 있는 것인 발광 장치.
  40. 제33항에 있어서, 상기 GaN 기판과 상기 n형 AlxGa1 - xN층(0≤x≤1) 사이에 있어서, 상기 GaN 기판에 접하여 n형 AlGaN 버퍼층(31)이, 또한 그 n형 AlGaN 버퍼층에 접하여 n형 GaN 버퍼층(2)이 위치하고, 그 n형 GaN 버퍼층에 접하여 상기 n형 AlxGa1-xN층(0≤x≤1)(3)이 위치하고 있는 것인 발광 장치.
  41. 제40항에 있어서, 상기 GaN 기판은 오프각이 0.10° 이하인 영역과 1.0° 이상인 영역을 갖는 것인 발광 장치.
  42. 제40항에 있어서, 상기 GaN 기판에는 전위 다발(61)이 분포하고, 상기 GaN 버퍼층에 접하여 위치하는 n형 AlxGa1 - xN층(0≤x≤1)(3)에는 상기 전위 다발이 전파되어 있지 않은 것인 발광 장치.
  43. 제33항에 있어서, 상기 p형 AlxGa1-xN층(0≤x≤1)(5)에 접하여 다운 측에 위치하는 p형 GaN 버퍼층(6)과, 그 p형 GaN 버퍼층에 접하여 위치하는 p형 InGaN 컨택트층(32)을 구비하는 것인 발광 장치.
  44. 제43항에 있어서, 상기 p형 InGaN 컨택트층(32)의 Mg 농도가 Mg 원자 1E18∼1E21개/cm3의 범위에 있는 것인 발광 장치.
  45. 제43항에 있어서, 상기 p형 InGaN 컨택트층(32)에 접하여 Ag, Al 및 Rh층 중 어느 하나로 구성되는 p 전극층(33)을 갖는 것인 발광 장치.
  46. 제33항에 있어서, 상기 GaN 기판은 그 두께 방향과 그 GaN 기판 면 내의 1 방향을 따라서 연속해서 평면형으로 뻗는 판형 결정 반전 영역(51)을 갖고, 그 GaN 기판 내의 판형 결정 반전 영역과, 상기 GaN 기판 상에 형성된 상기 n형 및 p형 질화물 반도체층에 전파된 판형 결정 반전 영역이, 상기 p형 질화물 반도체층 측으로부터 상기 n형 질화물 반도체층을 지나 상기 GaN 기판 내에 이르는 위치까지 제거되고, 그 제거된 후에 남은 p형 질화물 반도체층에 접하여, 각 p형 질화물 반도체층마다 p 전극(12)이 설치되어 있는 것인 발광 장치.
  47. 제46항에 있어서, 상기 판형 결정 반전 영역이 상기 GaN 기판 내에 이르는 위치까지 KOH 수용액으로 제거되어 있는 것인 발광 장치.
  48. 질화물 반도체 기판인 도전성의 AlN 기판과, 상기 AlN 기판의 제1 주표면 측에, n형 질화물 반도체층인 n형 AlxGa1 - xN층(0≤x≤1)과, 상기 AlN 기판에서 보아 상기 n형 AlxGa1 - xN층보다 멀리에 위치하는 p형 AlxGa1 - xN층(0≤x≤1)과, 상기 n형 AlxGa1-xN층과 p형 AlxGa1 - xN층 사이에 위치하는 발광층을 구비한 발광 장치로서,
    상기 AlN 기판의 열전도율이 100 W/(m·K) 이상이며,
    상기 p형 AlxGa1-xN층 측을 다운 실장하여, 상기 AlN 기판의 상기 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 빛을 방출하는 것인 발광 장치.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3841092B2 (ja) 2003-08-26 2006-11-01 住友電気工業株式会社 発光装置
JP2005191530A (ja) 2003-12-03 2005-07-14 Sumitomo Electric Ind Ltd 発光装置
ATE541320T1 (de) * 2004-11-18 2012-01-15 Koninkl Philips Electronics Nv Beleuchter und verfahren zur herstellung eines derartigen beleuchters
JP4384019B2 (ja) * 2004-12-08 2009-12-16 住友電気工業株式会社 ヘッドランプ
JP2006179511A (ja) * 2004-12-20 2006-07-06 Sumitomo Electric Ind Ltd 発光装置
JP4244953B2 (ja) * 2005-04-26 2009-03-25 住友電気工業株式会社 発光装置およびその製造方法
JP2006324324A (ja) * 2005-05-17 2006-11-30 Sumitomo Electric Ind Ltd 発光装置、発光装置の製造方法および窒化物半導体基板
JP4297084B2 (ja) * 2005-06-13 2009-07-15 住友電気工業株式会社 発光装置の製造方法および発光装置
US20060289891A1 (en) * 2005-06-28 2006-12-28 Hutchins Edward L Electronic and/or optoelectronic devices grown on free-standing GaN substrates with GaN spacer structures
CN100565948C (zh) * 2005-06-30 2009-12-02 松下电工株式会社 发光装置
JP2007019099A (ja) * 2005-07-05 2007-01-25 Sumitomo Electric Ind Ltd 発光装置およびその製造方法
JP2007088420A (ja) * 2005-08-25 2007-04-05 Sharp Corp 半導体発光素子の製造方法
JP2007088389A (ja) * 2005-09-26 2007-04-05 Yamaguchi Univ 半導体発光素子の内部量子効率を測定する装置及びその方法
US7928462B2 (en) 2006-02-16 2011-04-19 Lg Electronics Inc. Light emitting device having vertical structure, package thereof and method for manufacturing the same
JP2007266574A (ja) * 2006-02-28 2007-10-11 Sanyo Electric Co Ltd 半導体レーザ素子及び半導体レーザ素子の製造方法
US7754514B2 (en) 2006-08-22 2010-07-13 Toyoda Gosei Co., Ltd. Method of making a light emitting element
JP4894411B2 (ja) * 2006-08-23 2012-03-14 日立電線株式会社 半導体発光素子
JP2008140893A (ja) * 2006-11-30 2008-06-19 Sumitomo Electric Ind Ltd 半導体デバイスおよびその製造方法
US8080833B2 (en) * 2007-01-26 2011-12-20 Crystal Is, Inc. Thick pseudomorphic nitride epitaxial layers
JP5133087B2 (ja) * 2007-02-23 2013-01-30 株式会社ニューフレアテクノロジー 半導体装置の製造方法
TWI331816B (en) * 2007-04-03 2010-10-11 Advanced Optoelectronic Tech Semiconductor light-emitting device
US8104945B2 (en) * 2007-12-27 2012-01-31 Samsung Led Co., Ltd. Backlight unit implementing local dimming for liquid crystal display device
JP4692602B2 (ja) 2008-09-26 2011-06-01 住友電気工業株式会社 窒化ガリウム系エピタキシャルウエハ、およびエピタキシャルウエハを作製する方法
JP5211996B2 (ja) * 2008-09-30 2013-06-12 豊田合成株式会社 発光装置
US20110024775A1 (en) * 2009-07-31 2011-02-03 Goldeneye, Inc. Methods for and devices made using multiple stage growths
JPWO2011016201A1 (ja) * 2009-08-06 2013-01-10 パナソニック株式会社 発光素子および発光装置
KR101081166B1 (ko) * 2009-09-23 2011-11-07 엘지이노텍 주식회사 발광소자, 발광소자의 제조방법 및 발광소자 패키지
JP5381581B2 (ja) * 2009-09-30 2014-01-08 住友電気工業株式会社 窒化ガリウム基板
KR101034054B1 (ko) * 2009-10-22 2011-05-12 엘지이노텍 주식회사 발광소자 패키지 및 그 제조방법
TWI412161B (zh) * 2009-11-06 2013-10-11 Semileds Optoelectronics Co 發光二極體裝置
KR101103892B1 (ko) * 2009-12-08 2012-01-12 엘지이노텍 주식회사 발광소자 및 발광소자 패키지
US20130161664A1 (en) * 2010-09-01 2013-06-27 Showa Denko K.K. Electroluminescent element, display device and lighting device
JPWO2012147390A1 (ja) * 2011-04-28 2014-07-28 昭和電工株式会社 有機発光素子、有機発光素子の製造方法、表示装置および照明装置
WO2012157303A1 (ja) * 2011-05-19 2012-11-22 昭和電工株式会社 有機発光素子、有機発光素子の製造方法、表示装置および照明装置
WO2013021606A1 (ja) * 2011-08-09 2013-02-14 パナソニック株式会社 窒化物半導体層成長用構造、積層構造、窒化物系半導体素子および光源ならびにこれらの製造方法
US9818912B2 (en) 2011-12-12 2017-11-14 Sensor Electronic Technology, Inc. Ultraviolet reflective contact
JP6167109B2 (ja) 2011-12-12 2017-07-19 センサー エレクトロニック テクノロジー インコーポレイテッド 紫外線反射型コンタクト
JP5398937B1 (ja) * 2012-02-23 2014-01-29 パナソニック株式会社 窒化物半導体発光チップ、窒化物半導体発光装置及び窒化物半導体チップの製造方法
WO2013128601A1 (ja) * 2012-02-29 2013-09-06 昭和電工株式会社 エレクトロルミネッセント素子、エレクトロルミネッセント素子の製造方法、表示装置および照明装置
CN104205366B (zh) * 2012-03-30 2018-08-31 亮锐控股有限公司 密封的半导体发光器件
CN103511995B (zh) * 2012-06-29 2016-04-20 展晶科技(深圳)有限公司 发光二极管灯条
KR102076235B1 (ko) * 2012-08-29 2020-02-12 엘지이노텍 주식회사 백라이트 유닛
KR102335452B1 (ko) * 2015-06-16 2021-12-07 서울바이오시스 주식회사 발광 소자
KR102487989B1 (ko) * 2015-09-30 2023-01-12 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자
WO2017150280A1 (ja) * 2016-03-01 2017-09-08 スタンレー電気株式会社 縦型紫外発光ダイオード
US11695093B2 (en) * 2018-11-21 2023-07-04 Analog Devices, Inc. Superlattice photodetector/light emitting diode
JP2021012900A (ja) * 2019-07-03 2021-02-04 パナソニックＩｐマネジメント株式会社 Ｉｉｉ族窒化物系半導体レーザ素子

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5455390A (en) 1977-10-12 1979-05-02 Nec Corp Light emitting element
JP2685377B2 (ja) * 1990-11-26 1997-12-03 シャープ株式会社 化合物半導体発光素子
JPH05251739A (ja) * 1992-03-06 1993-09-28 Toshiba Corp 半導体発光デバイス
JP2836687B2 (ja) 1993-04-03 1998-12-14 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子
TW290743B (ko) 1995-03-27 1996-11-11 Sumitomo Electric Industries
JPH08279627A (ja) 1995-04-07 1996-10-22 Showa Denko Kk 発光素子
US6783867B2 (en) 1996-02-05 2004-08-31 Sumitomo Electric Industries, Ltd. Member for semiconductor device using an aluminum nitride substrate material, and method of manufacturing the same
JP3644191B2 (ja) 1996-06-25 2005-04-27 住友電気工業株式会社 半導体素子
JP3087829B2 (ja) 1996-10-14 2000-09-11 日亜化学工業株式会社 窒化物半導体素子の製造方法
JP3772801B2 (ja) 1996-11-05 2006-05-10 日亜化学工業株式会社 発光ダイオード
JP3409666B2 (ja) 1996-12-02 2003-05-26 日亜化学工業株式会社 面状発光装置及びそれを用いたディスプレイ装置
JP3787220B2 (ja) 1997-07-30 2006-06-21 ローム株式会社 チップ型発光素子
JP3551751B2 (ja) 1997-05-16 2004-08-11 日亜化学工業株式会社 窒化物半導体の成長方法
JPH1097200A (ja) 1997-05-20 1998-04-14 Nichia Chem Ind Ltd 光 源
JP2868085B2 (ja) 1997-05-20 1999-03-10 日亜化学工業株式会社 面状光源
JP3898798B2 (ja) 1997-05-27 2007-03-28 シャープ株式会社 窒化ガリウム系化合物半導体発光素子の製造方法
JP3457516B2 (ja) 1997-08-27 2003-10-20 株式会社東芝 窒化ガリウム系化合物半導体素子
JP3618989B2 (ja) 1997-12-24 2005-02-09 株式会社東芝 半導体レーザ装置
US6841800B2 (en) * 1997-12-26 2005-01-11 Matsushita Electric Industrial Co., Ltd. Light-emitting device comprising a gallium-nitride-group compound-semiconductor
JPH11220176A (ja) 1998-02-03 1999-08-10 Matsushita Electron Corp 半導体発光装置
JP4169821B2 (ja) 1998-02-18 2008-10-22 シャープ株式会社 発光ダイオード
JP3707279B2 (ja) * 1998-03-02 2005-10-19 松下電器産業株式会社 半導体発光装置
TW428331B (en) 1998-05-28 2001-04-01 Sumitomo Electric Industries Gallium nitride single crystal substrate and method of producing the same
JP3788104B2 (ja) 1998-05-28 2006-06-21 住友電気工業株式会社 窒化ガリウム単結晶基板及びその製造方法
JP3788037B2 (ja) 1998-06-18 2006-06-21 住友電気工業株式会社 ＧａＮ単結晶基板
TW406442B (en) * 1998-07-09 2000-09-21 Sumitomo Electric Industries White colored LED and intermediate colored LED
JP3966623B2 (ja) 1998-07-14 2007-08-29 富士フイルム株式会社 Ｎ−アルキル−α−ジアルキルアミノアセトヒドロキサム酸化合物の製造方法
TW413956B (en) 1998-07-28 2000-12-01 Sumitomo Electric Industries Fluorescent substrate LED
JP3397141B2 (ja) 1998-07-28 2003-04-14 住友電気工業株式会社 白色ｌｅｄ
JP2000077713A (ja) 1998-08-27 2000-03-14 Sanyo Electric Co Ltd 半導体発光素子
JP2000223751A (ja) 1998-11-25 2000-08-11 Nichia Chem Ind Ltd Ｌｅｄランプ及びそれを用いた表示装置
JP4296644B2 (ja) 1999-01-29 2009-07-15 豊田合成株式会社 発光ダイオード
JP3668031B2 (ja) 1999-01-29 2005-07-06 三洋電機株式会社 窒化物系半導体発光素子の製造方法
JP4136272B2 (ja) * 1999-08-30 2008-08-20 株式会社リコー 半導体発光素子
US6614821B1 (en) * 1999-08-04 2003-09-02 Ricoh Company, Ltd. Laser diode and semiconductor light-emitting device producing visible-wavelength radiation
JP4005275B2 (ja) 1999-08-19 2007-11-07 日亜化学工業株式会社 窒化物半導体素子
US6514782B1 (en) 1999-12-22 2003-02-04 Lumileds Lighting, U.S., Llc Method of making a III-nitride light-emitting device with increased light generating capability
US6885035B2 (en) 1999-12-22 2005-04-26 Lumileds Lighting U.S., Llc Multi-chip semiconductor LED assembly
US6447604B1 (en) * 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
JP2001326425A (ja) 2000-05-12 2001-11-22 Fuji Photo Film Co Ltd 半導体素子用基板の製造方法および半導体素子
JP2002016311A (ja) 2000-06-27 2002-01-18 Sharp Corp 窒化ガリウム系発光素子
JP3834188B2 (ja) 2000-07-10 2006-10-18 日亜化学工業株式会社 半導体発光装置
KR100479796B1 (ko) 2000-09-11 2005-03-31 동경 엘렉트론 주식회사 반도체 소자 및 이의 제조 방법
JP4430264B2 (ja) 2001-03-19 2010-03-10 日亜化学工業株式会社 表面実装型発光装置
US6806508B2 (en) * 2001-04-20 2004-10-19 General Electic Company Homoepitaxial gallium nitride based photodetector and method of producing
JP2002319705A (ja) * 2001-04-23 2002-10-31 Matsushita Electric Works Ltd Ｌｅｄ装置
CN1259734C (zh) * 2001-06-13 2006-06-14 松下电器产业株式会社 氮化物半导体、其制造方法以及氮化物半导体元件
JP4122739B2 (ja) 2001-07-26 2008-07-23 松下電工株式会社 発光素子及びその製造方法
CN1215574C (zh) 2001-08-08 2005-08-17 洲磊科技股份有限公司 具有分散电流与提高发光面积利用率的发光二极管
JP4244542B2 (ja) 2001-08-28 2009-03-25 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子及びその製造方法
JP2003086843A (ja) 2001-09-14 2003-03-20 Sharp Corp 半導体発光素子及び半導体発光装置
JP3864870B2 (ja) 2001-09-19 2007-01-10 住友電気工業株式会社 単結晶窒化ガリウム基板およびその成長方法並びにその製造方法
JP3801125B2 (ja) 2001-10-09 2006-07-26 住友電気工業株式会社 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
US6744072B2 (en) 2001-10-02 2004-06-01 Xerox Corporation Substrates having increased thermal conductivity for semiconductor structures
JP3920613B2 (ja) 2001-10-02 2007-05-30 三洋電機株式会社 光半導体装置
JP4920152B2 (ja) 2001-10-12 2012-04-18 住友電気工業株式会社 構造基板の製造方法および半導体素子の製造方法
TWI231321B (en) 2001-10-26 2005-04-21 Ammono Sp Zoo Substrate for epitaxy
CN1300901C (zh) * 2001-10-26 2007-02-14 波兰商艾蒙诺公司 使用氮化物块状单晶层的发光元件结构
JP2003218401A (ja) 2002-01-18 2003-07-31 Matsushita Electric Ind Co Ltd 半導体発光装置およびその製造方法
US6791120B2 (en) 2002-03-26 2004-09-14 Sanyo Electric Co., Ltd. Nitride-based semiconductor device and method of fabricating the same
US6984460B2 (en) 2002-03-26 2006-01-10 Tdk Corporation Phosphor thin film, manufacturing method of the same, and electroluminescence panel
JP2003326425A (ja) 2002-05-10 2003-11-18 Toyota Motor Corp ナットランナ
EP1394857A3 (en) * 2002-08-28 2004-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
JP3841092B2 (ja) 2003-08-26 2006-11-01 住友電気工業株式会社 発光装置
US7009215B2 (en) 2003-10-24 2006-03-07 General Electric Company Group III-nitride based resonant cavity light emitting devices fabricated on single crystal gallium nitride substrates
JP2005191530A (ja) * 2003-12-03 2005-07-14 Sumitomo Electric Ind Ltd 発光装置
JP2006179511A (ja) 2004-12-20 2006-07-06 Sumitomo Electric Ind Ltd 発光装置

Also Published As

Publication number Publication date
US20050062060A1 (en) 2005-03-24
CN1774821A (zh) 2006-05-17
JP2005210053A (ja) 2005-08-04
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