KR20050098860A - 실리콘 반도체 기판 및 그 제조방법 - Google Patents

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신에쯔 한도타이 가부시키가이샤
다다히로 오미
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Abstract

본 발명은 {110}면의 캐리어 이동도, 특히 n형 FET의 캐리어인 전자의 이동도가 보다 높은 값을 나타내는 반도체 집적회로 소자용 실리콘 반도체 기판을 제조하기 위한 것으로, 특별한 세정을 사용하지 않고 종래의 RCA 세정을 사용하였으며 또한, 래디칼 산화를 실시하는 일 없이 원자 레벨에서 표면이 평탄화되어 표면의 거칠기가 감소된 실리콘 반도체 기판 및 그 제조방법을 제공한다. 본 발명은 {110}면 또는 {110}면을 기울인 면을 주면(主面)으로 하는 실리콘 반도체 기판으로서, 그 표면에 평균적으로 <110> 방향을 따르는 원자 레벨의 스텝을 가지게 했다.

Description

실리콘 반도체 기판 및 그 제조방법{Silicon semiconductor substrate and its manufacturing method}
본 발명은 반도체 집적회로 소자의 제조에 사용되는 단결정 실리콘 반도체 기판 및 그 제조방법에 관한 것이다.
단결정 실리콘 웨이퍼를 이용하여 제조되는 MISㆍFET(Metal-Insulator-Semiconductor Field Effect Transistor)의 게이트 절연막에는 저(底)리크 전류 특성, 저(底)계면 준위 밀도, 이온 주입에 대한 고내성 등의 고성능 전기 특성과 고신뢰성이 요구된다. 이러한 요구를 만족하는 게이트 절연막 형성 기술로서는 열산화법에 의한 이산화규소막(간단히 산화막이라고 하는 경우도 있다)의 형성 기술이 주류이다. 이른바 MOSㆍFET(Metal-Oxide-Semiconductor Field Effect Transistor)이다. 이 열산화법에 의해 양호한 산화막/실리콘 계면특성, 산화막 내압 특성, 리크 전류 특성이 얻어지는 것은 {100}을 주면으로 하는 실리콘 웨이퍼를 기판으로 한 경우이다. 그 밖의 {110}이나 {111} 방위를 주면으로 하는 실리콘 웨이퍼가 집적 회로 소자의 기판으로서 활용되고 있지 않는 주된 이유는 {110}면 및 {111}면에 형성된 산화막의 계면 준위 밀도가 높기 때문이다. 계면 준위 밀도가 높으면 산화막의 내압 특성이나 리크 전류 특성 등의 전기 특성이 뒤떨어진다.
따라서 MOSㆍFET가 형성되는 실리콘 웨이퍼 기판에는 지금까지 {100} 방위의 웨이퍼나 {100}으로부터 4° 정도 기울인 웨이퍼가 사용되어 왔다.
그러나 {100}면의 반도체 소자에서는 n형 FET와 비교하여 p형 FET의 전류 구동 능력, 즉 캐리어 이동도가 약 0.3배인 것이 문제가 되어 왔다. 근래 실리콘 웨이퍼의 표면의 면 방위에 의존하지 않는 양질의 절연막을 형성하는 방법, 즉 래디칼 산화법 또는 래디칼 질화법이 개발되었다(2000 Synposium on VLSI Technology, Honolulu, Hawaii, June 13-15, 2000 "Advanced of Radical Oxidation for Improving Reliability of Ultra-Thin Gate Oxide). 이 방법을 이용하면 {100} 이외의 면에 대해서도 양질의 절연막을 형성할 수 있게 된다.
따라서 MOSFET의 채널 방향의 캐리어 이동도가 높아질 가능성이 있는 {110}면을 주면으로 하는 실리콘 반도체 기판을 이용한 반도체 집적회로 소자의 실현 가능성이 높아졌다. 본 발명자 등은 {110}면을 주면으로 하는 반도체 소자를 제작하고 그 특성을 평가하여 여러 가지 식견을 얻을 수 있었다.
p형 FET의 전류 구동 능력은 {100}과 비교하여 약 2.5배나 상승했지만, n형 FET의 전류 구동 능력은 약 0.6배 저하해 버려, 기대에 반하는 결과가 얻어졌다. 이 n형 FET의 전자 이동도를 {100}면의 전자 이동도와 동등 이상으로 높일 수 있다면, {110}면을 이용한 반도체 집적회로 소자가 실용화되어 광범위하게 이용될 수 있게 된다.
캐리어 이동도는 불순물 산란, 포논 산란(격자진동 산란), 표면 거칠기 산란의 영향을 받는다. 이러한 산란의 영향이 큰 경우에는 캐리어 이동도가 저하된다. {100}면의 전자 이동도는 실리콘 표면의 거칠기에 크게 영향을 받아 거칠기가 나쁜 만큼 전자 이동도가 저하되는 것이 밝혀졌다(T. Ohmi et al. : IEEE Trans. Electron Devices, vol. 137, p.537, 1992). 그 후, 표면 거칠기를 저감하기 위한 방법으로서 다음 두 개의 방법이 제안되어 있다. 즉, (1) 산소 래디칼을 포함하는 분위기 하에서 반도체 기판 표면에 산화막 형성(M. Nagamine et al., IEDM Tech. Dig. p.593, 1998) 및 (2) RCA 세정(W. Kern et al. : RCA Review, vol. 31, p.187, 1970) 이외의 기판 표면의 세정 방법이다.
(1)의 래디칼 산화에서는 산화종(種)인 래디칼 산소가 실리콘 표면의 돌기부에 부착할 확률이 높은 것과 마이너스로 대전된 돌기부에 O+나 O2 +의 산소 이온이 끌어당겨지는 효과가 상승(相乘)하여 돌기부가 우선적으로 산화되는 것에 의해 표면 거칠기가 감소한다고 생각되고 있다. 종래의 드라이 산소(건조 산소) 분위기 하의 산화에서는 20% 정도 표면 거칠기가 악화되지만, 래디칼 산화에서는 40% 정도 표면 거칠기가 감소된다.
또한, (2)의 세정 방법은 이미 특개 평11-057636호 공보로 공개되어 있다. 종래부터 광범위하게 사용되고 있는 RCA 세정의 알칼리 액에 의한 세정 공정이 표면의 거칠기를 악화시키므로 특개 평11-057636호 공보로 공개된 세정은 알칼리 액을 포함하지 않는 세정 공정이고, 또한 RCA 세정과 동등 이상의 미립자 제거, 유기물 오염 제거, 금속 불순물 제거 능력을 가진다. 이 새로운 세정 공정은 5개의 공정으로 구성되는 것으로, 본 명세서에서는 이하 5 공정 세정이라고 약기한다.
RCA 세정의 알칼리 액을 포함하는 세정 공정에서 표면 거칠기가 악화되는 이유는 Si-Si 결합의 약한 부분이 수산화물 이온(OH 이온)에 의해 우선적으로 에칭되는 것에 있다.
표면 거칠기를 감소시키기 위한 상기 2개의 방법 중 (1)의 래디칼 산화법은 표면 거칠기를 저감시키는 방법이지만, (2)의 5 공정 세정은 표면 거칠기를 저감시키는 방법이라기보다도 RCA 세정으로 거칠어지는 양을 억제하는 방법이다. 실제, 종래의 RCA 세정에 의해 50% 정도 악화하는 것을 5 공정 세정에서는 0% 내지 10% 악화하는 것에서 멈출 수 있다.
래디칼 산화법으로 표면 거칠기가 감소하기 때문에, 게이트 산화막을 형성하기 전에, 래디칼 산화를 되풀이하는 것에 의해 더욱 표면 거칠기를 저감시킬 수 있지만, 반복 실시의 폐해도 있다. 래디칼 산화는 300℃~500℃ 정도의 저온에서 행해진다. 이 온도에서는 산소 도너가 형성되어 기판 내부의 전기 저항률이 변화해 버린다. 만약 500℃ 이상에서 산화하는 경우에는, 산소 석출액의 형성과 그 성장이 기판 표층에서도 일어나 리크 전류나 게이트 산화막의 절연 파괴의 원인이 된다.
실리콘 반도체 기판의 표면 거칠기를 저감시키는 것은 표면을 원자 레벨에서 평탄화하는 것이다. 어느 특정한 결정면을 갖는, 경면연마되고 세정된 실리콘 웨이퍼의 표면은 원자 레벨에서 보면 무수한 요철이 존재하고, 이것이 마이크로 거칠기라 불리는 표면 거칠기의 요인이다. 이것은 잘라낸 면과 다른 마이크로 패시트(facet)가 연마나 세정에서 이용하는 약액과 실리콘 표면과의 화학반응으로 표면에 다수 출현하는 것에 의해 형성된다.
{111}면으로 잘라낸 실리콘 웨이퍼에서는 {111}면 자체가 패시트 면이기 때문에 원자 레벨에서 평탄한 면이 형성되기 쉽다. Y. J. Chabal 등은 불화 암모늄 수용액으로 세정하는 것에 의해 표면 실리콘 원자의 댕글링 본드(dangling bond:공유결합의 상대가 없는 결합수)를 수소원자로 종단하여 안정화시켜 원자적으로 평탄화할 수 있는 것을 공표하고 있다(Y. J. Chabal et al., J. Vac. Sci. & Technol. vol. A7, pp. 2104, 1989).
또한, {111}면을 [ ] 또는 [ ] 방향으로 몇 도만 약간 기울여 불화암모늄 수용액으로 세정하는 것에 의해 원자 레벨에서 스텝과 테라스를 형성하여 원자적으로 평탄화할 수 있는 것도 밝혀졌다(H. Sakaue et al., Appl. Phys. Lett. vol.78, p.309, 2001). 그러나 가장 광범위하게 사용되고 있는 {100}면 실리콘 기판에 있어서, 경면연마된 기판을 세정만으로 원자 레벨에서의 평탄화를 실현했다는 보고는 없다.
약간 기울인 {100}면에 에피택셜 성장시킨 에피택셜 실리콘 반도체 기판에 있어서는 스텝과 테라스를 형성하는 것에 의해 표면 거칠기가 감소했다는 보고는 있다(K. Izunome et al. : Jpn. J. Appl. Phys. vol. 31, pp. L1277, 1992). 또한, 수소 분위기 하에서 고온 열처리를 행하는 것에 의해서도 실리콘 반도체 기판에 스텝과 테라스를 형성하여 표면 거칠기가 감소했다는 보고도 있다(O. Vatel et al. : Jpn. J. Appl. Phys. vol. 32, pp. L1489, 1993). 그러나 본 발명자 등이 주목하고 있는 {110}면에 있어서는 원자 레벨에서의 평탄화의 보고는 없다.
초고진공 하에서의 가열 처리에 의한 {100}면의 평탄화에 관해서는 수많은 보고가 있다. 그러나 200mm 이상의 대구경 실리콘 기판에 대하여는 그 열처리로가 대형화되는 것과 생산성이 저하되는 것 때문에 실리콘 기판 제조 공정에 도입하는 것은 곤란하다.
실리콘 반도체 기판을 제조, 공급하는 점에서는, 래디칼 산화로 표면 거칠기를 개선하는 것은 공정이 늘어나게 되어 생산성이 저하된다. 현 상태의 실리콘 기판 제조공정에서는 경면연마한 후에 RCA 세정을 행하는 공정이 일반적이다. 이하, 연마ㆍ세정 처리된 실리콘 반도체 기판을 경면연마 실리콘 반도체 기판이라고 부른다. 에피택셜 실리콘 반도체 기판 등을 포함하여 총칭으로서 실리콘 반도체 기판으로 부르기로 한다. 경면연마 실리콘 반도체 기판의 표면 거칠기는 평균 제곱근 거칠기(root-mean-square roughness; Rms)로 표현하면 0.12nm 정도이다. 반도체 집적회로 소자를 제조하는 디바이스 제조회사에서는 실리콘 반도체 기판을 입수한 후, RCA 세정을 행한다. 전술한 것처럼 RCA 세정을 행하면 일반적으로 표면 거칠기는 악화된다.
따라서 디바이스 제조에 있어서의 RCA 세정 후의 실리콘 반도체 기판의 일반적인 Rms는 0.18nm 정도이다. 이 기판에 게이트 산화막을 형성하기 위해 종래의 드라이 산소(건조 산소) 분위기 하에서 5nm 정도의 산화막을 형성한 경우, 그 계면의 Rms는 0.22nm로 악화된다. 한편, 상기 래디칼 희생 산화 후, 래디칼 산화에 의해 5nm 정도의 산화막을 형성한 경우의 Rms는 0.08nm 정도로 되고, 표면 거칠기는 대폭 감소될 수 있다. 래디칼 희생 산화의 공정을 실리콘 반도체 기판 제조에 도입하는 것도 표면 거칠기 저감의 하나의 방법이 되지만, 전술한 것처럼 공정이 늘어나게 되어 생산성이 저하된다. 따라서, 반도체 집적회로 소자 제조에 사용되는 실리콘 반도체 기판을 제조하는 입장에 있어서는 래디칼 산화 등의 희생 산화나 특별한 세정을 행하는 일 없이 표면 거칠기가 감소된 실리콘 반도체 기판을 제조하는 것이 필요해진다.
도 1은 실시예 1에 있어서 에피택셜 실리콘 반도체 기판에서 경사각이 0.1°인 경우에 표면에 형성되는 스텝과 테라스의 상태를 나타내는 AFM 상이다.
도 2는 도 1의 모식도이다.
도 3은 실시예 1에 있어서 에피택셜 실리콘 반도체 기판에서 미경사각이 7.9°인 경우에 표면에 형성되는 스텝과 테라스의 상태를 나타내는 AFM 상이다.
도 4는 도 3의 모식도이다.
도 5는 본 발명의 수소 열처리 실리콘 반도체 기판에서 미경사각이 0.1°인 경우에 표면에 형성되는 스텝과 테라스의 상태를 나타내는 AFM 상이다.
도 6은 도 5의 모식도이다.
도 7은 본 발명의 실리콘 반도체 기판에서 오리엔테이션 플랫을 <110> 방향으로 붙이는 것에 의해 표리 등가(等價)가 되는 것을 나타내는 설명도이다.
도 8은 실리콘 반도체 기판에서 오리엔테이션 플랫을 <100> 방향으로 붙이는 경우에는 표리 등가가 되지 않고 표리 관리가 필요하다는 것을 나타내는 설명도이다.
도 9는 실시예 1에 있어서 본 발명의 에픽택셜 실리콘 반도체 기판과 경면연마 실리콘 반도체 기판의 표면 거칠기(Rms)의 미경사각도 의존성을 나타내는 그래프이다.
도 10은 실시예 2에 있어서 수소 열처리 실리콘 반도체 기판과 경면연마 실리콘 반도체 기판의 표면 거칠기(Rms)의 미경사각도 의존성을 나타내는 그래프이다.
본 발명은 {110}면의 캐리어 이동도, 특히 n형 FET의 캐리어인 전자의 이동도가 보다 높은 값을 나타내는 반도체 집적 회로 소자용 실리콘 반도체 기판을 제조하기 위한 것으로, 상기 5 공정 세정과 같은 특별한 세정을 사용하지 않고 종래의 RCA 세정을 이용하며 또한 래디칼 산화를 행하는 일 없이 원자 레벨에서 표면이 평탄화되어 표면 거칠기가 감소된 실리콘 반도체 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 실리콘 반도체 기판의 제 1의 태양은, {110}면 또는 {110}면을 기울인 면을 주면으로 하는 실리콘 반도체 기판으로서, 그 표면에 평균적으로 <110> 방향을 따라 원자 레벨의 스텝을 가지는 것을 특징으로 한다. 상기 {110}면을 기울인 면으로서는 {110}면을 <100> 방향으로 기울인 면으로 하는 것이 바람직하다.
{110}면 또는 {110}면을 기울인 면을 주면으로 하는 실리콘 반도체 기판을 반도체 집적 회로소자에 이용하는 것의 가장 큰 특장은 p형 FET에 있어서 정공 이동도가 <110> 방향에서 {100}면인 경우와 비교하여 약 2.5배나 높아진다는 것이다. 따라서, 이러한 실리콘 반도체 기판에 있어서 n형 FET 전자 이동도가 {100}면의 전자 이동도 이상으로 향상시킨 반도체 집적회로 소자에서는 전자와 정공이 흐르는 채널 방향을 <110> 방향으로 제작하는 것에 의해, 더욱 회로 소자의 미세화가 실현될 수 있다. 그러나 <110> 방향에 원자 레벨의 스텝을 갖지 않는 {110}면을 주면으로 하는 실리콘 반도체 기판에서는, 표면 거칠기가 {100}면의 표면 거칠기 이하로 되지 않고 그 전자 이동도가 {100}면의 전자 이동도보다도 작다는 것이 현재의 상태이다.
표면 거칠기를 감소시키기 위해서는 원자 레벨에서의 표면 평탄화가 필요하다. 표면에 스텝을 형성하는 것에 의해 스텝 사이에는 테라스가 형성되고 그 테라스면에서는 원자 레벨에서 평탄한 면이 된다. 스텝의 에지(edge)를 <110> 방향이 되도록 하면, <110> 방향으로 흐르는 캐리어는 평탄한 테라스면 바로 아래를 흐르거나, 혹은 스텝의 단차에 의한 산란을 받는 일 없이 흐르는 것에 의해 표면 거칠기에 의한 산란의 영향이 감소되고 높은 이동도를 실현할 수 있다. 또한, 스텝의 에지는 원자 레벨에서는 직선으로는 되지 않고 여러 원자의 요철이 있는데 그 부분은 킹크(kink)부라고 불린다. 따라서 <110> 방향을 따르는 스텝이라는 것은 마이크로미터 오더로 평균적으로 보아 <110> 방향을 따르는 스텝을 의미한다.
본 발명의 실리콘 반도체 기판의 제 1의 태양에 있어서, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판의 표면에 에피택셜 성장법에 의하여 실리콘 단결정 박막을 형성할 수 있다. 이 에피택셜 성장법에 의해 실리콘 단결정 박막을 표면에 형성시킨 실리콘 반도체 기판은 다시 말하면, 에피택셜 실리콘 반도체 기판이고 이하, 이것을 본 발명의 에피택셜 실리콘 반도체 기판이라고 칭하는 경우가 있다.
실리콘 반도체 기판의 에피택셜 성장은 테라스 위에 생기는 스텝의 킹크부에 실리콘 원자가 퇴적하면서 스텝이 2차원적으로 성장하는 모델로 설명되어 있다. 주면이 약간 기울여져 있지 않고, 연마ㆍ세정 처리된 그대로의 {110}면의 경면연마 실리콘 반도체 기판의 표면에는 통상의 RCA 세정으로는 테라스와 스텝이 형성되지 않고, 마이크로 패시트가 무수히 존재한다. 이것이 표면 거칠기 악화의 원인이다. 이 표면에 에피택셜 성장을 행하면 무수한 마이크로 패시트가 킹크의 역할을 맡아 실리콘 원자의 퇴적은 균일하게 일어난다. 따라서 <110> 방향을 향한 스텝과 테라스는 형성되지 않는다.
그러나 본 발명의 에피택셜 실리콘 반도체 기판에 있어서는, 에피택셜 성장을 행하기 전의 경면연마 실리콘 반도체 기판의 주면이 약간 기울여진 면인 미경사면(微傾斜面)임에도 불구하고 테라스와 스텝은 관찰되지 않으나, 그 표면에 실리콘 원자를 에피택셜 성장시키면, 그 성장 과정에서 테라스와 스텝이 형성된다. 테라스의 표면은 원자 레벨에서 평탄한 것이기 때문에 표면 거칠기가 개선된다. 약간 기울여진 경면연마 실리콘 반도체 기판은 잠재적으로 테라스와 스텝이 형성되는 요인을 포함하고 있다. 약간 기울인 방향을 본 발명의 <100> 방향으로 하는 것에 의해, 캐리어를 흐르게 하는 방향으로 하는 <110> 방향에 평행하게 스텝이 나타나고, 스텝 사이의 평탄한 면인 테라스면 바로 아래에서 캐리어를 흐르게 하는 것이 가능하다. 따라서 스텝의 단차에 의한 캐리어의 산란도 일어나지 않는다.
본 발명의 실리콘 반도체 기판의 제 1의 태양에 있어서, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 수소가스 혹은 아르곤가스 또는 이들의 혼합가스 분위기 속에서 열처리를 행할 수 있다(이하, 이 실리콘 반도체 기판을 열처리 실리콘 반도체 기판이라고 칭하는 경우가 있다). 수소가스나 아르곤가스 혹은 이들의 혼합가스 분위기 하에서 고온으로 열처리를 행한, 미경사 {110}면 실리콘 기판에 있어서도 고온 처리에 의해 표면의 실리콘 원자가 재배열하는 것에 의해, 그 표면에는 스텝과 테라스가 형성된다. 미경사 방향을 <100> 방향으로 하는 것에 의해 캐리어를 흐르게 하는 방향으로 하는 <110> 방향과 평행하게 스텝이 나타나며, 스텝 사이의 평탄한 면인 테라스면 바로 아래에서 캐리어를 흐르게 하는 것이 가능하다. 따라서, 스텝의 단차에 의한 캐리어의 산란도 일어나지 않는다.
본 발명의 실리콘 반도체 기판의 제 2의 태양은, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판으로서, 그 표면을 경면연마한 것을 특징으로 한다(이하, 이 실리콘 반도체 기판을 경면연마 실리콘 반도체 기판이라고 하는 경우가 있다). 상기와 같이, {110}면을 <100> 방향으로 약간 기울이고, 연마ㆍ세정처리를 행한 그대로의 실리콘 기판에 있어서는, 스텝과 테라스는 형성되지 않으나, 그 기판에 에피택셜 성장이나 수소가스나 아르곤가스 분위기 하에서 열처리를 행하는 것에 의해서 스텝과 테라스를 형성하는 것이 가능하므로, 실리콘 기판의 표면에는 스텝과 테라스를 형성하기 위한 요인을 내재하고 있다. 반도체 집적회로 소자를 형성하기 위한 초기 공정의 세정공정이나 열처리공정에 있어서 스텝과 테라스를 형성할 수 있다.
본 발명의 실리콘 반도체 기판에 있어서의 미경사 각도는 0° 이상 8° 미만으로 하는 것이 바람직하다. {110}면을 <100> 방향으로 8° 기울인 면은 별개의 저지수면(低指數面) {551}면으로 되고, 그 표면에 스텝과 테라스를 형성하기 위해서는 {551}면을 조금 기울일 필요가 있다. 따라서 8° 미만이 바람직하다. 미경사 각도가 커지면 테라스 폭은 작아지고, 스텝의 밀도가 높아진다. {110}면의 단원자층 스텝의 단차는 0.192nm이기 때문에 8°인 경우의 계산상의 테라스 폭은 1.36nm이고, 2원자 스텝의 단차는 0.394nm이기 때문에 테라스 폭은 2.73nm로 되고 테라스 폭과 스텝 단차는 동일한 오더가 된다. 스텝의 밀도가 높아지면 킹크 밀도도 높아지고, 스텝에 의한 2차원 에피택셜 성장이 어렵게 되며, 특정 방향을 향한 스텝과 테라스가 형성되지 않게 된다. 0°를 포함시키는 것은 장치 정밀도의 문제에 관계된다. 결정잉곳으로부터 웨이퍼를 절단하는 경우, 0°로 설정해도 절단기와 방위 측정기의 정밀도의 문제로 실제로는 10분 정도의 오차를 가지는 것이 일반적이다. 따라서 0°의 웨이퍼라 할지라도 완전히 0°로 되는 것은 극히 드물다.
본 발명의 실리콘 반도체 기판에 있어서 오리엔테이션 플랫 또는 노치를 <110> 방향으로 형성하는 것이 바람직하다. 이러한 구성으로 하는 것에 의해 결정잉곳에서 절단된 웨이퍼의 표리(表裏)에 대해 경사 방향은 동일한 방향이 되고, 웨이퍼의 표리 관리를 행할 필요가 없기 때문에 표리를 틀릴 위험성을 배제할 수 있다.
본 발명의 실리콘 반도체 기판의 제조방법의 제 1 태양은, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 제작하고, 그 표면에 에피택셜 성장법에 의해 실리콘 단결정 박막을 성장시키는 것에 의해 상술한 본 발명의 제 1 태양의 실리콘 반도체 기판을 제조하는 것을 특징으로 한다.
본 발명의 실리콘 반도체 기판의 제조방법의 제 2 태양은, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 제작하고, 그 실리콘 반도체 기판을 수소가스 혹은 아르곤가스, 또는 이들의 혼합가스 분위기 안에서 열처리하는 것에 의해 상술한 본 발명의 제 1 태양의 실리콘 반도체 기판을 제조하는 것을 특징으로 한다.
[발명의 최선의 형태]
이하에 본 발명의 실시의 형태를 첨부 도면에 기초하여 설명하지만, 도시예는 예시적으로 나타내어지는 것이므로 본 발명의 기술사상에서 일탈하지 않는 한 여러 가지의 변형이 가능함은 말할 것도 없다.
우선, 본 발명에 관계되는 실리콘 반도체 기판에 대해서, 도 1~도 6을 사용하여 설명한다. 도 1은 {110}면을 <110> 방향으로 0.1° 기울인 본 발명의 에픽택셜 실리콘 반도체 기판 W의 AFM(Atomic Force Microscope) 상을 나타내고, 도 2는 그 모식도이다. 도 3은 {110}면을 <110> 방향으로 7.9° 기울인 본 발명의 에픽택셜 실리콘 반도체 기판 W의 AFM(Atomic Force Microscope) 상을 나타내고, 도 4는 그 모식도이다. 도 5는 {110}면을 <110> 방향으로 0.1° 기울인 수소처리 실리콘 반도체 기판 W의 AFM 상을 나타내고, 도 6은 그 모식도이다.
본 발명의 실리콘 반도체 기판 W는 {110}면 또는 {110}면을 기울인 면을 주면으로 하고 그 표면에 <110> 방향을 따른 원자 레벨의 스텝 S를 갖는 것이다(도 1~도 6의 도시예는 {110}면을 기울인 면을 주면으로 한 경우이다).
실리콘 반도체 기판 W의 표면 거칠기를 저감하기 위해서는 원자 레벨에서의 표면 평탄화가 필요하다. 실리콘 반도체 기판 W의 표면에 스텝 S를 형성하는 것에 의해 스텝 S 사이에는 테라스 T가 형성되고, 그 테라스 T면에서는 원자 레벨에서 평탄한 면으로 된다. 스텝 S의 에지를 <110> 방향이 되도록 하면, <110> 방향으로 흐르는 캐리어는 평탄한 테라스 T면 바로 아래를 흐르거나, 혹은 스텝 S의 단차에 의한 산란을 받는 일 없이 흐르는 것에 의해 표면 거칠기에 의한 산란의 영향이 저감되고, 높은 이동도를 실현할 수 있다. 또한, 스텝 S의 에지는 원자 레벨에서는 직선으로는 되지 않고 여러 원자의 요철이 있고, 그 부분은 킹크부라 불린다. 따라서, <110> 방향을 따른 스텝 S라는 것은 마이크로미터 오더에서 평균적으로 보아 <110> 방향을 따른 스텝 S를 의미한다.
{110}면 또는 {110}면을 기울인 면 위에 형성되는 반도체 집적회로 소자의 캐리어 이동도를 높이려면 캐리어가 흐르는 <110> 방향의 표면이 원자 레벨에서 평탄해져 있을 필요가 있다. {110}면 또는 {110}면을 기울인 면을 주면으로 하는 실리콘 반도체 기판에 있어서, 그 표면에 평균적으로 <110> 방향으로 스텝을 형성하는 것이 가능하다면, 스텝 사이에 나타나는 평탄한 면인 테라스 면의 바로 아래를 <110> 방향을 따라 캐리어를 흐르게 할 수 있다. 본 발명의 에픽택셜 실리콘 반도체 기판은, <110> 방향을 따라 스텝을 형성하기 위해 발명된 것으로, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 경면연마 실리콘 반도체 기판 표면에 에픽택셜 성장에 의해 실리콘 단결정 박막을 형성한 것이다.
다음으로, 주면이 {110}면을 <100> 방향으로 기울인 면인 실리콘 반도체 기판에 있어서, 오리엔테이션 플랫 혹은 노치를 <110> 방향으로 형성하는 것에 관해서 도 7을 사용하여 설명한다. 도 7은 본 발명의 실리콘 반도체 기판에 있어서 오리엔테이션 플랫을 <100> 방향으로 붙이는 것에 의해 표리 등가가 되는 것을 나타내는 설명도이다. 본 발명의 효과의 하나는 실리콘 반도체 기판의 표리를 관리할 필요가 없게 한 것이다. 도 7에 실리콘 반도체 기판 W의 {110}면을 대표해서 (110)면으로 하고, [ ] 방향으로 오리엔테이션 플랫OF(이하 노치의 경우도 동일하므로 오리엔테이션 플랫으로 대표한다)를 형성한 경우를 나타낸다. (110)면에 수직인 [110]축(화살표OA)을 [001] 방향으로 기울인 경우, 새로운 축은 도면 중에서는 화살표 OA'가 된다. 그것에 의해 주면은 새로운 축 OA'에 수직한 면으로 된다. 웨이퍼의 표리가 반전하여 표면측을 연마한 경우에는, 경사 방위는 웨이퍼 하면 측에 나타내는 화살표 OA"가 되고, 경사 방위는 오리엔테이션 플랫 OF에 대해 동일한 방향이 된다. 다시 말하면, 오리엔테이션 플랫 OF를 기준으로 해서 경사 방위는 웨이퍼의 표리 반전에 대해 동일한 방향이 된다. 따라서 실리콘 반도체 기판의 제조공정에 있어서, 표리의 관리를 실시하는 것 없이, 오리엔테이션 플랫 OF를 기준으로 하여 결정학적으로 등가인 구조를 갖는 실리콘 반도체 기판을 제공할 수 있다.
비교를 위해, 도 8에 실리콘 반도체 기판 W의 오리엔테이션 플랫 OF를 [001] 방향으로 형성한 경우를 나타낸다. 도 7과 동일하게 (110)면에 수직한 [110]축(화살표OA)을 [001] 방향으로 기울인 경우, 새로운 축은 도면 중에서는 화살표 OA'가 된다. 그것에 의해 주면은 새로운 축 OA'에 수직한 면으로 된다. 웨이퍼의 표리가 반전하여 표면측을 연마한 경우에는 경사 방위는 웨이퍼 하면 측에 나타내는 화살표 OA"로 되고, 경사 방위는 오리엔테이션 플랫 OF에 대하여 180도 회전한 방향이 된다. 어떤 웨이퍼에서는 경사 방위는 오리엔테이션 플랫의 방향([001])을 향하고 있으나, 다른 웨이퍼에서는 오리엔테이션 플랫의 방향([001])과 반대측이 된다. 따라서 오리엔테이션 플랫을 기준으로 하여 실리콘 반도체 기판의 방향을 일치시키고 다양한 처리를 행하여 반도체 소자를 제작하는 디바이스 제작공정에 있어서는, 경사 방향이 180도 다른 웨이퍼가 혼재하게 되어 동일한 특성을 나타내는 소자를 제작할 수 없게 된다.
본 발명의 실리콘 반도체 기판의 제조 방법의 제 1 태양은 {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 제작하고 그 표면에 에피택셜 성장법에 의해 실리콘 단결정 박막을 성장시키는 것에 의해 본 발명의 실리콘 반도체 기판을 제조하는 것이다.
본 발명의 실리콘 반도체 기판의 제조 방법의 제 2 태양은 {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 제작하고, 그 실리콘 반도체 기판을 수소가스 혹은 아르곤가스 또는 이것들의 혼합가스 분위기 안에서 열처리하는 것에 의해 본 발명의 실리콘 반도체 기판을 제조하는 것이다.이하에 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 이러한 실시예는 예시적으로 나타나는 것으로, 한정적으로 해석되지 않는 것은 말할 것도 없다.
실시예1
[110] 방향으로 인상된 실리콘 단결정을 [001] 방향으로 0°, 0.1°, 1.0°, 2.0°, 4.0°, 6.0°, 7.9°, 10.0° 기울여서 절단하여 웨이퍼를 제작했다. 결정은 붕소를 첨가한 p형으로, 전기 저항률은 10~12Ωcm이다. 구경은 150mm이다. 절단된 웨이퍼를 통상의 화학적 기계적 연마에 의해 경면 웨이퍼로 한 후, RCA 세정을 행했다. 이들 경면연마 실리콘 반도체 기판에 에피택셜 성장에 의해 두께 약 5μm인 실리콘 단결정 박막을 형성했다. 원료가스로서 트리클로로실란(SiHCl3)을 이용하여 수소 분위기 안에서 1130℃의 반응온도에서 성장시켰다.
표면 거칠기는 AFM(Atomic Force Microscope)의 기능에 의해 표면의 미소한 요철을 측정하는 것이 가능한 SEIKO INSTRUMENTS사(社)의 SPA360에 의해 측정하고, 그 표면 거칠기의 양을 Rms로 나타낸다. 도 9에 에피택셜 실리콘 반도체 기판의 Rms의 미경사 각도 의존성을 나타낸다. 비교를 위해 각각의 경사 각도를 갖는 경면연마 실리콘 반도체 기판에 관해서도 나타내고 있다. 미경사 각도가 0°인 경우, 경면연마 실리콘 반도체 기판의 Rms와 에피택셜 실리콘 반도체 기판의 Rms는 각각 0.118nm, 0.112nm이다.
또한, 경사가 없는 {110}면의 경면연마 실리콘 반도체 기판의 Rms=0.118nm는 경사가 없는 {100}면의 경면연마 반도체 기판의 Rms와 거의 동일한 값이다. 미경사각이 0.1°여도 에피택셜 실리콘 반도체 기판의 표면 거칠기는 경면연마 실리콘 반도체 기판보다도 감소되어 있다. 그 감소 효과는 적어도 7.9°의 경사각까지 확인된다. {110}면의 단원자층 스텝의 단차는 0.192nm이기 때문에 7.9°인 경우의 계산상의 테라스 폭은 1.38nm이고, 2원자 스텝의 단차는 0.394nm이기 때문에 테라스 폭은 2.76nm로 되고, 테라스 폭과 스텝 단차는 동일한 오더가 된다. 스텝 간격이 좁아져 그 밀도가 높아지면 킹크 밀도도 높아지고 스텝에 의한 2차원 에피택셜 성장이 어려워진다. 10.0°에서는 표면 거칠기가 나빠져 있다.
미경사각이 0.1°인 에피택셜 실리콘 반도체 기판의 표면 거칠기의 AFM 상을 도 1에 나타내고, 그 모식도를 도 2에 나타낸다. 도 1 및 도 2에 나타낸 것처럼, 스텝 S와 테라스 T를 확인할 수 있다. 스텝 S는 평균적으로 <110> 방향으로 형성되어 있다. 테라스 T의 폭은 약 100nm이다. 테라스 T의 폭 L은 간략화한 모델로 스텝 S의 단차 h와 미경사각 α 사이에 성립하는 식 : tanα=h/L에 의해 예측할 수 있다. {110}의 경우, 단원자 스텝의 단차는 0.192nm이고 2원자 스텝의 단차는 0.384nm이다. 미경사각도가 0.1°인 경우, 단원자 스텝에 대하여 테라스 폭은 110nm가 된다. 예측과 거의 일치한다. 미경사각도가 1°를 초과하면, 견적되는 단원자 스텝에 의한 테라스 폭은 10nm 이하가 된다.
이 경우의 스텝과 테라스를 AFM으로 관찰하는 것은 곤란하다. 표면 거칠기 Rms가 경면연마 실리콘 반도체 기판보다도 감소하고 있는 것에서 스텝과 테라스는 형성되어 있다고 생각된다. 이와 같이 미경사각도가 커질수록 테라스 폭은 작아진다고 예측되나, 미경사각도가 7.9°의 경우에 예외가 확인된다. 그 경우의 AFM 상을 도 3에 나타내고, 그 모식도를 도 4에 나타낸다. 도 3 및 도 4에서 분명하게, 예측되는 테라스 폭인 1.38nm 또는 2.76nm보다도 상당히 넓은 테라스 T가 형성되어 있다. 또한 스텝 S의 방향은 대략 <110> 방향이나, 곡선적이라는 것에서 스텝 S의 성장이 흔들리고 있다는 것을 의미한다. 상당히 넓은 테라스 T가 형성된 이유는 {110}면을 <100> 방향으로 7.9° 기울인 경우에는, 그 주면은 저지수면인 {551}면이 0.15° 기울인 면이 되는 것으로부터 그 주면이 패시트면 {551}에서 조금 기울인 면이 되어 있는 것에 있다. 이것은 패시트 면인 {111}면을 <112> 방향으로 약간 기울인 경우에 스텝과 테라스가 형성되는 것에서 미루어 짐작할 수 있다.
실시예 2
다음으로, 열처리 실리콘 반도체 기판의 표면 거칠기에 관해서 설명한다. 에피택셜 실리콘 반도체 기판의 경우와 동일하게 [110] 방향으로 인상된 실리콘 단결정을 [001] 방향으로 0°, 0.1°, 1.0°, 2.0°, 4.0°, 6.0°, 7.9°, 10.0° 기울이고 절단하여 웨이퍼를 제작했다. 통상의 화학적 기계적 연마에 의해 경면 웨이퍼로 한 후, RCA 세정을 행했다. 이들의 경면연마 실리콘 반도체 기판에 수소가스 분위기 안에서 1150℃로 1시간 열처리를 행했다. 도 10에 수소 열처리 실리콘 반도체 기판의 Rms의 미경사각도 의존성을 나타낸다.
비교를 위해 경면연마 실리콘 반도체 기판에 관해서도 나타내고 있다. 미경사각도가 0°인 경우, 경면연마 실리콘 반도체 기판의 Rms와 수소 열처리 실리콘 반도체 기판의 Rms는 각각 0.118nm, 0.111nm이다. Rms의 미경사각도 의존성은 에피택셜 실리콘 반도체 기판의 경우와 동일하다. 즉 미경사각이 0.1°부터 7.9°까지 수소 열처리 실리콘 반도체 기판의 표면 거칠기는 경면연마 실리콘 반도체 기판보다도 감소되어 있다.
도 5에 미경사각이 0.1°인 경우의 AFM 상을 나타내고, 그 모식도를 도 6에 나타낸다. 에피택셜 실리콘 반도체 기판의 경우만큼 명료하지는 않지만 스텝과 테라스는 형성되어 있다. 이와 같이 스텝과 테라스는 에피택셜 실리콘 반도체 기판과 비교하여 형성되기 어렵다고 말할 수 있지만, 약간 기울여진 열처리 실리콘 반도체 기판의 표면 거칠기 Rms는 경면연마 실리콘 반도체 기판보다 감소하는 것에서 캐리어의 표면 거칠기에 의한 산란은 감소할 수 있다.
실시예 3
이하에, 본 발명의 실리콘 반도체 기판에 반도체 소자를 형성하고, 캐리어 이동도의 측정에 관해 설명한다. 주면을 {110}면을 <100> 방향으로 기울인 각도를 0°, 0.1°, 7.9°로 한 경면연마 실리콘 반도체 기판과 그것들의 표면에 두께가 5μm인 실리콘 단결정 박막이 성막된 에피택셜 실리콘 반도체 기판 및 수소분위기 안에서 열처리를 행한 열처리 실리콘 반도체 기판을 이용했다. 경면연마 실리콘 기판의 직경, 전기저항률, 산소농도는 각각 150mm, p형 10~12Ωcm, 16ppma(JEIDA 환산)이다. 에피택셜 실리콘 층의 전기저항률은 11Ωcm를 중심치로 했다. 수소 열처리는 1150℃에서 1시간 처리한다. 참조시료로서 경사가 없는 {100}면의 경면연마 실리콘 반도체 기판도 추가했다. 전기저항률, 산소농도는 상기 값과 거의 동일하다. 또한, JEIDA는 일본전자공업진흥협회(현재는 JEITA : 일본전자정보기술산업협회로 개칭됐다)의 약칭이다.
전자 이동도의 개선효과를 실증하기 위해 n형 전계효과 트랜지스터를 형성했다. 맨먼저 소자분리를 위해, STI(Shallow Trench Isolation)법에 의해 소자분리를 위한 트랜치를 형성하고, 실리콘 산화막(SiO2)으로 트랜치를 메웠다. 다음으로 RCA세정을 행하고 유기물, 미립자, 금속을 제거한 후, 건조산화 분위기 안에서 5nm의 게이트 산화막을 형성했다. 게이트의 역치전압을 제어하기 위해 기판 전면에 붕소(B)를 이온 주입했다.
다음으로, 기판 전면에 다결정 실리콘 막을 CVD(Chemical Vapor Deposition)법으로 퇴적시키고, 이것을 패터닝하여 트랜지스터 형성 영역인 게이트 산화막 위에 다결정 실리콘 전극을 형성했다. 다음으로, 인(P)을 저농도에서 이온 주입하여 고전계를 완화하는 n-ㆍ소스와 n-ㆍ드레인 영역을 형성했다. 전자가 흐르는 방향은 <110> 방향이다. 다음에 게이트 전극을 피복하도록 CVD에 의해 기판 전면에 실리콘 산화막을 퇴적시키고 이방성 에칭을 행하여 게이트 전극의 측벽에 측벽 절연막을 형성했다. 마지막으로 비소(As)를 고농도로 이온 주입하여 n+소스와 n+드레인 영역을 형성했다. 이렇게 해서 제작된 n형 전계효과 트랜지스터의 전자 이동도를 평가했다.
기준이 되는 {100}면의 경면연마 실리콘 반도체 기판에 있어서 전자 이동도를 1로 하여 각각의 기판의 전자 이동도를 표 1에 나타낸다. 미경사 에피택셜 실리콘 반도체 기판의 전자 이동도는 현재 널리 이용되고 있는 {100}면 경면연마 실리콘 반도체 기판의 전자 이동도의 1.4배가 된다. 약간 기울여진 수소 열처리 실리콘 반도체 기판의 전자 이동도에도 약 1.2배가 된다. 약간 기울여진 경면연마 실리콘 반도체 기판의 전자 이동도는 {100}면의 경우와 비교하여 약 0.8배로 뒤떨어지지만, 경사가 없는 {110}면의 경우와 비교하면 1.3배가 되는 것에서 기울이는 것의 효과가 나타나고 있다. 이 실시예에서는 반도체 소자 제작공정에서 종래의 RCA 세정 방법을 이용했지만 세정 방법이나 열처리 방법을 개선하는 것에 의해 전자 이동도는 더욱 개선될 가능성이 있다. 예를 들면, 상기 5 공정 세정이나 래디칼 희생 산화 처리를 행하는 것에 의해 표면 거칠기는 더욱 개선되고 캐리어 이동도도 더욱 높아지는 것으로 기대할 수 있다.
{110} 기판 경사각도 ([001] 방향)
0° 0.1° 7.9°
경면연마 0.62 0.81 0.79
에피택셜 0.76 1.46 1.44
열처리 0.72 1.22 1.15
이상 기술한 바와 같이, 본 발명의 실리콘 반도체 기판은, 원자 레벨에서 평탄화되고, 종래의 실리콘 반도체 기판과 비교하여 표면 거칠기가 약 10% 감소된 것, 또한 원자 레벨의 표면 거칠기가 반도체 소자의 캐리어가 흐르는 방향을 따라 형성되는 것에서 반도체 소자의 캐리어 이동도를 종래의 실리콘 반도체 기판의 경우보다도 최대 40%나 향상시킬 수 있다. 본 발명의 실리콘 반도체 기판을 반도체 집적회로 소자의 기판으로 사용하는 것에 의해 소자 성능의 고성능화를 실현할 수 있다. 또한, 본 발명의 방법에 의하면, 본 발명의 실리콘 반도체 기판을 효과적으로 제조하는 것이 가능하다.

Claims (9)

  1. {110}면 또는 {110}면을 기울인 면을 주면으로 하는 실리콘 반도체 기판으로서, 그 표면에 평균적으로 <110> 방향을 따르는 원자 레벨의 스텝을 가지는 것을 특징으로 하는 실리콘 반도체 기판.
  2. 제 1항에 있어서, 상기 {110}면을 기울인 면이 {110}면을 <100> 방향으로 기울인 면인 것을 특징으로 하는 실리콘 반도체 기판.
  3. 제 2항에 있어서, 상기 {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판의 표면에 에피택셜 성장법에 의해 실리콘 단결정 박막을 형성한 것을 특징으로 하는 실리콘 반도체 기판.
  4. 제 2항에 있어서, 상기 {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 수소가스 혹은 아르곤가스, 또는 이들의 혼합가스 분위기 안에서 열처리를 행한 것을 특징으로 하는 실리콘 반도체 기판.
  5. {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판으로서, 그 표면을 경면연마한 것을 특징으로 하는 실리콘 반도체 기판.
  6. 제 2항 내지 제 5항 중 어느 하나의 항에 있어서, 상기 {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판의 <100> 방향으로의 경사각도가 0° 이상 8° 미만인 것을 특징으로 하는 실리콘 반도체 기판.
  7. 제 1항 내지 제 6항 중 어느 하나의 항에 있어서, 오리엔테이션 플랫 또는 노치를 <110> 방향으로 형성시킨 것을 특징으로 하는 실리콘 반도체 기판.
  8. 제 2항에 따른 실리콘 반도체 기판을 제조하는 방법에 있어서, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 만들고, 그 표면에 에피택셜 성장법에 의해 실리콘 단결정 박막을 성장시키는 것을 특징으로 하는 실리콘 반도체 기판의 제조방법.
  9. 제 2항에 따른 실리콘 반도체 기판을 제조하는 방법에 있어서, {110}면을 <100> 방향으로 기울인 면을 주면으로 하는 실리콘 반도체 기판을 만들고, 상기 실리콘 반도체 기판을 수소가스 혹은 아르곤가스, 또는 이들의 혼합가스 분위기 안에서 열처리하는 것을 특징으로 하는 실리콘 반도체 기판의 제조방법.
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