KR20200015086A - 기판과 이를 포함하는 집적회로 소자 및 그 제조 방법 - Google Patents

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KR20200015086A
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Abstract

반도체 기판은 제1 방향에서는 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각 만큼 경사지고, 상기 제1 방향에 수직인 제2 방향에서는 상기 (100) 결정면과 평행한 주면을 가진다. 집적회로 소자는 상기 주면 위에 배치되고 상기 제1 방향과 평행한 장축과 상기 제2 방향과 평행한 단축을 가지는 핀형 활성 영역을 포함한다. 상기 핀형 활성 영역은 상기 제2 방향과 평행하게 연장되는 적어도 하나의 원자 레벨 스텝이 형성된 상면을 가진다.

Description

기판과 이를 포함하는 집적회로 소자 및 그 제조 방법 {Substrate, integrated circuit device including substrate, and method of manufacturing integrated circuit device}
본 발명의 기술적 사상은 기판과, 기판을 포함하는 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 기판, 반도체 에피택셜 기판, 반도체 에피택셜 기판을 포함하는 집적회로 소자, 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 집적회로 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 집적회로 소자에 포함되는 트랜지스터의 구조를 최적화하기 위한 다양한 연구가 진행되고 있다. 특히, 단결정 반도체 기판을 이용하여 제조된 집적회로 소자에서 결정 결함(crystal defect) 및 이로 인한 불량을 억제하기 위한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 신뢰성이 우수한 집적회로 소자 제조 공정에 사용하기 적합한 구조를 가지는 반도체 기판을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 결정 결함 및 불량 발생을 억제할 수 있는 표면 특성을 가지는 반도체 에피택셜 기판을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 또 다른 기술적 과제는 결정 결함 및 불량 발생을 억제할 수 있는 표면 특성을 가지는 반도체 에피택셜 기판을 포함함으로써 우수한 성능 및 향상된 신뢰성을 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 또 다른 기술적 과제는 결정 결함 및 불량 발생을 억제할 수 있는 표면 특성을 가지는 반도체 에피택셜 기판을 이용하여 우수한 성능 및 향상된 신뢰성을 제공할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 기판은 제1 반경 방향에서 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각(off angle) 만큼 경사진 주면과, 상기 주면의 상기 제1 반경 방향에서의 에지(edge)에서 상기 <110> 방향을 향해 형성된 노치(notch)를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 에피택셜 기판은 상기 반도체 기판과, 상기 주면 위에 형성된 반도체 에피택셜층을 포함하고, 상기 반도체 에피택셜층은 상기 반도체 기판의 상기 주면의 중심 및 상기 노치를 지나는 제1 직선에 수직인 제2 직선과 평행하게 연장되는 복수의 원자 레벨 스텝(step)이 형성된 상면을 가진다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 방향에서는 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각 만큼 경사지고, 상기 제1 방향에 수직인 제2 방향에서는 상기 (100) 결정면과 평행한 주면을 가지는 반도체 기판과, 상기 주면 위에 배치되고 상기 제1 방향과 평행한 장축과 상기 제2 방향과 평행한 단축을 가지는 핀형 활성 영역을 포함하고, 상기 핀형 활성 영역은 상기 제2 방향과 평행하게 연장되는 적어도 하나의 원자 레벨 스텝이 형성된 상면을 가진다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로의 제조 방법에서는 제1 반경 방향에서 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각 만큼 경사진 주면과, 상기 주면의 상기 제1 반경 방향에서의 에지에서 상기 <110> 방향을 향해 형성된 노치를 포함하는 반도체 기판 상에 상기 제1 반경 방향과 평행한 장축을 가지는 핀형 활성 영역을 형성하는 단계를 포함한다.
상기 핀형 활성 영역을 형성하는 단계는 상기 주면의 중심 및 상기 노치를 지나는 제1 직선에 수직인 제2 직선과 평행하게 연장되는 복수의 원자 레벨 스텝이 형성된 상면을 가지는 반도체 에피택셜층을 상기 반도체 기판의 주면 위에 형성하는 단계와, 상기 반도체 에피택셜층을 일부 식각하여 상기 제1 직선과 평행한 방향으로 길게 연장되는 핀형 활성 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 기판은 신뢰성이 우수한 집적회로 소자 제조 공정에 사용하기 적합한 구조를 제공할 수 있다. 특히, 본 발명의 기술적 사상에 의한 반도체 에피택셜 기판은 집적회로 소자의 성능 및 신뢰성을 확보하는 데 최적화될 수 있도록 원자 레벨 스텝 방향이 제어됨으로써 결정 결함이 최소화된 집적회로 소자를 제조하는 데 유용하게 이용될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 결정 결함 및 불량 발생을 억제할 수 있는 표면 특성을 가지는 반도체 에피택셜 기판을 포함함으로써 우수한 성능 및 향상된 신뢰성을 제공할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 결정 결함 및 불량 발생을 억제할 수 있는 표면 특성을 가지는 반도체 에피택셜 기판을 사용함으로써 우수한 성능 및 향상된 신뢰성을 가지는 집적회로 소자를 제공할 수 있으며, 집적회로 소자의 제조 수율을 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 기판을 설명하기 위한 사시도이고, 도 1b는 도 1a에 예시한 반도체 기판의 평면도이다.
도 2는 도 1a에 예시한 기준면을 설명하기 위한 도면이다.
도 3a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 사시도이고, 도 3b는 도 3a의 B - B' 선에 따른 개략적인 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 에피택셜 기판의 평면도이고, 도 4b는 도 4a의 B - B' 선 확대 단면도이고, 도 4c는 도 4a의 "X1"으로 표시한 점선 영역의 개략적인 확대 사시도이다.
도 5a 내지 도 5e는 본 발명의 본 발명의 기술적 사상에 의한 실시예에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 5a는 본 발명의 기술적 사상에 의한 실시예에 따른 집적회로 소자의 일부 구성 요소들의 개략적인 레이아웃이고, 도 5b는 도 5a에 예시한 집적회로 소자의 일부 구성 요소들의 상대적인 방향들을 설명하기 위한 평면도이고, 도 5c는 도 5a에 예시한 집적회로 소자에 포함된 핀형 활성 영역의 일부 사시도이고, 도 5d는 도 5a에 예시한 집적회로 소자의 개략적인 사시도이고, 도 5e는 도 5a에 예시한 집적회로 소자의 개략적인 단면도로서 도 5e의 (A)는 도 5a의 X - X' 선 단면도이고, 도 5e의 (B)는 도 5a의 Y - Y' 선 단면도이다.
도 6a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 6b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 기판(WF)을 설명하기 위한 사시도이고, 도 1b는 도 1a에 예시한 반도체 기판(WF)의 평면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(WF)은 반도체 기판(WF)의 제1 반경 방향(화살표 R1 방향)에서 (100) 결정면으로 이루어지는 기준면(14)에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각(off angle)(θ) 만큼 경사진 주면(MS)과, 상기 주면(MS)의 상기 제1 반경 방향(화살표 R1 방향)에서의 에지(edge)에서 상기 <110> 방향을 향해 형성된 노치(notch)(NC)를 포함한다.
본 명세서에서 사용되는 용어 "오프각"은 상기 (100) 결정면과 반도체 기판(WF)의 주면(MS)이 이루는 사잇각들 중 가장 작은 각을 의미한다. 본 명세서에서는 "노치"에 대하여만 설명하지만, 본 발명의 기술적 사상은 노치에만 한정되는 것은 아니며, 플랫존(flat zone) 또는 오리엔테이션 플랫(orientation flat)에 대하여도 동일하게 적용될 수 있다.
도 2는 도 1a에 예시한 기준면(14)을 구성하는 (100) 결정면을 설명하기 위한 도면이다.
도 1a 및 도 2를 참조하면, (100) 결정면으로 이루어지는 기준면(14)은 입방결정계(cubic system) 실리콘(Si)에서 x 축의 1과 교차하고 y 축 및 z 축과는 교차하지 않는 면이다. 도 2에서, <100> 방향은 (100) 결정면에 수직인 방향이다.
다시 도 1a 및 도 1b를 참조하면, 일부 실시예들에서, 상기 제1 오프각(θ)은 0.2° 이상 7.3° 미만일 수 있다. 상기 제1 오프각(θ)이 0.2° 미만이면, 반도체 기판(WF)의 주면(MS) 상에 반도체 에피택셜층을 형성했을 때, 상기 반도체 에피택셜층의 표면에서의 광의 난반사에 의해 헤이즈(haze) 레벨이 허용 가능한 범위보다 더 높아질 수 있다. 상기 제1 오프각(θ)이 7.3° 이상이면, 주면(MS)의 결정면 특성이 (100) 결정면 특성과는 다른 면 특성을 가질 수 있다.
반도체 기판(WF)의 주면(MS)에서 노치(NC)를 향하는 제1 반경 방향(화살표 R1 방향)과, 기준면(14)의 <110> 방향들 중 노치(NC)를 향하는 <110> 방향과의 사잇각은 제1 오프각(θ)일 수 있다. 이 구성을 다르게 표현하면, 반도체 기판(WF)의 주면(MS)에서 노치(NC)의 반대측을 향하는 반경 방향, 즉 제1 반경 방향(화살표 R1 방향)의 반대측 반경 방향과, 기준면(14)의 <110> 방향들 중 노치(NC)를 향하는 <110> 방향과의 사잇각은 제1 오프각(θ) + 180°일 수 있다. 따라서, 제1 오프각(θ)이 0.2° 이상 7.3° 미만인 경우, 반도체 기판(WF)의 주면(MS)에서 노치(NC)의 반대측을 향하는 반경 방향과, 기준면(14)의 <110> 방향들 중 노치(NC)를 향하는 <110> 방향과의 사잇각은 180.2° 이상 187.3° 미만일 수 있다.
본 발명의 기술적 사상에 의하면, 반도체 기판(WF)의 제1 오프각(θ)을 0.2° 이상 7.3° 미만으로 함으로써, 반도체 기판(WF)을 사용하는 집적회로 소자의 제조 공정시, 반도체 기판(WF) 상에 형성되는 반도체 에피택셜층의 결정성 회복을 위한 별도의 열처리 공정 또는 고온 공정 등을 최소화할 수 있다. 따라서, 집적회로 소자의 제조 공정을 단순화할 수 있고, 공정 안정성을 높일 수 있으며, 제조 단가를 낮추는 데 기여할 수 있다.
주면(MS)의 중심(C) 및 노치(NC)를 지나는 제1 직선(L1)은 기준면(14)과 평행한 <110> 방향 직선으로부터 제1 오프각(θ) 만큼 경사질 수 있다.
반도체 기판(WF)의 주면(MS)에서 중심(C) 및 노치(NC)를 지나는 제1 직선(L1)은 주면(MS)의 중심(C)으로부터 상기 (100) 결정면과 평행한 <110> 방향으로 연장되는 직선으로부터 상기 제1 오프각(θ) 만큼 경사질 수 있다.
반도체 기판(WF)의 주면(MS)에 대한 제1 법선(N1)은 기준면(14)에 대한 제2 법선(N2)으로부터 노치(NC)를 향하는 방향으로 제1 오프각(θ) 만큼 경사질 수 있다.
반도체 기판(WF)의 주면(MS)에서 상기 노치(NC)를 지나는 제1 반경 방향(화살표 R1 방향)에 수직인 제2 반경 방향(화살표 R2 방향)에서는 기준면(14)에 대한 상기 주면(MS)의 제2 오프각이 0°일 수 있다. 따라서, 반도체 기판(WF)의 주면(MS)은 상기 제2 반경 방향(화살표 R2 방향)을 따르는 제2 직선(L2)과 평행한 방향에서 기준면(14)과 평행하게 연장될 수 있다.
일부 실시예들에서, 반도체 기판(WF)은 Si 단결정 기판으로 이루어질 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 기판(WF)의 제조 방법을 설명하기 위한 사시도이고, 도 3b는 도 3a의 B - B' 선에 따른 개략적인 단면도이다.
도 3a 및 도 3b를 참조하면, <100> 방향으로 성장되고 외주에서 길이 방향을 따라 <110> 방향으로 노치(NC)가 형성된 잉곳(52)을 준비한다. 일부 실시예들에서, 잉곳(52)은 초크랄스키(Czochralski: CZ)법과 같은 결정 성장법에 의해 형성된 원통형의 실리콘 단결정 잉곳으로 이루어질 수 있다. 본 명세서에서, 잉곳(52)에 형성된 노치(NC)는 "잉곳 노치"로 칭해질 수도 있다.
잉곳(52)의 (100) 결정면을 기준면(14)으로 하여, 기준면(14)에 대하여 노치(NC)를 지나는 <110> 방향으로 상기 제1 오프각(θ) 만큼 경사진 각도의 슬라이싱 면(56A, 56B, 56C)을 따라 잉곳(52)을 반복적으로 슬라이싱하여 복수의 반도체 기판(WF)을 제조할 수 있다. 일부 실시예들에서, 상기 제1 오프각(θ)은 0.2° 이상 7.3° 미만일 수 있다.
일부 실시예들에서, 도 3a 및 도 3b를 참조하여 설명한 바와 같은 방법으로 얻어진 복수의 반도체 기판(WF) 각각에 대하여 외주부의 모따기(chamfering), 래핑(lapping), 에칭, 경면 연마(mirror polishing) 등을 포함하는 처리 공정을 수행할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 에피택셜 기판(WF10)의 평면도이고, 도 4b는 도 4a의 B - B' 선 확대 단면도이고, 도 4c는 도 4a의 "X1"으로 표시한 점선 영역의 개략적인 확대 사시도이다.
도 4a 내지 도 4c를 참조하면, 반도체 에피택셜 기판(WF10)은 반도체 기판(WF)과, 반도체 기판(WF)의 주면(MS) 위에 형성된 반도체 에피택셜층(62)을 포함한다. 반도체 기판(WF)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 설명한 바와 같다.
반도체 에피택셜층(62)은 복수의 원자 레벨 스텝(ST)이 형성된 상면(62T)을 가진다. 복수의 원자 레벨 스텝(ST) 각각의 연장 방향(D1)은 반도체 기판(WF)의 주면(MS)의 중심(C) 및 노치(NC)를 지나는 제1 직선(L1)(도 1a 참조)에 수직인 제2 직선(L2)(도 1a 참조)과 평행할 수 있다. 일부 실시예들에서, 복수의 원자 레벨 스텝(ST) 각각의 연장 방향(D1) 중 적어도 일부는 다른 나머지 일부와 상호 평행하지 않을 수 있다. 이 경우, 복수의 원자 레벨 스텝(ST) 각각의 연장 방향(D1)은 평균적으로 상기 제2 직선(L2)과 평행할 수 있다.
일부 실시예들에서, 반도체 에피택셜층(62)의 상면(62T)에 형성된 복수의 원자 레벨 스텝(ST)은 (100) 결정면과 평행한 <110> 방향으로 제1 오프각(θ) 만큼 경사진 반도체 기판(WF)의 주면(MS)으로부터 반도체 원자, 예를 들면 Si 원자를 에피택셜 성장시키는 과정에서 형성된 것일 수 있다. 반도체 에피택셜층(62)의 상면(62T) 중 복수의 원자 레벨 스텝(ST) 각각의 사이에는 평탄한 테라스(terrace)(TE)가 상기 연장 방향(D1)과 평행하게 연장될 수 있다.
반도체 에피택셜층(62)은 호모 에피택셜층 또는 헤테로 에피택셜층일 수 있다. 일부 실시예들에서, 반도체 에피택셜층(62)은 Si, SiGe, GaAs, InP, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 반도체 에피택셜층(62)은 Si 단결정 기판으로 이루어지는 반도체 기판(WF) 상에 Si를 호모 에피택셜 성장시켜 얻어질 수 있다. 예를 들면, 반도체 에피택셜층(62)은 반도체 기판(WF)의 주면(MS)으로부터 CVD(chemical vapor deposition) 장치를 이용하는 에피택셜 성장 공정에 의해 형성될 수 있다.
반도체 기판(WF)은 (100) 결정면과 평행한 <110> 방향으로 제1 오프각(θ) 만큼 경사진 주면(MS)을 가지고, 반도체 에피택셜층(62)은 상기 경사진 주면(MS)으로부터 형성된 것이므로, 헤이즈, 표면 거칠기 등의 표면 특성이 개선된 반도체 에피택셜층(62)이 얻어질 수 있다. 이와 같이, 표면 특성이 개선된 반도체 에피택셜층(62)을 포함하는 반도체 에피택셜 기판(WF10)을 활성 영역으로 이용하여 집적회로 소자의 트랜지스터를 형성하는 경우, 상기 트랜지스터의 채널 영역에서 러프니스 산란이 캐리어에 미치는 악영향을 저감시켜 높은 캐리어 이동도를 구현할 수 있다. 따라서, 상기 트랜지스터를 포함하는 다양한 집적회로 소자들의 퍼포먼스를 향상시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 본 발명의 기술적 사상에 의한 실시예에 따른 집적회로 소자를 설명하기 위한 도면들이다. 보다 구체적으로, 도 5a는 본 발명의 기술적 사상에 의한 실시예에 따른 집적회로 소자(300)의 일부 구성 요소들의 개략적인 레이아웃이고, 도 5b는 집적회로 소자(300)의 일부 구성 요소들의 상대적인 방향들을 설명하기 위한 평면도이고, 도 5c는 집적회로 소자(300)에 포함된 핀형 활성 영역(FA)의 일부 사시도이고, 도 5d는 집적회로 소자(300)의 개략적인 사시도이고, 도 5e는 집적회로 소자(300)의 개략적인 단면도로서 도 5e의 (A)는 도 5a의 X - X' 선 단면도이고, 도 5e의 (B)는 도 5a의 Y - Y' 선 단면도이다.
도 5a 내지 도 5e를 참조하면, 집적회로 소자(300)는 반도체 기판(WF)과, 반도체 기판(WF)의 주면(MS) 위에 형성된 반도체 에피택셜층(62)을 포함한다. 반도체 에피택셜층(62)은 반도체 기판(WF)의 주면(MS)을 덮는 벌크 영역(62B)과, 벌크 영역(62B)으로부터 돌출된 핀형(fin-type) 활성 영역(FA)을 포함한다.
반도체 기판(WF)은 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각(θ) 만큼 경사진 주면(MS)을 가진다. 반도체 기판(WF)에 대한 보다 상세한 구성은 도 1을 참조하여 설명한 바와 같다. 반도체 에피택셜층(62)에 대한 보다 상세한 구성은 도 4a 내지 도 4c를 참조하여 설명한 바와 같다.
도 5b에 개략적으로 예시한 바와 같이, 반도체 기판(WF)의 주면(MS) 위에 배치된 핀형 활성 영역(FA)은 그 길이 방향(Y 방향)의 장축과 폭 방향(X 방향)의 단축을 가진다. 본 명세서에서, 핀형 활성 영역(FA)의 길이 방향(Y 방향)은 장축 방향으로 칭해질 수 있다. 그리고, 핀형 활성 영역(FA)의 폭 방향(X 방향)은 단축 방향으로 칭해질 수 있다. 핀형 활성 영역(FA)의 장축 방향은 반도체 기판(WF) 상에서 반도체 기판(WF)의 주면(MS)의 중심(C) 및 노치(NC)를 지나는 제1 방향(화살표 R1 방향)과 평행인 방향이고, 핀형 활성 영역(FA)의 단축 방향은 상기 제1 방향에 수직인 제2 방향(화살표 R2 방향)과 평행인 방향이다.
도 5b에 예시한 바와 같이, 핀형 활성 영역(FA)의 장축 방향에서 핀형 활성 영역(FA)은 반도체 기판(WF)의 주면(MS)과 유사하게, (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 상기 제1 오프각(θ) 만큼 경사진 방향으로 길게 연장될 수 있다. 상기 제1 오프각(θ)은 0.2° 이상 7.3° 미만일 수 있다. 핀형 활성 영역(FA)의 폭 방향에서 핀형 활성 영역(FA)의 상면(72)은 상기 (100) 결정면과 평행하게 연장될 수 있다.
핀형 활성 영역(FA)의 상면(72)에는 복수의 원자 레벨 스텝(FST)이 형성될 수 있다. 복수의 원자 레벨 스텝(FST) 각각의 연장 방향(D2)은 핀형 활성 영역(FA)의 폭 방향(또는 단축 방향)과 평행할 수 있다. 일부 실시예들에서, 복수의 원자 레벨 스텝(FST) 각각의 연장 방향(D2) 중 적어도 일부는 다른 나머지 일부와 상호 평행하지 않을 수 있다. 이 경우, 복수의 원자 레벨 스텝(FST) 각각의 연장 방향(D2)은 평균적으로 핀형 활성 영역(FA)의 폭 방향(또는 단축 방향)과 평행할 수 있다.
핀형 활성 영역(FA)은 (110) 배향면으로 이루어지는 양 측벽(74)을 가질 수 있다. 핀형 활성 영역(FA)의 양 측벽(74)에는 원자 레벨 스텝이 실질적으로 없을 수 있다. 따라서, 핀형 활성 영역(FA)의 측벽(74)으로부터 핀형 활성 영역(FA)의 내측으로 (111) 결정면을 따라 전파되는 결정 결함이 발생되지 않을 수 있다.
핀형 활성 영역(FA)은 Si 에피택셜층, Ge 에피택셜층, SiGe 에피택셜층, GaAs 에피택셜층, InP 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다.
집적회로 소자(300)는 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리 절연막(310)을 포함할 수 있다. 핀형 활성 영역(FA)은 소자분리 절연막(310) 위로 핀 형상으로 돌출될 수 있다. 일부 실시예들에서, 소자분리 절연막(310)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
게이트 라인(GL)이 반도체 에피택셜층(62) 위에서 핀형 활성 영역(FA)과 교차하는 방향으로 연장될 수 있다. 일부 실시예들에서, 게이트 라인(GL)은 핀형 활성 영역(FA)의 폭 방향(또는 단축 방향)으로 길게 연장될 수 있다. 일부 실시예들에서, 게이트 라인(GL)은 반도체 기판(WF) 상에서 반도체 기판(WF)의 주면(MS)에 형성된 복수의 원자 레벨 스텝(ST)(도 4c 참조)과 평행한 방향으로 길게 연장될 수 있다. 일부 실시예들에서, 게이트 라인(GL)은 핀형 활성 영역(FA)의 상면(72)에 형성된 복수의 원자 레벨 스텝(FST)(도 5c 참조)과 평행한 방향으로 길게 연장될 수 있다.
게이트 라인(GL)은 핀형 활성 영역(FA)의 상면(72) 및 양 측벽(74)을 덮을 수 있다. 게이트 라인(GL)에 대면하는 핀형 활성 영역(FA)의 양 측벽(74)은 각각 (110) 배향면으로 이루어질 수 있다.
핀형 활성 영역(FA) 위에서 게이트 라인(GL)의 양 측에 리세스(R1)가 형성될 수 있다. 리세스(R1)는 소스/드레인 영역(330)으로 채워질 수 있다. 게이트 라인(GL)의 양 측에 있는 한 쌍의 소스/드레인 영역(330)은 게이트 라인(GL)을 사이에 두고 핀형 활성 영역(FA)의 상면(72)에 형성된 복수의 원자 레벨 스텝(FST)의 연장 방향(D2)에 수직인 방향에서 서로 이격될 수 있다. 한 쌍의 소스/드레인 영역(330)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 한 쌍의 소스/드레인 영역(330)은 각각 에피택셜 성장된 SiGe층, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
핀형 활성 영역(FA)은 게이트 라인(GL)을 사이에 두고 이격된 한 쌍의 소스/드레인 영역(330) 사이에 있는 채널 영역(78)을 포함할 수 있다. 채널 영역(78)은 캐리어가 <110> 방향으로 흐르도록 구성될 수 있다.
핀형 활성 영역(FA)의 채널 영역(78)과 게이트 라인(GL)과의 사이에는 게이트 절연막(312)이 개재되어 있다. 게이트 절연막(312)은 산화막, 질화막, 산화질화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 약 10 내지 25의 유전 상수를 가지는 금속 산화물 또는 금속 산질화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 지르코늄 산화물 (zirconium oxide), 또는 지르코늄 실리콘 산화물 (zirconium silicon oxide)로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 제2 금속 함유층(MGB)은 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 제1 금속 함유층(MGA)은 Ti, Ta, Al, 및 이들의 조합으로 이루어지는 금속을 포함할 수 있다. 제2 금속 함유층(MGB)은 상부 일함수 조절막, 도전성 배리어막, 갭필(gap-fill) 금속막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 일함수 조절막은 TiAl, TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있다. 상기 도전성 배리어막은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 갭필 금속막은 상기 도전성 배리어막 위에 남아 있는 게이트 공간을 채우도록 형성될 수 있다. 일부 실시예들에서, 상기 갭필 금속막은 W으로 이루어질 수 있다. 일부 실시예들에서, 상기 상부 일함수 조절막, 상기 도전성 배리어막, 및 상기 갭필 금속막 중 적어도 하나는 생략 가능하다. 예를 들면, 게이트 라인(GL)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
게이트 라인(GL) 각각의 양 측벽은 게이트 절연 스페이서(314)로 덮일 수 있다. 게이트 절연막(312)은 핀형 활성 영역(FA)과 게이트 라인(GL)과의 사이, 및 게이트 라인(GL)과 게이트 절연 스페이서(314)와의 사이로 연장될 수 있다. 게이트 절연 스페이서(314)는 SiN, SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다. 소스/드레인 영역(330)과 게이트 라인(GL)은 이들 사이에 개재된 게이트 절연 스페이서(314)에 의해 상호 절연될 수 있다.
한 쌍의 소스/드레인 영역(330)은 게이트간 절연막(340)으로 덮일 수 있다. 게이트간 절연막(340)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
핀형 활성 영역(FA)과 게이트 라인(GL)이 교차하는 부분에서 트랜지스터(TR)가 형성될 수 있다. 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측면에서 각각 채널이 형성되는 3 차원 구조를 가질 수 있다. 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다. 트랜지스터(TR)는 메모리 소자 또는 비메모리 소자를 구성할 수 있다. 일부 실시예들에서, 트랜지스터(TR)는 DRAM(dynamic random access memory), SRAM(static RAM), MRAM(magnetic RAM), RRAM(resistance RAM), PRAM(phase change RAM), 또는 FRAM (ferroelectric RAM) 소자를 구성할 수 있다. 다른 일부 실시예들에서, 트랜지스터(TR)는 로직 소자를 구성할 수 있다. 또 다른 일부 실시예들에서, 트랜지스터(TR)는 CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 시스템 LSI(large scale integration), MEMS(microelectromechanical systems), 능동 소자, 수동 소자, 태양 전지, 또는 발광 소자를 구성할 수 있다.
집적회로 소자(300)에서 핀형 활성 영역(FA)은 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각(θ) 만큼 경사진 반도체 기판(WF) 상에 형성된 반도체 에피택셜층(62)으로부터 얻어진다. 따라서, 핀형 활성 영역(FA)은 (100) 결정면과 평행한 <110> 방향으로 상기 제1 오프각(θ) 만큼 경사진 방향을 따라 길게 연장되고, 핀형 활성 영역(FA)의 양 측벽(74)은 (110) 배향면으로 이루어질 수 있다. 따라서, 핀형 활성 영역(FA) 내부에서 결정 결함 전파에 취약한 (111) 결정면이 차지하는 부분을 최소화할 수 있다.
또한, 핀형 활성 영역(FA)의 상면(72)에는 핀형 활성 영역(FA)의 단축 방향을 따라 연장되는 원자 레벨 스텝(FST)이 형성될 수 있지만, 핀형 활성 영역(FA)의 측벽(74)에는 원자 레벨 스텝이 실질적으로 없을 수 있다. 따라서, 원자 레벨 스텝으로 인해 핀형 활성 영역(FA)의 측벽(74)으로부터 핀형 활성 영역(FA)의 내측으로 (111) 결정면을 따라 전파되는 결정 결함이 발생될 염려가 없다. 또한, 핀형 활성 영역(FA)의 측벽(74)에 원자 레벨 스텝과 다른 종류의 표면 결함이 존재하는 경우에도, 핀형 활성 영역(FA)은 상술한 바와 같이 핀형 활성 영역(FA) 내부에서 (111) 결정면이 차지하는 부분이 최소화된 구조를 가지므로, 핀형 활성 영역(FA)의 측벽(74)에 있는 표면 결함으로 인해 핀형 활성 영역(FA)의 측벽(74)으로부터 핀형 활성 영역(FA)의 내부로 (111) 결정면을 따라 전파되는 결정 결함 발생을 최소화할 수 있다. 따라서, 집적회로 소자(300)에서 결정 결함(crystal defect) 발생으로 인한 불량 발생 가능성을 최소화할 수 있다.
도 5a 내지 도 5e에는 1 개의 핀형 활성 영역(FA) 및 1 개의 게이트 라인(GL)이 예시되어 있으나, 집적회로 소자(300)는 반도체 기판(WF)의 주면(MS) 위에는 상호 평행하게 배치된 복수의 핀형 활성 영역(FA)과, 상기 복수의 핀형 활성 영역(FA) 상에서 상기 복수의 핀형 활성 영역(FA)과 교차하는 방향으로 연장되는 복수의 게이트 라인(GL)을 포함할 수 있다. 상기 복수의 핀형 활성 영역(FA)은 각각 도 5a 내지 도 5e를 참조하여 설명한 핀형 활성 영역(FA)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
도 6a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 1a, 도 1b, 도 5a 내지 도 5e, 및 도 6a를 참조하면, 공정 P82에서, 제1 반경 방향(도 1a 및 도 1b에서 화살표 R1 방향)에서 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각(θ) 만큼 경사진 주면(MS)과, 주면(MS)의 상기 제1 반경 방향에서의 에지에서 상기 <110> 방향을 향해 형성된 노치(NC)를 포함하는 반도체 기판(WF) 상에 상기 제1 반경 방향과 평행한 장축을 가지는 핀형 활성 영역(FA)을 형성한다.
일부 실시예들에서, 반도체 기판(WF)에서 상기 제1 오프각(θ)은 0.2° 이상 7.3° 미만일 수 있다. 일부 실시예들에서, 반도체 기판(WF)에서 상기 제1 반경 방향에 수직인 제2 반경 방향(도 1a 및 도 1b에서 화살표 R2 방향)에서 상기 (100) 결정면에 대한 주면(MS)의 제2 오프각은 0°일 수 있다.
도 1a를 참조하여 설명한 바와 같이, 반도체 기판(WF)의 주면(MS)에 대한 제1 법선(N1)은 상기 (100) 결정면에 대한 제2 법선(N2)으로부터 노치(NC)를 향하는 방향으로 0° 보다 큰 제1 오프각(θ) 만큼 경사질 수 있다.
일부 실시예들에서, 반도체 기판(WF)을 형성하기 위하여, 먼저 도 3a 및 도 3b를 참조하여 설명한 바와 같이 <100> 방향으로 성장되고 그 외주에서 길이 방향을 따라 <110> 방향으로 노치(NC)가 형성된 잉곳(52)을 준비한 후, 상기 (100) 결정면에 대하여 노치(NC)를 지나는 <110> 방향으로 상기 제1 오프각(θ) 만큼 경사진 각도의 슬라이싱 면(56A, 56B, 56C)을 따라 잉곳(52)을 반복적으로 슬라이싱할 수 있다.
도 6b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 도 6b를 참조하여 도 6a의 공정 P82에 따라 핀형 활성 영역을 형성하는 예시적인 방법에 대하여 설명한다.
도 4a 내지 도 4c, 도 5a 내지 도 5e, 및 도 6b를 참조하면, 공정 P82A에서, 반도체 기판(WF)의 주면(MS)의 중심(C) 및 노치(NC)를 지나는 제1 직선(도 5b에서 화살표 R1을 따르는 직선)에 수직인 제2 직선(도 5b에서 화살표 R2를 따르는 직선)과 평행하게 연장되는 복수의 원자 레벨 스텝(ST)(도 4c 참조)이 형성된 상면(62T)을 가지는 반도체 에피택셜층(62)을 반도체 기판(WF)의 주면(MS) 위에 형성한다. 반도체 에피택셜층(62)을 형성하기 위하여 CVD 장치를 이용하여 에피택셜 성장 공정을 수행할 수 있다.
공정 P82B에서, 반도체 에피택셜층(62)을 일부 식각하여 상기 제1 직선과 평행한 장축을 가지는 핀형 활성 영역(FA)을 형성한다.
일부 실시예들에서, 핀형 활성 영역(FA)의 상면(72)에 도 5c를 참조하여 설명한 바와 같은 원자 레벨 스텝(FST)을 적어도 하나 포함하도록 핀형 활성 영역(FA)을 형성할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 5a 내지 도 5e와 도 7을 참조하면, 도 6a를 참조하여 설명한 공정 P82를 수행한 후, 공정 P84에서, 핀형 활성 영역(FA)에 포함된 채널 영역(78)의 상면(72) 및 양 측벽(74)을 덮는 게이트 절연막(312)을 형성한다.
공정 P86에서, 게이트 절연막(312)을 사이에 두고 채널 영역(78)의 상면(72) 및 양 측벽(74)에 대면하는 게이트 라인(GL)을 게이트 절연막(312) 위에 형성한다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8f를 참조하여 도 5a 내지 도 5e에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 8a 내지 도 8f에 있어서, 도 5a 내지 도 5e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8a를 참조하면, 도 4a 내지 도 4c를 참조하여 설명한 바와 같이 반도체 기판(WF)의 주면(MS) 위에 반도체 에피택셜층(62)이 형성된 반도체 에피택셜 기판(WF10)을 형성한 후, 반도체 에피택셜층(62)을 일부 식각하여 핀형 활성 영역(FA)을 형성한다. 핀형 활성 영역(FA)은 반도체 기판(WF)의 주면(MS) 위에서 Y 방향으로 길게 연장되는 구조로 형성될 수 있다.
도 8b를 참조하면, 핀형 활성 영역(FA)의 양 측벽 하부를 덮는 소자분리 절연막(310)을 형성한다. 소자분리 절연막(310)이 형성된 후, 핀형 활성 영역(FA)의 상부가 소자분리 절연막(310) 위로 돌출될 수 있다.
도 8c를 참조하면, 핀형 활성 영역(FA)의 돌출된 상부를 덮는 더미 게이트 구조체(DG)를 형성한다. 더미 게이트 구조체(DG)는 더미 게이트 절연막(352D) 및 더미 게이트 전극(354D)을 포함할 수 있다. 더미 게이트 구조체(DG)의 양 측벽을 덮는 절연 스페이서(314)를 형성한 후, 핀형 활성 영역(FA) 중 더미 게이트 구조체(DG)의 양 측에 각각 소스/드레인 영역(330)을 형성하고, 더미 게이트 구조체(DG)의 양 측에서 소스/드레인 영역(330)을 덮는 게이트간 절연막(340)을 형성한다.
더미 게이트 구조체(DG)는 핀형 활성 영역(FA)의 연장 방향에 교차하는 방향(X 방향)으로 연장하도록 형성될 수 있다. 일부 실시예들에서, 더미 게이트 절연막(352D)은 실리콘 산화막으로 이루어지고, 더미 게이트 전극(354D)은 폴리실리콘으로 이루어질 수 있다.
도 8d를 참조하면, 게이트간 절연막(340)을 통해 노출되는 더미 게이트 구조체(DG)를 제거하여, 한 쌍의 절연 스페이서(314) 사이에 게이트 공간(GS)을 마련한다. 게이트 공간(GS)을 통해 핀형 활성 영역(FA)의 상부가 노출될 수 있다.
도 8e를 참조하면, 도 8d의 결과물에서 게이트 공간(GS)을 통해 노출되는 핀형 활성 영역(FA)의 표면 및 소자분리 절연막(310)의 표면을 컨포멀하게 덮는 게이트 절연막(312)을 형성하고, 게이트 절연막(312) 위에 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 형성한다.
도 8f를 참조하면, 게이트간 절연막(340)의 상면이 노출되고 게이트 절연막(312), 제1 금속 함유층(MGA), 및 제2 금속 함유층(MGB) 각각의 일부가 게이트 공간(GS) 내에 남도록 게이트 절연막(312), 제1 금속 함유층(MGA), 및 제2 금속 함유층(MGB)의 불필요한 부분들을 평탄화 공정, 예를 들면 CMP(chemical mechanical polishing) 공정에 의해 제거한다. 그 결과, 게이트 공간(GS)을 채우는 게이트 라인(GL)이 얻어질 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
62: 반도체 에피택셜층, 62T: 상면, 72: 상면, FA: 핀형 활성 영역, FST: 원자 레벨 스텝, MS: 주면, NC: 노치, ST: 원자 레벨 스텝, WF: 반도체 기판.

Claims (20)

  1. 제1 반경 방향에서 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각(off angle) 만큼 경사진 주면과,
    상기 주면의 상기 제1 반경 방향에서의 에지(edge)에서 상기 <110> 방향을 향해 형성된 노치(notch)를 포함하는 반도체 기판.
  2. 제1항에 있어서,
    상기 제1 오프각은 0.2° 이상 7.3° 미만인 반도체 기판.
  3. 제1항에 있어서,
    상기 제1 반경 방향에 수직인 제2 반경 방향에서는 상기 (100) 결정면에 대한 상기 주면의 제2 오프각이 0°인 반도체 기판.
  4. 제1항에 있어서,
    상기 주면의 중심 및 상기 노치를 지나는 제1 직선은 상기 주면의 상기 중심으로부터 상기 (100) 결정면과 평행한 <110> 방향의 직선으로부터 상기 제1 오프각 만큼 경사진 반도체 기판.
  5. 제1항에 있어서,
    상기 주면에 대한 제1 법선은 상기 (100) 결정면에 대한 제2 법선으로부터 상기 노치를 향하는 방향으로 0.2° 이상 7.3° 미만의 각도만큼 경사진 반도체 기판.
  6. 제1항에 있어서,
    상기 반도체 기판은 Si 단결정 기판인 반도체 기판.
  7. 제1항에 따른 반도체 기판과,
    상기 주면 위에 형성된 반도체 에피택셜층을 포함하고,
    상기 반도체 에피택셜층은 상기 반도체 기판의 상기 주면의 중심 및 상기 노치를 지나는 제1 직선에 수직인 제2 직선과 평행하게 연장되는 복수의 원자 레벨 스텝(step)이 형성된 상면을 가지는 반도체 에피택셜 기판.
  8. 제7항에 있어서,
    상기 반도체 에피택셜층은 Si, SiGe, GaAs, InP, 또는 이들의 조합으로 이루어지는 반도체 에피택셜 기판.
  9. 제1 방향에서는 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각 만큼 경사지고, 상기 제1 방향에 수직인 제2 방향에서는 상기 (100) 결정면과 평행한 주면을 가지는 반도체 기판과,
    상기 주면 위에 배치되고 상기 제1 방향과 평행한 장축과 상기 제2 방향과 평행한 단축을 가지는 핀형 활성 영역을 포함하고,
    상기 핀형 활성 영역은 상기 제2 방향과 평행하게 연장되는 적어도 하나의 원자 레벨 스텝이 형성된 상면을 가지는 집적회로 소자.
  10. 제9항에 있어서,
    상기 핀형 활성 영역은 상기 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 상기 제1 오프각 만큼 경사진 방향으로 길게 연장된 집적회로 소자.
  11. 제9항에 있어서,
    상기 핀형 활성 영역은 (110) 배향면으로 이루어지는 측벽을 가지는 집적회로 소자.
  12. 제9항에 있어서,
    상기 핀형 활성 영역은 Si 에피택셜층, Ge 에피택셜층, SiGe 에피택셜층, GaAs 에피택셜층, InP 에피택셜층, 또는 이들의 조합으로 이루어지는 집적회로 소자.
  13. 제9항에 있어서,
    상기 핀형 활성 영역은 캐리어가 <110> 방향으로 흐르도록 구성된 채널 영역을 포함하는 집적회로 소자.
  14. 제9항에 있어서,
    상기 반도체 기판 상에서 상기 핀형 활성 영역의 단축 방향으로 연장되고 상기 핀형 활성 영역의 측벽에 대면하는 게이트 라인을 더 포함하고,
    상기 게이트 라인에 대면하는 상기 핀형 활성 영역의 상기 측벽은 (110) 배향면으로 이루어지는 집적회로 소자.
  15. 제14항에 있어서,
    상기 핀형 활성 영역 위에서 상기 게이트 라인의 양 측에 형성된 한 쌍의 소스/드레인 영역을 더 포함하고,
    상기 한 쌍의 소스/드레인 영역은 상기 적어도 하나의 원자 레벨 스텝의 연장 방향에 수직인 방향에서 서로 이격되어 있는 집적회로 소자.
  16. 제1 반경 방향에서 (100) 결정면에 대하여 상기 (100) 결정면과 평행한 <110> 방향으로 0° 보다 큰 제1 오프각 만큼 경사진 주면과, 상기 주면의 상기 제1 반경 방향에서의 에지에서 상기 <110> 방향을 향해 형성된 노치를 포함하는 반도체 기판 상에 상기 제1 반경 방향과 평행한 장축을 가지는 핀형 활성 영역을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 반도체 기판은 상기 제1 반경 방향에 수직인 제2 반경 방향에서는 상기 (100) 결정면에 대한 상기 주면의 제2 오프각이 0°인 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 핀형 활성 영역을 형성하는 단계는
    상기 주면의 중심 및 상기 노치를 지나는 제1 직선에 수직인 제2 직선과 평행하게 연장되는 복수의 원자 레벨 스텝이 형성된 상면을 가지는 반도체 에피택셜층을 상기 반도체 기판의 상기 주면 위에 형성하는 단계와,
    상기 반도체 에피택셜층을 일부 식각하여 상기 제1 직선과 평행한 방향으로 길게 연장되는 상기 핀형 활성 영역을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 핀형 활성 영역을 형성하는 단계에서, 상기 핀형 활성 영역은 상기 주면의 중심 및 상기 노치를 지나는 제1 직선에 수직인 제2 직선과 평행하게 연장되는 적어도 하나의 원자 레벨 스텝이 형성된 상면을 가지도록 형성되는 집적회로 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 핀형 활성 영역을 형성하기 전에 상기 반도체 기판을 형성하는 단계를 더 포함하고,
    상기 반도체 기판을 형성하는 단계는 <100> 방향으로 성장되고 외주에서 길이 방향을 따라 <110> 방향으로 형성된 잉곳 노치를 가지는 반도체 단결정 잉곳을 상기 잉곳 노치를 지나는 <110> 방향으로 0.2° 이상 7.3° 미만의 범위 내에서 선택되는 각도만큼 경사지게 슬라이싱하는 단계를 포함하는 집적회로 소자의 제조 방법.
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