WO2004070798A1 - シリコン半導体基板及びその製造方法 - Google Patents

シリコン半導体基板及びその製造方法 Download PDF

Info

Publication number
WO2004070798A1
WO2004070798A1 PCT/JP2004/000869 JP2004000869W WO2004070798A1 WO 2004070798 A1 WO2004070798 A1 WO 2004070798A1 JP 2004000869 W JP2004000869 W JP 2004000869W WO 2004070798 A1 WO2004070798 A1 WO 2004070798A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
silicon semiconductor
plane
silicon
polished
Prior art date
Application number
PCT/JP2004/000869
Other languages
English (en)
French (fr)
Inventor
Hideki Yamanaka
Kiyoshi Demizu
Tadahiro Ohmi
Akinobu Teramoto
Shigetoshi Sugawa
Original Assignee
Shin-Etsu Handotai Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=32844274&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=WO2004070798(A1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Shin-Etsu Handotai Co., Ltd. filed Critical Shin-Etsu Handotai Co., Ltd.
Priority to EP04706361A priority Critical patent/EP1592045A4/en
Priority to US10/543,166 priority patent/US7411274B2/en
Publication of WO2004070798A1 publication Critical patent/WO2004070798A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments

Definitions

  • the present invention relates to a single crystal silicon semiconductor substrate used for manufacturing a semiconductor integrated circuit device and a method for manufacturing the same.
  • the gate insulating film of MIS ⁇ FET Metal-Insulator-Semiconductor Field Effect Transistor manufactured using single crystal silicon wafer has low leakage current characteristics and low interface state density. High-performance electrical characteristics such as high resistance to ion implantation and high reliability are required.
  • a technique for forming a gate insulating film that satisfies these requirements a technique for forming a silicon dioxide film (sometimes simply referred to as an oxide film) by a thermal oxidation method is mainstream. This is so-called MOS • FET (Meta1—Oxide—SemiconduncctorFieldEffefetTransistor).
  • the interface state density of the oxide films formed on the ⁇ 110 ⁇ plane and the ⁇ 111 ⁇ plane is high. If the interface state density is high, the electrical characteristics of the oxide film, such as the withstand voltage characteristics and the leakage current characteristics, are poor.
  • the silicon wafer substrate on which the MOS FET is formed Until now, the ⁇ 100 ⁇ direction has been used, or the Ahachi tilted about 4 ° from ⁇ 100 ⁇ has been used.
  • the semiconductor device on the ⁇ 100 ⁇ plane has a current driving capability of p-type FET, that is, a carrier mobility of about 0.3 times that of n-type FET.
  • a method of forming a high-quality insulating film that does not depend on the plane orientation of the silicon wafer surface that is, a radical oxidation method or a radical nitridation method has been developed.
  • VL SIT echnology Honolulu, Hawaii, June 1 3—15, 2 0 0 0 "A dvancedof R phenomenon 1 O xidation for Imroving R e 1 iabi 1 ityof U ltra— Thin Gate O xide" .
  • a high-quality insulating film can be formed on a surface other than ⁇ 100 ⁇ .
  • the present inventors fabricated a semiconductor device having a ⁇ 110 ⁇ plane as a main surface, evaluated its characteristics, and obtained various findings.
  • the current drive capability of the p-type FET is about 2.5 times higher than that of ⁇ 100 ⁇ , but the current drive capacity of the n-type FET is expected to decrease by about 0.6 times. The result was contrary. If the electron mobility of this n-type FET is equal to or higher than the electron mobility of the ⁇ 100 ⁇ plane, semiconductor integrated circuit devices using the ⁇ 110 ⁇ plane have been put into practical use and widely used. Will be done.
  • Carrier mobility is affected by impurity scattering, phonon scattering (lattice vibration scattering), and surface roughness scattering. If the effects of these scatterings are large Carrier mobility decreases.
  • the electron mobility of the ⁇ 100 ⁇ plane is greatly affected by the roughness of the silicon surface, and it has been shown that the lower the roughness, the lower the electron mobility (T. Ohmieta 1 .: IEEE Trans. E lectron D evices, vol. 13 7, p. 53 7, 1992).
  • the following two methods have been proposed to reduce the surface roughness. That is, (1) formation of an oxide film on the surface of a semiconductor substrate in an atmosphere containing oxygen radicals (M. Nag amineeta 1., IEDM Tec h. Digp593, 19998) , And (2) This is a method of cleaning the substrate surface other than the RCA cleaning (W. Kerneta 1 .: RCAR eview, vol. 31, .187, 197 0).
  • radical oxygen which is an oxidizing species, has a high probability of adhering to the protrusions on the silicon surface, and o + and o 2 + oxygen ions are attracted to the negatively charged protrusions It is thought that the surface roughness is reduced by synergistic effects and preferential oxidation of the protrusions.
  • Conventional oxidation in dry oxygen (dry oxygen) atmosphere causes surface roughness to deteriorate by about 20%, whereas radical oxidation reduces surface roughness by about 40%.
  • the cleaning method of (2) has already been disclosed as Japanese Patent Application Laid-Open No. H11-076366.
  • the cleaning process disclosed in Japanese Patent Application Laid-Open No. 11-057636 discloses the use of an alkaline solution because the cleaning process using an alkaline solution for RCA cleaning, which has been widely used, deteriorates the surface roughness. It has a cleaning process that does not include it, and has the ability to remove particles, remove organic contaminants, and remove metal impurities equivalent to or better than RCA cleaning. Since this new cleaning step is composed of five steps, it will be abbreviated as a five-step cleaning in the present specification.
  • the reason that the surface roughness deteriorates in the cleaning process including the RCA cleaning solution is that the weak Si-Si bond is preferentially etched by hydroxide ions (OH ions). is there.
  • the radical oxidation method (1) is a method for reducing surface roughness
  • the cleaning method (5) in (2) is a method for reducing surface roughness. Rather, it is a method to reduce the amount of RCA cleaning. In fact, the five-step cleaning can reduce the deterioration of about 50% by the conventional RCA cleaning from 0% to 10%.
  • the surface roughness is reduced by the radical oxidation method, it is possible to further reduce the surface roughness by repeating this radical oxidation before forming the gate oxide film. is there. Radical oxidation is performed at a low temperature of about 300 ° C. (up to about 500 ° C.). At this temperature, oxygen donors are formed, and the electrical resistivity inside the substrate changes. When oxidizing at C or higher, the formation and growth of oxygen precipitation nuclei also occur on the surface of the substrate, which causes leakage current ⁇ dielectric breakdown of the gate oxide film.
  • Reducing the surface roughness of a silicon semiconductor substrate is to flatten the surface at the atomic level.
  • the surface of a mirror-polished and cleaned silicon wafer having a specific crystal plane has countless irregularities, which is the cause of the surface roughness called micro-roughness. This is formed by the fact that a large number of microfacets different from the cut surface appear on the surface due to the chemical reaction between the chemical used for polishing and cleaning and the silicon surface.
  • the ⁇ 111 ⁇ plane itself is a facet plane, so a flat surface at the atomic level is likely to be formed.
  • Y.J.Chaba 1 and others are washed with an aqueous solution of ammonium fluoride to terminate and stabilize dangling pounds (bonds with no covalent bond partner) on the surface silicon atoms with hydrogen atoms.
  • the ⁇ 111 ⁇ plane is slightly inclined several degrees in the [111] or [ ⁇ [2] direction, and is washed with an aqueous solution of ammonium fluoride to form steps and terraces at the atomic level to form atomic and atomic steps. It has also been clarified that the surface can be flattened (H. Sakaueetal., Appl. Phys. Lett. Vol. 78, p. 309, 2001). However, in the most widely used ⁇ 100 ⁇ plane silicon substrate, there is no report that flattening at the atomic level was achieved only by cleaning a mirror-polished substrate.
  • the polished and cleaned silicon semiconductor substrate is referred to as a mirror-polished silicon semiconductor substrate.
  • the term “silicon semiconductor substrate” is used to refer to the generic term including epitaxy silicon semiconductor substrates.
  • the surface roughness of the mirror-polished silicon semiconductor substrate is about 0.12 nm when expressed in terms of root-mean-square average roughness (Root-mean-squarreoughnesss; Rms).
  • Rms root-mean-square average roughness
  • the typical Rms of a silicon semiconductor substrate after RCA cleaning in a device maker is about 0.18 nm.
  • an oxide film of about 5 nm is formed in a conventional dry oxygen (dry oxygen) atmosphere to form a gate oxide film on this substrate, the Rms at the interface deteriorates to 0.22 nm.
  • the Rms is about 0.08 nm, and the surface roughness can be significantly reduced.
  • Introducing this radical sacrificial oxidation process to a silicon semiconductor substrate maker is one method of reducing surface roughness, but as described above, the number of processes is increased and productivity is reduced. Therefore, from the standpoint of manufacturing silicon semiconductor substrates used in the manufacture of semiconductor integrated circuit devices, silicon semiconductor substrates with reduced surface roughness without sacrificial oxidation such as radical oxidation or special cleaning are required. Need to be manufactured. Disclosure of the invention
  • An object of the present invention is to produce a silicon semiconductor substrate for a semiconductor integrated circuit device in which the carrier mobility of the ⁇ 110 ⁇ plane, particularly the mobility of electrons which is the carrier of the n-type FET, shows a higher value.
  • Conventional RCA cleaning without special cleaning such as the five-step cleaning described above is used, and the surface is flattened at the atomic level without radical oxidation, reducing surface roughness. It is an object of the present invention to provide a silicon semiconductor substrate and a method for manufacturing the same.
  • a first aspect of the silicon semiconductor substrate of the present invention is a silicon semiconductor substrate having a ⁇ 110 ⁇ plane or a plane inclined to a ⁇ 110 ⁇ plane as a main surface.
  • the surface is characterized by having on the surface an atomic level step along the ⁇ 110> direction on average. It is preferable that the ⁇ 1 1 0 ⁇ plane is inclined in the ⁇ 1 0 0> direction as the inclined plane of the ⁇ 1 1 0 ⁇ plane.
  • the biggest feature of using a silicon semiconductor substrate whose principal surface is the ⁇ 110 ⁇ plane or the plane inclined to the ⁇ 110 ⁇ plane for the semiconductor integrated circuit element is that the hole mobility in the p-type FET is high. This is about 2.5 times higher in the ⁇ 110> direction than in the ⁇ 100 ⁇ plane. Therefore, in a semiconductor integrated circuit device in which the n-type FET electron mobility of these silicon semiconductor substrates is improved to be higher than the electron mobility of the ⁇ 100 ⁇ plane, the channel direction in which electrons and holes flow is less than the 110> direction. Fabrication in this manner can further miniaturize circuit elements.
  • the surface roughness does not become lower than the surface roughness of the ⁇ 100 ⁇ plane.
  • the electron mobility is smaller than the electron mobility of the ⁇ 100 ⁇ plane.
  • Atomic level surface flattening is required to reduce surface roughness It is.
  • a terrace is formed between the steps, and the terrace surface becomes an atomically flat surface. If the edge of the step is set in the ⁇ 110> direction, the carriers flowing in the ⁇ 110> direction will flow just below the flat terrace surface or will not be scattered by the step difference. Thus, the influence of scattering due to surface roughness is reduced, and high mobility can be realized.
  • the edge of the step is not a straight line at the atomic level but has irregularities of several atoms, and that part is called a kink part. Therefore, a step along the ⁇ 110> direction means a step along the ⁇ 110> direction on average in micrometer order.
  • a silicon single crystal thin film is formed on a surface of a silicon semiconductor substrate having a principal surface with a ⁇ 110 ⁇ plane inclined in a ⁇ 100> direction by an epitaxial growth method.
  • the silicon semiconductor substrate having a silicon single crystal thin film formed on its surface by the epitaxial growth method is, in other words, an epitaxial silicon semiconductor substrate.
  • this will be referred to as the epitaxial silicon of the present invention. It may be called a semiconductor substrate.
  • the epitaxial growth of silicon semiconductor substrates is described by a model in which the steps grow two-dimensionally while silicon atoms are deposited on the kinks of the steps formed on the terrace.
  • Terraces and steps are not formed on the surface of the ⁇ 110 ⁇ mirror-polished silicon semiconductor substrate that has not been slightly tilted and has been polished and cleaned, and terraces and steps are not formed by ordinary RCA cleaning. Crofacet is present. This is the cause of the surface roughness deterioration.
  • countless microfacets play the role of a kink, and the deposition of silicon atoms occurs uniformly. Therefore, steps and terraces oriented in the ⁇ 110> direction are not formed.
  • the terrace and the step are observed despite the fact that the principal surface of the mirror-polished silicon semiconductor substrate before the epitaxial growth is a slightly inclined surface is slightly inclined.
  • the principal surface of the mirror-polished silicon semiconductor substrate before the epitaxial growth is a slightly inclined surface is slightly inclined.
  • terraces and steps are formed during the growth process.
  • the flatness of the terrace surface at the atomic level improves surface roughness.
  • a vicinal mirror-polished silicon semiconductor substrate potentially includes factors that cause terraces and steps to form.
  • the silicon semiconductor substrate having the principal surface with the ⁇ 110 ⁇ plane inclined in the ⁇ 100> direction may be replaced with hydrogen gas, argon gas, or a mixture thereof.
  • This silicon semiconductor substrate may be referred to as a heat-treated silicon semiconductor substrate hereinafter.
  • the silicon atoms on the surface are rearranged by the high-temperature treatment. Steps and terraces are formed on the surface.
  • a second aspect of the silicon semiconductor substrate of the present invention is a silicon semiconductor substrate having, as a main surface, a surface inclined in the ⁇ 100> direction passing through the ⁇ 110 ⁇ plane.
  • the surface is mirror-polished (hereinafter, this silicon semiconductor substrate is sometimes referred to as a mirror-polished silicon semiconductor substrate).
  • this silicon semiconductor substrate is sometimes referred to as a mirror-polished silicon semiconductor substrate.
  • no steps and terraces are formed on a silicon substrate that has been slightly polished in the ⁇ 100> direction passing through the ⁇ 111 ⁇ plane and has been polished and cleaned, but is epitaxially grown on that substrate.
  • Steps and terraces can be formed by performing heat treatment in an atmosphere of hydrogen gas or argon gas. Therefore, the factors for forming steps and terraces are inherent in the surface of a silicon substrate.
  • Steps and terraces can be formed in a cleaning step and a heat treatment step in an initial step for forming a semiconductor integrated circuit element.
  • the fine tilt angle in the silicon semiconductor substrate of the present invention is not less than 0 ° and less than 8 °.
  • the ⁇ 1 1 0 ⁇ plane inclined by 8 ° in the ⁇ 100> direction becomes another low-index plane ⁇ 5 5 1 ⁇ , and ⁇ 5 5 1 ⁇ to form steps and terraces on this surface.
  • ⁇ The surface needs to be slightly inclined. Therefore, less than 8 ° is preferable. As the angle of slight inclination increases, the terrace width decreases and the step density increases.
  • the step of the monoatomic layer step on the ⁇ 110 ⁇ plane is 0.192 nm
  • the calculated terrace width at 8 ° is 1.36 nm
  • the step of the two atom step is Since it is 0.394 nm
  • the terrace width is 2.73 nm
  • the terrace width and the step difference are the same.
  • the higher the density of the step the higher the kink density, the more difficult it is for the two-dimensional epitaxy to grow by the step, and the step and terrace oriented in a specific direction will not be formed.
  • the inclusion of 0 ° is due to equipment accuracy issues.
  • the orientation flat It is preferable that the notch or the notch be formed in the ⁇ 110> direction.
  • the inclination direction is the same as the front and back of the wafer cut from the crystal ingot, and there is no need to manage the front and back of the wafer. Sex can be excluded.
  • a first aspect of the method for manufacturing a silicon semiconductor substrate of the present invention is to produce a silicon semiconductor substrate having a principal plane with a ⁇ 110 ⁇ plane inclined in a ⁇ 100> direction, and to form an epitaxy on the surface.
  • the method is characterized in that the silicon semiconductor substrate according to the first aspect of the present invention is manufactured by growing a silicon single crystal thin film by a growth method.
  • a silicon semiconductor substrate having a principal surface with a ⁇ 110 ⁇ plane inclined in a ⁇ 100> direction is produced, and The heat treatment is performed in an atmosphere of hydrogen gas, argon gas, or a mixed gas thereof to produce the above-described silicon semiconductor substrate of the first aspect of the present invention.
  • FIG. 1 is an AFM image showing the states of steps and terraces formed on the surface of the epitaxial silicon semiconductor substrate in Example 1 when the inclination angle is 0.1 °.
  • FIG. 2 is a schematic diagram of FIG.
  • FIG. 3 shows the epitaxial silicon semiconductor substrate in Example 1 with a slight tilt angle of 7.9.
  • 3 is an AFM image showing the state of steps and terraces formed on the surface in the case of.
  • FIG. 4 is a schematic diagram of FIG.
  • FIG. 5 shows a hydrogen-heat-treated silicon semiconductor substrate according to the present invention with a slight tilt angle of 0.1.
  • AFM image showing the state of steps and terraces formed on the surface in case of is there.
  • FIG. 6 is a schematic diagram of FIG.
  • FIG. 7 is an explanatory diagram showing that the front and back sides are equivalent by attaching an orientation flat in the ⁇ 110> direction on the silicon semiconductor substrate of the present invention.
  • FIG. 8 is an explanatory diagram showing that when an orientation flat is applied in the ⁇ 100> direction on a silicon semiconductor substrate, the front and back are not equivalent but front and back management is required.
  • FIG. 9 is a graph showing the dependence of the surface roughness (Rms) of the epitaxial silicon semiconductor substrate and the mirror-polished silicon semiconductor substrate of the present invention on the fine inclination angle in the first embodiment.
  • FIG. 10 is a graph showing the dependence of the surface roughness (Rms) of the hydrogen-heat-treated silicon semiconductor substrate and the mirror-polished silicon semiconductor substrate on the slight inclination angle in Example 2.
  • FIG. 1 shows an AFM (A tomic Force Microscope) image of the epitaxial silicon semiconductor substrate W of the present invention tilted by 0.1 ° in the ⁇ 110 ⁇ plane in the ⁇ 110> direction
  • FIG. 2 is a schematic diagram
  • FIG. 3 shows an AFM image of the epitaxial silicon semiconductor substrate W of the present invention inclined at 7.9 ° in the ⁇ 110 ⁇ plane in the ⁇ 110> direction
  • FIG. 4 is a schematic diagram thereof.
  • Figure 5 shows that the ⁇ 1 1 0 ⁇ plane is tilted by 0.1 ° in the ⁇ 1 1 0> direction.
  • 3 shows an AFM image of the hydrogen-heat-treated silicon semiconductor substrate W
  • FIG. 6 is a schematic diagram thereof.
  • the silicon semiconductor substrate W of the present invention has a ⁇ 110 ⁇ plane or a plane inclined at the ⁇ 110 ⁇ plane as a main surface, and has a step S at an atomic level along the ⁇ 110> direction on the surface.
  • the example shown in Fig. 1 to Fig. 6 is a case where the principal plane is the plane tilted from the ⁇ 110 ⁇ plane).
  • step S In order to reduce the surface roughness of the silicon semiconductor substrate W, it is necessary to planarize the surface at the atomic level.
  • steps S By forming steps S on the surface of the silicon semiconductor substrate W, terraces T are formed between the steps S, and the terraces T are flat at the atomic level. If the edge of step S is set in the 1 110> direction, the carrier flowing in the 1 110> direction will flow just below the flat terrace T surface or will be scattered by the step in step S. By flowing without any influence, the effect of scattering due to surface roughness is reduced, and high mobility can be realized.
  • the edge of Step S is not a straight line at the atomic level, but has irregularities of several atoms, and that part is called a kink. Therefore, the step S along the ⁇ 110> direction means the step S along the ⁇ 110> direction on average in the micrometer order.
  • the epitaxial silicon semiconductor substrate according to the present invention has a feature of forming steps along the ⁇ 110> direction.
  • a silicon single crystal thin film formed by epitaxial growth on the surface of a mirror-polished silicon semiconductor substrate whose principal surface is the surface inclined at the ⁇ 100> direction. is there.
  • FIG. 7 is an explanatory diagram showing that the front and back sides are equivalent by attaching an orientation flat in the ⁇ 100> direction in the silicon semiconductor substrate of the present invention.
  • the (111) plane of the silicon semiconductor substrate W is represented as the (110) plane, and the orientation flat in the [110] direction.
  • Figure 8 shows an orientation flat OF of a silicon semiconductor substrate W formed in the [001] direction.
  • the [110] axis (arrow OA) perpendicular to the (110) plane is tilted in the [001] direction as in Fig. 7, the new axis becomes the arrow OA 'in the figure. To That. As a result the main surface is a new The plane is perpendicular to the axis OA '.
  • the inclination direction becomes the arrow OA "shown on the bottom side of the wafer, and the inclination direction is 180 ° with respect to the orientation flat F.
  • the tilt direction is oriented in the direction of the orientation flat ([0 0 1]) in one eave, while the orientation is oriented in the direction of the orientation flat ([0 0 0 1]) Therefore, in the device fabrication process in which the silicon semiconductor substrate is aligned in various directions with reference to the orientation flat to perform various processes to fabricate a semiconductor element, the inclination direction is 1 Since wafers differing by 80 degrees are mixed, it becomes impossible to manufacture devices having the same characteristics.
  • a first aspect of the method for manufacturing a silicon semiconductor substrate of the present invention is to produce a silicon semiconductor substrate having a principal plane with a ⁇ 110 ⁇ plane inclined in a ⁇ 100> direction, and to form an epitaxy on the surface.
  • the silicon semiconductor substrate of the present invention is manufactured by growing a silicon single crystal thin film by a growth method.
  • a silicon semiconductor substrate having a principal surface with a ⁇ 110 ⁇ plane inclined in a ⁇ 100> direction is produced, and
  • the silicon semiconductor substrate of the present invention is manufactured by performing heat treatment in an atmosphere of hydrogen gas, argon gas, or a mixed gas of these gases.
  • the silicon single crystal pulled in the [110] direction is moved in the [001] direction.
  • the wafer was cut at an angle of 10.0 ° to produce a wafer.
  • the crystal is a P-type doped with boron and has an electrical resistivity of 10 to 12 ⁇ cm.
  • the diameter is 150 mm.
  • the cut wafer was mirror-finished by ordinary chemical mechanical polishing, and then subjected to RCA cleaning.
  • a silicon single crystal thin film having a thickness of about 5 im was formed on these mirror-polished silicon semiconductor substrates by epitaxy. Growth was performed at a reaction temperature of 110 ° C. in a hydrogen atmosphere using trichlorosilane (SiHC 13) as a source gas.
  • SiHC 13 trichlorosilane
  • the surface roughness can be measured using the AFM (Atomic Force Microscope) function, which can measure minute irregularities on the surface using the SEI KO INS TRUMENT S SPA360.
  • the quantity is represented by Rms.
  • Figure 9 shows the dependence of Rms on the inclination angle of the epitaxial silicon semiconductor substrate. For comparison, a mirror-polished silicon semiconductor substrate having each inclination angle is also shown. When the slight inclination angle is 0 °, the Rms of the mirror-polished silicon semiconductor substrate and the Rms of the epitaxial silicon semiconductor substrate are 0.118 nm and 0.112 nm, respectively.
  • Rms 0.118 nm of the mirror-polished ⁇ 1 110 ⁇ plane mirrorless silicon semiconductor substrate is almost the same value as Rms of the mirror-polished ⁇ 100 ⁇ plane semiconductor substrate without slope. is there. Even at a slight inclination angle of 0.1 °, the surface roughness of the epitaxial silicon semiconductor substrate is smaller than that of the mirror-polished silicon semiconductor substrate. The reduction effect is at least 7.9. Up to the angle of inclination.
  • the step at the monoatomic layer step on the ⁇ 1 1 0 ⁇ plane is 0.192 nm
  • the calculated terrace width at 7.9 ° is 1.38 nm
  • the terrace width is 2.76 nm
  • the terrace width and the step difference are in the same order.
  • the step interval becomes narrower and the density increases, the kink density also increases and the Two-dimensional epitaxy growth with At 10.0 °, the surface roughness deteriorates.
  • Figure 1 shows an AFM image of the surface roughness of an epitaxial silicon semiconductor substrate with a slight tilt angle of 0.1 °
  • Figure 2 shows a schematic diagram of the AFM image.
  • step S and terrace T can be recognized.
  • Step S is formed in the ⁇ 110> direction on average.
  • the width of the terrace T is about 100 nm.
  • the step of a single atom step is 0.192 nm, and the step of a two atom step is 0.384 nm.
  • the terrace width is 110 nm for a single atom step. It almost matches the prediction.
  • the estimated terrace width by a single atom step is less than 10 nm.
  • step S is formed which is considerably wider than the expected terrace width of 1.38 nm or 2.76 nm.
  • the direction of step S is generally ⁇ 110>, but it is curved, which means that the growth of step S is fluctuating.
  • the rather wide terrace T was formed is that when the ⁇ 110 ⁇ plane is tilted by 7.9 ° in the ⁇ 100> direction, the principal plane is the ⁇ 55 ⁇ plane, which is a low-index plane. Is inclined by 0.15 °, so that its main surface is slightly inclined from the facet plane ⁇ 5551 ⁇ . And there. This is inferred from the fact that the steps and terraces are formed when the facet plane ⁇ 1 1 1 ⁇ plane is slightly inclined in the 1 1 2> direction.
  • the surface roughness of the heat-treated silicon semiconductor substrate will be described.
  • the silicon single crystal pulled in the [110] direction is placed in the [001] direction at 0 °, 0.1 °, 1.0 °, 2.0 °. °, 4.0 °, 6.0 °, 7.9 °, and 10.0 ° were cut at an angle to produce wafers.
  • RCA cleaning was performed.
  • These mirror-polished silicon semiconductor substrates were subjected to a heat treatment at 115 ° C. for 1 hour in a hydrogen gas atmosphere.
  • FIG. 10 shows the dependence of Rms of the hydrogen heat-treated silicon semiconductor substrate on the slight inclination angle.
  • a mirror-polished silicon semiconductor substrate is also shown.
  • the tilt angle is 0 °
  • the Rms of the mirror-polished silicon semiconductor substrate and the Rms of the hydrogen-heat treated silicon semiconductor substrate are 0.118 nm and 0.111 nm, respectively.
  • the dependence of Rms on the slight tilt angle is the same as that of the epitaxial silicon semiconductor substrate. That is, the surface roughness of the hydrogen-heat-treated silicon semiconductor substrate is reduced from 0.1 ° to 7.9 ° at a slight inclination angle as compared with the mirror-polished silicon semiconductor substrate.
  • Fig. 5 shows an AFM image when the tilt angle is 0-1 °
  • Fig. 6 shows a schematic diagram of the AFM image.
  • steps and terraces are formed.
  • the steps and terraces are harder to form than the epitaxial silicon semiconductor substrate, but the surface roughness Rms of the slightly inclined heat-treated silicon semiconductor substrate is smaller than that of the mirror-polished silicon semiconductor substrate, so that the surface of the carrier is reduced. Scattering due to roughness can be reduced. (Example 3)
  • Mirror-polished silicon semiconductor substrates with the main surface inclined at ⁇ 100 ⁇ over the ⁇ 110 ⁇ plane at 0 °, 0.1 °, and 7.9 ° and a thickness of 5
  • An epitaxial silicon semiconductor substrate on which an m silicon single crystal thin film was formed and a heat-treated silicon semiconductor substrate heat-treated in a hydrogen atmosphere were used.
  • the diameter, electrical resistivity, and oxygen concentration of the mirror-polished silicon substrate are 150 mm, p-type 10 to 12 Qcm, and 16 ppma (converted to JEI DA), respectively.
  • the electrical resistivity of the epitaxial silicon layer was centered at 11 ⁇ cm.
  • Hydrogen heat treatment is a treatment at 1150 ° C for 1 hour.
  • a non-tilted ⁇ 100 ⁇ mirror-polished silicon semiconductor substrate was also added as a reference sample.
  • the electrical resistivity and oxygen concentration are almost the same as the above values.
  • JEIDA is the abbreviation of Japan Electronics Industry Promotion Association (currently JEITA: renamed Japan Electronics and Information Technology Industries Association).
  • a n-type field-effect transistor was formed.
  • For the first element isolation form the shape of the trench for device isolation by STI (S hall ow T rench I solation) method, filling the trench with the silicon oxide film (S i ⁇ 2).
  • RCA cleaning was performed to remove organic substances, particles, and metals, and a 5 nm gate oxide film was formed in a dry oxidizing atmosphere.
  • Boron (B) was ion-implanted over the entire surface of the substrate to control the gate threshold voltage.
  • a polycrystalline silicon film is deposited on the entire surface of the substrate by a CVD (Chemical Vapor or Deposition) method, and is patterned to form a polycrystalline silicon film on the gate oxide film in the transistor formation region. Silicon electrodes were formed.
  • phosphorus (P) was ion-implanted at a low concentration to form an n- ⁇ source and an n- ⁇ drain region for relaxing the high electric field. One where electrons flow The direction is the ⁇ 1 110> direction.
  • a silicon oxide film was deposited on the entire surface of the substrate by CVD so as to cover the gate electrode, and anisotropic etching was performed to form a side wall insulating film on the side wall of the gate electrode.
  • the electron mobility of the slightly polished mirror-polished silicon semiconductor substrate is about 0.8 times that of the ⁇ 100 ⁇ plane, which is inferior to that of the ⁇ 110 ⁇ plane without inclination. Since it is 1.3 times higher, the effect of tilting is apparent.
  • the conventional RCA cleaning method was used in the semiconductor device fabrication process, but electron mobility may be further improved by improving the cleaning method and the heat treatment method. For example, by performing the above-described five-step cleaning and radical sacrificial acid value treatment, the surface roughness can be further improved, and the carrier mobility can be expected to be higher.
  • the silicon semiconductor substrate of the present invention is flattened at the atomic level, the surface roughness is reduced by about 10% as compared with the conventional silicon semiconductor substrate, and the surface step at the atomic level is reduced. Since it is formed along the direction in which the carrier of the device flows, the carrier mobility of the semiconductor device can be improved by up to 40% as compared with the case of the conventional silicon semiconductor substrate.
  • the silicon semiconductor substrate of the present invention as a substrate of a semiconductor integrated circuit device, high performance of the device performance can be realized. Further, according to the method of the present invention, the silicon semiconductor substrate of the present invention can be effectively manufactured.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本発明は、｛１１０｝面のキャリア移動度、特にｎ型ＦＥＴのキャリアである電子の移動度がより高い値を示す半導体集積回路素子用シリコン半導体基板を製造するためになされたものであり、特別な洗浄を用いず従来のＲＣＡ洗浄を用い、またラジカル酸化を行うことなく、原子レベルで表面が平坦化され、表面ラフネスが低減されたシリコン半導体基板及びその製造方法を提供する。本発明は、｛１１０｝面又は｛１１０｝面を傾けた面を主面とするシリコン半導体基板であって、その表面に平均的に＜１１０＞方向に沿った原子レベルのステップを有するようにした。

Description

明 細 書 シリコン半導体基板及びその製造方法 技術分野
本発明は、 半導体集積回路素子の製造に使われる単結晶シリコン半導 体基板及びその製造方法に関するものである。 背景技術
単結晶シリコンゥエーハを用いて製造される M I S · F E T (M e t a l — I n s u l a t o r— S em i c o n d u c t o r F i e l d E f f e c t T r a n s i s t o r ) のゲ一ト絶緣膜には、 低リーク 電流特性、 低界面準位密度、 イオン注入に対する高耐性などの高性能電 気特性と高信頼性が要求される。 これらの要求を満足するゲ一ト絶縁膜 形成技術としては、 熱酸化法による二酸化珪素膜 （単に酸化膜という場 合もある） の形成技術が主流である。 いわゆる、 MO S · F ET (M e t a 1 — O x i d e— S e m i c o n d u c t o r F i e l d E f f e e t T r a n s i s t o r ) である。 この熱酸化法によって良好 な酸化膜/シリコン界面特性、 酸化膜耐圧特性、 リーク電流特性が得ら れるのは、 { 1 0 0 } を主面とするシリコンゥエーハを基板とした場合 である。 それ以外の { 1 1 0 } や { 1 1 1 } 方位を主面とするシリコン ゥェ一ハが集積回路素子の基板として活用されていない主な理由は、
{ 1 1 0 } 面及び { 1 1 1 } 面に形成された酸化膜の界面準位密度が高 いからである。 界面準位密度が高いと酸化膜の耐圧特性やリーク電流特 性などの電気特性が劣る。
したがって、 MO S · F E Tが形成されるシリコンゥエーハ基板には. 今まで { 1 0 0 } 方位のゥェ一ハか、 { 1 0 0 } から 4 ° 程度傾けられ たゥエー八が使用されてきた。
しかし、 { 1 0 0 } 面の半導体素子では n型 F E Tと比較して、 p型 F ETの電流駆動能力、 つまりキャリア移動度が約 0. 3倍であること が問題とされてきた。 近年、 シリコンゥエーハの表面の面方位に依存す ることのない良質の絶縁膜を形成する手法、 つまりラジカル酸化法、 あ るいはラジカル窒化法が開発された ( 2 0 0 0 S y n p o s i urn o n VL S I T e c h n o l o g y, H o n o l u l u, H awa i i , J u n e 1 3— 1 5 , 2 0 0 0 "A d v a n c e d o f R a d i c a 1 O x i d a t i o n f o r I m r o v i n g R e 1 i a b i 1 i t y o f U l t r a— T h i n G a t e O x i d e ") 。 この手法を用いれば、 { 1 0 0 } 以外の面に対しても良質 な絶縁膜を形成できることになる。
したがって、 MO S F E Tのチャネル方向のキヤリァ移動度が高くな る可能性のある { 1 1 0 } 面を主面とするシリコン半導体基板を用いた 半導体集積回路素子の実現性が高くなつた。 本発明者等は { 1 1 0 } 面 を主面とする半導体素子を作製し、 その特性の評価を行い、 種々の知見 を得ることができた。
その p型 F E Tの電流駆動能力は { 1 0 0 } に比べて約 2. 5倍も上 昇するが、 n型 F E Tの電流駆動能力は約 0. 6倍に低下してしまうと いう期待に反する結果になった。 この n型 F E Tの電子移動度を { 1 0 0 } 面の電子移動度と同等か、 それ以上に挙げることができれば { 1 1 0 } 面を用いた半導体集積回路素子が実用化され、 広く用いられること になる。
キャリア移動度は、 不純物散乱、 フオノン散乱 （格子振動散乱） 、 表 面ラフネス散乱の影響を受ける。 これらの散乱の影響が大きい場合には キャリア移動度は低下する。 { 100 } 面の電子移動度は、 シリコン表 面のラフネスに大きく影響を受け、 ラフネスが悪いほど電子移動度は低 下することが明らかにされた （T. Ohm i e t a 1. : I E E E T r a n s . E l e c t r o n D e v i c e s , v o l . 1 3 7 , p . 5 3 7 , 1 9 9 2 ) 。 その後、 表面ラフネスを低減するための方法 として次の 2つの手法が提案されている。 即ち、 （ 1 ) 酸素ラジカルを 含む雰囲気下での半導体基板表面への酸化膜の形成 （M. N a g am i n e e t a 1. , I EDM T e c h. D i g. p. 5 9 3 , 1 9 9 8 ) 、 及び （ 2 ) R C A洗浄 （W. K e r n e t a 1. : R C A R e v i ew, v o l . 3 1， . 1 8 7 , 1 9 7 0 ) 以外の基板 表面の洗浄方法である。
- (1) のラジカル酸化では、 酸化種であるラジカル酸素がシリコン表 面の突起部に付着する確率が高いことと、 負に帯電した突起部に o +や o2+の酸素イオンが引き寄せられる効果が相乗して、 突起部が優先的に 酸化されることによって表面ラフネスが低減すると考えられている。 従 来のドライ酸素 （乾燥酸素） 雰囲気下の酸化では 2 0 %程度の表面ラフ ネスの悪化が起こるが、 ラジカル酸化では 40 %程度の表面ラフネスの 低減が起こる。
また、 （2 ) の洗浄方法は既に特開平 1 1一 0 5 7 6 3 6号公報とし て公開されている。 従来から広く用いられている R C A洗浄のアル力リ 液による洗浄工程が表面のラフネスを悪化させることから、 特開平 1 1 - 0 5 7 6 3 6号公報として公開されている洗浄はアルカリ液を含まな い洗浄工程で、 かつ R C A洗浄と同等以上のパーティクル除去、 有機物 汚染除去、 金属不純物除去の能力を有する。 この新しい洗浄工程は 5つ の工程で構成されることから、 本明細書では以下 5工程洗浄と略記する ことにする。 R C A洗浄のアル力リ液を含む洗浄工程で表面ラフネスが悪化する理 由は、 S i — S i結合の弱い部分が水酸化物イオン （O Hイオン） によ り優先的にエッチングされることにある。
表面ラフネスを低減するための上記の 2つの手法のうち、 （ 1 ) のラ ジカル酸化法は表面ラフネスを低減させる方法であるが、 （ 2 ) の 5ェ 程洗浄は表面ラフネスを低減させる方法というよりも、 R C A洗浄で荒 れる量を抑制する方法である。 実際、 従来の R C A洗浄によって 5 0 % 程度悪化するところを 5工程洗浄では 0 %から 1 0 %の悪化に留めるこ とができる。
ラジカル酸化法で表面ラフネスが低減することから、 ゲート酸化膜を 形成する前に、 このラジカル酸化を繰り返すことによってさらに表面ラ ァネスを低減することが可能であるが、 その繰り返しを行うことの弊害 もある。 ラジカル酸化は 3 0 0 ° (：〜 5 0 0 °C程度の低温で行われる。 こ の温度では酸素ドナーが形成され、 基板内部の電気抵抗率が変化してし まう。 もし 5 0 0 °C以上で酸化する場合には、 酸素析出核の形成とその 成長が基板表層でも起こり、 リーク電流ゃゲート酸化膜の絶縁破壊の原 因になる。
シリコン半導体基板の表面ラフネスを低減することは表面を原子レべ ルで平坦化することである。 ある特定の結晶面をもつ鏡面研磨され洗浄 されたシリコンゥェ一ハの表面は、 原子レベルで見ると無数の凹凸が存 在し、 これがマイクロラフネスと呼ばれる表面ラフネスの要因である。 これは切り出し面と異なるマイクロファセッ トが研磨や洗浄で用いる薬 液とシリコン表面との化学反応によって表面に多数出現することによつ て形成される。
{ 1 1 1 } 面に切り出されたシリコンゥェ一ハでは、 { 1 1 1 } 面自 体がファセッ ト面であるから、 原子レベルで平坦な面が形成されやすい, Y. J . C h a b a 1等はフッ化アンモニゥム水溶液で洗浄することに よって、 表面シリコン原子のダングリングポンド （共有結合の相手が無 い結合手） を水素原子で終端し安定化させ、 原子的に平坦化できること を公表している '（Y. J . C h a b a 1 e t a 1 . ， J . V a c . S c i . &T e c h n o l . v o l . A 7 , p p. 2 1 04, 1 9 8 9
) o
また、 { 1 1 1 } 面を [ 1 1 ] または [ ϊ Ϊ 2] 方向に数度だけ微 傾斜させ、 フッ化アンモニゥム水溶液で洗浄することによって、 原子レ ベルでステツプとテラスを形成し原子的に平坦化できることも明らかに された （H. S a k a u e e t a l . , A p p l . P h y s . L e t t . v o l . 7 8， p . 3 0 9 , 2 0 0 1 ) 。 しかし、 最も広く使わ れている { 1 0 0 } 面シリコン基板において、 鏡面研磨された基板を洗 浄だけによつて原子レベルでの平坦化を実現したという報告はない。 微傾斜した { 1 0 0 } 面にェピタキシャル成長させたェピタキシャル シリコン半導体基板においては、 ステップとテラスを形成することによ つて表面ラフネスを低減したという報告はある （K. I z u n om e e t a 1. ： J p n . J . Ap p l . P h y s . v o l . 3 1 , p p . L 1 2 7 7 , 1 9 9 2) 。 また、 水素雰囲気下で高温熱処理を行うこと によってもシリコン半導体基板にステップとテラスを形成して、 表面ラ フネスを低減したという報告もある （0. V a t e l e t a 1. ： J p n . J . A p l . P h y s . v o l . 32, p p . L 1 4 8 9 , 1 9 9 3 ) 。 しかし、 本発明者等が注目している { 1 1 0 } 面において は原子レベルでの平坦化の報告はない。
超高真空下での加熱処理による { 1 0 0 } 面の平坦化については、 数 多く報告されている。 しかし、 2 0 0 mm以上の大口径シリコン基板に 対しては、 その熱処理炉が大型化することと生産性が低下することから. シリコン基板製造工程に導入することは困難である。
シリコン半導体基板を製造、 供給する点からは、 上記のラジカル酸化 によって表面ラフネスを改善することは、 工程が増えることになり生産 性が低下する。 現状のシリコン基板製造工程では、 鏡面研磨した後に R C A洗浄を施す工程が一般的である。 以下、 研磨 ·洗浄処理されたシリ コン半導体基板を鏡面研磨シリコン半導体基板と呼ぶ。 ェピタキシャル シリコン半導体基板などを含めて総称としてシリコン半導体基板と呼ぶ ことにする。 鏡面研磨シリコン半導体基板の表面ラフネスは平方根平均 ラフ不ス ( r o o t— me a n— s q u a r e r o u g h n e s s ； Rm s ) で表すと、 0. 1 2 nm程度である。 半導体集積回路素子を製 造するデバイスメーカ一ではシリコン半導体基板を受け入れた後、 R C A洗浄を施す。 前述のように R C A洗浄を施すと一般に表面ラフネスは 悪化する。
従ってデバイスメ一カーにおける R C A洗浄後のシリコン半導体基板 の一般的な Rm sは 0. 1 8 nm程度である。 この基板にゲ一ト酸化膜 を形成するために従来のドライ酸素 （乾燥酸素） 雰囲気下で、 5 nm程 度の酸化膜を形成した場合、 その界面の Rm sは 0. 2 2 nmに悪化す る。 一方、 前述のラジカル犠牲酸化の後にラジカル酸化により 5 nm程 度の酸化膜を形成した場合の Rm sは 0. 0 8 nm程度になり、 表面ラ フネスは大幅に低減できる。 このラジカル犠牲酸化の工程をシリコン半 導体基板メーカ一に導入することも表面ラフネス低減の 1つの手法にな るが、 前述のように工程が増えることになり生産性の低下になる。 した がって、 半導体集積回路素子製造に使用されるシリコン半導体基板を製 造する立場においては、 ラジカル酸化などの犠牲酸化や特別な洗浄を施 すことなく、 表面ラフネスが低減されたシリコン半導体基板を製造する ことが必要になる。 発明の開示
本発明は、 { 1 1 0 } 面のキヤリァ移動度、 特に n型 F ETのキヤリ ァである電子の移動度がより高い値を示す半導体集積回路素子用シリコ ン半導体基板を製造するためになされたものであり、 上述の 5工程洗浄 のような特別な洗浄を用いず従来の R C A洗浄を用い、 またラジカル酸 化を行うことなく、 原子レベルで表面が平坦化され、 表面ラフネスが低 減されたシリコン半導体基板及びその製造方法を提供することを目的と する。
上記の目的を達成するために、 本発明のシリコン半導体基板の第 1の 態様は、 { 1 1 0 } 面又は { 1 1 0 } 面を傾けた面を主面とするシリコ ン半導体基板であって、 その表面に平均的に < 1 1 0 >方向に沿った原 子レベルのステツプを有することを特徴とする。 上記 { 1 1 0 } 面を傾 けた面としては { 1 1 0 } 面をく 1 0 0 >方向に傾けた面とするのが好 適 ¾
{ 1 1 0 } 面又は { 1 1 0 } 面を傾けた面を主面とするシリコン半導 体基板を半導体集積回路素子に用いることの最大の特長は、 p型 F E T における正孔移動度が < 1 1 0 >方向で { 1 0 0 } 面の場合に比べて約 2. 5倍も高くなることである。 したがって、 これらのシリコン半導体 基板における n型 F E T電子移動度が { 1 0 0 } 面の電子移動度以上に 向上させた半導体集積回路素子では電子と正孔の流れるチャネル方向を く 1 1 0 >方向に作製することによって、 さらに回路素子の微細化が実 現できる。 しかし、 < 1 1 0〉方向に原子レベルのステップを有さない { 1 1 0 } 面を主面とするシリコン半導体基板では、 表面ラフネスが { 1 0 0 } 面の表面ラフネス以下にならず、 その電子移動度は { 1 0 0 } 面の電子移動度よりも小さいというのが現状である。
表面ラフネスを低減するためには、 原子レベルでの表面平坦化が必要 である。 表面にステップを形成することによって、 ステップ間にはテラ スが形成され、 そのテラス面では原子レベルで平坦な面となる。 ステツ プのエツジを < 1 1 0 >方向になるようにすれば、 < 1 1 0 >方向に流 れるキャリアは、 平坦なテラス面直下を流れるか、 あるいはステップの 段差による散乱を受けることなく流れることによって、 表面ラフネスに よる散乱の影響が低減され、 高い移動度を実現できる。 なお、 ステップ のエツジは原子レベルでは直線にはならず数原子の凹凸があり、 その部 分はキンク部と呼ばれる。 したがって、 < 1 1 0 >方向に沿ったステツ プというのは、 マイクロメーターオーダーで平均的に見て、 < 1 1 0 > 方向に沿ったステップの意味である。
本発明のシリコン半導体基板の第 1の態様において、 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半導体基板の表面にェ ピタキシャル成長法によりシリコン単結晶薄膜を形成することができる, このェピタキシャル成長法によりシリコン単結晶薄膜を表面に形成した シリコン半導体基板は、 換言すれば、 ェピタキシャルシリコン半導体基 板であり、 以下、 これを本発明のェピタキシャルシリコン半導体基板と 称することがある。
シリコン半導体基板のェピタキシャル成長は、 テラス上にできるステ ップのキンク部にシリコン原子が堆積しながらステップが 2次元的に成 長するモデルで説明されている。 主面が微傾斜されていない、 研磨 ·洗 浄処理されたままの { 1 1 0 } 面の鏡面研磨シリコン半導体基板の表面 には通常の R C A洗浄ではテラスとステツプは形成されず、 無数のマイ クロファセッ トが存在する。 これが表面ラフネス悪化の要因である。 こ の表面にェピタキシャル成長を行うと、 無数のマイクロファセッ トがキ ンクの役割を担いシリコン原子の堆積は均一に起こる。 したがって、 < 1 1 0 >方向に向いたステップとテラスは形成されない。 しかし、 本発明のェピタキシャルシリコン半導体基板においては、 ェ ピタキシャル成長を行う前の鏡面研磨シリコン半導体基板の主面が微傾 斜された面である微斜面であるにも拘わらずテラスとステツプは観察さ れないが、 その表面にシリコン原子をェピタキシャル成長させると、 そ の成長過程でテラスとステップが形成される。 テラスの表面は原子レべ ルで平坦であることから、 表面ラフネスが改善される。 微傾斜された鏡 面研磨シリコン半導体基板は、 潜在的にテラスとステツプが形成される 要因を含んでいる。 微傾斜の方向を本発明のぐ 1 0 0 >方向にすること によって、 キヤリァを流す方向とする < 1 1 0 >方向に平行にステツプ が現われ、 ステップ間の平坦な面であるテラス面直下でキャリアを流す ことができる。 したがって、 ステップの段差によるキャリアの散乱も起 こらない。
本発明のシリコン半導体基板の第 1の態様において、 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半導体基板を、 水素ガ ス、 あるいはアルゴンガス、 またはこれらの混合ガス雰囲気中で熱処理 を施すこともできる （以下、 このシリコン半導体基板を熱処理シリコン 半導体基板と称することがある） 。 水素ガスやアルゴンガス、 あるいは これらの混合ガス雰囲気下で高温で熱処理を施した、 微傾斜 { 1 1 0 } 面シリコン基板においても、 高温処理により表面のシリコン原子が再配 列することによって、 その表面にはステップとテラスが形成される。 微 傾斜の方向をく 1 0 0〉方向とすることによって、 キヤリアを流す方向 とする < 1 1 0 >方向に平行にステップが現われ、 ステツプ間の平坦な 面であるテラス面直下でキャリアを流すことができる。 したがって、 ス テツプの段差によるキヤリァの散乱も起こらない。
本発明のシリコン半導体基板の第 2の態様は、 { 1 1 0 } 面をぐ 1 0 0 >方向に傾けた面を主面とするシリコン半導体基板であって、 その表 面を鏡面研磨したことを特徴とする （以下、 このシリコン半導体基板を 鏡面研磨シリコン半導体基板ということがある） 。 前述のように、 { 1 1 面をぐ 1 0 0 >方向に微傾斜し、 研磨 · 洗浄処理を施されたまま のシリコン基板においては、 ステップとテラスは形成されないが、 その 基板にェピタキシャル成長や水素ガスやアルゴンガス雰囲気下で熱処理 を施すことによって、 ステツプとテラスを形成することができることか ら、 シリコン基板の表面にはステツプとテラスを形成するための要因を 内在している。 半導体集積回路素子を形成するための初期工程の洗浄ェ 程や熱処理工程においてステツプとテラスを形成することができる。 本発明のシリコン半導体基板における微傾斜角度は 0 ° 以上 8 ° 未満 とすることが好ましい。 { 1 1 0 } 面を < 1 0 0〉方向に 8 ° 傾斜した 面は、 別の低指数面 { 5 5 1 } 面となり、 この表面にステツプとテラス を形成するためには { 5 5 1 } 面を僅かに傾斜させる必要がある。 した がって、 8 ° 未満が好ましい。 微傾斜角度が大きくなるとテラス幅は小 ざくなり、 ステップの密度が高くなる。 { 1 1 0 } 面の単原子層ステツ プの段差は 0. 1 9 2 nmであるから、 8 ° の場合の計算上のテラス幅 は 1. 3 6 nmであり、 2原子ステップの段差は 0. 3 94 nmである からテラス幅は 2. 7 3 nmとなり、 テラス幅とステップ段差は同じォ —ダ一になる。 ステップの密度が高くなるとキンク密度も高くなり、 ス テツプによる 2次元ェピ夕キシャル成長が難しくなり、 特定の方向を向 いたステップとテラスが形成されなくなる。 0 ° を含めるのは装置精度 の問題に因る。 結晶インゴッ トからゥエーハを切断する場合、 0 ° に設 定しても切断機と方位測定機の精度の問題で実際は 1 0分程度の誤差を 持つのが一般的である。 したがって、 0 ° のゥエーハといえども完全に 0 ° となることは極稀である。
本発明のシリコン半導体基板においてオリエンテーションフラッ トぁ 1 るいはノッチをく 1 1 0 >方向に形成することが好適である。 このよう な構成とすることによって、 結晶インゴッ トより切断されたゥェ一ハの 表裏に対して傾斜方向は同一方向になり、 ゥエー八の表裏管理を行う必 要がないため、 表裏を間違える危険性を排除することができる。
本発明のシリコン半導体基板の製造方法の第 1の態様は、 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半導体基板を作製 し、 その表面にェピタキシャル成長法によりシリコン単結晶薄膜を成長 させることにより上述した本発明の第 1の態様のシリコン半導体基板を 製造することを特徴とする。
本発明のシリコン半導体基板の製造方法の第 2の態様は、 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半導体基板を作製 し、 そのシリコン半導体基板を水素ガス、 あるいはアルゴンガス、 また はこれらの混合ガス雰囲気中で熱処理することにより上述した本発明の 第 1の態様のシリコン半導体基板を製造することを特徴とする。 図面の簡単な説明
図 1 は、 実施例 1におけるェピタキシャルシリコン半導体基板で傾斜 角が 0 . 1 ° の場合に表面に形成されるステップとテラスの状態を示す A F M像である。
図 2は、 図 1の模式図である。
図 3は、 実施例 1におけるェピタキシャルシリコン半導体基板で微傾 斜角が 7 . 9。 の場合に表面に形成されるステップとテラスの状態を示 す A F M像である。
図 4は、 図 3の模式囪である。
図 5は、 本発明の水素熱処理シリコン半導体基板で微傾斜角が 0 . 1 。 の場合に表面に形成されるステップとテラスの状態を示す A F M像で ある。
図 6は、 図 5の模式図である。
図 7は、 本発明のシリコン半導体基板でオリエンテ一ションフラッ ト をく 1 1 0 >方向に付けることによって表裏等価になることを示す説明 図である。
図 8は、 シリコン半導体基板でオリエンテ一ションフラッ トをく 1 0 0 >方向に付ける場合には表裏等価にならず表裏管理が必要であること を示す説明図である。
図 9は、 実施例 1における本発明のェピタキシャルシリコン半導体基 板と鏡面研磨シリコン半導体基板の表面ラフネス （Rm s ) の微傾斜角 度依存性を示すグラフである。
図 1 0は、 実施例 2における水素熱処理シリコン半導体基板と鏡面研 磨シリコン半導体基板の表面ラフネス （Rm s ) の微傾斜角度依存性を 示すグラフである。 発明を実施するための最良の形態
以下に本発明の実施の形態を添付図面に基づいて説明するが、 図示例 は例示的に示されるもので、 本発明の技術思想から逸脱しない限り種々 の変形が可能なことはいうまでもない。
まず、 本発明に係るシリコン半導体基板について、 図 1〜図 6を用い て説明する。 図 1は { 1 1 0 } 面をく 1 1 0〉方向に 0. 1 ° 傾斜した 本発明のェピタキシャルシリコン半導体基板 Wの A F M (A t o m i c F o r c e M i c r o s c o p e) 像を示し、 図 2はその模式図であ る。 図 3は { 1 1 0 } 面をく 1 1 0 >方向に 7. 9 ° 傾斜した本発明の ェピタキシャルシリコン半導体基板 Wの AFM像を示し、 図 4はその模 式図である。 図 5は { 1 1 0 } 面を < 1 1 0 >方向に 0. 1 ° 傾斜した 3 水素熱処理シリコン半導体基板 Wの A F M像を示し、 図 6はその模式図 である。
本発明のシリコン半導体基板 Wは、 { 1 1 0 } 面又は { 1 1 0 } 面を 傾けた面を主面とし、 その表面に < 1 1 0 >方向に沿った原子レベルの ステップ Sを有するものである （図 1〜図 6の図示例は { 1 1 0 } 面を 傾けた面を主面とした場合である）. 。
シリコン半導体基板 Wの表面ラフネスを低減するためには、 原子レべ ルでの表面平坦化が必要である。 シリコン半導体基板 Wの表面にステツ プ Sを形成することによって、 ステツプ S間にはテラス Tが形成され、 そのテラス T面では原子レベルで平坦な面となる。 ステップ Sのエッジ をぐ 1 1 0 >方向になるようにすれば、 ぐ 1 1 0 >方向に流れるキヤリ ァは、 平坦なテラス T面直下を流れるか、 あるいはステップ Sの段差に よる散乱を受けることなく流れることによって、 表面ラフネスによる散 乱の影響が低減され、 高い移動度を実現できる。 なお、 ステップ Sのェ ッジは原子レベルでは直線にはならず数原子の凹凸があり、 その部分は キンク部と呼ばれる。 したがって、 < 1 1 0 >方向に沿ったステップ S というのは、 マイクロメ一ターオーダーで平均的に見て、 < 1 1 0 >方 向に沿つたステップ Sの意味である。
{ 1 1 0 } 面又は { 1 1 0 } 面を傾けた面上に形成される半導体集積 回路素子のキヤリァ移動度を高めるには-. キヤリァが流れる < 1 1 0 > 方向の表面が原子レベルで平坦であることが必要である。 { 1 1 0 } 面 又は { 1 1 0 } 面を傾けた面を主面とするシリコン半導体基板において. その表面に平均的にぐ 1 1 0 >方向にステップを形成することができれ ば、 ステップ間に現われる平坦な面であるテラス面の直下を < 1 1 0 > 方向に沿ってキャリアを流すことができる。 本発明のェピタキシャルシ リコン半導体基板は、 < 1 1 0 >方向に沿ってステップを形成するため に発明されたもので、 { 1 1 0 } 面をく 1 0 0 >方向に傾けた面を主面 とする鏡面研磨シリコン半導体基板表面にェピタキシャル成長によりシ リコン単結晶薄膜を形成したものである。
次に、 主面が { 1 1 0 } 面を < 1 0 0 >方向に傾けた面であるシリコ ン半導体基板において、 オリエンテーションフラッ トあるいはノッチを く 1 1 0〉方向に形成することについて、 図 7を用いて説明する。 図 7 は本発明のシリコン半導体基板においてオリエンテ一ションフラッ トを < 1 0 0 >方向に付けることによって表裏等価になることを示す説明図 である。 本発明の効果の一つは、 シリコン半導体基板の表裏の管理を不 要とすることにある。 図 7にシリコン半導体基板 Wの { 1 1 0 } 面を代 表して （ 1 1 0) 面とし、 [ 1 1 0 ] 方向にオリエンテーションフラッ ト〇 F (以下ノツチの場合も同様なのでオリエンテ一ションフラッ トで 代表する） を形成した場合を示す。 （ 1 1 0) 面に垂直な [ 1 1 0 ] 軸 (矢印 OA) を [ 0 0 1 ] 方向に傾けた場合、 新たな軸は図中では矢印 OA' になる。 それにより主面は新たな軸 OA ' に垂直な面となる。 ゥ エー八の表裏が反転して裏面側を研磨した場合には、 傾斜方位はゥエー ハ下面側に示す矢印 OA" となり、 傾斜方位はオリエンテーションフラ ッ ト O Fに対して同一方向になる。 言い換えれば、 ォリエンテ一ション フラッ ト O Fを基準にして傾斜方位はゥエー八の表裏反転に対して同一 方向になる。 したがって、 シリコン半導体基板の製造工程において、 表 裏の管理を実施することなく、 オリエンテーションフラッ ト O Fを基準 にして結晶学的に等価な構造をもつシリコン半導体基板を提供できる。 比較のために、 図 8にシリコン半導体基板 Wのオリエンテ一ションフ ラッ ト O Fを [ 0 0 1 ] 方向に形成した場合を示す。 図 7と同様に （ 1 1 0) 面に垂直な [ 1 1 0 ] 軸 （矢印 OA) を [ 0 0 1 ] 方向に傾けた 場合、 新たな軸は図中では矢印 OA' になる。 それにより主面は新たな 軸 OA' に垂直な面となる。 ゥエー八の表裏が反転して裏面側を研磨し た場合には、 傾斜方位はゥェ一ハ下面側に示す矢印 OA" となり、 傾斜 方位はオリエンテ一ションフラッ ト〇 Fに対して 1 8 0度回転した方向 になる。 あるゥエーハでは傾斜方位はォリエンテーシヨンフラッ トの方 向 ( [ 0 0 1 ] ) に向いているが、 別のゥェ一ハではオリエンテーショ ンフラッ トの方向 （ [ 0 0 1 ] ) と反対側になる。 したがって、 オリエ ンテーシヨンフラッ トを基準にしてシリコン半導体基板の方向を揃えて 種々の処理を施して半導体素子を作製するデバイス作製工程においては, 傾斜方向が 1 8 0度異なるゥエーハが混在することになり、 同一の特性 を示す素子を作製することができなくなる。
本発明のシリコン半導体基板の製造方法の第 1の態様は、 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半導体基板を作製 し、 その表面にェピタキシャル成長法によりシリコン単結晶薄膜を成長 させることにより本発明のシリコン半導体基板を製造するものである。 本発明のシリコン半導体基板の製造方法の第 2の態様は、 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半導体基板を作製 し、 そのシリコン半導体基板を水素ガス、 あるいはアルゴンガス、 また はこれらの混合ガス雰囲気中で熱処理することにより本発明のシリコン 半導体基板を製造するものである。
実施例
以下に実施例をあげて本発明をさらに詳細に説明するが、 これらの実 施例は例示的に示されるもので、 限定的に解釈されるべきでないことは いうまでもない。
(実施例 1 )
[ 1 1 0 ] 方向に引き上げられたシリコン単結晶を [ 0 0 1 ] 方向に
0 ° , 0. 1 ° , 1. 0 ° 、 2. 0 ° 、 4. 0 β 、 6. 0。 、 7. 9 ° 6
1 0. 0 ° 傾けて切断し、 ゥエーハを作製した。 結晶はボロンを添加し た P型で、 電気抵抗率は 1 0〜 1 2 Ω c mである。 口径は 1 5 0 mmで ある。 切断されたゥヱーハを通常の化学的機械的研磨によって鏡面ゥェ 一八にした後、 R CA洗浄を施した。 これらの鏡面研磨シリコン半導体 基板にェピタキシャル成長により厚さ約 5 imのシリコン単結晶薄膜を 形成した。 原料ガスとしてトリクロロシラン ( S i H C 1 3 ) を用い、 水素雰囲気中にて 1 1 3 0 °Cの反応温度で成長させた。
表面ラフネスの測定は、 AFM (A t om i c F o r c e M i c r o s c o p e ) の機能によって表面の微小な凹凸を測定することがで きる S E I KO I N S TRUMENT S社の S P A 3 6 0によって行 レ その表面ラフネスの量を Rm sによって表す。 図 9にェピ夕キシャ ルシリコン半導体基板の Rm sの微傾斜角度依存性を示す。 比較のため にそれぞれの傾斜角度をもつ鏡面研磨シリコン半導体基板についても表 している。 微傾斜角度が 0 ° の場合、 鏡面研磨シリコン半導体基板の R m s とェピ夕キシャルシリコン半導体基板の Rm sはそれぞれ 0. 1 1 8 n m、 0. 1 1 2 n mである。
なお、 傾斜のない { 1 1 0 } 面の鏡面研磨シリコン半導体基板の Rm s = 0. 1 1 8 nmは傾斜のない { 1 0 0 } 面の鏡面研磨半導体基板の Rm s とほぼ同じ値である。 微傾斜角が 0. 1 ° においてもェピタキシ ャルシリコン半導体基板の表面ラフネスは鏡面研磨シリコン半導体基板 よりも低減されている。 その低減効果は、 少なくとも 7. 9。 の傾斜角 まで認められる。 { 1 1 0 } 面の単原子層ステップの段差は 0. 1 9 2 nmであるから、 7. 9 ° の場合の計算上のテラス幅は 1. 3 8 nmで あり、 2原子ステップの段差は 0. 3 9 4 nmであるからテラス幅は 2. 7 6 nmとなり、 テラス幅とステップ段差は同じオーダ一になる。 ステ ップ間隔が狭くなりその密度が高くなるとキンク密度も高くなり、 ステ ップによる 2次元ェピタキシャル成長が難しくなる。 1 0. 0 ° では表 面ラフネスは悪くなつている。
微傾斜角が 0. 1 ° のェピタキシャルシリコン半導体基板の表面ラフ ネスの AFM像を図 1に示し、 その模式図を図 2に示す。 図 1及び図 2 に示したように、 ステップ Sとテラス Tを認めることができる。 ステツ プ Sは平均的に < 1 1 0 >方向に形成されている。 テラス Tの幅は約 1 0 0 nmである。' テラス Tの幅 Lは、 簡略化したモデルでステップ Sの 段差 hと微傾斜角ひの間に成り立つ式： t a n o; = hZLによって予測 することができる。 { 1 1 0 } の場合、 単原子ステツプの段差は 0. 1 9 2 nmで、 2原子ステップの段差は 0. 3 8 4 n mである。 微傾斜角 度が 0. 1 ° の場合、 単原子ステップに対してテラス幅は 1 1 0 nmに なる。 予測とほぼ一致する。 微傾斜角度が 1 ° を超えると、 見積もられ る単原子ステップによるテラス幅は 1 0 nm以下になる。
この場合のステップとテラスを AFMで観察することは困難である。 表面ラフネス Rm sが鏡面研磨シリコン半導体基板よりも低減している ことから、 ステップとテラスは形成されていると考えられる。 このよう に微傾斜角度が大きくなるほどテラス幅は小さくなると予測されるが、 微傾斜角度が 7. 9 ° の場合に例外が認められる。 その場合の AFM像 を図 3に示し、 その模式図を図 4に示す。 図 3及び図 4から明らかなよ うに、 予測されるテラス幅である 1. 3 8 nmまたは 2. 7 6 nmより もかなり広いテラス Tが形成されている。 またステツプ Sの方向は概ね < 1 1 0〉方向であるが、 曲線的であることから、 ステツプ Sの成長が 揺らいでいることを意味している。 かなり広いテラス Tが形成された理 由は、 { 1 1 0 } 面を < 1 0 0 >方向に 7. 9 ° 傾けた場合に、 その主 面は低指数面である { 5 5 1 } 面が 0. 1 5 ° 傾いた面になることから その主面がファセッ ト面 { 5 5 1 } から僅かに傾いた面になっているこ とにある。 これはファセッ ト面である { 1 1 1 } 面をく 1 1 2 >方向に 僅かに傾けた場合にステツプとテラスが形成されることから推察される。
(実施例 2 )
次に、 熱処理シリコン半導体基板の表面ラフネスについて説明する。 ェピタキシャルシリコン半導体基板の場合と同じように、 [ 1 1 0 ] 方 向に引き上げられたシリコン単結晶を [ 0 0 1 ] 方向に 0 ° 、 0. 1 ° 、 1. 0 ° 、 2. 0 ° 、 4. 0 ° 、 6. 0 ° 、 7. 9 ° 、 1 0. 0 ° 傾け て切断し、 ゥェ一ハを作製した。 通常の化学的機械的研磨によって鏡面 ゥエーハにした後、 R CA洗浄を施した。 これらの鏡面研磨シリコン半 導体基板に水素ガス雰囲気中で 1 1 5 0 °Cで 1時間の熱処理を施した。 図 1 0に水素熱処理シリコン半導体基板の Rm sの微傾斜角度依存性を 示す。
比較のために鏡面研磨シリコン半導体基板についても表している。 微 傾斜角度が 0 ° の場合、 鏡面研磨シリコン半導体基板の Rm s と水素熱 処理シリコン半導体基板の Rm sはそれぞれ 0. 1 1 8 nm、 0. 1 1 1 nmである。 Rm sの微傾斜角度依存性はェピタキシャルシリコン半 導体基板の場合と同じである。 すなわち微傾斜角が 0. 1 ° から 7. 9 ° まで水素熱処理シリコン半導体基板の表面ラフネスは鏡面研磨シリ コン半導体基板よりも低減されている。
図 5に微傾斜角が 0 - 1 ° の場合の A FM像を示し、 その模式図を図 6に示す。 ェピタキシャルシリコン半導体基板の場合ほど明瞭ではない がステツプとテラスは形成されている。 このようにステップとテラスは ェピタキシャルシリコン半導体基板に比べて形成され難いといえるが、 微傾斜された熱処理シリコン半導体基板の表面ラフネス Rm sは鏡面研 磨シリコン半導体基板より低減することからキヤリアの表面ラフネスに よる散乱は低減できる。 (実施例 3 )
以下に、 本発明のシリコン半導体基板に半導体素子を形成し、 キヤリ ァ移動度の測定について説明する。 主面が { 1 1 0 } 面をぐ 1 0 0>方 向に傾けた角度を 0 ° 、 0. 1 ° 、 7. 9 ° とした鏡面研磨シリコン半 導体基板とそれらの表面に厚さ 5 mのシリコン単結晶薄膜を成膜され たェピ夕キシャルシリコン半導体基板及び水素雰囲気中で熱処理を施さ れた熱処理シリコン半導体基板を用いた。 鏡面研磨シリコン基板の直径， 電気抵抗率、 酸素濃度はそれぞれ 1 5 0 mm、 p型 1 0〜 1 2 Q cm、 1 6 p p m a ( J E I DA換算） である。 ェピタキシャルシリコン層の 電気抵抗率は 1 1 Ω c mを中心値とした。 水素熱処理は 1 1 5 0 °Cで 1 時間の処理である。 参照試料として、 傾斜のない { 1 0 0 } 面の鏡面研 磨シリコン半導体基板も加えた。 電気抵抗率、 酸素濃度は上記の値とほ ぼ同じである。 なお、 J E I D Aは日本電子工業振興協会 （現在は、 J E I T A ： 日本電子情報技術産業協会に改称された） の略称である。 電子移動度の改善効果を実証するために n型電界効果トランジスタを 形成した。 最初に素子分離のために、 S T I (S h a l l ow T r e n c h I s o l a t i o n) 法により素子分離のためのトレンチを形 成し、 シリコン酸化膜 （S i 〇2) によってトレンチを埋めた。 次に R C A洗浄を施し、 有機物、 パーティクル、 金属を除去した後、 乾燥酸化 雰囲気中で 5 nmのゲート酸化膜を形成した。 ゲートの閾値電圧を制御 するために基板全面にボロン （B) をイオン注入した。
次に、 基板全面に多結晶シリコン膜を CVD (C h e m i c a l V a ρ o r D e p o s i t i o n) 法により堆積させ、 これをパタ一二 ングしてトランジス夕形成領域のゲ一ト酸化膜の上に多結晶シリコン電 極を形成した。 次に、 リン （P) を低濃度でイオン注入して高電界を緩 和する n— ♦ ソースと n— · ドレイン領域を形成した。 電子の流れる方 向は < 1 1 0>方向である。 次にゲート電極を被覆するように CVDに よって基板全面にシリコン酸化膜を堆積させ、 異方性エッチングを行つ てゲート電極の側壁に側壁絶縁膜を形成した。 最後に砒素 （A s ) を高 濃度にイオン注入して n +ソースと n +ドレイン領域を形成した。 こう して作製された n型電界効果トランジスタの電子移動度を評価した。 基準になる { 1 0 0 } 面の鏡面研磨シリコン半導体基板における電子 移動度を 1 として、 それぞれの基板の電子移動度を表 1に示す。 微傾斜 ェピタキシャルシリコン半導体基板の電子移動度は、 現在広く用いられ ている { 1 0 0 } 面鏡面研磨シリコン半導体基板の電子移動度の 1. 4 倍になる。 微傾斜された水素熱処理シリコン半導体基板の電子移動度で も約 1. 2倍になる。 微傾斜された鏡面研磨シリコン半導体基板の電子 移動度は、 { 1 0 0 } 面の場合に比べて約 0. 8倍であり、 見劣りする が、 傾斜のない { 1 1 0 } 面の場合に比べると 1. 3倍になることから- 傾斜することの効果は現われている。 この実施例では、 半導体素子作製 工程で従来の R C A洗浄方法を用いたが、 洗浄方法や熱処理方法を改善 することによって、 電子移動度はさらに改善される可能性がある。 例え ば、 前述の 5工程洗浄やラジカル犠牲酸価処理を施すことによって表面 ラフネスはさらに改善され、 キヤリァ移動度もさらに高くなるものと期 待できる。
表 1 傾斜角度 ( [ 0 0 1 ] 方向)
{ 1 1 0 } 基板
0 ° 0. 1。 7. 9 °
鏡面研磨 0. 6 2 0. 8 1 0. 7 9 ェピタキシャル 0. 7 6 1. 4 6 1. 44
熱処理 0.. 7 2 1. 2 2 1. 1 5 2
産業上の利用可能性
以上述べたごとく、 本発明のシリコン半導体基板は、 原子レベルで平 坦化され、 従来のシリコン半導体基板に比べて表面ラフネスが約 1 0 % 低減されること、 ¾び原子レベルの表面ステツプが半導体素子のキヤリ ァの流れる方向に沿って形成されることから半導体素子のキヤリァ移動 度を従来のシリコン半導体基板の場合よりも最大で 4 0 %も向上させる ことができる。 本発明のシリコン半導体基板を半導体集積回路素子の基 板として用いることによって、 素子性能の高性能化を実現できる。 また 本発明方法によれば、 本発明のシリコン半導体基板を効果的に製造する ことができる。

Claims

請 求 の 範 囲
1. { 1 1 0 } 面又は { 1 1 0 } 面を傾けた面を主面とするシリコン半 導体基板であって、 その表面に平均的に < 1 1 0 >方向に沿った原子レ ベルのステツプを有することを特徴とするシリコン半導体基板。
2. 前記 { 1 1 0 } 面を傾けた面が { 1 1 0 } 面を < 1 0 0 >方向に傾 けた面であることを特徴とする請求項 1記載のシリコン半導体基板。
3. 前記 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコ ン半導体基板の表面にェピタキシャル成長法によりシリコン単結晶薄膜 を形成したことを特徴とする請求項 2記載のシリコン半導体基板。
4. 前記 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコ ン半導体基板を、 水素ガス、 あるいはアルゴンガス、 またはこれらの混 合ガス雰囲気中で熱処理を施したことを特徴とする請求項 2記載のシリ コン半導体基板。
5. { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半 導体基板であって、 その表面を鏡面研磨したことを特徴とするシリコン 半導体基板。
6. 前記 { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコ ン半導体基板のぐ 1 0 0 >方向への傾斜角度が 0 °以上 8。未満であるこ とを特徴とする請求項 2〜 5のいずれか 1項に記載のシリコン半導体基 板。
7. ォリエンテ一シヨンフラッ トあるいはノツチをく 1 1 0 >方向に形 成したことを特徴とする請求項 1〜 6のいずれか 1項に記載のシリコン 半導体基板。
8. { 1 1 0 } 面をく 1 0 0 >方向に傾けた面を主面とするシリコン半 導体基板を作製し、 その表面にェピタキシャル成長法によりシリコン単 結晶薄膜を成長させることにより請求項 2記載のシリコン半導体基板を 製造することを特徴とするシリコン半導体基板の製造方法。
9. { 1 1 0 } 面を < 1 0 0 >方向に傾けた面を主面とするシリコン半 導体基板を作製し、 そのシリコン半導体基板を水素ガス、 あるいはアル ゴンガス、 またはこれらの混合ガス雰囲気中で熱処理することにより請 求項 2記載のシリコン半導体基板を製造することを特徴とするシリコン 半導体基板の製造方法。
PCT/JP2004/000869 2003-02-07 2004-01-29 シリコン半導体基板及びその製造方法 WO2004070798A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP04706361A EP1592045A4 (en) 2003-02-07 2004-01-29 SILICON SUBSTRATE SUBSTRATE AND METHOD FOR THE PRODUCTION THEREOF
US10/543,166 US7411274B2 (en) 2003-02-07 2004-01-29 Silicon semiconductor substrate and its manufacturing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003030642A JP4190906B2 (ja) 2003-02-07 2003-02-07 シリコン半導体基板及びその製造方法
JP2003-030642 2003-02-07

Publications (1)

Publication Number Publication Date
WO2004070798A1 true WO2004070798A1 (ja) 2004-08-19

Family

ID=32844274

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/000869 WO2004070798A1 (ja) 2003-02-07 2004-01-29 シリコン半導体基板及びその製造方法

Country Status (7)

Country Link
US (1) US7411274B2 (ja)
EP (1) EP1592045A4 (ja)
JP (1) JP4190906B2 (ja)
KR (1) KR101030455B1 (ja)
CN (1) CN100380580C (ja)
TW (1) TW200416806A (ja)
WO (1) WO2004070798A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296496A (ja) * 2003-03-25 2004-10-21 Fujitsu Ltd 半導体装置の製造方法
JP3979412B2 (ja) * 2004-09-29 2007-09-19 株式会社Ｓｕｍｃｏ シリコンエピタキシャルウェーハの製造方法
JP2007070131A (ja) * 2005-09-05 2007-03-22 Sumco Corp エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2008060355A (ja) * 2006-08-31 2008-03-13 Sumco Corp 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP5023900B2 (ja) 2006-09-05 2012-09-12 株式会社Ｓｕｍｃｏ エピタキシャルシリコンウェーハ
JP2008177529A (ja) * 2006-12-21 2008-07-31 Covalent Materials Corp 半導体基板およびその製造方法
JP2008177530A (ja) * 2006-12-21 2008-07-31 Covalent Materials Corp 半導体基板およびその製造方法
US20080164572A1 (en) * 2006-12-21 2008-07-10 Covalent Materials Corporation Semiconductor substrate and manufacturing method thereof
JP2009094156A (ja) * 2007-10-04 2009-04-30 Tohoku Univ 半導体基板および半導体装置
US8623137B1 (en) 2008-05-07 2014-01-07 Silicon Genesis Corporation Method and device for slicing a shaped silicon ingot using layer transfer
DE102008026784A1 (de) 2008-06-04 2009-12-10 Siltronic Ag Epitaxierte Siliciumscheibe mit <110>-Kristallorientierung und Verfahren zu ihrer Herstellung
JP5212472B2 (ja) * 2008-06-10 2013-06-19 株式会社Ｓｕｍｃｏ シリコンエピタキシャルウェーハの製造方法
JP2010018504A (ja) * 2008-07-14 2010-01-28 Japan Atomic Energy Agency Ｓｉ（１１０）表面の一次元ナノ構造及びその製造方法
JP5593107B2 (ja) 2009-04-02 2014-09-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9157681B2 (en) 2010-02-04 2015-10-13 National University Corporation Tohoku University Surface treatment method for atomically flattening a silicon wafer and heat treatment apparatus
JPWO2011096417A1 (ja) * 2010-02-04 2013-06-10 国立大学法人東北大学 シリコンウェーハおよび半導体装置
JP5359991B2 (ja) 2010-05-20 2013-12-04 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法
JP5375768B2 (ja) * 2010-08-17 2013-12-25 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
US9064808B2 (en) 2011-07-25 2015-06-23 Synopsys, Inc. Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same
US8609550B2 (en) 2011-09-08 2013-12-17 Synopsys, Inc. Methods for manufacturing integrated circuit devices having features with reduced edge curvature
KR102046761B1 (ko) 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치
JP2013254982A (ja) * 2013-08-21 2013-12-19 Tohoku Univ 半導体基板および半導体装置
US10867791B2 (en) * 2017-04-06 2020-12-15 Sumco Corporation Method for manufacturing epitaxial silicon wafer and epitaxial silicon wafer
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
KR102662765B1 (ko) * 2018-08-02 2024-05-02 삼성전자주식회사 기판과 이를 포함하는 집적회로 소자 및 그 제조 방법
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
KR102523367B1 (ko) * 2020-02-13 2023-04-21 세메스 주식회사 실리콘 구조물 표면 러프니스 개선 방법 및 기판 처리 장치
CN111364097A (zh) * 2020-04-15 2020-07-03 晶科能源有限公司 一种定向凝固铸锭的单晶硅籽晶、硅锭、硅块、硅片及其制备方法和应用

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3476991A (en) * 1967-11-08 1969-11-04 Texas Instruments Inc Inversion layer field effect device with azimuthally dependent carrier mobility
JPS59217374A (ja) * 1983-05-26 1984-12-07 Toyota Central Res & Dev Lab Inc 半導体ひずみ変換器
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
EP0354449A2 (en) * 1988-08-08 1990-02-14 Seiko Epson Corporation Semiconductor single crystal substrate
JP2000216378A (ja) * 1999-01-21 2000-08-04 Matsushita Electric Ind Co Ltd Ｍｏｓ型ヘテロ構造および該構造を備えた半導体装置ならびにその製造方法
EP1174928A1 (en) * 1999-03-30 2002-01-23 Hitachi, Ltd. Semiconductor device and semiconductor substrate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5430004B2 (ja) 1971-09-20 1979-09-27
JPS6170748A (ja) 1984-09-14 1986-04-11 Hitachi Ltd 半導体装置
JPH0274074A (ja) 1988-09-09 1990-03-14 Seiko Epson Corp 半導体基板
JPH02248046A (ja) * 1989-03-22 1990-10-03 Nec Corp ＳｉＯ↓２膜の形成方法
CA2172233C (en) * 1995-03-20 2001-01-02 Lei Zhong Slant-surface silicon wafer having a reconstructed atomic-level stepped surface structure
JPH10199813A (ja) * 1997-01-07 1998-07-31 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
AU2305399A (en) * 1997-11-10 1999-05-31 Don L. Kendall Quantum ridges and tips
JP4016371B2 (ja) * 1999-11-10 2007-12-05 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP3888416B2 (ja) * 2000-03-09 2007-03-07 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP2002289819A (ja) * 2001-03-23 2002-10-04 Nippon Steel Corp Ｓｉｍｏｘ基板
EP1453096B1 (en) * 2001-12-04 2017-02-22 Shin-Etsu Handotai Co., Ltd. Method for producing a bonded wafer
US7494852B2 (en) * 2005-01-06 2009-02-24 International Business Machines Corporation Method for creating a Ge-rich semiconductor material for high-performance CMOS circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3476991A (en) * 1967-11-08 1969-11-04 Texas Instruments Inc Inversion layer field effect device with azimuthally dependent carrier mobility
JPS59217374A (ja) * 1983-05-26 1984-12-07 Toyota Central Res & Dev Lab Inc 半導体ひずみ変換器
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
EP0354449A2 (en) * 1988-08-08 1990-02-14 Seiko Epson Corporation Semiconductor single crystal substrate
JP2000216378A (ja) * 1999-01-21 2000-08-04 Matsushita Electric Ind Co Ltd Ｍｏｓ型ヘテロ構造および該構造を備えた半導体装置ならびにその製造方法
EP1174928A1 (en) * 1999-03-30 2002-01-23 Hitachi, Ltd. Semiconductor device and semiconductor substrate

Also Published As

Publication number Publication date
TW200416806A (en) 2004-09-01
CN100380580C (zh) 2008-04-09
KR20050098860A (ko) 2005-10-12
EP1592045A1 (en) 2005-11-02
EP1592045A4 (en) 2010-09-08
US7411274B2 (en) 2008-08-12
KR101030455B1 (ko) 2011-04-25
US20060131553A1 (en) 2006-06-22
TWI326103B (ja) 2010-06-11
JP4190906B2 (ja) 2008-12-03
JP2004265918A (ja) 2004-09-24
CN1748287A (zh) 2006-03-15

Similar Documents

Publication Publication Date Title
WO2004070798A1 (ja) シリコン半導体基板及びその製造方法
US7029977B2 (en) Fabrication method of semiconductor wafer
KR101232470B1 (ko) 반도체 장치 및 그 제조 방법
US6811448B1 (en) Pre-cleaning for silicidation in an SMOS process
US20070015333A1 (en) Method for manufacturing silicon carbide semiconductor devices
JP4666200B2 (ja) ＳｉＣ半導体装置の製造方法
US6815299B2 (en) Method for manufacturing silicon carbide device using water rich anneal
KR20130076791A (ko) 탄화규소 반도체 장치의 제조 방법 및 탄화규소 반도체 장치의 제조 장치
US7122488B2 (en) High density plasma process for the formation of silicon dioxide on silicon carbide substrates
US7033869B1 (en) Strained silicon semiconductor on insulator MOSFET
JP3733792B2 (ja) 炭化珪素半導体素子の製造方法
EP2533270A1 (en) Silicon wafer and semiconductor device
TW200524146A (en) Semiconductor substrate and method for production thereof
Kudoh et al. Formation Mechanism of Atomically Flat Si (100) Surface by Annealing in Ar/H 2 Ambient
US7138339B2 (en) Method of manufacturing semiconductor device including etching a conductive layer by using a gas including SiCl4 and NF3
Shimada et al. Highly selective etching of tantalum electrode to thin gate dielectrics using SiCl4-NF3 gas mixture plasma
JP4575745B2 (ja) ＧａＮ系半導体層に上部層が積層されている半導体装置の製造方法
CN108417488B (zh) 一种复合绝缘结构、晶体管以及复合绝缘结构和晶体管的制作方法
JP5055687B2 (ja) 半導体ウエハの製造方法
JP2002280381A (ja) 炭化けい素半導体素子の製造方法
JP3970539B2 (ja) 電界効果トランジスタ
CN115810544A (zh) 用于基于氧化镓的半导体衬底的表面处理方法及半导体器件
Kudoh et al. A study on substrate orientation dependence of Si surface flattening process by sacrificial oxidation and its effect on MIS diode characteristics
Chun et al. Improvement of RCA transistor using RTA annealing after the formation of interfacial oxide
TW202207357A (zh) 半導體基板及其製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1020057012728

Country of ref document: KR

ENP Entry into the national phase

Ref document number: 2006131553

Country of ref document: US

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 10543166

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 20048035838

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2004706361

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020057012728

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2004706361

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 10543166

Country of ref document: US