CN115810544A - 用于基于氧化镓的半导体衬底的表面处理方法及半导体器件 - Google Patents

用于基于氧化镓的半导体衬底的表面处理方法及半导体器件 Download PDF

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Abstract

在用于基于氧化镓的半导体衬底的表面处理方法中，通过以150V或更大的自偏压进行干蚀刻，使所述基于氧化镓的半导体衬底的表面平坦化。在使所述基于氧化镓的半导体衬底的表面平坦化之后，用含有H2SO4的化学溶液清洗基于氧化镓的半导体衬底的表面，以暴露基于氧化镓的半导体衬底的表面上的台阶阶梯结构。

Description

用于基于氧化镓的半导体衬底的表面处理方法及半导体器件
技术领域
本公开涉及用于基于氧化镓的半导体衬底的表面处理方法和使用基于氧化镓的半导体衬底的半导体器件。
背景技术
W.Li等人的“2.44kV Ga2O3 vertical trench Schottky barrier diodes withvery low reverse leakage current”,IEEE International Electron Devices MeetingTech.Dig.,2018,pp.193-196中公开了通过使用氧化镓衬底制造的肖特基势垒二极管(Schottky barrier diodes)的器件结构。
发明内容
需要通过抑制基于氧化镓的半导体衬底的表面的界面态(interface state)来改善器件特性。例如，在形成肖特基结的情况下，当界面态密度变高时，肖特基势垒高度ΦB变低，使得漏电流增加。
根据本公开的第一方面的用于基于氧化镓的半导体衬底的表面处理方法包括：通过以150V或更大的自偏压进行干蚀刻，使所述基于氧化镓的半导体衬底的表面平坦化(flattening)；和在使所述基于氧化镓的半导体衬底的表面平坦化之后，通过用含有H2SO4的化学溶液清洗所述基于氧化镓的半导体衬底的表面，来暴露所述基于氧化镓的半导体衬底的表面上的台阶阶梯(step terrace)结构。
变质层(altered layer)的薄膜可以形成在基于氧化镓的半导体衬底的表面上。如果存在在干蚀刻期间不能去除变质层的区域，则变质层充当掩模并且蚀刻不进行，导致大的表面粗糙度。本发明人已经发现，通过将干蚀刻的自偏压设定为150V或更高，可以适当地去除变质层。因此，可以提高蚀刻后的平整度。本发明人还发现，通过用含有H2SO4的化学溶液清洗干蚀刻后的表面，台阶阶梯结构可以暴露在表面上。结果，可以实现平整度高且不存在界面层的理想表面状态，从而可以抑制界面态的产生。因此，可以改善器件特性。
根据本公开的第二方面的半导体器件包括基于氧化镓的半导体衬底，和设置在基于氧化镓的半导体衬底的表面上的金属层。在基于氧化镓的半导体衬底和金属层之间的界面处，台阶阶梯结构暴露于基于氧化镓的半导体衬底的表面上。
根据本公开的第三方面的半导体器件包括基于氧化镓的半导体衬底、设置在基于氧化镓的半导体衬底的表面上的绝缘膜，和设置在绝缘膜的表面上的电极。在基于氧化镓的半导体衬底和绝缘膜之间的界面处，台阶阶梯结构暴露于基于氧化镓的半导体衬底的表面上。
附图说明
通过以下参照附图进行的详细描述，本公开的上述和其他目的、特征和优点将变得更加明显。在附图中：
图1是根据实施方案的半导体器件的示意性截面图；
图2是干蚀刻设备的示意图；
图3是说明半导体器件的制造方法的流程图；
图4是在进行平坦化工序(process)之前氧化镓层的前表面附近的截面图；
图5是在进行平坦化工序之后氧化镓层的前表面附近的截面图；
图6是纳米柱的扫描电子显微镜(SEM)观察图像；
图7是天线功率和自偏压的相关图(correlation graph)；
图8是偏压功率和自偏压的相关图；
图9是干蚀刻之后氧化镓层的前表面的原子力显微镜(AFM)观察图像；并且
图10是清洗后的氧化镓层的前表面的AFM观察图像。
具体实施方式
图1示出了根据实施方案的半导体器件1的示意性截面图。半导体器件1是肖特基势垒二极管。半导体器件1包括半导体衬底10。半导体衬底10具有以下结构，其中具有n型导电性的氧化镓层12层叠在具有n型导电性的氧化镓衬底11上。半导体衬底10是基于氧化镓的半导体衬底的实例。氧化镓层12是通过氢化物气相外延(HVPE)法外延生长的层。氧化镓衬底11和氧化镓层12的前表面是(001)平面。阴极电极21设置在半导体衬底10的后表面上。阴极电极21具有其中钛(Ti)和金(Au)层叠的结构。阳极电极22设置在半导体衬底10的前表面12s上。阳极电极22由镍(Ni)制成。
图2示出了本实施方案中使用的干蚀刻设备30的示意图。干蚀刻设备30是感应耦合等离子体(ICP)蚀刻设备。腔室31的内部通过真空泵32减压。在腔室31中，容纳有偏压电极34和晶圆(wafer)35。偏压电极34连接到偏压射频(RF)电源33。在腔室31的上部设置有感应线圈37。感应线圈37连接到天线RF电源38。蚀刻气体经由气体供应管36供应到腔室31中。在本实施方案中，以可切换的方式供应BCl3和Cl2。
当向感应线圈37施加天线功率时，直接在感应线圈37下产生等离子体PL。当向偏压电极34施加偏压功率时，可以产生作为负直流(DC)电压的自偏压Vds。在等离子体PL和晶圆35之间产生鞘(sheath)SH。在鞘SH中产生的强电场可以使离子加速朝向晶圆35。
自偏压是鞘SH的电压。换句话说，自偏压是等离子体PL和晶圆35之间的电位差。自偏压是由各种参数诸如偏压RF电源33和天线RF电源38的功率以及蚀刻气体类型确定的电压。可以在任何干蚀刻设备中测量自偏压。也可以在蚀刻期间监测自偏压。因此，自偏压是用于定义蚀刻条件的一般且通用的指标。
接下来，将参考图3的流程图描述用于半导体器件1中的半导体衬底10的表面处理方法。在S0中，将半导体衬底10设置在干蚀刻设备30的腔室31中。
在S1至S3中，执行使半导体衬底10的前表面12s平坦化的平坦化工序。所述平坦化工序包括第一工序至第三工序。在平坦化工序中，以150V或更大的自偏压进行干蚀刻。因此，可以在保持蚀刻速率的同时形成没有不平整(unevenness)的平坦表面。使用含氯气体进行干蚀刻。在本实施方案中，天线RF电源38的功率为800W，腔室31中的压力为1Pa，总流速为30sccm，蚀刻时间为10分钟。下面将描述第一工序至第三工序中的每一个。
在S1中，使用BCl3执行以150V或更大的自偏压执行干蚀刻的第一工序。变质层的薄膜可以形成在半导体衬底10的前表面12s上。在第一工序中，通过将硼原子与氧化镓的氧原子键合可以有效地去除变质层。
在S2中，使用Cl2气执行以150V或更大的自偏压执行干蚀刻的第二工序。由于蚀刻气体不含硼，因此不会发生硼原子和氧原子之间的键合。因此，尽管降低了蚀刻速率，但可以提高加工平整度。
在S3中，使用BCl3执行以150V或更大的自偏压执行干蚀刻的第三工序。在腔室31和气氛中存在少量硅原子。当硅原子吸附在氧化镓的氧原子的吸附位点上时，氧化镓的电阻增加。因此，通过用含硼的蚀刻气体结束(finishing)，可以用硼原子终止氧吸附位点。可以抑制硅原子在氧原子的吸附位点上的吸附。
注意，可以通过切换蚀刻气体连续地执行S1至S3。
在S4中，将已经对其执行了平坦化工序的半导体衬底10从腔室31中取出。然后，用含有硫酸(H2SO4)的化学溶液清洗半导体衬底10的前表面12s。因此，台阶阶梯结构(即，原子级的平坦表面)可以暴露于半导体衬底10的前表面12s上。在本实施方案中，进行硫酸过氧化氢混合物(SPM)处理，其中将硫酸和过氧化氢溶液混合。
如果氯存在于半导体衬底10的前表面12s上，则形成表面状态。在这种情况下，肖特基势垒高度ΦB降低，这导致反向泄漏。在本实施方案中，残留在半导体衬底10的前表面12s上的氯通过S4中的清洗工序而去除。因此，能够抑制表面状态的形成。
在S5中，在前表面12s上形成金属层(阳极电极22)。在本实施方案中，形成镍层。结果，完成了图1中所示的半导体器件1。
下面将解释为什么需要150V或更大的自偏压的原因。图4示出了在执行平坦化工序(S1至S3)之前氧化镓层12的前表面12s附近的截面图。变质层12a的薄膜可以形成在前表面12s上。变质层12a是由于各种元素的吸附和处理期间的损坏而从氧化镓改变的层。如果在S1到S3的干蚀刻期间存在不能去除变质层12a的区域，则剩余的变质层12a变成掩模并停止蚀刻。结果，如图5所示，在剩余的变质层12a的部分处形成纳米柱NC(柱状杂质)。
图6示出了纳米柱NC的SEM观察图像。当形成纳米柱NC时，前表面12s的平整度极度劣化。
因此，本发明人已经通过实验确定了其中不形成纳米柱NC的自偏压的范围。图7和图8示出了实验结果。图7的水平轴是天线RF电源38的天线功率，垂直轴是自偏压。在图7的实验中，偏压RF电源33的偏压功率固定在30W。图8的水平轴是偏压功率，垂直轴是自偏压。在图8的实验中，天线功率固定在800W。在图7和图8的实验中，使用BCl3作为蚀刻气体，总压力设定为1Pa。
在图7和图8的曲线所示的条件下进行平坦化工序(S1至S3)。然后，确认是否产生纳米柱NC。图7和图8中的白色圆圈表示不形成纳米柱NC的条件，虚线圆圈表示形成纳米柱NC的条件。
如图7所示，可以看出，自偏压随着天线功率的降低而增加，并且在自偏压为150V或更大的区域中没有形成纳米柱NC(参见区域R1)。此外，如图8所示，可以看出，自偏压随着偏压功率的增加而增加，并且在自偏压为150V或更大的区域中没有形成纳米柱NC(参见区域R2)。
从上文中，本发明人已经发现可以通过将干蚀刻的自偏压设定为150V或更高来适当地去除变质层12a(参见图4和5)。结果，可以防止纳米柱NC的形成，从而可以提高蚀刻后的平整度。由于可以增加氧化镓层12的前表面12s和阳极电极22之间的结界面的平整度，所以可以抑制电场。因此，可以抑制漏电流。
图9和图10示出了氧化镓层12的前表面12s的AFM观察图像。平面取向是(001)平面。图9是在S3中进行干蚀刻之后的图像。图10是在S4中进行清洗之后的图像。图9和图10具有相同的放大倍数。
在图9中干蚀刻之后的表面的算术平均粗糙度Ra为0.30nm。另一方面，在图10中清洗之后的表面的算术平均粗糙度Ra为0.17nm。从该结果可以看出，通过清洗工序可以降低表面粗糙度。
在图9中，在表面上没有观察到规则性。另一方面，在图10中，观察到台阶阶梯结构。台阶阶梯结构是其中ST和阶梯TE重复的结构，ST是一个或多个原子的台阶部分，阶梯TE在原子水平上是平坦的。
基于上述内容，本发明人已经发现，通过用含有H2SO4的化学溶液清洗干蚀刻后的氧化镓层12的前表面12s，可以在前表面12s上暴露台阶阶梯结构。台阶阶梯结构暴露于其上的表面处于具有极高平整度且无界面层的理想表面状态。结果，可以抑制界面态的产生，使得可以抑制肖特基势垒高度ΦB的降低(干蚀刻后1.09eV，清洗后1.15eV)。因此，可以抑制漏电流。
尽管上面已经详细描述了本公开的具体实例，但是这些仅仅是实例而不限制权利要求的范围。在本说明书中描述的技术包括上述具体实例的各种修改和变型。另外，在本说明书或附图中描述的技术要素单独或以各种组合呈现技术可用性，并且不限于在提交时在本说明书中描述的组合。另外，在本说明书或附图中示出的技术可以同时实现多个目的，并且实现这些目的之一本身具有技术上的可用性。
(变型)
本说明书中公开的技术可以应用于不限于肖特基势垒二极管的各种器件结构。例如，该技术可以应用于使用绝缘膜的场效应晶体管(FET)结构。在这种情况下，电极经由绝缘膜设置在氧化镓层12的前表面12c上。在氧化镓层12和绝缘膜之间的界面处，可以实现以下结构，其中在氧化镓层12的前表面12c上暴露台阶阶梯结构。结果，可以抑制界面态的产生，从而可以抑制漏电流并且可以抑制导通电阻。因此，可以改善器件特性。
在S1和S3中使用的蚀刻气体不限于BCl3。可以使用任何气体，只要它含有硼和氯。在S2中使用的蚀刻气体不限于Cl2。可以使用任何气体类型，只要它是含有氯且不含硼的气体。
氧化镓层12的台阶阶梯结构可以变化。本说明书的技术可应用于α型和β型中的任一种。
氧化镓层12可以是含有铟、铝和锌中的至少一种的混合晶体氧化镓。换句话说，氧化镓层12可以是至少含有铟的混合晶体氧化镓、至少含有铝的混合晶体氧化镓，或至少含有锌的混合晶体氧化镓。混合晶体氧化镓的实例包括(InAlGa)2O3、(AlGa)2O3、InGaO3(ZnO)等。

Claims (9)

1.用于基于氧化镓的半导体衬底的表面处理方法，其包括：
通过以150V或更大的自偏压进行干蚀刻，使所述基于氧化镓的半导体衬底的表面平坦化；和
在使所述基于氧化镓的半导体衬底的表面平坦化之后，通过用含有H2SO4的化学溶液清洗所述基于氧化镓的半导体衬底的表面，来暴露所述基于氧化镓的半导体衬底的表面上的台阶阶梯结构。
2.根据权利要求1所述的表面处理方法，其中
所述平坦化包括使用含氯气体进行所述干蚀刻。
3.根据权利要求2所述的表面处理方法，其中
所述平坦化包括：
使用含有硼和氯的气体进行干蚀刻的第一工序；
在所述第一工序之后，使用含有氯且不含硼的气体进行干蚀刻的第二工序；和
在所述第二工序之后，使用含有硼和氯的气体进行干蚀刻的第三工序。
4.根据权利要求3所述的表面处理方法，其中
所述第一工序使用含有BCl3的气体，
所述第二工序使用含有Cl2的气体，并且
所述第三工序使用含有BCl3的气体。
5.根据权利要求1至4中任一项所述的表面处理方法，其中
所述基于氧化镓的半导体衬底是含有铟、铝和锌中的至少一种的混合晶体氧化镓衬底。
6.半导体器件，其包括：
基于氧化镓的半导体衬底；和
设置在所述基于氧化镓的半导体衬底的表面上的金属层，其中
在所述基于氧化镓的半导体衬底和所述金属层之间的界面处，台阶阶梯结构暴露于所述基于氧化镓的半导体衬底的表面上。
7.根据权利要求6所述的半导体器件，其中
所述基于氧化镓的半导体衬底是含有铟、铝和锌中的至少一种的混合晶体氧化镓衬底。
8.半导体器件，其包括：
基于氧化镓的半导体衬底；
设置在所述基于氧化镓的半导体衬底的表面上的绝缘膜；和
设置在所述绝缘膜的表面上的电极，其中
在所述基于氧化镓的半导体衬底和所述绝缘膜之间的界面处，台阶阶梯结构暴露于所述基于氧化镓的半导体衬底的表面上。
9.根据权利要求8所述的半导体器件，其中
所述基于氧化镓的半导体衬底是含有铟、铝和锌中的至少一种的混合晶体氧化镓衬底。
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