KR20000005583A - 반도체장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

BGA 구조로 된 CSP 구성의 수지 밀봉형 반도체 장치의 실장에 있어서, 전극 범프의 응력을 완화할 수 있고, 노이즈를 적게 할 수 있을 뿐만 아니라, 신호용 전극의 상호 크로스 토크를 억제할 수 있으며, 열발산 효율을 높게 할 수 있고, 중성자선의 통과를 저지할 수 있는 실장체를 제공한다.
반도체 칩을 응력 완화막을 통해서 절연성 기판에 적층함과 동시에, (a) 열팽창율에 의한 응력 분포 밀도가 가장 높은 영역인 칩의 주변부에 응력 완화막을 접착하고, 절연성 기판의 주변부에 차폐용 전극이 제공되며, 칩과 신호용 전극의 분담 응력을 경감한다. (b) 칩의 주변부에 차폐층 부착 응력 완화막을 접착한다. 또는 절연성 기판상에 제공된 신호용 전극 1개 마다에 동축형으로 통형 차폐층 어레이를 배열한다. (c) 히트 싱크 부착 패키지로 한다. (d) 절연성 기판, 밀봉재, 패키지 등, 어느 1개 이상을 중수소를 포함하는 수지로 구성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 마더보드에 실장되는 반도체 장치에 관한 것으로, 특히 패키지 사이즈가 반도체 칩(이하, 칩으로 씀)의 사이즈와 거의 동일한 사이즈가 되는 볼 그리드 어레이(ball grid array) 구조의 수지 밀봉형 반도체 장치에 관한 것이다.
볼 그리드 어레이(이하 BGA로 약함)는 칩을 탑재한 절연성 기판의 주면에 납땜 범프를 매트릭스형으로 배열하는, 소형 칩 사이즈의 패키지(이하, CSP로 약함)의 구성에 적합하다. 이 BGA 구조로 CSP 구성을 조합시키는 방식을, 이하 BGA/CSP 방식이라 쓴다. 이 BGA/CSP 방식은 근래 휴대 전화용 LSI나 퍼스널 컴퓨터용 DRAM의 고밀도 실장에 다용되고 있다.
체적 팽창률이 3∼4×10-6/℃ 정도의 칩에 대해서, 칩과 다른 반도체 소자 또는 반도체 장치나 커패시터, 저항 등 다른 전자 부품을 전기적으로 접속하여 실장회로를 형성하는 유리 에폭시 기재의 마더보드 팽창률은 20∼60×10-6/℃ 정도이다.
이와 같이, 칩과 마더보드와의 열팽창률 차가 크기 때문에, BGA/CSP 방식의 경우는 실장의 외부 전극이 되는 전극 범프의 접속부에 대한 응력 완화 등의 문제가 있고, 예를 들면 (1) 특개평 5-129366, (2) 특개평 7-321157, (3) 특개평 8-102473 등의 공보에 개시되어 있다.
상기 공보(1)의 폴리이미드 TAB(Tape Automated Bonding) 테이프는, 칩 대향측에 복수의 제1 범프를 배치하고, 마더보드 대향측에 실장용 외부 전극이 되는 복수의 제2 범프를 BGA 구조로 배열하며, 이 양 범프 사이를 테이프 양면에 적층한(laminate) 동박 배선층으로 접속하고 있다. 제1 범프에 페이스다운(facedown)으로 탑재된 칩 전극은 TAB 테이프의 동박 배선층과 제2 범프를 경유하여 마더보드의 전극 범프에 전기 접속한다. 이 사례에서는 TAB 테이프의 가요성, 범프 접합 작업의 저온화, 수지 밀봉하지 않음 등의 작용에 의해, 칩과 마더보드간의 각 범프의 응력을 완화함과 동시에, 마더보드의 전극 범프를 칩의 거의 투영 면적 이내로 소형화하고 있다. 그러나, 수지 밀봉되어 있지 않으므로 기계적 강도나 내후성 등에 문제가 있다.
상기 공보(2)의 절연성 필름은, 칩 대향측의 배선층에 칩 전극을 직접 접속하고, 그 대향면끼리를 접착 테이프와 수지 밀봉으로 접착하여, 절연성 필름의 마더보드 대향측 실장용 외부 전극을 통해서 마더보드의 전극 범프에 전기 접속한다. 절연성 필름이 가요성을 높임으로써 전극 범프의 응력 완화를 얻고, 칩의 바깥 주변부를 수지 밀봉하여도 성형품은 거의 칩 사이즈로 된다.
또, 상기 제2 범프와 배선층을, 절연성 필름의 마더보드 대향측의 칩 사이즈보다도 큰 주변부에도 형성하는 예가 도시되고, 또 히트 싱크를 직접 부착할 수 있도록, 칩의 이면은 수지 밀봉되지 않은 예가 도시되어 있다. 그러나, 이것에서는 CSP 방식으로부터 벗어나 대형화되어 버린다는 문제가 있다.
또 공보(3)은, 상기 공보(2)의 칩 사이즈보다도 큰 영역에 칩 전극과 절연성 필름의 신호 전극 범프를 둘러싸도록 노이즈 차폐층과 접지 또는 전원 범프를 설치하여, 이 노이즈 차폐층과 접지 또는 전원 범프를 칩 전극의 접지 또는 전원 전극과 접속함으로써 노이즈 감소를 달성하고 있다. 그러나, 칩 사이즈보다도 큰 영역에 노이즈 차폐층을 설치하더라도 당연히 차폐 작용은 약하다고 하는 문제가 있다.
상기와 같이, 실장용 전극 범프를 BGA로 배열하여 소형화하면, 전극 범프의 응력 완화 외에도 몇가지 문제가 있다.
우선, 어레이 그리드 격자의 중앙 부근 전극 범프와 대응하는 칩 전극을 결합하는 배선 길이가 필연적으로 길게 된다. 또 핀수의 증가로 인해 전극 범프수가 증가하면, 피치(pitch)가 작게 되므로 배선이 가늘게 된다. 핀수의 증가와 소면적 실장을 양립시키기 위해서는, 배선 길이가 길고 동시에 가늘게 되며, 어떤 경우라도 노이즈가 발생하기 쉽게 된다고 하는 문제가 있었다.
다음으로, 휴대 전화나 퍼스널 컴퓨터용 뿐만 아니라 주파수가 수백 ㎒로부터 ㎓ 영역의 마이크로파 용도의 칩에서는, 외래 노이즈의 절감 뿐만 아니라, 신호용 전극 범프끼리의 크로스 토크(cross talk)도 억제할 필요가 있고, 실장이 고밀도로 될수록 문제가 된다.
또, 칩이 통상 사용되는 자연 환경 뿐만 아니라, α선이나 중성자선의 비래가 무시될 수 없는 우주 공간이나 인공 환경에서는, 칩의 일시적인 오동작의 원인이 되는 소프트 에러(soft error)를 방지할 필요가 높아지고, 실장이 고밀도로 될수록 큰 과제가 된다.
더우기, 고집적화가 진척될수록 칩 동작시의 발열을 효율적으로 외부에 발산할 필요도 높아지고, 실장이 고밀도/소형이 될수록 큰 과제가 된다.
본 발명은 상술한 것과 같은 과제를 해결하기 위한 것으로서, 제1 목적은 BGA/CSP 방식을 전제로 하여 전극 범프의 응력 완화를 얻음과 동시에 노이즈가 발생하기 어렵게 한 실장용 반도체 장치를 제공하고자 하는데 있다.
본 발명의 제2 목적은 BGA/CSP 방식을 전제로하여 전극 범프의 응력 완화를 도모하고, 노이즈가 발생하기 어렵게 함과 동시에 또 외부 신호와의 크로스 토크가 일어나기 어렵게 한 실장용 반도체 장치를 제공하고자 하는데 있다.
본 발명의 제3 목적은 BGA/CSP 방식을 전제로하여 전극 범프의 응력 완화를 도모하고, 노이즈가 발생하기 어려우며, 외부 신호와의 크로스 토크가 일어나기 어렵게 함과 동시에, 전극 범프끼리의 크로스 토크를 일어나기 어렵게 한 실장용 반도체 장치를 제공하는 데 있다.
본 발명의 제4 목적은 BGA/CSP 방식을 전제로하여 전극 범프의 응력 완화를 도모하고, 노이즈가 발생하기 어려우며, 외부 신호와의 크로스 토크가 일어나기 어렵고, 전극 범프끼리의 크로스 토크를 일어나기 어렵게 함과 동시에, 열발산 능력을 높인 실장용 반도체 장치를 제공하는 데 있다.
본 발명의 제5 목적은 BGA/CSP 방식을 전제로 하여 전극 범프의 응력 완화를 도모하고, 노이즈가 발생하기 어려우며, 외부 신호와의 크로스 토크가 일어나기 어렵고, 전극 범프끼리의 크로스 토크를 일어나기 어렵게 함과 동시에, 비래하는 중성자의 통과 저지 능력을 높게 한 실장용 반도체 장치를 제공하는 데 있다.
본 발명의 청구항 1에 따른 반도체 장치는, 주면에 회로 소자가 형성된 반도체 칩, 상기 반도체 칩을 마더보드에 실장하기 위한 상기 반도체와 거의 동일한 면적 사이즈를 가지는 절연성 기판, 상기 절연성 기판의 주면에 핀 그리드 어레이 (pin grid array) 구조로 배열된 신호용 전극, 상기 절연성 기판의 주면의 주변부에 배치되고 상기 신호용 전극을 포위하면서 접지 또는 전원 전위에 접속되어 상기 신호용 전극을 차폐하는 차폐용 전극, 상기 반도체 칩의 주면과 상기 절연성 기판의 이면의 적어도 주변부에 각각 접착되어 상기 반도체 칩에 생기는 응력을 완화하는 응력 완화막, 상기 반도체 칩의 주면과 상기 절연성 기판의 이면과의 극간에 기밀 밀봉된 수지 밀봉재, 및 상기 반도체 칩과 거의 동일한 면적 사이즈를 가지고 수지 밀봉된 상기 반도체 칩과 상기 응력 완화막과 상기 절연성 기판을 수납하는 수지 패키지를 구비하고, 상기 절연성 기판의 주면의 상기 신호용 전극과 상기 차폐용 전극을 상기 마더보드의 전극에 접속할 수 있도록 한 것을 특징으로 하는 것이다.
또 본 발명의 청구항 2에 따른 반도체 장치는 상기 응력 완화막은, 내부에 차폐층을 구비하고, 상기 차폐층에 접속하는 차폐층 전극을 통해 접지 또는 전원 전위와 접속되어 상기 반도체 칩 주면상의 칩 전극과 상기 절연성 기판의 내부 회로를 차폐하는 것을 특징으로 하는 것이다.
또 본 발명의 청구항 3항에 따른 반도체 장치는 상기 절연성 기판은, 이면에 캐리어 필름을 구비하고, 상기 캐리어 필름은 상기 칩 전극과 상기 신호용 전극 또는 상기 차폐용 전극과의 전기적 접속의 방법을 전환할 수 있는 내부 회로를 포함하는 것을 특징으로 하는 것이다.
또 본 발명에 따른 반도체 장치는 상기 절연성 기판이 내부에 차폐 부재를 구비하고, 상기 차폐 부재는 상기 절연성 기판의 주면에 핀 그리드 어레이형으로 배치된 상기 신호용 전극과 상기 차폐용 전극의 각각을 1개마다에 동축상으로 포위하는 것을 특징으로 하는 것이다.
또 본 발명에 따른 반도체 장치는 상기 절연성 기판이 상기 절연성 기판의 주면에 배치하는 상기 신호용 전극과 상기 차폐용 전극을 상기 절연성 기판의 주면으로부터 돌출하는 납땜 범프로 구성하는 것을 특징으로 하는 것이다.
또 본 발명에 따른 반도체 장치는, 상기 절연성 기판이 상기 절연성 기판의 주면에 배치하는 상기 신호용 전극과 상기 차폐용 전극을 상기 절연성 기판의 주면으로부터 돌출하지 않은 전극 패드로 구성하는 것을 특징으로 하는 것이다.
또 본 발명에 따른 반도체 장치는, 상기 수지 패키지가 히트 싱크를 구비하고 있는 것을 특징으로 하는 것이다.
또 본 발명에 따른 반도체 장치는, 상기 절연성 기판, 상기 캐리어 필름, 상기 밀봉재, 상기 패키지 및 상기 반도체 칩의 이면에 점착하는 필름의 적어도 1개를 중수소가 포함되어 있는 수지 재료로 구성하는 것을 특징으로 하는 것이다.
또 본 발명에 따른 반도체 장치는, 상기 반도체 칩의 적어도 주변부에 접착하는 상기 응력 완화막의 형상이, 외곽 장방형, 환상형, 또는 십자로형을 포함하는 것을 특징으로 하는 것이다.
도 1a 및 1b는 본 발명의 실시예 1에 따른 반도체 장치의 단면도와 하면도.
도 2a 및 2b는 본 발명의 실시예 1에 따른 반도체 장치의 구조와 공정을 설명하는 사시도.
도 3a 및 3b는 본 발명의 실시예 1에 따른 반도체 장치의 구조와 공정을 설명하는 사시도.
도 4a 및 4b는 본 발명의 실시예 2에 따른 반도체 장치의 단면도와 하면도.
도 5a 내지 5c는 본 발명의 실시예 2에 따른 반도체 장치의 차폐층을 포함하는 응력 완화막을도시하는 단면도와 하면도.
도 6a 및 6b는 본 발명의 실시예 3에 따른 반도체 장치의 평면도와 단면도.
도 7a 내지 7d는 본 발명의 실시예 3에 따른 통형 차폐층 어레이를 포함하는 절연성 기판의 형성 공정을 설명하는 단면도.
도 8a 내지 8d는 본 발명의 실시예 3에 따른 각형 납땜 전극의 형성 과정을 설명하는 단면도.
도 9는 본 발명의 실시예 4에 따른 반도체 장치의 단면도.
도 10a 및 10b는 본 발명의 실시예 4에 따른 반도체 장치의 중수소를 포함하는 수지 재료의 설명도.
도 11a 및 11b는 본 발명의 실시예 4에 따른 반도체 장치의 중수소를 포함하는 수지 재료에 따른 중성자 산란의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a, 1b, 1c : 반도체 장치
2 : 칩
4 : 차폐층
4a : 차폐층 전극
6 : 캐리어 필름
7f : 관통 홀 내부 리드
8 : 절연성 기판
9 : 신호용 납땜 범프
10 : 차폐용 납땜 범프
11 : 밀봉재
12 : 패키지
13 : 응력 완화막
90 : 마더보드
이하, 도면을 참조하여 본 발명의 실시예에 대해서 설명한다. 또한 도면중의 동일 부호는 각각 동일 또는 대응 부분을 나타낸다.
- 제1 실시예 -
도 1a는 본 발명에 실시예 1에 따른 실장용 반도체 장치를 도시한 도면이고,도 1a는 단면도, 도 1b는 그 하면도이다. 또한, 도 1a는 도 1b의 쇄선 A-A'로 절단한 단면도를 도시하고 있다.
또, 도 2a 및 2b는 본 반도체 장치를 설명하기 위한 사시도이고, 도 2a는 반도체 장치로부터 반도체 칩을 제외하고 본 사시도, 도 2b는 반도체 칩을 적층한 사시도이다. 또, 도 3a 및 3b는 반도체 장치를 설명하기 위해 상하를 역으로 한 경우의 사시도이고, 도 3a는 절연성 기판의 범프 형성 전의 사시도, 도 3b는 범프 형성 후의 사시도이다.
우선, 도 1a를 참조하여, 반도체 장치(1)과, 그 마더보드(90)에의 실장에 관해서 설명한다. 도 1a에 있어서, 2는 실리콘 기판으로 이루어지는 칩, 3은 열가소성 엘라스토머(elastomer) 수지로 이루어지는 응력 완화막, 6은 폴리이미드계 수지로 이루어지는 캐리어 필름, 8은 폴리이미드계 수지로 이루어지는 절연성 기판, 11은 밀봉재, 12는 패키지이고, 이들에 의해 반도체 장치(1)를 구성하고 있다.
또, 5a, 5b는 에폭시계 수지로 이루어지는 접착재, 5c는 부분 접착재, 5d는 캐리어 필름(6)과 절연성 기판(8)을 미리 접착하는 예비적 접착재이다. 또 2a는 칩(2)의 복수 칩 전극의 대표예, 7a는 캐리어 필름(6)의 필름 상부 전극, 7b는 캐리어 필름(6)의 필름 하부 전극, 7d는 절연성 기판(8)의 기판상 전극, 9는 절연성 기판(8) 주면의 신호용 납땜 범프, 10은 절연성 기판(8) 주면의 차폐용 땜납 범프이다.
또, 90a는 마더보드의 신호용 전극, 90b는 마더보드의 차폐용 전극이다.
도 1b는 반도체 장치(1)의 하면도이고, 절연성 기판(8)의 주면(8a)에는 복수의 납땜 범프(9 ,10)가 그리드 어레이 격자형으로 배열되고, 마더보드(90)에 대해서 외부 전극이 되어 있다. 또, 7e는 절연성 기판(8)의 내부에 매설된 복수의 내부 리드이고, 파선으로 도시되어 있다.
도 2a는 반도체 장치(1)로부터 반도체 칩(2)를 제거하여 본 사시도이다. 도 2a에 있어서, 응력 완화막(3)은 외곽에서 환상으로 형성되고, 그 외곽 부분으로부터 캐리어 필름(6)이 보이는 상태를 도시하고 있다. 5c는 캐리어 필름(6)의 상면에 부분적인 면적 크기를 가지고 막 두께가 캐리어 필름(6)과 거의 동일한 약 1㎜로 형성된 접착재이다(도면의 흑색 4각형 모양의 부분).
7a는 캐리어 필름(6)의 상면에 형성된 필름 상부 전극(회색 4각형 부분), 7b는 캐리어 필름(6)의 하면에 필름 상부 전극(7a)과는 다른 위치에 형성된 복수의 필름 하부 전극의 대표예를 도시한다(보이지 않으므로 파선으로 도시함). 또한, 7c는 필름 상부 전극(7a)과 필름 하부 전극(7b)간을 접속하도록 캐리어 필름(6) 내부에 형성된 복수의필름 내부 리드를 도시한다.
도 2b는 도 2a의 응력 완화막(3) 상에 접착제(5a)를 통해 반도체 칩(2)을 압착한 상태를 도시하고 있다.
도 1a 내지 도 2b에 도시한 것과 같이, 칩(2)은 복수의 칩 전극(2a)이 배치된 주면을 아래로 향하게 하여, 환상 또는 외곽 장방형의 응력 완화막(3) 상면에 도포된 접착재(5a)를 통해 압착에 의해 접착 고정된다.
응력 완화막(3)은 막 두께가 약 1㎜로서 칩(2)과 거의 동일 면적 사이즈를갖고, 칩(2)의 체적 팽창률(약 3.1×10-6/℃)에 대해, 이것과 같은 정도의 약 2.7×10-6/℃의 열가소성 엘라스토머 수지로 이루어지고, 상온에서는 고무 탄성을 나타내고 고온에서는 가소화하는 특성를 가지고 있으므로, 후술하는 실장 공정이나 사용 개시후의 열 사이클에 있어서 칩(2)에 가하는 열 응력을 거의 항상적으로 흡수할 수 있다.
또, 응력 완화막(3)은 외경이 칩(2)과 거의 동일한 사이즈의 외곽 장방형으로 접착면을 단위 면적당 응력 분포 밀도가 가장 큰 칩 바깥 둘레의 주변부에 대응시킴으로써, 높은 응력 분담이 가능함과 동시에, 도 2a의 선 X-X' 방향으로도 선 Y-Y' 방향으로도 칩(2)에 가해지는 응력을 균일하게 완화할 수 있다.
캐리어 필름(6)과 절연성 기판(8)은 어느 것이나 칩(2)과 거의 동일한 면적 사이즈를 가지고, 캐리어 필름(6)의 하면은 예비적 접착재(5d)에 의해 절연성 기판(8)의 상면에 미리 접착되어 있다.
캐리어 필름(6)은 막 두께가 약 1㎜이고, 절연성 기판(8)과 유사한 폴리이미드계 수지로 이루어진다.
도 2a에 도시한 것과 같이, 캐리어 필름(6) 상면에는, 접착재(5c)가 배치되고, 칩(2)을 압착하여 접착 고정한다. 또, 필름 상부 전극(7a)은 복수의 칩 전극(2a)에 각각 직접 접속된다.
캐리어 필름(6) 하면에는 필름 상부 전극(7a)과는 다른 위치에 복수의 필름 하부 전극(7b)을 설치하고, 또 캐리어 필름(6) 내부에는 필름 상부 전극(7a)과 필름 하부 전극(7b)간을 접속하는 복수의 필름 내부 리드(7c)를 매설한다.
칩(2)과 응력 완화막(3)의 상면과는, 접착재(5a)를 통해서 접착 고정되고, 응력 완화막(3)의 하면과 캐리어 필름(6)의 상면과는 접착재(5b)를 통해서 접착 고정된다. 또, 칩(2)과 캐리어 필름(6) 상면과는, 부분적 면적 사이즈의 접착재(5c)를 통해 압착 고정되고, 복수의 칩 전극(2a)은 복수의 필름 상부 전극(7a)과는 각각 직접 접속된다. 이들의 기계적 압착 또는 접착, 및 전기적 접속은 일괄하여 동시에 행할 수 있다.
다음으로, 도 1a 내지 2a를 참조하여, 칩 전극(2a)으로부터 절연성 기판(8)까지의 전기적 접속을 통합하여 설명한다. 우선 칩(2)의 하면에 형성된 복수의 전극 범프가 칩 전극(2a)이 되어 캐리어 필름(6) 상면의 필름 상부 전극(7a)에 직접 접속되고, 캐리어 필름(6)의 내부 매설 내부 리드(7c)를 경유하여, 캐리어 필름(6) 하면의 필름 하부 전극(7b)에 접속한다.
필름 하부 전극(7b)으로부터, 절연성 기판(8) 상면의 복수의 기판상 전극(7d)을 경유하고, 절연성 기판(8)의 내부에 매설된 복수의 내부 리드(7e)를 경유하여 절연성 기판(8)의 주면에 배치하는 신호용 납땜 범프(9) 및 차폐용 납땜 범프(10)에 접속한다.
도 3a는 도 2b의 반도체 장치(1)를 상하 역으로 한 경우의 상면 사시도이다. 도 3a 및 3b를 참조하여, 마더보드(90)에 대한 반도체 장치(1)의 외부 전극이 되는 신호용 납땜 범프(9)와 차폐용 납땜 범프(10)의 형성법과 전기 접속을 설명한다. 이미 접착 조립과 내부 배선을 종료한 반도체 장치(1)에는, 납땜 범프(9)와 납땜범프(10)을 형성하기 위한 반구형의 복수 구멍(51)이 그리드 어레이 격자형으로 배치되어 있다. 반구형의 구멍(51)에, 예를 들면 Pb-Sn으로 이루어지는 납땜 와이어를 이용하여 와이어 본딩 방법을 통해 구형 납땜으로 형성하고, 구형 납땜을 반구형의 구멍(51) 상에 접합 후, 납땜 범프(9, 10)만을 남겨 와이어를 절단한다.
절연성 기판(8)의 내부 리드(7e)는 이미 반구형의 구멍(51)의 표면에 도달되고, 납땜 범프(9, 10)를 형성하면 내부 리드(7e)로부터 상술한 전기적 접속 루트를 경유하여 복수의 칩 전극(2a)의 각각에 접속한다. 절연성 기판(8)의 내부 리드(7e)와 캐리어 필름(6)의 내부 리드(7c)의 배치 방법에 따라서, 마더보드(90)으로부터의 각종 요구에 적응할 수 있도록 칩 전극(2a)과 신호용 납땜 범프(9)의 접속 전환이 가능하다.
도 3b에 흰원으로 표시한 신호용 납땜 범프(9)는 절연성 기판(8)의 비교적 중앙 영역에 배열한다. 다른 쪽의, 사선 해칭으로 표시한 차폐용 납땜 범프(10)는 복수의 신호용 납땜(9) 그룹의 전체 주위를 포위하도록 절연성 기판(8)의 주변 영역에 배열한다. 즉 칩(2)의 주변부에 대응하는 영역, 다시 환언하면, 응력 완화막(3)의 외곽 장방형의 접착면이 접착되어 있는 단위 면적당 응력 분포 밀도 중 가장 큰 칩 바깥 주변의 주변부에 대응하는 영역에 배치함으로써, 차폐용 납땜 범프(10)의 응력 분담을 무겁게 함과 동시에, 신호용 납땜 범프(9)의 응력 분담을 가볍게 한다.
도 1a로 돌아가서, 전기 접속이 종료한 반도체 장치(1)를 밀봉용 금형에 넣어서, 에폭시 수지로 이루어지는 밀봉재(11)을 주입하여 성형한다. 밀봉재(11)는칩(2)의 하면과 응력 완화막(3)의 상면, 즉 응력 완화막(3)의 외곽 부분(도 2a 참조)등 적층 조립의 구성 부재간의 극간을 접착 고정함과 동시에, 기밀 밀봉함으로써 칩(2)을 외부 환경으로부터 차단한다. 그리고 밀봉재(11)로 고정된 반도체 장치(1)를 에폭시 수지의 패키지(12)로 덮음으로써, 패키지(12)의 사이즈가 칩(2)의 사이즈와 거의 동일하면서, 칩(2)과 납땜 범프(9, 10)와의 사이에 응력 완화막(3)으로 이루어지는 응력 완화 수단을 구비한 것을 특징으로 하는 반도체 장치(1)가 완성된다.
마지막으로, 신호용 납땜 범프(9)는 칩(2)과 마더보드(90)간의 신호를 입출력하는 반도체 장치(1)의 외부 전극이고, 마더보드(90)의 신호용 전극(90a)에 납땜 부착하여 접속하고, 또 차폐용 납땜 범프(10)를 마더보드(90)의 접지 전위의 차폐용 전극(90b)에 납땜 부착하여 접속함으로써, 반도체 장치(1)의 마더 보드(90)에의 실장이 종료한다.
여기에서, 복수의 납땜 범프(9, 10)를 마더보드(90)의 복수 전극(90a, 90b)에 납땜 부착함으로써 기계적으로 고정하기 때문에, 절연성 기판(8)에 가해진 응력을 마더보드(90)에 분산하는 작용이 있다. 특히 응력 분포 밀도가 가장 큰 칩(2)의 주변부에 대응하는 위치에 복수의 차폐용 납땜 범프(10)를 설치했으므로, 신호용 납땜 범프(9)의 1개당 분담 응력이 대폭 감소하고, 따라서 마더보드(90)로부터의 굴곡 하중이나 온도 사이클에 대한 접속 신뢰성도 향상한다.
또, 접지 전위의 차폐용 납땜 범프(10)에 의해 주위가 둘러싸여진 신호용 범프(9)는, 칩(2)과 마더보드(90) 이외의 외부 신호와는 차폐용 납땜 범프(10)를 통해서 전기적으로 차폐되게 된다. 따라서 외부로부터 들어오는 노이즈가 작아서, 외부 신호와 신호용 납땜 범프(9)와의 크로스 토크를 방지한 CSP 패키지의 장치(1)를 실현할 수 있다.
다음으로 실시예 1의 변형예에 관해서 설명한다.
(1) 이상, 응력 완화막(3)의 형상은 외곽 장방형을 이용하는 경우를 기술했지만, 이것은 하나의 예에 지나지 않고, 단위 면적당 응력 밀도 분포가 최대가 되는 칩(2)의 주변 부분과의 접착 면적을 크게 할 수 있는 환상형을 이용하는 한, 4각형∼8각형 이상의 다각형 또는 타원형으로 해도 가능하다.
(2) 또 칩(2) 주변 부분과의 접착 면적이 소정치보다도 넓혀 대칭 형상이면, 응력 완화막(3)을 비환상형으로 해도 좋다. 예를 들면, 칩(2)과 동일한 외경 사이즈의 십자로형이나 X자로형, 또는 칩(2)의 4개의 모서리 또는 4개의 변에 대해서 대칭 형상으로 해도 가능하다. 이 경우는, 예를 들면 십자로형으로부터 벗어난 위치에 칩 전극(2a)을 배열하므로, 비환상형의 응력 완화막(3)과 칩(2)과의 극간에 밀봉재(11)의 유입 컨덕턴스가 크게 되어 밀봉 접착 신뢰성이 높은 반도체 장치(1)를 구성할 수 있다.
(3) 납땜 범프의 형성 방법은 납땜 와이어 본딩법의 경우를 기술했지만, 이것에 한정되지 않고 실시예 3에서 후술하는 전해 도금법으로 형성해도 좋다.
(4) 또 절연성 기판(8)의 주변 부분에 대응하는 납땜 범프를 전부 차폐용 납땜 범프(10)으로서 설명했지만, 이것에 한정되지 않고, 복수의 신호용 납땜 범프(9)의 주위를 포위하는 복수의 차폐용 납땜 범프(10)를 배치해도 좋다. 환언하면, 예를 들면, 칩 전극(2a)이 "전(田)자형"의 4블럭으로 형성되고, 응력 완화막(3)이 십자로형으로 형성되며, 마찬가지로 납땜 범프도 4블럭으로 형성된 경우는, 블럭마다에 신호용 납땜 범프(9)를 차폐용 납땜 범프(10)가 포위하는 배열 패턴으로해도 좋다.
(5) 그리고, 접지 전위에 접속하는 차폐용 납땜 범프(10) 대신에, 적용 회로상의 필요성에 따라서, 전원 전위에 접속하는 차폐용 납땜 범프를 설치해도 좋다.
이상과 같이, 본 발명의 실시예 1에 따른 반도체 장치(1)는, 칩(2)과 거의 동일한 면적 사이즈를 구비하는 절연성 기판(8)의 이면(8b; 도 1a에서 상면)에 캐리어 필름(6)을 미리 접착해 두고, 캐리어 필름(6) 상면의 부분적 면적 사이즈의 접착재(5c)와, 적어도 칩(2)과 절연성 기판(8)의 주변부에 접착하는 응력 완화막(3) 양면의 접착재(5a, 5b)를 통해서, 칩(2)과 응력 완화막(3)과 절연성 기판(8)을 압착하는 것과 동시에, 칩 전극(2a)과 필름 상부 전극(7a)도 직접 접착하여 적층 조립한다.
그 후, 절연성 기판의 주면(8a)에 그리드 어레이 격자형으로, 칩(2)과 마더보드(90)에 대해서 신호를 입출력하는 복수의 신호용 납땜 범프(9)를 배열하고, 그 주위를 포위함과 동시에, 접지 또는 전원 전위와 접속하여 복수의 신호용 납땜 범프(9)를 차폐하는 복수의 차폐용 납땜 범프(10)를 적어도 절연성 기판의 주면(8a)의 주변부 영역에 배치한다. 그 후, 밀봉재(11)로 기밀 밀봉하고, 거의 칩 사이즈의 패키지(12)에 수납하는 것을 특징으로 한 것이다.
- 실시예 2 -
도 4a는 본 발명의 실시예 2에 따른 실장용 반도체 장치를 도시하는 단면도, 도 4b는 본 반도체 장치의 하면도를 도시한다. 또 도 5a는 차폐층을 포함하는 응력 완화막의 평면도, 도 5b 및 도 5c는 그 단면도이다. 또 실시예 1에 있어서 도 1a 내지 도 3b와 동일 또는 대응 부분의 부호는 설명을 생략하고, 실시예 2에 따른 관련 부분만 설명한다.
도 4a를 참조하여 반도체 장치(1a)의 적층 구조를 설명한다. 도 4가 상술한 실시예 1과 다른 제1 점은, 내부에 차폐층(4)과 차폐층 전극(4a)을 매설한 복합막으로 이루어지는 응력 완화막(13)을 칩(2)과 캐리어 필름(6)에 접착한 것이다.
이하, 차폐층(4)을 포함하는 복합 응력 완화막(13)의 구조를 설명한다. 도 5b는 도 5a의 평면도의 쇄선 B-B'의 단면도를, 도 5c는 쇄선 C-C'의 단면도를 도시한다. 차폐층(4)은 도전성의 도전막, 예를 들면 알루미늄, 동, 금 등을 0.1 내지 0.5㎜의 막 두께로 하여, 열가소성 엘라스토머 수지로 이루어지는 응력 완화막(3)으로부터 노출하지 않도록 내부에 매립되어 있다. 또 차폐층(4)과 동일한 도전막으로 이루어지는 차폐층 전극(4a)은, 예를 들면 도 5c에서는 4개가 형성되고, 각각은 응력 완화막(3)의 4개 모서리에서 차폐층(4)과 접속하고, 후술하는 필름 상부 전극(7a)을 통해서 접지 전위에 접속한 차폐용 납땜 범프(10)에 전기적으로 접속하고 있다.
여기에서, 차폐층(4)을 포함하는 복수의 응력 완화막(13)을 상술한 도 2a의 공정에서 이용하면, 차폐층(4)이 도시하지 않은 칩 전극(2a)과 캐리어 필름(6)의 필름 내부 리드(7c)와 절연성 기판(8)의 도시하지 않은 내부 리드(7e)의 전체 주위를 지근 거리로부터 포위하도록 배치한 것이므로, 응력 완화막(13)은 응력 완화막(3)과 동일한 면적이면서 우수한 노이즈 억제 능력을 가지고 있다.
도 4b에 도시한 것과 같이, 반도체 장치(1a)의 특징의 제2 점은, 절연성 기판(8)의 주면(8a)에 신호용 납땜 범프(9)와 차폐용 납땜 범프(10)를 상호 배치하여, 신호용 납땜 범프(9)의 각각의 주위를 4개의 차폐용 납땜 범프(10)가 포위하도록 배열하고 있는 것이다. 또, 도 4a에 도시한 것과 같이, 절연성 기판(8)의 4개의 모서리에 배치된 4개의 차폐용 납땜 범프(10)는, 절연성 기판(8)의 관통홀 내부 리드(7f)를 통해서 4개의 모서리에 배치된 4개의 차폐층 전극(4a)에 접속하고 있다.
실시예 1에 따른 반도체 장치(1)에서는 외부 신호와 신호용 납땜 범프(9)와의 크로스 토크를 방지할 수 있지만, 이것에 더해서 실시예 2에 따른 반도체 장치(1a)에서는 또한, 신호용 납땜 범프(9)를 포위하는 4개의 차폐용 납땜 범프(10)의 각각과 차폐층(4)과 동전위의 차폐용 납땜 범프(10)를, 접지 전위의 칩 전극(2a) 또는 접지 전위의 내부 리드(7e) 등에 접속하는 것에 의해, 신호용 납땜 범프(9)끼리의 크로스 토크도 방지할 수 있다.
또, 차폐층(4)과 동전위의 차폐용 납땜 범프(10)를 마더보드(90)의 전위(90a)를 통해서 접지 전위에 접속해도, 신호용 납땜 범프(9)를 전기적으로 차폐하여 신호용 납땜 범프(9)끼리의 크로스 토크를 방지할 수 있다.
다음으로 실시예 2의 변형예에 관해서 설명한다.
(1) 차폐층(4)의 형상은, 외곽 장방형의 평판을 이용하는 경우를 기술했지만, 이것은 하나의 사례에 지나지 않고, 예를 들면 복수의 외곽 구멍을 그리드 어레이 격자형으로 배열한 평판으로 해도 좋다. 이 경우는 신호용 납땜 범프(9)끼리의 크로스 토크를 더 효과적으로 방지할 수 있다.
(2) 차폐층 전극(4a)은, 응력 완화막(13)의 4개 모서리에 각 1개를 배치했지만 이것에 한정되지 않고, 예를 들면 차폐층(4)의 전체 주변과 접하는 얇은 통형, 즉 차폐층(4)과 차폐층 전극(4a)을 연속층으로 한 외곽 장방형 시트와 같이 구성해도 좋다.
(3) 차폐층(4)과 차폐층 전극(4a)은 금속막인 경우를 기술했지만, 도전성 수지막이어도 좋고, 이 경우는 열가소성 엘라스토머 수지로 이루어지는 응력 완화막(3)과의 체적 팽창률이 근사하므로, 응력 완화막(3) 본래의 기능이 손상되는 것이 없다.
(4) 신호용 납땜 범프(9)의 각각의 주위를 4개의 차폐용 납땜 범프(10)가 둘러싸도록 배치했지만, 이것에 한정되지 않고, 예를 들면 상보 신호가 입출력하는 상호 인접하는 2개의 신호용 납땜 범프(9)를, 6개의 차폐용 납땜 범프(10)가 둘러싸도록 배치한 것도 가능하다. 이 경우 절연성 기판(8)은 동일한 면적이면서 신호용 납땜 범프(9)를 도 4보다도 많이 배치할 수 있다.
(5) 차폐용 납땜 범프(10)를 접지 전위에 접속하는 경우를 기술했지만, 이것만으로 한정되지 않고, 전원 전위에 접속하는 적어도 1개의 차폐용 납땜 범프(10)를 포함하고 있어도 좋다.
이상과 같이, 본 발명의 실시예 2에 따른 반도체 장치(1a)는, 내부에차폐층(4)과 차폐층 전극(4a)을 매설한 복합막으로 이루어지는 응력 완화막(13)을 칩(2)과 캐리어 필름(6)에 접착하고, 칩 전극(2a)과 필름 내부 리드(7c)와 절연성 기판(8)의 내부 리드(7e)의 전체 주위를 지근 거리로부터 포위하도록 배치했으므로, 응력 완화막(13)은 응력 완화막(3)과 동일한 면적이면서 우수한 노이즈 억제 능력을 가지고 있다.
또, 외부 신호와 신호용 납땜 범프(9)와의 크로스 토크를 방지할 뿐만 아니라, 신호용 납땜 범프(9)를 포위하는 복수의 차폐용 납땜 범프(10)의 각각과 차폐층(4)과 동일 전위의 차폐용 납땜 범프(10)을, 접지 전위의 칩 전극(2a) 또는 접지 전위의 내부 리드(7e) 또는 마더보드(90)의 전극(90a) 등에 접속함으로써, 신호용 납땜 범프(9)가 접지 전위의 차폐용 납땜 범프(10)를 통해서 차폐되고, 신호용 납땜 범프(9)끼리의 크로스 토크도 방지하는 것을 특징으로 한 것이다.
- 실시예 3 -
도 6a 및 6b는 본 발명의 실시예 3에 따른 실장용 반도체 장치의 단면도와 하면도, 도 7a 내지 7d는 통형 차폐층 어레이를 포함하는 절연성 기판의 형성 공정을 설명하는 단면도, 또 도 8a 내지 8d는 각형 납땜 전극을 포함하는 절연성 기판의 형성 공정을 설명하는 단면도이다. 또 상술한 도 1a 내지 도 5c와 동일 또는 대응 부분의 부호는 설명을 생략하고, 실시예 3에 따른 관련 부분만 설명한다.
도 6a 및 6b를 참조하여, 반도체 장치(1b)가 상술한 실시예 1, 2와 대비하여 다른 제1 점은, 절연성 기판(18)의 내부에 차폐층 어레이(14)를 포함하는 것이고, 차폐층 어레이(14)를 포함하는 절연성 기판(18)의 형성 공정을 도 7a 내지 도 8d에도시한다.
제2 점은, 절연성 기판의 주면(18a)에, 반도체 장치(1b)의 외부 전극이 되는 신호용 각형 전극(19)을 그리드 어레이 격자형으로, 동시에 신호용 각형 전극(19)이 절연성 기판(18)의 주면(18a)로부터 돌출하지 않도록 구성한 것이다. 신호용과 차폐용의 각형 전극(19, 20)의 형성 공정을 도 8a 내지 8d에 도시한다.
제3 점은, 절연성 기판(18) 내부에, 각형의 신호용 전극(19) 1개 마다에, 각각의 전체 주변을 동축상으로 포위하도록 통형 차폐층을 형성하고, 이 통형 차폐층 어레이(14)를 매트릭스형으로 매설한 것이고, 통형 차폐층 어레이(14)의 형성 공정을 도 7a 내지 7d에 도시한다.
제4 점은, 통형 차폐층 어레이(14)의 일단은 캐리어 필름(6)의 필름 내부 리드(7c)에 전기적으로 접속하고, 한편, 접지 전위에 접속한 차폐용 전극(20)은 절연성 기판(18)의 기판 관통홀(63)의 내부 리드(7f)를 통해서 필름 내부 리드(7c)에 전기적으로 접속하고, 그리고 필름 내부 리드(7c)는 필름 상부 전극을 통해서 칩 전극(2a)에 접속하고 있는 것이다. 또 도 6b에 있어서 차폐용 전극(20)은 하면도의 4개 모서리 중 각 1개만에, 그 이외의 전부는 신호용 전극(19)이 배열되어 있다.
그리고, 제5 점은, 히트 싱크 부착 패키지(23)를 이용하는 것이다.
다음으로, 도 7a 내지 7d를 참조하여, 통형 차폐층 어레이(14)를 포함하는 절연성 기판(18)의 형성 공정을 설명한다. 도 7a는 주형(鑄型)에 폴리이미드 수지를 주입하여 형성된 절연성 기판(18)의 성형체(60)의 단면도이고, 도면에서 통형구멍(61)은 오목부 폭 약 1㎜의 4각형 오목부이고, 이 오목부 폭이 통형의 차폐층 어레이(14)의 막 두께가 된다. 통형의 차폐층 어레이(14)의 도전 재료(14a)는 상술한 응력 완화막(13)내의 차폐층(4)과 동일하여 좋지만, 여기에서는 예를 들면 금을 b도와 같이 증착했다. 그 후, 성형체(60)의 양면에 부착한 금을, 폴리이미드 수지를 스토퍼로서 화학적 기계 연마(Chemical Mechanical Polishing)로 제거하고, 성형체(60)에 매설된 c도와 같이 통형의 차폐층 어레이(14)를 형성한다.
다음으로 도 7c, 7d 및 도 8a 내지 8d를 참조하여, 신호용과 차폐용의 각형 전극(19, 20)을 포함하는 절연성 기판(18)의 형성 공정을 설명한다.
통형의 차폐층 어레이(14)를 형성한 후, 도 7c의 상하를 거꾸로하여, 패턴닝된 마스크(64)를 이용하여 성형체(60)를 에칭하면 도 7d와 같이 각형 전극용 각형 개구(62)와, 각형 개구(62)의 저부의 기판을 관통하는 관통홀(63)이 형성된다.
도 8a를 참조하여, 각형 전극용 각형 개구(62)와 기판 관통홀(63)이 형성된 도 7d의 절연성 기판(18)과, 캐리어 필름(6)과, 응력 완화막(3)과, 칩(2)을 상술한 실시예 1(도 3)과는 다른 방법으로 조립할 수 있다.
도 8b를 참조하여, 다음으로 각형 전극용 납땜 재료, 예를 들면 Pb-Sn으로 이루어지는 납땜을 전해 도금법에 의해 각형 개구(62)에 매립하고, 절연성 기판(18)보다도 돌출하는 상태로 한다. 이 때, 통형 차폐층 어레이(14)는 표면에 노출되지 않으므로 신호용 각형 전극(19)과 통형 차폐층 어레이(14)가 단락될 염려가 없다.
도 8c에서는 연마반(65)을 이용하여 각형 전극(19)과 절연성 기판(18)을 균일하게 연마한다. 연마 공정에서는 절연성 기판(18)을 지나치게 연마하여, 통형 차폐층 어레이(14)가 노출하지 않도록 주의하면서, 도 8d에 도시하는 절연성 기판(18)의 매립량, 즉 잔존판 두께(66)는 최저에서도 1㎛이상이 되도록 조정하고, 동시에 각형 전극(19)의 납땜 금속이 절연성 기판(18)의 주면(18a)으로부터 돌출하지 않은 상태로 연마를 종료한다. 즉 전극은, 돌출하는 범프가 아니라, 돌출하지 않은 패드에 마무리한다.
신호용 각형 납땜 범프(19)와 절연성 기판(18)을 균일하게 연마한 후, 도 6a에 도시한 것과 같이 에폭시 수지의 밀봉재(11)를 주입하고 가열 성형 금형으로 몰드하고, 마지막으로 히트 싱크를 구비한 패키지(23)를 장착하면 도 6의 반도체 장치(1b)가 완성된다.
그리고, 신호용 각형 전극(19)을 1개 마다에 동축상으로 차폐하는 차폐층 어레이(14)를 접지 전위에 접속한 차폐용 전극(20)에 접속하고, 칩 전극(2a) 또는 마더보드(90)의 전극(90a)을 통해 접지 전위에 접속해도, 신호용 각형 전극(19)끼리의 크로스 토크를 방지할 수 있는 것은, 상술한 반도체 장치(1a)와 동일하다.
다음으로 실시예 3의 변형예에 관해서 설명한다.
(1) 도 3b에서 이용한 응력 완화막(3) 대신에, 차폐층을 포함하는 응력 완화막(13)을 이용하면 또한 신호용 전극(19) 상호간의 크로스 토크를 억제할 수 있다.
(2) 통형의 차폐층 어레이(14)를 4각형의 오목부로 형성했지만, 예를 들면 6각형 또는 8각형의 오목부 또는 원통형의 오목부를 이용해도 좋고, 이 경우는 그림자부가 되는 예각이 없으므로 전해 도금법에 있어서는 도금막의 균일성이 향상한다.
(3) 외부 전극이 되는 신호용 각형 전극(19)을 절연성 기판(18)의 주면(18a)으로부터 돌출하지 않도록 구성하는 경우를 기술했지만, 마더보드(90)의 전극(90a)과의 조합상의 필요성에 적응시키는 경우에는, 상술한 신호용 납땜 범프(9)를 이용해도 좋다.
(4) 또 신호용 각형 전극(19) 대신에, 각형 개구(62)에 대신하는 저부가 반구인 원주 구멍 속에 상술한 도 3b의 납땜 와이어를 이용하여 와이어 본딩 방법으로 구형 납땜 범프를 매립한 후, 연마 형성하여 신호용 원주 전극으로 해도 좋다.
(5) 히트 싱크를 구비한 패키지(23; 도 6)는 칩 사이즈보다도 크게 되므로, 패키지의 소형화를 우선하는 경우는, 도 6a의 좌우 핀을 제하여도 좋다.
이상과 같이, 본 발명의 실시예 3에 따른 반도체 장치(1b)는, 면적 이용율이 높은 각형 외부 전극(19, 20)과, 칩(20)의 발생열을 효율적으로 발산하는 히트 싱크 부착 패키지(23)를 구비하고 있으므로, 상술한 반도체 장치(1, 1a)보다도 더 고밀도/소형화에 적합함과 동시에, 또, 차폐층 어레이(14)를 포함하는 절연성 기판(18)을 구비하고, 신호용 각형 전극(19)을 1개 마다 통형 차폐층(14)에서 동축상으로 차폐하며, 더구나 절연성 기판의 주면(18a)으로부터 돌출하지 않은 전극 패드 구성으로 했으므로, 30㎓의 마이크로파 영역에 있어서도 칩 사이즈를 유지하면서 신호용 전극(19)끼리의 크로스 토크를 확실히 억제할 수 있는 것을 특징으로 한 것이다.
- 실시예 4 -
도 9는 본 발명의 실시예 4에 따른 실장용 반도체 장치(1c)의 단면도, 도 10a 및 10b는 중수소를 포함하는 수지 재료의 설명도, 또 도 11a 내지 11b는 중수소를 포함하는 수지 재료에 의한 중성자 산란에 대한 설명도이다. 또 상술한 도 1a 내지 도 8d와 동일 또는 대응 부분의 부호는 설명을 생략하고, 실시예 4에 따른 관련 부분만 설명한다.
반도체 장치의 제조 공정이나 재료로 자주 사용되는 통상 질량수가 11인 붕소 B11 중에, 그 동위체로서 질량수가 10인 B10을 포함하는 경우는, 예를 들면 붕소 실리게이트 유리(BPSG) 등에 중성자선이 비래하면, 중성자선이 B10과 반응하여 α선을 발생시키고, 발생한 α선이 칩(2)의 실리콘 기판에 들어가서, 다량의 전하를 발생시키므로 소프트 에러를 일으키는 것은 주지의 사실이다.
이때, BPSG 등을 전혀 사용하고 있지 않아도, 예를 들면, 칩(2)을 중성자선이 포함된 우주선(cosmic ray)이 통과하면, 실리콘 기판상에서 전자·정공쌍이 발생하고, 이들 전하는 실리콘 기판상의 전계나 전위를 크게 변화시키므로, 칩(2)의 일시적인 오동작의 원인이 된다.
실시예 4의 반도체 장치(1c)는, 중성자선의 비래를 무시할 수 없는 우주 공간이나 인공 환경에서 사용하는 경우에도, 중성자선의 통과를 저지할 수 있는 반도체 장치를 제공하고자 하는 것이다.
반도체 장치(1c)의 단면도, 도 9에 있어서 상술한 실시예 1 내지 3과 대조하여 다른 제1 점은, 절연성 기판(38)과 캐리어 필름(36)의 한쪽 또는 양쪽을 중수소를 포함하는 폴리이미드계 수지(32)로 형성하고 있는 것이다. 제2 점은 수지 밀봉재(31)와 수지 패키지(32)의 한쪽 또는 양쪽을 중수소를 포함하는 에폭시 수지로 형성하고 있는 점이다. 제3 점은 칩(2)의 이면(2c)에 중수소를 포함하는 폴리이미드계 수지 필름(35)을 점착하고 있는 것이다. 상기 제1 내지 제3 점은 전체를 조합시켜 실시해도 좋고, 또는 상기 어느것 하나만 실시하는 것도 가능하다. 또, 그외의 구성에 관해서는 상술한 실시예 1 내지 3과 동일하다.
다음으로 도 10a 및 10b를 참조하여, 실시예 4에 따른 도 9의 반도체 장치(1c)에 이용한 중수소를 포함하는 수지 재료를 설명한다. 도 10a는 절연성 기판(8)과 캐리어 필름(6) 폴리이미드 수지에 포함되어 있는 알킬기에 C2H5를 이용하는 대신에, 수소 H를 중수소 D로 치환한 C2D5를 이용하는 화학 구조식을 도시하고 있다. 또 도 10b는, 밀봉재(11)와 패키지(12)의 에폭시 수지에 포함되어 있는 비스페놀 A 중의 CH3를 이용하는 대신에, 수소 H를 중수소 D로 치환한 CD3을 이용하는 화학 구조식을 도시하고 있다.
이와 같이, 폴리이미드 수지나 에폭시 수지 뿐만 아니라 일반적인 수지는 수소 원자를 많이 포함하고 있으므로, 이 수소 원자 H를 그 동위체인 중수소 D로 대체해도, 화학적 성질은 완전히 동일하고, 양자와도 완전히 동일한 화학 반응을 한다. 발명자는 이점에 착안하여, 중수소를 포함한 폴리이미트 수지나 에폭시 수지를 종래와 거의 동일한 제조법을 이용하여 생성할 수 있는 것을 확인했다.
다음으로 도 11a 및 11b를 참조하여, 실시예 4에 따른 도 9의 반도체 장치(1c)에 이용한 중수소를 포함하는 수지 재료에 따른 중성자 산란의 동작을 설명한다. 중성자는 산란 과정을 통해서 감속되고, 산란 단면적이 크고 흡수 단면적이 매우 작은 중수소는 우수한 중성자 감속재이다. 중수소 내를 주행하는 중성자의 산란 단면적은 도 11b에 도시한 것과 같이, 중성자의 에너지가 작게 되면 급증한다. 도 11a는 이 관계를 기초로 계산한 중수소의 중성자 차폐 능력의 시뮬레이션 결과를 도시하고 있다.
이상과 같이, 본 발명의 실시예 4에 따른 반도체 장치(1c)는, 절연성 기판(38)과 캐리어 필름(36)과 수지 밀봉재(31)와 수지 패키지(32)와, 그리고 칩 이면에 점착한 수지 필름(35)의 어느 1개 이상을, 중성자선의 통과를 저지하는 중수소를 포함하는 폴리이미드 수지나 에폭시 수지로 구성한 것을 특징으로 한 것이다.
본 발명은 이상 설명한 것과 같이 구성되어 있으므로, 이하에 설명하는 것과 같은 효과를 가지고 있다.
청구항 1의 발명에 의하면, 응력 분포 밀도가 가장 높은 칩의 주변부에 응력 완화막을 접착했으므로 칩이 분담하는 응력이 경감되고, 또 응력 분포 밀도가 가장 높은 절연성 기판의 주변부에 차폐용 전극을 배치했으므로 응력 분포 밀도가 낮은 절연성 기판의 중앙부에 배치한 신호용 전극이 분담하는 응력이 경감되는 결과, 마더보드 전극과의 접속 신뢰성을 대폭 향상할 수 있는 효과를 얻을 수 있다.
청구항 2의 발명에 의하면, 응력 완화막에 매설된 차폐층이 지근 거리로부터 칩 전극을 차폐함과 동시에 차폐용 전극이 신호용 전극을 차폐하고 있으므로, 노이즈를 저감하고 신호용 전극과 외부 신호와의 크로스 토크를 방지할 수 있는 효과를 얻을 수 있다.
청구항 3의 발명에 의하면, 내부 회로를 전환하는 것에 의해 마더보드 측과 칩측과 쌍방으로부터의 요구에 맞는 상호 접속을 실현할 수 있는 효과를 얻을 수 있다.
신호용 전극도 차폐용 전극도 각각 1개 마다에 동축상으로 차폐되므로, 외부 신호와의 크로스 토크 뿐만 아니라 신호용 전극의 상호 크로스 토크도 방지할 수 있는 효과를 얻을 수 있다. 특히, 각형의 신호용 전극과 차폐용 전극을 4각 통형 차폐층 어레이로 1개마다에 동축상으로 차폐하는 구조는 면적 이용률이 높고 칩 및 패키지를 소형화할 수 있는 효과를 얻을 수 있다.
외부 전극은 절연성 기판의 주면으로부터 돌출하는 납땜 범프가 되므로 범용성이 높고, 마더보드로의 접속이 용이하게 되는 효과를 얻을 수 있다.
외부 전극은 절연성 기판의 주면으로부터 돌출하지 않은 전극 패드가 되므로 신호 전송의 신뢰성이 높고, 신호용 전극의 상호 크로스 토크를 강하게 억제할 수 있는 효과를 얻을 수 있다.
동일한 면적 사이즈의 패키지이면서 칩의 발생열을 효율적으로 발산할 수 있으므로, 장기간 동작에 대한 신뢰성을 높게 할 수 있는 효과를 얻을 수 있다.
중성자가 비래하는 환경에서 사용가능하게 됨과 동시에, 중성자의 통과를 저지한 소프트 에러를 방지할 수 있는 효과를 얻을 수 있다.
외곽 장방형과 환상형의 응력 완화막은 차폐층을 매설할 수 있으므로 크로스토크를 억제할 수 있음과 동시에, 십자로형 응력 완화막은 칩과 응력 완화막과의 극간에의 수지 밀봉재의 흐름을 좋게 하므로 밀봉의 신뢰성을 높게 할 수 있는 효과를 얻을 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    주면에 회로 소자가 형성된 반도체 칩;
    상기 반도체 칩을 마더보드에 실장하기 위한 상기 반도체와 거의 동일한 면적 사이즈를 가지는 절연성 기판;
    상기 절연성 기판의 주면에 핀 그리드 어레이(pin grid array) 구조로 배열된 신호용 전극;
    상기 절연성 기판의 주면의 주변부에 배치되고 상기 신호용 전극을 포위하면서 접지 또는 전원 전위에 접속되어 상기 신호용 전극을 차폐하는 차폐용 전극;
    상기 반도체 칩의 주면과 상기 절연성 기판의 이면의 적어도 주변부에 각각 접착되어 상기 반도체 칩에 생기는 응력을 완화하는 응력 완화막;
    상기 반도체 칩의 주면과 상기 절연성 기판의 이면과의 극간에 기밀 밀봉된 수지 밀봉재; 및
    상기 반도체 칩과 거의 동일한 면적 사이즈를 가지고 수지 밀봉된 상기 반도체 칩과 상기 응력 완화막과 상기 절연성 기판을 수납하는 수지 패키지
    를 구비하고,
    상기 절연성 기판의 주면의 상기 신호용 전극과 상기 차폐용 전극을 상기 마더보드의 전극에 접속할 수 있도록 한
    것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 응력 완화막은, 내부에 차폐층을 구비하고, 상기 차폐층에 접속하는 차폐층 전극을 통해 접지 또는 전원 전위와 접속되어 상기 반도체 칩 주면상의 칩 전극과 상기 절연성 기판의 내부 회로를 차폐하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 절연성 기판은, 이면에 캐리어 필름을 구비하고, 상기 캐리어 필름은 상기 칩 전극과 상기 신호용 전극 또는 상기 차폐용 전극과의 전기적 접속의 방법을 전환할 수 있는 내부 회로를 포함하는 것을 특징으로 하는 반도체 장치.
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