KR102428377B1 - El 표시 장치 - Google Patents

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Abstract

본 발명은 제작 공정을 삭감시키고 저비용으로 생산성이 높은 반도체 장치를 제공한다. 소비 전력이 적고 신뢰성이 높은 반도체 장치를 제공한다.
섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정을 생략하고, 게이트 전극(동일한 층으로 형성되는 배선 등을 포함함)을 형성하는 공정, 소스 전극 및 드레인 전극(동일한 층으로 형성되는 배선 등을 포함함)을 형성하는 공정, 콘택트 홀을 형성하는 공정, 화소 전극을 형성하는 공정이라는 적어도 4개의 포토리소그래피 공정에 의하여 반도체 장치를 제작한다. 콘택트 홀을 형성하는 공정에 있어서 홈부를 형성함으로써, 기생 채널이 형성되는 것을 방지한다. 홈부와 배선은 절연층을 개재하여 중첩된다.

Description

EL 표시 장치{EL DISPLAY DEVICE}
본 발명은 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 말하며, 트랜지스터, 반도체 회로, 기억 장치, 촬상 장치, 표시 장치, 전기 광학 장치, 및 전자 기기 등은 모두 반도체 장치라고 할 수 있다.
근년에 들어, 유리 기판 등의 절연성 표면을 갖는 기판 위에 형성된 두께 수nm 내지 수백nm 정도의 반도체 박막으로 구성되는 트랜지스터가 주목을 받고 있다. 트랜지스터는 IC(Integrated Circuit) 및 전기 광학 장치를 비롯한 전자 디바이스에 널리 응용되고 있다. 트랜지스터는 특히 액티브 매트릭스형 액정 표시 장치나 EL(Electro Luminescence) 표시 장치 등의 표시 장치로 대표되는 화상 표시 장치의 스위칭 소자로서 개발이 시급하다. 액티브 매트릭스형 액정 표시 장치에서는 선택된 스위칭 소자와 접속된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써 화소 전극과 대향 전극 사이에 배치된 액정층이 광학적으로 변조되고 이러한 광학적 변조는 표시 패턴으로서 관찰자에게 인식된다. 여기서, 액티브 매트릭스형 표시 장치란, 매트릭스 형상으로 배치된 화소 전극을 스위칭 소자에 의하여 구동시킴으로써 화면 상에 표시 패턴이 형성되는 방식을 채용한 표시 장치를 말한다.
상술한 바와 같은 액티브 매트릭스형 표시 장치의 용도는 확대되고 있으며 화면 크기의 대면적화, 고정세화, 및 고개구율화에 대한 요구가 높아지고 있다. 또한, 액티브 매트릭스형 표시 장치에는 높은 신뢰성이 요구되고, 그 생산 방법에는 높은 생산성과 생산 비용의 저감이 요구된다. 생산성을 높이고 생산 비용을 저감시키는 방법 중 하나로서 공정의 간략화를 들 수 있다.
액티브 매트릭스형 표시 장치에서는 스위칭 소자로서 주로 트랜지스터가 사용된다. 트랜지스터를 제작함에 있어서 포토리소그래피 공정의 삭감 또는 간략화는 공정 전체를 간략화하는 데 중요하다. 예를 들어, 포토리소그래피 공정에 사용되는 마스크가 하나 늘면 레지스트 도포, 프리베이크, 노광, 현상, 포스트베이크 등의 공정과, 이 전후의 공정에서 피막의 형성 및 에칭 공정, 또한 레지스트 박리, 세정 및 건조 공정 등이 필요하게 된다. 그러므로, 제작 공정에 있어서 포토리소그래피 공정에 사용되는 마스크가 하나 느는 것 만으로 공정수가 대폭으로 증가한다. 따라서, 제작 공정에 있어서의 포토리소그래피 공정을 삭감 또는 간략화하기 위하여 수많은 기술 개발이 이루어지고 있다.
트랜지스터는 채널 형성 영역이 게이트 전극보다 아래층에 제공되는 톱 게이트형과, 채널 형성 영역이 게이트 전극보다 위층에 제공되는 보텀 게이트형으로 대별된다. 상술한 바와 같은 트랜지스터가 사용된 액티브 매트릭스형 액정 표시 장치는 적어도 다섯 개의 포토마스크를 사용하여 적어도 다섯 번의 포토리소그래피 공정에 의하여 제작되는 것이 일반적이다.
또한, 액티브 매트릭스형 EL 표시 장치는 화소마다 EL층을 분리시키기 위한 격벽층을 형성할 필요가 있어 포토마스크를 더 하나 사용하여 적어도 총 여섯 번의 포토리소그래피 공정에 의하여 제작되는 것이 일반적이다.
포토리소그래피 공정을 간략화하는 종래의 기술로서는 이면(裏面) 노광(예를 들어, 특허문헌 1 참조), 레지스트 리플로우 또는 리프트 오프법과 같은 복잡한 기술을 이용하는 것이 많으며 특수한 장치를 필요로 하는 것이 많다. 이와 같은 복잡한 기술을 이용하는 것으로 인하여 여러 가지 문제가 생겨 수율 저하의 한 원인이 될 수 있다. 또한, 트랜지스터의 전기적 특성을 저하시키는 경우도 많다.
일본국 특개평05-203987호 공보
그러나, 포토리소그래피 공정을 삭감 또는 간략화하는 경우, 본래에는 필요없는 장소에 채널이 형성되고 의도하지 않은 부분이 트랜지스터로서 기능하는 경우가 있다.
예를 들어, 절연층을 개재(介在)하여 화소 전극과 중첩되는 반도체층이 존재하면, 화소 전극으로 공급되는 전위에 따라서는 화소 전극과 중첩되는 반도체층에 채널이 형성되는 경우가 있다. 또한, 이와 같이 본래에는 필요없는 장소에 형성되는 채널을 기생 채널이라고 부른다.
또한 예를 들어, 제 1 화소와, 제 1 화소와 인접하는 제 2 화소에 있어서 공통의 배선 A(예를 들어, 게이트 배선)를 사용하는 경우에, 절연층을 개재하여 배선 A와 중첩되는 반도체층에 기생 채널이 형성되면, 반도체층과 접하여 형성된 제 1 화소가 갖는 배선 B(예를 들어, 제 1 화소가 갖는 화상 신호 배선)와 제 2 화소가 갖는 배선 C(예를 들어, 제 2 화소가 갖는 화상 신호 배선)가 기생 채널에 의하여 전기적으로 접속되는 경우가 있다. 즉, 배선 A가 게이트 전극으로서 기능하고, 배선 B가 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 배선 C가 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 트랜지스터가 형성되는 경우가 있다. 이와 같이, 비의도적으로 형성되는 트랜지스터를 기생 트랜지스터라고 부른다.
또한, 인접하는 배선들간의 거리가 짧은 경우에는, 게이트 전극으로서 기능하는 층이 없더라도 인접하는 배선들간에 생기는 전계에 의하여 반도체층 내에 기생 채널이 형성되어, 인접하는 배선들이 전기적으로 접속되는 경우가 있다.
기생 채널 또는 기생 트랜지스터가 형성되면, 배선간에 있어서 신호가 간섭을 일으켜 정확한 신호 전달이 어려워지므로, 표시 품위의 저하나 신뢰성 저하의 한 원인이 된다.
또한, 반도체 장치는 복잡한 구조의 복수의 박막으로 구성되고 다양한 재료, 방법, 및 공정에 의하여 제작된다. 따라서, 사용되는 제작 공정에 따라서는 얻어지는 반도체 장치의 형상 불량이나 전기 특성의 저하가 생길 우려가 있다.
이러한 문제를 감안하여 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 반도체 장치의 제작에 사용하는 포토리소그래피 공정을 종래보다 삭감시키는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 반도체 장치의 제작에 사용하는 포토마스크의 개수를 종래보다 삭감시키는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 소비 전력이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정을 생략하고, 게이트 전극(동일한 층으로 형성되는 배선을 포함함)을 형성하는 공정, 소스 전극 및 드레인 전극(동일한 층으로 형성되는 배선을 포함함)을 형성하는 공정, 콘택트 홀 및 홈부를 형성하는 공정, 화소 전극(동일한 층으로 형성되는 배선 등을 포함함)을 형성하는 공정이라는 4개의 포토리소그래피 공정에 의하여 액정 표시 장치에 사용하는 반도체 장치를 제작한다.
또한, 상기 방법으로 제작되는 액정 표시 장치에 사용하는 반도체 장치는, 기생 채널 또는 기생 트랜지스터가 생성되는 것을 방지하기 위하여 트랜지스터의 소스 전극과 전기적으로 접속되는 제 2 배선을 따라 홈부가 제공된다. 예를 들어 제 1 홈부로서, 홈부를 트랜지스터의 게이트 전극과 전기적으로 접속되는 제 1 배선의 선폭 방향에서의 양쪽 단부를 넘어 제 1 배선의 적어도 일부를 가로지르도록 형성한다. 또한, 제 2 홈부로서, 홈부를 용량 배선의 선폭 방향에서의 양쪽 단부를 넘어 용량 배선의 적어도 일부를 가로지르도록 형성한다. 또한, 제 3 홈부로서, 홈부를 제 2 배선과 화소 전극 사이에 제 2 배선이 연장되는 방향을 따라 화소 전극의 단부를 넘도록 형성한다. 또한, 제 3 홈부는 화소 전극과 중첩되고 제 2 배선이 연장되는 방향을 따라 화소 전극의 단부를 넘어 형성되어도 좋다.
제 1 홈부와, 제 2 홈부와, 제 3 홈부는 각각 독립적으로 형성하여도 좋고, 하나의 홈부가 제 1 홈부 내지 제 3 홈부 중 복수 또는 모두를 겸하는 구성으로 하여도 좋다.
또한, 제 1 홈부는 제 1 배선과 중첩되는 영역과, 제 1 배선과 중첩되지 않는 영역을 갖는다. 홈부 저면에서 제 1 배선이 노출되면, 홈부 측면에서 노출되는 반도체층과 홈부 저면에서 노출된 제 1 배선 사이에 누설 전류가 생길 우려가 있다. 그러므로, 홈부 저면에서 제 1 배선이 노출되지 않도록 하여 홈부에서 누설 전류가 발생되는 것을 방지한다. 그래서, 제 1 배선과 중첩되는 영역에 형성되는 홈부는 절연층을 개재하여 제 1 배선 위에 형성된다.
또한, 제 2 홈부는 용량 배선과 중첩되는 영역과, 용량 배선과 중첩되지 않는 영역을 갖는다. 홈부 저면에서 용량 배선이 노출되면, 홈부 측면에서 노출되는 반도체층과 홈부 저면에서 노출된 용량 배선 사이에 누설 전류가 생길 우려가 있다. 그러므로, 홈부 저면에서 용량 배선이 노출되지 않도록 하여 홈부에서 누설 전류가 발생되는 것을 방지한다. 그래서, 용량 배선과 중첩되는 영역에 형성되는 홈부는 절연층을 개재하여 용량 배선 위에 형성된다.
본 발명의 일 형태는 게이트 전극, 소스 전극, 드레인 전극, 및 반도체층을 갖는 트랜지스터와, 게이트 전극과 전기적으로 접속된 제 1 배선과, 소스 전극과 전기적으로 접속된 제 2 배선과, 드레인 전극과 전기적으로 접속된 화소 전극과, 용량 배선과, 홈부를 갖고, 반도체층은 제 1 배선, 제 2 배선, 화소 전극, 및 용량 배선과 중첩되고, 홈부는 제 1 배선 위에 제 1 배선을 가로질러 형성되고, 또 홈부는 용량 배선 위에 용량 배선을 가로질러 형성되고, 또 홈부는 제 2 배선이 연장되는 방향을 따라 화소 전극의 단부를 넘어 형성되고, 또 홈부는 저면에서 반도체층이 제거되며, 절연층을 개재하여 제 1 배선 및 용량 배선과 중첩되는 것을 특징으로 한다.
본 발명의 일 형태는 제 1 포토리소그래피 공정에 의하여 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 반도체층을 형성하고, 제 2 포토리소그래피 공정에 의하여 반도체층 위에 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극 위에 보호층을 형성하고, 제 3 포토리소그래피 공정에 의하여 소스 전극 및 드레인 전극 중 한쪽과 중첩되는 보호층의 일부를 선택적으로 제거하여 수행하는 제 1 콘택트 홀의 형성과, 보호층, 반도체층, 및 게이트 절연층의 일부를 선택적으로 제거하여 수행하는 제 2 콘택트 홀의 형성과, 보호층, 반도체층의 일부를 선택적으로 제거하여 수행하는 홈부의 형성을 행하고, 제 4 포토리소그래피 공정에 의하여 보호층 위에 화소 전극을 형성하는 것을 특징으로 한다.
제 3 포토리소그래피 공정에 있어서의 레지스트마스크의 형성을 다계조 마스크를 사용하여 수행함으로써 제 1 콘택트 홀, 제 2 콘택트 홀, 및 홈부의 형성을 한 번의 포토리소그래피 공정에 의하여 수행할 수 있다.
본 발명의 일 형태는 제 1 전극을 형성하고, 제 1 전극 위에 제 1 층을 형성하고, 제 1 층 위에 반도체층을 형성하고, 반도체층 위에 제 2 전극 및 제 3 전극을 형성하고, 제 2 전극과 제 3 전극을 덮는 제 2 층을 형성하고, 제 2 전극 또는 제 3 전극과 중첩되는 제 2 층의 일부를 제거하여 수행하는 콘택트 홀의 형성과, 제 1 층의 일부와 반도체층의 일부와 제 2 층의 일부를 제거하여 수행하는 콘택트 홀의 형성과, 제 2 층의 일부와 반도체층의 일부를 제거하여 수행하는 홈부의 형성을 동일한 포토리소그래피 공정에 의하여 수행하는 것을 특징으로 한다.
제 1 층은 게이트 절연층으로서 기능하고, 제 2 층은 보호층으로서 기능한다. 또한, 제 1 전극은 게이트 전극으로서 기능하고, 제 2 전극은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 제 3 전극은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다.
섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정을 생략하고, 게이트 전극(동일한 층으로 형성되는 배선을 포함함)을 형성하는 공정, 소스 전극 및 드레인 전극(동일한 층으로 형성되는 배선을 포함함)을 형성하는 공정, 콘택트 홀 및 홈부를 형성하는 공정, 화소 전극(동일한 층으로 형성되는 배선 등을 포함함)을 형성하는 공정, 격벽층을 형성하는 공정이라는 5개의 포토리소그래피 공정에 의하여 EL 표시 장치에 사용하는 반도체 장치를 제작한다.
또한, 상기 방법으로 제작되는 EL 표시 장치에 사용하는 반도체 장치는, 기생 채널 또는 기생 트랜지스터가 생성되는 것을 방지하기 위하여 제 1 트랜지스터의 소스 전극과 전기적으로 접속되는 제 2 배선을 따라 홈부가 제공된다. 예를 들어 제 1 홈부로서, 홈부를 제 1 트랜지스터의 게이트 전극과 전기적으로 접속되는 제 1 배선의 선폭 방향에서의 양쪽 단부를 넘어 제 1 배선의 적어도 일부를 가로지르도록 형성한다. 또한, 제 2 홈부로서, 홈부를 제 2 배선과 화소 전극 사이에 제 2 배선이 연장되는 방향을 따라 화소 전극의 단부를 넘도록 형성한다. 또한, 제 2 홈부는 화소 전극과 중첩되고 제 2 배선이 연장되는 방향을 따라 화소 전극의 단부를 넘어 형성되어도 좋다. 또한, 제 3 홈부로서, 인접하는 화소 사이에 제 2 배선이 연장되는 방향을 따라 홈부를 형성한다.
제 1 홈부와, 제 2 홈부와, 제 3 홈부는 각각 독립적으로 형성하여도 좋고, 하나의 홈부가 제 1 홈부 내지 제 3 홈부 중 복수 또는 모두를 겸하는 구성으로 하여도 좋다.
또한, 제 1 홈부 저면에서 제 1 배선이 노출되면, 홈부 측면에서 노출되는 반도체층과 홈부 저면에서 노출된 제 1 배선 사이에 누설 전류(이하, '리크 전류'라고도 함)가 생길 우려가 있다. 그러므로, 홈부 저면에서 제 1 배선이 노출되지 않도록 하여 홈부에서 누설 전류가 발생되는 것을 방지한다. 그래서, 제 1 홈부는 절연층을 개재하여 제 1 배선 위에 형성한다.
본 발명의 일 형태는 제 1 배선과, 제 2 배선과, 반도체층과, 화소 전극과, 제 1 홈부와, 제 2 홈부를 갖고, 반도체층은 제 1 배선과 화소 전극과 중첩되고, 제 1 홈부는 제 1 배선 위에 제 1 배선을 가로질러 형성되고, 제 2 홈부는 제 2 배선이 연장되는 방향을 따라 제 2 배선과 화소 전극 사이에 화소 전극의 단부를 넘어 형성되고, 제 1 홈부 및 제 2 홈부의 저면에서 반도체층이 제거되고, 제 1 홈부는 절연층을 개재하여 제 1 배선과 중첩되는 것을 특징으로 한다.
본 발명의 일 형태는 제 1 화소와, 제 1 화소와 인접하는 제 2 화소를 갖고, 제 1 화소는 제 1 배선, 제 2 배선, 반도체층, 화소 전극, 제 1 홈부, 제 2 홈부를 갖고, 반도체층은 제 1 배선과 화소 전극과 중첩되고, 제 1 홈부는 제 1 배선 위에 제 1 배선을 가로질러 형성되고, 제 2 홈부는 제 2 배선이 연장되는 방향을 따라 제 2 배선과 화소 전극 사이에 화소 전극의 단부를 넘어 형성되고, 제 1 홈부 및 제 2 홈부의 저면에서 반도체층이 제거되고, 제 1 홈부는 절연층을 개재하여 제 1 배선과 중첩되고, 제 1 화소와 제 2 화소 사이에 저면에서 반도체층이 제거된 제 3 홈부를 갖고, 제 3 홈부는 제 1 화소의 단부를 넘어 형성되는 것을 특징으로 한다.
본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 배선과, 제 2 배선과, 제 3 배선과, 화소 전극과, 제 1 홈부와, 제 2 홈부를 갖고, 제 1 트랜지스터와 제 2 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 반도체층을 갖고, 제 1 트랜지스터의 게이트 전극은 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 2 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 제 2 트랜지스터의 게이트 전극과 전기적으로 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 3 배선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 화소 전극과 전기적으로 접속되고, 반도체층은 제 1 배선, 제 2 배선, 제 3 배선, 및 화소 전극과 중첩되고, 제 1 홈부는 제 2 배선과 제 3 배선 사이에서 제 1 배선 위에 제 1 배선을 가로질러 형성되고, 제 2 홈부는 제 2 배선이 연장되는 방향을 따라 제 2 배선과 제 3 배선 사이에 화소 전극의 단부를 넘어 형성되고, 제 1 홈부 및 제 2 홈부의 저면에서 반도체층이 제거되고, 제 1 홈부는 절연층을 개재하여 제 1 배선과 중첩되는 것을 특징으로 한다.
본 발명의 일 형태는 제 1 포토리소그래피 공정에 의하여 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 반도체층을 형성하고, 제 2 포토리소그래피 공정에 의하여 반도체층 위에 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극 위에 절연층을 형성하고, 제 3 포토리소그래피 공정에 의하여 소스 전극 및 드레인 전극 중 한쪽과 중첩되는 절연층의 일부를 선택적으로 제거하여 수행하는 제 1 콘택트 홀의 형성과, 절연층, 반도체층, 및 게이트 절연층의 일부를 선택적으로 제거하여 수행하는 제 2 콘택트 홀의 형성과, 절연층, 반도체층의 일부를 선택적으로 제거하여 수행하는 홈부의 형성을 행하고, 제 4 포토리소그래피 공정에 의하여 절연층 위에 화소 전극을 형성하고, 제 5 포토리소그래피 공정에 의하여 격벽층을 형성하는 것을 특징으로 한다.
제 3 포토리소그래피 공정에 있어서의 레지스트마스크의 형성을 다계조 마스크를 사용하여 수행함으로써 제 1 콘택트 홀, 제 2 콘택트 홀, 및 홈부의 형성을 한 번의 포토리소그래피 공정에 의하여 수행할 수 있다.
본 발명의 일 형태는 제 1 전극을 형성하고, 제 1 전극 위에 제 1 층을 형성하고, 제 1 층 위에 반도체층을 형성하고, 반도체층 위에 제 2 전극 및 제 3 전극을 형성하고, 제 2 전극과 제 3 전극을 덮는 제 2 층을 형성하고, 제 2 전극 또는 제 3 전극과 중첩되는 제 2 층의 일부를 제거하여 수행하는 콘택트 홀의 형성과, 제 2 층의 일부와 반도체층의 일부와 제 1 층의 일부를 제거하여 수행하는 콘택트 홀의 형성과, 제 2 층의 일부와 반도체층의 일부를 제거하여 수행하는 홈부의 형성을 동일한 포토리소그래피 공정에 의하여 수행하고, 제 2 층 위에 제 3 층을 형성하는 것을 특징으로 한다.
제 1 층은 게이트 절연층으로서 기능하고, 제 2 층은 보호층으로서 기능하고, 제 3 층은 격벽층으로서 기능한다. 또한, 제 1 전극은 게이트 전극으로서 기능하고, 제 2 전극은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 제 3 전극은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다.
제 1 층, 반도체층, 및 제 2 층의 일부의 제거는 드라이 에칭법 또는 웨트 에칭법으로 수행하거나, 또는 드라이 에칭법과 웨트 에칭법을 조합하여 수행할 수 있다.
게이트 전극, 소스 전극, 드레인 전극, 또는 이들 전극과 접속되는 배선을 구리 또는 알루미늄을 포함한 재료로 형성함으로써 배선 저항을 저감시켜 신호 지연을 방지할 수 있다.
또한, 소스 전극 및 드레인 전극을 형성한 후에, 노출된 반도체층의 표면이나 측면에 부착된 불순물을 제거하기 위한 세정 처리를 수행하는 것이 바람직하다.
반도체층에는 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로서는 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 들 수 있다.
또한, 반도체층에 산화물 반도체를 사용함으로써, 소비 전력이 적고 신뢰성이 높은 EL 표시 장치를 실현할 수 있다.
본 발명의 일 형태에 따르면, 트랜지스터의 제작에 사용하는 포토리소그래피 공정을 종래보다 삭감시킬 수 있다. 따라서, 트랜지스터를 갖는 표시 장치의 제작에 사용하는 포토마스크의 개수를 종래보다 삭감시킬 수 있고 저비용으로 생산성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 따르면, 채널이 형성되는 반도체층에 산화물 반도체를 사용함으로써, 소비 전력이 적고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태를 설명하는 도면.
도 2a 내지 도 2d는 본 발명의 일 형태를 설명하는 도면.
도 3은 본 발명의 일 형태를 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 일 형태를 설명하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태를 설명하는 도면.
도 6a 및 도 6b는 본 발명의 일 형태를 설명하는 회로도.
도 7은 본 발명의 일 형태를 설명하는 도면.
도 8a 및 도 8b는 본 발명의 일 형태를 설명하는 도면.
도 9a 내지 도 9e는 제작 방법을 설명하는 도면.
도 10a 내지 도 10d는 제작 방법을 설명하는 도면.
도 11a 내지 도 11e는 제작 방법을 설명하는 도면.
도 12a 내지 도 12d는 제작 방법을 설명하는 도면.
도 13은 다계조 마스크에 대하여 설명하는 도면.
도 14a 및 도 14b는 본 발명의 일 형태를 설명하는 도면.
도 15는 본 발명의 일 형태를 설명하는 도면.
도 16은 본 발명의 일 형태를 설명하는 도면.
도 17a 및 도 17b는 본 발명의 일 형태를 설명하는 도면.
도 18은 본 발명의 일 형태를 설명하는 도면.
도 19는 본 발명의 일 형태를 설명하는 도면.
도 20a 및 도 20b는 본 발명의 일 형태를 설명하는 회로도.
도 21a 내지 도 21d는 제작 방법을 설명하는 도면.
도 22a 내지 도 22c는 제작 방법을 설명하는 도면.
도 23a 내지 도 23c는 제작 방법을 설명하는 도면.
도 24a 및 도 24b는 본 발명의 일 형태를 설명하는 도면.
도 25a 내지 도 25d는 본 발명의 일 형태를 설명하는 도면.
도 26a 내지 도 26c는 본 발명의 일 형태를 설명하는 도면.
도 27a 및 도 27b는 본 발명의 일 형태를 설명하는 도면.
도 28a 내지 도 28f는 전자 기기를 도시한 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있음은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하고 그 반복 설명은 생략한다.
또한, 본 명세서 등에서 '제 1', '제 2', '제 3' 등 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며 수적으로 한정하는 것은 아니다.
또한, 도면 등에 도시된 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여 실제 위치, 크기, 범위 등을 도시하지 않은 경우가 있다. 그러므로, 개시(開示)된 발명은 반드시 도면 등에 도시된 위치, 크기, 범위 등에 한정되지 않는다.
트랜지스터는 반도체 소자의 한 종류이며 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에 있어서 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 그 범주에 포함한다.
또한, 트랜지스터의 '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체할 수 있다. 그러므로, 본 명세서에 있어서 '소스'나 '드레인'이라는 용어는 교체하여 사용될 수 있는 것으로 한다.
또한, 본 명세서 등에서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용될 수 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 형성된 경우 등도 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는 포토마스크의 개수 및 포토리소그래피 공정수가 삭감된 반도체 장치의 일례로서 액티브 매트릭스형 액정 표시 장치에 사용될 수 있는 반도체 장치 및 그 제작 방법의 일례에 대하여 도 1 내지 도 13을 사용하여 설명한다.
도 6a를 참조하여 액정 표시 장치에 사용될 수 있는 반도체 장치(100)의 구성예에 대하여 설명한다. 반도체 장치(100)는 기판(101) 위에 화소 영역(102)과, m개(m은 1 이상의 정수임)의 단자(105_1 내지 105_m) 및 단자(107)를 갖는 단자부(103)와, n개(n은 1 이상의 정수임)의 단자(106_1 내지 106_n)를 갖는 단자부(104)를 갖는다. 또한, 반도체 장치(100)는 단자부(103)와 전기적으로 접속되는 m개의 배선(212_1 내지 212_m) 및 배선(203)과, 단자부(104)와 전기적으로 접속되는 n개의 배선(216_1 내지 216_n)을 갖는다. 또한, 화소 영역(102)은 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 복수의 화소(110)를 갖는다. i행 j열의 화소(110)(i, j)(i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)는 배선(212_i), 배선(216_j)과 각각 전기적으로 접속된다. 또한, 각 화소는 용량 전극 또는 용량 배선으로서 기능하는 배선(203)과 접속되고, 배선(203)은 단자(107)와 대향 전극 접속부(225)와 전기적으로 접속된다. 또한, 배선(212_i)은 단자(105_i)와 전기적으로 접속되고, 배선(216_j)은 단자(106_j)와 전기적으로 접속된다.
반도체 장치(100)를 사용하여 제작되는 액정 표시 장치를, 기판(101) 표면에 수직인 방향의 전계에 의하여 액정층을 동작시키는 액정 표시 장치로서 사용하는 경우에는, 기판(101)과 대향하여 제공되는 기판(이하, '대향 기판'이라고도 함)에 전극(이하, '대향 전극'이라고도 함)을 제공할 필요가 있다. 또한, 대향 전극은 기판(101) 위에 형성된 대향 전극 접속부(225)를 통하여 배선(203)과 접속되고, 배선(203)과 같은 전위가 공급된다. 대향 전극과 대향 전극 접속부(225)는 도전성 페이스트나 도전성 입자를 사용하여 접속될 수 있다.
또한, 반도체 장치(100)를 사용하여 제작되는 액정 표시 장치를, 기판(101) 표면에 평행한 방향의 전계에 의하여 액정층을 동작시키는 액정 표시 장치로서 사용하는 경우에는, 대향 기판에 대향 전극이 형성되지 않으므로 대향 전극 접속부(225)의 형성을 생략할 수도 있다.
단자부(103) 및 단자부(104)는 외부 입력 단자이며, 외부에 제공된 제어 회로와 FPC(Flexible Printed Circuit) 등을 사용하여 접속된다. 외부에 제공된 제어 회로로부터 공급되는 신호는 단자부(103) 및 단자부(104)를 통하여 반도체 장치(100)에 입력된다. 도 6a는 화소 영역(102)의 좌우 외측에 단자부(103)를 형성하고, 두 군데에서 신호를 입력하는 구성을 도시한 것이다. 또한, 화소 영역(102)의 상하 외측에 단자부(104)를 형성하고, 두 군데에서 신호를 입력하는 구성을 도시한 것이다. 두 군데에서 신호를 입력함으로써 신호의 공급 능력이 높아지므로 반도체 장치(100)의 고속 동작이 용이하게 된다. 또한, 반도체 장치(100)의 대형화나 고정세화에 따른 배선 저항의 증대로 인한 신호 지연의 영향을 경감시킬 수 있다. 또한, 반도체 장치(100)에 용장성을 갖게 하는 것이 가능하게 되므로, 반도체 장치(100)의 신뢰성을 향상시킬 수 있다. 또한, 도 6a에는 단자부(103) 및 단자부(104)를 각각 두 군데씩 제공하는 구성이 도시되어 있지만, 각각 한 군데씩 제공하는 구성으로 하여도 좋다.
도 6b는 화소(110)의 회로 구성을 도시한 것이다. 화소(110)는 트랜지스터(111)와, 액정 소자(112)와, 용량 소자(113)를 갖는다. 트랜지스터(111)의 게이트 전극은 배선(212_i)과 전기적으로 접속되고, 트랜지스터(111)의 소스 전극 및 드레인 전극 중 한쪽은 배선(216_j)과 전기적으로 접속된다. 또한, 트랜지스터(111)의 소스 전극 및 드레인 전극 중 다른 쪽은 액정 소자(112)의 한쪽 전극과, 용량 소자(113)의 한쪽 전극과 전기적으로 접속된다. 액정 소자(112)의 다른 쪽 전극은 전극(114)과 전기적으로 접속된다. 전극(114)의 전위는 GND, 공통 전위, 또는 임의의 고정 전위로 하는 것이 바람직하다. 다만, 필요에 따라 전극(114)의 전위를 변화시키는 것도 가능하다. 용량 소자(113)의 다른 쪽 전극은 배선(203)과 전기적으로 접속된다. 또한, 배선(203)의 전위와 전극(114)의 전위는 같은 전위로 하는 것이 바람직하다.
트랜지스터(111)는 배선(216_j)으로부터 공급되는 화상 신호가 액정 소자(112)에 입력되게 할지 여부를 선택하는 기능을 갖는다. 배선(212_i)에 트랜지스터(111)를 온 상태로 하는 신호가 공급되면, 트랜지스터(111)를 통하여 배선(216_j)으로부터 화상 신호가 액정 소자(112)로 공급된다. 광 투과율은 액정 소자(112)에 공급되는 화상 신호(전위)에 따라 제어된다. 용량 소자(113)는 액정 소자(112)로 공급된 전위를 유지하기 위한 유지 용량(Cs 용량이라고도 함)으로서의 기능을 갖는다. 용량 소자(113)는 반드시 제공할 필요는 없지만, 용량 소자(113)를 제공함으로써 트랜지스터(111)가 오프 상태일 때 소스 전극과 드레인 전극간에 흐르는 전류(오프 전류)에 기인하는 액정 소자(112)에 주어진 전위의 변동을 억제할 수 있다.
트랜지스터(111)의 채널이 형성되는 반도체층에는 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로서는 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 들 수 있다. 또한, 본 실시형태에서 설명하는 표시 장치는 화소 영역 내에 반도체층이 남는 구성을 가지므로, 상기 반도체가 사용된 표시 장치를 투과형 표시 장치로서 사용하는 경우에는 반도체층을 가능한 한 얇게 하는 등으로써 가시광 투과율을 높이는 것이 바람직하다.
또한, 트랜지스터(111)의 채널이 형성되는 반도체층에 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체는 에너지 간격(energy gap)이 3.0eV 이상으로 크고, 가시광에 대한 투과율이 높다. 또한, 산화물 반도체를 적절한 조건으로 가공하여 얻어진 트랜지스터에서는 오프 전류를 사용시의 온도 조건하(예를 들어, 25℃)에서 100zA(1×10-19A) 이하, 또는 10zA(1×10-20A) 이하, 또한 1zA(1×10-21A) 이하로 할 수 있다. 그러므로, 소비 전력이 적은 반도체 장치를 제공할 수 있다. 또한, 용량 소자(113)를 제공하지 않아도 액정 소자(112)에 인가된 전위의 유지가 가능하게 되므로, 화소의 개구율을 높일 수 있고 표시 품위가 좋은 액정 표시 장치를 제공할 수 있다. 또한, 화소의 개구율을 높임으로써 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있고 액정 표시 장치의 소비 전력을 저감시킬 수 있다.
반도체층에 사용하는 산화물 반도체는 수분 또는 수소 등 불순물이 저감되고 산화물 반도체 내의 산소 결손을 저감시킴으로써 i형(진성) 또는 실질적으로 i형화된 산화물 반도체를 사용하는 것이 바람직하다.
전자 공여체(도너)가 되는 수분 또는 수소 등 불순물이 저감되고 고순도화된 산화물 반도체(purified OS)는 그 후, 산화물 반도체로 산소를 공급하여 산화물 반도체 내의 산소 결손을 저감시킴으로써 i형(진성)의 산화물 반도체 또는 i형에 매우 가까운(실질적으로 i형화된) 산화물 반도체로 할 수 있다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체가 사용된 트랜지스터는 오프 전류가 현저히 낮다는 특성을 갖는다. 구체적으로는, 고순도화된 산화물 반도체란, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 수소 농도 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 더 바람직하게는 5×1017/cm3 이하인 것을 말한다.
또한, 홀 효과 측정에 의하여 측정할 수 있는 i형 또는 실질적으로 i형화된 산화물 반도체의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다. 또한, 산화물 반도체의 띠간격(band gap)은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 낮출 수 있다.
여기서, 산화물 반도체 내의 수소 농도에 대한 SIMS 분석에 대하여 기재한다. SIMS 분석은 그 원리상 시료의 표면 근방이나 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻기 어렵다는 것이 알려져 있다. 그래서, 막 내의 수소 농도의 두께 방향에서의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서 값에 극단적인 변동이 없고 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정 대상이 되는 막의 두께가 얇은 경우에는 인접하는 막 내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾을 수 없는 경우가 있다. 이 경우에는, 상기 막이 존재하는 영역에서의 수소 농도의 최대값 또는 최소값을 상기 막 내의 수소 농도로서 채용한다. 또한, 상기 막이 존재하는 영역에서 최대값을 나타내는 산 모양의 피크, 최소값을 나타내는 골짜기 모양의 피크가 존재하지 않는 경우에는, 변곡점의 값을 수소 농도로서 채용한다.
또한, 본 실시형태에서는 트랜지스터(111)가 n채널형 트랜지스터인 것으로 설명하지만, 트랜지스터(111)는 p채널형 트랜지스터이어도 좋다.
다음에, 도 1 및 도 2a 내지 도 2d를 사용하여 도 6a 및 도 6b에 도시된 화소(110)의 구성예에 대하여 설명한다. 도 1은 화소(110)의 평면 구성을 도시한 상면도이고, 도 2a 내지 도 2d는 화소(110)의 적층 구성을 도시한 단면도이다. 도 2a 내지 도 2d에 도시된 단면 A1-A2, 단면 B1-B2, 단면 C1-C2, 단면 D1-D2는 도 1의 도면을 쇄선 A1-A2, B1-B2, C1-C2, D1-D2에서 각각 절단한 단면에 상당한다. 또한, 도면의 명료화를 위하여 도 1에서는 몇 개의 구성 요소를 생략하여 도시하였다.
본 실시형태에 기재된 트랜지스터(111)는 드레인 전극(206b)이 U자형(C자형, ㄷ자형, 또는 말굽형)의 소스 전극(206a)으로 둘러싸인 형상을 갖는다. 이와 같은 형상으로 함으로써 트랜지스터의 면적이 작더라도 충분한 채널 폭을 확보할 수 있게 되고, 트랜지스터가 도통될 때 흐르는 전류(온 전류라고도 함)의 양을 늘리는 것이 가능하게 된다. 트랜지스터(111)의 온 전류가 늘면, 더 신속한 신호 입력이 가능하게 된다.
또한, 화소 전극(210)에 전기적으로 접속되는 드레인 전극(206b)과 게이트 전극(202)과의 사이에 생기는 기생 용량이 크면, 피드스루(feedthrough)의 영향을 받기 쉽게 되므로 액정 소자(112)로 공급된 전위를 정확하게 유지할 수 없어 표시 품위가 저하되는 요인이 된다. 본 실시형태에 기재된 바와 같이, 소스 전극(206a)을 U자형으로 하여 드레인 전극(206b)을 둘러싸는 형상으로 함으로써, 충분한 채널 폭을 확보하면서 드레인 전극(206b)과 게이트 전극(202) 사이에 생기는 기생 용량을 작게 할 수 있어 액정 표시 장치의 표시 품위를 향상시킬 수 있다.
배선(203)은 용량 전극 또는 용량 배선으로서 기능한다. 본 실시형태에서는 배선(203)과 드레인 전극(206b)을 중첩시켜 용량 소자(113)를 형성한다.
또한, 본 실시형태에서 설명하는 반도체 장치는 공정의 간략화를 위하여 섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정을 수행하지 않으므로 화소 영역 전체에 반도체층(205)이 남는 구성이 된다. 이 결과, 배선(212_i)이 게이트 전극으로서 기능하고, 배선(216_j)이 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 인접하는 화소가 갖는 배선(216_j+1)이 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 제 1 기생 트랜지스터가 생길 우려가 있다.
또한, 배선(203)이 게이트 전극으로서 기능하고, 배선(216_j)이 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 인접하는 화소가 갖는 배선(216_j+1)이 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 제 2 기생 트랜지스터가 생길 우려가 있다.
또한, 화소 전극(210)이 게이트 전극으로서 기능하고, 절연층(207)이 게이트 절연층으로서 기능하고, 배선(216_j)이 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 인접하는 화소가 갖는 배선(216_j+1)이 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 제 3 기생 트랜지스터가 생길 우려가 있다.
트랜지스터(111)를 온 상태로 하는 전위가 배선(212_i)으로 공급되면, 제 1 기생 트랜지스터도 온 상태가 되고 배선(216_j)과, 인접하는 화소가 갖는 배선(216_j+1)이 전기적으로 접속된다. 제 1 기생 트랜지스터에 의하여 배선(216_j)과 배선(216_j+1)이 전기적으로 접속되면, 각각의 화상 신호가 간섭을 일으켜 정확한 화상 신호를 액정 소자(112)로 공급하기 어렵게 된다.
또한, 제 2 기생 트랜지스터가 n형 트랜지스터로서 기능하는 경우, 배선(216_j) 또는 인접하는 화소가 갖는 배선(216_j+1)의 전위가 배선(203)으로 공급된 전위보다 낮게 되고, 그 전위차의 절대값이 제 2 기생 트랜지스터의 문턱값보다 크게 되면 배선(203)과 중첩되는 반도체층(205)에 기생 채널이 형성되고 제 2 기생 트랜지스터가 온 상태가 된다.
제 2 기생 트랜지스터가 온 상태가 되면 배선(216_j)과, 인접하는 화소가 갖는 배선(216_j+1)이 전기적으로 접속된다. 제 2 기생 트랜지스터에 의하여 배선(216_j)과 배선(216_j+1)이 전기적으로 접속되면, 각각의 화상 신호가 간섭을 일으켜 정확한 화상 신호를 액정 소자(112)로 공급하기 어렵게 된다.
또한, 제 3 기생 트랜지스터가 n형 트랜지스터로서 기능하는 경우, 배선(216_j) 또는 인접하는 화소가 갖는 배선(216_j+1)의 전위가 화소 전극(210)으로 공급된 전위 또는 화소 전극(210)에 유지된 전위보다 낮게 되고, 그 전위차의 절대값이 제 3 기생 트랜지스터의 문턱값보다 크게 되면 화소 전극(210)과 중첩되는 반도체층(205)에 기생 채널이 형성되고 제 3 기생 트랜지스터가 온 상태가 된다.
제 3 기생 트랜지스터가 온 상태가 되면 배선(216_j)과, 인접하는 화소가 갖는 배선(216_j+1)이 전기적으로 접속된다. 제 3 기생 트랜지스터에 의하여 배선(216_j)과 배선(216_j+1)이 전기적으로 접속되면, 각각의 화상 신호가 간섭을 일으켜 정확한 화상 신호를 액정 소자(112)로 공급하기 어렵게 된다. 또한, 화소의 개구율을 크게 하는 것 등을 목적으로 화소 전극(210)을 배선(216_j)이나 배선(216_j+1)에 가깝게 하면 제 3 기생 트랜지스터의 영향이 더 커진다.
그래서, 본 실시형태에서는 화소(110)에 반도체층(205)이 제거된 홈부(230)를 제공하여 상술한 기생 트랜지스터가 생기지 않는 구성으로 한다. 홈부(230)를 배선(212_i)의 선폭 방향에서의 양쪽 단부를 넘어 가로지르도록 제공함으로써 제 1 기생 트랜지스터가 생성되는 것을 방지할 수 있다. 또한, 홈부(230)를 배선(203)의 선폭 방향에서의 양쪽 단부를 넘어 가로지르도록 제공함으로써 제 2 기생 트랜지스터가 생성되는 것을 방지할 수 있다. 또한, 배선(212_i) 위의 홈부(230) 또는 배선(203) 위의 홈부(230)는 복수로 제공하여도 좋다.
또한, 홈부(230)를 화소 전극(210)과 배선(216_j) 사이, 및 화소 전극(210)과 인접하는 화소가 갖는 배선(216_j+1) 사이 중 적어도 어느 한쪽에, 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향을 따라 화소 전극(210)의 단부(231) 및 단부(232)를 넘도록 형성한다. 이로써, 제 3 기생 트랜지스터가 생성되는 것을 방지할 수 있다. 또한, 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향을 따라 제공되는 홈부(230)는 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향에 평행하게 제공될 필요는 없고 굴곡부 또는 만곡부를 가져도 좋다.
또한, 도 1에서는 배선(212_i)과 배선(203)에 끼워진 영역에서 홈부(230)가 잘라져 있지만, 배선(212_i)의 선폭 방향에서의 단부를 넘어 제공되는 홈부(230)를 연장시켜 배선(203)의 선폭 방향에서의 단부를 넘어 제공되는 홈부(230)와 접속한 구성으로 하여도 좋다.
또한, 배선(203) 위에 홈부(230)를 제공하지 않고 배선(203)의 전위를 배선(216_j) 또는 배선(216_j+1)으로 공급되는 전위보다 낮은 전위로 함으로써 제 2 기생 트랜지스터가 생성되는 것을 방지할 수도 있다. 다만, 이 경우에는 상기 전위를 배선(203)으로 공급하기 위한 전원을 별도로 제공할 필요가 있다.
또한, 반도체층(205)이 제거된 홈부(230)의 크기는 특별히 제한되지 않지만 기생 트랜지스터가 생성되는 것을 확실하게 방지하기 위하여, 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향에 직교되는 방향에 있어서의 홈부(230) 내의 반도체층이 제거된 부분의 폭은 1μm 이상으로 하는 것이 바람직하고, 2μm 이상으로 하면 더 바람직하다.
단면 A1-A2는 트랜지스터(111)와 용량 소자(113)의 적층 구조를 도시한 것이다. 트랜지스터(111)는 채널 에칭형이라고 불리는 보텀 게이트 구조의 트랜지스터이다. 단면 B1-B2는 화소 전극(210) 및 홈부(230)를 포함하는 배선(216_j)에서 배선(216_j+1)까지의 적층 구조를 도시한 것이다. 또한, 단면 C1-C2는 배선(216_j)과 배선(212_i)의 교차부에서의 적층 구조를 도시한 것이다. 또한, 단면 D1-D2는 배선(216_j+1)과 배선(212_i)의 교차부와 홈부(230)에서의 적층 구조를 도시한 것이다.
도 2a에 도시된 단면 A1-A2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 게이트 전극(202) 및 배선(203)이 형성되어 있다. 또한, 게이트 전극(202) 및 배선(203) 위에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 소스 전극(206a) 및 드레인 전극(206b)이 형성되어 있다. 또한, 반도체층(205)의 일부와 접하여 소스 전극(206a) 및 드레인 전극(206b) 위에 절연층(207)이 형성되어 있다. 절연층(207) 위에는 화소 전극(210)이 형성되고, 절연층(207)에 형성된 콘택트 홀(208)을 통하여 드레인 전극(206b)과 전기적으로 접속되어 있다.
게이트 절연층(204)과 반도체층(205)을 사이에 개재하여 배선(203)과 드레인 전극(206b)이 중첩된 부분이 용량 소자(113)로서 기능한다. 게이트 절연층(204)과 반도체층(205)은 유전체층으로서 기능한다. 배선(203)과 드레인 전극(206b) 사이에 형성되는 유전체층을 다층 구조로 함으로써 하나의 유전체층에 핀 홀이 생겨도 핀 홀은 다른 유전체층으로 피복되므로, 용량 소자(113)를 정상적으로 기능시킬 수 있다. 또한, 산화물 반도체의 비유전율은 14 내지 16으로 크므로, 반도체층(205)에 산화물 반도체를 사용하면, 용량 소자(113)의 용량값을 크게 할 수 있게 된다.
도 2b에 도시된 단면 B1-B2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 게이트 절연층(204)이 형성되고, 게이트 절연층(204) 위에 반도체층(205)이 형성되어 있다. 반도체층(205) 위에 배선(216_j) 및 배선(216_j+1)이 형성되고 반도체층(205), 배선(216_j), 및 배선(216_j+1) 위에 절연층(207)이 형성되어 있다. 또한, 절연층(207) 위에 화소 전극(210)이 형성되어 있다.
배선(216_j+1)과 화소 전극(210) 사이에 반도체층(205)의 일부, 및 절연층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 홈부(230)는 적어도 그 저면에 반도체층을 갖지 않는 구성이 되어 있다.
도 2c에 도시된 단면 C1-C2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(216_j)이 형성되고, 배선(216_j) 위에 절연층(207)이 형성되어 있다.
도 2d에 도시된 단면 D1-D2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(216_j+1)이 형성되고, 배선(216_j+1) 위에 절연층(207)이 형성되어 있다. 또한, 반도체층(205)의 일부, 및 절연층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 또한, 홈부(230) 저면에서는 게이트 절연층(204)이 노출되고, 게이트 절연층(204)보다 아래층에 있는 배선(212_i)은 노출되어 있지 않다.
다음에, 도 1에 도시된 구성과는 다른 화소 구성예에 대하여 도 3 내지 도 4c를 사용하여 설명한다. 도 3은 화소(120)의 평면 구성을 도시한 상면도이다. 도 4a 내지 도 4c에 도시된 단면 A1-A2, 단면 E1-E2, 단면 F1-F2는 도 3에서의 쇄선 A1-A2, E1-E2, F1-F2로 나타낸 부분의 단면에 상당한다. 또한, 도면의 명료화를 위하여 도 3에서는 몇 개의 구성 요소를 생략하여 도시하였다.
도 3에 도시된 화소(120)는 도 1에 도시된 화소(110)와 비교하여 홈부(230)의 평면 형상이 다르다. 또한, 도 3의 쇄선 A1-A2로 나타낸 부분의 구성은 도 2a에 도시된 단면 A1-A2와 같은 구성을 갖는다. 또한, 단면 E1-E2의 구성은 단면 B1-B2의 화소 전극(210)과 배선(216_j) 사이에 홈부(230)가 제공된 구성과 마찬가지이다. 또한, 단면 F1-F2의 구성은 단면 D1-D2의 좌우가 바뀐 구성과 마찬가지이다.
화소(120)는 홈부(230)를 화소 전극(210)과 배선(216_j) 사이, 및 화소 전극(210)과 인접하는 화소가 갖는 배선(216_j+1) 사이에 제공한 구성이다. 또한, 홈부(230)를 배선(212_i) 및 배선(203)의 폭 방향에서의 단부를 넘어 가로지르도록 제공할 뿐만 아니라 배선(212_i)과 배선(203) 사이의 영역에도 제공한 구성이다. 이와 같이, 홈부(230)를 넓게 배치함으로써 기생 채널이나 기생 트랜지스터가 생성되는 것을 더 확실하게 방지할 수 있다.
다음에, 도 1 내지 도 4c에 도시된 구성과는 다른 화소 구성예에 대하여 도 5a 및 도 5b를 사용하여 설명한다. 도 5a는 화소(130)의 평면 구성을 도시한 상면도이다. 도 5b에 도시된 단면 G1-G2는 도 5a에서의 쇄선 G1-G2로 나타낸 부분의 단면에 상당한다. 도 5a 및 도 5b에 도시된 화소(130)는 화소 전극(211)에 광 반사율이 높은 도전층을 사용함으로써 반사형 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 도시한 것이다.
화소(130)는 반도체층(205)이 제거된 홈부(251) 및 홈부(252)가 배선(212_i)의 선폭 방향에서의 양쪽 단부를 넘어 가로지르도록 제공된다. 배선(212_i)의 선폭 방향에서의 양쪽 단부를 넘어 가로지르는 홈부를 복수로 제공함으로써 배선(212_i)과 중첩하여 형성되는 기생 채널의 영향을 더 확실하게 억제할 수 있다.
또한, 화소(130)는 반도체층(205)이 제거된 홈부(253) 및 홈부(254)가 배선(203)의 선폭 방향에서의 양쪽 단부를 넘어 가로지르도록 제공된다. 배선(203)의 선폭 방향에서의 양쪽 단부를 넘어 가로지르는 홈부를 복수로 제공함으로써 배선(203)과 중첩하여 형성되는 기생 채널의 영향을 더 확실하게 억제할 수 있다.
또한, 화소(130)는 반도체층(205)이 제거된 홈부(255) 및 홈부(256)가 배선(216_j) 또는 인접하는 화소가 갖는 배선(216_j+1)이 연장되는 방향을 따라 화소 전극(211)의 단부(233) 및 단부(234)를 넘어 제공된다. 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향을 따라 화소 전극(211)의 단부(233) 및 단부(234)를 넘도록 홈부를 복수로 제공함으로써 화소 전극(211)과 중첩하여 형성되는 기생 채널의 영향을 더 확실하게 억제할 수 있다. 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향을 따라 제공되는 홈부(255) 및 홈부(256)는 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향에 평행하게 제공될 필요는 없고, 또 굴곡부 또는 만곡부를 가져도 좋다.
화소(130)가 갖는 홈부(255) 및 홈부(256)는 만곡부를 가지며 일부가 화소 전극(211)과 중첩하여 형성된다. 또한, 화소(130)는 화소 전극(211)과 중첩하여 형성되는 홈부(257) 및 홈부(258)를 갖는다. 이와 같이, 화소 전극(211)과 중첩되도록 홈부(255) 내지 홈부(258)를 제공함으로써 화소 전극(211) 표면에 요철을 제공할 수 있다. 화소 전극(211) 표면에 요철을 제공하면, 입사한 외광을 난반사시켜 보다 양호한 표시를 수행할 수 있다. 따라서, 표시의 시인성이 향상된다.
또한, 화소 전극(211)과 중첩하여 형성되는 홈부(255) 내지 홈부(258)의 측면이 테이퍼 형상을 가지면 화소 전극(211)의 피복성이 향상되어 바람직하다.
다음에, 단자(105_1 내지 105_m) 및 단자(106_1 내지 106_n)의 구성예에 대하여 도 7을 사용하여 설명한다. 도 7의 (a1) 및 도 7의 (a2)는 단자(105_1 내지 105_m)의 상면도 및 단면도를 각각 도시한 것이다. 도 7의 (a2)에 도시된 단면 J1-J2는 도 7의 (a1)을 일점 쇄선 J1-J2에서 절단한 단면에 상당한다. 도 7의 (b1) 및 도 7의 (b2)는 단자(106_1 내지 106_n)의 상면도 및 단면도를 각각 도시한 것이다. 도 7의 (b2)에 도시된 단면 K1-K2는 도 7의 (b1)을 일점 쇄선 K1-K2에서 절단한 단면에 상당한다. 단면 J1-J2 및 단면 K1-K2에 있어서 J2 및 K2는 기판의 단부에 상당한다. 또한, 도면의 명료화를 위하여 도 7에서는 몇 개의 구성 요소를 생략하여 도시하였다.
단면 J1-J2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에 게이트 절연층(204)과 반도체층(205)과 절연층(207)이 형성되어 있다. 절연층(207) 위에 전극(221)이 형성되고, 전극(221)은 게이트 절연층(204)과 반도체층(205)과 절연층(207)에 형성된 콘택트 홀(219)을 통하여 배선(212_i)과 전기적으로 접속되어 있다.
단면 K1-K2에서 기판(200) 위에 하지층(201)과 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 반도체층(205) 위에 배선(216_j)이 형성되고, 배선(216_j) 위에 절연층(207)이 형성되어 있다. 절연층(207) 위에 전극(222)이 형성되고, 전극(222)은 절연층(207)에 형성된 콘택트 홀(220)을 통하여 배선(216_j)과 전기적으로 접속되어 있다.
또한, 단자(107)의 구성도 단자(105_1 내지 105_m) 또는 단자(106_1 내지 106_n)와 같은 구성으로 할 수 있다.
또한, 화소 영역(102)과 단자부(104)는 n개의 배선(216_1 내지 216_n)으로 접속되어 있지만, 화소 영역(102)에서 단자부(104)가 갖는 단자(106_1 내지 106_n)에 이르기까지의 배선들(216_1 내지 216_n)의 배치에 있어서 인접하는 배선들(216_1 내지 216_n)끼리 가까운 경우에는 인접하는 배선들(216_1 내지 216_n)의 전위차에 의하여 인접하는 배선들(216_1 내지 216_n) 사이에 존재하는 반도체층(205) 내에 기생 채널이 형성되고 인접하는 배선들(216_1 내지 216_n)끼리 비의도적으로 전기적으로 접속될 우려가 있다.
이러한 현상은 화소 영역(102)에서 단자부(104)까지의 영역 전체에, 또는 인접하는 배선들(216_1 내지 216_n) 사이에 절연층을 개재하여 반도체층(205) 위에 도전층을 제공하고, 상기 도전층의 전위를 반도체층(205) 내에 기생 채널이 형성되지 않는 전위로 함으로써 방지할 수 있다.
예를 들어, 반도체층(205)에 산화물 반도체를 사용하는 경우, 많은 산화물 반도체는 n형 반도체가 되기 쉬우므로, 도전층의 전위를 배선들(216_1 내지 216_n)로 공급되는 전위보다 낮은 전위로 하면 좋다.
또한, 후술하는 콘택트 홀 형성 공정에 있어서 인접하는 배선들(216_1 내지 216_n) 사이의 반도체층(205)을 제거함으로써도 인접하는 배선들(216_1 내지 216_n)끼리 비의도적으로 전기적으로 접속되는 것을 방지할 수 있다.
도 8a 및 도 8b는 인접하는 배선(216_j), 배선(216_j+1), 배선(216_j+2) 사이에 홈부(240)를 형성하고 반도체층(205)을 제거하는 구성을 도시한 것이다. 도 8a는 단자(106_j), 단자(106_j+1), 단자(106_j+2)와 접속되는 배선(216_j), 배선(216_j+1), 배선(216_j+2)의 평면 구성을 도시한 상면도이다. 도 8b에 도시된 단면 L1-L2는 도 8a에서의 일점 쇄선 L1-L2로 나타낸 부분의 단면에 상당한다. 도 8a에서 배선(216_j)은 단자(106_j)와 접속되고, 배선(216_j+1)은 단자(106_j+1)와 접속되고, 배선(216_j+2)은 단자(106_j+2)와 접속되어 있다. 또한, 도면의 명료화를 위하여 도 8a에서는 기판(200), 하지층(201), 게이트 절연층(204), 및 절연층(207)을 생략하여 도시하였다.
도 8b에 도시된 단면 L1-L2에서 기판(200) 위에 하지층(201)과 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(216_j), 배선(216_j+1), 및 배선(216_j+2)이 형성되어 있다. 또한, 배선(216_j), 배선(216_j+1), 및 배선(216_j+2) 위에 절연층(207)이 형성되어 있다.
또한, 인접하는 배선(216_j)과 배선(216_j+1) 사이에 반도체층(205)이 제거된 홈부(240)가 형성되어 있다. 또한, 인접하는 배선(216_j+1)과 배선(216_j+2) 사이에 반도체층(205)이 제거된 홈부(240)가 형성되어 있다(도 8a 및 도 8b 참조). 이와 같이, 인접하는 배선들(216_1 내지 216_n) 사이에 반도체층(205)이 제거된 홈부(240)를 제공함으로써 인접하는 배선들(216_1 내지 216_n)끼리 비의도적으로 전기적으로 접속되는 것을 방지할 수 있다. 홈부(240)는 홈부(230)와 동일한 공정에 의하여 형성할 수 있다.
또한, 반도체층(205)이 제거된 홈부(240)의 크기는 특별히 제한되지 않지만 기생 채널이 생성되는 것을 확실하게 방지하기 위하여, 배선(216_j) 또는 배선(216_j+1)이 연장되는 방향에 직교되는 방향에 있어서의 홈부(240) 내의 반도체층이 제거된 부분의 폭은 1μm 이상으로 하는 것이 바람직하고, 2μm 이상으로 하면 더 바람직하다.
이어서, 도 1 내지 도 2d를 사용하여 설명한 액정 표시 장치의 화소부와, 도 7을 사용하여 설명한 단자(105) 및 단자(106)의 제작 방법에 대하여 도 9a 내지 도 12d를 사용하여 설명한다. 또한, 도 9a 내지 도 10d에 도시된 단면 A1-A2는 도 1에서의 일점 쇄선 A1-A2로 나타낸 부분의 단면도이다. 또한, 도 11a 내지 도 12d에 도시된 단면 D1-D2, 단면 J1-J2, 및 단면 K1-K2는, 도 1, 도 7의 (a1), 및 도 7의 (b1)에서의 일점 쇄선 D1-D2, J1-J2, 및 K1-K2로 나타낸 부분의 단면도이다.
우선, 기판(200) 위에 하지층(201)이 되는 절연층을 두께 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하로 형성한다(도 9a, 도 11a 참조). 기판(200)으로서는 유리 기판, 세라믹 기판 외에 본 제작 공정에서의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판이 투광성을 가질 필요가 없는 경우에는 스테인리스 합금 등 금속의 기판 표면에 절연층을 제공한 것을 사용하여도 좋다. 유리 기판으로서는 예를 들어, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 알루미노실리케이트 유리 등 무알칼리 유리 기판을 사용하면 좋다. 이 외에 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 기판(200)으로서, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm, 또는 620mm×750mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm, 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등의 유리 기판을 사용할 수 있다. 본 실시형태에서는 기판(200)에 알루미노보로실리케이트 유리를 사용한다.
하지층(201)은 질화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 산화 실리콘, 질화 산화 실리콘, 또는 산화 질화 실리콘 중에서 선택된, 하나의 절연층에 의한 단층 구조 또는 복수의 절연층에 의한 적층 구조로 형성할 수 있으며, 기판(200)으로부터 불순물 원소가 확산되는 것을 방지하는 기능을 갖는다. 또한, 본 명세서 중에서 질화 산화 실리콘이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말하며 바람직하게는 러더포드 후방 산란 분석법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란 분석법(HFS: Hydrogen Forwardscattering Spectrometry)을 사용하여 측정한 경우에 조성 범위로서 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 30at.% 이하의 범위로 포함되는 것을 말한다. 하지층(201)은 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적절히 사용하여 형성할 수 있다.
또한, 하지층(201)에 염소, 불소 등 할로겐 원소를 포함시킴으로써 기판(200)으로부터 불순물 원소가 확산되는 것을 방지하거나 또는 저감시키는 기능을 더 높일 수 있다. 하지층(201)에 포함시키는 할로겐 원소의 농도는 SIMS를 사용한 분석에 의하여 얻어지는 농도 피크에 있어서 1×1015/cm3 이상 1×1020/cm3 이하로 하면 좋다.
본 실시형태에서는 기판(200) 위에 하지층(201)으로서 플라즈마 CVD법을 사용하여 막 두께 200nm의 산화 질화 실리콘을 형성한다. 또한, 하지층(201) 형성시의 온도는 기판(200)이 견딜 수 있는 온도 이하로 높을수록 바람직하다. 예를 들어, 기판(200)을 350℃ 이상 450℃ 이하의 온도로 가열하면서 하지층(201)을 형성한다. 또한, 하지층(201) 형성시의 온도는 일정한 것이 바람직하다. 예를 들어, 기판을 350℃로 가열하여 하지층(201)을 형성한다.
또한, 하지층(201)을 형성한 후에 감압하, 질소 분위기하, 희가스 분위기하, 또는 초건조 에어 분위기하에서 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 하지층(201)에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 농도를 저감시킬 수 있다. 가열 처리의 온도는 기판(200)이 견딜 수 있는 온도 이하로 높을수록 바람직하다. 구체적으로는, 하지층(201)의 성막 온도 이상, 기판(200)의 변형점 이하로 수행하는 것이 바람직하다.
또한, 하지층(201) 내의 수소 농도는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 하지층(201)을 형성한 후, 하지층(201)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 하지층(201)을 화학양론적 조성보다 산소가 많은 영역을 갖는(산소 과잉 영역을 갖는) 상태로 하여도 좋다. 산소의 도입은 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 수행할 수 있다. 또한, 산소 분위기하에서의 가열 처리나 산소 분위기하에서 수행하는 플라즈마 처리 등에 의하여 수행할 수도 있다.
또한, 산소의 도입에 의하여 하지층(201)을 구성하는 원소와 수소 사이의 결합, 또는 상기 원소와 수산기 사이의 결합이 절단됨과 함께 상기 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에 산소의 도입 후에 가열 처리를 수행하면 불순물인 수소 또는 수산기가 물로서 탈리되기 쉬워진다. 그러므로, 하지층(201)에 산소를 도입한 후에 가열 처리를 수행하여도 좋다. 그 후, 하지층(201)에 산소를 더 도입하여 하지층(201)을 산소가 과잉인 상태로 하여도 좋다. 또한, 하지층(201)에 산소의 도입과 가열 처리 각각을 교대로 여러 번 반복하여 수행하여도 좋다. 또한, 산소의 도입과 가열 처리를 동시에 수행하여도 좋다.
다음에, 하지층(201) 위에 스퍼터링법, 진공 증착법, 또는 도금법을 사용하여 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 도전층을 형성하고, 제 1 포토리소그래피 공정에 의하여 레지스트마스크를 형성하고, 도전층의 일부를 선택적으로 에칭함으로써 제거하고, 게이트 전극(202)과 배선(203)과 배선(212_i)을 형성한다(도 9a 및 도 11a 참조).
게이트 전극(202)과 배선(203)과 배선(212_i)을 형성하기 위한 도전층은 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
예를 들어, 실리콘을 포함한 알루미늄을 사용한 단층 구조, 알루미늄 위에 티타늄이 적층된 2층 구조, 질화 티타늄 위에 티타늄이 적층된 2층 구조, 질화 티타늄 위에 텅스텐이 적층된 2층 구조, 질화 탄탈 위에 텅스텐이 적층된 2층 구조, Cu-Mg-Al 합금 위에 Cu가 적층된 2층 구조, 질화 티타늄 위에 구리가 적층되고 그 위에 텅스텐이 적층된 3층 구조 등을 들 수 있다.
또한, 상기 도전층은 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소를 포함한 재료의 적층 구조로 할 수도 있다.
또한, 상기 도전층으로서 질소를 포함한 금속 산화물, 구체적으로는 질소를 포함한 In-Ga-Zn계 산화물이나, 질소를 포함한 In-Sn계 산화물이나, 질소를 포함한 In-Ga계 산화물이나, 질소를 포함한 In-Zn계 산화물이나, 질소를 포함한 Sn계 산화물이나, 질소를 포함한 In계 산화물이나, 금속 질화물(InN, SnN 등)을 사용할 수 있다.
이들 재료는 5eV(전자 볼트) 이상의 일함수를 가지며 게이트 전극으로서 사용한 경우에 트랜지스터의 전기 특성인 문턱값 전압을 플러스로 할 수 있고 소위 노멀리 오프의 n형 트랜지스터를 실현할 수 있다.
도전층은 배선이 되므로 저저항 재료인 Al이나 Cu를 사용하는 것이 바람직하다. Al이나 Cu를 사용함으로써 신호 지연을 저감시키고 고화질화를 실현할 수 있다. 또한, Al은 내열성이 낮고 힐록(hillock), 위스커, 또는 마이그레이션(migration)으로 인한 불량이 발생되기 쉽다. Al의 마이그레이션을 방지하기 위하여 Al에 Mo, Ti, W 등 Al보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다.
도전층의 에칭은 드라이 에칭법 또는 웨트 에칭법으로 수행할 수 있다. 또한, 도전층의 에칭은 드라이 에칭법과 웨트 에칭법 양쪽 모두를 조합하여 수행하여도 좋다. 도전층 위에 형성하는 레지스트마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등을 적절히 사용하여 형성할 수 있다. 레지스트마스크를 잉크젯법으로 형성하는 경우에는 포토마스크를 사용하지 않으므로 제조 비용을 절감시킬 수 있다.
도전층의 에칭을 드라이 에칭법으로 수행하는 경우에는 에칭 가스로서 할로겐 원소를 포함한 가스를 사용할 수 있다. 할로겐 원소를 포함한 가스의 일례로서는 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 또는 사염화 탄소(CCl4) 등으로 대표되는 염소계 가스, 사불화 탄소(CF4), 육불화 황(SF6), 삼불화 질소(NF3), 또는 트라이플루오로메탄(CHF3) 등으로 대표되는 불소계 가스, 브로민화수소(HBr), 또는 산소를 적절히 사용할 수 있다. 또한, 사용하는 에칭용 가스에 불활성 기체를 첨가하여도 좋다. 또한, 드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측 전극에 인가되는 전력량, 기판 측 전극의 온도 등)을 적절히 조절한다.
본 실시형태에서는 도전층으로서 하지층(201) 위에 스퍼터링법에 의하여 두께 100nm의 텅스텐을 형성한다. 그 후, 제 1 포토리소그래피 공정에 의하여 도전층을 선택적으로 제거하여 게이트 전극(202), 배선(203), 배선(212_i)을 형성한다(도 9a 참조). 또한, 형성된 게이트 전극(202), 배선(203), 배선(212_i)의 단부가 테이퍼 형상을 가지면, 나중에 적층되는 절연층이나 도전층의 피복성이 향상되어 바람직하다.
구체적으로는 게이트 전극(202), 배선(203), 배선(212_i)의 단면 형상이 사다리꼴형 또는 삼각형이 되도록 게이트 전극(202), 배선(203), 배선(212_i)의 단부를 테이퍼 형상으로 한다. 여기서, 게이트 전극(202), 배선(203), 배선(212_i)의 단부의 테이퍼 각 θ를 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하로 한다. 또한, 테이퍼 각 θ이란, 테이퍼 형상을 갖는 층을 그 단면(기판 표면에 직교하는 면)에 수직인 방향에서 관찰할 때 상기 층의 측면과 저면이 이루는 경사각을 말한다. 또한, 테이퍼 각이 90° 미만인 경우를 순(順) 테이퍼라고 하고, 테이퍼 각이 90° 이상인 경우를 역(逆) 테이퍼라고 한다. 각 층의 단부를 순 테이퍼 형상으로 함으로써 그 위에 형성되는 층이 끊어지는 현상(단절)을 방지하여 피복성을 향상시킬 수 있다.
또한, 게이트 전극(202), 배선(203), 배선(212_i)을 복수의 층으로 이루어진 적층 구조로 함으로써 게이트 전극(202), 배선(203), 배선(212_i)의 단부를 계단 형상으로 할 수 있고 그 위에 형성되는 층의 단절을 방지하여 피복성을 향상시킬 수 있다.
또한, 특별히 설명이 없는 한 본 명세서에서 말하는 포토리소그래피 공정에는 레지스트마스크의 형성 공정, 도전층 또는 절연층의 에칭 공정, 레지스트마스크의 박리 공정이 포함되는 것으로 한다.
다음에, 게이트 전극(202), 배선(203), 배선(212_i) 위에 게이트 절연층(204)을 형성한다(도 9b 및 도 11b 참조). 게이트 절연층(204)에는 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 탄탈, 산화 갈륨, 산화 이트륨, 산화 란탄, 산화 하프늄, 하프늄 실리케이트, 질소가 도입된 하프늄 실리케이트, 질소가 도입된 하프늄 알루미네이트 등을 사용할 수 있고, 플라즈마 CVD법이나 스퍼터링법 등으로 형성할 수 있다. 또한, 게이트 절연층(204)은 단층 구조에 한정되지 않고 상이한 층을 적층한 구조로 하여도 좋다. 예를 들어, 게이트 절연층 A로서 플라즈마 CVD법에 의하여 질화 실리콘을 형성하고, 게이트 절연층 A 위에 게이트 절연층 B로서 산화 실리콘을 형성하여 게이트 절연층(204)으로 하여도 좋다.
일반적으로, 용량 소자는 대향하는 두 개의 전극 사이에 유전체가 끼워진 구성을 가지며 유전체의 두께가 얇을수록(대향하는 두 개의 전극 사이의 거리가 짧을수록) 또 유전체의 유전율이 클수록 용량값이 커진다. 다만, 용량 소자의 용량값을 늘리기 위하여 유전체를 얇게 하면 두 개의 전극간에 흐르는 리크 전류가 증가되기 쉬워지고 또 용량 소자의 절연 내압이 저하되기 쉬워진다.
트랜지스터의 게이트 전극, 게이트 절연층, 반도체층이 중첩되는 부분은 상술한 용량 소자로서 기능한다(이하, '게이트 용량'이라고도 함). 또한, 반도체층에 있어서 게이트 절연층을 개재하여 게이트 전극과 중첩되는 영역에 채널이 형성된다. 즉, 게이트 전극과 채널 형성 영역이 용량 소자의 두 개의 전극으로서 기능하고, 게이트 절연층이 용량 소자의 유전체로서 기능한다. 게이트 용량의 용량값은 큰 것이 바람직하지만, 용량값을 늘리기 위하여 게이트 절연층을 얇게 하면 상술한 바와 같이 리크 전류의 증가나 절연 내압의 저하 등의 문제가 발생되기 쉽다.
한편, 게이트 절연층(204)으로서 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용하면 게이트 절연층(204)을 두껍게 하여도 게이트 전극(202)과 반도체층(205)간의 용량값을 충분히 확보할 수 있게 된다.
예를 들어, 게이트 절연층(204)으로서 유전율이 높은 high-k 재료를 사용하면, 게이트 절연층(204)을 두껍게 하여도 게이트 절연층(204)에 산화 실리콘을 사용한 경우와 같은 용량값을 실현할 수 있어 게이트 전극(202)과 반도체층(205)간에 생기는 리크 전류를 저감시킬 수 있다. 또한, 게이트 전극(202)과 같은 층으로 형성된 배선과 상기 배선과 중첩되는 다른 배선간에 생기는 리크 전류를 저감시킬 수 있다. 또한, high-k 재료와 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 및 산화 갈륨 중 어느 하나 이상의 적층 구조로 하여도 좋다. 게이트 절연층(204)의 두께는 10nm 이상 300nm 이하, 더 바람직하게는 50nm 이상 200nm 이하로 하면 좋다. 예를 들어, 게이트 절연층(204)을 두께 10nm 이상 50nm 이하의 질화 실리콘과, 두께 100nm 이상 300nm 이하의 산화 질화 실리콘의 적층 구조로 하여도 좋다.
또한, 게이트 절연층(204) 형성시의 온도는 기판(200) 및 게이트 전극(202)(동일한 층으로 형성되는 배선을 포함함)이 견딜 수 있는 온도 이하로 높을수록 바람직하다. 예를 들어, 게이트 절연층(204)으로서 기판(200)을 350℃ 이상 450℃ 이하로 가열하면서 고밀도 플라즈마 CVD법에 의하여 두께 100nm의 산화 질화 실리콘을 형성한다. 또한, 게이트 절연층(204) 형성시의 온도는 일정한 것이 바람직하다. 예를 들어, 기판(200)을 350℃로 가열하여 게이트 절연층(204)을 형성한다.
또한, 게이트 절연층(204)을 형성한 후에 감압하, 질소 분위기하, 희가스 분위기하, 또는 초건조 에어 분위기하에서 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 게이트 절연층(204)에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 농도를 저감시킬 수 있다. 가열 처리의 온도는 기판(200)이 견딜 수 있는 온도 이하로 높을수록 바람직하다. 구체적으로는, 게이트 절연층(204)의 성막 온도 이상, 기판(200)의 변형점 이하로 수행하는 것이 바람직하다.
또한, 게이트 절연층(204) 내의 수소 농도는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 반도체층(205)에 산화물 반도체를 사용하는 경우, 게이트 절연층(204)은 반도체층(205)과 접하는 부분에서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연층(204)은 층 내(벌크 내)에 적어도 화학양론비를 넘는 양의 산소가 존재하는 것이 바람직하고 예를 들어, 게이트 절연층(204)으로서 산화 실리콘을 사용하는 경우에는 SiO2+α(다만, α>0)로 한다.
게이트 절연층(204)은 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, μ파(예를 들어, 주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD법 등을 적용할 수 있다. 또한, 게이트 절연층(204)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 성막을 수행하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
또한, 게이트 절연층(204)을 형성한 후, 게이트 절연층(204)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 게이트 절연층(204)을 화학양론적 조성보다 산소가 많은 영역을 갖는(산소 과잉 영역을 갖는) 상태로 하여도 좋다. 산소의 도입은 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 수행할 수 있다. 또한, 산소 분위기하에서의 가열 처리나 산소 분위기하에서 수행하는 플라즈마 처리 등에 의하여 수행할 수도 있다.
또한, 산소의 도입에 의하여 게이트 절연층(204)을 구성하는 원소와 수소 사이의 결합, 또는 상기 원소와 수산기 사이의 결합이 절단됨과 함께 상기 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에 산소의 도입 후에 가열 처리를 수행하면 불순물인 수소 또는 수산기가 물로서 탈리되기 쉬워진다. 그러므로, 게이트 절연층(204)에 산소를 도입한 후에 가열 처리를 수행하여도 좋다. 그 후, 게이트 절연층(204)에 산소를 더 도입하여 게이트 절연층(204)을 산소가 과잉인 상태로 하여도 좋다. 또한, 게이트 절연층(204)에 산소의 도입과 가열 처리 각각을 교대로 여러 번 반복하여 수행하여도 좋다. 또한, 산소의 도입과 가열 처리를 동시에 수행하여도 좋다.
반도체층(205)에 산화물 반도체를 사용하는 경우, 산소의 공급원이 되는 산소를 많이(과잉하게) 포함한 게이트 절연층(204)을 반도체층(205)과 접하도록 제공함으로써 게이트 절연층(204)으로부터 반도체층(205)으로 산소를 공급할 수 있다. 적어도 일부가 접한 상태의 반도체층(205) 및 게이트 절연층(204)에 가열 처리를 수행함으로써 반도체층(205)으로 산소를 공급하여도 좋다. 반도체층(205)으로 산소를 공급함으로써 반도체층(205) 내의 산소 결손을 보전할 수 있다.
본 실시형태에서는 게이트 절연층(204)으로서 산화 질화 실리콘을 사용한다. 구체적으로는 게이트 전극(202) 위에 두께 100nm의 산화 질화 실리콘을 형성한다.
다음에, 게이트 절연층(204) 위에 반도체층(205)이 되는 반도체를 형성한다(도 9b 및 도 11b 참조). 본 실시형태에서는 반도체층(205)으로서 산화물 반도체를 사용한다. 또한, 산화물 반도체를 형성함에 앞서 게이트 절연층(204)에 있어서 반도체층(205)이 접하여 형성되는 영역에 평탄화 처리를 수행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만 연마 처리(예를 들어, 화학적 기계적 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 수행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 RF 전원을 사용하여 기판 측에 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 수행하면, 게이트 절연층(204) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
또한, 평탄화 처리로서의 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 여러 번 수행하여도 좋고 이들을 조합하여 수행하여도 좋다. 또한, 조합하여 수행하는 경우, 공정 순서도 특별히 한정되지 않고 게이트 절연층(204) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
산화물 반도체는 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 형성할 수 있다. 또한, 산화물 반도체는 성막시에 산소가 많이 포함되는 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 성막을 수행하는 등)으로 성막하여, 산소를 많이 포함하는(바람직하게는, 산화물 반도체가 결정 상태에 있어서의 화학양론적 조성에 대하여 산소의 함유량이 과잉인 영역을 포함하는) 막으로 하는 것이 바람직하다.
산화물 반도체를 스퍼터링법으로 제작하기 위한 타깃은 예를 들어, In, Ga 및 Zn을 포함한 금속 산화물을 In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성으로 갖는 타깃을 사용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성을 갖는 타깃, In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성을 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=2:1:8[mol수비]의 조성을 갖는 타깃을 사용할 수도 있다.
또한, 금속 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성되는 산화물 반도체를 치밀한 막으로 할 수 있다.
산화물 반도체는 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 하여 성막한다.
기판을 가열하면서 성막함으로써, 형성되는 산화물 반도체에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등 불순물의 농도를 저감시킬 수 있다. 또한, 스퍼터링으로 인한 손상이 경감된다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 산화물 반도체를 형성한다.
성막 조건의 일례로서 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 전력 0.5kW, 산소(산소 유량 비율 100%) 분위기하라는 조건이 적용될 수 있다. 또한, 펄스 직류 전원을 사용하면 성막시에 발생하는 분말상 물질(파티클, 먼지라고도 함)을 경감시킬 수 있고 막 두께 분포도 균일하게 되어 바람직하다.
또한, 상기 스퍼터링 장치를 사용하여도 산화물 반도체는 적지 않게 질소를 포함하여 형성되는 경우가 있다. 예를 들어, 산화물 반도체 내에 질소가 5×1018atoms/cm3 미만의 농도로 포함되는 경우가 있다.
여기서 산화물 반도체를 형성하는 스퍼터링 장치에 대하여 이하에서 자세히 설명한다.
산화물 반도체를 형성하는 처리실은 누설률(leakage rate)을 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 이로써 스퍼터링법으로 성막할 때 불순물이 막 내로 혼입하는 것을 저감시킬 수 있다.
누설률을 낮추기 위해서는 외부 누설뿐만 아니라 내부 누설을 저감시킬 필요가 있다. 외부 누설이란, 미소한 구멍이나 밀봉 불량 등을 통하여 진공계 외부에서 기체가 유입되는 것을 말한다. 내부 누설이란, 진공계 내의 밸브 등 칸막이로부터의 누설이나 내부 부재로부터의 방출 가스에 기인한다. 누설률을 1×10-10Pa·m3/초 이하로 하기 위해서는 외부 누설 및 내부 누설 양쪽에 대한 대책을 마련할 필요가 있다.
외부 누설을 저감시키기 위해서는 처리실의 개폐(開閉) 부분을 메탈 개스킷으로 밀봉하면 좋다. 메탈 개스킷은 불화 철, 산화 알루미늄, 또는 산화 크롬으로 피복된 금속 재료를 사용하면 바람직하다. 메탈 개스킷은 O링과 비교하여 밀착성이 높고 외부 누설을 저감시킬 수 있다. 또한, 불화 철, 산화 알루미늄, 산화 크롬 등의 부동태로 피복된 금속 재료를 사용함으로써 메탈 개스킷으로부터 발생하는 수소를 포함한 방출 가스가 억제되고 내부 누설도 저감시킬 수 있다.
처리실의 내벽을 구성하는 부재로서, 수소를 포함한 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또한, 상술한 재료를 철, 크롬, 및 니켈 등을 포함한 합금 재료에 피복하여 사용하여도 좋다. 철, 크롬, 및 니켈 등을 포함한 합금 재료는 강성(剛性)이 있고 열에 강하며 가공하기에 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의하여 저감시켜 두면 방출 가스를 저감시킬 수 있다. 또는, 상술한 성막 장치의 부재를 불화 철, 산화 알루미늄, 산화 크롬 등의 부동태로 피복하여도 좋다.
또한, 스퍼터링 가스가 도입되는 처리실의 바로 앞에 스퍼터링 가스의 정제기를 제공하는 것이 바람직하다. 이 때, 정제기에서 처리실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써 그 길이에 따라 배관으로부터의 방출 가스의 영향을 저감시킬 수 있다.
처리실은 드라이 펌프 등의 러핑 진공 펌프(roughing vacuum pump)와, 스퍼터 이온 펌프, 터보 분자 펌프, 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 배기하면 좋다. 또한, 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 터보 분자 펌프는 크기가 큰 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 그러므로, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다. 또한, 터보 분자 펌프에 콜드 트랩을 제공한 것이어도 좋다. 크라이오 펌프 등의 흡착형 진공 펌프를 사용하여 처리실을 배기하면 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되므로, 상기 처리실에서 성막한 산화물 반도체에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 처리실 내측에 존재하는 흡착물은 내벽에 흡착되기 때문에 처리실의 압력에 영향을 미치지 않지만, 처리실을 배기할 때 가스 방출의 원인이 된다. 그러므로, 누설률과 배기 속도에는 상관없지만, 배기 능력이 높은 펌프를 사용하여 처리실에 존재하는 흡착물을 가능한 한 탈리시키고 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 촉진하기 위하여 처리실을 베이킹하여도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 빠르게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 수행하면 좋다. 이때, 불활성 가스를 첨가하면서 흡착물을 제거하면 배기만으로는 탈리되기 어려운 물 등의 탈리 속도를 더욱 빠르게 할 수 있다.
스퍼터링법에서는 플라즈마를 발생시키기 위한 전원 장치로서 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다. 또한, 펄스 DC 전원을 사용하면 성막시에 발생하는 분말상 물질(파티클, 먼지라고도 함)을 경감시킬 수 있고 막 두께 분포도 균일하게 되어 바람직하다.
반도체층(205)의 두께는 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하로 한다. 본 실시형태에서는 반도체층(205)으로서, AC 전원 장치를 갖는 스퍼터링 장치를 사용하여 스퍼터링법으로 막 두께 35nm의 In-Ga-Zn계 산화물(IGZO)을 형성한다(도 9b 참조). 또한, 타깃으로서 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는 16nm/분이다.
또한, 산화물 반도체 내의 나트륨(Na), 리튬(Li), 칼륨(K) 등의 알칼리 금속의 농도는 Na는 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더 바람직하게는 1×1015cm-3 이하로 하고, Li는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하고, K는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하는 것이 바람직하다.
산화물 반도체는 불순물에 대하여 둔감하여 산화물 반도체 내에 상당한 양의 금속 불순물이 포함되더라도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량 포함되는 저렴한 소다 석회 유리도 쓸 수 있다고 지적되었다(카미야, 노무라, 호소노, '비정질 산화물 반도체의 물성과 디바이스 개발 현상', 고체 물리, 2009년 9월호, Vol.44, p．621-633). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니므로 불순물이다. 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에는 불순물이 된다. 특히, 알칼리 금속 중에서도 Na는 산화물 반도체층과 접하는 절연층이 산화물인 경우, 상기 절연층 내로 확산되어 Na+가 된다. 또한, Na는 산화물 반도체층 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단시키거나, 또는 그 결합 속에 들어간다. 이 결과, 예를 들어, 문턱값 전압이 마이너스 방향으로 시프트됨에 따른 노멀리 온(normally-on)화, 이동도의 저하 등, 트랜지스터 특성이 열화되고, 또 특성의 편차도 생긴다. 이 불순물에 의하여 초래되는 트랜지스터 특성의 열화와, 특성의 편차는 산화물 반도체층 내의 수소 농도가 충분히 낮은 경우에 현저히 나타난다. 따라서, 산화물 반도체 내의 수소 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는 산화물 반도체 내의 알칼리 금속 농도를 상기 값으로 하는 것이 강하게 요구된다.
반도체층(205)에 사용하는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn 양쪽 모두를 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 이들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 산화물 반도체로서 원소 M을 포함하는 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용하여도 좋다. 또한, 원소 M은 Zn, Ga, Al, Fe, Mn, 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0)로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 인듐을 포함한 산화물 반도체는 이들에 한정되지 아니하며, 필요한 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물을 사용한 경우, 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 줄임으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성 근방이란 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족시키는 것을 말하고, r은 예를 들어 0.05로 하면 좋다. 다른 산화물의 경우도 마찬가지이다.
반도체층(205)에 사용하는 산화물 반도체는 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 취한다.
반도체층(205)에 사용하는 산화물 반도체는 바람직하게는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)로 한다.
CAAC-OS는 완전한 단결정이 아니며 완전한 비정질도 아니다. CAAC-OS는 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS에는 입계(그레인 경계라고도 함)가 확인되지 않는다. 그러므로, CAAC-OS에서는 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS에 포함되는 결정부는 c축이 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬되고 또 ab면에 수직인 방향에서 보아 삼각형 또는 육각형의 원자 배열을 갖고 c축에 수직인 방향에서 보아 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부간에서 a축 및 b축의 방향이 각각 달라도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS의 형성 과정에서, 산화물 반도체막 표면 측에서 결정 성장시키는 경우, 피형성면 근방과 비교하여 표면 근방에서는 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS에 포함되는 결정부의 c축은 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬되므로 CAAC-OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향할 수 있다. 또한, 결정부의 c축의 방향은 CAAC-OS가 형성되었을 때의 피형성면 또는 표면에 수직인 방향이 된다. 결정부는 성막에 의하여, 또는 성막 후에 가열 처리 등의 결정화 처리를 수행하는 것에 의하여 형성된다.
CAAC-OS가 사용된 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 벌크 내 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
다만, 본 실시형태에서 설명하는 트랜지스터(111)는 보텀 게이트형이므로, 게이트 절연층(204) 하방에는 게이트 전극(202)이 존재한다. 따라서, 상기 평탄한 표면을 얻기 위하여 게이트 전극(202) 위에 게이트 절연층(204)을 형성한 후, 적어도 게이트 전극(202)과 중첩되는 게이트 절연층(204) 표면에 CMP 처리 등의 평탄화 처리를 수행하여도 좋다.
또한, 반도체층(205)으로서 In-Ga-Zn계 산화물 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4로 나타내어지는 In-Ga-Zn계 산화물 타깃을 사용할 수 있다. 상술한 원자수비를 갖는 In-Ga-Zn계 산화물 타깃을 사용하여 반도체층(205)을 성막함으로써 다결정 산화물 반도체 또는 CAAC-OS가 형성되기 쉬워진다.
또한, 반도체층(205)이 되는 산화물 반도체를 형성하기 전에 감압하, 질소 분위기하, 희가스 분위기하, 또는 초건조 에어 분위기하에서 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 350℃ 이상 450℃ 이하의 온도로 가열 처리를 수행하여도 좋다. 예를 들어, 350℃로 1시간 동안의 가열 처리를 수행한다. 상기 가열 처리에 의하여 게이트 절연층(204) 표면에 부착된 수소, 수분, 탄화수소 등 불순물을 경감시킬 수 있다. 또한, 상기 가열 처리 후에 기판(101)을 대기에 노출시키지 않고 연속적으로 산화물 반도체층을 형성하는 것이 바람직하다.
또한, 게이트 절연층(204)의 형성에서 반도체층(205)의 형성까지의 공정은 중간에 대기에 노출시키지 않고 연속적으로 수행하는 것이 바람직하다. 게이트 절연층(204)과 산화물 반도체층을 중간에 대기에 노출시키지 않고 연속적으로 형성하면, 게이트 절연층(204) 표면에 수소, 수분, 탄화 수소 등 불순물이 흡착되는 것을 방지할 수 있다. 즉, 게이트 절연층(204)과 산화물 반도체층의 계면을 청결한 상태로 할 수 있어 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 반도체층(205)에, 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 수행하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하, 희가스 분위기하 등에서 수행할 수 있다.
본 실시형태에서는 가열 처리 장치의 하나인 전기로에 기판을 도입하여 반도체층(205)에 질소 분위기하에서 350℃ 이상 450℃ 이하의 온도로 1시간 동안의 가열 처리를 수행하고, 질소 및 산소 분위기하에서 350℃ 이상 450℃ 이하의 온도로 1시간 동안의 가열 처리를 더 수행한다. 예를 들어, 350℃로 1시간 동안의 가열 처리를 수행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 나오는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 수행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고 수분간 가열한 후에 기판을 불활성 가스 중에서 꺼내는 GRTA를 수행하여도 좋다.
또한, 가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리에 의하여 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리됨으로써 감소될 우려가 있다. 산화물 반도체에서 산소가 탈리된 개소에는 산소 결손이 존재하고 상기 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 발생한다.
그래서, 가열 처리에 의하여 반도체층(205)을 가열한 후, 동일한 로(爐)에 고순도의 산소 가스, 고순도의 산화 이질소(I) 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 산화 이질소(I) 가스에 물, 수소 등이 포함되지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 산화 이질소(I) 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 산화 이질소(I) 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 산화 이질소(I) 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정으로 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 반도체층(205)을 고순도화 및 i형(진성)화시킬 수 있다.
또한, 탈수화 또는 탈수소화 처리를 수행한 반도체층(205)에, 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내로 산소를 공급하여도 좋다.
산소의 도입은 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 산소 분위기하에서 수행하는 플라즈마 처리 등을 사용하여 수행할 수 있다.
또한, 산소의 도입에 의하여 산화물 반도체를 구성하는 원소와 수소 사이의 결합, 또는 상기 원소와 수산기 사이의 결합이 절단됨과 함께 상기 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에 나중에 수행되는 가열 처리에 의하여 불순물인 수소 또는 수산기가 물로서 탈리되기 쉬워질 수 있다. 그러므로, 반도체층(205)에 산소를 도입한 후에 가열 처리를 수행하고, 그 후 반도체층(205)에 산소를 도입하여 반도체층(205)을 산소가 과잉의 상태로 하여도 좋다. 또한, 반도체층(205)에 산소의 도입과 가열 처리 각각을 교대로 여러 번 수행하여도 좋다. 또한, 가열 처리와 산소의 도입을 동시에 수행하여도 좋다.
탈수화 또는 탈수소화 처리(가열 처리)를 수행한 반도체층(205)에 산소를 도입하여 층 내로 산소를 공급함으로써, 반도체층(205)을 i형(진성)화시킬 수 있다. i형(진성)화된 반도체층(205)을 갖는 트랜지스터는 전기 특성의 변동이 억제되므로 전기적으로 안정적이다.
이와 같이, 반도체층(205)에 사용되는 산화물 반도체는 수소 등의 불순물이 충분히 제거되어 고순도화되고 또 산소가 충분히 공급되어 산소 과포화의 상태가 됨으로써 i형(진성) 또는 실질적으로 i형(진성)화된 것이 바람직하다. 구체적으로는 산화물 반도체층 내의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 산소를 충분히 공급하여 산소 과포화의 상태로 하기 위하여, 과잉의 산소를 포함한 절연층을 산화물 반도체에 접하도록, 또 산화물 반도체를 감싸도록 제공한다.
또한, 과잉의 산소를 포함한 절연층의 수소 농도도 트랜지스터의 특성에 영향을 미칠 수 있어 중요하다. 과잉의 산소를 포함한 절연층의 수소 농도가 7.2×1020atoms/cm3 이상인 경우에는 트랜지스터 초기 특성의 편차 증대, 채널 길이 의존성의 증대, 또한 BT 스트레스 시험에 있어서 크게 열화되므로 과잉의 산소를 포함한 절연층의 수소 농도는 7.2×1020atoms/cm3 미만으로 한다. 즉, 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하, 또 과잉의 산소를 포함한 절연층의 수소 농도는 7.2×1020atoms/cm3 미만으로 하는 것이 바람직하다.
수소 농도가 충분히 저감되어 고순도화되고 산소가 충분히 공급됨으로써 산소 결핍에 기인하는 에너지 간격 중의 결함 준위가 저감된 산화물 반도체에서는 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당 값)는 100zA(1zA(zeptoampere)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 또한, 85℃에서는 100zA(1×10-19A) 이하, 바람직하게는 10zA(1×10-20A) 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써 매우 우수한 오프 전류 특성을 갖는 트랜지스터를 얻을 수 있다.
또한, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 갖는 트랜지스터는 문턱값 전압이나 온 전류 등의 전기적 특성에 온도 의존성이 거의 없다. 또한, 광 열화로 인한 트랜지스터 특성의 변동도 적다.
이와 같이 고순도화되고, 또 산소 결손이 저감됨으로써 i형(진성)화된 산화물 반도체를 갖는 트랜지스터는 전기적 특성의 변동이 억제되므로 전기적으로 안정적이다. 따라서, 안정된 전기적 특성을 갖는 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
다음에, 반도체층(205) 위에 소스 전극(206a), 드레인 전극(206b), 및 배선(216)(도 9a 내지 도 12d에서는 배선(216_j) 및 배선(216_j+1)으로 표기함)이 되는 도전층을 형성한다(도 9c 및 도 11c 참조). 소스 전극(206a), 드레인 전극(206b), 및 배선(216)에 사용하는 도전층은 게이트 전극(202)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 소스 전극(206a), 드레인 전극(206b) 및 배선(216)에 사용하는 도전층을 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐, 산화 주석, 산화 아연, 인듐 주석 산화물(ITO라고 약기함), 인듐 아연 산화물, 또는 이들 금속 산화물 재료에 산화 실리콘이 포함된 것을 사용할 수 있다.
본 실시형태에서는 도전층으로서 스퍼터링법에 의하여 막 두께 100nm의 티타늄, 막 두께 400nm의 알루미늄, 막 두께 100nm의 티타늄의 적층을 형성한다. 그 후, 제 2 포토리소그래피 공정에 의하여 소스 전극(206a), 드레인 전극(206b), 및 배선(216)을 형성한다.
또한, 도전층은 게이트 전극(202)을 형성할 때와 같은 방법으로 에칭할 수 있다. 본 실시형태에서는 제 1 에칭 조건으로 티타늄과 알루미늄의 2층을 에칭한 후, 제 2 에칭 조건으로 나머지 티타늄막 1층을 제거한다. 또한, 제 1 에칭 조건으로서는 에칭 가스(BCl3:Cl2=750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다. 제 2 에칭 조건으로서는 에칭 가스(BCl3:Cl2=700sccm:100sccm)를 사용하고, 바이어스 전력을 750W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다.
이 때, 소스 전극(206a), 드레인 전극(206b), 및 배선(216)이 형성됨으로써 노출된 반도체층(205) 표면에는 도전층을 구성하는 원소나, 처리실 내에 존재하는 원소, 에칭에 사용한 에칭 가스 또는 에칭액을 구성하는 원소가 불순물로서 부착되는 경우가 있다.
불순물이 부착되면 트랜지스터의 오프 전류 증가, 또는 트랜지스터의 전기적 특성의 열화가 초래되기 쉽다. 또한, 반도체층(205)에 기생 채널이 형성되기 쉬워 전기적으로 분리되어야 하는 전극이나 배선이 반도체층(205)을 통하여 전기적으로 접속되기 쉽게 된다.
또한, 불순물에 따라서는 반도체층(205) 내(벌크 내)의 표면 근방에 혼입하여 반도체층(205) 내의 산소를 뽑아내 반도체층(205) 표면 및 표면 근방에 산소 결손이 형성되는 경우가 있다. 예를 들어, 상술한 에칭 가스에 포함되는 염소나 붕소나, 에칭실의 구성 재료인 알루미늄은 반도체층(205)이 저저항화(n형화)되는 요인의 하나가 될 수 있다.
그래서 본 발명의 일 형태에서는 소스 전극(206a), 드레인 전극(206b), 및 배선(216)을 형성하기 위한 에칭이 종료된 후, 반도체층(205) 표면에 부착된 불순물을 제거하기 위한 세정 처리(불순물 제거 처리)를 수행한다.
불순물 제거 처리는 플라즈마 처리, 또는 용액에 의한 처리로 수행할 수 있다. 플라즈마 처리로서는 산소 플라즈마 처리, 또는 산화 이질소(I) 플라즈마 처리 등을 사용할 수 있다. 또한, 플라즈마 처리로서 희가스(대표적으로는 아르곤)를 사용하여도 좋다.
또한, 용액에 의한 세정 처리로서는 TMAH 용액 등의 알칼리 용액, 희석된 불산 등의 산성의 용액, 물 등을 사용하여 수행할 수 있다. 예를 들어, 희석된 불산을 사용하는 경우, 50wt%의 불산을 물로 1/102 내지 1/105 정도, 바람직하게는 1/103 내지 1/105 정도로 희석한 것을 사용한다. 즉, 농도가 0.5wt% 내지 5×10-4wt%인 희석된 불산, 바람직하게는 5×10-2wt% 내지 5×10-4wt%인 희석된 불산을 세정 처리에 사용하는 것이 바람직하다. 세정 처리에 의하여 반도체층(205) 표면에 부착된 상기 불순물을 제거할 수 있다.
또한, 희석된 불산의 용액을 사용하여 불순물 제거 처리를 수행하면, 반도체층(205) 표면을 에칭할 수 있다. 즉, 반도체층(205) 표면에 부착된 불순물이나 반도체층(205) 내의 표면 근방에 혼입된 불순물을 반도체층(205)의 일부와 함께 제거할 수 있다. 이로써, 반도체층(205)에 있어서 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)과 중첩되는 영역의 막 두께가 이들과 중첩되지 않은 영역의 막 두께보다 크게 되는 경우가 있다. 예를 들어, 1/103으로 희석된 불산(0.05wt%의 불산)으로 IGZO막을 처리하면 1초당 1 내지 3nm 막 두께가 감소되고, 2/105로 희석된 불산(0.0025wt%의 불산)으로 IGZO막을 처리하면 1초당 0.1nm 정도 막 두께가 감소된다.
불순물 제거 처리를 수행함으로써 SIMS를 사용한 분석에 의하여 얻어지는 농도의 피크값에 있어서 반도체층 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 반도체층 표면의 붕소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 반도체층 표면의 알루미늄 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더 바람직하게는 1×1018/cm3 이하)로 할 수 있다.
불순물 제거 처리를 수행함으로써 안정된 전기 특성을 갖는 신뢰성이 높은 트랜지스터를 실현할 수 있다.
다음에, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j) 위에 절연층(207)을 형성한다(도 9d 및 도 11d 참조). 절연층(207)은 보호층으로서 기능하며, 게이트 절연층(204) 또는 하지층(201)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 반도체층(205)에 산화물 반도체를 사용하는 경우, 절연층(207)은 층 내(벌크 내)에 화학양론적 조성보다 산소가 많은 영역을 갖는(산소 과잉 영역을 갖는) 상태로 하는 것이 바람직하다.
절연층(207)을 형성한 후에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 막 내로 산소를 공급함으로써 절연층(207)을 산소 과잉의 상태로 하여도 좋다. 산소는 절연층(207)에 직접 도입하여도 좋고, 다른 층을 통하여 절연층(207)에 도입하여도 좋다. 산소를 다른 층을 통과시켜 도입하는 경우에는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여도 좋다. 또한, 절연층(207)에 산소를 직접 도입하는 경우에는 상술한 방법에 더하여 산소 분위기하에서 수행하는 플라즈마 처리 등도 사용할 수 있다.
산소의 도입에 의하여 절연층(207)을 구성하는 원소와 수소 사이의 결합, 또는 상기 원소와 수산기 사이의 결합이 절단됨과 함께 상기 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에 산소의 도입 후에 가열 처리를 수행하면 불순물인 수소 또는 수산기가 물로서 탈리되기 쉬워질 수 있다. 즉, 절연층(207) 내의 불순물 농도를 더 저감시킬 수 있다. 그러므로, 절연층(207)에 산소를 도입한 후에 가열 처리를 수행하여도 좋다. 그 후, 절연층(207)에 산소를 더 도입하여 절연층(207)을 산소 과잉 상태로 하여도 좋다. 또한, 절연층(207)에 산소의 도입과 가열 처리 각각을 교대로 여러 번 수행하여도 좋다. 또한, 산소의 도입과 가열 처리를 동시에 수행하여도 좋다.
또한, 절연층(207)을 형성하기 전에 산소 플라즈마 처리 또는 산화 이질소(I) 플라즈마 처리 등을 수행하여 표면에 부착된 수분이나 유기물을 제거하는 것이 바람직하다. 절연층(207)은 산소 플라즈마 처리 또는 산화 이질소(I) 플라즈마 처리 등을 수행한 후, 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다.
본 실시형태에서는 절연층(207)으로서 막 두께 200nm의 산화 실리콘을 스퍼터링법으로 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화 실리콘층의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 수행할 수 있다. 또한, 타깃에는 산화 실리콘 또는 실리콘을 사용할 수 있다. 예를 들어, 실리콘을 타깃에 사용하여, 산소를 포함한 분위기하에서 스퍼터링을 수행하면 산화 실리콘을 형성할 수 있다.
절연층(207)을 형성한 후, 질소 분위기하, 희가스 분위기하, 산소 분위기하, 질소와 산소의 혼합 가스 분위기하, 또는 희가스와 산소의 혼합 가스 분위기하에서 가열 처리를 수행하여도 좋다. 본 실시형태에서는 질소와 산소의 혼합 가스 분위기하에서 300℃로 1시간 동안의 가열 처리를 수행한다.
다음에, 제 3 포토리소그래피 공정에 의하여 레지스트마스크를 형성하고, 드레인 전극(206b) 위의 절연층(207)의 일부를 선택적으로 제거하여 콘택트 홀(208)을 형성한다. 또한, 단면 D1-D2에 있어서 절연층(207) 및 반도체층(205)의 일부를 선택적으로 제거하여 홈부(230)를 형성한다. 또한, 단면 J1-J2에 있어서 배선(212_i) 위의 절연층(207), 반도체층(205), 및 게이트 절연층(204)의 일부를 선택적으로 제거하여 콘택트 홀(219)을 형성한다. 또한, 단면 K1-K2에 있어서 배선(216_j) 위의 절연층(207)의 일부를 선택적으로 제거하여 콘택트 홀(220)을 형성한다. 또한, 도시되어 있지 않지만 홈부(240)도 홈부(230)와 마찬가지로 형성한다.
제 3 포토리소그래피 공정에서는 우선, 절연층(207) 위에 다계조 마스크를 사용하여 레지스트마스크(261)를 형성한다(도 9e 및 도 11e 참조).
여기서, 도 13을 사용하여, 다계조 마스크에 대하여 설명한다. 다계조 마스크란, 3개의 노광 레벨로 노광을 수행하여 노광 부분, 중간 노광 부분, 및 미노광 부분을 얻을 수 있는 마스크이며, 투과한 광이 복수의 강도를 갖는 노광 마스크를 말한다. 한 번의 노광 및 현상 공정에 의하여, 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트마스크를 형성할 수 있다. 그러므로, 다계조 마스크를 사용함으로써, 노광 마스크(포토마스크)의 개수를 삭감시킬 수 있다.
다계조 마스크의 대표적인 예로서는, 도 13의 (a1)에 도시된 바와 같은 그레이톤 마스크(304), 도 13의 (b1)에 도시된 바와 같은 하프톤 마스크(314)를 들 수 있다.
도 13의 (a1)에 도시된 바와 같이, 그레이톤 마스크(304)는 투광성 기판(301) 및 그 위에 형성되는 차광부(302)와, 회절 격자(303)로 구성된다. 차광부(302)의 광 투과율은 0%이다. 한편, 회절 격자(303)는 슬릿, 도트, 메시 등의 광 투과부의 간격을 노광에 사용하는 광의 해상도 한계 이하의 간격으로 함으로써 광 투과율을 제어할 수 있다. 또한, 회절 격자(303)는 주기적인 슬릿, 도트, 메시, 또는 비주기적인 슬릿, 도트, 메시 어느 쪽이나 사용할 수 있다.
투광성 기판(301)으로서는 석영 등의 투광성 기판을 사용할 수 있다. 차광부(302) 및 회절 격자(303)는 크롬이나 산화 크롬 등 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
그레이톤 마스크(304)에 노광 광을 조사한 경우, 도 13의 (a2)에 도시된 바와 같이, 차광부(302)의 광 투과율은 0%이고, 차광부(302)도 회절 격자(303)도 제공되지 않은 영역은 광 투과율이 100%이다. 또한, 회절 격자(303)에 의하여 광 투과율을 10% 내지 70%의 범위로 조정할 수 있다. 회절 격자(303)에서의 광 투과율의 조정은 회절 격자의 슬릿, 도트, 메시의 간격 및 피치를 조정함으로써 가능하다.
도 13의 (b1)에 도시된 바와 같이, 하프톤 마스크(314)는 투광성 기판(311) 및 그 위에 형성되는 반투과부(312)와, 차광부(313)로 구성된다. 반투과부(312)에는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부(313)는 크롬이나 산화 크롬 등 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
하프톤 마스크(314)에 노광 광을 조사한 경우, 도 13의 (b2)에 도시된 바와 같이, 차광부(313)의 광 투과율은 0%이고, 차광부(313)도 반투과부(312)도 제공되지 않은 영역은 광 투과율이 100%이다. 또한, 반투과부(312)에 의하여 광 투과율을 10% 내지 70%의 범위로 조정할 수 있다. 반투과부(312)에서의 광 투과율은 반투과부(312)에 사용하는 재료에 의하여 조정 가능하다.
다계조 마스크를 사용하여 형성된 레지스트마스크(261)는 두께가 다른 복수의 영역으로 이루어진 레지스트마스크이며, 여기서는 두 개의 영역(두꺼운 영역과, 얇은 영역)을 갖는다. 레지스트마스크(261)에 있어서 두꺼운 영역을 레지스트마스크(261)의 볼록부라고 부르고, 얇은 영역을 레지스트마스크(261)의 오목부라고 부르는 경우가 있다.
레지스트마스크(261)는 콘택트 홀(208), 콘택트 홀(220), 및 홈부(230)가 형성되는 영역과 중첩되는 위치에 오목부를 갖는다. 또한, 콘택트 홀(219)을 형성하는 영역 위에는 레지스트마스크(261)를 제공하지 않는다.
다음에, 제 1 에칭 처리를 수행한다. 제 1 에칭 처리에 의하여 레지스트마스크(261)를 마스크로서 사용하여 단면 J1-J2에서의 배선(212_i) 위의 절연층(207)의 일부, 반도체층(205)의 일부, 및 게이트 절연층(204)의 일부를 에칭하여 콘택트 홀(219)을 형성한다. 콘택트 홀(219) 측면에서는 절연층(207), 반도체층(205), 및 게이트 절연층(204)의 측면이 노출되고, 콘택트 홀(219) 저면에서는 배선(212_i)이 노출된다(도 12a 참조).
절연층(207), 반도체층(205), 및 게이트 절연층(204)의 에칭은 드라이 에칭이어도 좋고 웨트 에칭이어도 좋으며, 양쪽 모두를 사용하여도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는 염소를 포함한 가스(염소계 가스, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화실리콘(SiCl4), 사염화탄소(CCl4) 등)를 사용할 수 있다.
드라이 에칭으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 또한, 단면 A1-A2, 단면 D1-D2, 단면 K1-K2는 레지스트마스크(261)로 덮여 있어 에칭되지 않는다(도 10a 및 도 12a 참조).
다음에, 산소 플라즈마에 의한 애싱(ashing) 등에 의하여 레지스트마스크(261)를 축소시켜 레지스트마스크(262)를 형성한다. 이 때, 레지스트마스크(261)의 두께가 얇은 영역(오목부)의 레지스트가 제거되어 절연층(207)이 노출된다(도 10b 및 도 12b 참조).
다음에, 제 2 에칭 처리를 수행한다. 제 2 에칭 처리에 의하여 레지스트마스크(262)를 마스크로서 사용하여 단면 A1-A2에서 드레인 전극(206b)과 중첩되는 절연층(207)의 일부를 에칭하여 콘택트 홀(208)을 형성한다. 또한, 단면 D1-D2에 있어서 절연층(207)의 일부, 및 반도체층(205)의 일부를 에칭하여 홈부(230)를 형성한다. 또한, 단면 K1-K2에 있어서 배선(216_j)과 중첩되는 절연층(207)의 일부를 에칭하여 콘택트 홀(220)을 형성한다. 이 때, 단면 J1-J2에서도 레지스트마스크(262)로 덮이지 않은 절연층(207)의 일부, 및 반도체층(205)의 일부가 에칭된다(도 12c 참조).
콘택트 홀(208) 측면에서는 절연층(207) 측면이 노출되고, 콘택트 홀(208) 저면에서는 드레인 전극(206b)이 노출된다. 홈부(230) 측면에서는 절연층(207), 및 반도체층(205)의 측면이 노출되고, 홈부(230) 저면에서 게이트 절연층(204)이 노출된다. 콘택트 홀(220) 측면에서는 절연층(207) 측면이 노출되고, 콘택트 홀(220) 저면에서는 배선(216_j)이 노출된다.
제 2 에칭 처리는 드라이 에칭이어도 좋고 웨트 에칭이어도 좋으며, 양쪽 모두를 사용하여도 좋다. 이 때, 홈부(230) 저면에서 배선(212_i)이 노출되지 않도록 하는 것이 요긴하다. 홈부(230) 저면에서 배선(212_i)이 노출되면, 홈부(230) 측면에서 노출된 반도체층(205)과 배선(212_i) 사이에 리크 전류가 발생되기 쉽고 표시 품위의 저하나 신뢰성 저하의 한 원인이 된다. 특히, 표시 영역 내의 홈부(230)에서는 리크 전류로 인한 표시 품위의 저하가 현저하게 된다. 홈부(230)와 배선(212_i)을 게이트 절연층(204)을 개재하여 중첩시킴으로써 기생 채널의 발생을 방지함과 함께, 반도체층(205)과 배선(212_i) 사이에서 리크 전류가 발생되는 것을 방지하고 표시 장치의 표시 품위를 양호하게 할 수 있다.
일반적으로, 예를 들어 콘택트 홀(219)과 홈부(230)와 같이, 동일한 적층 구조를 갖는 부위에 깊이가 다른 개구부를 형성하는 경우에는 개구부의 형성은 복수의 포토리소그래피 공정으로 나누어 수행된다. 한편, 본 실시형태에 기재된 제작 공정에 따르면, 동일한 적층 구조를 갖는 부위에 깊이가 다른 개구부를 한번의 포토리소그래피 공정에 의하여 형성할 수 있다. 즉, 적은 포토리소그래피 공정에 의하여 저비용으로 생산성 높게 표시 장치를 제작할 수 있다.
또한, 본 실시형태에 기재된 제작 공정에 따르면, 반도체층(205)의 채널 형성 영역에 포토레지스트가 직접 형성되지 않는다. 특히, 반도체층(205)으로서 산화물 반도체를 사용하는 경우, 반도체층(205)의 채널 형성 영역이 절연층(207)으로 보호되므로 그 후의 포토레지스트의 박리 세정 공정에 있어서도 반도체층(205)의 채널 형성 영역에 수분이 부착되는 일이 없어 트랜지스터(111)의 특성 편차가 저감되어 신뢰성이 향상된다.
다음에, 절연층(207) 위에 스퍼터링법, 진공 증착법 등을 사용하여 화소 전극(210), 전극(221), 및 전극(222)이 되는 투광성을 갖는 도전층(투명 도전층이라고도 함)을 30nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 두께로 형성한다.
투광성을 갖는 도전층으로서는 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 1개 내지 10개의 그패핀 시트로 이루어진 재료를 사용하여도 좋다.
또한, 본 실시형태에서는 투과형 액정 표시 장치의 화소부의 제작 방법에 대하여 예시하였지만, 투과형에 한정되지 않고 반사형이나 반투과형의 액정 표시 장치의 화소부에도 적용할 수 있다. 반사형 액정 표시 장치의 화소부를 얻는 경우에는, 화소 전극으로서 광 반사율이 높은 도전층(반사 도전층이라고도 함), 예를 들어, 알루미늄, 티타늄, 은, 로듐, 니켈 등의 가시광 반사율이 높은 금속, 또는 이들 금속 중 적어도 하나를 포함한 합금, 또는 이들의 적층을 사용하면 좋다. 반투과형 액정 표시 장치의 화소부를 얻는 경우에는, 하나의 화소 전극을 투명 도전층과 반사 도전층으로 형성하여, 투과 부분과 반사 부분을 형성한다.
본 실시형태에서는 투광성을 갖는 도전층으로서 두께 80nm의 ITO층을 형성하고, 제 4 포토리소그래피 공정에 의하여 레지스트마스크를 형성하고, 투광성을 갖는 도전층을 선택적으로 에칭하여 화소 전극(210), 전극(221), 및 전극(222)을 형성한다(도 10d 및 도 12d 참조).
화소 전극(210)은 콘택트 홀(208)을 통하여 드레인 전극(206b)과 전기적으로 접속된다. 또한, 전극(221)은 콘택트 홀(219)을 통하여 배선(212_i)과 전기적으로 접속된다. 또한, 전극(222)은 콘택트 홀(220)을 통하여 배선(216_j)과 전기적으로 접속된다.
또한, 단자부(103) 및 단자부(104)에 형성되는 콘택트 홀(219) 및 콘택트 홀(220)에 있어서, 배선(212_i) 및 배선(216_j)이 노출된 상태로 하지 않고 ITO 등의 산화물 도전성 재료로 덮는 것이 중요하다. 배선(212_i) 및 배선(216_j)은 금속층이므로, 배선(212_i) 및 배선(216_j)이 노출된 상태로 그대로 두면, 노출된 표면이 산화되어 FPC 등과의 접촉 저항이 증대된다. 접촉 저항의 증대는 외부로부터 입력되는 신호의 지연이나 파형의 왜곡을 초래하여, 외부로부터의 신호가 정확하게 전달되지 않음으로써 반도체 장치의 신뢰성이 저하된다. 배선(212_i) 및 배선(216_j)의 노출된 표면을 ITO 등의 도전성 산화물 재료로 덮음으로써, 접촉 저항의 증대를 방지하고 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시형태에 따르면, 종래보다 적은 포토리소그래피 공정에 의하여 반도체 장치를 제작할 수 있다. 따라서, 저비용으로 생산성이 높게 액정 표시 장치를 제작할 수 있다.
본 실시형태에서는 보텀 게이트 구조의 트랜지스터를 예로 들어 설명하였지만, 톱 게이트 구조의 트랜지스터에 적용하는 것도 가능하다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
도 14a 및 도 14b는 상술한 실시형태 1에서 예시된 반도체 장치가 사용된 액정 표시 장치의 일 형태를 도시한 것이다.
도 14a는 실(seal)재(4005)에 의하여 제 1 기판(4001)과 제 2 기판(4006) 사이에 트랜지스터(4010) 및 액정 소자(4013)가 밀봉된 패널의 평면도이고, 도 14b는 도 14a를 선분 M1-M2에서 절단한 단면도에 상당한다. 또한, 제 1 기판(4001) 위에 홈부(4040)가 제공되어 있다.
제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 실재(4005)가 제공되고, 화소부(4002) 위에 제 2 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)는 제 1 기판(4001)과 실재(4005)와 제 2 기판(4006)에 의하여 액정층(4008)과 함께 밀봉되어 있다.
또한, 제 1 기판(4001) 위의 실재(4005)에 의하여 둘러싸인 영역보다 외측의 영역에 입력 단자(4020)를 갖고, 입력 단자(4020)에 FPC(flexible printed circuit)(4018a), FPC(4018b)가 접속되어 있다. FPC(4018a)는 별도로 다른 기판에 제작된 신호선 구동 회로(4003)와 전기적으로 접속되고, FPC(4018b)는 별도로 다른 기판에 제작된 주사선 구동 회로(4004)와 전기적으로 접속되어 있다. 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018a) 및 FPC(4018b)를 통하여, 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)로부터 공급된다.
또한, 별도로 다른 기판에 제작된 구동 회로의 접속 방법은 특별히 한정되지 아니하며, COG(Chip On Glass), 와이어 본딩, TCP(Tape Carrier Package) 등의 방법을 사용할 수 있다.
또한, 도시되어 있지 않지만, 신호선 구동 회로(4003) 또는 주사선 구동 회로(4004)는 본 명세서에 개시된 트랜지스터를 사용하여 제 1 기판(4001) 위에 형성되어도 좋다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)를 사용할 수 있다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
도 14a 및 도 14b에 도시된 표시 장치는 전극(4016) 및 배선(4015)을 갖고, 전극(4016) 및 배선(4015)은 이방성 도전층(4019)을 통하여 FPC(4018a)가 갖는 단자에 전기적으로 접속되어 있다.
전극(4016)은 제 1 전극(4030)과 같은 도전층으로 형성되고, 배선(4015)은 트랜지스터(4010)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
본 실시형태에서는 트랜지스터(4010)로서 실시형태 1에 기재된 트랜지스터를 적용할 수 있다. 화소부(4002)에 제공된 트랜지스터(4010)는 표시 소자와 전기적으로 접속되고 표시 패널을 구성한다. 표시 소자는 표시를 수행할 수 있는 것이면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 14a 및 도 14b는 표시 소자로서 액정 소자가 사용된 표시 장치의 예를 도시한 것이다. 도 14a 및 도 14b에 있어서, 표시 소자인 액정 소자(4013)는 제 1 전극(4030), 제 2 전극(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 끼우도록 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 형성되어 있다. 또한, 배향막으로서 기능하는 절연층(4032)은 홈부(4040) 위에도 제공되어 있다. 제 2 전극(4031)은 제 2 기판(4006) 측에 제공되고, 제 1 전극(4030)과 제 2 전극(4031)은 액정층(4008)을 개재하여 적층되는 구성이다.
또한, 스페이서(4035)는 제 2 기판(4006) 위에 절연층으로 형성된 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(cubic)상, 키랄 네마틱(chiral nematic)상, 등방상 등을 나타낸다.
또한, 배향막이 불필요한 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속적으로 승온시켰을 때 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않으므로, 온도 범위를 개선하기 위하여 5wt% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 가지므로 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공할 필요가 없어 러빙 처리도 불필요하기 때문에, 러빙 처리로 인하여 초래되는 정전 파괴를 방지할 수 있고, 제작 공정중에 생기는 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다.
또한, 액정 재료의 고유 저항률은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항률의 값은 20℃에서 측정한 값이다.
액정 표시 장치에 제공되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여 소정의 기간 동안 전하가 유지될 수 있도록 설정된다. 상술한 실시형태에 개시된, 채널이 형성되는 반도체층에 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체가 사용된 트랜지스터를 사용하면 유지 용량의 크기(용량값)를 각 화소의 액정 용량의 1/3 이하, 바람직하게는 1/5 이하로 할 수 있다.
상술한 실시형태에 개시된, 채널이 형성되는 반도체층에 산화물 반도체가 사용된 트랜지스터는 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에 있어서는 입력 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있어 소비 전력이 억제되는 효과가 나타난다. 또한, 채널이 형성되는 반도체층에 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체가 사용된 트랜지스터는, 유지 용량이 제공되지 않아도 액정 소자에 인가된 전위의 유지를 가능하게 한다.
또한, 채널이 형성되는 반도체층에 산화물 반도체가 사용된 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지므로, 액정 표시 장치의 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 사용하여 수직 동기 주파수를 통상의 1.5배, 바람직하게는 2배 이상으로 함으로써 동영상을 표시할 때 문제가 되는 잔상 현상이나 동영상의 흐릿해짐 등을 경감시키는, 소위 배속 구동이라고 불리는 구동 기술의 적용이 용이하게 된다. 따라서, 표시 품위가 좋은 액정 표시 장치를 제공할 수 있다.
또한, 상기 트랜지스터는 동일 기판 위에 구동 회로부 또는 화소부로 구분하여 제작할 수도 있어 액정 표시 장치의 부품 점수를 삭감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA: Vertical Alignment) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 여기서, 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 하나로, 전압이 인가되지 않을 때에 패널 면에 대하여 액정 분자가 수직 방향을 향하는 방식을 말한다. 수직 배향 모드로서 몇 가지 모드를 들 수 있지만, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super-View) 모드 등을 사용할 수 있다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어 분자가 각각 다른 방향으로 배향되도록 궁리된 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한, 액정 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등 광학 부재(광학 기판) 등은 적절히 제공된다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 이용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 백 라이트로서 복수의 발광 다이오드(LED)를 사용하여 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 수행하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러 필터를 사용하지 않고 컬러 표시를 수행할 수 있다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시를 수행할 때 화소에서 제어하는 색 요소는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 세 가지 색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에 옐로, 시안, 마젠타 등 중 하나 이상이 추가된 것을 들 수 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 본 발명은 컬러 표시의 액정 표시 장치에 한정되지 않고 흑백 표시의 액정 표시 장치에 적용될 수도 있다.
또한, 도 14a 및 도 14b에 있어서 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 이외에 가요성을 갖는 기판도 사용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 포일이 PVF 필름이나 폴리에스테르 필름에 끼워진 구조의 시트를 사용할 수도 있다.
투과형 액정 표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 수행한다. 따라서, 광이 투과하는 화소부에 제공되는 기판, 절연층, 도전층 등의 박막은 모두, 가시광의 파장 영역의 광에 대하여 투광성을 갖도록 하는 것이 바람직하다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에 대해서는, 추출되는 광의 방향, 전극이 제공되는 장소, 및 전극의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극(4030), 제 2 전극(4031)에는 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 ITO, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 1개 내지 10개의 그래핀 시트로 이루어진 재료를 사용하여도 좋다.
또한, 제 1 전극(4030), 제 2 전극(4031) 중 어느 한쪽은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 이들의 합금, 또는 이들의 질화물 중에서 하나, 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 제 1 전극(4030), 제 2 전극(4031)은 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종류 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등으로 인하여 파괴되기 쉬우므로, 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성되는 것이 바람직하다.
이상과 같이, 상술한 실시형태에서 예시한 트랜지스터를 적용함으로써 신뢰성이 높은 액정 표시 장치를 제공할 수 있다. 또한, 상술한 실시형태에서 예시한 트랜지스터는 표시 기능을 갖는 반도체 장치뿐만 아니라, 전원 회로에 탑재되는 파워 디바이스, LSI 등의 반도체 집적 회로, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치 등, 다양한 기능을 갖는 반도체 장치에 적용하는 것이 가능하다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는 포토마스크의 개수 및 포토리소그래피 공정수가 삭감된 반도체 장치의 일례로서 액티브 매트릭스형 EL 표시 장치에 사용될 수 있는 반도체 장치 및 그 제작 방법의 일례에 대하여 도 15 내지 도 23c를 사용하여 설명한다.
우선, 도 20a를 사용하여 EL 표시 장치에 사용될 수 있는 반도체 장치(150)의 구성예에 대하여 설명한다. 반도체 장치(150)는 기판(101) 위에 화소 영역(102)과, m개(m은 1 이상의 정수임)의 단자(105_1 내지 105_m) 및 단자(107)를 갖는 단자부(103)와, n개(n은 1 이상의 정수임)의 단자(106_1 내지 106_n) 및 단자(108)를 갖는 단자부(104)를 갖는다. 또한, 반도체 장치(150)는 단자부(103)와 전기적으로 접속되는 m개의 배선(212_1 내지 212_m)과, 배선(224)과, 단자부(104)와 전기적으로 접속되는 n개의 배선(216_1 내지 216_n)과, 배선(217)을 갖는다. 또한, 화소 영역(102)은 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 복수의 화소(160)를 갖는다. i행 j열의 화소(160)(i, j)(i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)는 배선(212_i)(i번 째 배선(212)), 배선(216_j)(j번 째 배선(216))과 각각 전기적으로 접속된다. 또한, 각 화소는 양극 또는 음극 중 한쪽의 전위가 공급되는 배선으로서 기능하는 배선(224)과, 양극 또는 음극 중 다른 쪽의 전위가 공급되는 배선으로서 기능하는 배선(217)과 전기적으로 접속되고, 배선(224)은 단자(107)와 전기적으로 접속되고, 배선(217)은 단자(108)와 전기적으로 접속된다. 또한, 배선(212_i)은 단자(105_i)와 전기적으로 접속되고, 배선(216_j)은 단자(106_j)와 전기적으로 접속된다.
단자부(103) 및 단자부(104)는 외부 입력 단자이며, 외부에 제공된 제어 회로와 FPC 등을 사용하여 접속된다. 외부에 제공된 제어 회로로부터 공급되는 신호는 단자부(103) 및 단자부(104)를 통하여 반도체 장치(150)에 입력된다. 도 20a는 화소 영역(102)의 좌우 외측에 단자부(103)를 형성하고, 두 군데에서 신호를 입력하는 구성을 도시한 것이다. 또한, 화소 영역(102)의 상하 외측에 단자부(104)를 형성하고, 두 군데에서 신호를 입력하는 구성을 도시한 것이다. 두 군데에서 신호를 입력함으로써 신호의 공급 능력이 높아지므로 반도체 장치(150)의 고속 동작이 용이하게 된다. 또한, 반도체 장치(150)의 대형화나 고정세화에 따른 배선 저항의 증대로 인한 신호 지연의 영향을 경감시킬 수 있다. 또한, 반도체 장치(150)에 용장성을 갖게 하는 것이 가능하게 되므로, 반도체 장치(150)의 신뢰성을 향상시킬 수 있다. 또한, 도 20a에는 단자부(103) 및 단자부(104)를 각각 두 군데에 제공하는 구성이 도시되어 있지만, 각각 한 군데에 제공하는 구성으로 하여도 좋다.
도 20b는 화소(160)의 회로 구성을 도시한 것이다. 화소(160)는 트랜지스터(111)와, 트랜지스터(121)와, EL 소자(116)와, 용량 소자(113)를 갖는다. 트랜지스터(111)의 게이트 전극은 배선(212_i)과 전기적으로 접속되고, 트랜지스터(111)의 소스 전극 및 드레인 전극 중 한쪽은 배선(216_j)과 전기적으로 접속된다. 또한, 트랜지스터(111)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(121)의 게이트 전극과 용량 소자(113)의 한쪽 전극이 전기적으로 접속된 노드(115)에 전기적으로 접속되어 있다. 또한, 트랜지스터(121)의 소스 전극 및 드레인 전극 중 한쪽은 EL 소자(116)의 한쪽 전극과 전기적으로 접속되고, 소스 전극 및 드레인 전극 중 다른 쪽은 용량 소자(113)의 다른 쪽 전극과 배선(217)에 전기적으로 접속되어 있다. 또한, EL 소자(116)의 다른 쪽 전극은 배선(224)과 전기적으로 접속된다. 배선(217)과 배선(224)의 전위차는 트랜지스터(121)의 문턱값 전압과 EL 소자(116)의 문턱값 전압의 합계 전압보다 크게 되도록 설정한다.
트랜지스터(111)는, 배선(216_j)으로부터 공급되는 화상 신호가 트랜지스터(121)의 게이트 전극에 입력되게 할지 여부를 선택하는 기능을 갖는다. 배선(212_i)에 트랜지스터(111)를 온 상태로 하는 신호가 공급되면, 트랜지스터(111)를 통하여 배선(216_j)으로부터 화상 신호가 노드(115)로 공급된다.
트랜지스터(121)는 노드(115)로 공급된 전위(화상 신호)에 따른 전류를 EL 소자(116)로 흘리는 기능을 갖는다. 용량 소자(113)는 노드(115)와 배선(217)의 전위차를 일정하게 유지하는 기능을 갖는다. 트랜지스터(121)는 화상 신호에 따른 전류를 EL 소자(116)로 흘리기 위한 전류원으로서 기능한다.
트랜지스터(111) 및 트랜지스터(121)의 채널이 형성되는 반도체층에는 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로서는 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 들 수 있다. 또한, 본 실시형태에서 설명하는 표시 장치는 화소 영역 내에 반도체층이 남는 구성을 가지므로, 상기 반도체가 사용된 표시 장치를 배면 발광형 표시 장치에 사용하는 경우에는 반도체층을 가능한 한 얇게 하는 등으로써 가시광 투과율을 높이는 것이 바람직하다.
또한, 트랜지스터(111) 및 트랜지스터(121)의 채널이 형성되는 반도체층에 상술한 실시형태에서 설명한 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체는 에너지 간격이 3.0eV 이상으로 크고, 가시광에 대한 투과율이 높다. 또한, 산화물 반도체를 적절한 조건으로 가공하여 얻어진 트랜지스터에서는 오프 전류를 사용시의 온도 조건하(예를 들어, 25℃)에서 100zA(1×10-19A) 이하, 또는 10zA(1×10-20A) 이하, 나아가서는 1zA(1×10-21A) 이하로 할 수 있다. 그러므로, 용량 소자(113)를 제공하지 않아도 트랜지스터(121)의 게이트 전극에 인가된 전위의 유지가 가능하게 된다. 또한, 반도체 장치의 소비 전력을 저감시킬 수 있다.
또한, 본 실시형태에서는 트랜지스터(111) 및 트랜지스터(121)가 모두 n채널형 트랜지스터인 것으로 설명하지만, 이들 중 어느 한쪽, 또는 양쪽 모두가 p채널형 트랜지스터이어도 좋다.
용량 소자(113)는 트랜지스터(121)의 게이트 전극에 공급된 화상 신호를 유지하기 위한 기능을 갖는다. 용량 소자(113)는 반드시 제공할 필요는 없지만, 용량 소자(113)를 제공함으로써 트랜지스터(111)가 오프 상태일 때 소스와 드레인간에 흐르는 전류(오프 전류)에 기인하는, 트랜지스터(121)의 게이트 전극에 주어진 전위의 변동을 억제할 수 있다.
EL 소자(116)는 양극이 되는 한쪽 전극과 음극이 되는 다른 쪽 전극 사이에 EL층이 끼워진 구조를 갖고, EL층에 흐르는 전류량에 따라 휘도가 제어된다. 즉, EL 소자(116)의 휘도는 트랜지스터(121)의 소스와 드레인간에 흐르는 전류량에 따라 제어된다.
다음에, 도 15 내지 도 18을 사용하여 도 20a 및 도 20b에 도시된 화소(160)의 구성예에 대하여 설명한다. 도 15 및 도 16은 화소(160)의 평면 구성을 도시한 상면도이다. 도 15는 가장 위의 층에 화소 전극(210)이 형성된 상태의 상면도를 도시한 것이고, 도 16은 격벽층(218), EL층(271)이 더 형성된 상태의 상면도를 도시한 것이다. 도면의 명료화를 위하여 도 15 및 도 16에서는 몇 개의 구성 요소를 생략하여 도시하였다. 예를 들어, 도 16에서는 EL층(271) 위에 형성되는 대향 전극(226)을 생략하여 도시하였다.
도 17a 내지 도 18은 화소(160)의 적층 구성을 도시한 단면도이다. 도 17a는 도 15 및 도 16을 일점 쇄선 P1-P2에서 절단한 단면도이고, 도 17b는 도 15 및 도 16을 일점 쇄선 Q1-Q2에서 절단한 단면도이고, 도 18은 도 15 및 도 16을 일점 쇄선 R1-R2에서 절단한 단면도이다.
또한, 노드(115)(도 20b 참조)와 전기적으로 접속되는 드레인 전극(206b)과, 게이트 전극(202) 사이에 생기는 기생 용량이 크면, 노드(115)가 배선(212_i)의 전위 변동의 영향을 받기 쉽게 되므로, 트랜지스터(111)가 온 상태에서 오프 상태로 변화할 때 노드(115)로 공급된 전위를 정확하게 유지할 수 없어 표시 품위가 저하되는 요인이 된다. 상술한 실시형태에서 설명한 바와 같이, 소스 전극(206a)을 U자형으로 하여 드레인 전극(206b)을 둘러싸는 형상으로 함으로써, 충분한 채널 폭을 확보하면서 드레인 전극(206b)과 게이트 전극(202) 사이에 생기는 기생 용량을 작게 할 수 있어 EL 표시 장치의 표시 품위를 향상시킬 수 있다.
또한, 본 실시형태에서 설명하는 반도체 장치도 공정의 간략화를 위하여 섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정을 수행하지 않으므로 화소 영역 전체에 반도체층(205)이 남는 구성이 된다. 이 결과, 상술한 실시형태와 마찬가지로 본 실시형태에서 설명하는 반도체 장치에서도 기생 트랜지스터가 생길 우려가 있다.
본 실시형태에서 설명하는 반도체 장치에서는 배선(212_i)이 게이트 전극으로서 기능하고, 배선(216_j)이 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 배선(217)이 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 제 1 기생 트랜지스터가 생길 우려가 있다.
또한, 본 실시형태에서 설명하는 반도체 장치에는 배선(203)이 없어 상술한 실시형태에서 설명한 제 2 기생 트랜지스터는 생기지 않지만, 화소 전극(210)이 게이트 전극으로서 기능하고, 절연층(207)이 게이트 절연층으로서 기능하고, 배선(216_j)이 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 배선(217)이 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 제 3 기생 트랜지스터가 생길 우려가 있다. 특히, 화소의 개구율을 크게 하는 것 등을 목적으로 화소 전극(210)을 배선(216_j)이나 배선(217)에 가깝게 하면 제 3 기생 트랜지스터의 영향이 더 커진다.
또한, 배선(217)과, 인접하는 화소가 갖는 배선(216_j+1)과의 전위차가 커지면 상기 배선간에 생기는 전계에 의하여 상기 배선 사이의 반도체층(205)에 기생 채널이 생길 우려가 있다.
트랜지스터(111)를 온 상태로 하는 전위가 배선(212_i)으로 공급되면, 제 1 기생 트랜지스터도 온 상태가 되고 배선(216_j)과 배선(217)이 전기적으로 접속된다. 제 1 기생 트랜지스터에 의하여 배선(216_j)과 배선(217)이 전기적으로 접속되면, 정확한 화상 신호를 노드(115)로 공급하기 어렵게 된다.
또한, 제 3 기생 트랜지스터가 n형 트랜지스터로서 기능하는 경우, 배선(216_j)의 전위가 화소 전극(210)으로 공급된 전위 또는 화소 전극(210)에 유지된 전위보다 낮게 되고, 그 전위차의 절대값이 제 3 기생 트랜지스터의 문턱값보다 크게 되면 화소 전극(210) 아래에 위치하는 반도체층(205)에 채널이 형성되고 제 3 기생 트랜지스터가 온 상태가 된다.
제 3 기생 트랜지스터가 온 상태가 되면 배선(216_j)과 배선(217)이 전기적으로 접속된다. 제 3 기생 트랜지스터에 의하여 배선(216_j)과 배선(217)이 전기적으로 접속되면, 정확한 화상 신호를 노드(115)로 공급하기 어렵게 된다. 또한, 화소의 개구율을 크게 하는 것 등을 목적으로 화소 전극(210)을 배선(216_j)이나 배선(217)에 가깝게 하면 제 3 기생 트랜지스터의 영향이 더 커진다.
또한, 배선(217)과, 인접하는 화소가 갖는 배선(216_j+1)과의 사이에 기생 채널이 생기면, 배선(217)과 배선(216_j+1)이 전기적으로 접속되고 정확한 화상 신호를 각각의 화소가 갖는 노드(115)로 공급하기 어렵게 된다.
그래서, 화소(160)에 반도체층(205)이 제거된 홈부(230)를 제공하여 상술한 기생 트랜지스터가 생기지 않는 구성으로 한다. 홈부(230)를 배선(216_j)과 배선(217) 사이에 위치하는 배선(212_i)의 선폭 방향에서의 양쪽 단부를 넘어 가로지르도록 제공함으로써 제 1 기생 트랜지스터 및 기생 채널이 생성되는 것을 방지할 수 있다. 또한, 홈부(230)는 배선(212_i) 위에 복수로 제공하여도 좋다.
또한, 배선(216_j)과 화소 전극(210) 사이, 및 배선(217)과 화소 전극(210) 사이 중 적어도 어느 한쪽에, 배선(216_j) 또는 배선(217)이 연장되는 방향을 따라 화소 전극(210)의 단부(231) 및 단부(232)를 넘도록 홈부(230)를 형성한다. 이로써, 제 3 기생 트랜지스터가 생성되는 것을 방지할 수 있다. 또한, 배선(216_j) 또는 배선(217)이 연장되는 방향을 따라 제공되는 홈부(230)는 배선(216_j) 또는 배선(217)에 엄밀히 평행하게 제공될 필요는 없고, 또 굴곡부 또는 만곡부를 가져도 좋다.
또한, 배선(217)과, 인접하는 화소가 갖는 배선(216_j+1)과의 사이에 화소의 단부를 넘도록 홈부(230)를 제공함으로써 배선(217)과 배선(216_j+1) 사이에 기생 채널이 생성되는 것을 방지할 수 있다.
또한, 반도체층(205)이 제거된 홈부(230)의 크기는 특별히 제한되지 않지만 기생 트랜지스터 및 기생 채널이 생성되는 것을 확실하게 방지하기 위하여, 배선(216_j) 또는 배선(217)이 연장되는 방향에 직교되는 방향에 있어서의 홈부(230) 내의 반도체층이 제거된 부분의 폭은 1μm 이상으로 하는 것이 바람직하고, 2μm 이상으로 하면 더 바람직하다.
도 17a에 도시된 단면 P1-P2는 트랜지스터(111)와 트랜지스터(121)와 용량 소자(113)의 적층 구조를 도시한 것이다. 트랜지스터(111) 및 트랜지스터(121)는 채널 에칭형이라고 불리는 보텀 게이트 구조의 트랜지스터이다. 도 17b에 도시된 단면 Q1-Q2는 화소 전극(210) 및 홈부(230)를 포함하는, 배선(216_j)에서 배선(216_j+1)까지의 적층 구조를 도시한 것이다. 또한, 도 18에 도시된 단면 R1-R2는 배선(212_i)과 배선(217) 및 배선(216_j+1)의 교차부에서의 적층 구조를 도시한 것이다.
도 17a에 도시된 단면 P1-P2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 게이트 전극(202), 게이트 전극(243), 및 용량 전극(215)이 형성되어 있다. 또한, 게이트 전극(202) 위에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 소스 전극(206a) 및 드레인 전극(206b)이 형성되어 있다. 또한, 반도체층(205)과 접하여 소스 전극(206a), 드레인 전극(206b), 소스 전극(236a), 및 드레인 전극(236b) 위에 절연층(207)이 형성되어 있다. 절연층(207) 위에는 화소 전극(210)이 형성되고, 절연층(207)에 형성된 콘택트 홀(208)을 통하여 트랜지스터(121)의 소스 전극(236a)과 전기적으로 접속되어 있다.
또한, 절연층(207), 반도체층(205), 게이트 절연층(204)의 일부가 제거된 콘택트 홀(209)이 형성되고, 콘택트 홀(209)과 중첩하여 배선(213)이 형성된다. 배선(213)에 의하여 트랜지스터(111)의 드레인 전극(206b)과 트랜지스터(121)의 게이트 전극(243)이 전기적으로 접속된다. 또한, 도 17a에 도시되어 있지 않지만, 절연층(207), 반도체층(205), 게이트 절연층(204)의 다른 일부가 제거된 콘택트 홀(214)이 형성되고, 콘택트 홀(214)과 중첩하여 형성된 배선(223)에 의하여 용량 전극(215)과 배선(217)이 전기적으로 접속된다. 배선(213) 및 배선(223)은 화소 전극(210)과 동일한 층으로 형성된다. 또한, 콘택트 홀(208), 콘택트 홀(209), 콘택트 홀(214), 및 홈부(230)는 동일한 공정에 의하여 형성된다.
또한, 도 17a에 도시되어 있지 않지만, 트랜지스터(121)의 드레인 전극(236b)은 배선(217)과 전기적으로 접속된다. 또한, 본 실시형태에서는 배선(217)의 일부를 드레인 전극(236b)으로서 기능시키는 예를 기재하고 있다(도 15 참조).
또한, 절연층(207) 위에 화소마다 EL층(271)을 분리하기 위한 격벽층(218)이 형성된다. 또한, 화소 전극(210) 및 격벽층(218) 위에 EL층(271)이 형성되고, 격벽층(218) 및 EL층(271) 위에 대향 전극(226)이 형성된다. 화소 전극(210), EL층(271), 및 대향 전극(226)이 중첩되는 부위가 EL 소자(116)로서 기능한다.
게이트 절연층(204)과 반도체층(205)을 사이에 개재하여 용량 전극(215)과 드레인 전극(206b)이 중첩된 부분이 용량 소자(113)로서 기능한다. 게이트 절연층(204)과 반도체층(205)은 유전체층으로서 기능한다. 용량 전극(215)과 드레인 전극(206b) 사이에 형성되는 유전체층을 다층 구조로 함으로써 하나의 유전체층에 핀 홀이 생겨도 핀 홀은 다른 유전체층으로 피복되므로, 용량 소자(113)를 정상적으로 기능시킬 수 있다. 또한, 산화물 반도체의 비유전율은 14 내지 16으로 크므로, 반도체층(205)에 산화물 반도체를 사용하면, 용량 소자(113)의 용량값을 크게 할 수 있게 된다.
도 17b에 도시된 단면 Q1-Q2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 게이트 절연층(204)이 형성되고, 게이트 절연층(204) 위에 반도체층(205)이 형성되어 있다. 반도체층(205) 위에 배선(216_j), 배선(216_j+1), 및 배선(217)이 형성되고 반도체층(205), 배선(216_j), 배선(216_j+1), 및 배선(217) 위에 절연층(207)이 형성되어 있다. 또한, 절연층(207) 위에 화소 전극(210)이 형성되어 있다.
배선(216_j)과 화소 전극(210) 사이에 반도체층(205) 및 절연층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 또한, 배선(217)과 배선(216_j+1) 사이에 반도체층(205) 및 절연층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 홈부(230)는 적어도 그 저면에 반도체층을 갖지 않는 구성이 되어 있다.
도 18에 도시된 단면 R1-R2에서 기판(200) 위에 하지층(201)이 형성되고, 하지층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(217), 및 인접하는 화소가 갖는 배선(216_j+1)이 형성되고 반도체층(205), 배선(217), 및 배선(216_j+1) 위에 절연층(207)이 형성되어 있다. 또한, 절연층(207) 위에 격벽층(218)이 형성되고, 격벽층(218) 위에 대향 전극(226)이 형성되어 있다. 또한, 반도체층(205) 및 절연층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 홈부(230)는 적어도 그 저면에 반도체층을 갖지 않는 구성이 되어 있다. 또한, 홈부(230) 저면에 있어서 배선(212_i)이 노출되지 않는 구성이 되어 있다.
다음에, 도 19를 사용하여 도 15와는 다른 평면 구성을 갖는 화소의 일례에 대하여 설명한다. 도 19는 화소(120)의 평면 구성을 도시한 상면도이다. 또한, 도면의 명료화를 위하여 도 19에서는 하지층(201), 게이트 절연층(204), 반도체층(205), 절연층(207), 격벽층(218), EL층(271), 및 대향 전극(226)을 생략하여 도시하였다. 도 19에 도시된 화소(120)는 도 15 및 도 16에 도시된 화소(160)와 비교하여 홈부(230)의 평면 구성이 다르다. 또한, 도 19의 일점 쇄선 P1-P2에서 나타낸 부위의 적층 구성은 도 17a에서 설명한 구성과 같다.
화소(120)는 홈부(230)가 배선(217)과 화소 전극(210) 사이, 및 배선(216_j)과 화소 전극(210) 사이에 제공된 구성을 갖는다. 또한, 홈부(230)를 단지 배선(212_i)의 폭 방향에서의 단부를 넘어 가로지르도록 제공할 뿐만 아니라 화소(160)보다 넓게 되도록 형성하였다. 또한, 콘택트 홀(209) 및 콘택트 홀(214)을 홈부(230)와 일체로 형성함으로써 용량 전극(215)이나 게이트 전극(243)의 주변에도 가능한 한 홈부(230)가 형성되는 구성으로 하였다. 이와 같이, 홈부(230)를 광범위하게 배치함으로써 기생 트랜지스터가 생성되는 것을 더 확실하게 방지할 수 있다. 또한, 배선(216_j) 또는 배선(217)이 연장되는 방향을 따라 제공되는 홈부(230)는 배선(216_j) 또는 배선(217)에 엄밀히 평행하게 제공될 필요는 없고, 또 굴곡부, 만곡부, 또는 분기부를 가져도 좋다.
이어서, 도 15 내지 도 18을 사용하여 설명한 EL 표시 장치에 사용될 수 있는 반도체 장치의 제작 방법에 대하여 도 21a 내지 도 23c를 사용하여 설명한다. 또한, 도 21a 내지 도 23c에 도시된 단면 P1-P2는 도 15 및 도 16을 일점 쇄선 P1-P2에서 절단한 단면도이다. 또한, 본 실시형태에서 설명하는 반도체 장치는 화소 전극(210)의 형성 공정까지를 실시형태 1에 기재된 반도체 장치와 같은 공정에 의하여 형성할 수 있다. 또한, 적어도 상술한 실시형태에서 사용한 부호와 동일한 부호로 가리킨 부분은 실시형태 1에 기재된 내용과 같은 재료 및 방법을 사용하여 형성할 수 있다. 따라서, 본 실시형태에서는 이들에 대한 자세한 설명을 생략한다.
우선, 기판(200) 위에 하지층(201)이 되는 절연층을 형성하고, 하지층(201) 위에 도전층을 형성한다(도 21a 참조). 이어서, 제 1 포토리소그래피 공정에 의하여 도전층 위에 레지스트마스크를 형성하고 도전층의 일부를 선택적으로 제거하여, 게이트 전극(202), 게이트 전극(243), 용량 전극(215), 배선(212_i)(도 21a 내지 도 21d에 도시되어 있지 않음)을 형성한다(도 21a 참조). 본 실시형태에서는 기판(200)에 알루미노보로실리케이트 유리를 사용하고, 하지층(201)에 산화 질화 실리콘을 사용하고, 도전층으로서 텅스텐을 사용한다.
다음에, 게이트 전극(202), 게이트 전극(243), 용량 전극(215), 배선(212_i) 위에 게이트 절연층(204)을 형성하고, 게이트 절연층(204) 위에 반도체층(205)을 형성한다(도 21b 참조). 본 실시형태에서는 게이트 절연층(204)으로서 산화 질화 실리콘을 사용하고, 반도체층(205)으로서 산화물 반도체를 사용한다.
다음에, 반도체층(205) 위에 소스 전극(206a), 드레인 전극(206b), 소스 전극(236a), 드레인 전극(236b), 및 배선(216_j)(도 21a 내지 도 21d에 도시되어 있지 않음)이 되는 도전층을 형성한다. 본 실시형태에서는 도전층으로서 티타늄과 알루미늄과 티타늄이 적층된 것을 형성한다. 이 후, 제 2 포토리소그래피 공정에 의하여 도전층의 일부를 선택적으로 제거하여, 소스 전극(206a), 드레인 전극(206b), 소스 전극(236a), 드레인 전극(236b), 및 배선(216_j)을 형성한다(도 21c 참조).
다음에, 소스 전극(206a), 드레인 전극(206b), 소스 전극(236a), 드레인 전극(236b), 및 배선(216_j) 위에 절연층(207)을 형성한다(도 21d 참조). 본 실시형태에서는 절연층(207)으로서 산화 실리콘을 형성한다.
다음에, 제 3 포토리소그래피 공정에 의하여 레지스트마스크를 형성하고, 소스 전극(236a) 위의 절연층(207)의 일부를 선택적으로 제거하여 콘택트 홀(208)을 형성한다.
제 3 포토리소그래피 공정에서는 우선, 절연층(207) 위에 다계조 마스크를 사용하여 레지스트마스크(261)를 형성한다(도 22a 및 도 13의 (a1) 및 (a2) 참조).
레지스트마스크(261)는 콘택트 홀(208), 및 홈부(230)(도 22a 내지 도 22c에 도시되어 있지 않음)이 형성되는 영역과 중첩되는 위치에 오목부를 갖는다. 또한, 콘택트 홀(209)을 형성하는 영역 위에는 레지스트마스크(261)를 제공하지 않는다.
다음에, 제 1 에칭 처리를 수행한다. 레지스트마스크(261)를 마스크로서 사용하여 제 1 에칭 처리를 수행함으로써 절연층(207)의 일부, 반도체층(205)의 일부, 및 게이트 절연층(204)의 일부를 에칭하여, 콘택트 홀(209)을 형성한다(도 22b 참조). 콘택트 홀(209) 측면에서는 절연층(207), 반도체층(205), 및 게이트 절연층(204)의 측면이 노출된다. 또한, 콘택트 홀(209) 저면에서는 드레인 전극(206b)의 일부와 게이트 전극(243)의 일부가 노출된다.
다음에, 산소 플라즈마에 의한 애싱 등에 의하여 레지스트마스크(261)를 축소시켜 레지스트마스크(262)를 형성한다. 이 때, 레지스트마스크(261)의 두께가 얇은 영역(오목부)의 레지스트가 제거되어 절연층(207)이 노출된다(도 22c 참조).
다음에, 제 2 에칭 처리를 수행한다. 제 2 에칭 처리에 의하여 레지스트마스크(262)를 마스크로서 사용하여 단면 P1-P2에서 소스 전극(236a)과 중첩되는 절연층(207)의 일부를 에칭하여 콘택트 홀(208)을 형성한다. 이 때, 콘택트 홀(209)에서도 레지스트마스크(262)로 덮이지 않은 절연층(207)의 일부, 및 반도체층(205)의 일부가 에칭된다(도 23a 참조). 또한, 도 23a에 도시되어 있지 않지만, 제 2 에칭 처리에 의하여 홈부(230)도 콘택트 홀(208)과 마찬가지로 형성된다.
콘택트 홀(208) 측면에서는 절연층(207) 측면이 노출되고, 콘택트 홀(208) 저면에서는 소스 전극(236a)이 노출된다. 홈부(230) 측면에서는 절연층(207), 및 반도체층(205)의 측면이 노출되고, 홈부(230) 저면에서 게이트 절연층(204)이 노출된다.
다음에, 절연층(207) 위에 스퍼터링법, 진공 증착법 등을 사용하여 화소 전극(210)이 되는 투명 도전층을 형성한다. 본 실시형태에서는 투명 도전층으로서 ITO를 형성한다.
이어서, 제 4 포토리소그래피 공정에 의하여 레지스트마스크를 형성하고 도전층을 선택적으로 에칭하여 화소 전극(210), 배선(213), 및 배선(223)(도 23a 내지 도 23c에 도시되어 있지 않음)을 형성한다(도 23b 참조).
화소 전극(210)은 콘택트 홀(208)에서 트랜지스터(121)의 소스 전극(236a)과 전기적으로 접속된다. 또한, 콘택트 홀(209)에 있어서 배선(213)을 통하여 드레인 전극(206b)과 게이트 전극(243)이 전기적으로 접속된다. 또한, 콘택트 홀(214)에 있어서 배선(223)을 통하여 용량 전극(215)과 배선(217)이 전기적으로 접속된다. 또한, 단자부(103) 및 단자부(104)도 상술한 실시형태에 기재된 바와 마찬가지로 형성할 수 있다.
다음에, 화소 영역(102) 위에 격벽층(218)을 제공한다(도 23c 참조). 격벽층(218)을 형성하기 위한 재료로서는 유기 절연 재료, 무기 절연 재료를 사용할 수 있다. 격벽층(218)에는 제 5 포토리소그래피 공정에 의하여 화소 전극(210)과 중첩되는 개구부(272)가 형성된다(도 16 및 도 17b 참조). 또한, 격벽층(218) 측벽의 형상은 테이퍼 형상 또는 곡률을 갖는 형상으로 하는 것이 바람직하다. 또한, 격벽층(218)의 형성에 감광성 재료를 사용하면 포토레지스트를 사용하지 않고 격벽층(218)을 형성할 수 있고, 또 격벽층(218) 측벽의 형상을 곡률을 갖는 형상으로 할 수 있다. 격벽층(218)을 형성하기 위한 재료로서는 아크릴 수지, 페놀 수지, 폴리스타이렌, 폴리이미드 등을 적용할 수 있다. 본 실시형태에서는 격벽층(218)으로서 감광성 폴리이미드를 사용한다.
또한, 격벽층(218)은 콘택트 홀(208), 콘택트 홀(209), 콘택트 홀(214), 및 홈부(230) 위에도 형성된다. 콘택트 홀(208), 콘택트 홀(209), 콘택트 홀(214), 및 홈부(230)를 격벽층(218)으로 메움으로써 콘택트 홀 및 홈부를 형성할 때 노출된 반도체층 및 절연층의 단부를 덮을 수 있다. 상기 구성으로 함으로써 상기 노출된 부분을 보호할 수 있어 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 격벽층(218)은 단자부(103) 및 단자부(104) 위에 형성되지 않는다.
다음에, 개구부(272)의 화소 전극(210)과 접하는 영역에 EL층(271)을 형성한다. 이어서, EL층(271) 및 격벽층(218) 위에 대향 전극(226)을 형성한다(도 23c 참조).
화소 전극(210)은 EL 소자(116)의 한쪽 전극으로서 기능한다. 또한, 대향 전극(226)은 EL 소자(116)의 다른 쪽 전극으로서 기능한다. 또한, EL층(271)은 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등을 적층하여 사용하면 좋다. 또한, 화소 전극(210)을 양극으로서 사용하는 경우에는 화소 전극(210)에 정공 주입층보다 일함수가 큰 재료를 사용한다. 또한, 화소 전극(210)을 복수의 층으로 이루어진 적층 구조로 하는 경우에는 화소 전극(210)을 구성하는 층들 중에서 적어도 정공 주입층과 접하는 층에 일함수가 큰 재료를 사용한다. 또한, 대향 전극(226)을 음극으로서 사용하는 경우에는 대향 전극(226)에 전자 주입층보다 일함수가 작은 금속 재료를 사용하면 좋다. 구체적으로는, 대향 전극(226)으로서 알루미늄과 리튬의 합금을 사용할 수 있다.
또한, 본 실시형태에서는, EL 소자(116)의 발광을 EL 소자(116)의 기판(200) 측의 면으로부터 추출하는 배면 발광(보텀 이미션) 구조의 표시 장치에 본 발명의 일 형태를 적용하는 예를 기재하였지만, 본 발명의 일 형태는 EL 소자(116)의 발광을 EL 소자(116)의 기판(200)과 반대 측의 면으로부터 추출하는 전면 발광(톱 이미션) 구조의 표시 장치나, 상술한 면 양쪽 모두로부터 발광을 추출하는 양면 발광(듀얼 이미션) 구조의 표시 장치에 적용할 수도 있다. EL 소자(116)를 전면 발광 구조로 하는 경우에는 화소 전극(210)을 음극으로서, 대향 전극(226)을 양극으로서 사용하고, EL층(271)을 구성하는 주입층, 수송층, 발광층 등을 배면 발광 구조와 반대의 순서로 적층하면 좋다.
본 실시형태에 따르면 종래보다 적은 포토리소그래피 공정에 의하여 반도체 장치를 제작할 수 있다. 따라서, 저비용으로 생산성이 높게 EL 표시 장치를 제작할 수 있다. 또한, 본 실시형태에 따르면 전기적 특성의 열화가 적고 신뢰성이 우수한 반도체 장치를 제작하는 것이 가능하게 된다. 따라서, 신뢰성이 우수한 EL 표시 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
도 24a 및 도 24b는 실시형태 1에서 예시한 트랜지스터가 사용된 EL 표시 장치의 일 형태를 도시한 것이다.
도 24a는 밀봉재(4105)에 의하여 제 1 기판(4001)과 제 2 기판(4006) 사이에 트랜지스터(4010) 및 EL 소자(4113)가 밀봉된 패널의 평면도이고, 도 24b는 도 24a를 선분 N1-N2에서 절단한 단면도에 상당한다. 또한, 제 1 기판(4001) 위에 홈부(4040)가 제공되어 있다.
제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 밀봉재(4105)가 제공되고, 화소부(4002) 위에 제 2 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)는 제 1 기판(4001)과 밀봉재(4105)와 제 2 기판(4006)에 의하여 밀봉되어 있다. 밀봉재(4105)는 공지의 실재나 글라스 프릿 등을 사용하여 형성할 수 있다. 구체적으로는 열 경화 수지 또는 광 경화 수지 등의 유기 수지나, 저융점 유리 등의 재료를 사용할 수 있다. 또한, 실재는 건조제를 포함하여도 좋다.
제 1 기판(4001), 제 2 기판(4006), 및 밀봉재(4105)로 둘러싸인 공간(4007)은 기체로 충전된다. 특히, EL 소자(4113)에 대하여 불활성인 기체로 충전되는 것이 바람직하다. 예를 들어, 상기 기체로서 희가스나 질소를 사용하는 것이 바람직하다.
또한, 제 1 기판(4001) 위의 밀봉재(4105)에 의하여 둘러싸인 영역보다 외측의 영역에 입력 단자(4020)를 갖고, 입력 단자(4020)에 FPC(4018a), FPC(4018b)가 접속되어 있다. FPC(4018a)는 별도로 다른 기판에 제작된 신호선 구동 회로(4003)와 전기적으로 접속되고, FPC(4018b)는 별도로 다른 기판에 제작된 주사선 구동 회로(4004)와 전기적으로 접속되어 있다. 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018a) 및 FPC(4018b)를 통하여, 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)로부터 공급된다.
또한, 별도로 다른 기판에 제작된 구동 회로를 접속시키는 방법은 특별히 한정되지 않고 COG, 와이어 본딩, TCP 등을 사용할 수 있다.
또한, 도시되어 있지 않지만, 신호선 구동 회로(4003) 또는 주사선 구동 회로(4004)는 본 명세서에 개시된 트랜지스터를 사용하여 제 1 기판(4001) 위에 형성되어도 좋다.
도 24b에 도시된 표시 장치는 배선(4015) 및 전극(4016)을 갖고, 배선(4015) 및 전극(4016)은 이방성 도전층(4019)을 통하여 FPC(4018a)가 갖는 단자와 전기적으로 접속되어 있다.
배선(4015)은 트랜지스터(4010)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되고, 전극(4016)은 EL 소자(4113)의 한쪽 전극이 되는 제 1 전극(4130)과 같은 도전층으로 형성된다.
본 실시형태에서는 트랜지스터(4010)로서 상술한 실시형태에 기재된 트랜지스터를 적용할 수 있다. 화소부(4002)에 제공된 트랜지스터(4010)는 EL 소자와 전기적으로 접속되고 표시 패널을 구성한다.
또한, 도 24b는 표시 소자로서 EL 소자가 사용된 표시 장치의 예를 도시한 것이다. 도 24b에서 EL 소자(4113)는 제 1 전극(4130), 제 2 전극(4131), 및 EL층(4108)을 갖는다. 상기 EL 소자(4113)와 다른 EL 소자(4113)를 전기적으로 분리시키기 위하여 제공되는 격벽층(4009)은 홈부(4040) 위에도 제공되어 있다.
홈부(4040)를 격벽층(4009)으로 메움으로써 홈부(4040)를 형성할 때 노출된 반도체층 및 절연층의 측면을 덮을 수 있다. 상기 구성으로 함으로써 상기 노출된 부분을 보호할 수 있어 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에 기재된 트랜지스터의 반도체층에 산화물 반도체를 사용함으로써 비정질 실리콘이 사용된 트랜지스터와 비교하여 높은 전계 효과 이동도가 얻어지므로 고속 구동이 가능하게 된다. 따라서, EL 표시 장치의 화소부에 상기 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는 동일 기판 위에 구동 회로부 또는 화소부로 구분하여 제작할 수도 있어 EL 표시 장치의 부품 점수를 삭감시킬 수 있다.
상술한 바와 같이, 상술한 실시형태에서 예시한 트랜지스터를 적용함으로써, 트랜지스터를 갖는 표시 장치의 제작 공정에 사용하는 포토마스크의 개수를 증가시킴이 없이 트랜지스터의 신뢰성을 향상시킨 EL 표시 장치를 제작할 수 있다. 따라서, 저비용으로 생산성이 높고 신뢰성이 우수한 EL 표시 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는 트랜지스터의 구성예에 대하여 설명한다. 또한, 여기서는 상술한 실시형태와 동일한 부분 또는 같은 기능을 갖는 부분이나 같은 공정에 대한 반복 설명은 생략하고, 같은 공정은 상술한 실시형태와 마찬가지로 수행할 수 있는 것으로 한다. 또한, 같은 개소에 대한 자세한 설명도 생략한다.
도 25a에 도시된 트랜지스터(2450)는 기판(2400) 위에 게이트 전극(2401)이 형성되고, 게이트 전극(2401) 위에 게이트 절연층(2402)이 형성되고, 게이트 절연층(2402) 위에 산화물 반도체층(2403)이 형성되고, 산화물 반도체층(2403) 위에 소스 전극(2405a) 및 드레인 전극(2405b)이 형성되어 있다. 또한, 산화물 반도체층(2403), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 절연층(2407)이 형성되어 있다. 또한, 절연층(2407) 위에 보호 절연층(2409)이 형성되어도 좋다. 또한, 기판(2400)과 게이트 전극(2401) 사이에 하지층이 형성되어도 좋다. 트랜지스터(2450)는 보텀 게이트 구조의 트랜지스터의 하나이며 역 스태거형 트랜지스터의 하나이기도 하다.
도 25b에 도시된 트랜지스터(2460)는 기판(2400) 위에 게이트 전극(2401)이 형성되고, 게이트 전극(2401) 위에 게이트 절연층(2402)이 형성되고, 게이트 절연층(2402) 위에 산화물 반도체층(2403)이 형성되고, 산화물 반도체층(2403) 위에 채널 보호층(2406)이 형성되고, 채널 보호층(2406) 및 산화물 반도체층(2403) 위에 소스 전극(2405a) 및 드레인 전극(2405b)이 형성되어 있다. 또한, 소스 전극(2405a) 및 드레인 전극(2405b) 위에 보호 절연층(2409)이 형성되어도 좋다. 또한, 기판(2400)과 게이트 전극(2401) 사이에 하지층이 형성되어도 좋다. 트랜지스터(2460)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 보텀 게이트 구조의 트랜지스터의 하나이며 역 스태거형 트랜지스터의 하나이기도 하다. 채널 보호층(2406)은 다른 절연층과 같은 재료 및 방법에 의하여 형성할 수 있다. 채널 보호층(2406)의 단부의 단면 형상을 테이퍼 형상 또는 계단 형상으로 함으로써, 소스 전극(2405a) 또는 드레인 전극(2405b)과 중첩되는 채널 보호층(2406)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시켜 트랜지스터(2460)의 전기 특성의 열화를 억제할 수 있다.
도 25c에 도시된 트랜지스터(2470)는 기판(2400) 위에 하지층(2436)이 형성되고, 하지층(2436) 위에 산화물 반도체층(2403)이 형성되고, 산화물 반도체층(2403) 및 하지층(2436) 위에 소스 전극(2405a) 및 드레인 전극(2405b)이 형성되고, 산화물 반도체층(2403), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 게이트 절연층(2402)이 형성되고, 게이트 절연층(2402) 위에 게이트 전극(2401)이 형성되어 있다. 또한, 게이트 전극(2401) 위에 보호 절연층(2409)이 형성되어도 좋다. 트랜지스터(2470)는 톱 게이트 구조의 트랜지스터의 하나이다.
도 25d에 도시된 트랜지스터(2480)는 기판(2400) 위에 제 1 게이트 전극(2411)이 형성되고, 제 1 게이트 전극(2411) 위에 제 1 게이트 절연층(2413)이 형성되고, 제 1 게이트 절연층(2413) 위에 산화물 반도체층(2403)이 형성되고, 산화물 반도체층(2403) 및 제 1 게이트 절연층(2413) 위에 소스 전극(2405a) 및 드레인 전극(2405b)이 형성되어 있다. 또한, 산화물 반도체층(2403), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 제 2 게이트 절연층(2414)이 형성되고, 제 2 게이트 절연층(2414) 위에 제 2 게이트 전극(2412)이 형성되어 있다. 제 2 게이트 전극(2412)은 상술한 실시형태에 기재된 화소 전극과 같은 층으로 형성되어도 좋다. 또한, 제 2 게이트 전극(2412) 위에 보호 절연층이 형성되어도 좋다. 또한, 기판(2400)과 제 1 게이트 전극(2411) 사이에 하지층이 형성되어도 좋다.
트랜지스터(2480)는 트랜지스터(2450)와 트랜지스터(2470)를 조합한 구조를 갖는다. 제 1 게이트 전극(2411)과 제 2 게이트 전극(2412)을 전기적으로 접속시켜 하나의 게이트 전극으로서 기능시킬 수 있다. 또한, 제 1 게이트 전극(2411)과 제 2 게이트 전극(2412)으로 각각 다른 전위를 공급하여도 좋다.
제 1 게이트 전극(2411)과 제 2 게이트 전극(2412) 중, 어느 한쪽을 단순히 게이트 전극이라고 부르고, 다른 쪽을 백 게이트 전극이라고 부르는 경우가 있다. 백 게이트 전극에는 게이트 전극과 같은 전위가 주어져도 좋고, 그라운드 전위나 공통 전위 등의 고정 전위가 주어져도 좋다. 또한, 백 게이트 전극으로 주어지는 전위를 제어함으로써 트랜지스터(2480) 및 트랜지스터(2570)의 문턱값 전압을 제어할 수 있다.
또한, 차광성을 갖는 도전성 재료로 백 게이트 전극을 형성하고, 산화물 반도체층(2403)의 채널 형성 영역을 백 게이트 전극으로 덮음으로써, 광이 백 게이트 전극 측에서 산화물 반도체층(2403)으로 입사하는 것을 방지할 수 있다. 이로써, 산화물 반도체층(2403)의 광 열화를 방지하고 트랜지스터의 문턱값 전압이 시프트되는 등의 특성 열화가 초래되는 것을 방지할 수 있다.
도 26a에 도시된 트랜지스터(2550)는 기판(2400) 위에 게이트 전극(2401)이 형성되고, 게이트 전극(2401) 위에 게이트 절연층(2402)이 형성되고, 게이트 절연층(2402) 위에 소스 전극(2405a) 및 드레인 전극(2405b)이 형성되고, 게이트 절연층(2402), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 산화물 반도체층(2403)이 형성되어 있다. 또한, 산화물 반도체층(2403), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 절연층(2407)이 형성되어 있다. 또한, 절연층(2407) 위에 보호 절연층(2409)이 형성되어도 좋다. 또한, 기판(2400)과 게이트 전극(2401) 사이에 하지층이 형성되어도 좋다. 트랜지스터(2550)는 보텀 게이트 구조의 트랜지스터의 하나이며 역 스태거형 트랜지스터의 하나이기도 하다.
도 26b에 도시된 트랜지스터(2560)는 기판(2400) 위에 하지층(2436)이 형성되고, 하지층(2436) 위에 소스 전극(2405a) 및 드레인 전극(2405b)이 형성되고, 하지층(2436), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 산화물 반도체층(2403)이 형성되고, 산화물 반도체층(2403), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 게이트 절연층(2402)이 형성되고, 게이트 절연층(2402) 위에 게이트 전극(2401)이 형성되어 있다. 또한, 게이트 전극(2401) 위에 보호 절연층(2409)이 형성되어도 좋다. 트랜지스터(2560)는 톱 게이트 구조의 트랜지스터의 하나이다.
도 26c에 도시된 트랜지스터(2570)는 기판(2400) 위에 제 1 게이트 전극(2411)이 형성되고, 제 1 게이트 전극(2411) 위에 제 1 게이트 절연층(2413)이 형성되고, 제 1 게이트 절연층(2413) 위에 소스 전극(2405a) 및 드레인 전극(2405b)이 형성되고, 제 1 게이트 절연층(2413), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 산화물 반도체층(2403)이 형성되고, 산화물 반도체층(2403), 소스 전극(2405a), 및 드레인 전극(2405b) 위에 제 2 게이트 절연층(2414)이 형성되고, 제 2 게이트 절연층(2414) 위에 제 2 게이트 전극(2412)이 형성되어 있다. 제 2 게이트 전극(2412)은 상술한 실시형태에 기재된 화소 전극과 같은 층으로 형성되어도 좋다. 또한, 제 2 게이트 전극(2412) 위에 보호 절연층이 형성되어도 좋다. 또한, 기판(2400)과 제 1 게이트 전극(2411) 사이에 하지층이 형성되어도 좋다.
트랜지스터(2570)는 트랜지스터(2550)와 트랜지스터(2560)를 조합한 구조를 갖는다. 제 1 게이트 전극(2411)과 제 2 게이트 전극(2412)을 전기적으로 접속시켜 하나의 게이트 전극으로서 기능시킬 수 있다. 또한, 제 1 게이트 전극(2411)과 제 2 게이트 전극(2412) 중, 어느 한쪽을 단순히 게이트 전극이라고 부르고, 다른 쪽을 백 게이트 전극이라고 부르는 경우가 있다.
상술한 바와 같이, 백 게이트 전극의 전위를 변화시킴으로써 트랜지스터의 문턱값 전압을 변화시킬 수 있다. 또한, 차광성을 갖는 도전성 재료로 형성된 백 게이트 전극으로 산화물 반도체층(2403)의 채널 형성 영역을 덮음으로써, 광이 백 게이트 전극 측에서 산화물 반도체층(2403)으로 입사하는 것을 방지할 수 있다. 이로써, 산화물 반도체층(2403)의 광 열화를 방지하고 트랜지스터의 문턱값 전압이 시프트되는 등의 특성 열화가 초래되는 것을 방지할 수 있다.
산화물 반도체층(2403)과 접하는 절연층(본 실시형태에서는 게이트 절연층(2402), 절연층(2407), 채널 보호층(2406), 하지층(2436), 제 1 게이트 절연층(2413), 제 2 게이트 절연층(2414)이 이에 상당함)에는 제 13 족 원소 및 산소를 포함한 절연 재료를 사용하는 것이 바람직하다. 산화물 반도체 재료에는 제 13 족 원소를 포함하는 것이 많으며 제 13 족 원소를 포함한 절연 재료는 산화물 반도체와의 궁함이 좋고, 이것을 산화물 반도체와 접하는 절연층에 사용함으로써 산화물 반도체와의 계면 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 포함한 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 포함하는 것을 말한다. 제 13 족 원소를 포함한 절연 재료로서는 예를 들어, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(at.%)보다 알루미늄의 함유량(at.%)이 많은 것을 가리키고, 산화 갈륨 알루미늄이란, 갈륨의 함유량(at.%)이 알루미늄의 함유량(at.%) 이상인 것을 나타낸다.
예를 들어, 갈륨을 포함한 산화물 반도체층에 접하도록 절연층을 형성하는 경우에는 절연층에 산화 갈륨을 포함한 재료를 사용함으로써 산화물 반도체층과 절연층의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층과 산화 갈륨을 포함한 절연층을 서로 접하도록 제공함으로써, 산화물 반도체층과 절연층의 계면에 있어서의 수소의 파일 업(pileup)을 저감시킬 수 있다. 또한, 절연층에 산화물 반도체층의 성분 원소와 같은 족에 속하는 원소를 사용하는 경우에는, 같은 효과를 얻을 수 있다. 예를 들어, 산화 알루미늄을 포함한 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화 알루미늄은 물을 투과시키기 어렵다는 특성을 가지므로, 상기 재료를 사용하는 것은 산화물 반도체층으로 물이 침입하는 것을 방지하는 점에서도 바람직하다.
또한, 산화물 반도체층(2403)에 접하는 절연층은, 벌크 내로 산소를 도입하여 절연 재료를 화학량론적 조성보다 산소가 많은 영역을 갖는(산소 과잉 영역을 갖는) 상태로 하는 것이 바람직하다. 또한, 상기 벌크라는 용어는 산소를 층의 표면뿐만 아니라 층의 내부에 첨가한다는 것을 명확히 나타내는 취지로 사용하고 있다. 산소의 도입은 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 수행할 수 있다. 또한, 산소 분위기하에서의 가열 처리나 산소 분위기하에서 수행하는 플라즈마 처리 등에 의하여 수행할 수도 있다.
산소 과잉 영역을 갖는 절연층과 산화물 반도체층이 접함으로써, 절연막 내의 과잉의 산소가 산화물 반도체층으로 공급되고 산화물 반도체층 내, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 결손을 저감시켜 산화물 반도체층을 i형화 또는 실질적으로 i형화할 수 있다.
i형화 또는 실질적으로 i형화된 산화물 반도체를 갖는 트랜지스터는 전기적 특성의 변동이 억제되므로 전기적으로 안정적이다. 따라서, 안정된 전기적 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 산소 과잉 영역을 갖는 절연층은 산화물 반도체층(2403)에 접하는 절연층 중, 상층에 위치하는 절연층과 하층에 위치하는 절연층의 어느 한쪽에만 사용하여도 좋지만, 양쪽 모두의 절연층에 사용하는 것이 바람직하다. 화학량론적 조성보다 산소가 많은 영역을 갖는 절연층을 산화물 반도체층(2403)에 접하는 절연층의 상층 및 하층에 위치하는 절연층에 사용하여 산화물 반도체층(2403)을 끼우는 구성으로 함으로써, 상기 효과를 더 높일 수 있다.
또한, 산화물 반도체층(2403)의 상층 또는 하층에 사용하는 절연층은, 상층과 하층에서 같은 구성 원소를 갖는 절연층으로 하여도 좋고, 다른 구성 원소를 갖는 절연층으로 하여도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
상술한 실시형태에서 설명한 표시 장치는 3D 영상을 표시하는 반도체 장치에 적용될 수 있다. 본 실시형태에서는 왼쪽 눈용 영상과 오른쪽 눈용 영상을 고속으로 전환시켜 표시하는 표시 장치를 사용하여 표시 장치의 영상과 동기하는 전용의 안경으로 동영상 또는 정지 화상인 3D 영상을 시인하는 예에 대하여 도 27a 및 도 27b를 사용하여 설명한다.
도 27a는 표시 장치(2711)와, 전용의 안경 본체(2701)가 케이블(2703)로 접속된 외관도를 도시한 것이다. 표시 장치(2711)로서는 본 명세서에 개시된 표시 장치를 사용할 수 있다. 전용의 안경 본체(2701)의 왼쪽 눈용 패널(2702a)과 오른쪽 눈용 패널(2702b)에 제공된 셔터가 교대로 개폐됨으로써 사용자는 표시 장치(2711)의 화상을 3D로서 인식할 수 있다.
또한, 도 27b는 표시 장치(2711)와 전용의 안경 본체(2701)의 주요 구성에 대한 블록도를 도시한 것이다.
도 27b에 도시된 표시 장치(2711)는 표시 제어 회로(2716), 표시부(2717), 타이밍 발생기(2713), 소스선 측 구동 회로(2718), 외부 조작 수단(2722), 및 게이트선 측 구동 회로(2719)를 갖는다. 또한, 출력되는 신호는 키보드 등의 외부 조작 수단(2722)에 의한 조작에 따라 변할 수 있다.
타이밍 발생기(2713)에서는 스타트 펄스 신호 등을 형성함과 함께, 왼쪽 눈용 영상과 왼쪽 눈용 패널(2702a)의 셔터를 동기시키기 위한 신호, 및 오른쪽 눈용 영상과 오른쪽 눈용 패널(2702b)의 셔터를 동기시키기 위한 신호 등을 형성한다.
왼쪽 눈용 영상의 동기 신호(2731a)를 표시 제어 회로(2716)에 입력하여 왼쪽 눈용 영상을 표시부(2717)에 표시함과 동시에, 왼쪽 눈용 패널(2702a)의 셔터를 여는 동기 신호(2730a)를 왼쪽 눈용 패널(2702a)에 입력한다. 또한, 오른쪽 눈용 영상의 동기 신호(2731b)를 표시 제어 회로(2716)에 입력하여 오른쪽 눈용 영상을 표시부(2717)에 표시함과 동시에, 오른쪽 눈용 패널(2702b)의 셔터를 여는 동기 신호(2730b)를 오른쪽 눈용 패널(2702b)에 입력한다.
또한, 왼쪽 눈용 영상과 오른쪽 눈용 영상을 고속으로 전환시키기 때문에, 표시 장치(2711)는 발광 다이오드(LED)를 사용하여 시분할에 의하여 컬러 표시하는 계시 가법 혼색법(필드 시퀀셜법)으로 하는 것이 바람직하다.
또한, 필드 시퀀셜법을 사용하기 때문에 타이밍 발생기(2713)는 발광 다이오드의 백 라이트부에도 동기 신호(2730a, 2730b)와 동기하는 신호를 입력하는 것이 바람직하다. 또한, 백 라이트부는 R, G, B의 LED를 갖는 것으로 한다.
또한, 본 실시형태는 본 명세서에서 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 상술한 실시형태에서 설명한 표시 장치를 구비한 전자 기기의 예에 대하여 설명한다.
도 28a는 노트북형 퍼스널 컴퓨터를 도시한 것이며 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 상술한 실시형태에 기재된 표시 장치를 적용함으로써 신뢰성이 높은 노트북형 퍼스널 컴퓨터로 할 수 있다.
도 28b는 휴대 정보 단말기(PDA)를 도시한 것이며 본체(3021)에 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 제공되어 있다. 또한, 조작용 부속품으로서 스타일러스(3022)가 있다. 상술한 실시형태에 기재된 표시 장치를 적용함으로써 신뢰성이 높은 휴대 정보 단말기(PDA)로 할 수 있다.
또한, 도 28c는 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적은 2개의 하우징(하우징(2706) 및 하우징(2704))으로 구성되어 있다. 하우징(2706) 및 하우징(2704)은 축부(2712)에 의하여 일체가 되어 있고, 상기 축부(2712)를 축으로 하여 개폐 동작할 수 있다. 이러한 구성으로 함으로써 종이 서적과 같이 동작할 수 있다.
하우징(2706)에는 표시부(2705)가 제공되고, 하우징(2704)에는 표시부(2707)가 제공되어 있다. 표시부(2705) 및 표시부(2707)는 계속된 화상을 표시하는 구성으로 하여도 좋고, 다른 화상을 표시하는 구성으로 하여도 좋다. 다른 화상을 표시하는 구성으로 함으로써 예를 들어, 오른쪽 표시부(도 28c에서는 표시부 (2705))에 글을 표시하고, 왼쪽 표시부(도 28c에서는 표시부(2707))에 화상을 표시할 수 있다. 상술한 실시형태에 기재된 표시 장치를 적용함으로써 신뢰성이 높은 전자 서적으로 할 수 있다.
또한, 도 28c는 하우징(2706)에 조작부 등이 구비된 예를 도시한 것이다. 예를 들어, 하우징(2706)에 전원 단자(2721), 조작 키(2723), 스피커(2725) 등이 구비되어 있다. 조작 키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일한 면에 키보드나 포인팅 디바이스 등이 구비된 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 구비된 구성으로 하여도 좋다. 또한, 전자 서적은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버에서 원하는 서적 데이터 등을 구입하여 다운로드하는 구성으로 할 수도 있다.
도 28d는 휴대 전화를 도시한 것이며 2개의 하우징(하우징(2800) 및 하우징(2801))으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등이 구비되어 있다. 또한, 하우징(2800)에는 휴대형 정보 단말기의 충전을 수행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등이 구비되어 있다. 또한, 안테나는 하우징(2801) 내부에 제공된다.
또한, 표시 패널(2802)은 터치 패널을 구비한다. 도 28d에서는 영상으로 표시된 복수의 조작 키(2805)를 점선으로 나타내었다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 제공된다.
표시 패널(2802)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일한 면 위에 카메라용 렌즈(2807)가 구비되어 있어 영상 통화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드됨으로써 도 28d와 같이 펼쳐진 상태에서 서로 겹친 상태로 할 수 있어, 소형화가 가능하고 휴대하기에 적합하다.
외부 접속 단자(2808)는 AC 어댑터, 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체가 삽입됨으로써, 더 많은 데이터의 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등이 구비된 것이어도 좋다. 상술한 실시형태에 기재된 표시 장치를 적용함으로써 신뢰성이 높은 휴대 전화로 할 수 있다.
도 28e는 디지털 비디오 카메라를 도시한 것이며 본체(3051), 표시부 A(3057), 접안부(3053), 조작 스위치(3054), 표시부 B(3055), 배터리(3056) 등으로 구성되어 있다. 상술한 실시형태에 기재된 표시 장치를 적용함으로써 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 28f는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치는 하우징(9601)에 표시부(9603)가 제공되어 있다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 하우징(9601)이 지지된 구성을 도시한 것이다. 상술한 실시형태에 기재된 표시 장치를 적용함으로써 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치는 하우징(9601)이 구비한 조작 스위치나, 별도의 리모트 컨트롤러에 의하여 조작할 수 있다. 또한, 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력되는 정보를 표시하는 표시부가 제공된 구성으로 하여도 좋다.
또한, 텔레비전 장치는 수신기나 모뎀 등이 구비된 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 단방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
100: 반도체 장치
101: 기판
102: 화소 영역
103: 단자부
104: 단자부
105: 단자
106: 단자
107: 단자
108: 단자
110: 화소
111: 트랜지스터
112: 액정 소자
113: 용량 소자
114: 전극
115: 노드
116: EL 소자
120: 화소
121: 트랜지스터
130: 화소
150: 반도체 장치
160: 화소
200: 기판
201: 하지층
202: 게이트 전극
203: 배선
204: 게이트 절연층
205: 반도체층
207: 절연층
208: 콘택트 홀
209: 콘택트 홀
210: 화소 전극
211: 화소 전극
212: 배선
213: 배선
214: 콘택트 홀
215: 용량 전극
216: 배선
217: 배선
218: 격벽층
219: 콘택트 홀
220: 콘택트 홀
221: 전극
222: 전극
223: 배선
224: 배선
225: 대향 전극 접속부
226: 대향 전극
230: 홈부
231: 단부
232: 단부
233: 단부
234: 단부
240: 홈부
243: 게이트 전극
251: 홈부
252: 홈부
253: 홈부
254: 홈부
255: 홈부
256: 홈부
257: 홈부
258: 홈부
261: 레지스트마스크
262: 레지스트마스크
271: EL층
272: 개구부
301: 투광성 기판
302: 차광부
303: 회절 격자
304: 그레이톤 마스크
311: 투광성 기판
312: 반투과부
313: 차광부
314: 하프 톤 마스크
2400: 기판
2401: 게이트 전극
2402: 게이트 절연층
2403: 산화물 반도체층
2406: 채널 보호층
2407: 절연층
2409: 보호 절연층
2411: 게이트 전극
2412: 게이트 전극
2413: 게이트 절연층
2414: 게이트 절연층
2436: 하지층
2450: 트랜지스터
2460: 트랜지스터
2470: 트랜지스터
2480: 트랜지스터
2550: 트랜지스터
2560: 트랜지스터
2570: 트랜지스터
2701: 안경 본체
2703: 케이블
2704: 하우징
2705: 표시부
2706: 하우징
2707: 표시부
2711: 표시 장치
2712: 축부
2713: 타이밍 발생기
2716: 표시 제어 회로
2717: 표시부
2718: 소스선 측 구동 회로
2719: 게이트선 측 구동 회로
2721: 전원 단자
2722: 외부 조작 수단
2723: 조작 키
2725: 스피커
2800: 하우징
2801: 하우징
2802: 표시 패널
2803: 스피커
2804: 마이크로폰
2805: 조작 키
2806: 포인팅 디바이스
2807: 카메라용 렌즈
2808: 외부 접속 단자
2810: 태양 전지 셀
2811: 외부 메모리 슬롯
3001: 본체
3002: 하우징
3003: 표시부
3004: 키보드
3021: 본체
3022: 스타일러스
3023: 표시부
3024: 조작 버튼
3025: 외부 인터페이스
3051: 본체
3053: 접안부
3054: 조작 스위치
3056: 배터리
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 실재
4006: 기판
4007: 공간
4008: 액정층
4009: 격벽층
4010: 트랜지스터
4013: 액정 소자
4015: 배선
4016: 전극
4019: 이방성 도전층
4020: 입력 단자
4030: 전극
4031: 전극
4032: 절연층
4033: 절연층
4035: 스페이서
4040: 홈부
4105: 밀봉재
4108: EL층
4113: EL 소자
4130: 전극
4131: 전극
9601: 하우징
9603: 표시부
9605: 스탠드
105_i: 단자
106_j: 단자
206a: 소스 전극
206b: 드레인 전극
212_i: 배선
216_j: 배선
236a: 소스 전극
236b: 드레인 전극
2405a: 소스 전극
2405b: 드레인 전극
2702a: 왼쪽 눈용 패널
2702b: 오른쪽 눈용 패널
2730a: 동기 신호
2730b: 동기 신호
2731a: 동기 신호
2731b: 동기 신호
4018a: FPC
4018b: FPC

Claims (2)

  1. EL 표시 장치로서,
    제1 화소와, 상기 제1 화소와 인접하는 제2 화소와, 상기 제1 화소와 인접하는 제3 화소를 포함하고,
    상기 제1 화소는, 제1 트랜지스터와, 제2 트랜지스터와, 제1 유기 EL 소자를 포함하고,
    상기 제2 화소는, 제3 트랜지스터와, 제2 유기 EL 소자를 포함하고,
    상기 제3 화소는, 제4 트랜지스터와, 제3 유기 EL 소자를 포함하고,
    상기 제1 화소 및 상기 제2 화소는, 제1 소스선 및 전원선과 전기적으로 접속되고,
    상기 제3 화소는, 제2 소스선과 전기적으로 접속되고,
    상기 제1 소스선과 상기 제2 소스선 사이에, 상기 전원선을 갖고,
    상기 제1 트랜지스터의 채널로서 기능하는 영역을 포함하는 제1 반도체층은, 상기 제2 트랜지스터의 채널로서 기능하는 영역과 상기 제3 트랜지스터의 채널로서 기능하는 영역을 포함하고,
    상기 제4 트랜지스터의 채널로서 기능하는 영역을 포함하는 제2 반도체층과 상기 제1 반도체층은, 적어도 상기 전원선과 상기 제2 소스선 사이에서 분할되어 있고,
    상기 제1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은, 상기 제1 소스선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속된 제1 배선을 포함하고,
    상기 제1 소스선과 상기 전원선 사이에, 상기 제1 배선의 선폭 방향을 넘어 반도체층이 제공되어 있지 않은 영역을 포함하는, EL 표시 장치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은, 상기 제2 트랜지스터의 게이트 전극과 전기적으로 접속되어 있는, EL 표시 장치.
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