KR102094926B1 - 트랜지스터, 액정 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 제조 공정을 삭감하여, 저비용으로 생산성이 좋은 액정 표시 장치를 제공하고, 또한 소비 전력이 적고, 신뢰성의 높은 액정 표시 장치를 제공한다. 섬 형상 반도체층을 형성하기 위한 공정을 생략하고, 게이트 전극을 형성하는 공정(동일층으로 형성되는 배선을 포함), 소스 전극 및 드레인 전극을 형성하는 공정(동일층으로 형성되는 배선을 포함), 컨택트 홀을 형성하는(컨택트 홀 이외의 절연층 등의 제거를 포함) 공정, 화소 전극(동일층으로 형성되는 배선을 포함)을 형성하는 공정의 4개의 포토리소그래피 공정으로 액정 표시 장치를 제조한다. 포토리소그래피 공정을 삭감함으로써, 저비용으로 생산성이 좋은 액정 표시 장치를 제공할 수 있다. 배선의 형상 및 전위를 고안함으로써, 기생 채널의 형성을 방지한다.

Description

트랜지스터, 액정 표시 장치 및 그 제조 방법{TRANSISTOR, LIQUID CRYSTAL DISPLAY DEVICE, AND MANUFACTURING METHOD THEREOF}
본 발명은, 트랜지스터, 액정 표시 장치 및 그 제조 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 반도체 회로, 기억 장치, 촬상 장치, 표시 장치, 전기 광학 장치 및 전자 기기 등은 모두 반도체 장치다.
최근, 유리 기판 등의 절연성 표면을 갖는 기판 위에 형성된 두께 수 nm 내지 수백 nm 정도의 반도체 박막에 의해 구성되는 트랜지스터가 주목받고 있다. 트랜지스터는, IC(Integrated　Circuit) 및 전기 광학 장치를 비롯한 전자 디바이스에 널리 응용되고 있다. 트랜지스터는, 특히 액정 표시 장치 등으로 대표되는 화상 표시 장치의 스위칭 소자로서 개발이 촉구되고 있다. 액티브 매트릭스형 액정 표시 장치에서는, 선택된 스위칭 소자에 접속된 화소 전극과, 상기 화소 전극에 대응하는 대향 전극의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극의 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다. 여기서, 액티브 매트릭스형 액정 표시 장치란, 매트릭스 형상으로 배치된 화소 전극을 스위칭 소자에 의해 구동함으로써, 화면 상에 표시 패턴이 형성되는 방식을 채용한 액정 표시 장치를 말한다.
상기한 바와 같은 액티브 매트릭스형 액정 표시 장치의 용도는 확대되고 있으며, 화면 사이즈의 대면적화, 고정밀화 및 고개구율화의 요구가 높아지고 있다. 또한, 액티브 매트릭스형 액정 표시 장치에는 높은 신뢰성이 요구되고, 그 생산 방법에는 높은 생산성 및 생산 비용의 절감이 요구된다. 생산성을 높이고, 생산 비용을 절감시키는 방법의 하나로 공정의 간략화를 들 수 있다.
액티브 매트릭스형 액정 표시 장치에서는, 스위칭 소자로서 주로 트랜지스터가 이용되고 있다. 트랜지스터의 제작에 있어서 포토리소그래피 공정을 삭감 또는 간략화하는 것은, 공정 전체의 간략화를 위해 중요하다. 예를 들면, 포토리소그래피 공정이 1개 증가하면, 레지스트 도포, 프리 베이크, 노광, 현상, 포스트 베이크 등의 공정과, 그 전후 공정에 있어서 피막의 형성 및 에칭 공정, 나아가 레지스트 박리, 세정 및 건조 공정 등이 필요하게 된다. 그 때문에, 제작 공정에서의 포토리소그래피 공정이 1개 증가하는 것만으로 공정 수가 대폭 증가한다. 그 때문에, 제작 공정에서의 포토리소그래피 공정을 삭감 또는 간략화하기 위해서 수많은 기술개발이 이루어지고 있다.
트랜지스터는, 채널 형성 영역이 게이트 전극보다 하층에 설치되는 톱 게이트형과, 채널 형성 영역이 게이트 전극보다 상층에 설치되는 보텀 게이트형으로 대별된다. 이들 트랜지스터는, 적어도 5장의 포토마스크에 의해 제작되는 것이 일반적이다.
포토리소그래피 공정을 간략화시키는 종래의 기술로는, 이면 노광, 레지스트 리플로우 또는 리프트 오프법과 같은 복잡한 기술을 이용하는 것이 많으며, 특수한 장치를 필요로 하는 것이 많다. 이러한 복잡한 기술을 이용함으로써 이것에 기인하는 다양한 문제가 생겨, 수율 저하의 한 요인이 되고 있다. 또한, 트랜지스터의 전기적 특성을 희생해야만 하는 경우도 많다.
또한, 트랜지스터의 제작 공정에서의, 포토리소그래피 공정을 간략화하기 위한 대표적인 수단으로서, 다계조 마스크(하프톤 마스크 또는 그레이톤 마스크라고 불리는 것)를 이용한 기술이 널리 알려져 있다. 다계조 마스크를 이용해서 제작 공정을 저감하는 기술로서, 예를 들면 특허 문헌 1을 들 수 있다.
특허 문헌 1 : 일본 특허 공개 제2003-179069호 공보
본 발명의 일 양태는, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 적게 하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 저비용으로 생산성이 좋은 액정 표시 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 트랜지스터를 갖는 표시 장치의 제작에 이용하는 포토마스크의 장수를 종래보다 적게 하는 것을 과제의 하나로 한다.
소비 전력이 절감된 액정 표시 장치를 제공하는 것을 과제의 하나로 한다.
신뢰성이 높은 액정 표시 장치를 제공하는 것을 과제의 하나로 한다.
섬 형상 반도체층을 형성하기 위한 공정을 생략하고, 게이트 전극을 형성하는 공정(동일층으로 형성되는 배선을 포함), 소스 전극 및 드레인 전극을 형성하는 공정(동일층으로 형성되는 배선을 포함), 컨택트 홀을 형성하는(컨택트 홀 이외의 절연층 등의 제거를 포함) 공정, 화소 전극(동일층으로 형성되는 배선을 포함)을 형성하는 공정의 4개의 포토리소그래피 공정으로 반도체 장치를 제조한다.
기생 트랜지스터(기생 채널)의 형성에 의한 영향을 피하기 위해서, 게이트 전극과 전기적으로 접속되는 배선의 적어도 일부에, 배선의 선폭 방향의 양단부를 넘어 배선과 중첩하는 영역을 형성하고, 컨택트 홀 형성시에, 해당 영역과 중첩하는 반도체층을 제거한다. 또한, 외부로부터의 화상 신호가 공급되는 배선을 따라 용량 배선의 일부를 연신하고, 용량 배선의 전위를 화소 전극에 공급되는 전위보다 낮은 전위로 한다.
본 발명의 일 양태는, 게이트 전극과 소스 전극과 드레인 전극과 반도체층을 갖는 트랜지스터와, 게이트 전극에 전기적으로 접속되는 제1 배선과, 소스 전극에 전기적으로 접속되는 제2 배선과, 드레인 전극에 전기적으로 접속되는 화소 전극과, 용량 배선을 갖고, 반도체층은, 제1 배선과 제2 배선과 화소 전극과 용량 배선에 중첩되고, 용량 배선의 일부는, 제2 배선이 연장하는 방향과 평행한 방향에서 화소 전극의 단부를 넘어 존재하고 있는 것을 특징으로 한다.
또한, 용량 배선에, 제2 배선을 따라 존재하는 연신부를 형성하고, 해당 연신부를, 제2 배선이 연장하는 방향과 평행한 방향에서 화소 전극의 단부를 넘어 형성하는 구성으로 해도 된다.
또한, 연신부는, 제2 배선과 평행하게 형성되어 있을 필요는 없으며, 굴곡부 또는 만곡부를 갖고 있어도 좋다.
또한, 용량 배선이 갖는 연신부는, 화소 전극의 일부와 중첩되어도 좋다. 용량 배선과 화소 전극을 중첩시킴으로써 중첩부를 축적 용량으로서 기능시킬 수 있다.
또한, 제1 배선의 적어도 일부에 제1 배선의 선폭 방향의 양단부를 넘어 제1 배선과 중첩하는 영역을 형성하고, 해당 영역에 반도체층이 존재하지 않는 것을 특징으로 한다.
또한, 본 발명의 일 양태는, 기판 위에, 제1 포토리소그래피 공정에 의해 게이트 전극과, 게이트 전극에 전기적으로 접속되는 제1 배선과, 용량 배선을 형성하고, 게이트 전극과, 제1 배선과, 용량 배선 상에 게이트 절연층을 형성하고, 게이트 절연층 위에 반도체층을 형성하고, 반도체층 위에 제2 포토리소그래피 공정에 의해 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극 위에 절연층을 형성하고, 제3 포토리소그래피 공정에 있어서, 드레인 전극과 중첩하는 절연층의 일부를 선택적으로 제거하여 행하는 컨택트 홀의 형성과, 제1 배선 상의 반도체층의 적어도 일부를 제거하고, 절연층 위에 제4 포토리소그래피 공정에 의해 화소 전극을 형성하는 것을 특징으로 한다.
또한, 기판과 게이트 전극의 사이에, 기판으로부터의 불순물 원소의 확산을 방지하는 기능을 갖는 절연층을 설치해도 좋다.
본 발명의 일 양태는, 기판 위에 제1 절연층을 형성하고, 제1 절연층 위에 제1 전극을 형성하고, 제1 전극 위에 제2 절연층을 형성하고, 제2 절연층 위에 반도체층을 형성하고, 반도체층 위에 제3 전극과 제4 전극을 형성하고, 제3 전극과 제4 전극을 덮어 제3 절연층을 형성하고, 제3 전극 또는 제4 전극과 중첩하는 제3 절연층의 일부를 제거하여 행하는 컨택트 홀의 형성과, 제3 절연층, 반도체층 및 제2 절연층의 일부를 제거하는 공정을, 동일한 공정으로 행하는 것을 특징으로 한다.
제2 절연층은 게이트 절연층으로서 기능하고, 제3 절연층은 보호 절연층으로서 기능한다. 또한, 제1 전극은 게이트 전극으로서 기능하고, 제3 전극은 소스 전극 또는 드레인 전극 중 한쪽으로서 기능하고, 제4 전극은 소스 전극 또는 드레인 전극 중 다른 쪽으로서 기능한다.
컨택트 홀의 형성과, 제3 절연층, 반도체층 및 제2 절연층의 일부의 제거는, 드라이 에칭 또는 웨트 에칭 또는 드라이 에칭과 웨트 에칭을 조합해서 행할 수 있다.
게이트 전극, 소스 전극, 드레인 전극 또는 이들 전극에 접속하는 배선을 구리 또는 알루미늄을 포함하는 재료로 형성함으로써, 배선 저항을 저감하여 신호의 지연을 방지할 수 있다.
또한, 반도체층에 산화물 반도체를 이용함으로써, 소비 전력이 적고, 신뢰성이 높은 액정 표시 장치를 실현할 수 있다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화된 산화물 반도체(purified OS)는, 그 후, 산화물 반도체에 산소를 공급하여 산화물 반도체 내의 산소 결손을 저감함으로써 i형(진성)의 산화물 반도체 또는 i형에 무한히 가까운(실질적으로 i형화된) 산화물 반도체로 할 수 있다. i형화 또는 실질적으로 i형화된 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 현저하게 낮다는 특성을 갖는다. 구체적으로, 고순도화된 산화물 반도체는, 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectroscopy)에 의한 수소 농도의 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다.
또한, 홀 효과 측정에 의해 측정할 수 있는 i형화 또는 실질적으로 i형화된 산화물 반도체의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이다. 또한, 산화물 반도체의 밴드갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. i형화 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써 트랜지스터의 오프 전류를 내릴 수 있다.
여기서, 산화물 반도체 중의 수소 농도의 SIMS 분석에 대해서 언급해 둔다. SIMS 분석은, 그 원리상, 시료 표면 근방이나 재질이 서로 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻기가 어렵다고 알려져 있다. 따라서, 막 내에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서, 값에 극단적인 변동이 없고 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 해당 막이 존재하는 영역에서의 수소 농도의 최대값 또는 최소값을 해당 막 내의 수소 농도로서 채용한다. 또한, 해당 막이 존재하는 영역에서, 최대값을 갖는 산형의 피크, 최소값을 갖는 곡형의 피크가 존재하지 않을 경우, 변곡점의 값을 수소 농도로서 채용한다.
본 발명의 일 양태에 따르면, 액정 표시 장치의 제작 공정을 삭감할 수 있기 때문에, 저비용으로 생산성이 좋은 액정 표시 장치를 제공할 수 있다.
소비 전력이 적고, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다. 본 발명의 일 양태는 적어도 상기 과제의 하나를 해결한다.
도 1은 본 발명의 일 양태를 설명하는 상면도이다.
도 2a 내지 도 2e는 본 발명의 일 양태를 설명하는 단면도이다.
도 3a 및 도 3b는 본 발명의 일 양태를 설명하는 상면도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 일 양태를 설명하는 상면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 일 양태를 설명하는 회로도이다.
도 6a 및 도6b는 본 발명의 일 양태를 설명하는 상면도 및 단면도이다.
도 7은 본 발명의 일 양태를 설명하는 상면도이다.
도 8aa 내지 도 8bb는 본 발명의 일 양태를 설명하는 상면도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 일 양태를 설명하는 상면도 및 단면도이다.
도 10a 내지 도 10c는 본 발명의 일 양태를 설명하는 단면도이다.
도 11a 내지 도 11c는 본 발명의 일 양태를 설명하는 단면도이다.
도 12a 내지 도 12c는 본 발명의 일 양태를 설명하는 단면도이다.
도 13a 및 도 13b는 본 발명의 일 양태를 설명하는 상면도 및 단면도이다.
도 14a 및 도 14b는 본 발명의 일 양태를 설명하는 도이다.
도 15a 내지 도 15f는 전자 기기의 사용 형태의 예를 설명하는 도이다.
도 16a 내지 도 16e는 산화물 재료의 결정 구조를 설명하는 도이다.
도 17은 산화물 재료의 결정 구조를 설명하는 도이다.
도 18은 산화물 재료의 결정 구조를 설명하는 도이다.
도 19a 및 도 19b는 산화물 재료의 결정 구조를 설명하는 도이다.
실시 형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서 등에서의 "제1", "제2", "제3" 등의 서수는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것은 아니다.
또한, 도면 등에서 나타내는 각 구성의, 위치, 크기, 범위 등은, 간단히 이해할 수 있게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 이 때문에, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect　Transistor)나 박막 트랜지스터(TFT:Thin Film Transistor)를 포함한다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서에서는, "소스"나 "드레인"의 용어는 바뀌어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 "전극"이나 "배선"의 용어는, 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"의 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
(제1 실시 형태)
본 실시 형태에서는, 포토마스크 수 및 포토리소그래피 공정 수를 삭감한 액정 표시 장치의 화소 구성 및 제작 방법의 일례에 대해서, 도 1 내지 도 11c을 이용하여 설명한다.
도 5a에, 액정 표시 장치에 사용하는 반도체 장치(100)의 구성의 일례를 설명한다. 반도체 장치(100)는, 기판(101) 상에 화소 영역(102)과, m개(m은 1 이상의 정수)의 단자(105) 및 단자(107)를 갖는 단자부(103)와, n개(n은 1 이상의 정수)의 단자(106)를 갖는 단자부(104)를 갖고 있다. 또한, 반도체 장치(100)는, 단자부(103)에 전기적으로 접속되는 m개의 배선(212)과, 단자부(104)에 전기적으로 접속되는 n개의 배선(216)과, 배선(203)을 갖고 있다. 또한, 화소 영역(102)은, 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 복수의 화소(110)를 갖고 있다. i행 j열의 화소(110)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)는, 배선(212-i), 배선(216-j)에 각각 전기적으로 접속되어 있다. 또한, 각 화소는, 용량 전극 또는 용량 배선으로서 기능하는 배선(203)과 전기적으로 접속되고, 배선(203)은 단자(107)와 전기적으로 접속되어 있다. 또한, 배선(212-i)은 단자(105-i)와 전기적으로 접속되고, 배선(216-j)은 단자(106-j)와 전기적으로 접속되어 있다.
단자부(103) 및 단자부(104)는 외부 입력 단자이며, 외부에 설치된 제어 회로와 FPC(Flexible Printed Circuit) 등을 이용해서 접속된다. 외부에 설치된 제어 회로로부터 공급되는 신호는, 단자부(103) 및 단자부(104)를 통해 반도체 장치(100)에 입력된다. 도 5a에서는, 단자부(103)를 화소 영역(102)의 좌우 외측에 형성하여, 2군데에서 신호를 입력하는 구성을 나타내고 있다. 또한, 단자부(104)를 화소 영역(102)의 상하 외측에 형성하여, 2군데에서 신호를 입력하는 구성을 나타내고 있다. 2군데에서 신호를 입력함으로써 신호의 공급 능력이 높아지기 때문에, 반도체 장치(100)의 고속동작이 용이해진다. 또한, 반도체 장치(100)의 대형화나 고정밀화에 수반하는 배선 저항의 증대에 의한 신호 지연의 영향을 경감할 수 있다. 또한, 반도체 장치(100)에 용장성을 부여하는 것이 가능해지기 때문에, 반도체 장치(100)의 신뢰성을 향상시킬 수 있다. 또한, 도 5a에서는 단자부(103) 및 단자부(104)를 각각 2군데 설치하는 구성으로 하고 있지만, 각각 1군데 설치하는 구성으로 해도 상관없다.
도 5b는, 화소(110)의 회로 구성을 나타내고 있다. 화소(110)는, 트랜지스터(111)와 액정 소자(112)와 용량 소자(113)를 갖고 있다. 트랜지스터(111)의 게이트 전극은 배선(212-i)에 전기적으로 접속되고, 트랜지스터(111)의 소스 전극 또는 드레인 전극의 한쪽은 배선(216-j)에 전기적으로 접속되어 있다. 또한, 트랜지스터(111)의 소스 전극 또는 드레인 전극의 다른 쪽은, 액정 소자(112)의 한쪽의 전극과 용량 소자(113)의 한쪽의 전극에 전기적으로 접속되어 있다. 액정 소자(112)의 다른 쪽의 전극은, 전극(114)에 전기적으로 접속되어 있다. 전극(114)의 전위는, 0V나 GND나 공통 전위 등의 고정 전위로 해두면 좋다. 용량 소자(113)의 다른 쪽의 전극은, 배선(203)에 전기적으로 접속되어 있다.
트랜지스터(111)는, 액정 소자(112)에 배선(216-j)으로부터 공급되는 화상 신호를 입력시킬지의 여부를 선택하는 기능을 갖는다. 배선(212-i)에 트랜지스터(111)를 온 상태로 하는 신호가 공급되면, 트랜지스터(111)를 통해서 배선(216-j)의 화상 신호가 액정 소자(112)에 공급된다. 액정 소자(112)는, 공급되는 화상 신호(전위)에 따라서 광의 투과율이 제어된다. 용량 소자(113)는, 액정 소자(112)에 공급된 전위를 유지하기 위한 축적 용량(Cs 용량이라고도 함)으로서의 기능을 갖는다. 용량 소자(113)는 반드시 설치할 필요는 없지만, 용량 소자(113)를 설치함으로써, 트랜지스터(111)가 오프 상태일 때에 소스 전극과 드레인 전극 사이에 흐르는 전류(오프 전류)에 기인하는, 액정 소자(112)에 공급된 전위의 변동을 억제할 수 있다.
또한, 본 실시 형태에서 개시하는 화소(110)는, 배선(216-j)과 배선(216-j+1)의 사이에 기생 트랜지스터(115)가 생기기 쉬우며, 기생 트랜지스터(115)에 의해 배선(216-j)과 배선(216-j+1)이 전기적으로 접속되어버릴 우려가 있다. 따라서, 배선(216-j)과 배선(216-j+1)의 사이에 기생 트랜지스터(116)를 발생시키고, 기생 트랜지스터(116)를 항상 오프 상태로 함으로써, 배선(216-j)과 배선(216-j+1)이 전기적으로 접속되는 것을 방지한다.
트랜지스터(111)의 채널이 형성되는 반도체층에는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 사용할 수 있다. 반도체 재료로는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다.
또한, 본 실시 형태에서 설명하는 표시 장치는, 화소 영역 내에 반도체층이 남는 구성이기 때문에, 상기 반도체층을 사용한 표시 장치를 투과형의 표시 장치로서 이용하는 경우에는, 반도체층을 최대한 얇게 하거나 해서 가시광의 투과율을 높이는 것이 바람직하다.
또한, 트랜지스터(111)의 채널이 형성되는 반도체층에 산화물 반도체를 사용할 수도 있다. 산화물 반도체는, 에너지 갭이 3.0eV 이상으로 크고, 가시광에 대한 투과율이 크다. 또한, 산화물 반도체를 적절한 조건으로 가공해서 얻어진 트랜지스터에서는, 오프 전류를 사용시의 온도 조건 하(예를 들면, 25℃)에서, 100zA(1×10-19A) 이하 또는 10zA(1×10-20A) 이하, 나아가 1zA(1×10-21A) 이하로 할 수 있다. 이 때문에, 용량 소자(113)를 설치하지 않아도 액정 소자(112)에 인가된 전위의 유지가 가능해진다. 또한, 소비 전력이 작은 액정 표시 장치를 실현할 수 있기 때문에, 트랜지스터(111)의 채널이 형성되는 반도체층에 산화물 반도체층을 이용하는 것이 바람직하다.
다음으로, 도 5a 및 도 5b에서 도시한 화소(110)의 구성예에 대해서 도 1 및 도 2a 내지 도 2e를 이용하여 설명한다. 도 1은, 화소(110)의 평면 구성을 나타내는 상면도이며, 도 2a 내지 도 2e는, 화소(110)의 적층 구성을 도시하는 단면도이다. 또한, 도 1에서의 A1-A2, B1-B2, C1-C2, D1-D2, E1-E2의 쇄선은, 도 2a 내지 도 2e에서의 단면 A1-A2, 단면 B1-B2, 단면 C1-C2, 단면 D1-D2, 단면 E1-E2에 상당한다.
본 실시 형태에 나타내는 트랜지스터(111)는, 드레인 전극(206b)을 U자형(C자형, ㄷ자형 또는 말굽형)의 소스 전극(206a)으로 둘러싸는 형상으로 하고 있다. 이러한 형상으로 함으로써, 트랜지스터의 면적이 적어도 충분한 채널 폭을 확보하는 것이 가능해지고, 트랜지스터의 도통시에 흐르는 전류(온 전류라고도 함)의 양을 늘리는 것이 가능해진다.
또한, 화소 전극(210)과 전기적으로 접속되는 드레인 전극(206b)과 게이트 전극(202)의 사이에 생기는 기생 용량이 크면, 피드스루의 영향을 받기 쉬워지기 때문에, 액정 소자(112)에 공급된 전위를 정확하게 유지할 수 없어, 표시 품위 악화의 요인이 된다. 본 실시 형태에 나타낸 바와 같이, 소스 전극(206a)을 U자형으로 하여 드레인 전극(206b)을 둘러싸는 형상으로 함으로써, 충분한 채널 폭을 확보하면서, 드레인 전극(206b)과 게이트 전극(202)의 사이에 생기는 기생 용량을 작게 할 수 있기 때문에, 액정 표시 장치의 표시 품위를 향상시킬 수 있다.
배선(203)은, 용량 전극 또는 용량 배선으로서 기능한다. 또한, 배선(203)의 일부는, 배선(216-j) 또는 배선(216-j+1)을 따라 존재하는 연신부(213)를 갖고, 연신부(213)는 화소 전극(210)의 일부와 중첩되어 있다. 또한, 연신부(213)는, 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 형성되어 있다.
개구부(209)는, 화소 전극(210) 중, 투과형의 액정 표시 장치에서는 백라이트로부터의 광을 투과해서 화상 표시에 기여하는 영역이며, 또한, 반사형의 액정 표시 장치에서는 광원이 되는 입사광을 반사해서 화상 표시에 기여하는 영역이다. 본 실시 형태에 나타내는 반도체 장치를 투과형의 액정 표시 장치로서 사용하는 경우에는, 화소 전극(210)과, 209의 부호로 나타내는 파선의 내측이 중첩되는 영역이 개구부(209)에 상당한다.
또한, 배선(212-i) 상의 일부에 영역(223)이 형성되어 있다. 영역(223)은, 배선(212-i) 상에 배선(212-i)의 선폭 방향의 양단부를 넘어 형성되어 있다. 또한, 영역(223)은, 배선(212-i) 상에 복수 형성해도 된다.
단면 A1-A2는, 트랜지스터(111) 및 용량 소자(113)의 적층 구조를 나타내고 있다. 트랜지스터(111)는, 보텀 게이트 구조의 트랜지스터다. 단면 B1-B2는, 개구부(209)를 포함하는 배선(216-j)부터 배선(216-j+1)까지의 적층 구조를 나타내고 있다. 또한, 단면 D1-D2는, 배선(216-j)과 배선(212-i)의 교차부에서의 적층 구조를 나타내고 있다. 또한, 단면 E1-E2는, 영역(223)의 적층 구조를 나타내고 있다.
도 2a에 도시하는 단면 A1-A2에서, 기판(200) 상에 기초층(201)이 형성되고, 기초층(201) 상에 게이트 전극(202) 및 배선(203)이 형성되어 있다. 또한, 게이트 전극(202) 및 배선(203) 상에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 상에 소스 전극(206a) 및 드레인 전극(206b)이 형성되어 있다. 또한, 반도체층(205)의 일부에 접하고, 소스 전극(206a) 및 드레인 전극(206b) 상에 절연층(207)이 형성되어 있다. 절연층(207) 상에는 화소 전극(210)이 형성되고, 절연층(207)에 형성된 컨택트 홀(208)을 통해 드레인 전극(206b)에 전기적으로 접속되어 있다.
배선(203)과 드레인 전극(206b)이, 게이트 절연층(204)과 반도체층(205)을 사이에 끼워 겹쳐져 있는 부분이 용량 소자(113)로서 기능한다. 게이트 절연층(204)과 반도체층(205)은 유전체층으로서 기능한다. 배선(203)과 화소 전극(210)의 사이에 형성되는 유전체층을 다층 구조로 함으로써, 하나의 유전체층에 핀홀이 생겨도 핀홀은 다른 유전체층으로 피복되기 때문에, 용량 소자(113)를 정상적으로 기능시킬 수 있다. 또한, 산화물 반도체의 비유전률은 14 내지 16으로 크기 때문에, 반도체층(205)에 산화물 반도체를 사용하면 용량 소자(113)의 용량값을 크게 하는 것이 가능해진다.
도 2b에 도시하는 단면 B1-B2에서, 기판(200) 상에 기초층(201)이 형성되고, 기초층(201) 상에 배선(203)이 형성되어 있다. 또한, 배선(203) 상에 게이트 절연층(204)과 반도체층(205)이 형성되고, 반도체층(205) 상에 배선(216-j) 및 배선(216-j+1)이 형성되어 있다. 또한, 반도체층(205)과 배선(216-j) 및 배선(216-j+1) 상에 절연층(207)이 형성되어 있다. 또한, 절연층(207) 상에 화소 전극(210)이 형성되어 있다. 또한, 단면 B1-B2에 나타내는 배선(203)은, 배선(203)이 갖는 연신부(213)의 단면이기도 하다.
도 2c에 도시하는 단면 C1-C2에서, 기판(200) 상에 기초층(201)이 형성되고, 기초층(201) 상에 배선(203)이 형성되어 있다. 또한, 배선(203) 상에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 상에 절연층(207)이 형성되고, 절연층(207) 상에 화소 전극(210)이 형성되어 있다. 또한, 단면 C1-C2에 나타내는 배선(203)은, 배선(203)이 갖는 연신부(213)이기도 하다. 단면 C1-C2에서, 배선(203)은 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 형성되어 있다. 즉, 연신부(213)는 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 형성되어 있다. 또한, 연신부(213)를 갖는 배선(203)과 화소 전극(210)을 반드시 중첩시킬 필요는 없지만, 배선(203)과 화소 전극(210)을 중첩시킴으로써 중첩부를 Cs 용량으로서 기능시킬 수 있다.
도 2d에 도시하는 단면 D1-D2에서, 기판(200) 상에 기초층(201)이 형성되고, 기초층(201) 상에 배선(212-i)이 형성되어 있다. 또한, 배선(212-i) 상에 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 상에 배선(216-j)이 형성되고, 배선(216-j) 상에 절연층(207)이 형성되어 있다.
도 2e에 도시하는 단면 E1-E2에서, 기판(200) 상에 기초층(201)이 형성되고, 기초층(201) 상에 배선(212-i)이 형성되어 있다. 영역(223)에서는, 게이트 절연층(204), 반도체층(205) 및 절연층(207)이 제거되어 배선(212-i)이 노출되어 있다. 영역(223)은, 배선(212-i)이 게이트 전극으로서 기능하는 기생 트랜지스터가 형성되어 배선(216-j)과 배선(216-j+1)이 전기적으로 접속되는 것을 방지하기 위해서 형성한다. 영역(223)에서, 배선(212-i) 상의 반도체층(205)을 제거함으로써 기생 트랜지스터의 형성을 방지하여, 배선(216-j)과 배선(216-j+1)이 전기적으로 접속되는 것을 방지한다.
또한, 본 실시 형태에서 설명하는 반도체 장치는, 공정 간략화를 위하여 섬 형상 반도체층을 형성하기 위한 포토리소그래피 공정이나 에칭 공정을 행하지 않기 때문에, 화소 영역 전체에 반도체층(205)이 남는 구성이 된다. 그 결과, 화소 전극(210)이 게이트 전극으로서 기능하고, 절연층(207)이 게이트 절연층으로서 기능하고, 배선(216-j)이 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 배선(216-j+1)이 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 기생 트랜지스터(115)가 생긴다.
기생 트랜지스터(115)가 n형의 트랜지스터로서 기능하는 경우, 화소 전극(210)에 공급되거나 또는 유지된 전위보다 배선(216-j) 또는 배선(216-j+1)의 전위가 낮아지고, 그 전위차의 절대값이 기생 트랜지스터(115)의 임계값보다 커지면, 화소 전극(210) 아래에 위치하는 반도체층(205)에 캐리어가 유기됨으로써 기생 채널이 형성되어, 기생 트랜지스터(115)가 온 상태로 된다.
기생 트랜지스터(115)가 온 상태로 되면, 배선(216-j)과 배선(216-j+1)이 전기적으로 접속하게 된다. 기생 트랜지스터(115)에 의해 배선(216-j)과 배선(216-j+1)이 전기적으로 접속되면, 쌍방의 화상 신호가 간섭하여 정확한 화상 신호를 액정 소자(112)에 공급할 수 없다. 또한, 개구부(209)의 면적을 크게 하는 등의 이유로 인해, 화소 전극(210)을 배선(216-j)이나 배선(216-j+1)에 가까이하면, 기생 트랜지스터(115)의 영향이 더욱 강해진다.
따라서, 배선(203)에 연신부(213)를 형성하여, 배선(203)에, 액정 소자(112)에 공급되는 화상 신호보다 항상 낮은 전위를 공급해 둔다. 배선(203)의 전위를 항상 화상 신호보다 낮은 전위로 함으로써, 연신부(213)와 중첩되는 반도체층(205)에 캐리어를 유기시키지 않고, 배선(216-j)과 배선(216-j+1)의 사이에 형성되는 기생 채널을 차단할 수 있다. 즉, 연신부(213)의 전위를 항상 화상 신호보다 낮은 전위로 함으로써, 배선(216-j)과 배선(216-j+1)의 전기적인 접속을 방지할 수 있다.
본 실시 형태에서 나타내는 화소에서는, 하나의 화소에 연신부(213)를 2군데 형성하는 구성을 나타내고 있지만, 연신부(213)는, 배선(216-j)과 배선(216-j+1)의 사이에 적어도 1군데 형성하면 된다. 또한, 연신부(213)는, 배선(216-j) 또는 배선(216-j+1)과 평행하게 형성되어 있을 필요는 없으며, 굴곡부 또는 만곡부를 갖고 있어도 좋다. 또한, 도 1 및 도 2c에서 도시한 바와 같이, 연신부(213)를 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 형성함으로써, 기생 트랜지스터(115)의 영향을 억제할 수 있다. 즉, 배선(216-j)과 배선(216-j+1)의 사이에, 배선(203)이 갖는 연신부(213)가 게이트 전극으로서 기능하는 기생 트랜지스터(116)를 발생시켜, 기생 트랜지스터(116)를 항상 오프 상태로 함으로써 배선(216-j)과 배선(216-j+1)의 전기적인 접속을 방지할 수 있다.
또한, 후술하는 컨택트 홀 형성 공정에서, 영역(223)뿐만 아니라 개구부(209)의 절연층(207) 및 반도체층(205)을 제거함으로써 기생 트랜지스터(115)의 발생을 방지할 수도 있지만, 화소 영역(102) 내의 단차가 커지면, 액정 소자의 배향 불량 등에 기인하는 디스클리네이션이 발생하여 표시 품위를 저하시킬 우려가 있다. 이 때문에, 화소 영역(102) 내에서의 단차를 크게 하는 절연층(207), 반도체층(205)의 제거는 행하지 않는 것이 바람직하다.
다음으로, 도 1에서 도시한 구성과는 다른 화소 구성예에 대해서 도 3a 및 도 3b를 이용하여 설명한다. 도 3a는, 화소(120)의 평면 구성을 도시하는 상면도이다. 도 3b에 도시하는 단면 F1-F2는, 도 3a에서의 F1-F2의 쇄선으로 나타내는 부위의 단면에 상당한다. 도 3a 및 도 3b에 도시하는 화소(120)는, 도 1에 도시한 화소(110)와, 배선(203)의 배치 및 형상이 상이하다. 또한, 도 3a에서의 A1-A2, B1-B2, C1-C2, D1-D2, E1-E2의 쇄선으로 나타내는 부위의 구성은, 도 1 및 도 2a 내지 도 2e에서 설명한 구성과 동일하다.
화소(120)는, 배선(203)이 갖는 연신부(213)를, 배선(216-j)과 중첩하도록 배치함으로써, 개구부(209)의 면적을 증가시킨 구성으로 하고 있다. 또한, 배선(216-j)과 배선(203)의 중첩부에서, 배선(203)의 선폭을 배선(216-j)의 선폭보다 크게 하고, 배선(203)에, 액정 소자(112)에 공급되는 화상 신호보다 항상 낮은 전위를 공급해 둔다. 배선(203)의 선폭을 배선(216-j)의 선폭보다 크게 하고, 배선(203)의 전위를 항상 화상 신호보다 낮은 전위로 함으로써, 기생 트랜지스터(115)에 의한 배선(216-j)과 배선(216-j+1)의 전기적인 접속을 방지할 수 있다.
또한, 배선(203)을 화소 전극(210)의 외주부를 따라 중첩되도록 배치함으로써, 배선(203)을 블랙 매트릭스로서 기능시킬 수 있다.
다음으로, 도 1 및 도 3a 및 도 3b에서 나타낸 구성과는 다른 화소 구성예에 대해서 도 4a 및 도 4b를 이용하여 설명한다. 도 4a는, 화소(130)의 평면 구성을 도시하는 상면도이다. 도 4b에 도시하는 단면 G1-G2는, 도 4a에서의 G1-G2의 쇄선으로 나타내는 부위의 단면에 상당한다. 도 4a 및 도 4b에 도시하는 화소(130)는, 도 3a 및 도 3b에 도시한 화소(120)와는 컨택트 홀(208)의 위치가 상이하고, 그에 수반하여 드레인 전극(206b)과 화소 전극(210)의 형상이 상이하다. 또한, 도 4a에서의 C1-C2, D1-D2, E1-E2, F1-F2의 쇄선으로 나타내는 부위의 구성은, 도 1 내지 도 3a 및 도 3b에서 설명한 구성과 동일하다.
화소(130)는, 컨택트 홀(208)의 위치를 용량 소자(113)의 바로 윗쪽에 형성함으로써, 드레인 전극(206b)을 축소하고 개구부(209)의 면적을 증가시킨 구성으로 하고 있다. 개구부(209)의 면적을 증가시킴으로써, 백라이트로부터의 광을 효율적으로 취출할 수 있기 때문에, 밝고 표시 품위가 좋은 액정 표시 장치를 제조할 수 있다. 또한, 소비 전력이 적은 액정 표시 장치를 제조할 수 있다.
다음으로, 도 1 및 도 4a 및 도 4b에서 나타낸 구성과는 다른 화소 구성예에 대해서 도 6a 및 도 6b를 이용하여 설명한다. 도 6a는, 화소(140)의 평면 구성을 도시하는 상면도이다. 도 6b에 도시하는 단면 H1-H2는, 도 6a에서의 H1-H2의 쇄선으로 나타내는 부위의 단면에 상당한다.
도 6a 및 도 6b에 도시하는 화소(140)는, 용량 전극 또는 용량 배선으로서 기능하는 배선(203)과는 별도로, 기생 트랜지스터(115)의 형성을 방지하기 위한 배선(240)이 형성되어 있다. 배선(240)은 배선(212) 및 배선(203)과 동일한 층으로 형성되어 있다. 배선(240)은, 배선(216-j) 또는 배선(216-j+1)을 따라 존재하는 연신부(241)를 갖고, 연신부(241)는 화소 전극(210)의 일부와 중첩되어 있다. 또한, 연신부(241)는, 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 설치되어 있다.
배선(240)의 전위를, 액정 소자(112)에 공급되는 화상 신호보다 항상 낮은 전위로 함으로써, 기생 트랜지스터(115)에 의한 배선(216-j)과 배선(216-j+1)의 전기적인 접속을 방지할 수 있다. 도 6a 및 도 6b에 도시하는 화소(140)에서는, 연신부(241)를 2군데 형성하는 구성을 나타내고 있지만, 연신부(241)는, 배선(216-j)과 배선(216-j+1)의 사이에 적어도 1군데 설치하면 된다. 또한, 연신부(241)를 갖는 배선(240)과 화소 전극(210)을 반드시 중첩시킬 필요는 없지만, 배선(240)과 화소 전극(210)을 중첩시킴으로써 중첩부를 Cs 용량으로서 기능시킬 수 있다.
또한, 배선(203)의 전위는, 기생 트랜지스터의 형성을 방지하기 위해서, 액정 소자(112)에 공급되는 화상 신호보다 항상 낮은 전위로 할 필요가 있다. 단, 배선(212-i)과 마찬가지로, 배선(203) 상에 영역(223)을 형성하고, 배선(203) 상의 반도체층(205)을 제거함으로써, 기생 트랜지스터의 형성을 방지하고, 배선(203)의 전위를 임의의 전위로 설정하는 것이 가능해진다. 즉, 배선(203) 상에 영역(223)을 형성함으로써, 배선(203)의 전위를 화상 신호보다 높은 전위로 하는 것도 가능해진다.
도 7에 도시하는 화소(150)는, 하나의 화소에 굴곡부 또는 만곡부를 갖는 연신부(242)가 1군데 형성된 구성의 일 예를 나타내고 있다. 연신부(242)를 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 형성함으로써, 기생 트랜지스터(115)의 영향을 억제할 수 있다. 즉, 배선(216-j)과 배선(216-j+1)의 사이에, 배선(203)이 갖는 연신부(242)가 게이트 전극으로서 기능하는 기생 트랜지스터(116)를 발생시키고, 기생 트랜지스터(116)를 항상 오프 상태로 함으로써 배선(216-j)과 배선(216-j+1)의 전기적인 접속을 방지할 수 있다. 또한, 화소(150)는, 화소 전극(210)과 연신부(242)가 중첩되지 않는 구성을 나타내고 있지만, 화소 전극(210)과 연신부(242)를 중첩시킴으로써 중첩부를 Cs 용량으로서 기능시킬 수 있다.
다음으로, 단자(105) 및 단자(106)의 구성예에 대해서 도 8aa 내지 도 8bb를 이용하여 설명한다. 도 8aa, 도 8ab는, 단자(105)의 상면도 및 단면도를 각각 도시하고 있다. 도 8aa에서의 J1-J2의 쇄선은, 도 8ab에서의 단면 J1-J2에 상당한다. 또한, 도 8ba, 도 8bb는, 단자(106)의 상면도 및 단면도를 각각 도시하고 있다. 도 8ba에서의 K1-K2의 쇄선은, 도 8bb에서의 단면 K1-K2에 상당한다. 또한, 단면 J1-J2 및 단면 K1-K2에서, J2 및 K2는 기판 단부에 상당한다.
단면 J1-J2에서, 기판(200) 상에 기초층(201)이 형성되고, 기초층(201) 상에 배선(212)이 형성되어 있다. 또한, 배선(212) 상에 게이트 절연층(204), 반도체층(205) 및 절연층(207)이 형성되어 있다. 절연층(207) 상에 전극(221)이 형성되고, 전극(221)은, 게이트 절연층(204), 반도체층(205) 및 절연층(207)에 형성된 컨택트 홀(219)을 통해 배선(212)에 전기적으로 접속되어 있다.
단면 K1-K2에서, 기판(200) 상에 기초층(201), 게이트 절연층(204) 및 반도체층(205)이 형성되어 있다. 반도체층(205) 상에 배선(216)이 형성되고, 배선(216) 상에 절연층(207)이 형성되어 있다. 절연층(207) 상에 전극(222)이 형성되고, 전극(222)은, 절연층(207)에 형성된 컨택트 홀(220)을 통해 배선(216)에 전기적으로 접속되어 있다.
또한, 단자(107)의 구성도, 단자(105) 또는 단자(106)와 마찬가지의 구성으로 할 수 있다.
또한, 화소 영역(102)과 단자부(104)는 n개의 배선(216)으로 접속되어 있지만, 화소 영역(102)에서부터 단자부(104)가 갖는 단자(106)에 이르기까지의 배선(216)의 설치에 있어서, 인접하는 배선(216)간의 거리가 가까운 경우에는, 인접하는 배선(216)의 전위차에 의해 인접하는 배선(216) 사이에 존재하는 반도체층(205) 중으로 캐리어가 유기되어, 인접하는 배선(216)끼리 의도하지 않게 전기적으로 접속되어버릴 우려가 있다.
이러한 현상은, 절연층을 사이에 두고 화소 영역(102)에서부터 단자부(104)까지의 영역 전체 또는 인접하는 배선(216)의 사이에 도전층을 설치하고, 해당 도전층의 전위를 반도체층(205) 중으로 캐리어가 유기되지 않는 전위로 해 둠으로써 방지할 수 있다.
예를 들면, 반도체층(205)에 산화물 반도체를 이용하는 경우, 대부분의 산화물 반도체는 n형의 반도체가 되기 쉽기 때문에, 도전층의 전위를 배선(216)에 공급되는 전위보다 낮은 전위로 해 두면 좋다.
또한, 후술하는 컨택트 홀 형성 공정에서, 인접하는 배선(216) 사이의 반도체층(205)을 제거하는 것으로도, 인접하는 배선(216)끼리의 의도하지 않은 전기적인 접속을 방지할 수 있다.
도 9a 및 도 9b에, 인접하는 배선(216)의 사이에 절연층을 개재하고, 도전층으로서 배선(250)을 설치하는 구성을 나타낸다. 도 9a는, 배선(216)이 단자(106)에 접속하는 부위의 평면 구성을 도시하는 상면도이다. 도 9b에 도시하는 단면 L1-L2는, 도 9a에서의 L1-L2의 쇄선으로 나타내는 부위의 단면에 상당한다. 도 9a에서, 배선(216-j)은 단자(106-j)에 접속되고, 배선(216-j+1)은 단자(106-j+1)에 접속되고, 배선(216-j+2)은 단자(106-j+2)에 접속되어 있다. 또한, 배선(250)은, 배선(212)과 동일한 층을 이용해서 형성할 수 있다.
인접하는 배선(216-j)과 배선(216-j+1)의 사이에, 게이트 절연층(204)을 사이에 두고 배선(250)이 형성되어 있다. 또한, 인접하는 배선(216-j+1)과 배선(216-j+2)의 사이에, 게이트 절연층(204)을 사이에 두고 배선(250)이 형성되어 있다. 이렇게, 인접하는 배선(216) 사이에 게이트 절연층(204)을 사이에 두고 배선(250)을 설치하여, 배선(250)의 전위를 반도체층(205) 중으로 캐리어가 유기되지 않는 전위로 해 둠으로써, 인접하는 배선(216)끼리의 의도하지 않은 전기적인 접속을 방지할 수 있다.
계속해서, 도 1을 이용하여 설명한 액정 표시 장치의 화소부의 제조 방법에 대해서 도 10a 내지 도 10c 및 도 11a 내지 도 11c를 이용하여 설명한다. 또한, 도 10a 내지 도 10c 및 도 11a 내지 도 11c에서의 단면 A1-A2, 단면 J1-J2 및 단면 K1-K2는, 도 1 및 도 8aa 내지 도8bb에서의 A1-A2, J1-J2 및 K1-K2의 쇄선으로 나타낸 부위의 단면도이다.
우선, 기판(200) 상에 기초층(201)이 되는 절연층을 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하의 두께로 형성한다. 기판(200)은, 유리 기판, 세라믹 기판 외에, 본 제조 공정의 처리 온도에 견딜 수 있는 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판에 투광성이 필요하지 않는 경우에는, 스테인레스 합금 등의 금속 기판의 표면에 절연층을 설치한 것을 사용해도 된다. 유리 기판으로는, 예를 들면, 바륨 붕규산 유리, 알루미노 붕규산 유리 또는 알루미노 규산 유리 등의 무알칼리 유리 기판을 사용하면 좋다. 그 밖에, 석영기판, 사파이어 기판 등을 이용할 수 있다. 또한, 기판(200)으로서, 제3 세대(550mm×650mm), 제3.5 세대(600mm×720mm 또는 620mm×750mm), 제4 세대(680mm×880mm 또는 730mm×920mm), 제5 세대(1100mm×1300mm), 제6 세대(1500mm×1850mm), 제7 세대(1870mm×2200mm), 제8 세대(2200mm×2400mm), 제9 세대(2400mm×2800mm, 2450mm×3050mm), 제10 세대(2950mm×3400mm) 등의 유리 기판을 사용할 수 있다. 본 실시 형태에서는, 기판(200)에 알루미노 붕규산 유리를 사용한다.
기초층(201)은, 질화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 산화 실리콘, 질화산화 실리콘 또는 산화질화 실리콘에서 선택된 하나 또는 복수의 절연층에 의한 적층 구조에 의해 형성할 수 있고, 기판(200)으로부터의 불순물 원소의 확산을 방지하는 기능이 있다. 또한, 본 명세서 중에서 질화산화 규소란, 그 조성으로서 산소보다 질소의 함유량이 많은 것으로써, 바람직하게는 RBS 및 HFS를 이용해서 측정한 경우에, 조성 범위로서 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 규소가 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 30원자% 이하의 범위로 포함되는 것을 말한다. 기초층(201)은, 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적당히 이용할 수 있다.
본 실시 형태에서는, 기초층(201)으로서 질화 실리콘과 산화 실리콘의 적층을 사용한다. 구체적으로는, 기판(200) 상에 질화 실리콘을 50nm의 두께로 형성하고, 해당 질화 실리콘 상에 산화 실리콘을 150nm의 두께로 형성한다. 또한, 기초층(201) 중에 인(P)이나 붕소(B)가 도핑되어 있어도 좋다.
또한, 기초층(201)에, 염소, 불소 등의 할로겐 원소를 포함시킴으로써, 기판(200)으로부터의 불순물 원소의 확산을 방지하는 기능을 더욱 높일 수 있다. 기초층(201)에 포함시키는 할로겐 원소의 농도는, SIMS(2차 이온 질량 분석계)를 이용한 분석에 의해 얻어지는 농도 피크에 있어서, 1×1015/cm3 이상 1×1020/cm3 이하로 하면 된다.
또한, 기초층(201)으로서 산화 갈륨을 사용해도 된다. 또한, 기초층(201)을 산화 갈륨과 상기 절연층의 적층 구조로 해도 좋다. 산화 갈륨은 대전되기 어려운 재료이기 때문에, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제할 수 있다.
다음으로, 기초층(201) 상에 스퍼터링법, 진공 증착법 또는 도금법을 이용해서 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 도전층을 형성하고, 제1 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 도전층을 선택적으로 에칭 제거하고, 게이트 전극(202), 배선(203), 배선(212)을 형성한다.
게이트 전극(202), 배선(203), 배선(212)을 형성하기 위한 도전층은, 몰리브덴(Mo), 티탄(Ti), 텅스텐(W), 탄탈(Ta), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 단층 또는 적층해서 형성할 수 있다.
도전층은 배선이 되기 때문에, 저저항 재료인 Al이나 Cu를 이용하는 것이 바람직하다. Al이나 Cu를 이용함으로써 신호 지연을 저감하고, 고화질화를 기대할 수 있다. 또한, Al은 내열성이 낮아, 힐록, 휘스커 또는 마이그레이션에 의한 불량이 발생하기 쉽다. Al의 마이그레이션을 방지하기 위해서, Al에 Mo, Ti, W 등의 Al보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다. 또한, 도전층에 Al을 포함하는 재료를 사용하는 경우에는, 이후의 공정에서의 프로세스 최고 온도를 380℃ 이하로 하는 것이 바람직하고, 350℃ 이하로 하면 좋다.
또한, 도전층에 Cu를 이용하는 경우에도, 마이그레이션에 의한 불량이나 Cu 원소의 확산을 방지하기 위해서, Mo, Ti, W 등의 Cu보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다. 또한, 도전층에 Cu를 포함하는 재료를 이용하는 경우에는, 이후의 공정에서의 프로세스 최고 온도를 450℃ 이하로 하는 것이 바람직하다.
본 실시 형태에서는, 도전층으로서 기초층(201) 상에 두께 5nm의 Ti층을 형성하고, Ti층 상에 두께 250nm의 Cu층을 형성한다. 그 후, 제1 포토리소그래피 공정에 의해 도전층을 선택적으로 에칭 제거하고, 게이트 전극(202), 배선(203), 배선(212)을 형성한다[도 10a 참조].
또한, 포토리소그래피 공정에 이용하는 레지스트 마스크는 잉크 제트법으로 형성해도 좋다. 잉크 제트법에서는 포토마스크를 사용하지 않기 때문에 더욱 제조 비용을 절감할 수 있다. 또한, 레지스트 마스크는 에칭 공정 후에 박리하는 것으로 하여, 각 포토리소그래피 공정에서의 설명은 생략하는 것으로 한다. 또한, 특별한 설명이 없는 한, 본 명세서에서 말하는 포토리소그래피 공정에는, 레지스트 마스크의 형성 공정과 도전층 또는 절연층의 에칭 공정과 레지스트 마스크의 박리 공정이 포함되어 있는 것으로 한다.
다음으로, 게이트 전극(202), 배선(203), 배선(212) 상에 게이트 절연층(204)을 50nm 이상 800nm 이하, 바람직하게는 100nm 이상 600nm 이하의 두께로 형성한다. 게이트 절연층(204)에는, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 산화 탄탈, 산화 갈륨, 산화 이트륨, 산화 란탄, 산화 하프늄, 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 도입된 하프늄 실리케이트, 질소가 도입된 하프늄 알루미네이트 등을 이용할 수 있고, 플라즈마 CVD법이나 스퍼터링법 등으로 형성할 수 있다. 또한, 게이트 절연층(204)은 단층에 한하지 않고 서로 다른 층의 적층이어도 된다. 예를 들면, 게이트 절연층(A)으로서 플라즈마 CVD법에 의해 질화 실리콘층[SiNy(y>0)]을 형성하고, 게이트 절연층(A) 상에 게이트 절연층(B)으로서 산화 실리콘층[SiOx(x>0)]을 적층하여 게이트 절연층(204)으로 해도 된다.
게이트 절연층(204)의 형성은, 스퍼터링법이나 플라즈마 CVD법 등 외에도, μ파(예를 들면, 주파수 2.45GHz)를 이용한 고밀도 플라즈마 CVD법 등의 성막 방법을 적용할 수 있다.
본 실시 형태에서는, 게이트 절연층(204)으로서, 질화 실리콘과 산화 실리콘의 적층을 사용한다. 구체적으로는, 게이트 전극(202) 상에 질화 실리콘을 50nm의 두께로 형성하고, 해당 질화 실리콘 상에 산화 실리콘을 100nm의 두께로 형성한다.
또한, 게이트 절연층(204)은 보호층으로서도 기능한다. Cu를 포함하는 게이트 전극(202)을 질화 실리콘을 포함하는 절연층으로 덮는 구성으로 함으로써, 게이트 전극(202)으로부터의 Cu 확산을 방지할 수 있다.
또한, 게이트 절연층(204)에는, 이후에 형성하는 반도체층에 산화물 반도체를 이용하는 경우에는, 산화물 반도체와 동종의 성분을 포함하는 절연 재료를 이용해도 된다. 게이트 절연층(204)을 서로 다른 층의 적층으로 하는 경우에는, 산화물 반도체에 접하는 층을 산화물 반도체와 동종의 성분을 포함하는 절연 재료로 하면 된다. 이러한 재료는 산화물 반도체와의 성질이 잘 맞아, 이를 게이트 절연층(204)에 이용함으로써, 산화물 반도체와의 계면의 상태를 양호에 유지할 수 있기 때문이다. 여기서, "산화물 반도체와 동종의 성분"이란, 산화물 반도체의 구성 원소에서 선택되는 하나 또는 복수의 원소를 의미한다. 예를 들면, 산화물 반도체가 In-Ga-Zn계의 산화물 반도체 재료에 의해 구성되는 경우, 동종의 성분을 포함하는 절연 재료로는 산화 갈륨 등이 있다.
또한, 게이트 절연층(204)을 적층 구조로 하는 경우에는, 산화물 반도체와 동종의 성분을 포함하는 절연 재료로 이루어지는 막과, 해당 막의 성분 재료와는 다른 재료를 포함하는 막과의 적층 구조로 해도 된다.
또한, 산화물 반도체층에 수소, 수산기 및 수분이 되도록 포함되지 않도록 하기 위해서, 산화물 반도체층의 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 기판(200)을 예비 가열하여, 기판(200)이나 게이트 절연층(204)에 흡착된 수소, 수분 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 클라이오 펌프가 바람직하다. 또한, 상기 예비 가열의 처리는 생략할 수도 있다. 또한 상기 예비 가열은, 게이트 절연층(204)의 성막 전에, 게이트 전극(202), 배선(203) 및 배선(212)까지 형성한 기판(200)에도 마찬가지로 행해도 된다.
반도체층(205)에 사용하는 산화물 반도체로는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 해당 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저로서, 그것들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테슘(Lu) 중 어느 한 종 또는 복수 종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
산화물 반도체층은, 바람직하게는 In을 함유하는 산화물 반도체, 더욱 바람직하게는 In 및 Ga을 함유하는 산화물 반도체다. 산화물 반도체층을 고순도화하기 위해서, 이후 행해지는 탈수화 또는 탈수소화가 유효하다.
여기서, 예를 들면, In-Ga-Zn계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 주성분으로 갖는 산화물이라는 의미이며, In과 Ga과 Zn의 비율은 상관없다. 또한, In과 Ga과 Zn 이외의 금속 원소를 포함해도 된다.
또한, 산화물 반도체층은, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 박막을 사용할 수 있다. 여기서, M은, Sn, Zn, Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0)으로 표기되는 재료를 사용해도 된다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라서 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족한다는 것을 말하며, r은, 예를 들면 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이거나 비단결정이어도 좋다. 후자의 경우, 아몰퍼스이거나 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이거나 비아몰퍼스이어도 좋다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용해서 트랜지스터를 제조했을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수가 있어, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 상에 형성하면 좋다. 또한, Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가 가능하다.
결정성을 갖는 산화물 반도체로는, c축 배향하면서 ab면, 표면 또는 계면의 방향에서 보아 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에서는 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있고, ab면에서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC:C Axis Aligned Crystal이라고도 함)을 포함하는 산화물을 이용해도 된다.
CAAC를 포함하는 산화물이란, 광의로는 비단결정이며, 그 ab면에 수직한 방향에서 보아, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 동시에 c축 방향으로 수직한 방향에서 보아, 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열한 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라서 도체이거나 반도체이거나 절연체가 된다. 또한, 그 조성 등에 따라서 가시광에 대하여 투명하거나 불투명하다.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 인정되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 인정되는 결정을 예를 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대해서 도 16a 내지 도 18을 이용해서 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 16a 내지 도 18은 상방향을 c축 방향이라고 하고, c축 방향과 직교하는 면을 ab면이라고 한다. 또한, 간단히 상반부, 하반부라고 하는 경우에는, ab면을 경계로 했을 경우의 상반부, 하반부를 말한다. 또한, 도 16a 내지 도 16e에서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 16a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하, 4배위의 O)를 갖는 구조를 나타낸다. 여기서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 한다. 도 16a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위하여 평면 구조로 나타내고 있다. 또한, 도 16a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 16a에 도시하는 소그룹은 전하가 0이다.
도 16b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하, 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는 모두 ab면에 존재한다. 도 16b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 16b에 도시하는 구조를 취할 수 있다. 도 16b에 도시하는 소그룹은 전하가 0이다.
도 16c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 나타낸다. 도 16c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 16c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 좋다. 도 16c에 도시하는 소그룹은 전하가 0이다.
도 16d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 16d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 16d에 도시하는 소그룹은 전하가 +1이 된다.
도 16e에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 16e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 16e에 도시하는 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 한다.
여기서, 이들 소그룹끼리 결합하는 규칙에 대해 설명한다. 도 16a에 도시하는 6배위의 In의 상반부의 3개의 O는, 하방향으로 각각 3개의 근접 In을 가지고, 하반부의 3개의 O는, 상방향으로 각각 3개의 근접 In을 갖는다. 도 16(B)에 도시하는 5배위의 Ga의 상반부의 1개의 O는, 하방향으로 1개의 근접 Ga를 가지고, 하반부의 1개의 O는, 상방향으로 1개의 근접 Ga를 갖는다. 도 16c에 도시하는 4배위의 Zn의 상반부의 1개의 O는, 하방향으로 1개의 근접 Zn을 가지고, 하반부의 3개의 O는, 상방향으로 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하방향으로 있는 근접 금속 원자의 수와, 상방향으로 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향으로 있는 4배위의 O의 수와, 다른 금속 원자의 하방향으로 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 상반부의 4배위의 O를 통해서 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에서 4배위의 O를 통해 결합한다. 또한, 그 밖에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합해서 중그룹을 구성한다.
도 17의 (a)에, In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 17의 (b)에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 17의 (c)는, 도 17의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 17의 (a)에서는, 간단하게 하기 위하여, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내며, 예를 들면, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 둥근 원의 3으로 나타내고 있다. 마찬가지로, 도 17의 (a)에서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, 둥근 원의 1로 나타내고 있다. 또한, 마찬가지로, 도 17의 (a)에서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 17의 (a)에서, In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통해서 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통해서 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그 때문에, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 없애는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 16e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 없어지기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 17의 (b)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 그 밖에도, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 18의 (a)에, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 18의 (a)에서, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통해서 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통해서 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
도 18의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 18의 (c)는, 도 18의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은 전하가 0이 된다. 그 때문에, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은, 도 18의 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 서로 다른 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 18의 (b)에 도시한 대그룹이 반복됨으로써 In-Ga-Zn계 산화물의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn계 산화물의 층 구조는, InGaO3(ZnO)n(n은 자연수)으로 하는 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)인 경우에는, 예를 들면, 도 19a에 도시하는 결정 구조를 취할 수 있다. 또한, 도 19a에 도시하는 결정 구조에 있어서, 도 16b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)인 경우에는, 예를 들면, 도 19b에 도시하는 결정 구조를 취할 수 있다. 또한, 도 19b에 도시하는 결정 구조에 있어서, 도 16b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
다음으로, 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 이용해서 반도체층(205)을 성막한다.
반도체층(205)은, 바람직하게는 스퍼터링법에 의해 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 성막한다. 반도체층(205)의 두께는, 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 성막시의 기판 온도가 높을수록 얻어지는 반도체층(205)의 불순물 농도는 낮아진다. 또한, 반도체층(205) 중의 원자 배열이 가지런해지고 고밀도화되어, 다결정 또는 CAAC가 형성되기 쉬워진다. 또한, 산소 가스 분위기에서 성막하는 것으로도, 희가스 등의 여분의 원자가 포함되지 않기 때문에, 다결정 또는 CAAC가 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 좋으며, 그 경우에는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 더욱 바람직하게는 80체적% 이상으로 한다. 또한, 반도체층(205)은 얇을수록 트랜지스터의 단채널 효과가 저감된다. 단, 지나치게 얇게 하면 계면 산란의 영향이 강해져, 전계 효과 이동도의 저하가 일어나는 경우가 있다[도 10b 참조].
반도체층(205)으로서 In-Ga-Zn계 산화물 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4로 나타내지는 In-Ga-Zn계 산화물 타깃을 이용한다. 상술한 원자수비를 갖는 In-Ga-Zn계 산화물 타깃을 이용해서 반도체층(205)을 성막함으로써, 다결정 또는 CAAC가 형성되기 쉬워진다. 또한, In-Ga-Zn계 산화물 반도체는 IGZO라고 부를 수 있다.
또한, In-Sn-Zn계 산화물 반도체는 ITZO라고 부를 수 있다. 또한, 반도체층(205)으로서 In-Sn-Zn계 산화물 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2 또는 20:45:35로 나타내지는 In-Sn-Zn계 산화물 타깃을 이용한다. 상술한 원자수비를 갖는 In-Sn-Zn계 산화물 타깃을 이용해서 반도체층(205)을 성막함으로써, 다결정 또는 CAAC가 형성되기 쉬워진다.
본 실시 형태에서는, 산화물 반도체층으로서 In-Ga-Zn계 산화물 타깃을 이용해서 스퍼터링법에 의해 30nm의 두께로 형성한다. 또한, 산화물 반도체층은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하 또는 희가스와 산소의 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다[도 10b 참조].
또한, 금속 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하다. 상대 밀도가 높은 금속 산화물 타깃을 이용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
산화물 반도체층을 성막할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다. 예를 들면, 스퍼터 가스로서 아르곤을 사용하는 경우에는, 순도 9N, 이슬점 -121℃, 함유 H2O량 0.1ppb 이하, 함유 H2량 0.5ppb 이하가 바람직하고, 산소를 사용하는 경우에는, 순도 8N, 이슬점 -112℃, 함유 H2O량 1ppb 이하, 함유 H2량 1ppb 이하가 바람직하다.
산화물 반도체층의 성막은, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 하여 행한다. 또한, 제1 포토리소그래피 공정에 의해 형성된 배선층에 Al이 사용되고 있는 경우에는, 기판 온도를 380℃ 이하, 바람직하게는 350℃ 이하로 하고, 또한, 제1 포토리소그래피 공정에 의해 형성된 배선층에 Cu가 사용되고 있는 경우에는, 기판 온도를 450℃ 이하로 한다.
기판을 가열하면서 성막함으로써, 성막한 산화물 반도체층에 포함되는 수소, 수분, 수소화물 또는 수산화물 등의 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하여, 상기 타깃을 이용해서 산화물 반도체층을 성막한다.
성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 클라이오 펌프, 이온 펌프, 티탄 승화 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 된다. 클라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로는, 기판과 타깃의 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 전력 0.5kW, 스퍼터 가스로서 산소(산소 유량 비율 100%)를 사용하는 조건이 적용된다. 또한, 펄스 직류 전원을 이용하면, 성막시에 발생하는 분말형 물질(파티클, 먼지라고도 함)을 경감할 수 있어, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 산화물 반도체층 중의 나트륨(Na), 리튬(Li), 칼륨(K) 등의 알칼리 금속의 농도는, Na는 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm-3 이하, Li는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, K은 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하는 것이 바람직하다.
산화물 반도체는 불순물에 대하여 둔감하여, 산화물 반도체 중에는 상당한 금속 불순물이 함유되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 염가의 소다 석회 유리도 사용할 수 있다고 지적되었다(가미야, 노무라, 호소노, "아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상", 고체물리, 2009년 9월호, Vol.44, pp.621-633). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체층에 접하는 절연층이 산화물인 경우, 해당 절연층 중에 확산하여 Na+가 된다. 또한, Na는, 산화물 반도체층 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단시키거나 또는 그 결합 속으로 끼어들어간다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트됨에 따른 노멀리 온(normally on)화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 또한 특성의 변동도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 변동은, 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 현저히 나타난다. 따라서, 산화물 반도체 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 산화물 반도체 중의 알칼리 금속의 농도를 상기의 값으로 할 것이 강하게 요구된다.
다음으로, 제1 가열 처리를 행한다. 상기 제1 가열 처리에 의해 산화물 반도체층 중의 과잉 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하고, 산화물 반도체층 중의 불순물 농도를 저감할 수 있다.
제1 가열 처리는, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하 또는 초건조 에어[CRDS(공동 광자 감쇄 분광법) 방식의 이슬점계를 사용해서 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기] 분위기하에서, 250℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 왜곡점 미만의 온도에서 행한다. 단, 제1 포토리소그래피 공정에 의해 형성된 배선층에 Al이 사용되고 있는 경우에는, 가열 처리의 온도를 380℃ 이하, 바람직하게는 350℃ 이하로 하고, 또한, 제1 포토리소그래피 공정에 의해 형성된 배선층에 Cu가 사용되고 있는 경우에는, 가열 처리의 온도를 450℃ 이하로 한다. 본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하에서 450℃, 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발산하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치다. 고온의 가스에는, 아르곤 등의 희가스 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들면, 제1 가열 처리로서, 고온으로 가열한 불활성 가스 중에 기판을 이동시켜서 넣고, 몇 분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스 중으로부터 꺼내는 GRTA를 행해도 된다.
가열 처리를, 질소 또는 희가스 등의 불활성 가스, 산소, 초건조 에어의 가스 분위기하에서 행하는 경우에는, 이들 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
제1 가열 처리는, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 더 가열 처리를 행하면 바람직하다. 이것은, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행하면, 산화물 반도체층 중의 불순물 농도를 저감할 수 있지만, 동시에 산소 결손도 생겨버리기 때문이며, 이때 생긴 산소 결손을 산화성 분위기에서의 가열 처리에 의해 저감할 수 있다.
이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류[여기서는, 단위 채널 폭(1μm)당의 값]는 100zA/μm[1zA(젭토 암페어)는 1×10-21A] 이하, 바람직하게는 10zA/μm 이하가 된다. 또한, 85℃에서는 100zA/μm(1×10-19A/μm) 이하, 바람직하게는 10zA/μm(1×10-20A/μm) 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(111)를 얻을 수 있다.
또한, 고순도화된 산화물 반도체를 갖는 트랜지스터는, 임계값 전압이나 온 전류 등의 전기적 특성에 온도 의존성이 거의 보이지 않는다. 또한, 광 열화에 의한 트랜지스터 특성의 변동도 적다.
이와 같이, 고순도화되고, 또한, 산소 결손을 저감함으로써 전기적으로 i형(진성)화된 산화물 반도체를 갖는 트랜지스터는, 전기적 특성 변동이 억제되어 있어 전기적으로 안정되다. 따라서 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
다음으로, 반도체층(205) 상에 소스 전극(206a), 드레인 전극(206b) 및 배선(216)이 되는 도전층을 형성한다. 소스 전극(206a), 드레인 전극(206b) 및 배선(216)에 이용하는 도전층은, 게이트 전극(202)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 소스 전극(206a), 드레인 전극(206b) 및 배선(216)에 이용하는 도전층으로서, 도전성의 금속 산화물로 형성해도 된다. 도전성의 금속 산화물로는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO라고 약기함), 산화 인듐 산화 아연합금(In2O3-ZnO) 또는 이것들의 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
본 실시 형태에서는, 도전층으로서 반도체층(205) 상에 두께 5nm의 Ti층을 형성하고, Ti층 상에 두께 250nm의 Cu층을 형성한다. 그 후, 제2 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 도전층을 선택적으로 에칭 제거하고, 소스 전극(206a), 드레인 전극(206b) 및 배선(216)을 형성한다[도 10c 참조].
다음으로, 소스 전극(206a), 드레인 전극(206b) 및 배선(216) 상에 절연층(207)을 형성한다[도 11a 참조]. 절연층(207)은, 게이트 절연층(204) 또는 기초층(201)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 수소나 물 등이 혼입되기 어렵다는 점에서는 스퍼터링법에 의한 형성이 적절하다. 절연층(207)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 제거가 발생하여, 산화물 반도체층이 저저항화(n형화)될 우려가 있다. 따라서, 절연층(207)은, 수소 및 수소를 포함하는 불순물이 포함되지 않는 수단을 사용해서 성막하는 것이 중요하다.
절연층(207)으로는, 대표적으로는 산화 실리콘, 산화질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 갈륨 등의 무기 절연 재료를 사용할 수 있다. 산화 갈륨은 대전되기 어려운 재료이기 때문에, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제할 수 있다. 또한, 반도체층(205)에 산화물 반도체를 사용하는 경우, 절연층(207)으로서, 또는, 절연층(207)과 적층하여 산화물 반도체와 동종의 성분을 포함하는 금속 산화물층을 형성해도 좋다.
본 실시 형태에서는, 절연층(207)으로서 막 두께 200nm의 산화 실리콘을 스퍼터링법을 이용해서 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하이면 좋으며, 본 실시 형태에서는 100℃로 한다. 산화 실리콘층의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하 또는 희가스와 산소의 혼합 분위기하에서 행할 수 있다. 또한, 타깃에는, 산화 실리콘 또는 실리콘을 이용할 수 있다. 예를 들면, 실리콘을 타깃으로 이용하여, 산소를 포함하는 분위기하에서 스퍼터를 행하면 산화 실리콘을 형성할 수 있다.
절연층(207)의 성막시의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(클라이오 펌프 등)를 이용하는 것이 바람직하다. 클라이오 펌프를 이용해서 배기한 성막실에서 성막한 절연층(207)은, 절연층(207) 중에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연층(207)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로는, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 좋다.
절연층(207)을 성막할 때에 사용하는 스퍼터 가스는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
다음으로, 감압 분위기하, 불활성 가스 분위기하, 산소 가스 분위기하 또는 초건조 에어 분위기하에서 제2 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들면 250℃ 이상 550℃ 이하)를 행해도 좋다. 단, 제1 포토리소그래피 공정 또는 제2 포토리소그래피 공정에 의해 형성된 배선층에 Al이 사용되고 있는 경우에는, 가열 처리의 온도를 380℃ 이하, 바람직하게는 350℃ 이하로 하고, 또한, 상기 배선층에 Cu가 사용되고 있는 경우에는, 가열 처리의 온도를 450℃ 이하로 한다. 예를 들면, 질소 분위기하에서 450℃, 1시간의 제2 가열 처리를 행해도 좋다. 제2 가열 처리를 행하면, 산화물 반도체층의 일부(채널 형성 영역)가 절연층(207)과 접한 상태에서 승온되어, 산소를 포함하는 절연층(207)으로부터 산소를 반도체층(205)에 공급할 수 있다. 또한, 상기 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다.
다음으로, 제3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 드레인 전극(206b) 상의 절연층(207)을 선택적으로 제거하여 컨택트 홀(208)을 형성한다. 또한, 단면 K1-K2에서의 배선(216) 상의 절연층(207)을 선택적으로 제거하여 컨택트 홀(220)을 형성한다. 또한, 단면 J1-J2에서의 배선(212) 상에서는, 절연층(207), 반도체층(205) 및 게이트 절연층(204)을 선택적으로 제거하여 컨택트 홀(219)을 형성한다[도 11b 참조]. 또한, 도시하지 않지만, 본 포토리소그래피 공정에서, 영역(223)도 컨택트 홀(219)과 마찬가지로 형성한다.
절연층(207), 반도체층(205) 및 게이트 절연층(204)의 에칭은, 드라이 에칭이나 습식 에칭이어도 좋고, 양쪽 모두를 사용해도 된다. 드라이 에칭에 사용하는 에칭 가스로는, 염소를 포함하는 가스[염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등]를 사용할 수 있다.
드라이 에칭으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 또한, 기초층(201)은 기판(200)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖기 때문에, 상기 에칭시에, 기초층(201)이 최대한 에칭되지 않도록 에칭 조건을 조정하는 것이 바람직하다.
일반적으로, 반도체층의 에칭과 컨택트 홀의 형성은, 서로 다른 포토리소그래피 공정 및 에칭 공정에 의해 별도로 실시되지만, 본 실시 형태에 나타내는 제조 공정에 따르면, 1회의 포토리소그래피 공정과 에칭 공정에 의해 동시에 실시하는 것이 가능해진다. 따라서, 포토마스크의 삭감뿐만 아니라, 포토리소그래피 공정 그 자체를 삭감할 수가 있어, 그 후의 에칭 공정도 삭감할 수 있다. 즉, 적은 포토리소그래피 공정에 의해, 저비용으로 생산성 좋게 액정 표시 장치를 제작할 수 있다.
또한, 본 실시 형태에 나타내는 제조 공정에 따르면, 산화물 반도체층에 포토레지스트가 직접 형성되는 경우가 없다. 또한, 산화물 반도체층의 채널 형성 영역이 절연층(207)으로 보호되어 있기 때문에, 그 후의 포토레지스트의 박리 세정 공정에서도, 산화물 반도체층의 채널 형성 영역에 수분이 부착되는 일이 없으므로, 트랜지스터(111)의 특성 변동이 저감되어 신뢰성이 향상한다.
다음으로, 절연층(207) 상에, 스퍼터링법, 진공 증착법 등을 이용하여, 화소 전극(210), 전극(221) 및 전극(222)이 되는 투광성을 갖는 도전층을 30nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 두께로 형성한다[도 11c 참조].
투광성을 갖는 도전층으로는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 1장 내지 10장의 그래핀 시트(그래파이트의 1층분)로 이루어지는 재료를 이용해도 된다.
본 실시 형태에서는, 투광성을 갖는 도전층으로서 두께 80nm의 ITO층을 형성하고, 제4 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 투광성을 갖는 도전층을 선택적으로 에칭하여 화소 전극(210), 전극(221) 및 전극(222)을 형성한다.
화소 전극(210)은, 컨택트 홀(208)을 통해서 드레인 전극(206b)에 전기적으로 접속된다. 또한, 전극(221)은 컨택트 홀(219)을 통해서 배선(212-i)에 전기적으로 접속된다. 또한, 전극(222)은 컨택트 홀(220)을 통해서 배선(216-j)에 전기적으로 접속된다. 또한, 영역(223)에는 투광성을 갖는 전극을 형성하지 않아도 좋다.
또한, 단자부(103) 및 단자부(104)에 형성되는 컨택트 홀(219) 및 컨택트 홀(220)에 있어서, 배선(212) 및 배선(216)을 노출된 상태 그대로 두지 않고, ITO 등의 산화물 도전성 재료로 덮는 것은 중요하다. 배선(212) 및 배선(216)은 금속층이기 때문에, 배선(212) 및 배선(216)을 노출된 상태 그대로 두면, 노출 표면이 산화되어 FPC 등과의 접촉 저항이 증대된다. 접촉 저항의 증대는, 외부로부터 입력되는 신호의 지연이나 파형의 일그러짐이 생겨, 외부로부터의 신호가 정확하게 전달되지 않아 반도체 장치의 신뢰성이 저하된다. 배선(212) 및 배선(216)의 노출 표면을 ITO 등의 산화물 도전성 재료로 덮음으로써, 접촉 저항의 증대를 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시 형태에 따르면, 종래보다 적은 포토리소그래피 공정에 의해 액정 표시 장치를 제조하는 것이 가능하게 된다. 따라서, 액정 표시 장치를 저비용으로 생산성 좋게 제조할 수 있다.
본 실시 형태에서는, 보텀 게이트 구조의 트랜지스터를 예로서 설명했지만, 톱 게이트 구조의 트랜지스터에 적용하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합할 수 있다.
(제2 실시 형태)
본 실시 형태에서는, 제1 실시 형태와 일부 다른 공정예를 도 12a 내지 도 12c를 사용하여 설명한다. 또한, 제1 실시 형태와 동일한 개소에는 동일한 부호를 사용하고, 동일한 부호의 상세한 설명은 여기에서는 생략한다.
우선, 제1 실시 형태와 마찬가지로, 절연 표면을 갖는 기판(200) 상에 도전층을 형성한 후, 제1 포토리소그래피 공정 및 에칭 공정에 의해 게이트 전극(202)을 형성한다.
기판(200)과 게이트 전극(202)의 사이에는, 기초층이 되는 절연층을 설치해도 좋으며, 본 실시 형태에서는 기초층(201)을 설치한다. 기초층(201)은, 기판(200)으로부터의 불순물 원소(Na 등)의 확산을 방지하는 기능이 있고, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 갈륨, 산화 갈륨 알루미늄에서 선택된 막으로 형성할 수 있다. 또한, 해당 기초층은 단층에 한하지 않고, 상기 복수의 막의 적층이어도 좋다.
본 실시 형태에서는, 후에 성막하는 반도체층의 성막 온도가 200℃ 이상 450℃ 이하, 반도체층의 성막 후의 가열 처리의 온도가 200℃ 이상 450℃ 이하이기 때문에, 게이트 전극(202)의 재료로서, 구리를 하층으로 하고 몰리브덴을 상층으로 하는 적층, 또는 구리를 하층으로 하고 텅스텐을 상층으로 하는 적층을 이용한다.
다음으로, 제1 실시 형태와 마찬가지로, 게이트 전극(202) 상에 게이트 절연층(204)을 CVD법이나 스퍼터법 등을 이용해서 형성한다. 여기까지의 공정을 거친 단면도를 도 12a에 나타낸다.
다음으로, 게이트 절연층(204) 상에 1nm 이상 10nm 이하의 제1 산화물 반도체층을 형성한다. 본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수비])을 이용하여, 기판과 타깃 사이와의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만의, 아르곤만의 또는 아르곤 및 산소 분위기하에서 막 두께 5nm의 제1 산화물 반도체층을 성막한다.
다음으로, 기판을 배치하는 분위기를 질소 또는 건조 공기로 하여 제1 가열 처리를 행한다. 제1 가열 처리의 온도는 200℃ 이상 450℃ 이하로 한다. 또한, 제1 가열 처리의 가열 시간은 1시간 이상 24시간 이하로 한다. 제1 가열 처리에 의해 제1 결정성 산화물 반도체층(148a)을 형성한다[도 12b 참조].
다음으로, 제1 결정성 산화물 반도체층(148a) 상에 10nm보다 두꺼운 제2 산화물 반도체층을 형성한다. 본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수비])을 이용하여, 기판과 타깃 사이와의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 전력 0.5kW, 스퍼터 가스로서 산소만, 아르곤만 또는 아르곤 및 산소의 혼합 가스를 이용하여, 분위기하에서 막 두께 25nm의 제2 산화물 반도체층을 성막한다.
다음으로, 기판을 배치하는 분위기를 질소 또는 건조 공기로 하여 제2 가열 처리를 행한다. 제2 가열 처리의 온도는 200℃ 이상 450℃ 이하로 한다. 또한, 제2 가열 처리의 가열 시간은 1시간 이상 24시간 이하로 한다. 제2 가열 처리에 의해 제2 결정성 산화물 반도체층(148b)을 형성한다[도 12c 참조].
이후의 공정은, 제1 실시 형태에 따라서 소스 전극(206a)이나 드레인 전극(206b)이나 절연층(207) 등을 형성하고, 절연층(207), 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)을 동일한 레지스트 마스크를 이용해서 에칭함으로써 포토리소그래피 공정을 삭감한다.
이렇게 해서, 제1 실시 형태에 따라서 트랜지스터(111)를 얻을 수 있다. 단, 본 실시 형태를 이용한 경우, 이들 트랜지스터의 채널 형성 영역을 포함하는 반도체층은, 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)의 적층이 된다. 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)은 C축 배향을 갖고 있다. 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)은, 단결정 구조도 아니고 비정질 구조도 아닌 구조이며, C축 배향을 갖은 결정(CAAC)을 포함하는 산화물이다. 또한, 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)은, 일부에 결정립계를 갖고 있다.
CAAC를 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에서 육방정의 결정이 형성되도록 하는 것과, 해당 결정을 종으로 하여 결정이 성장되도록 하는 것이 중요하다. 그러기 위해서는, 기판 가열 온도를 100℃ 이상 500℃ 이하, 적합하게는 200℃ 이상 400℃ 이하, 더욱 적합하게는 250℃ 이상 300℃ 이하로 하면 바람직하다. 또한, 이뿐만 아니라, 성막시의 기판 가열 온도보다 높은 온도에서 퇴적된 산화물 반도체막을 열처리함으로써 막 내에 포함되는 미크로 결함이나 적층 계면의 결함을 복구할 수 있다.
제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 갖는 트랜지스터는, 트랜지스터에 광 조사가 행해지거나, 또는 바이어스-열 스트레스(BT) 시험 전후에도 트랜지스터의 임계값 전압의 변화량을 저감할 수 있어, 안정된 전기적 특성을 갖는다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합할 수 있다.
(제3 실시 형태)
제1 실시 형태 및 제2 실시 형태에서 예시한 트랜지스터를 이용한 표시 장치의 일 형태를 도 13a 및 도 13b에 도시한다.
도 13a는, 트랜지스터(4010) 및 액정 소자(4013)를 제1 기판(4001)과 제2 기판(4006) 사이에 시일재(4005)에 의해 밀봉한 패널의 평면도이며, 도 13b는, 도 13a의 M-N에서의 단면도에 상당한다.
제1 기판(4001) 상에 설치된 화소부(4002)를 둘러싸도록 하여 시일재(4005)가 설치되고, 화소부(4002) 상에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해 액정층(4008)과 함께 밀봉되어 있다.
또한, 제1 기판(4001) 상의 시일재(4005)에 의해 둘러싸여 있는 영역보다 외측의 영역에 입력 단자(4020)를 가지며, FPC(Flexible printed circuit)(4018a), FPC(4018b)가 접속되어 있다. FPC(4018a)는, 별도로 다른 기판에 제작된 신호선 구동 회로(4003)와 전기적으로 접속되고, FPC(4018b)는, 별도로 다른 기판에 제작된 주사선 구동 회로(4004)와 전기적으로 접속되어 있다. 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018a) 및 FPC(4018b)를 통해 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)로부터 공급된다.
또한, 별도로 다른 기판에 제작된 구동 회로의 접속 방법은 특별히 한정되는 것이 아니라, COG(Chip On Glass) 방법, 와이어 본딩 방법, TCP(Tape Carrier Package) 방법 또는 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다.
또한, 도시하지 않지만, 신호선 구동 회로(4003) 또는 주사선 구동 회로(4004)는, 본 명세서에서 개시하는 트랜지스터를 이용하여 기판(4001) 상에 형성해도 좋다.
표시 장치에 설치되는 표시 소자로는 액정 소자(액정 표시 소자라고도 함)를 이용할 수 있다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
도 13a 및 도 13b에 도시하는 표시 장치는 전극(4015) 및 배선(4016)을 갖고 있으며, 전극(4015) 및 배선(4016)은 FPC(4018a)가 갖는 단자와 이방성 도전층(4019)을 통해 전기적으로 접속되어 있다.
전극(4015)은, 제1 전극(4030)과 동일한 도전층으로 형성되고, 배선(4016)은, 트랜지스터(4010)의 소스 전극 및 드레인 전극과 동일한 도전층으로 형성되어 있다.
본 실시 형태에서는, 트랜지스터(4010)로서 제1 실시 형태 및 제2 실시 형태에서 나타낸 트랜지스터를 적용할 수 있다. 화소부(4002)에 설치된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있는 것이면 특별히 한정되지 않고 다양한 표시 소자를 이용할 수 있다.
도 13a 및 도 13b는, 표시 소자로서 액정 소자를 사용한 표시 장치의 예를 도시하고 있다. 도 13a 및 도 13b에서, 표시 소자인 액정 소자(4013)는, 제1 전극(4030), 제2 전극(4031) 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 사이에 끼워 지지하도록 배향막으로서 기능하는 절연층(4032, 4033)이 설치되어 있다. 제2 전극(4031)은 제2 기판(4006)측에 설치되고, 제1 전극(4030)과 제2 전극(4031)과는 액정층(4008)을 통해 적층되는 구성으로 되어 있다.
또한, 4035는, 제2 기판(4006) 상에 절연층으로 형성된 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해서 설치되어 있다. 또한, 구형의 스페이서를 이용해도 된다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반 강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라서 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상을 나타내는 액정을 이용해도 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온시켜 가면, 콜레스테릭 상에서 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용해서 액정층에 이용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 설치하지 않아도 되므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수가 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다.
또한, 액정 재료의 고유 저항율은 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항율의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 축적 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여 소정의 기간 동안 전하를 유지할 수 있게 설정된다. 채널 영역이 형성되는 반도체층에 고순도화된 산화물 반도체를 사용한 트랜지스터를 이용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 축적 용량을 형성하면 충분하다.
본 실시 형태에서 이용하는 고순도화된 산화물 반도체층을 사용한 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수가 있어, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비 전력을 억제하는 효과를 발휘한다. 또한, 고순도화된 산화물 반도체층을 사용한 트랜지스터는, 축적 용량을 형성하지 않아도 액정 소자에 인가된 전위의 유지가 가능해진다.
또한, 본 실시 형태에서 이용하는 고순도화된 산화물 반도체층을 사용한 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는, 동일 기판 위에 구동 회로부 또는 화소부로 구별하여 제조할 수도 있기 때문에, 액정 표시 장치의 부품 점수를 삭감할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 여기서, 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로는 몇 가지 들 수 있는데, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super-View) 모드 등을 이용할 수 있다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 별도의 방향으로 분자를 쓰러뜨리도록 연구된 멀티 도메인화 또는 멀티 도메인 설계라 불리는 방법을 이용할 수 있다.
또한, 액정 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원 편광을 이용해도 된다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 이용해도 된다.
또한, 백라이트로서 복수의 발광 다이오드(LED)를 이용하여 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행할 수도 있다. 필드 시퀀셜 구동 방식을 적용함으로써 컬러 필터를 사용하지 않고도 컬러 표시를 행할 수 있다.
또한, 화소부에서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 3색에 한정되지 않는다. 예를 들면, RGBW(W는 백을 나타냄) 또는 RGB에 옐로, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 단, 본 발명은 컬러 표시의 액정 표시 장치에 한정되는 것이 아니라, 모노크롬 표시의 액정 표시 장치에 적용할 수도 있다.
또한, 도 13에서, 제1 기판(4001), 제2 기판(4006)으로는 유리 기판 외에도 가요성을 갖는 기판도 사용할 수 있으며, 예를 들면 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 끼운 구조의 시트를 이용할 수도 있다.
액정 표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜서 표시를 행한다. 따라서, 광이 투과하는 화소부에 설치되는 기판, 절연층, 도전층 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성인 것으로 한다.
표시 소자에 전압을 인가하는 제1 전극 및 제2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는, 취출하는 광의 방향, 전극이 설치되는 장소 및 전극의 패턴 구조에 의해 투광성, 반사성을 선택하면 된다.
제1 전극(4030), 제2 전극(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 1장 내지 10장의 그래핀 시트(그래파이트의 1층분)로 이루어지는 재료를 사용해도 된다.
또한, 제1 전극(4030), 제2 전극(4031) 중 어느 한쪽은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속 또는 그 합금 또는 그 질화물로부터 하나 또는 복수 종을 이용해서 형성할 수 있다.
또한, 제1 전극(4030), 제2 전극(4031)으로서 도전성 고분자(도전성 폴리머 라고도 함)를 포함하는 도전성 조성물을 사용해서 형성할 수 있다. 도전성 고분자로는, 이른바 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리 아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리 티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에 보호 회로를 설치하는 것이 바람직하다. 보호 회로는, 비선형 소자를 이용해서 구성하는 것이 바람직하다.
이상과 같이 제1 실시 형태 및 제2 실시 형태에서 예시한 트랜지스터를 적용함으로써 신뢰성이 높은 액정 표시 장치를 제공할 수 있다. 또한, 제1 실시 형태 및 제2 실시 형태에서 예시한 트랜지스터는 상술한 표시 기능을 갖는 반도체 장치뿐만 아니라, 전원 회로에 탑재되는 파워 디바이스, LSI 등의 반도체 집적 회로, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치 등 다양한 기능을 갖는 반도체 장치에 적용하는 것이 가능하다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합할 수 있다.
(제4 실시 형태)
본 실시 형태에서는, 좌안용의 영상과 우안용의 영상을 고속으로 전환하는 표시 장치를 이용하여, 표시 장치의 영상과 동기하는 전용 안경을 이용해서 동화상 또는 정지 화상인 3D 영상을 시인하는 예를 도 14a 및 도 14b를 이용해서 나타낸다.
도 14a는, 표시 장치(2711)와 전용의 안경 본체(2701)가 케이블(2703)로 접속되어 있는 외관도를 나타낸다. 표시 장치(2711)에는, 본 명세서에서 개시하는 액정 표시 장치를 이용할 수 있다. 전용의 안경 본체(2701)는, 좌안용 패널(2702a)과 우안용 패널(2702b)에 설치되어 있는 셔터가 교대로 개폐함으로써 사용자가 표시 장치(2711)의 화상을 3D로서 인식할 수 있다.
또한, 표시 장치(2711)와 전용의 안경 본체(2701)의 주요한 구성에 관한 블록도를 도 14b에 도시한다.
도 14b에 도시하는 표시 장치(2711)는, 표시 제어 회로(2716), 표시부(2717), 타이밍 발생기(2713), 소스선측 구동 회로(2718), 외부 조작 수단(2722) 및 게이트선측 구동 회로(2719)를 갖는다. 또한, 키보드 등의 외부 조작 수단(2722)에 의한 조작에 따라서 출력하는 신호를 가변한다.
타이밍 발생기(2713)에서는, 스타트 펄스 신호 등을 형성하는 동시에, 좌안용 영상과 좌안용 패널(2702a)의 셔터를 동기시키기 위한 신호, 우안용 영상과 우안용 패널(2702b)의 셔터를 동기시키기 위한 신호 등을 형성한다.
좌안용 영상의 동기 신호(2731a)를 표시 제어 회로(2716)에 입력해서 표시부(2717)에 표시함과 동시에, 좌안용 패널(2702a)의 셔터를 여는 동기 신호(2730a)를 좌안용 패널(2702a)에 입력한다. 또한, 우안용 영상의 동기 신호(2731b)를 표시 제어 회로(2716)에 입력해서 표시부(2717)에 표시함과 동시에, 우안용 패널(2702b)의 셔터를 여는 동기 신호(2730b)를 우안용 패널(2702b)에 입력한다.
또한, 좌안용의 영상과 우안용의 영상을 고속으로 전환하기 위해서, 표시 장치(2711)는 발광 다이오드(LED)를 이용하여 시분할에 의해 컬러 표시하는 계시가법 혼색법(필드 시퀀셜법)으로 하는 것이 바람직하다.
또한, 필드 시퀀셜법을 사용하기 때문에, 타이밍 발생기(2713)는, 발광 다이오드의 백라이트부에도 동기 신호(2730a, 2730b)와 동기하는 신호를 입력하는 것이 바람직하다. 또한, 백라이트부는 R, G 및 B의 LED를 갖는 것으로 한다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(제5 실시 형태)
본 실시 형태에서는, 상기 실시 형태에서 설명한 표시 장치를 구비하는 전자 기기의 예에 대하여 설명한다.
도 15a는, 노트형의 퍼스널 컴퓨터이며, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 상기 실시 형태에서 나타낸 액정 표시 장치를 적용함으로써, 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 15b는, 휴대 정보 단말기(PDA)이며, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 설치되어 있다. 또한, 조작용의 부속품으로서 스타일러스(3022)가 있다. 상기 실시 형태에서 나타낸 액정 표시 장치를 적용함으로써, 신뢰성이 높은 휴대 정보 단말기(PDA)로 할 수 있다.
도 15c는, 전자서적의 일 예를 도시하고 있다. 예를 들면, 전자서적은, 케이스(2702) 및 케이스(2704)의 2개의 케이스로 구성되어 있다. 케이스(2702) 및 케이스(2704)는, 축부(2712)에 의해 일체로 되어 있고, 해당 축부(2712)를 축으로 해서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
케이스(2702)에는 표시부(2705)가 내장되고, 케이스(2704)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 이어지는 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부[도 15c에서는 표시부(2705)]에 문장을 표시하고, 좌측의 표시부[도 15c에서는 표시부(2707)]에 화상을 표시할 수 있다. 상기 실시 형태에서 나타낸 액정 표시 장치를 적용함으로써, 신뢰성이 높은 전자서적으로 할 수 있다.
또한, 도 15c에서는, 케이스(2702)에 조작부 등을 구비한 예를 도시하고 있다. 예를 들면, 케이스(2702)에서, 전원단자(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다. 또한, 전자서적은, 전자사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자서적은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 15d는 휴대 전화이며, 케이스(2800) 및 케이스(2801)의 두개의 케이스로 구성되어 있다. 케이스(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 케이스(2800)에는, 휴대형 정보 단말기의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 케이스(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 15d에는 영상 표시되고 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은, 사용 형태에 따라서 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 상에 카메라용 렌즈(2807)를 구비하고 있기 때문에 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 케이스(2800)와 케이스(2801)는 슬라이드되어, 도 15d와 같이 전개하고 있는 상태에서 겹쳐진 상태로 할 수가 있어, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능하여, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능 외에도 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다. 상기 실시 형태에서 나타낸 액정 표시 장치를 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
도 15e는 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다. 상기 실시 형태에서 나타낸 액정 표시 장치를 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 15f는, 텔레비전 장치의 일 예를 도시하고 있다. 텔레비전 장치는, 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다. 상기 실시 형태에서 나타낸 액정 표시 장치를 적용함으로써, 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치의 조작은, 케이스(9601)가 구비하는 조작 스위치나 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에 해당 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에서 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시할 수 있다.
100 : 반도체 장치 101 : 기판
102 : 화소 영역 103 : 단자부
104 : 단자부 105 : 단자
106 : 단자 107 : 단자
110 : 화소 111 : 트랜지스터
112 : 액정 소자 113 : 용량 소자
114 : 전극 115 : 기생 트랜지스터
116 : 기생 트랜지스터 120 : 화소
130 : 화소 140 : 화소
150 : 화소 200 : 기판
201 : 기초층 202 : 게이트 전극
203 : 배선 204 : 게이트 절연층
205 : 반도체층 207 : 절연층
208 : 콘택트 홀 209 : 개구부
210 : 화소 전극 212 : 배선
213 : 연신부 216 : 배선
219 : 콘택트 홀 220 : 콘택트 홀
221 : 전극 222 : 전극
223 : 영역 231 : 단부
232 : 단부 240 : 배선
241 : 연신부 242 : 연신부
250 : 배선 400 : 기판 온도
2701 : 안경 본체 2702 : 케이스
2703 : 케이블 2704 : 케이스
2705 : 표시부 2707 : 표시부
2711 : 표시 장치 2712 : 축부
2713 : 타이밍 발생기 2716 : 표시 제어 회로
2717 : 표시부 2718 : 소스선측 구동 회로
2719 : 게이트선측 구동 회로 2721 : 전원 단자
2722 : 외부 조작 수단 2723 : 조작 키
2725 : 스피커 2800 : 케이스
2801 : 케이스 2802 : 표시 패널
2803 : 스피커 2804 : 마이크로폰
2805 : 조작 키 2806 : 포인팅 디바이스
2807 : 카메라용 렌즈 2808 : 외부 접속 단자
2810 : 태양 전지 셀 2811 : 외부 메모리 슬롯
3001 : 본체 3002 : 케이스
3003 : 표시부 3004 : 키보드
3021 : 본체 3022 : 스타일러스
3023 : 표시부 3024 : 조작 버튼
3025 : 외부 인터페이스 3051 : 본체
3053 : 접안부 3054 : 조작 스위치
3055 : 표시부(B) 3056 : 배터리
3057 : 표시부(A) 4001 : 기판
4002 : 화소부 4003 : 신호선 구동 회로
4004 : 주사선 구동 회로 4005 : 시일재
4006 : 기판 4008 : 액정층
4010 : 트랜지스터 4013 : 액정 소자
4015 : 전극 4016 : 배선
4019 : 이방성 도전층 4020 : 입력 단자
4030 : 전극 4031 : 전극
4032 : 절연층 9601 : 케이스
9603 : 표시부 9605 : 스탠드
148a : 결정성 산화물 반도체층 148b : 결정성 산화물 반도체층
206a : 소스 전극 206b : 드레인 전극
2702a : 좌안용 패널 2702b : 우안용 패널
2730a : 동기 신호 2730b : 동기 신호
2731a : 동기 신호 2731b : 동기 신호
4018a : FPC 4018b : FPC

Claims (8)

  1. 표시 장치로서,
    기판 위의 반도체층과;
    상기 기판 위의 제1 도전성 재료를 포함하는 게이트 배선과;
    상기 기판 위의 제2 도전성 재료를 포함하는 소스 배선으로서, 상기 소스 배선은 상기 게이트 배선과 교차하는, 상기 소스 배선과;
    상기 기판 위의 상기 제2 도전성 재료를 포함하는 도전층과;
    상기 기판 위의 용량 배선으로서, 상기 용량 배선은 상기 게이트 배선과 평행으로 연장되는 제1 부분을 갖고, 상기 소스 배선과 평행으로 각각 연장되는 제2 부분 및 제3 부분을 갖고, 상기 제2 부분 및 상기 제3 부분보다 상기 게이트 배선에 가까이 위치하는 제4 부분을 갖는, 상기 용량 배선과;
    상기 도전층을 통해 상기 반도체층에 전기적으로 접속되는 화소 전극으로서, 상기 화소 전극은 상기 게이트 배선과 평행으로 연장되는 제1 단부, 상기 용량 배선의 상기 제2 부분과 중첩되는 제2 단부, 및 상기 용량 배선의 상기 제3 부분과 중첩되는 제3 단부를 갖는, 상기 화소 전극
    을 포함하고,
    상기 제4 부분은 상기 도전층과 중첩되고 상기 제1 부분으로부터 연장되고,
    상기 도전층 및 상기 화소 전극은 상기 제4 부분과 중첩되는 영역에서 서로 접속되고,
    상기 용량 배선의 상기 제2 부분 및 상기 제3 부분 각각의 길이는 상기 소스 배선과 평행한 방향에서 상기 화소 전극의 변 길이(side length)보다 긴, 표시 장치.
  2. 표시 장치로서,
    기판 위의 반도체층을 포함하는 박막 트랜지스터와;
    상기 기판 위의 제1 도전성 재료를 포함하는 게이트 배선과;
    상기 기판 위의 제2 도전성 재료를 포함하는 소스 배선으로서, 상기 소스 배선은 상기 게이트 배선과 교차하는, 상기 소스 배선과;
    상기 기판 위의 상기 제2 도전성 재료를 포함하는 도전층과;
    상기 박막 트랜지스터 위의 층간 절연막과;
    상기 기판 위의 용량 배선으로서, 상기 용량 배선은 상기 게이트 배선과 평행으로 연장되는 제1 부분을 갖고, 상기 소스 배선과 평행으로 각각 연장되는 제2 부분 및 제3 부분을 갖고, 상기 제2 부분 및 상기 제3 부분보다 상기 게이트 배선에 가까이 위치하는 제4 부분을 갖는, 상기 용량 배선과;
    상기 도전층을 통해 상기 박막 트랜지스터에 전기적으로 접속되는 화소 전극으로서, 상기 화소 전극은 상기 게이트 배선과 평행으로 연장되는 제1 단부, 상기 용량 배선의 상기 제2 부분과 중첩되는 제2 단부, 및 상기 용량 배선의 상기 제3 부분과 중첩되는 제3 단부를 갖는, 상기 화소 전극
    을 포함하고,
    상기 제4 부분은 상기 도전층과 중첩되고 상기 제1 부분으로부터 연장되고,
    상기 도전층 및 상기 화소 전극은 상기 제4 부분과 중첩되는 영역에서 서로 접속되고,
    상기 용량 배선의 상기 제2 부분 및 상기 제3 부분 각각의 길이는 상기 소스 배선과 평행한 방향에서 상기 화소 전극의 변 길이보다 긴, 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 용량 배선은 상기 제1 도전성 재료를 포함하는, 표시 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 용량 배선의 상기 제1 부분은 상기 소스 배선과 교차하는, 표시 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 화소 전극의 상기 제1 단부는 상기 용량 배선의 상기 제1 부분과 중첩되는, 표시 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 표시 장치는 반사형 액정 표시 장치인, 표시 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 표시 장치는 투과형 액정 표시 장치인, 표시 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 표시 장치는 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 마운티드 디스플레이(head mounted display), 휴대 컴퓨터, 휴대 전화 및 전자 노트북으로 구성되는 그룹으로부터 선택되는 전자 기기에 적용되는, 표시 장치.
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