KR20210059132A - 표시 장치 - Google Patents

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조재설
허종무
문성재
양희원
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하는 반도체층, 상기 반도체층과 게이트 절연막을 사이에 두고 절연되어 위치하는 게이트층, 상기 반도체층과 상기 게이트층에 위치하는 절연막, 상기 절연막에 위치하는 금속층을 포함하고, 상기 반도체층과 상기 게이트층은 상기 금속층을 통해 연결되고, 상기 반도체층은 상기 게이트층과 기판에 수직한 방향으로 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것으로서, 보다 구체적으로 단차에 의한 불량을 방지하기 위한 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 발광층, 애노드, 및 캐소드를 구비한 발광 소자와, 발광 소자를 구동하는 구동 소자(예를 들면, 트랜지스터, 캐패시터 등)를 구비한다. 구체적으로, 발광 표시 장치는 애노드와 캐소드로부터 각각 주입된 정공(hole)과 전자(electron)가 발광층에서 재결합하여 여기자(excition)를 형성하고, 형성된 여기자의 에너지 방출에 의해 특정 파장의 광이 발생되는 현상을 이용한 표시 패널이다.
표시 장치의 고해상도를 구현하기 위하여 표시 장치 내에 많은 수의 발광 소자가 위치하게 되고, 발광 소자 및 구동 소자의 배선 간격이 좁아진다.
실시예들은 배선들 간의 단차에 의한 불량을 방지하기 위한 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하는 반도체층, 상기 반도체층과 게이트 절연막을 사이에 두고 절연되어 위치하는 게이트층, 상기 반도체층과 상기 게이트층에 위치하는 절연막, 상기 절연막에 위치하는 금속층을 포함하고, 상기 반도체층과 상기 게이트층은 상기 금속층을 통해 연결되고, 상기 반도체층은 상기 게이트층과 상기 기판에 수직한 방향으로 중첩한다.
상기 절연막은 상기 게이트층과 중첩하는 제1 개구 및 상기 반도체층과 중첩하는 제2 개구를 포함하고, 상기 제1 개구에서 상기 금속층과 상기 게이트층이 접하고, 상기 제2 개구에서 상기 금속층과 상기 반도체층이 접할 수 있다.
상기 게이트층은 게이트 전극일 수 있다.
상기 표시 장치는 데이터선을 더 포함하고, 상기 금속층은 상기 표시 장치의 데이터선과 동일 층에 위치할 수 있다.
상기 게이트층의 전체 면적이 상기 반도체층과 중첩할 수 있다.
상기 게이트층의 일부 면적이 상기 반도체층과 중첩할 수 있다.
상기 게이트층과 상기 게이트 절연막은 동일 공정으로 식각되어 형성될 수 있다.
상기 반도체층과 상기 기판 사이에 위치하는 배리어층을 더 포함할 수 있다.
상기 배리어층은 상기 게이트층과 상기 반도체층 사이에서 그루브를 포함하지 않을 수 있다.
상기 반도체층과 상기 게이트층이 상기 기판에 수직한 방향으로 중첩하는 영역의 폭은 2 ㎛ 이상일 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하는 광차단층, 상기 광차단층과 게이트 절연막을 사이에 두고 절연되어 위치하는 게이트층, 상기 광차단층과 상기 게이트층에 위치하는 절연막, 상기 절연막에 위치하는 금속층을 포함하고, 상기 광차단층과 상기 게이트층은 상기 금속층을 통해 연결되고, 상기 광차단층은 상기 게이트층과 상기 기판에 수직한 방향으로 중첩한다.
상기 절연막은 상기 게이트층과 중첩하는 제1 개구 및 상기 광차단층과 중첩하는 제2 개구를 포함하고, 상기 제1 개구에서 상기 금속층과 상기 게이트층이 접하고, 상기 제2 개구에서 상기 금속층과 상기 광차단층이 접할 수 있다.
상기 게이트층은 게이트 전극일 수 있다.
상기 표시 장치는 데이터선을 더 포함하고, 상기 금속층은 상기 표시 장치의 데이터선과 동일 층에 위치할 수 있다.
상기 게이트층의 전체 면적이 상기 광차단층과 중첩할 수 있다.
상기 게이트층의 일부 면적이 상기 광차단층과 중첩할 수 있다.
상기 게이트층과 상기 게이트 절연막은 동일 공정으로 식각되어 형성될 수 있다.
상기 광차단층과 상기 게이트층 사이에 위치하는 배리어층을 더 포함할 수 있다.
상기 배리어층은 상기 광차단층과 상기 게이트층 사이에서 그루브를 포함하지 않을 수 있다.
상기 광차단층과 상기 게이트층이 상기 기판에 수직한 방향으로 중첩하는 영역의 폭은 2 ㎛ 이상일 수 있다.
실시예들에 따르면, 배선들 간의 단차에 의한 불량을 방지한 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일 단면을 간략하게 도시한 것이다.
도 2는 다른 일 실시예에 따른 표시 장치에서 도 1과 동일한 단면을 도시한 것이다.
도 3은 도 2와 같은 구조를 갖는 표시 장치에서 식각액에 의한 침식 불량이 나타난 이미지이다.
도 4는 다른 일 실시예에 따른 표시 장치의 단면을 도시한 것이다.
도 5는 다른 일 실시예에 따른 표시 장치에서 도 4와 동일한 단면을 도시한 것이다.
도 6은 다른 일 실시예에 따른 표시 장치에서 도 1과 동일한 단면을 도시한 것이다.
도 7은 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이다.
도 8은 도 7의 C로 표시된 영역을 확대하여 도시한 것이다.
도 9는 도 7의 D로 표시된 영역을 확대하여 도시한 것이다.
도 10은 도 7 및 도 8에서 X-X'선을 따라 잘라 도시한 단면도이다.
도 11은 도 7 및 도 9에서 XI-XI'선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서, 도면을 참고로 하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일 단면을 간략하게 도시한 것이다. 도 1은 표시 장치의 일부 영역의 단면을 도시한 것으로, 발명의 설명을 위하여 핵심 구성만 간략하게 도시하였다.
도 1을 참고로 하면, 본 실시예에 따른 표시 장치는 반도체층(ACT)과 게이트 전극(GAT)이 데이터층(SD)으로 연결되는 구성에서, 반도체층(ACT)이 게이트 전극(GAT)과 기판(SUB)에 수직한 방향으로 중첩하여 위치한다. 이러한 구성을 통해 반도체층(ACT)과 게이트 전극(GAT) 사이의 단차 발생 및 이로 인한 침식 불량을 방지할 수 있으며, 구체적인 구성 및 효과는 이후 상세하게 설명한다.
도 1에서은 게이트 전극(GAT)이라는 명칭을 사용하였으나, 게이트 전극(GAT)은 게이트선과 동일 층에 위치하는 층을 모두 포함하는 것이다. 즉 게이트 전극(GAT)은 게이트선과 동일 층에 위치하는 층(게이트층)을 포함한다.
도 1을 참고로 하면 기판(SUB) 위에 배리어층(BL)이 위치한다. 배리어층(BL) 위에 반도체층(ACT)이 위치한다. 반도체층(ACT)의 일부 영역에 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 게이트 전극(GAT)이 위치한다. 즉, 게이트 전극(GAT)과 반도체층(ACT)은 게이트 절연막(GI)을 사이에 두고 서로 중첩하여 위치한다. 게이트 전극(GAT)과 게이트 절연막(GI)은 동일 공정에서 식각될 수 있으며, 게이트 절연막(GI)은 게이트 전극(GAT)과 중첩하는 영역 및 중첩 영역과 인접한 일부 영역에 위치할 수 있다.
본 실시예에서 게이트 절연막(GI)의 기판(SUB)과 평행한 방향으로의 면적은 게이트 전극(GAT)의 기판(SUB)과 평행한 방향으로의 면적보다 넓을 수 있다. 마찬가지로, 반도체층(ACT)의 기판(SUB)과 평행한 방향으로의 면적은 게이트 절연막(GI)의 기판(SUB)과 평행한 방향으로의 면적보다 넓을 수 있다.
이렇게 평면상 면적이 게이트 전극(GAT) < 게이트 절연막 (GI) < 반도체층(ACT) 순으로 넓어짐에 따라 표시 장치에서 불필요한 굴곡이 형성되는 것을 방지할 수 있다. 따라서 굴곡에 따른 단차가 발생하는 것을 방지할 수 있다.
게이트 전극(GAT) 및 반도체층(ACT) 상에 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 게이트 전극(GAT)의 일부와 중첩하는 제1 개구(OP1) 및 반도체층(ACT)와 중첩하는 제2 개구(OP2)를 포함한다.
층간 절연막(ILD) 위에 데이터층(SD)이 위치한다. 데이터층(SD)은 표시 장치의 데이터선, 소스 전극 및 드레인 전극과 동일 층에 위치하는 층이다. 데이터층(SD)은 데이터선 등과 동일 층에 위치하기 때문에 데이터층(SD)이라고 지칭하였으나, 데이터층(SD)은 데이터선 등과는 이격된 구성일 수 있으며, 별도의 데이터신호가 전달되지 않고 연결 부재로서의 기능을 수행할 수 있다.
데이터층(SD)은 제1 개구(OP1)에서 게이트 전극(GAT)과 접하고, 제2 개구(OP2)에서 반도체층(ACT)과 접한다.
즉 본 실시예에 따른 표시 장치는 데이터층(SD)을 통해 게이트 전극(GAT)과 반도체층(ACT)이 서로 연결된다.
이 때, 반도체층(ACT)은 게이트 전극(GAT)과 기판(SUB)에 수직한 방향으로 중첩한다. 즉, 반도체층(ACT)이 게이트 전극(GAT)과 중첩하여 위치하기 때문에, 고해상도 패널에서 반도체층(ACT)과 게이트 전극(GAT) 사이의 거리가 좁아 단차가 발생하고 침식 불량이 일어나던 문제를 해소할 수 있다.
이때 반도체층(ACT)과 게이트 전극(GAT)이 기판(SUB)에 수직한 방향으로 중첩하는 영역의 폭은 2 ㎛ 이상일 수 있다.
도 2는 다른 일 실시예에 따른 표시 장치에서 도 1과 동일한 단면을 도시한 것이다. 도 2의 실시예에 따른 표시 장치는 반도체층(ACT)이 게이트 전극(GAT)와 중첩하지 않는다는 것을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 2를 참고하면, 본 실시예에 따른 표시 장치는 게이트 전극(GAT)와 반도체층(ACT)사이의 거리가 가깝다. 게이트 전극(GAT)과 게이트 절연막(GI)을 형성하는 식각 공정에서, 도 2에 A로 도시된 바와 같이 배리어층(BL)의 일부 영역이 식각될 수 있다.
이러한 식각에 의해 게이트 전극(GAT)과 반도체층(ACT) 사이의 좁은 지역에서 단차가 발생하게 되고, 이러한 단차 발생 부분에서 이후 적층되는 층들이 제대로 적층되지 못할 수 있다. 또한 후속 식각 과정에서, 식각액이 단차부로 침투하여 침식 불량을 유발할 수 있다. 도 2에서 식각액이 침투하여 침식 불량이 일어날 수 있는 영역을 화살표로 도시하였다.
도 3은 도 2와 같은 구조를 갖는 표시 장치에서 식각액에 의한 침식 불량이 나타난 이미지이다. 도 3에서 동그라미로 표시된 부분을 참고하면, 식각액의 침투에 의해 침식 불량이 유발되었음을 확인할 수 있다.
그러나 본 발명의 일 실시예에 따른 표시 장치는 데이터층(SD)으로 반도체층(ACT)과 게이트 전극(GAT)이 서로 연결되는 구조에서, 반도체층(ACT)이 게이트 전극(GAT)과 기판(SUB)에 수직한 방향으로 중첩하도록 하였다.
따라서 반도체층(ACT)과 게이트 전극(GAT)이 위치가 가까워지더라도 그 사이에서 단차 발생을 방지할 수 있으며, 단차 발생에 의한 침식 불량을 예방할 수 있다. 단차 발생에 대한 우려 없이 반도체층(ACT)과 게이트 전극(GAT)을 가까이 위치시킬 수 있는바 표시 패널의 집적도를 높이고 표시 장치의 해상도를 높일 수 있다.
도 4는 다른 일 실시예에 따른 표시 장치의 단면을 도시한 것이다. 도 4를 참고로 하면 본 실시예에 따른 표시 장치는 광차단층(BML)을 더 포함하며, 광차단층(BML)과 게이트 전극(GAT)이 데이터층(SD)을 통해 연결되어 있다.
즉 도 4를 참고로 하면 기판(SUB) 위에 광차단층(BML)이 위치한다. 광차단층(BML)과 기판(SUB) 위에 배리어층(BL)이 위치한다.
배리어층(BL)은 광차단층(BML)과 일부 중첩하는 제2 개구(OP2)를 포함한다.
배리어층(BL) 상에 게이트 절연막(GI)이 위치하고 게이트 절연막(GI) 상에 게이트 전극(GAT)이 위치한다.
즉, 게이트 전극(GAT)과 반도체층(ACT)은 게이트 절연막(GI)을 사이에 두고 서로 중첩하여 위치한다. 게이트 전극(GAT)과 게이트 절연막(GI)은 동일 공정에서 식각될 수 있으며, 게이트 절연막(GI)은 게이트 전극(GAT)과 중첩하는 영역 및 중첩 영역과 인접한 일부 영역에 위치할 수 있다.
게이트 전극(GAT)과 배리어층(BL) 상에 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 게이트 전극(GAT)과 중첩하는 제1 개구(OP1)를 포함한다. 또한 층간 절연막(ILD)은 광차단층(BML)과 중첩하는 제2 개구(OP2)를 포함한다.
배리어층(BL) 및 층간 절연막(ILD)의 제2 개구(OP2)는 동일 공정으로 형성될 수 있다. 즉 배리어층(BL) 위에 층간 절연막(ILD)을 형성한 후, 한번에 제2 개구(OP2)를 형성할 수 있다.
층간 절연막(ILD) 위에 데이터층(SD)이 위치한다. 데이터층(SD)은 표시 장치의 소스 전극 및 드레인 전극과 동일 층에 위치하는 층이다.
데이터층(SD)은 제1 개구(OP1)에서 게이트 전극(GAT)과 접하고, 제2 개구(OP2)에서 광차단층(BML)과 접한다.
즉 본 실시예에 따른 표시 장치는 데이터층(SD)을 통해 게이트 전극(GAT)과 광차단층(BML)이 서로 연결된다.
이 때, 광차단층(BML)은 게이트 전극(GAT)과 기판(SUB)에 수직한 방향으로 중첩한다. 즉, 광차단층(BML)이 게이트 전극(GAT)과 중첩하여 위치하기 때문에, 고해상도 패널에서 광차단층(BML)과 게이트 전극(GAT) 사이의 거리가 좁아 단차가 발생하고 침식 불량이 일어나던 문제를 해소할 수 있다.
이때 광차단층(BML)이 게이트 전극(GAT)과 기판(SUB)에 수직한 방향으로 중첩하는 영역의 폭은 2 ㎛ 이상일 수 있다.
본 실시예에서 게이트 절연막(GI)의 기판(SUB)과 평행한 방향으로의 면적은 게이트 전극(GAT)의 기판(SUB)과 평행한 방향으로의 면적보다 넓을 수 있다. 마찬가지로, 광차단층(BML)의 기판(SUB)과 평행한 방향으로의 면적은 게이트 절연막(GI)의 기판(SUB)과 평행한 방향으로의 면적보다 넓을 수 있다.
이렇게 평면상 면적이 게이트 전극(GAT) < 게이트 절연막 (GI) < 광차단층(BML)순으로 넓어짐에 따라 표시 장치에서 불필요한 굴곡이 형성되는 것을 방지할 수 있다. 따라서 굴곡에 따른 단차가 발생하는 것을 방지할 수 있다.
도 5는 다른 일 실시예에 따른 표시 장치에서 도 4와 동일한 단면을 도시한 것이다. 도 5의 실시예에 따른 표시 장치는 광차단층(BML)이 게이트 전극(GAT)와 중첩하지 않는다는 것을 제외하고는 도 4의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 5를 참고하면, 본 실시예에 따른 표시 장치는 게이트 전극(GAT)과 광차단층(BML) 사이의 거리가 가깝다. 게이트 전극(GAT)와 게이트 절연막(GI)을 형성하는 식각 공정에서, 도 5에 B로 도시된 바와 같이 배리어층(BL)의 일부가 식각될 수 있다.
이러한 식각에 의해 게이트 전극(GAT)과 광차단층(BML) 사이의 좁은 지역에서 단차가 발생하게 되고, 이러한 단차 발생 부분에서 이후 적층되는 층들이 제대로 적층되지 못할 수 있다. 또한 후속 식각 과정에서, 식각액이 단차부로 침투하여 침식 불량을 유발할 수 있다. 도 5에서 식각액이 침투하여 침식 불량이 일어날 수 있는 영역을 화살표로 도시하였다.
그러나 도 4에 도시된 바와 같이 본 발명의 일 실시예에 따른 표시 장치는 데이터층(SD)으로 광차단층(BML)과 게이트 전극(GAT)이 서로 연결되는 구조에서, 광차단층(BML)이 게이트 전극(GAT)과 기판(SUB)에 수직한 방향으로 중첩하도록 하였다.
따라서 광차단층(BML)과 게이트 전극(GAT)의 위치가 가까워지더라도 그 사이에서 단차 발생을 방지할 수 있으며, 단차에 의한 침식 불량을 예방할 수 있다. 이에 광차단층(BML)과 게이트 전극(GAT)을 가까이 위치시킬 수 있는바 표시 패널의 집적도를 높이고 표시 장치의 해상도를 높일 수 있다.
도 6은 다른 일 실시예에 따른 표시 장치에서 도 1과 동일한 단면을 도시한 것이다. 도 6을 참고로 하면 본 실시예예 따른 표시 장치는 반도체층(ACT)과 게이트 전극(GAT)이 일부 중첩한다는 것을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
즉, 도 1의 실시예에 따른 표시 장치는 게이트 전극(GAT) 전체가 반도체층(ACT)과 중첩한다. 그러나 도 6의 실시예에 따른 표시 장치는 게이트 전극(GAT)의 일부가 반도체층(ACT)과 중첩한다. 이 경우에도 게이트 전극(GAT)와 반도체층(ACT) 사이의 단차 발생을 예방할 수 있는바, 도 1과 동일한 효과를 가질 수 있다.
즉 게이트 전극(GAT)과 반도체층(ACT) 사이에 발생할 수 있는 단차를 반도체층(ACT)이 확장되어 게이트 전극(GAT)과 일부 중첩하면서 방지할 수 있다.
이때 반도체층(ACT)이 게이트 전극(GAT)과 기판(SUB)에 수직한 방향으로 중첩하는 영역의 폭은 2 ㎛ 이상일 수 있다. 이는 단차 발생을 방지하고 식각액의 침투를 예방하기 위한 최소 중첩 면적이다.
앞서 설명한 실시예는 표시 장치의 다양한 영역에서 반도체층(ACT)과 게이트 전극(GAT)이 데이터층(SD)으로 연결되는 부분, 또는 광차단층(BML)과 게이트 전극(GAT)이 데이터층(SD)을 통해 연결되는 분이라면 제한 없이 적용 가능하다. 즉 상기 구조는 표시 장치의 표시 영역 내에 화소에 국한되는 것은 아니며, 비표시 영역 및 패드부 등에서도 적용 가능하다.
즉, 표시 장치 중 반도체층(ACT)과 게이트 전극(GAT)이 데이터층(SD)으로 연결되는 구조에서 반도체층(ACT)이 게이트 전극(GAT)과 중첩하여 위치하거나, 또는 광차단층(BML)과 게이트 전극(GAT)이 데이터층(SD)을 통해 연결되는 구조에서 광차단층(BML)이 게이트 전극(GAT)과 중첩하여 위치한다면 본 발명에 포함된다.
다만 이하에서는 구체적인 도면을 예시로 하여 본 발명을 설명하지만, 이는 일 예시일 뿐으로 하기 구조에 의해 본 발명이 제한되는 것은 아니다.
도 7은 한 실시예에 따른 표시 장치의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 8은 도 7의 C로 표시된 영역을 확대하여 도시하였고, 도 9는 도 7의 D로 표시된 영역을 확대하여 도시하였다.
도 10은 도 7 및 도 8에서 X-X'선을 따라 잘라 도시한 단면도이고, 도 11은 도 7 및 도 9에서 XI-XI'선을 따라 잘라 도시한 단면도이다.
도 7 내지 도 11을 참고로 하면 한 실시예에 따른 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(110) 위에는 절연층인 배리어층(미도시)이 위치할 수 있고, 그 위에 제1 도전층으로서 하부 패턴(111)이 위치한다. 하부 패턴은 도전성이며, 다양한 도전성 금속 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다.
도 7 내지 도 11을 참고로 하면 하부 패턴(111)과 동일한 층에 하부 배선(112)이 위치한다. 하부 배선(112)은 제1 스캔선(151)과 기판에 수직한 방향으로 중첩하여 위치하며, 제1 방향(DR1)을 따라 진행할 수 있다.
하부 배선(112)은 제2 방향(DR2)으로 돌출된 확장부(112a)를 포함할 수 있다. 확장부(112a)는 이후 제1 스캔선(151)과의 연결이 이루어지는 부분이다. 즉 도 7, 도 8 및 도 10의 확장부(112a)는 도 4의 실시예에서 게이트 전극(GAT)과 중첩하는 광차단층(BML)에 대응하는 부분이다. 구체적인 연결 구조에 대하여는 별도로 상세하게 설명한다.
하부 패턴(111) 및 하부 배선(112) 위에는 절연층인 버퍼층(120)이 위치한다. 즉, 하부 패턴(111) 및 하부 배선(112)은 기판(110)과 버퍼층(120) 사이에 위치할 수 있다.
버퍼층(120) 위에는 복수의 액티브 패턴들(130a, 130b, 130c)을 포함하는 액티브층이 위치한다. 즉, 하부 패턴은 기판(110)과 액티브층 사이에 위치할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 위치하는 액티브 패턴들(130a, 130b, 130c)은 복수의 트랜지스터들(T1, T2, T3) 각각의 채널을 형성하는 채널 영역(134a, 134b, 134c) 및 이에 연결된 도전 영역을 포함할 수 있다. 액티브 패턴들(130a, 130b, 130c)의 도전 영역은 각 트랜지스터(T1, T2, T3)의 소스 영역(133a, 133b, 133c) 및 드레인 영역(135a, 135b, 135c)을 포함한다. 각 화소(PX1, PX2, PX3)에서 제1 액티브 패턴(130a)과 제3 액티브 패턴(130c)은 서로 연결되어 있을 수 있다.
액티브층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
도 7, 도 9 및 도 11을 동시에 참고하면, 제2 화소(PX2)에 위치하는 액티브 패턴(130b)은 제2 방향(DR2)으로 연장된 돌출부(131b)를 포함한다. 이러한 돌출부(131b)는 앞선 도면에서 게이트 전극(GAT)과 중첩하는 반도체층(ACT)에 대응하는 도면이다.
액티브층 위에는 제1 절연층인 절연 패턴(144)이 위치한다.
절연 패턴(144) 위에는 제2 도전층이 위치할 수 있다. 제2 도전층은 제1 게이트 전극(154a)을 포함하는 구동 게이트 전극(155), 제2 게이트 전극(154b) 및 제3 게이트 전극(154c), 게이트 패턴(154d)을 포함할 수 있다.
구동 게이트 전극(155)은 위로 돌출되어 대략 제2방향(DR2)으로 연장된 연장부(155a) 및 아래로 돌출되어 대체로 제2방향(DR2)으로 연장된 제1 게이트 전극(154a)을 포함할 수 있다. 제3 화소(PX3)에 위치하는 구동 게이트 전극(155)은 다른 화소(PX1, PX2)에 위치하는 구동 게이트 전극(155)보다 차지하는 면적이 작을 수 있다.
도 7 및 도 9를 동시에 참고하면 구동 게이트 전극(155)의 연장부(155a)는 액티브 패턴(130b)의 돌출부(131b)와 중첩할 수 있다. 이는 앞서 설명한 도 1 및 도 6의 실시예에 대응하는 영역이다. 즉 액티브 패턴(130b) 및 돌출부(131b)는 도 1 및 도 6에서의 반도체층(ACT)에, 구동 게이트 전극(155) 및 연장부(155a)는 도 1 및 도 6에서의 게이트 전극(GAT)에 대응한다.
제1 게이트 전극(154a)은 제1 액티브 패턴(130a)과 교차하며 액티브 패턴(130a)의 채널 영역(134a)과 중첩한다. 제2 게이트 전극(154b)은 액티브 패턴(130b)과 교차하며 제2 액티브 패턴(130b)의 채널 영역(134b)과 중첩한다. 제3 게이트 전극(154c)은 제3 액티브 패턴(130c)과 교차하며 제3 액티브 패턴(130c)의 채널 영역(134c)과 중첩한다. 게이트 패턴(154d)은 접촉 구멍(71)을 통해 초기화 전압선(153)과 전기적으로 연결될 수 있다.
제2 도전층 위에는 제2 절연층(145)이 위치한다.
다음, 제2 절연층(145) 위에는 제3 도전층이 위치한다. 제3 도전층은 제1 스캔 신호(SC)를 전달할 수 있는 제1 스캔선(151), 제2 스캔 신호(SS)를 전달할 수 있는 제2 스캔선(152), 초기화 전압(INIT)을 전달할 수 있는 가로 초기화 전압선(153), 구동 전압(ELVDD)을 전달할 수 있는 가로 구동 전압선(172bb), 커패시터 전극(157), 복수개의 연결 전극(163a, 163b, 163d, 163e, 163f)을 포함한다.
제1 및 제2 스캔선(151, 152), 가로 초기화 전압선(153), 가로 구동 전압선(172bb)은 각각 제1방향(DR1)으로 연장되어 있을 수 있다. 커패시터 전극(157)은 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다.
제1 스캔선(151)은 하부 배선(112)과 중첩할 수 있다. 도 7, 도 8 및 도 9를 동시에 참고하면 제1 스캔선(151)은 확장부(151a)를 포함할 수 있으며, 제1 스캔선(151)의 확장부(151a)는 하부 배선(112)의 확장부(112a)와 중첩할 수 있다.
도 7 내지 도 9를 동시에 참고하면, 제1 스캔선(151)의 확장부(151a) 면적은 하부 배선(112)의 확장부(112a) 면적보다 작을 수 있다.
제2 게이트 전극(154b)은 접촉 구멍(53)을 통해 연결 전극(163f)과 연결되어 있다. 제2 게이트 전극(154b)은 연결 전극(163f)을 통해 제1 스캔선(151)에 연결되어 있다. 제3 게이트 전극(154c)은 접촉 구멍(45)을 통해 제5 연결 전극(163e)과 연결되어 있으며, 제5 연결 전극(163e)을 통해 제2 스캔선(152)에 연결되어 있다.
각 화소(PX1, PX2, PX3)에 위치하는 커패시터 전극(157)은 위로 돌출되어 대략 제2방향(DR2)으로 연장된 제1 연장부(157a) 및 아래로 돌출되어 대체로 제2 방향으로 연장된 제2 연장부(157b)를 포함할 수 있다.
커패시터 전극(157)의 제2 연장부(157b)는 접촉 구멍(54)을 통해 하부 패턴(111)과 연결되어 있다. 또한, 제2 연장부(157b)의 끝 부분은 하나 이상의 접촉 구멍(55)을 통해 액티브 패턴(130a, 130b)과 연결되어 있다.
제1 연결 전극(163a)은 하나 이상의 접촉 구멍(41)을 통해 구동 전압선(172a)과 연결되어 있다. 제2 연결 전극(163b)은 하나 이상의 접촉 구멍(42)을 통해 제4 연결 패턴(174d)과 연결되어 있다. 제4 연결 전극(163d)은 접촉 구멍(44)을 통해 데이터선(171a)과 연결되어 있다. 제5 연결 전극(163e)은 접촉 구멍(45)을 통해 제3 게이트 전극(154c)과 연결되어 있고, 제5 연결 전극(163e)은 다른 부분은 접촉 구멍(63)을 통해 연결 패턴(174c)와 연결되어 있다.
제2 연결 전극(163b)은 하나 이상의 접촉 구멍(70)을 통해 액티브 패턴(130c)과 연결되어 있다.
제3 도전층은 티타늄/ 알루미늄/ 티타늄을 포함하는 3중층일 수 있다. 제3 도전층에서 티타늄의 두께는 400Å 내지 800Å일 수 있고, 알루미늄의 두께는 5000Å 내지 7000Å일 수 있다.
제3 도전층 위에는 제3 절연층(160)이 위치할 수 있다.
제3 절연층(160) 위에는 제4 도전층이 위치할 수 있다. 제4 도전층은, 복수의 데이터선들(171a, 171b, 171c), 복수의 구동 전압선(172a, 172b, 172c), 공통 전압선(170), 초기화 전압선(173), 그리고 복수의 연결 패턴(174a, 174b, 174c, 174d, 174e, 174f)을 포함한다.
데이터선(171a, 171b, 171c), 구동 전압선(172a, 172b, 172c), 공통 전압선(170), 초기화 전압선(173)은 각각은 대략 제2방향(DR2)으로 길게 연장되어 제1 스캔선(151) 및/또는 제2 스캔선(152)과 교차할 수 있다.
도 7에 도시한 반복되는 한 그룹의 복수의 화소들(PX1, PX2, PX3)은 제1방향(DR1)으로 배열되어 서로 인접하고 있을 수 있다. 한 그룹의 복수의 화소(PX1, PX2, PX3)의 좌측 및 우측 양쪽에 공통 전압선(170)이 위치할 수 있다. 즉, 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3) 마다 하나씩의 공통 전압선(170)이 위치할 수 있다. 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3)가 세 화소(PX1, PX2, PX3)를 포함하는 경우 이웃한 두 공통 전압선(170) 사이에는 세 개의 데이터선들(171a, 171b, 171c), 구동 전압선(172a, 172b, 172c), 그리고 적어도 하나의 초기화 전압선(173)이 위치할 수 있다.
각 데이터선(171a, 171b, 171c)은 제2 절연층(145) 및 제3 절연층(160)의 적어도 하나의 접촉 구멍(64)을 통해 액티브 패턴(130b)의 소스 영역(133b)과 전기적으로 연결되어 있다.
도 7에는 각각의 구동 전압선(172a, 172b, 172c)이 각각의 화소(PX1, PX2, PX3)에 위치하는 구성을 도시하였으나, 구동 전압선(172a)은 한 화소, 예를 들어 화소(PX1)에 위치하고, 나머지 화소(PX2, PX3) 각각에는 구동 전압선과 전기적으로 연결된 구동 전압 패턴이 위치할 수 있다.
각 구동 전압선(172a, 172b, 172c)은 제2 절연층(145) 및 제3 절연층(160)의 적어도 하나의 접촉 구멍(61)(도 7에는 두 개의 접촉 구멍(61)이 도시됨)을 통해 액티브 패턴(130a)의 소스 영역(133a)과 전기적으로 연결되어 있다. 또한, 각 구동 전압선(172a, 172b, 172c)은 제2 절연층(145) 및 제3 절연층(160)의 적어도 하나의 접촉 구멍(60)을 통해 가로 구동 전압선(172bb)과 전기적으로 연결되어 있다.
따라서 가로 구동 전압선(172bb)은 구동 전압선(172a, 172b, 172c)과 함께 구동 전압(ELVDD)을 전달할 수 있고, 표시 장치 전체에서 구동 전압(ELVDD)이 제1방향(DR1) 및 제2방향(DR2) 모든 방향에 메시(mesh) 형태로 전달될 수 있다.
초기화 전압선(173)은 제2 절연층(145) 및 제3 절연층(160)의 접촉 구멍(69)을 통해 가로 초기화 전압선(153)과 전기적으로 연결되어 있다. 따라서 가로 초기화 전압선(153)은 초기화 전압선(173)과 함께 초기화 전압(INIT)을 전달할 수 있고, 초기화 전압선(173)이 세 화소(PX1, PX2, PX3)마다 하나씩 형성되어 있어도 가로 초기화 전압선(153)을 통해 세 화소(PX1, PX2, PX3) 모두에 초기화 전압을 전달할 수 있다.
제1 연결 패턴(174a)은 제2 절연층(145) 및 제3 절연층(160)의 접촉 구멍(62)을 통해 커패시터 전극(157)과 연결되어 있다. 제1 연결 패턴(174a)은 접촉 구멍(80)을 통해 이후 제1 전극등과 연결된다.
제2 연결 패턴(174b)은 접촉 구멍(51) 및 접촉 구멍(52)을 통해 제1 스캔선(151)과 연결 전극(163f)을 서로 연결한다. 연결 전극(163f)은 접촉 구멍(53)을 통해 제2 게이트 전극(154b)와 연결된다.
제3 연결 패턴(174c)는 접촉 구멍(63)을 통해 제5 연결 전극(163e)과 연결되어 있고, 접촉 구멍(65)을 통해 제2 스캔선(152)과 연결되어 있다.
제4 연결 패턴(174d)은 접촉 구멍(66)을 통해 제2 연결 전극(163b)와 연결되어 있고, 접촉 구멍(67)을 통해 초기화 전압선(153)과 전기적으로 연결되어 있다.
제5 연결 패턴(174e)은 접촉 구멍(91)을 통해 하부 배선(112)의 확장부(112a)와 연결되어 있고, 접촉 구멍(92)을 통해 제1 스캔선(151)의 확장부(151a)와 연결되어 있다.
제6 연결 패턴(174f)는 접촉 구멍(93)을 통해 구동 게이트 전극(155)의 연장부(155a)와 연결되어 있고, 접촉 구멍(94)를 통해 액티브 패턴(130)의 돌출부(131b)와 연결되어 있다.
즉 도 7, 도 8 및 도 10을 동시에 참고로 하면, 제5 연결 패턴(174e)을 통해 하부 배선(112)과 제1 스캔선(151)이 연결되는 구성은 앞서 설명한 도 4의 실시예에 대응한다. 이때 하부 배선(112)의 확장부(112a)와 제1 스캔선(151)의 확장부(151a)가 중첩하면서 하부 배선(112)의 확장부(112a)와 제1 스캔선(151)의 확장부(151a) 사이의 간격이 좁더라도 단차가 발생하지 않도록 방지할 수 있다.
마찬가지로 도 7, 도 9 및 도 11을 동시에 참고하면 제6 연결 패턴(174f)를 통해 구동 게이트 전극(155)과 액티브 패턴(130b)이 연결되는 구성은 앞서 설명한 도 1 및 도 6의 실시예에 대응한다. 이때 액티브 패턴(130b)의 돌출부(131b)가 구동 게이트 전극(155)의 연장부(155a)와 중첩하면서 액티브 패턴(130b)과 구동 게이트 전극(155)의 간격이 좁더라도 단차가 발생하지 않도록 방지할 수 있다.
가로 초기화 전압선(153)은 인접한 세 화소(PX1, PX2, PX3)에 걸쳐 제1방향(DR1)으로 연장되어 있으나 인접한 두 공통 전압선(170) 사이에 위치하며 두 공통 전압선(170)과 교차하지 않을 수 있다. 가로 초기화 전압선(153)은 이웃한 세 데이터선들(171a, 171b, 171c)과 교차하며 초기화 전압선(173)까지만 연장되어 있을 수 있다.
접촉 구멍(80)을 통해 제1 연결 패턴(174a)과 화소 전극층의 제1 전극 (미도시)이 전기적으로 연결될 수 있다.
각 제1 전극(미도시)은 커패시터 전극(157) 및 제1 연결 패턴(174a)을 경유하여 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 제1 트랜지스터(T1)로부터 전압을 전달받을 수 있다.
이상과 같이 본 발명의 일 실시예에 따른 표시 장치는 반도체층과 게이트 전극이 데이터층으로 연결되는 구조에서 반도체층이 게이트 전극과 중첩하여 위치하거나, 또는 광차단층과 게이트 전극이 데이터층을 통해 연결되는 구조에서 광차단층이 게이트 전극과 중첩함으로써, 단차 발생을 방지하였다. 따라서 단차 영역에서 식각액 침투 및 이로 인한 침식 불량을 방지할 수 있고 고해상도 패널을 안정적으로 구현할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 기판;
    상기 기판에 위치하는 반도체층;
    상기 반도체층과 게이트 절연막을 사이에 두고 절연되어 위치하는 게이트층;
    상기 반도체층과 상기 게이트층에 위치하는 절연막;
    상기 절연막에 위치하는 금속층을 포함하고,
    상기 반도체층과 상기 게이트층은 상기 금속층을 통해 연결되고,
    상기 반도체층은 상기 게이트층과 상기 기판에 수직한 방향으로 중첩하는 표시 장치.
  2. 제1항에서,
    상기 절연막은 상기 게이트층과 중첩하는 제1 개구 및 상기 반도체층과 중첩하는 제2 개구를 포함하고,
    상기 제1 개구에서 상기 금속층과 상기 게이트층이 접하고,
    상기 제2 개구에서 상기 금속층과 상기 반도체층이 접하는 표시 장치.
  3. 제1항에서,
    상기 게이트층은 게이트 전극인 표시 장치.
  4. 제1항에서,
    상기 표시 장치는 데이터선을 더 포함하고,
    상기 금속층은 상기 표시 장치의 데이터선과 동일 층에 위치하는 표시 장치.
  5. 제1항에서,
    상기 게이트층의 전체 면적이 상기 반도체층과 중첩하는 표시 장치.
  6. 제1항에서,
    상기 게이트층의 일부 면적이 상기 반도체층과 중첩하는 표시 장치.
  7. 제1항에서,
    상기 게이트층과 상기 게이트 절연막은 동일 공정으로 식각되어 형성되는 표시 장치.
  8. 제1항에서,
    상기 반도체층과 상기 기판 사이에 위치하는 배리어층을 더 포함하는 표시 장치.
  9. 제1항에서,
    상기 배리어층은 상기 게이트층과 상기 반도체층 사이에서 그루브를 포함하지 않는 표시 장치.
  10. 제1항에서,
    상기 반도체층과 상기 게이트층이 상기 기판에 수직한 방향으로 중첩하는 영역의 폭은 2 ㎛ 이상인 표시 장치.
  11. 기판;
    상기 기판에 위치하는 광차단층;
    상기 광차단층과 게이트 절연막을 사이에 두고 절연되어 위치하는 게이트 층;
    상기 광차단층과 상기 게이트층에 위치하는 절연막;
    상기 절연막에 위치하는 금속층을 포함하고,
    상기 광차단층과 상기 게이트층은 상기 금속층을 통해 연결되고,
    상기 광차단층은 상기 게이트층과 상기 기판에 수직한 방향으로 중첩하는 표시 장치.
  12. 제11항에서,
    상기 절연막은 상기 게이트층과 중첩하는 제1 개구 및 상기 광차단층과 중첩하는 제2 개구를 포함하고,
    상기 제1 개구에서 상기 금속층과 상기 게이트층이 접하고,
    상기 제2 개구에서 상기 금속층과 상기 광차단층이 접하는 표시 장치.
  13. 제11항에서,
    상기 게이트층은 게이트 전극인 표시 장치.
  14. 제11항에서,
    상기 표시 장치는 데이터선을 더 포함하고,
    상기 금속층은 상기 표시 장치의 데이터선과 동일 층에 위치하는 표시 장치.
  15. 제11항에서,
    상기 게이트층의 전체 면적이 상기 광차단층과 중첩하는 표시 장치.
  16. 제11항에서,
    상기 게이트층의 일부 면적이 상기 광차단층과 중첩하는 표시 장치.
  17. 제11항에서,
    상기 게이트층과 상기 게이트 절연막은 동일 공정으로 식각되어 형성되는 표시 장치.
  18. 제11항에서,
    상기 광차단층과 상기 게이트층 사이에 위치하는 배리어층을 더 포함하는 표시 장치.
  19. 제18항에서,
    상기 배리어층은 상기 광차단층과 상기 게이트층 사이에서 그루브를 포함하지 않는 표시 장치.
  20. 제11항에서,
    상기 광차단층과 상기 게이트층이 상기 기판에 수직한 방향으로 중첩하는 영역의 폭은 2 ㎛ 이상인 표시 장치.
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