CN111752056B

CN111752056B - 面板及其像素结构

Info

Publication number: CN111752056B
Application number: CN201910230727.1A
Authority: CN
Inventors: 林圣佳
Original assignee: Hannstouch Solution Inc
Current assignee: Hannstouch Solution Inc
Priority date: 2019-03-26
Filing date: 2019-03-26
Publication date: 2023-05-30
Anticipated expiration: 2039-03-26
Also published as: CN111752056A

Abstract

本发明公开了一种像素结构，其包括基板、沿着第一方向设置于基板上的扫描线、沿着不同于第一方向的第二方向设置于基板上的数据线以及设置于基板上的像素电极。数据线与扫描线交错，且扫描线及/或数据线与像素电极交错。藉此，可降低像素结构的寄生电容，还可提升像素结构的填充率。

Description

面板及其像素结构

技术领域

本发明涉及一种面板及其像素结构，特别是涉及一种具有降低总寄生电容的面板及其像素结构。

背景技术

像素结构一般应用至显示面板中，用以显示出影像画面。随着对影像分辨率的要求日益增高，像素结构的尺寸需不断的缩小，使得像素结构中的寄生电容大小对像素结构的设计影响越明显。为了降低寄生电容，像素结构的填充率(fill factor)，也就是像素电极的面积与像素区域的面积的比值，因而下降。

请参考图1，其所示为现有像素结构的俯视示意图。如图1所示，现有像素结构10定义为位于像素区域PR中的结构，其包括的扫描线12与数据线14分别设置于像素电极16的两相邻侧，因此像素结构10的像素电极16不仅与数据线14之间产生寄生电容，还会与相邻像素结构的数据线14(位于像素电极16右侧)之间产生寄生电容，因此在尽可能的缩小像素结构10的情况下，像素电极16容易受到两条数据线14的影响，同理像素电极16也容易受到两相邻扫描线12的影响，使得像素结构10无法正常运作。此外，扫描线12与数据线14会彼此交错，因此两者之间也会有寄生电容18。加上现有像素结构10的薄膜晶体管20的寄生电容，现有像素结构10的电容电阻负载效应在尺寸缩小的情况下受到总寄生电容的影响越明显，使得像素结构10的填充率无法进一步维持或提高。

有鉴于此，提升像素结构的填充率并降低其寄生电容实为业界努力的目标。

发明内容

本发明所要解决的技术问题是像素结构的寄生电容过高，以及在像素结构的尺寸缩小的情况下，填充率无法增加。

为解决上述技术问题，本发明的一实施例揭露一种像素结构，其包括基板、沿着第一方向设置于基板上的扫描线、沿着不同于第一方向的第二方向设置于基板上的数据线以及设置于基板上的像素电极。数据线与扫描线交错，且扫描线及/或数据线与像素电极交错。

为解决上述技术问题，本发明的另一实施例揭露一种面板，其包括基板、分别沿着第一方向设置于基板上的多条扫描线、分别沿着不同于第一方向的第二方向设置于基板上的多条数据线以及设置于基板上的多个像素电极。数据线与扫描线交错，且扫描线中的一条及/或数据线中的一条与像素电极中的一个交错。

综上所述，于本发明的面板与像素结构中，通过扫描线及/或数据线与像素电极交错，可有效地降低像素结构的寄生电容，因此还可提升像素结构的填充率。藉此，在像素结构的尺寸缩小时，像素结构的填充率不会因此受限。

附图说明

图1所示为现有像素结构的俯视示意图；

图2所示为本发明一实施例的面板的俯视示意图；

图3所示为本发明第一实施例的一第一范例的像素结构的俯视示意图；

图4所示为像素结构沿着图3的剖线A-A’的剖视示意图；

图5所示为本发明第一实施例的一第二范例的像素结构的剖视示意图；

图6所示为本发明第二实施例的像素结构的俯视示意图；以及

图7所示为本发明第三实施例的像素结构的俯视示意图。

其中，附图标记说明如下：

PL 面板

PR 像素区域

100、100A、100B、200、300 像素结构

102、202、302 扫描线

102G、202G、302G 栅极部分

102P、202P 第一线段部分

104、304 数据线

104E、304E 第一电极部分

104P、304P 第二线段部分

106 像素电极

102a、102b、202a、202b 侧边

104a、104b、304a、304b 侧边

106a、106b、106c、106d 侧边

108、108A、108B、208、308 薄膜晶体管

110 半导体区块

112 电极

112E 第二电极部分

112C 连接部分

114 栅极绝缘层

116 绝缘层

118 平坦层

Sub 基板

D1 第一方向

D2 第二方向

TD 俯视方向

M1 第一金属层

M2 第二金属层

具体实施方式

请参考图2，其所示为本发明一实施例的面板的俯视示意图。如图2所示，本实施例的面板PL可包括多个像素结构100，分别对应影像的像素或子像素。举例来说，每个像素结构100可用于显示出影像的一个像素或单一颜色的子像素或用于侦测所接收影像的一个像素或子像素。具体来说，面板PL可具有多个像素区域PR，用以分别定义出每个像素结构100的区域。在本实施例中，相邻像素区域PR之间并无间隙，也就是相邻像素区域PR彼此相邻的边缘是重合的，藉此像素区域PR可代表单一像素结构100的范围大小。在本实施例中，像素区域PR以阵列方式排列，但不以此为限。

为清楚每个像素结构100，图2仅显示像素结构100的扫描线102、数据线104、像素电极106以及薄膜晶体管108，但不以此为限。如图2所示，面板PL包括基板Sub、多条沿着第一方向D1设置于基板Sub上的扫描线102、多条沿着不同于第一方向D1的第二方向D2设置于基板Sub上的数据线104以及多条设置于基板Sub上的像素电极106，其中面板PL位于各像素区域PR中的结构可为单一像素结构100。于本实施例中，单一像素结构100可包括扫描线102的一部分、数据线104的一部分、一像素电极106以及一薄膜晶体管108，其中扫描线102与数据线104彼此绝缘并交错，且扫描线102及/或数据线104与像素电极106交错。于本实施例中，第一方向D1可与像素区域PR的行方向相同，第二方向D2可与像素区域PR的列方向相同，因此扫描线102可横跨同一行的像素区域PR，数据线104可横跨同一列的像素区域PR，但不限于此。在一些实施例中，扫描线102也可横跨同一列的像素区域PR，数据线104可横跨同一行的像素区域PR。举例来说，第一方向D1可垂直于第二方向D2，但不限于此。

于本实施例中，扫描线102与数据线104可分别与像素电极106交错。本文所述的“扫描线102与像素电极106交错”是指在第二方向D2上，扫描线102的两侧边102a、102b位于像素电极106的两相对侧边106a、106b之间、扫描线102的侧边102a与像素电极106的侧边106a对齐、或扫描线102的侧边102b与像素电极106的侧边106b对齐，而在第一方向D1上，扫描线102的两端分别超出像素电极106的另两相对侧边106c、106d。本文所述的“数据线104与像素电极106交错”是指在第二方向D2上，数据线104的两侧边104a、104b位于像素电极106的两相对侧边106c、106d之间、数据线104的侧边104a与像素电极106的侧边106c对齐、或数据线104的侧边104b与像素电极106的侧边106d对齐，而在第一方向D1上，扫描线102的两端分别超出像素电极106的另两相对侧边106a、106b。换言之，扫描线102对应像素电极106的部分可全部重叠于其对应的像素电极106，且数据线104对应像素电极106的部分可全部重叠于其对应的像素电极106。其中，扫描线102对应像素电极106的部分可为扫描线102位于对应的像素电极106的侧边106c、106d沿着第二方向D2延伸的延伸线之间的部分，而数据线104对应像素电极106的部分可为数据线104位于对应的像素电极106的侧边106a、106b沿着第一方向D1延伸的延伸线之间的部分。须说明的是，通过扫描线102与像素电极106交错以及数据线104与像素电极106交错，像素结构100对应扫描线102的寄生电容以及对应数据线104的寄生电容可有效地降低，使得像素电极106的侧边106a、106b、106c、106d可分别趋近靠近单一像素结构100边缘(像素区域PR的边缘)，也就是缩小像素电极106之间的间距G1或G2，故像素电极106的面积还可增加，藉此可提升像素结构100的填充率(fillfactor)，即像素电极106的面积对像素区域PR的面积的比值，具体功效说明如下范例中。于一些实施例中，在俯视方向TD上，像素电极106可覆盖扫描线102与数据线104的重叠部分(即交错部分)。

于一些实施例中，当面板PL为不透光显示面板，例如电子纸、有机发光二极管显示面板或微型或小型发光二极管显示面板，或X射线感测面板时，像素电极106可包括不透明导电材料，例如金属。由于本实施例的扫描线102与数据线104会与像素电极106交错，因此面板PL较佳为不透光的面板，以避免与像素电极106交错的扫描线102以及数据线104影响像素结构100的透光率。于一些实施例中，当面板PL也可为透光显示面板，例如液晶显示面板时，像素电极106可包括透明导电材料，例如铟锡氧化物。于一些实施例中，依据像素结构100所应用的面板类型，像素电极106上还可选择性形成有其他组件，例如有机发光二极管显示面板的有机发光层以及电极层、X射线感测面板的光传感器(photo detector)以及闪烁体侦测器(scintillation detector)或发光二极管显示面板的无机发光二极管，但不以此为限。

于本实施例中，像素电极106在俯视方向TD上可覆盖对应的薄膜晶体管108，也就是薄膜晶体管108全部重叠于对应的像素电极106，且薄膜晶体管108可设置于扫描线102与数据线104的交错处。举例来说，薄膜晶体管108可包括扫描线102与数据线104的重叠部分，但不限于此。于一些实施例中，薄膜晶体管108可邻近扫描线102与数据线104的交错处设置。在一些实施例中，薄膜晶体管108的数量可依据面板的类型而有一或多个。于一些实施例中，薄膜晶体管108在俯视方向TD上可部分重叠于其对应的像素电极106。

具体请参考图3与图4，图3所示为本发明第一实施例的一第一范例的像素结构的俯视示意图，图4所示为像素结构沿着图3的剖线A-A’的剖视示意图。如图3与图4所示，在本范例的像素结构100A中，扫描线102可具有栅极部分102G以及第一线段部分102P，其中栅极部分102G作为薄膜晶体管108A的栅极，第一线段部分102P连接于栅极部分102G，用以将相邻像素结构100A的栅极部分102G电性连接。本范例的扫描线102可具有两第一线段部分102P，且栅极部分102G连接于第一线段部分102P之间，但不以此为限。在本范例中，栅极部分102G在第二方向D2上的宽度可大于第一线段部分102P在第二方向D2上的宽度。于一些实施例中，栅极部分102G的宽度可依据实际设计需求小于或等于第一线段部分102P的宽度。另外，在本范例中，数据线104可具有第一电极部分104E以及两第二线段部分104P，且第一电极部分104E连接于第二线段部分104P之间。本范例的第一电极部分104E在第一方向D1上的宽度可小于第二线段部分104P在第一方向D1上的宽度。于一些实施例中，第一电极部分104E的宽度可依据实际设计需求大于或等于第二线段部分104P的宽度。

像素结构100A还可包括一半导体区块110以及一电极112。半导体区块110对应扫描线102的栅极部分102G设置。电极112设置于数据线104的第一电极部分104E的一侧，并与第一电极部分104E分隔开。电极112可具有一第二电极部分112E，且第二电极部分112E与第一电极部分104E分别与半导体区块110交错并电连接，使得本范例的第一电极部分104E与第二电极部分112E可分别作为薄膜晶体管108A的源极与漏极。于一些实施例中，第一电极部分104E与第二电极部分112E也可分别视为薄膜晶体管108A的漏极与源极。于本范例中，扫描线102与数据线104重叠的部分为栅极部分102G与第一电极部分104E重叠的部分。于一些实施例中，扫描线102与数据线104重叠的部分可与半导体区块110重叠。

在本范例中，扫描线102的栅极部分102G设置于基板Sub与半导体区块110之间，且像素结构100A还包括一栅极绝缘层114，设置于扫描线102与半导体区块110之间，用以电性绝缘扫描线102与半导体区块110并作为薄膜晶体管108A的栅极绝缘层。栅极绝缘层114也会设置于扫描线102与数据线104之间，以电性绝缘扫描线102与数据线104。并且，电极112与数据线104设置于半导体区块110以及栅极绝缘层114上。因此，电极112的第二电极部分112E、半导体区块110、栅极绝缘层114、扫描线102的栅极部分102G以及数据线104的第一电极部分104E可形成薄膜晶体管108A。也就是说，本范例的薄膜晶体管108A为底栅型(bottomgate)，但本发明不限于此。由于本范例的第二电极部分112E、半导体区块110、对应部分的栅极绝缘层114、栅极部分102G以及第一电极部分104E均位于像素电极106正下方，因此像素电极106可覆盖薄膜晶体管108A。在本范例中，扫描线102可由一第一金属层M1所形成，数据线104与电极112可由一第二金属层M2所形成，但不以此为限。于一些实施例中，形成电极112与数据线104的第二金属层M2也可设置于半导体区块110与栅极绝缘层114之间。本范例的栅极部分102G的面积可大于半导体区域110的面积，但不限于此。在一些实施例中，半导体区域110的面积可大于栅极部分102G的面积。

此外，电极112可具有连接部分112C，电性连接到像素电极106。具体来说，像素结构100A还包括一绝缘层116以及一平坦层118，依序覆盖于薄膜晶体管108A以及栅极绝缘层114上，且像素电极106设置于平坦层118上。绝缘层116可具有一第一开口116a，平坦层118可具有一第二开口118a，对应第一开口116a，使得像素电极106可通过第一开口116a与第二开口118a电连接到电极112的连接部分112C。绝缘层116可例如包括无机绝缘材料，如氧化硅或氮化硅，但不限于此。平坦层118可例如包括有机绝缘材料，但不限于此。值得说明的是，相较于现有像素结构，本范例的像素结构100A并未增加额外的膜层，因此不会额外增加制作成本。

以下将进一步比较本范例的像素结构与图1所示现有像素结构的寄生电容的差异。请参考表1，其比较在相同的像素区域面积的情况下本范例的像素结构100A的寄生电容与现有像素结构的寄生电容。如表1所示，由于本范例扫描线102与像素电极106交错的设计，本范例对应扫描线102的寄生电容(也就是由扫描线102所产生的寄生电容)可较现有像素结构中对应扫描线12的寄生电容减少6.35％(即两者差异/现有像素结构中对应扫描线12的寄生电容)。并且，扫描线102与数据线104重叠的部分为栅极部分102G与第一电极部分104E重叠的部分，因此所产生的寄生电容即为薄膜晶体管的栅极-源极电容，藉此可省略扫描线与数据线在薄膜晶体管外重叠所造成的寄生电容(如图1的寄生电容18)。藉此，对应扫描线102的寄生电容可有效地降低。此外，由于本范例数据线104与像素电极106交错的设计，本范例对应数据线104的寄生电容(也就是由数据线104所产生的寄生电容)可较现有像素结构中对应数据线14的寄生电容减少29.43％(即两者差异/现有像素结构中对应扫描线12的寄生电容)。并且，扫描线102与数据线104在薄膜晶体管外并不会有寄生电容(如图1的寄生电容18)，藉此对应数据线104的寄生电容可有效地降低。由于本范例对应扫描线102与对应数据线104的寄生电容可大幅降低。优选地，像素电极106可在俯视方向TD上覆盖扫描线102与数据线104的重叠部分(即交错部分)。更优选地，像素电极106可在俯视方向TD上覆盖于薄膜晶体管108。

表1

请再参考图2。值得说明的是，由于本范例对应扫描线102的寄生电容可降低，且扫描线102与像素电极106交错，因此在同一行的相邻像素电极106之间的间距G1可不受扫描线102的影响而进一步缩小。举例来说，沿着第二方向D2排列且相邻的两个像素电极106之间的间距G1可小于扫描线102的宽度。同理，在同一行的相邻像素电极106之间的间距G2也可不受数据线104的影响而缩小。举例来说，沿着第一方向D1排列且相邻的两个像素电极106之间的间距G2小于数据线104的宽度。间距G1与间距G2可例如接近图案化形成像素电极106的导电层的工艺极限。举例来说，当像素电极106由透明导电材料所形成时，间距G1与间距G2可例如接近4～6微米。当像素电极106由金属所形成时，间距G1与间距G2可例如接近2～4微米。藉此，填充率(即像素电极106与像素区域PR的比值)可较现有像素结构的填充率提高，例如提高约14.5％(本范例的填充率与现有像素结构的填充率的差值/现有像素结构的填充率)。此外，若是将本范例对应扫描线102的寄生电容设计为与现有像素结构对应扫描线的寄生电容相同时，本范例的扫描线102的宽度可进一步增加，以降低扫描线102的等效电阻。同理，本范例的数据线104的宽度也可进一步增加，以降低数据线104的等效电阻。再者，若是将本范例像素结构100A的总寄生电容设计为与现有像素结构的总寄生电容相同时，本范例的面板PL的像素结构100A的面积可进一步缩小，以提升面板PL的分辨率。

请参考图5，其所示为本发明第一实施例的一第二范例的像素结构的剖视示意图。第二范例的像素结构100B的俯视示意图可类似图3，因此在此不对像素结构100B的俯视结构赘述。如图5所示，相较于第一范例，本范例的薄膜晶体管108B可为顶栅型(top gate)。具体来说，半导体区块110设置于基板Sub与扫描线102的栅极部分102G之间，栅极绝缘层114设置于半导体区块110与扫描线102之间。形成电极112与数据线104的第二金属层M2可位于半导体区块110与基板Sub之间。于一些实施例中，第二金属层M2也可位于半导体区块110与栅极绝缘层114之间。

本发明的像素结构并不以上述实施例为限，且以下将进一步描述本揭露的其他实施例。为方便比较各实施例与简化说明，下文中将使用相同标号标注相同组件，且下文将详述不同实施例之间的差异，并不再对相同部分作赘述。

请参考图6，其所示为本发明第二实施例的像素结构的俯视示意图。如图6所示，相较于第一实施例，本实施例所提供的像素结构200中的像素电极106可不与其所对应的扫描线202交错(也就是两者非本文所述的交错)，而是扫描线202对应像素电极106的部分可部分重叠于像素电极106，且像素电极106仍可与其所对应的数据线104交错(也就是数据线104对应像素电极106的部分可全部重叠于像素电极106)。在本实施例中，扫描线202可与对应的像素电极106的一侧边106b重叠，使得像素电极106的侧边106b位于扫描线202的侧边202a、202b之间。也就是，扫描线202的第一线段部分202P以及栅极部分202G均可与像素电极106部分重叠，因此薄膜晶体管208可部分重叠于像素电极106。于一些实施例中，像素电极106的侧边106a可位于扫描线202的侧边202a、202b之间。于一些实施例中，扫描线202的第一线段部分202P可不与像素电极106重叠，而栅极部分202G可与像素电极106部分重叠。于一些实施例中，扫描线202也可不与像素电极106重叠，使得薄膜晶体管208不与像素电极106重叠。在本实施例中，由于数据线104与像素电极106交错，因此数据线104与相邻的另一像素电极106之间的耦合电容可被降低，使得沿第一方向D1排列且相邻的像素电极106的间距可缩小，以提升像素结构200的填充率。

请参考图7，其所示为本发明第三实施例的像素结构的俯视示意图。如图7所示，相较于第一实施例，本实施例所提供的像素结构300中的像素电极106可不与其所对应的数据线304交错(也就是两者非本文所述的交错)，而是数据线304对应像素电极106的部分可部分重叠于像素电极106，而像素电极106仍可与其所对应的扫描线302交错(也就是扫描线302对应像素电极106的部分可全部重叠于像素电极106)。在本实施例中，数据线304可与像素电极106的一侧边106c重叠，使得像素电极106的侧边106c位于数据线304的侧边304a、304b之间。也就是，数据线304的第二线段部分304P以及第一电极部分304E均可与像素电极106部分重叠，因此薄膜晶体管308可部分重叠于像素电极106。于一些实施例中，像素电极106的侧边106d可位于数据线304的侧边304a、304b之间。本实施例的栅极部分302G也可部分重叠于像素电极106。于一些实施例中，数据线304也可不与像素电极106重叠。于一些实施例中，在数据线304不与像素电极106重叠的情况下，薄膜晶体管308也可不与像素电极106重叠。在本实施例中，由于扫描线302与像素电极106交错，因此扫描线302与相邻的另一像素电极106之间的耦合电容可被降低，使得沿第二方向D2排列且相邻的像素电极106的间距可缩小，以提升像素结构300的填充率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种像素结构，其特征在于，包括：

一基板；

一扫描线，沿着一第一方向设置于所述基板上；

一数据线，沿着不同于所述第一方向的一第二方向设置于所述基板上，

并与所述扫描线交错；

一像素电极，设置于所述基板上，其中所述扫描线及/或所述数据线与所述像素电极交错；

一半导体区块，设置于所述基板上；

一栅极绝缘层，设置于所述半导体区块与所述扫描线之间；以及

一电极，电性连接所述像素电极；

其中所述电极、所述半导体区块、所述栅极绝缘层、所述扫描线的一栅极部分以及所述数据线的一电极部分形成一薄膜晶体管，所述像素电极至少覆盖部分所述薄膜晶体管，所述扫描线的所述栅极部分在所述第二方向上的宽度大于所述扫描线的一第一线段部分在所述第二方向上的宽度，所述数据线的所述电极部分在所述第一方向上的宽度小于所述数据线的一第二线段部分在所述第一方向上的宽度，且所述像素电极包括不透明导电材料。

2.如权利要求1所述的像素结构，其特征在于，所述扫描线与所述像素电极交错，且所述数据线与所述像素电极交错。

3.如权利要求1所述的像素结构，其特征在于，所述扫描线与所述像素电极交错，且所述数据线与所述像素电极的一侧边重叠。

4.如权利要求1所述的像素结构，其特征在于，所述数据线与所述像素电极交错，且所述扫描线与所述像素电极的一侧边重叠。

5.一种面板，其特征在于，包括多个像素结构，其中所述像素结构中的每个像素结构包括：

一基板；一扫描线，沿着一第一方向设置于所述基板上；

并与所述扫描线交错；

一半导体区块，设置于所述基板上；

一电极，电性连接所述像素电极；

6.如权利要求5所述的面板，其特征在于，沿着所述第一方向排列且相邻的两个所述像素结构的所述像素电极之间的间距小于所述数据线的所述第二线段部分在所述第一方向上的宽度。

7.如权利要求5所述的面板，其特征在于，沿着所述第二方向排列且相邻的两个所述像素结构的所述像素电极之间的间距小于所述扫描线的所述第一线段部分在所述第二方向上的宽度。