CN206684444U - 一种阵列基板及显示装置 - Google Patents

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Abstract

本实用新型实施例提供了一种阵列基板及显示装置，涉及显示技术领域，可提高显示装置的模拟电路设计的均匀性。该阵列基板包括设置在衬底基板上的平行且间隔排列的第一公共电极线；设置在每相邻两根第一公共电极线之间的平行于第一公共电极线的栅线；覆盖第一公共电极线和栅线的栅绝缘层；设置在栅绝缘层上的平行且间隔排列的多根数据线；第一公共电极线与数据线交叉限定出多个像素单元；栅线将像素单元划分为两个子区；每个子区内设置有独立的薄膜晶体管。

Description

一种阵列基板及显示装置
技术领域
本实用新型涉及显示技术领域，尤其涉及一种阵列基板及显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor-Liquid Crystal Display，简称为TFT-LCD)基本上包含有阵列基板、彩膜基板和填充于二者之间的液晶材料，通过电子元件TFT驱动液晶像素，产生丰富亮丽的图形。阵列基板上具有许多排列成多组的薄膜晶体管、像素电极、互相垂直交错的栅线和数据线。为进一步实现高分辨率、高显示频率的大尺寸液晶显示器，栅线与数据线的数量需要大量增加，每一个像素的充电时间将被缩短，同时每一个像素的尺寸也会随液晶显示器尺寸的增大而增加。每个像素内的TFT器件的尺寸也越大，导致显示器模拟电路设计的均匀性越差，影响显示品质。
实用新型内容
鉴于此，为解决现有技术的问题，本实用新型的实施例提供一种阵列基板及显示装置，通过将一个大尺寸的像素单元分隔为两个有源层互不接触的较小的子区，使得每个子区的亮度均匀性均得以提高，提高了显示装置的模拟电路设计的均匀性。
为达到上述目的，本实用新型的实施例采用如下技术方案：
一方面、本实用新型实施例提供了一种阵列基板，所述阵列基板包括，设置在衬底基板上的平行且间隔排列的多根第一公共电极线；设置在每相邻两根所述第一公共电极线之间的平行于所述第一公共电极线的栅线；覆盖所述第一公共电极线和所述栅线的栅绝缘层；设置在所述栅绝缘层上的平行且间隔排列的多根数据线；所述第一公共电极线与所述数据线交叉限定出多个像素单元；所述栅线将所述像素单元划分为两个子区；每个所述子区内设置有独立的薄膜晶体管。
可选的，每个所述薄膜晶体管的有源层互不相连；所述阵列基板还包括与所述子区一一对应的多个互不接触的像素电极；所述像素电极与所述薄膜晶体管的漏极电性连接，且每个所述像素电极至少有部分区域位于所述子区内。
优选的，所述阵列基板还包括，设置在任一根所述第一公共电极线与相邻的所述栅线之间的且与所述第一公共电极线同层设置的第二公共电极线；设置在每个所述子区内的漏极盘以及连接所述漏极盘与所述薄膜晶体管中漏极的漏极连接线；所述漏极盘、所述漏极连接线以及所述漏极均同层设置；其中，所述第二公共电极线与所述漏极盘有重叠。
优选的，所述第二公共电极线平行于所述第一公共电极线。
优选的，所述阵列基板还包括，覆盖包括有所述数据线的源漏金属层的保护层；所述保护层上具有露出所述漏极盘的过孔；所述像素电极通过所述过孔与所述漏极盘相连。
优选的，所述保护层由钝化层和/或有机材料平坦化层构成。
优选的，所述像素电极与两侧的所述数据线均有重叠。
优选的，所述数据线包括与所述第一公共电极线垂直的多个第一线段部分、与所述第一公共电极线垂直的多个第二线段部分以及连接所述第一线段部分与所述第二线段部分的多个第三线段部分；其中，针对一根所述数据线，每段所述第一线段部分跨越相邻的两个所述像素单元，且所述第一线段部分的两端分别位于跨越的一根第一公共电极线两侧；每段所述第一线段部分与所述数据线一侧的所述像素单元中的所述像素电极有重叠；每段所述第二线段部分跨越与所述数据线交叉设置的所述栅线，且所述第二线段部分的两端分别位于所述栅线的两侧；每段所述第二线段部分与所述数据线的另一侧的所述像素单元中的所述像素电极有重叠。
优选的，每段所述第三线段部分与所述第二公共电极线呈倾斜设置，且每段所述第二线段部分两端的所述第三线段部分对称设置。
优选的，每段所述第三线段部分均位于所述第二公共电极线上方。
优选的，所述阵列基板还包括，设置在至少一个所述像素单元内的公共电极线连接线；所述公共电极线连接线与所述第一公共电极线、所述第二公共电极线同层设置，用于连接所述第二公共电极线与相邻的所述第一公共电极线；其中，设置在至少一个所述像素单元内的所述公共电极线连接线位于一个或两个所述子区内。
优选的，所述栅线划分的两个所述子区面积相同。
可选的，每根所述栅线两侧上延伸出分别位于每个所述子区内的多个栅极；每根所述栅线上具有多个镂空部；每个所述镂空部位于相对的两个栅极之间，且延伸至与所述栅线交叉设置的所述数据线的下方。
优选的，所述漏极盘的宽度大于或等于所述漏极和所述漏极连接线的宽度；和/或，所述漏极盘的宽度等于所述第二公共电极线的宽度。
另一方面、本实用新型实施例还提供了一种显示装置，包括所述的阵列基板。
本实用新型实施例提供上述阵列基板，在每一个像素单元内形成了两个独立的子区，每一个子区由不连续且由栅线分隔开的没有电性连接的像素电极独立提供显示信号，两个独立的薄膜晶体管TFT分别控制每一个像素单元内的两个子区对应的像素电极。这样一来，相对于现有技术的一个大面积或者多个并联的薄膜晶体管控制整个像素区，本实用新型实施例提供的具有上述像素设计提供了一个更小的像素子区，并且由尺寸更小的薄膜晶体管TFT独立控制，从而提高了具有上述像素设计结构的阵列基板应用于显示装置后的模拟电路设计的均匀性，各子区的亮度均匀性也大于现有技术中的单一的一个像素单元。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型实施例提供的一种阵列基板的俯视结构示意图一；
图2为本实用新型实施例提供的一种阵列基板的俯视结构示意图二；
图3为本实用新型实施例提供的一种阵列基板的俯视结构示意图三；
图4为本实用新型实施例1提供的一种阵列基板的俯视结构示意图；
图5为本实用新型实施例3提供的一种阵列基板的俯视结构示意图；
图6为本实用新型实施例4提供的一种阵列基板的俯视结构示意图；
图7为本实用新型实施例5提供的一种阵列基板的俯视结构示意图；
图8为本实用新型实施例6提供的一种阵列基板的俯视结构示意图。
附图标记：
01-阵列基板；10-衬底基板；20-第一公共电极线；21-栅线；210-镂空部；22-第二公共电极线；23-公共电极线连接线；30-数据线；301-第一线段部分；302-第二线段部分；303-第三线段部分；31-漏极盘；32-漏极连接线；40-像素电极；P-像素单元；P1-子区；P2-子区；TFT-薄膜晶体管；a-有源层；d-漏极；s-源极；g-栅极；v-过孔；02-黑矩阵。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要指出的是，除非另有定义，本实用新型实施例中所使用的所有术语(包括技术和科学术语)具有与本实用新型所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
例如，本实用新型专利申请说明书以及权利要求书中所使用的术语“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，仅是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上/上方”、“下/下方”、“左”、“右”、“行方向”、“列方向”等等指示的方位或位置关系的术语为基于附图所示的方位或位置关系，仅是为了便于说明本实用新型的技术方案的简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。例如在某些情况下，涉及“行方向”的实施例可以在“列方向”的情况下实施，等等，相反亦如此。将本实用新型实施例所记载的全部或部分技术方案进行90°旋转或镜像后亦属本专利权利范畴。
并且，由于本实用新型实施例所涉及的阵列基板中诸如TFT等结构的实际尺寸非常微小，为了清楚起见，本实用新型实施例附图中的各结构尺寸均被放大，不代表实际尺寸与比例。
如图1所示，本实用新型实施例提供了一种阵列基板01，该阵列基板01包括，设置在衬底基板10上的平行且间隔排列的多根第一公共电极线20；设置在每相邻两根第一公共电极线20之间的平行于第一公共电极线20的栅线21；覆盖第一公共电极线20和栅线21的栅绝缘层(由于绝缘层通常为透明材质，故在图1所示的平面图中未示意出)；设置在栅绝缘层上的平行且间隔排列的多根数据线30；第一公共电极线20与数据线30交叉限定出多个像素单元P；栅线21将像素单元划分为两个子区(分别标记为P1与P2，其中下角标“1”、“2”仅为区分一个像素单元内的两个子区，不是对每个子区上下位置的限定)；每个子区内设置有独立的薄膜晶体管TFT。需要说明的是，图1中仅示意出两个像素单元P，上述阵列基板01中像素单元的具体数量可根据显示装置尺寸要求灵活设置，本实用新型实施例对此不作限定。
在一个像素单元P内，由栅线21划分的两个子区面积可以相同也可以不同，考虑到每个像素单元各子区发光的均匀性，本实用新型实施例优选的，各子区面积相同；即栅线21与相邻的两根第一公共电极线20之间的间距相等。
每个子区的边缘部分(其位置例如可以大致平行于栅线)设置有一根平行于栅线21的第一公共电极线20，用于分隔相邻像素单元P的像素电极40，防止相邻像素之间的区域由于缺少调制电场而产生的漏光。
其中第一公共电极线20可以与栅线21具有相同的材料和厚度，并在同一构图工艺中形成。
本实用新型实施例提供上述阵列基板01，在每一个像素单元P内形成了两个独立的子区P1和P2，每一个子区由不连续且由栅线20分隔开的没有电性连接的像素电极40独立提供显示信号，两个独立的薄膜晶体管TFT分别控制每一个像素单元P内的两个子区P1和P2对应的像素电极40。
这样一来，相对于现有技术的一个大面积或者多个并联的薄膜晶体管控制整个像素区，本实用新型实施例提供的具有上述像素设计提供了一个更小的像素子区，并且由尺寸更小的薄膜晶体管TFT独立控制，从而提高了具有上述像素设计结构的阵列基板01应用于显示装置后的模拟电路设计的均匀性，各子区的亮度均匀性也大于现有技术中的单一的一个像素单元。
此外，由于本实用新型实施例提供的上述阵列基板01中每个像素单元P是由两个独立的子区P1和P2构成的，当一个像素单元P中的任一个子区内的薄膜晶体管TFT出现问题后，由于两个子区内的TFT为独立设置，仍有另一个子区可以正常工作，以使该像素单元P仍有部分区域可以正常显示。
在上述基础上进一步的，每个薄膜晶体管TFT的有源层a互不相连；上述阵列基板01还包括与每个子区一一对应的多个互不接触的像素电极40；像素电极40与薄膜晶体管TFT的漏极电性连接，且每个像素电极40至少有部分区域位于子区内。
这里，与每个子区一一对应的多个互不接触的像素电极40是指，每个子区均有一个一一对应的像素电极40，即上述阵列基板01上设置有多个像素电极40，各像素电极40之间互不接触。
具体的，如图2所示，每个子区内的薄膜晶体管TFT具有分隔的栅极g、有源层a、源极s和漏极d。各薄膜晶体管TFT分别由独立但是电性连接在同一根栅线21上的栅极g控制，各薄膜晶体管TFT的源极s和漏极d分别形成于由一根栅线21分隔的相邻的两个子区内，各薄膜晶体管TFT的源极s电性连接到同一根数据线30，以接收相应的数据信号。
在上述基础上进一步的，参考图2所示，上述阵列基板01还包括，设置在任一根第一公共电极线20与相邻的栅线21之间的且与第一公共电极线20同层设置的第二公共电极线22；设置在每个子区内的漏极盘31以及连接漏极盘31与薄膜晶体管TFT中漏极d的漏极连接线32；漏极盘31、漏极连接线32以及漏极d均同层设置；其中，第二公共电极线22与漏极盘31有重叠。
需要说明的是，本实用新型实施例中所指的“同层设置”是针对至少两种图案而言的，是指将至少两种图案设置在同一层衬底上的结构。具体的，是通过同一构图工艺在采用同种材料制成的薄膜上形成上述的至少两种图案。
即，第二公共电极线22与第一公共电极线20均设置在衬底基板10上，且采用同种材料具有相同的厚度。
并且，第二公共电极线22可与第一公共电极线20平行设置。以降低阵列基板的布线难度。
同理，漏极盘31、漏极连接线32以及漏极d均同层设置，是指漏极盘31、漏极连接线32以及薄膜晶体管TFT的漏极d、源极s以及与源极s相连的数据线30均设置在栅绝缘层上，且均采用同种材料具有相同的厚度。
漏极盘31的形状大致为矩形，形成于各子区的大致中央位置的第二公共电极线22之上。同层设置的漏极连接线32穿过像素单元P的子区，其两端分别连接薄膜晶体管TFT的漏极d和作为存储电容的上电极的漏极盘31。
每个子区内穿过有一根第二公共电极线22，其位置可在每个子区的大致中央位置且平行于栅线21。由于第二公共电极线22在衬底基板10上的投影与漏极盘31在衬底基板10上的投影有重叠，故第二公共电极线22构成了像素存储电容的另一个电极。
即本实用新型实施例提供的上述像素设计中，各子区的存储电容是由位于栅线21与数据线30之间的栅绝缘层及其两端的金属电极构成的，相比于现有技术中采用像素电极与栅线之间的栅绝缘层和钝化层形成的存储电容，由于本实用新型实施例提供的上述阵列基板01中的存储电容的绝缘层仅由栅绝缘层构成，因而具有更薄的绝缘介质和更大的电容值；此外，每个子区内的独立的漏极盘31以及第二公共电极线22部分的宽度可以灵活设计，有利于进一步增大存储电容。
这里，漏极盘31的宽度可以大于或等于漏极d和漏极连接线32的宽度，与作为存储电容的下电极的第二公共电极线22的宽度可大致相等，以进一步提高漏极盘31与第二公共电极线22的交叠区域的面积，增大存储电容。
其中，栅线21的宽度示例地可以为2～50μm；第一公共电极线20与第二公共电极线22的宽度示例地可以均为2～30μm；数据线30的宽度示例地可以为2～20μm；漏极盘31的宽度示例地可以为2～30μm；和/或，漏极d与漏极连接线32的宽度示例地可以均为2～10μm。
在上述基础上更进一步的，参考图2所示，每根栅线21两侧上延伸出分别位于每个子区内的多个栅极g；每根栅线21上具有多个镂空部210；每个镂空部210位于相对的两个栅极g之间，且延伸至与栅线21交叉设置的数据线30的下方。
即每根栅线21在对应于各子区内的薄膜晶体管TFT的区域有两条与栅线21的主体部分形成电连接的分支，以作为各薄膜晶体管TFT的栅极g。两条分支可大致与栅线21的主体部分平行，且两条分支之间形成没有栅线21金属的缕空部210。在一根栅线21的两条分支上分别形成由半导体材料构成的两个有源层a，各有源层a在一根栅线21的相对的两个分支的缕空部210两侧分隔断开，有源层a的宽度和长度大致接近与栅极g的相应尺寸。在各有源层a之上分别形成各薄膜晶体管TFT的源极s和漏极d，其源极s均与数据线30电性连接，其漏极d分别与各子区的像素电极40形成电性连接。
在栅线21上设置镂空部210，一方面、可以减少栅线21与数据线30交叠而产生的寄生电容；另一方面、当一个子区内的薄膜晶体管TFT出现问题后，栅线21的镂空部210可作为激光切割的标记点，从该镂空区域对栅线21进行切割从而将一根栅线21在相邻的两个子区内的延伸出的两个栅极g分割开，避免出现有问题的薄膜晶体管TFT影响相邻子区内由同一根栅线21控制的另一个子区内的薄膜晶体管TFT。
这里，由一根栅线21上延伸出的每个栅极g的宽度例如可以为2～10μm；和/或，每个栅极g的长度例如可以为2～20μm。其中，栅极g的长度是指平行于栅线21方向的尺寸，栅极g的宽度即为与长度尺寸相对的另一方向的尺寸。
在上述基础上，进一步的，参考图1所示，上述阵列基板01还包括，覆盖包括有数据线30的源漏金属层的保护层(由于保护层层通常为透明材质，故在图1所示的平面图中未示意出)；保护层上具有露出漏极盘31的过孔v；像素电极40通过上述的过孔v与漏极盘31相连。
这里，每个漏极盘31上方优选地设置有两个相对的过孔v，以保证像素电极40能与漏极盘31充分接触以形成电性连接。
并且，本实用新型实施例对构成上述保护层的具体材料及层数不作限定，保护层例如可以由钝化层构成、或由有机材料平坦化层构成，或由层叠设置的钝化层与有机材料平坦化层共同构成。
在上述基础上更进一步的，为了降低第一公共电极线20与第二公共电极线22的电阻并提高公共电压的均匀性，上述阵列基板01还包括，设置在至少一个像素单元P内的公共电极线连接线；公共电极线连接线与第一公共电极线20、第二公共电极线22同层设置，用于连接第二公共电极线22与相邻的第一公共电极线20；其中，设置在至少一个像素单元P内的公共电极线连接线位于一个或两个子区内。
即在上述阵列基板01中，至少有一个像素单元P内设置有用于连接第二公共电极线22与相邻的第一公共电极线20的公共电极线连接线。且该公共电极线连接线可以设置在一个像素单元P内的一个或两个子区内。
在上述基础上进一步的，像素电极40与两侧的数据线30均有重叠，使得每个子区的像素电极40同时与相邻数据线30形成寄生电容，可有效减轻串扰的影响。并且，在数据线30的上方覆盖像素电极40，可形成调制电场防止漏光。同时通过与上述阵列基板对合的彩膜基板上的黑矩阵来覆盖数据线弯折部分之间的区域，从而可彻底阻止相邻像素单元之间漏光。
示例的，如图3所示(图中仅示意出上述阵列基板的部分结构)，数据线30具有如下的折线设计。每根数据线30包括与第一公共电极线20垂直的多个第一线段部分301、与第一公共电极线20垂直的多个第二线段部分302以及连接第一线段部分301与第二线段部分302的多个第三线段部分303；其中，针对一根数据线30，每段第一线段部分301均跨越相邻的两个像素单元，且第一线段部分301的两端分别位于跨越的一根第一公共电极线20两侧；每段第一线段部分301均与数据线30一侧的像素单元中的像素电极40有重叠；每段第二线段部分302均跨越与数据线30交叉设置的栅线21，且第二线段部分302的两端分别位于该根栅线21的两侧；每段第二线段部分302均与数据线30的另一侧的像素单元中的像素电极40有重叠。
其中，每段第三线段部分303可以为平行于第二公共电极线22的直线或与第二公共电极线22呈一定角度设置的斜线(例如图中所示的与第二公共电极线22呈倾斜设置)，且每段第二线段部分302两端的第三线段部分303对称设置。
下面提供6个具体实施例，用于详细描述上述的阵列基板01。
实施例1
如图4所示，本实用新型实施例提供了一种阵列基板01，该阵列基板01包括，
设置在衬底基板10上的第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21；多根第一公共电极线20平行且间隔排列，其宽度为2～30μm；栅线21设置在每相邻两根第一公共电极线20之间，且平行于第一公共电极线20，其宽度为2～50μm；第二公共电极线22设置在任一根第一公共电极线20与相邻的栅线21之间，且平行于第一公共电极线20，其宽度为2～30μm。
覆盖上述走线的栅绝缘层；设置在栅绝缘层上的平行且间隔排列的多根数据线30，数据线30的长度方向垂直于第一公共电极线20；第一公共电极线20与数据线30交叉限定出多个像素单元P；位于每个像素单元P的大致中央位置的栅线21将每个像素单元P划分为两个面积大致相同的子区P1与P2。
公共电极线连接线23设置在每个像素单元P内的每个子区内，用于连接第二公共电极线22与相邻的第一公共电极线20。公共电极线连接线23可以设置地与第一公共电极线20、第二公共电极线22垂直。
每个子区内设置有薄膜晶体管TFT。其中，每根栅线21在对应于各子区内的薄膜晶体管TFT的区域有两条与栅线21的主体部分形成电连接的分支，以作为各薄膜晶体管TFT的栅极g。每个栅极g的宽度例如可以为2～10μm，长度例如可以为2～20μm。两条分支可大致与栅线21的主体部分平行，且两条分支之间形成没有栅线21金属的缕空部210。
在一根栅线21的两条分支上分别形成由半导体材料构成的两个有源层a，各有源层a在一根栅线21的相对的两个分支的缕空部210两侧分隔断开，有源层a的宽度和长度大致接近与栅极g的相应尺寸。在各有源层a之上分别形成各薄膜晶体管TFT的源极s和漏极d，其源极s均与数据线30电性连接。
每个子区内还设置有与数据线30、源极s和漏极d同层设置的漏极盘31以及连接漏极盘31与薄膜晶体管TFT中漏极d的漏极连接线32；其中，漏极盘31的形状大致为矩形，设置在各子区的大致中央位置的第二公共电极线22的上方，二者交叠的区域形成了每个子区的存储电容。
漏极盘31的宽度为2～30μm，漏极d与漏极连接线32的宽度为2～10μm。并且，为了减少不透光的漏极d与漏极连接线32对阵列基板开口率的影响，漏极盘31的宽度应大于漏极d与漏极连接线32的宽度。
上述阵列基板01还包括，覆盖包括有数据线30的源漏金属层的保护层以及设置在每个子区内的像素电极40；保护层上具有露出漏极盘31的过孔v；像素电极40通过上述的过孔v与漏极盘31相连。
在本实施例中，栅线21以及由栅线21延伸出的栅极g、数据线30、由数据线30延伸出的源极s以及与源极s相对的漏极d、漏极盘31、漏极连接线32、第一公共电极线20、第二公共电极线22、公共电极线连接线23等金属走线部分可以采用Cu、或Al、或Mo、或Ti、或Cr、或W、或Nd以及Nb等金属材料制备，也可以采用这些材料的合金制备。
其中，各金属走线可以是单层结构，也可以采用多层结构，如Mo\Al\Mo、或Ti\Al\Ti、或Ti\Cu\Ti、或Mo\Cu\Ti等等。同层设置的走线如第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21可具有同种材料和相同的厚度。
有源层a可以采用非晶硅、或低温多晶硅、或氧化物半导体材料。
各绝缘层如，栅极绝缘层可以采用氮化硅或氧化硅制备，可以是单层结构，也可以是多层结构，例如氧化硅/氮化硅。保护层可以由钝化层和/或有机材料平坦化层构成，其中钝化层可以采用无机物如氮化硅材料，有机材料平坦化层可以采用有机物如树脂材料。
像素电极40可以采用ITO、或IZO、或ITZO等透明金属氧化物导电材料。
上述设计的每个像素单元包含了两个独立的薄膜晶体管TFT，分别由分隔的栅极控制分隔的有源层形成导电沟道，各子区内的TFT源极和漏极没有共用，只有一行像素单元内的TFT的栅极连接到同一根栅线，一列像素单元内的源极均连接到同一根数据线，由栅线将一个像素单元分割成两个具有断开不连续的像素电极的子区，降低了寄生电容的同时，还可以通过增加漏极盘及其下方的第二公共电极线部分的宽度而增大存储电容，有利于降低由于馈通电压而引起的像素电压改变的不利影响。
实施例2
参考图2所示，本实用新型实施例提供了一种阵列基板01，该阵列基板01包括，
设置在衬底基板10上的第一公共电极线20、第二公共电极线22以及栅线21；多根第一公共电极线20平行且间隔排列，其宽度为2～30μm；栅线21设置在每相邻两根第一公共电极线20之间，且平行于第一公共电极线20，其宽度为2～50μm；第二公共电极线22设置在任一根第一公共电极线20与相邻的栅线21之间，且平行于第一公共电极线20，其宽度为2～30μm。
覆盖上述走线的栅绝缘层；设置在栅绝缘层上的平行且间隔排列的多根数据线30，数据线30的长度方向垂直于第一公共电极线20；第一公共电极线20与数据线30交叉限定出多个像素单元P；位于每个像素单元P的大致中央位置的栅线21将每个像素单元P划分为两个面积大致相同的子区P1与P2。
每个子区内设置有薄膜晶体管TFT。其中，每根栅线21在对应于各子区内的薄膜晶体管TFT的区域有两条与栅线21的主体部分形成电连接的分支，以作为各薄膜晶体管TFT的栅极g。每个栅极g的宽度例如可以为2～10μm，长度例如可以为2～20μm。两条分支可大致与栅线21的主体部分平行，且两条分支之间形成没有栅线21金属的缕空部210。
在一根栅线21的两条分支上分别形成由半导体材料构成的两个有源层a，各有源层a在一根栅线21的相对的两个分支的缕空部210两侧分隔断开，有源层a的宽度和长度大致接近与栅极g的相应尺寸。在各有源层a之上分别形成各薄膜晶体管TFT的源极s和漏极d，其源极s均与数据线30电性连接。
每个子区内还设置有与数据线30、源极s和漏极d同层设置的漏极盘31以及连接漏极盘31与薄膜晶体管TFT中漏极d的漏极连接线32；其中，漏极盘31的形状大致为矩形，设置在各子区的大致中央位置的第二公共电极线22的上方，二者交叠的区域形成了每个子区的存储电容。
漏极盘31的宽度为2～30μm，漏极d与漏极连接线32的宽度为2～10μm。并且，为了减少不透光的漏极d与漏极连接线32对阵列基板开口率的影响，漏极盘31的宽度应大于漏极d与漏极连接线32的宽度。
上述阵列基板01还包括，覆盖包括有数据线30的源漏金属层的保护层以及设置在每个子区内的像素电极40；保护层上具有露出漏极盘31的过孔v；像素电极40通过上述的过孔v与漏极盘31相连。
在本实施例中，栅线21以及由栅线21延伸出的栅极g、数据线30、由数据线30延伸出的源极s以及与源极s相对的漏极d、漏极盘31、漏极连接线32、第一公共电极线20、第二公共电极线22等金属走线部分可以采用Cu、或Al、或Mo、或Ti、或Cr、或W、或Nd以及Nb等金属材料制备，也可以采用这些材料的合金制备。
其中，各金属走线可以是单层结构，也可以采用多层结构，如Mo\Al\Mo、或Ti\Al\Ti、或Ti\Cu\Ti、或Mo\Cu\Ti等等。同层设置的走线如第一公共电极线20、第二公共电极线22以及栅线21可具有同种材料和相同的厚度。
有源层a可以采用非晶硅、或低温多晶硅、或氧化物半导体材料。
各绝缘层如，栅极绝缘层可以采用氮化硅或氧化硅制备，可以是单层结构，也可以是多层结构，例如氧化硅/氮化硅。保护层可以由钝化层和/或有机材料平坦化层构成，其中钝化层可以采用无机物如氮化硅材料，有机材料平坦化层可以采用有机物如树脂材料。
像素电极40可以采用ITO、或IZO、或ITZO等透明金属氧化物导电材料。
上述设计的每个像素单元包含了两个独立的薄膜晶体管TFT，分别由分隔的栅极控制分隔的有源层形成导电沟道，各子区内的TFT源极和漏极没有共用，只有一行像素单元内的TFT的栅极连接到同一根栅线，一列像素单元内的源极均连接到同一根数据线，由栅线将一个像素单元分割成两个具有断开不连续的像素电极的子区，降低了寄生电容的同时，还可以通过增加漏极盘及其下方的第二公共电极线部分的宽度而增大存储电容，有利于降低由于馈通电压而引起的像素电压改变的不利影响。
实施例3
如图5所示，本实用新型实施例提供了一种阵列基板01，该阵列基板01包括，
设置在衬底基板10上的第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21；多根第一公共电极线20平行且间隔排列，其宽度为2～30μm；栅线21设置在每相邻两根第一公共电极线20之间，且平行于第一公共电极线20，其宽度为2～50μm；第二公共电极线22设置在任一根第一公共电极线20与相邻的栅线21之间，且平行于第一公共电极线20，其宽度为2～30μm。
覆盖上述走线的栅绝缘层；设置在栅绝缘层上的平行且间隔排列的多根数据线30，数据线30的长度方向垂直于第一公共电极线20；第一公共电极线20与数据线30交叉限定出多个像素单元P；位于每个像素单元P的大致中央位置的栅线21将每个像素单元P划分为两个面积大致相同的子区P1与P2。
公共电极线连接线23设置在每个像素单元P内的每个子区内，用于连接第二公共电极线22与相邻的第一公共电极线20。公共电极线连接线23可以设置地与第一公共电极线20、第二公共电极线22垂直。
每个子区内设置有薄膜晶体管TFT。其中，每根栅线21在对应于各子区内的薄膜晶体管TFT的区域有两条与栅线21的主体部分形成电连接的分支，以作为各薄膜晶体管TFT的栅极g。每个栅极g的宽度例如可以为2～10μm，长度例如可以为2～20μm。两条分支可大致与栅线21的主体部分平行，且两条分支之间形成没有栅线21金属的缕空部210。
在一根栅线21的两条分支上分别形成由半导体材料构成的两个有源层a，各有源层a在一根栅线21的相对的两个分支的缕空部210两侧分隔断开，有源层a的宽度和长度大致接近与栅极g的相应尺寸。在各有源层a之上分别形成各薄膜晶体管TFT的源极s和漏极d，其源极s均与数据线30电性连接。
每个子区内还设置有与数据线30、源极s和漏极d同层设置的漏极盘31以及连接漏极盘31与薄膜晶体管TFT中漏极d的漏极连接线32；其中，漏极盘31的形状大致为矩形，设置在各子区的大致中央位置的第二公共电极线22的上方，二者交叠的区域形成了每个子区的存储电容。
漏极盘31的宽度为2～30μm，漏极d与漏极连接线32的宽度为2～10μm。并且，为了减少不透光的漏极d与漏极连接线32对阵列基板开口率的影响，漏极盘31的宽度应大于漏极d与漏极连接线32的宽度。
上述阵列基板01还包括，覆盖包括有数据线30的源漏金属层的保护层以及设置在每个子区内的像素电极40；保护层上具有露出漏极盘31的过孔v；像素电极40通过上述的过孔v与漏极盘31相连。
长度方向与栅线21垂直的数据线30为折线设计，每根数据线30包括与第一公共电极线20垂直的多个第一线段部分301、与第一公共电极线20垂直的多个第二线段部分302以及连接第一线段部分301与第二线段部分302的多个第三线段部分303；其中，针对任一根数据线30，每段第一线段部分301均跨越相邻的两个像素单元P，且第一线段部分301的两端分别位于跨越的相邻的两个像素单元P中相邻的两根第二公共电极线22上方；每段第一线段部分301在衬底基板10上的投影均与沿数据线30的长度方向的一列像素单元P中的像素电极40在衬底基板10上的投影有重叠；每段第二线段部分302均跨越一个像素单元P中的两个子区，且第二线段部分302的两端分别位于两个子区中相邻的两根第二公共电极线22上方；每段第二线段部分22在衬底基板10上的投影均与沿数据线30的长度方向的相邻的另一列像素单元P中的像素电极40在衬底基板10上的投影有重叠。数据线30中各线段部分的宽度为2～20μm。
这里，连接第一线段部分301与第二线段部分302的第三线段部分303可以为直线段，也可以为与第一线段部分301、第二线段部分302呈其他角度的倾斜直线段或者曲线段。为了减少不透光的数据线30部分对像素单元开口率的影响，因此优选的，每段第三线段部分303均位于第二公共电极线22上方。
每根数据线30的弯折方向均相同，以所有数据线30向图5中右侧弯折为例，在一列像素单元两侧的两根数据线30中，每个子区的像素电极40覆盖一侧(即图中的左侧)的数据线30中的第二线段部分302，但不覆盖该根数据线302的第一线段部分301；同时，该列像素单元的每个子区中的像素电极40覆盖另一侧(即图中的右侧)的数据线30中的第一线段部分301，但不覆盖该根数据线302的第二线段部分302。
需要说明的是，未在上图中示意出的相邻列的像素单元中的像素电极40，未被这些像素电极覆盖的两根数据线30中的第一线段部分301与第二线段部分302，以相同的方式分别被两侧相邻的像素电极覆盖。还需要说明，像素电极40覆盖数据线30的上述线段部分，以像素电极40与数据线30中的第一线段部分301在衬底基板10上的投影有重叠为例，像素电极40覆盖数据线30的相应线段部分是指数据线30的相应线段部分的边缘在像素电极40覆盖的范围内，或者数据线30的相应线段部分与像素电极40的边缘重合。
与上述阵列基板01对合彩膜基板上的黑矩阵02图案还覆盖延伸至对应于数据线30的第一线段部分301和第二线段部分302部分之间的相应位置处，其边缘分别接近或重叠数据线30的第一线段部分301和第二线段部分302的边缘，黑矩阵的宽度为2～20μm。
上述设计使得像素电极同时与相邻数据线形成寄生电容，有效减轻串扰的影响，在数据线的部分区域上方覆盖像素电极，形成调制电场防止相邻像素单元产生漏光。进一步还可通过对合的彩膜基板上的黑矩阵覆盖数据线30弯折部分之间的区域，彻底阻止漏光。
在本实施例中，栅线21以及由栅线21延伸出的栅极g、数据线30、由数据线30延伸出的源极s以及与源极s相对的漏极d、漏极盘31、漏极连接线32、第一公共电极线20、第二公共电极线22、公共电极线连接线23等金属走线部分可以采用Cu、或Al、或Mo、或Ti、或Cr、或W、或Nd以及Nb等金属材料制备，也可以采用这些材料的合金制备。
其中，各金属走线可以是单层结构，也可以采用多层结构，如Mo\Al\Mo、或Ti\Al\Ti、或Ti\Cu\Ti、或Mo\Cu\Ti等等。同层设置的走线如第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21可具有同种材料和相同的厚度。
有源层a可以采用非晶硅、或低温多晶硅、或氧化物半导体材料。
各绝缘层如，栅极绝缘层可以采用氮化硅或氧化硅制备，可以是单层结构，也可以是多层结构，例如氧化硅/氮化硅。保护层可以由钝化层和/或有机材料平坦化层构成，其中钝化层可以采用无机物如氮化硅材料，有机材料平坦化层可以采用有机物如树脂材料。
像素电极40可以采用ITO、或IZO、或ITZO等透明金属氧化物导电材料。
上述设计的每个像素单元包含了两个独立的薄膜晶体管TFT，分别由分隔的栅极控制分隔的有源层形成导电沟道，各子区内的TFT源极和漏极没有共用，只有一行像素单元内的TFT的栅极连接到同一根栅线，一列像素单元内的源极均连接到同一根数据线，由栅线将一个像素单元分割成两个具有断开不连续的像素电极的子区，降低了寄生电容的同时，还可以通过增加漏极盘及其下方的第二公共电极线部分的宽度而增大存储电容，有利于降低由于馈通电压而引起的像素电压改变的不利影响。
实施例4
如图6所示，本实用新型实施例提供了一种阵列基板01，该阵列基板01包括，
设置在衬底基板10上的第一公共电极线20、第二公共电极线22以及栅线21；多根第一公共电极线20平行且间隔排列，其宽度为2～30μm；栅线21设置在每相邻两根第一公共电极线20之间，且平行于第一公共电极线20，其宽度为2～50μm；第二公共电极线22设置在任一根第一公共电极线20与相邻的栅线21之间，且平行于第一公共电极线20，其宽度为2～30μm。
覆盖上述走线的栅绝缘层；设置在栅绝缘层上的平行且间隔排列的多根数据线30，数据线30的长度方向垂直于第一公共电极线20；第一公共电极线20与数据线30交叉限定出多个像素单元P；位于每个像素单元P的大致中央位置的栅线21将每个像素单元P划分为两个面积大致相同的子区P1与P2。
每个子区内设置有薄膜晶体管TFT。其中，每根栅线21在对应于各子区内的薄膜晶体管TFT的区域有两条与栅线21的主体部分形成电连接的分支，以作为各薄膜晶体管TFT的栅极g。每个栅极g的宽度例如可以为2～10μm，长度例如可以为2～20μm。两条分支可大致与栅线21的主体部分平行，且两条分支之间形成没有栅线21金属的缕空部210。
在一根栅线21的两条分支上分别形成由半导体材料构成的两个有源层a，各有源层a在一根栅线21的相对的两个分支的缕空部210两侧分隔断开，有源层a的宽度和长度大致接近与栅极g的相应尺寸。在各有源层a之上分别形成各薄膜晶体管TFT的源极s和漏极d，其源极s均与数据线30电性连接。
每个子区内还设置有与数据线30、源极s和漏极d同层设置的漏极盘31以及连接漏极盘31与薄膜晶体管TFT中漏极d的漏极连接线32；其中，漏极盘31的形状大致为矩形，设置在各子区的大致中央位置的第二公共电极线22的上方，二者交叠的区域形成了每个子区的存储电容。
漏极盘31的宽度为2～30μm，漏极d与漏极连接线32的宽度为2～10μm。并且，为了减少不透光的漏极d与漏极连接线32对阵列基板开口率的影响，漏极盘31的宽度应大于漏极d与漏极连接线32的宽度。
上述阵列基板01还包括，覆盖包括有数据线30的源漏金属层的保护层以及设置在每个子区内的像素电极40；保护层上具有露出漏极盘31的过孔v；像素电极40通过上述的过孔v与漏极盘31相连。
长度方向与栅线21垂直的数据线30为折线设计，每根数据线30包括与第一公共电极线20垂直的多个第一线段部分301、与第一公共电极线20垂直的多个第二线段部分302以及连接第一线段部分301与第二线段部分302的多个第三线段部分303；其中，针对任一根数据线30，每段第一线段部分301均跨越相邻的两个像素单元P，且第一线段部分301的两端分别位于跨越的相邻的两个像素单元P中相邻的两根第二公共电极线22上方；每段第一线段部分301在衬底基板10上的投影均与沿数据线30的长度方向的一列像素单元P中的像素电极40在衬底基板10上的投影有重叠；每段第二线段部分302均跨越一个像素单元P中的两个子区，且第二线段部分302的两端分别位于两个子区中相邻的两根第二公共电极线22上方；每段第二线段部分22在衬底基板10上的投影均与沿数据线30的长度方向的相邻的另一列像素单元P中的像素电极40在衬底基板10上的投影有重叠。数据线30中各线段部分的宽度为2～20μm。
这里，连接第一线段部分301与第二线段部分302的第三线段部分303可以为直线段，也可以为与第一线段部分301、第二线段部分302呈其他角度的倾斜直线段或者曲线段。为了减少不透光的数据线30部分对像素单元开口率的影响，因此优选的，每段第三线段部分303均位于第二公共电极线22上方。
每根数据线30的弯折方向均相同，以所有数据线30向图6中右侧弯折为例，在一列像素单元两侧的两根数据线30中，每个子区的像素电极40覆盖一侧(即图中的左侧)的数据线30中的第二线段部分302，但不覆盖该根数据线302的第一线段部分301；同时，该列像素单元的每个子区中的像素电极40覆盖另一侧(即图中的右侧)的数据线30中的第一线段部分301，但不覆盖该根数据线302的第二线段部分302。
需要说明的是，未在上图中示意出的相邻列的像素单元中的像素电极40，未被这些像素电极覆盖的两根数据线30中的第一线段部分301与第二线段部分302，以相同的方式分别被两侧相邻的像素电极覆盖。还需要说明，像素电极40覆盖数据线30的上述线段部分，以像素电极40与数据线30中的第一线段部分301在衬底基板10上的投影有重叠为例，像素电极40覆盖数据线30的相应线段部分是指数据线30的相应线段部分的边缘在像素电极40覆盖的范围内，或者数据线30的相应线段部分与像素电极40的边缘重合。
与上述阵列基板01对合彩膜基板上的黑矩阵02图案还覆盖延伸至对应于数据线30的第一线段部分301和第二线段部分302部分之间的相应位置处，其边缘分别接近或重叠数据线30的第一线段部分301和第二线段部分302的边缘，黑矩阵的宽度为2～20μm。
上述设计使得像素电极同时与相邻数据线形成寄生电容，有效减轻串扰的影响，在数据线的部分区域上方覆盖像素电极，形成调制电场防止相邻像素单元产生漏光。进一步还可通过对合的彩膜基板上的黑矩阵覆盖数据线30弯折部分之间的区域，彻底阻止漏光。
在本实施例中，栅线21以及由栅线21延伸出的栅极g、数据线30、由数据线30延伸出的源极s以及与源极s相对的漏极d、漏极盘31、漏极连接线32、第一公共电极线20、第二公共电极线22等金属走线部分可以采用Cu、或Al、或Mo、或Ti、或Cr、或W、或Nd以及Nb等金属材料制备，也可以采用这些材料的合金制备。
其中，各金属走线可以是单层结构，也可以采用多层结构，如Mo\Al\Mo、或Ti\Al\Ti、或Ti\Cu\Ti、或Mo\Cu\Ti等等。同层设置的走线如第一公共电极线20、第二公共电极线22以及栅线21可具有同种材料和相同的厚度。
有源层a可以采用非晶硅、或低温多晶硅、或氧化物半导体材料。
各绝缘层如，栅极绝缘层可以采用氮化硅或氧化硅制备，可以是单层结构，也可以是多层结构，例如氧化硅/氮化硅。保护层可以由钝化层和/或有机材料平坦化层构成，其中钝化层可以采用无机物如氮化硅材料，有机材料平坦化层可以采用有机物如树脂材料。
像素电极40可以采用ITO、或IZO、或ITZO等透明金属氧化物导电材料。
上述设计的每个像素单元包含了两个独立的薄膜晶体管TFT，分别由分隔的栅极控制分隔的有源层形成导电沟道，各子区内的TFT源极和漏极没有共用，只有一行像素单元内的TFT的栅极连接到同一根栅线，一列像素单元内的源极均连接到同一根数据线，由栅线将一个像素单元分割成两个具有断开不连续的像素电极的子区，降低了寄生电容的同时，还可以通过增加漏极盘及其下方的第二公共电极线部分的宽度而增大存储电容，有利于降低由于馈通电压而引起的像素电压改变的不利影响。
实施例5
如图7所示，本实用新型实施例提供了一种阵列基板01，该阵列基板01包括，
设置在衬底基板10上的第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21；多根第一公共电极线20平行且间隔排列，其宽度为2～30μm；栅线21设置在每相邻两根第一公共电极线20之间，且平行于第一公共电极线20，其宽度为2～50μm；第二公共电极线22设置在任一根第一公共电极线20与相邻的栅线21之间，且平行于第一公共电极线20，其宽度为2～30μm。
覆盖上述走线的栅绝缘层；设置在栅绝缘层上的平行且间隔排列的多根数据线30，数据线30的长度方向垂直于第一公共电极线20；第一公共电极线20与数据线30交叉限定出多个像素单元P；位于每个像素单元P的大致中央位置的栅线21将每个像素单元P划分为两个面积大致相同的子区P1与P2。
公共电极线连接线23设置在每个像素单元P内的一个子区内，用于连接第二公共电极线22与相邻的第一公共电极线20。公共电极线连接线23可以设置地与第一公共电极线20、第二公共电极线22垂直。
并且，每行像素单元中的每个子区内的公共电极线连接线23均位于相邻的栅线21的同一侧，例如为图中示意出的下方，即公共电极线连接线23均位于子区P1内。
每个子区内设置有薄膜晶体管TFT。其中，每根栅线21在对应于各子区内的薄膜晶体管TFT的区域有两条与栅线21的主体部分形成电连接的分支，以作为各薄膜晶体管TFT的栅极g。每个栅极g的宽度例如可以为2～10μm，长度例如可以为2～20μm。两条分支可大致与栅线21的主体部分平行，且两条分支之间形成没有栅线21金属的缕空部210。
在一根栅线21的两条分支上分别形成由半导体材料构成的两个有源层a，各有源层a在一根栅线21的相对的两个分支的缕空部210两侧分隔断开，有源层a的宽度和长度大致接近与栅极g的相应尺寸。在各有源层a之上分别形成各薄膜晶体管TFT的源极s和漏极d，其源极s均与数据线30电性连接。
每个子区内还设置有与数据线30、源极s和漏极d同层设置的漏极盘31以及连接漏极盘31与薄膜晶体管TFT中漏极d的漏极连接线32；其中，漏极盘31的形状大致为矩形，设置在各子区的大致中央位置的第二公共电极线22的上方，二者交叠的区域形成了每个子区的存储电容。
漏极盘31的宽度为2～30μm，漏极d与漏极连接线32的宽度为2～10μm。并且，为了减少不透光的漏极d与漏极连接线32对阵列基板开口率的影响，漏极盘31的宽度应大于漏极d与漏极连接线32的宽度。
上述阵列基板01还包括，覆盖包括有数据线30的源漏金属层的保护层以及设置在每个子区内的像素电极40；保护层上具有露出漏极盘31的过孔v；像素电极40通过上述的过孔v与漏极盘31相连。
长度方向与栅线21垂直的数据线30为折线设计，每根数据线30包括与第一公共电极线20垂直的多个第一线段部分301、与第一公共电极线20垂直的多个第二线段部分302以及连接第一线段部分301与第二线段部分302的多个第三线段部分303；其中，针对任一根数据线30，每段第一线段部分301均跨越相邻的两个像素单元P，且第一线段部分301的两端分别位于跨越的相邻的两个像素单元P中相邻的两根第二公共电极线22上方；每段第一线段部分301在衬底基板10上的投影均与沿数据线30的长度方向的一列像素单元P中的像素电极40在衬底基板10上的投影有重叠；每段第二线段部分302均跨越一个像素单元P中的两个子区，且第二线段部分302的两端分别位于两个子区中相邻的两根第二公共电极线22上方；每段第二线段部分22在衬底基板10上的投影均与沿数据线30的长度方向的相邻的另一列像素单元P中的像素电极40在衬底基板10上的投影有重叠。数据线30中各线段部分的宽度为2～20μm。
这里，连接第一线段部分301与第二线段部分302的第三线段部分303可以为直线段，也可以为与第一线段部分301、第二线段部分302呈其他角度的倾斜直线段或者曲线段。为了减少不透光的数据线30部分对像素单元开口率的影响，因此优选的，每段第三线段部分303均位于第二公共电极线22上方。
每根数据线30的弯折方向均相同，以所有数据线30向图7中右侧弯折为例，在一列像素单元两侧的两根数据线30中，每个子区的像素电极40覆盖一侧(即图中的左侧)的数据线30中的第二线段部分302，但不覆盖该根数据线302的第一线段部分301；同时，该列像素单元的每个子区中的像素电极40覆盖另一侧(即图中的右侧)的数据线30中的第一线段部分301，但不覆盖该根数据线302的第二线段部分302。
需要说明的是，未在上图中示意出的相邻列的像素单元中的像素电极40，未被这些像素电极覆盖的两根数据线30中的第一线段部分301与第二线段部分302，以相同的方式分别被两侧相邻的像素电极覆盖。还需要说明，像素电极40覆盖数据线30的上述线段部分，以像素电极40与数据线30中的第一线段部分301在衬底基板10上的投影有重叠为例，像素电极40覆盖数据线30的相应线段部分是指数据线30的相应线段部分的边缘在像素电极40覆盖的范围内，或者数据线30的相应线段部分与像素电极40的边缘重合。
与上述阵列基板01对合彩膜基板上的黑矩阵02图案还覆盖延伸至对应于数据线30的第一线段部分301和第二线段部分302部分之间的相应位置处，其边缘分别接近或重叠数据线30的第一线段部分301和第二线段部分302的边缘，黑矩阵的宽度为2～20μm。
上述设计使得像素电极同时与相邻数据线形成寄生电容，有效减轻串扰的影响，在数据线的部分区域上方覆盖像素电极，形成调制电场防止相邻像素单元产生漏光。进一步还可通过对合的彩膜基板上的黑矩阵覆盖数据线30弯折部分之间的区域，彻底阻止漏光。
在本实施例中，栅线21以及由栅线21延伸出的栅极g、数据线30、由数据线30延伸出的源极s以及与源极s相对的漏极d、漏极盘31、漏极连接线32、第一公共电极线20、第二公共电极线22、公共电极线连接线23等金属走线部分可以采用Cu、或Al、或Mo、或Ti、或Cr、或W、或Nd以及Nb等金属材料制备，也可以采用这些材料的合金制备。
其中，各金属走线可以是单层结构，也可以采用多层结构，如Mo\Al\Mo、或Ti\Al\Ti、或Ti\Cu\Ti、或Mo\Cu\Ti等等。同层设置的走线如第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21可具有同种材料和相同的厚度。
有源层a可以采用非晶硅、或低温多晶硅、或氧化物半导体材料。
各绝缘层如，栅极绝缘层可以采用氮化硅或氧化硅制备，可以是单层结构，也可以是多层结构，例如氧化硅/氮化硅。保护层可以由钝化层和/或有机材料平坦化层构成，其中钝化层可以采用无机物如氮化硅材料，有机材料平坦化层可以采用有机物如树脂材料。
像素电极40可以采用ITO、或IZO、或ITZO等透明金属氧化物导电材料。
上述设计的每个像素单元包含了两个独立的薄膜晶体管TFT，分别由分隔的栅极控制分隔的有源层形成导电沟道，各子区内的TFT源极和漏极没有共用，只有一行像素单元内的TFT的栅极连接到同一根栅线，一列像素单元内的源极均连接到同一根数据线，由栅线将一个像素单元分割成两个具有断开不连续的像素电极的子区，降低了寄生电容的同时，还可以通过增加漏极盘及其下方的第二公共电极线部分的宽度而增大存储电容，有利于降低由于馈通电压而引起的像素电压改变的不利影响。
实施例6
如图8所示，本实用新型实施例提供了一种阵列基板01，该阵列基板01包括，
设置在衬底基板10上的第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21；多根第一公共电极线20平行且间隔排列，其宽度为2～30μm；栅线21设置在每相邻两根第一公共电极线20之间，且平行于第一公共电极线20，其宽度为2～50μm；第二公共电极线22设置在任一根第一公共电极线20与相邻的栅线21之间，且平行于第一公共电极线20，其宽度为2～30μm。
覆盖上述走线的栅绝缘层；设置在栅绝缘层上的平行且间隔排列的多根数据线30，数据线30的长度方向垂直于第一公共电极线20；第一公共电极线20与数据线30交叉限定出多个像素单元P；位于每个像素单元P的大致中央位置的栅线21将每个像素单元P划分为两个面积大致相同的子区P1与P2。
公共电极线连接线23设置在每个像素单元P内的一个子区内，用于连接第二公共电极线22与相邻的第一公共电极线20。公共电极线连接线23可以设置地与第一公共电极线20、第二公共电极线22垂直。
并且，每行像素单元中的每个子区内的公共电极线连接线23均位于相邻的栅线21的同一侧，例如为图中示意出的上方，即公共电极线连接线23均位于子区P2内，与前述实施例5示意出的排列方式相反。
每个子区内设置有薄膜晶体管TFT。其中，每根栅线21在对应于各子区内的薄膜晶体管TFT的区域有两条与栅线21的主体部分形成电连接的分支，以作为各薄膜晶体管TFT的栅极g。每个栅极g的宽度例如可以为2～10μm，长度例如可以为2～20μm。两条分支可大致与栅线21的主体部分平行，且两条分支之间形成没有栅线21金属的缕空部210。
在一根栅线21的两条分支上分别形成由半导体材料构成的两个有源层a，各有源层a在一根栅线21的相对的两个分支的缕空部210两侧分隔断开，有源层a的宽度和长度大致接近与栅极g的相应尺寸。在各有源层a之上分别形成各薄膜晶体管TFT的源极s和漏极d，其源极s均与数据线30电性连接。
每个子区内还设置有与数据线30、源极s和漏极d同层设置的漏极盘31以及连接漏极盘31与薄膜晶体管TFT中漏极d的漏极连接线32；其中，漏极盘31的形状大致为矩形，设置在各子区的大致中央位置的第二公共电极线22的上方，二者交叠的区域形成了每个子区的存储电容。
漏极盘31的宽度为2～30μm，漏极d与漏极连接线32的宽度为2～10μm。并且，为了减少不透光的漏极d与漏极连接线32对阵列基板开口率的影响，漏极盘31的宽度应大于漏极d与漏极连接线32的宽度。
上述阵列基板01还包括，覆盖包括有数据线30的源漏金属层的保护层以及设置在每个子区内的像素电极40；保护层上具有露出漏极盘31的过孔v；像素电极40通过上述的过孔v与漏极盘31相连。
长度方向与栅线21垂直的数据线30为折线设计，每根数据线30包括与第一公共电极线20垂直的多个第一线段部分301、与第一公共电极线20垂直的多个第二线段部分302以及连接第一线段部分301与第二线段部分302的多个第三线段部分303；其中，针对任一根数据线30，每段第一线段部分301均跨越相邻的两个像素单元P，且第一线段部分301的两端分别位于跨越的相邻的两个像素单元P中相邻的两根第二公共电极线22上方；每段第一线段部分301在衬底基板10上的投影均与沿数据线30的长度方向的一列像素单元P中的像素电极40在衬底基板10上的投影有重叠；每段第二线段部分302均跨越一个像素单元P中的两个子区，且第二线段部分302的两端分别位于两个子区中相邻的两根第二公共电极线22上方；每段第二线段部分22在衬底基板10上的投影均与沿数据线30的长度方向的相邻的另一列像素单元P中的像素电极40在衬底基板10上的投影有重叠。数据线30中各线段部分的宽度为2～20μm。
这里，连接第一线段部分301与第二线段部分302的第三线段部分303可以为直线段，也可以为与第一线段部分301、第二线段部分302呈其他角度的倾斜直线段或者曲线段。为了减少不透光的数据线30部分对像素单元开口率的影响，因此优选的，每段第三线段部分303均位于第二公共电极线22上方。
每根数据线30的弯折方向均相同，以所有数据线30向图8中右侧弯折为例，在一列像素单元两侧的两根数据线30中，每个子区的像素电极40覆盖一侧(即图中的左侧)的数据线30中的第二线段部分302，但不覆盖该根数据线302的第一线段部分301；同时，该列像素单元的每个子区中的像素电极40覆盖另一侧(即图中的右侧)的数据线30中的第一线段部分301，但不覆盖该根数据线302的第二线段部分302。
需要说明的是，未在上图中示意出的相邻列的像素单元中的像素电极40，未被这些像素电极覆盖的两根数据线30中的第一线段部分301与第二线段部分302，以相同的方式分别被两侧相邻的像素电极覆盖。还需要说明，像素电极40覆盖数据线30的上述线段部分，以像素电极40与数据线30中的第一线段部分301在衬底基板10上的投影有重叠为例，像素电极40覆盖数据线30的相应线段部分是指数据线30的相应线段部分的边缘在像素电极40覆盖的范围内，或者数据线30的相应线段部分与像素电极40的边缘重合。
与上述阵列基板01对合彩膜基板上的黑矩阵02图案还覆盖延伸至对应于数据线30的第一线段部分301和第二线段部分302部分之间的相应位置处，其边缘分别接近或重叠数据线30的第一线段部分301和第二线段部分302的边缘，黑矩阵的宽度为2～20μm。
上述设计使得像素电极同时与相邻数据线形成寄生电容，有效减轻串扰的影响，在数据线的部分区域上方覆盖像素电极，形成调制电场防止相邻像素单元产生漏光。进一步还可通过对合的彩膜基板上的黑矩阵覆盖数据线30弯折部分之间的区域，彻底阻止漏光。
在本实施例中，栅线21以及由栅线21延伸出的栅极g、数据线30、由数据线30延伸出的源极s以及与源极s相对的漏极d、漏极盘31、漏极连接线32、第一公共电极线20、第二公共电极线22、公共电极线连接线23等金属走线部分可以采用Cu、或Al、或Mo、或Ti、或Cr、或W、或Nd以及Nb等金属材料制备，也可以采用这些材料的合金制备。
其中，各金属走线可以是单层结构，也可以采用多层结构，如Mo\Al\Mo、或Ti\Al\Ti、或Ti\Cu\Ti、或Mo\Cu\Ti等等。同层设置的走线如第一公共电极线20、第二公共电极线22、公共电极线连接线23以及栅线21可具有同种材料和相同的厚度。
有源层a可以采用非晶硅、或低温多晶硅、或氧化物半导体材料。
各绝缘层如，栅极绝缘层可以采用氮化硅或氧化硅制备，可以是单层结构，也可以是多层结构，例如氧化硅/氮化硅。保护层可以由钝化层和/或有机材料平坦化层构成，其中钝化层可以采用无机物如氮化硅材料，有机材料平坦化层可以采用有机物如树脂材料。
像素电极40可以采用ITO、或IZO、或ITZO等透明金属氧化物导电材料。
上述设计的每个像素单元包含了两个独立的薄膜晶体管TFT，分别由分隔的栅极控制分隔的有源层形成导电沟道，各子区内的TFT源极和漏极没有共用，只有一行像素单元内的TFT的栅极连接到同一根栅线，一列像素单元内的源极均连接到同一根数据线，由栅线将一个像素单元分割成两个具有断开不连续的像素电极的子区，降低了寄生电容的同时，还可以通过增加漏极盘及其下方的第二公共电极线部分的宽度而增大存储电容，有利于降低由于馈通电压而引起的像素电压改变的不利影响。
以上实施例3至实施例6中的数据线设置地与前述实施例1、实施例2不同，实施例3至实施例6的数据线为折线设计，上述设计使得每个子区的像素电极同时与相邻数据线形成寄生电容，可有效减轻串扰的影响。并且，在数据线的上方覆盖像素电极，可形成调制电场防止漏光。同时通过与上述阵列基板对合的彩膜基板上的黑矩阵来覆盖数据线弯折部分之间的区域，从而可彻底阻止相邻像素单元之间漏光。
在上述基础上，本实用新型实施例还提供了一种显示装置，包括有上述的阵列基板01。
上述显示装置具体可以是液晶显示器、液晶电视、OLED显示器、OLED电视、平板电脑、手机、数码相框、导航仪等具有任何显示功能的产品或者部件。
需要说明的是，尽管在本实用新型所有实施例中，以薄膜晶体管的源极与数据线相连而使薄膜晶体管的漏极与像素电极电性连接为例进行了说明，然而本领域的技术人员应当明白，由于薄膜晶体管的源极与漏极在结构和组成上的可互换性，也可以将薄膜晶体管的漏极与数据线相连而使薄膜晶体管的源极与像素电极电性连接，这属于本实用新型的上述实施例的等同变换。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种阵列基板，其特征在于，所述阵列基板包括，
设置在衬底基板上的平行且间隔排列的多根第一公共电极线；
设置在每相邻两根所述第一公共电极线之间的平行于所述第一公共电极线的栅线；
覆盖所述第一公共电极线和所述栅线的栅绝缘层；
设置在所述栅绝缘层上的平行且间隔排列的多根数据线；
所述第一公共电极线与所述数据线交叉限定出多个像素单元；所述栅线将所述像素单元划分为两个子区；每个所述子区内设置有独立的薄膜晶体管。
2.根据权利要求1所述的阵列基板，其特征在于，每个所述薄膜晶体管的有源层互不相连；
所述阵列基板还包括与所述子区一一对应的多个互不接触的像素电极；所述像素电极与所述薄膜晶体管的漏极电性连接，且每个所述像素电极至少有部分区域位于所述子区内。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括，
设置在任一根所述第一公共电极线与相邻的所述栅线之间的且与所述第一公共电极线同层设置的第二公共电极线；
设置在每个所述子区内的漏极盘以及连接所述漏极盘与所述薄膜晶体管中漏极的漏极连接线；所述漏极盘、所述漏极连接线以及所述漏极均同层设置；
其中，所述第二公共电极线与所述漏极盘有重叠。
4.根据权利要求3所述的阵列基板，其特征在于，所述第二公共电极线平行于所述第一公共电极线。
5.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括，
覆盖包括有所述数据线的源漏金属层的保护层；所述保护层上具有露出所述漏极盘的过孔；所述像素电极通过所述过孔与所述漏极盘相连。
6.根据权利要求5所述的阵列基板，其特征在于，所述保护层由钝化层和/或有机材料平坦化层构成。
7.根据权利要求3所述的阵列基板，其特征在于，所述像素电极与两侧的所述数据线均有重叠。
8.根据权利要求7所述的阵列基板，其特征在于，所述数据线包括与所述第一公共电极线垂直的多个第一线段部分、与所述第一公共电极线垂直的多个第二线段部分以及连接所述第一线段部分与所述第二线段部分的多个第三线段部分；其中，针对一根所述数据线，
每段所述第一线段部分跨越相邻的两个所述像素单元，且所述第一线段部分的两端分别位于跨越的一根第一公共电极线两侧；
每段所述第一线段部分与所述数据线一侧的所述像素单元中的所述像素电极有重叠；
每段所述第二线段部分跨越与所述数据线交叉设置的所述栅线，且所述第二线段部分的两端分别位于所述栅线的两侧；
每段所述第二线段部分与所述数据线的另一侧的所述像素单元中的所述像素电极有重叠。
9.根据权利要求8所述的阵列基板，其特征在于，每段所述第三线段部分与所述第二公共电极线呈倾斜设置，且每段所述第二线段部分两端的所述第三线段部分对称设置。
10.根据权利要求8所述的阵列基板，其特征在于，每段所述第三线段部分位于所述第二公共电极线上方。
11.根据权利要求3或8所述的阵列基板，其特征在于，所述阵列基板还包括，
设置在至少一个所述像素单元内的公共电极线连接线；所述公共电极线连接线与所述第一公共电极线、所述第二公共电极线同层设置，用于连接所述第二公共电极线与相邻的所述第一公共电极线；
其中，设置在至少一个所述像素单元内的所述公共电极线连接线位于一个或两个所述子区内。
12.根据权利要求1所述的阵列基板，其特征在于，所述栅线划分的两个所述子区面积相同。
13.根据权利要求1所述的阵列基板，其特征在于，每根所述栅线两侧上延伸出分别位于每个所述子区内的多个栅极；每根所述栅线上具有多个镂空部；每个所述镂空部位于相对的两个栅极之间，且延伸至与所述栅线交叉设置的所述数据线的下方。
14.根据权利要求3所述的阵列基板，其特征在于，所述漏极盘的宽度大于或等于所述漏极和所述漏极连接线的宽度；
和/或，
所述漏极盘的宽度等于所述第二公共电极线的宽度。
15.一种显示装置，其特征在于，包括如权利要求1至14任一项所述的阵列基板。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128025A (zh) * 2019-12-30 2020-05-08 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
WO2020140618A1 (zh) * 2019-01-03 2020-07-09 京东方科技集团股份有限公司 显示基板及其制造方法、修复方法、显示装置
CN111752056A (zh) * 2019-03-26 2020-10-09 和鑫光电股份有限公司 面板及其像素结构
CN113257883A (zh) * 2021-07-07 2021-08-13 北京京东方技术开发有限公司 显示基板及其制备方法、显示装置
CN114545670A (zh) * 2021-11-01 2022-05-27 友达光电股份有限公司 显示装置
CN114994992A (zh) * 2022-05-11 2022-09-02 京东方科技集团股份有限公司 显示面板及显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210108537A (ko) * 2020-02-25 2021-09-03 삼성디스플레이 주식회사 표시 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101180718B1 (ko) * 2005-12-29 2012-09-07 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판 및 그 제조 방법
CN204065625U (zh) * 2014-10-10 2014-12-31 京东方科技集团股份有限公司 一种阵列基板及液晶显示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020140618A1 (zh) * 2019-01-03 2020-07-09 京东方科技集团股份有限公司 显示基板及其制造方法、修复方法、显示装置
US11131893B2 (en) 2019-01-03 2021-09-28 Beijing Boe Display Technology Co., Ltd. Display substrate and manufacturing method, repairing method thereof, and display apparatus
CN111752056A (zh) * 2019-03-26 2020-10-09 和鑫光电股份有限公司 面板及其像素结构
CN111128025A (zh) * 2019-12-30 2020-05-08 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
CN113257883A (zh) * 2021-07-07 2021-08-13 北京京东方技术开发有限公司 显示基板及其制备方法、显示装置
CN114545670A (zh) * 2021-11-01 2022-05-27 友达光电股份有限公司 显示装置
CN114545670B (zh) * 2021-11-01 2023-06-16 友达光电股份有限公司 显示装置
CN114994992A (zh) * 2022-05-11 2022-09-02 京东方科技集团股份有限公司 显示面板及显示装置
CN114994992B (zh) * 2022-05-11 2023-10-20 京东方科技集团股份有限公司 显示面板及显示装置

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