KR20150110921A - 액정 표시 패널 및 이의 제조 방법 - Google Patents

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Abstract

액정 표시 패널은 베이스 기판, 제1 단차 보상 패턴, 게이트 금속 패턴, 반도체 패턴, 소스 전극, 드레인 전극, 화소 전극 및 컬러 필터를 포함한다. 상기 제1 단차 보상 패턴은 상기 베이스 기판 상에 배치되며, 무기 물질을 포함한다. 상기 게이트 금속 패턴은 상기 제1 단차 보상 패턴 상에 배치되며, 게이트 전극 및 상기 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함한다. 상기 반도체 패턴은 상기 게이트 전극과 중첩한다. 상기 소스 전극은 상기 반도체 패턴과 전기적으로 연결된다. 상기 드레인 전극은 상기 반도체 패턴과 전기적으로 연결되며 상기 소스 전극와 이격된다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결된다. 상기 컬러 필터는 상기 화소 전극과 중첩한다.

Description

액정 표시 패널 및 이의 제조 방법{LIQUID CRYSTAL PANEL APPARATUS AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 액정 표시 패널 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 표시 품질이 향상된 액정 표시 패널 및 이의 제조 방법에 관한 것이다.
최근, 대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 액정의 특정한 분자 배열에 전압을 인가하여 분자 배열을 변환시키고, 이러한 분자 배열의 변환에 의해 발광하는 액정 셀의 복굴절성, 선광성, 2 색성 및 광 산란 특성 등의 광학적 성질의 변화를 시각 변화로 변환하여 영상을 표시하는 디스플레이 장치이다.
상기 표시장치들 중 하나인 액정 표시장치(liquid crystal display)는 액정(liquid crystal)을 이용하여 영상을 표시한다. 상기 액정 표시 장치는 다른 표시 장치에 비해 두께가 얇고 무게가 가벼우며, 소비전력이 적고, 낮은 구동전압을 갖는 장점을 갖는다.
상기 액정 표시 장치는 일반적으로 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널(liquid crystal display panel)을 포함한다.
상기 액정 표시 패널은 컬러 필터가 액정 층의 하부에 형성되는 COA(color filter on array) 구조 및 블랙 매트릭스가 액정 층의 하부에 형성되는 BOA(black matrix on array) 구조를 가질 수 있다.
이때에, 컬러 필터를 형성함에 있어서, 기판 상에 형성된 드레인 전극과 전기적 연결을 위한 콘택 홀을 형성하기 위하여 소스 전극 및 드레인 전극 상에 형성된 컬러 필터는 제거된다.
상기 컬러 필터 상에 유기 막을 형성하는데, 유기 막은 액체의 특성상 각 컬러 필터의 중앙 부분은 높게 형성되며, 양 끝단 부분은 낮게 형성된다.
따라서, 소스 전극 및 드레인 전극이 형성된 영역은 그 주변 영역과 단차가 크게 발생하여. 배향막 또는 액정 주입시 부분적으로 액정 뭉침이 발생하여 표시 패널 상에 얼룩이 생기며, 투과율 및 색 좌표 상의 산포도가 커지는 문제점이 있다
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 베이스 기판 상에 무기 물질을 이용하여 단차 보상 패턴을 형성함으로써, 표시 품질이 향상된 액정 표시 패널을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 액정 표시 패널의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 액정 표시 패널은 베이스 기판, 제1 단차 보상 패턴, 게이트 금속 패턴, 반도체 패턴, 소스 전극, 드레인 전극, 화소 전극 및 컬러 필터를 포함한다. 상기 제1 단차 보상 패턴은 상기 베이스 기판 상에 배치되며, 무기 물질을 포함한다. 상기 게이트 금속 패턴은 상기 제1 단차 보상 패턴 상에 배치되며, 게이트 전극 및 상기 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함한다. 상기 반도체 패턴은 상기 게이트 전극과 중첩한다. 상기 소스 전극은 상기 반도체 패턴과 전기적으로 연결된다. 상기 드레인 전극은 상기 반도체 패턴과 전기적으로 연결되며 상기 소스 전극와 이격된다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결된다. 상기 컬러 필터는 상기 화소 전극과 중첩한다.
일 실시예에 있어서, 상기 무기 물질은 질화 실리콘 또는 산화 실리콘일 수 있다.
일 실시예에 있어서, 상기 제1 단차 보상 패턴의 두께는 0.5um 내지 0.7um의 범위일 수 있다.
일 실시예에 있어서, 상기 게이트 라인과 교차하는 데이터 라인을 포함할 수 있다.
일 실시예에 있어서, 서로 인접하는 데이터 라인들 사이에 배치되며, 상기 제1 단차 보상 패턴과 동일한 층에 배치된 제2 단차 보상 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 단차 보상 패턴은 상기 게이트 금속 패턴의 하면 전체를 커버할 수 있다.
일 실시예에 있어서, 상기 컬러 필터는 섬(island) 형상을 가질 수 있다.
일 실시예에 있어서, 상기 액정 표시 패널은 상기 반도체 패턴 및 컬러 필터 상에 배치되는 유기층 및 상기 유기층 상에 배치되는 공통 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 유기층은 상기 화소 전극 및 상기 드레인 전극을 전기적으로 서로 연결시키는 콘택 홀을 포함할 수 있다.
일 실시예에 있어서, 상기 유기층의 평탄도는 95% 이상일 수 있다.
일 실시예에 있어서, 상기 게이트 금속 패턴을 커버하는 게이트 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 금속 패턴과 중첩되는 블랙 매트릭스를 더 포함할 수 있다.
일 실시예에 있어서, 상기 블랙매트릭스 상에 배치되어, 셀 갭을 유지하는 컬럼 스페이서를 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 액정 표시 패널의 제조 방법은 기판 상에 무기 물질을 증착하여 무기 층을 형성하는 단계, 상기 무기 층 상에 게이트 금속층을 형성하는 단계, 상기 무기 층 및 상기 게이트 금속층을 패터닝하여 제1 단차 보상 패턴 및 게이트 전극 및 상기 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함하는 게이트 금속 패턴을 형성하는 단계, 상기 게이트 전극과 중첩하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 베이스 기판 상에 컬러 필터를 형성하는 단계 및 상기 드레인 전극과 전기적으로 연결되며, 상기 컬러 필터와 중첩하는 화소 전극을 형성하는 단계를 포함한다.
일 실시예에 있어서, 상기 무기 물질은 질화 실리콘 또는 산화 실리콘일 수 있다.
일 실시예에 있어서, 상기 무기 층은 스퍼터링(sputtering) 공정, 원자층 증착(atomic layer deposition) 공정, 분자층 증착(molecular layer deposition) 공정 또는 화학 기상 증착(chemical vapor deposition) 공정을 통하여 상기 무기 물질이 증착될 수 있다.
일 실시예에 있어서, 상기 제1 단차 보상 패턴의 두께는 0.5um 내지 0.7um의 범위일 수 있다.
일 실시예에 있어서, 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계 및 서로 인접하는 데이터 라인들 사이에 배치되며, 상기 무기 물질을 포함하는 제2 단차 보상 패턴을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 단차 보상 패턴 및 상기 제2 단차 보상 패턴은 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 제1 단차 보상 패턴은 상기 게이트 금속 패턴의 하면 전체를 커버할 수 있다.
본 발명의 실시예들에 따르면, 액정 표시 패널은 무기 물질을 이용하여 단차 보상 패턴을 형성하여, 액정 주입에 따른 액정 마진을 향상시킬 수 있으며, 배향막을 균일하게 형성할 수 있다. 뿐만 아니라, 특정 화소 영역에 무기 물질을 이용하여 단차 보상 패턴을 형성하여, 특정 부위의 셀 갭(cell gap)을 감소시킬 수 있으며, 원하는 색좌표를 쉽게 얻을 수 있다.
도 1은 일 실시예에 따른 액정 표시 패널의 평면도이다.
도 2는 도 1의 제1 화소의 평면도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 액정 표시 패널의 단면도이다.
도 4 및 도 5는 도 1의 II-II' 선을 따라 절단한 일 실시예에 따른 액정 표시 패널의 단면도이다.
도 6a 내지 도 6m은 일 실시예에 따른 액정 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 일 실시예에 따른 액정 표시 패널의 평면도이다. 도 2는 도 1의 제1 화소의 평면도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 일 실시예에 따른 액정 표시 패널의 단면도이다. 도 4 및 도 5는 도 1의 II-II' 선을 따라 절단한 일 실시예에 따른 액정 표시 패널의 단면도이다.
도 1을 참조하면, 상기 액정 표시 패널은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 복수의 화소들(P1, P2, P3)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장될 수 있다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 이와는 달리 상기 게이트 라인(GL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)으로 연장될 수 있다.
상기 화소들은 매트릭스 형태로 배치된다. 상기 화소들은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 의해 정의되는 영역에 배치될 수 있다.
각 화소는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다. 예를 들어, 각 화소는 인접한 하나의 게이트 라인(GL) 및 인접한 하나의 데이터 라인(DL)에 연결될 수 있다.
상기 화소는 상기 제2 방향(D2)으로 길게 연장되는 직사각형 형상을 가질 수 있다. 상기 화소 영역은 평면에서 보았을 때, 일 방향으로 길게 연장된 직사각형 형상, V 자 형상 및 Z 자 형상 등 다양할 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 예시적인 실시예에 따른 상기 액정 표시 장치는 베이스 기판(100), 대향 기판(200) 및액정층(300)을 포함한다.
상기 베이스 기판(100)은 투명한 절연 기판이다. 예를 들어, 상기 베이스 기판(100)은 유리 기판 또는 투명한 플라스틱 기판일 수 있다. 예를 들어, 상기 플라스틱 기판은 캡톤(kapton), 폴리에테르술폰(polyethersulphone PES), 폴리카보네이트(polycarbonate PC), 폴리이미드(polyimide PI), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate PET), 폴리에틸렌 나프탈레이트(Polyethylenenaphthalate PEN), 폴리아릴레이트(polyacrylate PAR) 및 섬유 강화 플라스틱(fiber reinforced plastic FRP)을 포함할 수 있다.
상기 베이스 기판(100)은 영상을 표시하는 복수의 화소 영역을 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다.
상기 화소는 스위칭 소자(switching element)를 더 포함한다. 예를 들어, 상기 스위칭 소자는 박막 트랜지스터(Thin Film Transistor; TFT)일 수 있다. 상기 스위칭 소자는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다. 상기 스위칭 소자는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 교차하는 영역에 배치될 수 있다.
상기 베이스 기판(100) 상에 게이트 전극(GE) 및상기 게이트 전극(GE)과 전기적으로 연결되는 게이트 라인(GL)을 포함하는 게이트 금속 패턴이 배치된다.
단차 보상 패턴(110, 111)이 상기 베이스 기판(100) 상에 배치된다. 상기 단차 보상 패턴(110, 111)은 제1 단차 보상 패턴(110) 및 제2 단차 보상 패턴(111)을 포함할 수 있다.
상기 제1 단차 보상 패턴(110)은 상기 베이스 기판(100) 상에 배치될 수 있다. 예를 들어, 상기 제1 단차 보상 패턴(110)은 상기 제1 방향(D1)으로 연장될 수 있다.
상기 게이트 금속 패턴은 상기 제1 단차 보상 패턴(110) 상에 배치될 수 있다. 상기 게이트 금속 패턴이 형성된 영역의 높이를 증가시킬 수 있다. 따라서, 상기 영역과 추후 형성되는 컬러 필터(CF) 및 유기층(150) 등의 단차를 감소시킬 수 있다.
상기 제1 단차 보상 패턴(110)은 무기 물질을 포함한다. 예를 들어, 상기 무기 물질은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 일 수 있다.
예를 들어, 상기 제1 단차 보상 패턴(110)의 두께(t1)는 0.5um 내지 0.7um의 범위일 수 있다. 상기 제1 단차 보상 패턴(110)의 두께(t1)가 0.5um 미만인 경우, 상기 게이트 금속 패턴이 형성된 영역의 높이를 충분히 높일 수 없어, 컬러 필터가 형성되는 경우, 상기 게이트 금속 패턴이 형성된 영역과 컬러 필터가 형성되는 영역과의 단차를 충분히 감소시키기 어렵다. 상기 제1 단차 보상 패턴(110)의 두께(t1)가 0.7um 초과인 경우, 액정 표시 패널의 두께가 전체적으로 두꺼워 질 수 있다.
상기 제1 단차 보상 패턴은 상기 게이트 금속 패턴의 하면 전체를 커버할 수 있다. 따라서, 상기 제1 단차 보상 패턴이 상기 게이트 금속 패턴이 형성된 영역의 높이를 전체적으로 높일 수 있다.
상기 베이스 기판(100) 상에 상기 제2 단차 보상 패턴(111)이 더 배치될 수 있다. 상기 제2 단차 보상 패턴(111)은 복수의 화소 중 어느 하나의 화소에 배치될 수 있으며, 배치되지 않을 수도 있다.
상기 제2 단차 보상 패턴(111)은 서로 인접하는 데이터 라인들(DL) 사이에 배치될 수 있다. 상기 제2 단차 보상 패턴(111)이 상기 화소의 높이를 증가시킬 수 있다.
복수의 화소들 중 원하는 특정 화소의 높이를 증가시킬 수 있다. 따라서, 각 화소별 개구율을 조절하지 않더라도, 각 화소별 휘도를 조절할 수있다.
특정 화소의 휘도를 감소시키고자 하는 경우, 상기 특정 화소에 대응하는 상기 베이스 기판(100)의 영역에 상기 제2 단차 보상 패턴(111)을 배치할 수 있다. 따라서, 상기 특정 화소의 셀 갭을 감소시켜 상기 특정 화소의 휘도를 감소시킬 수 있다.
특정 화소의 휘도를 증가시키고자 하는 경우, 상기 특정 화소에 인접하는 화소에 대응하는 상기 베이스 기판(100)의 영역에 상기 제2 단차 보상 패턴(111)을 배치할 수 있다. 따라서, 상기 특정 화소에 인접하는 화소의 셀 갭을 감소시켜 상기 특정 화소의 휘도를 증가시킬 수있다.
상기 제2 단차 보상 패턴(111)은 무기 물질을 포함한다. 예를 들어, 상기 무기 물질은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 일 수 있다.
예를 들어, 상기 제2 단차 보상 패턴(111)의 두께(t2)는 0.5um 내지 2.0um의 범위일 수 있다. 상기 제2 단차 보상 패턴(111)의 두께(t2)가 0.5um 미만인 경우, 원하는 휘도의 증가 또는 감소를 충분히 얻을 수 없다. 상기 제2 단차 보상 패턴(111)의 두께(t2)가 2.0um 초과인 경우, 액정 표시 패널의 두께가 전체적으로 두꺼워 질 수 있다.
게이트 절연층(120)은 상기 게이트 금속 패턴이 배치된 상기 베이스 기판(100) 상에 배치되어, 상기 게이트 금속 패턴을 절연한다. 상기 게이트 절연층(120)은 상기 베이스 기판(100)의 전 면적에 배치될 수 있다.
예를 들어, 상기 게이트 절연층(120)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 상기 게이트 절연층(110)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(110)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
상기 게이트 절연층(120) 상에는 상기 데이터 라인(DL) 및 상기 스위칭 소자가 배치된다. 상기 스위칭 소자는 게이트 전극(GE), 반도체 패턴(130), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 반도체 패턴(130)은 상기 게이트 절연층(120) 상에 형성된다. 상기 반도체 패턴(130)은 상기 게이트 금속 패턴과 중첩되고, 상기 게이트 금속 패턴 상에 배치될 수 있다.
상기 반도체 패턴(130)이 형성된 상기 게이트 절연층(120)상에 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴이 배치된다.
상기 소스 전극(SE)은 상기 반도체 패턴(130)과 중첩하고, 상기 데이터 라인(DL)에 전기적으로 연결될 수있다. 상기 소스 전극(SE)은 상기 반도체 패턴과 전기적으로 연결될 수 있다. 상기 드레인 전극(DE)은 상기 반도체 패턴(130) 상에 상기 소스 전극(SE)으로부터 이격된다. 상기 드레인 전극(DE)은 상기 반도체 패턴과 전기적으로 연결될 수 있다.
상기 반도체 패턴(130)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 이룬다.
상기 데이터 금속 패턴이 배치된 상기 게이트 절연층(120) 상에 제1 패시베이션 층(140)이 배치되어, 상기 데이터 금속 패턴을 절연한다. 상기 제1 패시베이션 층(140)은 상기 베이스 기판(100)의 전 면적에 배치될 수 있다.
상기 제1 패시베이션 층(140)은 무기 절연 물질을 포함한다. 예를 들어, 상기 제1 패시베이션층(140)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
상기 제1 패시베이션 층(140) 상에 컬러 필터(CF)가 배치될 수 있다.
상기 컬러 필터(CF)는 상기 액정층(300)을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터(CF)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다.
상기 컬러 필터(CF)는 상기 각 화소 영역에 대응하여 배치된다. 상기 컬러 필터(CF)는 서로 인접한 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다.
상기 컬러 필터(CF)는 제1 방향(D1)으로 서로 인접한 화소 영역의 경계에서 이격되어 형성될 수 있다. 예를 들어, 상기 컬러 필터(CF)는 제1 방향(D1)으로 게이트 라인들을 경계로 하여 섬(island) 형태로 형성될 수 있다.
상기 컬러 필터(CF) 상에 유기층(150)이배치될 수 있다.
상기 유기층(150)은 상기 컬러 필터(CF) 상에 형성되어 상기 베이스 기판(100)의 표면을 평탄화할 수 있다. 예를 들어, 상기 유기층(150)이 배치된 상기 베이스 기판(100) 표면의 평탄도는 95% 이상일 수 있다. 상기 평탄도가 95% 미만인 경우, 액정 마진이 감소할 수 있으며, 추후 배향막 공정시 배향막의 뭉침이 발생하여 표시 패널 상의 얼룩이 발생할 수 있다.
상기 유기층(150)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 유기층(150)은 벤조사이클로부텐계 수지, 올레핀(olefin)계 수지, 폴리이미드(polyimide)계 수지, 아크릴계 수지, 폴리비닐(polyvinyl)계 수지 등을 포함할 수 있다.
상기 유기층(150) 상에 공통 전극(common electrode; CE)을 배치할 수 있다.
예를 들어, 상기 공통 전극(CE)은 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체를 포함할 수 있다. 예를 들어, 상기 공통 전극(CE)은 슬릿 패턴을 포함할 수 있다.
상기 공통 전극 상에 제2 패시베이션 층(160)을 배치할 수 있다.
상기 제2 패시베이션 층(160)은 무기 절연 물질을 포함한다. 예를 들어, 상기 제2 패시베이션층(160)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
상기 제2 패시베이션 층(160) 상에 화소 전극(pixel electrode; PE)을 배치할 수 있다.
상기 화소 전극(PE)은 콘택 홀(CH)을 통하여, 상기 박막 트랜지스터와 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 화소 영역 내에 배치될 수 있다. 상기 화소 전극(PE)에는 상기 박막 트랜지스터(TFT)를 통해 계조 전압이 인가된다. 예를 들어, 상기 화소 전극(PE)은 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체를 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 슬릿 패턴을 포함할 수 있다.
상기 화소 전극(PE) 및 상기 공통 전극(CE)에 계조 전압이 안가되어 전계를 형성한다.
상기 제2 패시베이션 층(160) 및 상기 화소 전극(PE) 상에 상기 게이트 금속 패턴과 중첩하는 블랙 매트릭스(BM)가 배치될 수 있다.
예를 들어, 상기 블랙 매트릭스(BM)은 크롬(Cr) 또는 크롬 산화물을 포함할 수 있다.
상기 블랙 매트릭스(BM)는 제1 방향(D1)으로 연장된 상기 게이트 금속 패턴과 중첩하여 광을 차단한다. 상기 블랙 매트릭스(BM)는 화소의 비표시 영역(non-display area)에 대응하여 형성된다.
상기 블랙 매트릭스(BM) 상에 셀 갭을 유지하기 위한 컬럼 스페이서(column spacer; CS)가 배치될 수 있다.
상기 컬럼 스페이서(CS) 상에 상기 베이스 기판(100)에 대향하는 상기 대향 기판(200)이 배치된다.
상기 대향 기판(200)은 투명한 절연기판이다. 예를 들어, 상기 대향 기판(200)은 유리기판 또는 투명한 플라스틱 기판일 수 있다. 예를 들어, 상기 플라스틱 기판은 캡톤(kapton), 폴리에테르술폰(polyethersulphone PES), 폴리카보네이트(polycarbonate PC), 폴리이미드(polyimide PI), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate PET), 폴리에틸렌 나프탈레이트(Polyethylenenaphthalate PEN), 폴리아릴레이트(polyacrylate PAR) 및 섬유 강화 플라스틱(fiber reinforced plastic FRP)을 포함할 수 있다.
상기 액정층(300)은 상기 베이스 기판(100) 및 상기 대향 기판(200) 사이에 배치된다.
상기 액정층(300)은 액정 분자(liquid crystal molecule)를 포함할 수 있다. 상기 액정층은 상기 공통 전극(CE) 및 상기 화소 전극(PE) 사이에 인가되는 전계에 의하여 액정 분자의 배열을 조절하여 상기 화소의 광 투과율이 조절된다. 이와 달리 액정층은 전기 영동층(electrophoresis layer)일 수 있다.
도시 하지는 않았으나, 상기 액정 표시 패널은 상기 액정층(300)의 상기 액정 분자들을 배향하기 위한 배향막(미도시)을 포함할 수 있다.
상기 배향막(미도시)은 상기 액정층(300)과 상기 제2 패시베이션(160) 및 상기 액정층(300)과 상기 대향 기판(200) 사이에 배치될 수 있다.
상기 배향막은 상기 액정층(300)의 상기 액정 분자들을 프리 틸트(pre-tilt)시키기 위한 것이다. 상기 배향막은 배향액을 이용하여 형성된다. 배향액을 상기 베이스 기판(100) 및 상기 대향 기판(200) 상에 도포한 뒤, 상기 배향액을 제거한다. 상기 배향액은 슬릿 코팅, 스핀 코팅 등 다양한 방법으로 도포될 수 있다. 상기 배향액을 제거하기 위해서 상기 베이스 기판(100) 및 상기 대향 기판(200)을 실온에 두거나 열을 가할 수 있다. 상기 배향액은 폴리이미드(polyimide; PI)와 같은 배향 물질을 적절한 용매에 혼합한 것이다.
이와 달리, 상기 배향막은 상기 액정층(300)의 종류에 따라, 또는 상기 화소전극(PE) 및 상기 공통 전극(CE)의 구조에 따라 생략될 수 있다. 예를 들어, 상기 화소 전극(PE)이 마이크로 슬릿을 가지고 있어 별도의 배향막 없이 상기 액정의 초기 배향이 가능한 경우에, 상기 배향막이 생략될 수 있다. 또는, 상기 액정층 (300)의 초기 배향용 반응성 메조겐 층이 형성되는 경우에도 상기 배향막이 생략될 수 있다.
도 6a 내지 도 6m은 일 실시예에 따른 액정 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6m의 구성은 도 1 내지 도 5의 구성과 유사한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.
도 1 내지 도 6m을 참조하면, 상기 베이스 기판(100) 상에 무기 층(inorganic layer; IL)을 형성한다. 상기 무기 층(IL)은 무기 물질을 증착하여 형성한다.
예를 들어, 상기 무기 층(IL)은 스퍼터링(sputtering) 공정, 원자층 증착(atomic layer deposition) 공정, 분자층 증착(molecular layer deposition) 공정, 화학 기상 증착(chemical vapor deposition) 공정 등을 통하여 상기 무기 물질이 증착될 수 있다.
상기 무기 층(IL) 상에 게이트 금속층(GEL)을 형성한다.
상기 무기 층(IL) 및 상기 게이트 금속층(GEL)을 패터닝한다.
상기 무기 층(IL)은 패터닝되어 단차 보상 패턴(110)을 형성한다. 상기 단차 보상 패턴(110)은 제1 단차 보상 패턴(110) 및 제2 단차 보상 패턴(111)을포함할 수 있다. 상기 제1 단차 보상 패턴(110) 및 상기 제2 단차 보상 패턴(111)은 같은 공정에서 동시에 형성될 수 있다.
상기 게이트 금속층(GEL)은 패터닝되어 상기 무기 층(IL) 상에 게이트 전극(GE)을 형성한다.
상기 무기 층(IL) 및 상기 게이트 금속층(GEL)은 건식 식각 또는 습식 식각을 통하여 패터닝 될 수 있다.
따라서, 상기 제1 단차 보상 패턴(110) 상에 상기 게이트 금속 패턴이 형성될 수 있다.
상기 단차 보상 패턴 및 상기 게이트 금속 패턴이 형성된 상기 베이스 기판(100) 상에 게이트 절연층(120)을 형성한다.
상기 게이트 절연층 상에 반도체 패턴(130)을 형성한다. 상기 반도체 패턴(130)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다. 바람직하게, 상기 산화물 반도체는 인듐 갈륨 아연 산화물을 포함할 수 있다. 산화물 반도체를 이용한 박막 트랜지스터는 비교적 저온에서 형성될 수 있어, 플라스틱 어레이 기판의 제조에 적합할 수 있다.
상기 반도체 패턴(130)의 외곽에는 n+ 타입 또는 p+ 타입의 이온 불순물이 도핑된 영역이 형성될 수 있다.
상기 반도체 패턴(130)은 도펀트로서, 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 알루미늄(Al), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 이트륨(Y), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 테크네튬(Tc), 레늄(Re), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 카드뮴(Cd), 수은(Hg), 붕소(B), 갈륨(Ga), 인듐(In), 탈륨(Tl), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 네오디뮴(Nd), 텔루륨(Te), 스칸듐(Sc), 폴로늄(Po), 프라세오디뮴(Pr), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 유로퓸(EU), 에르븀(Er), 이테르븀(Yb) 등을 추가적으로 포함할 수 있다. 이들은 단독으로 또는 2종 이상이 이용될 수 있다.
상기 반도체 패턴(130)은 화학적 기상 증착(CVD) 또는 용액 상태의 조성물을 이용하는 용액 공정을 통하여 형성될 수 있다.
상기 반도체 패턴(130) 상에 소스 전극(SE) 및 드레인 전극(DE)이 형성된다.
상기 소스 전극(SE)이 상기 반도체 패턴(130)의 제1 단부와 중첩되고, 상기 드레인 전극(DE)이 상기 반도체 패턴(130)의 제2 단부와 중첩될 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에 제1 패시베이션 층(140)이 형성된다.
상기 제1 패시베이션 층(140) 상에 컬러 필터 포토레지스트(color filter photoresist CF PR)가 도포될 수 있다.
상기 컬러 필터 포토레지스트(CF PR)는 마스크(mask) 공정을 통하여 패터닝되어 컬러 필터(CF)를 형성한다.
상기 컬러 필터 포토레지스트(CF PR)는 반도체 패턴(130)이 형성된 상기 게이트 절연층(120) 상에 형성된다. 상기 컬러 필터 포토레지스트(CF PR)는 패터닝되어 상기 반도체 패턴(130)과 중첩되는 영역을 제거하여 컬러 필터(CF)를 형성할 수 있다. 상기 반도체 패턴(130)과 중첩되는 영역을 제거하여 추후 형성되는 화소 전극과 드레인 전극을 전기적으로 연결할 수 있다.
상기 컬러 필터(CF)는 상기 각 화소 영역에 대응하도록 형성된다. 상기 컬러 필터(CF)는 서로 인접한 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다.
상기 컬러 필터(CF) 상에 유기층(150)을 형성할 수 있다. 상기 유기층(150)은 상기 컬러 필터(CF) 상에 형성되어 상기 베이스 기판(100)의 표면을 평탄화할 수 있다. 상기 유기층(150)이 형성된 후, 상기 베이스 기판(100) 표면의 평탄도는 95% 이상일 수 있다.
상기 유기층(150) 상에 공통 전극(common electrode; CE)을 형성할 수 있다.
상기 공통 전극 상에 제2 패시베이션 층(160)을 형성할 수 있다. 상기 제2 패시베이션 층(160)과 상기 상기 제1 패시베이션 층(140)은 동일한 재료로 형성될 수 있다.
상기 제2 패시베이션 층(160) 상에 화소 전극(pixel electrode; PE)을 형성할 수 있다.
상기 화소 전극(PE)은 콘택 홀(CH)을 통하여, 상기 박막 트랜지스터와 전기적으로 연결된다. 상기 화소 전극(PE)를 형성하기 전에, 상기 제2 패시베이션 층(160)이 형성된 상기 베이스 기판(100)을 패터닝하여, 드레인 전극(DE)이 노출시킬 수 있다. 따라서, 상기 화소전극(PE)과 상기 드레인 전극(DE)이 전기적으로 연결될 수 있다.
도시 하지는 않았으나, 상기 화소 전극 상에 대향 기판(200)을 배치할 수 있다. 상기 베이스 기판(100) 및 상기 대향 기판(200) 사이에 배향액을 이용하여 배향막을 형성할 수 있다. 상기 배향액은 예를 들어, 폴리이미드일 수 있다. 상기 베이스 기판(100) 및 상기 대향 기판(200) 사이에 액정 주입구(미도시)를 통하여 액정을 주입하여 액정층(300)을 형성할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들에 따른 액정 표시 패널 및 이의 제조 방법은 다양한 형태의 액정 표시 장치, 유기 발광 표시 장치 등에 적용될 수 있다.
100: 베이스 기판 110, 111: 단차 보상 패턴
120: 게이트 절연층 121: 데이터 절연층
130: 반도체 패턴 140: 제1 패시베이션 층
150: 유기층 160: 제2 패시베이션 층
200: 대향 기판 300: 액정층
CF: 컬러 필터 CE: 공통 전극
BM: 블랙 매트릭스 CS: 컬럼 스페이서

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 무기 물질을 포함하는 제1 단차 보상 패턴;
    상기 제1 단차 보상 패턴 상에 배치되며, 게이트 전극 및 상기 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함하는 게이트 금속 패턴;
    상기 게이트 전극과 중첩하는 반도체 패턴;
    상기 반도체 패턴과 전기적으로 연결되는 소스 전극;
    상기 반도체 패턴과 전기적으로 연결되며 상기 소스 전극와 이격되는 드레인 전극;
    상기 드레인 전극과 전기적으로 연결되는 화소 전극; 및
    상기 화소 전극과 중첩하는 컬러 필터를 포함하는 액정 표시 패널.
  2. 제1항에 있어서, 상기 무기 물질은 질화 실리콘 또는 산화 실리콘을 포함하는 것을 특징으로 하는 액정 표시 패널.
  3. 제1항에 있어서, 상기 제1 단차 보상 패턴의 두께는 0.5um 내지 0.7um의 범위인 것을 특징으로 하는 액정 표시 패널.
  4. 제1항에 있어서, 상기 게이트 라인과 교차하는 데이터 라인을 포함하는 것을 특징으로 하는 액정 표시 패널.
  5. 제4항에 있어서, 서로 인접하는 데이터 라인들 사이에 배치되며, 상기 제1 단차 보상 패턴과 동일한 층에 배치된 제2 단차 보상 패턴을 더 포함하는 것을 특징으로 하는 액정 표시 패널.
  6. 제1항에 있어서, 상기 제1 단차 보상 패턴은 상기 게이트 금속 패턴의 하면 전체를 커버하는 것을 특징으로 하는 액정 표시 패널.
  7. 제1항에 있어서, 상기 컬러 필터는 섬(island) 형상을 가지는 것을 특징으로 하는 액정 표시 패널.
  8. 제1항에 있어서,
    상기 반도체 패턴 및 컬러 필터 상에 배치되는 유기층; 및
    상기 유기층 상에 배치되는 공통 전극을 더 포함하는 것을 특징으로 하는 액정 표시 패널.
  9. 제8항에 있어서, 상기 유기층은 상기 화소 전극 및 상기 드레인 전극을 전기적으로 서로 연결시키는 콘택 홀을 포함하는 것을 특징으로 하는 액정 표시 패널.
  10. 제8항에 있어서, 상기 유기층의 평탄도는 95% 이상인 것을 특징으로 하는 액정 표시 패널.
  11. 제1항에 있어서, 상기 게이트 금속 패턴을 커버하는 게이트 절연층을 더 포함하는 것을 특징으로 하는 액정 표시 패널.
  12. 제1항에 있어서, 상기 게이트 금속 패턴과 중첩되는 블랙 매트릭스를 더 포함하는 것을 특징으로 하는 액정 표시 패널.
  13. 제12항에 있어서, 상기 블랙 매트릭스 상에 배치되어, 셀 갭을 유지하는 컬럼 스페이서를 더 포함하는 것을 특징으로 하는 액정 표시 패널.
  14. 베이스 기판 상에 무기 물질을 증착하여 무기 층을 형성하는 단계;
    상기 무기 층 상에 게이트 금속층을 형성하는 단계;
    상기 무기 층 및 상기 게이트 금속층을 패터닝하여 제1 단차 보상 패턴 및 게이트 전극 및 상기 게이트 전극과 전기적으로 연결되는 게이트 라인을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 전극과 중첩하는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 베이스 기판 상에 컬러 필터를 형성하는 단계; 및
    상기 드레인 전극과 전기적으로 연결되며, 상기 컬러 필터와 중첩하는 화소 전극을 형성하는 단계를 포함하는 액정 표시 패널의 제조 방법.
  15. 제14항에 있어서, 상기 무기 물질은 질화 실리콘 또는 산화 실리콘인 것을 특징으로 하는 액정 표시 패널의 제조 방법.
  16. 제14항에 있어서, 상기 무기 층은 스퍼터링(sputtering) 공정, 원자층 증착(atomic layer deposition) 공정, 분자층 증착(molecular layer deposition) 공정 또는 화학 기상 증착(chemical vapor deposition) 공정을 통하여 상기 무기 물질이 증착되는 것을 특징으로 하는 액정 표시 패널의 제조 방법.
  17. 제14에 있어서, 상기 제1 단차 보상 패턴의 두께는 0.5um 내지 0.7um의 범위인 것을 특징으로 하는 액정 표시 패널의 제조 방법.
  18. 제14항에 있어서,
    상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계; 및
    서로 인접하는 데이터 라인들 사이에 배치되며, 상기 무기 물질을 포함하는 제2 단차 보상 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정 표시 패널의 제조 방법.
  19. 제18항에 있어서, 상기 제1 단차 보상 패턴 및 상기 제2 단차 보상 패턴은 동시에 형성되는 것을 특징으로 하는 액정 표시 패널의 제조 방법.
  20. 제18항에 있어서, 상기 제1 단차 보상 패턴은 상기 게이트 금속 패턴의 하면 전체를 커버하는 것을 특징으로 하는 액정 표시 패널의 제조 방법.
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