KR101932577B1 - 반도체 장치 - Google Patents
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Abstract
전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능함과 아울러 기입 회수에도 제한이 없는 새로운 구조의 반도체 장치를 제공한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 사용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써 장기간에 걸쳐 정보를 유지할 수 있다. 또한, 기입 워드 라인에 전기적으로 접속되는 용량 소자 또는 노이즈 제거 회로를 마련함으로써 구동 회로 등으로부터 메모리 셀로 입력될 수 있는 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거할 수 있다. 이에 의해, 메모리 셀이 갖는 트랜지스터가 순간적으로 온됨으로써 메모리 셀에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
Description
본 발명은 반도체 소자를 이용한 반도체 장치 및 그 구동 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는 전력의 공급이 없어지면 기억 내용을 잃게 되는 휘발성의 것과, 전력의 공급이 없어져도 기억 내용은 유지되는 비휘발성의 것으로 크게 나뉜다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억한다.
상술한 원리에 의해 DRAM에서는 정보를 독출하면 커패시터의 전하는 없어지므로 정보의 독출시마다 재차 기입 동작을 할 필요가 있다. 또한, 기억 소자를 구성하는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인 간의 리크 전류(오프 전류) 등에 의해, 트랜지스터가 선택되지 않은 상황에서도 전하가 유출 또는 유입되므로 데이터의 유지 기간이 짧다. 이 때문에 소정의 주기로 재차 기입 동작(리프레쉬 동작)을 수행할 필요가 있어 소비 전력을 충분히 감소시키기 어렵다. 또한, 전력의 공급이 없어지면 기억 내용을 잃으므로 장기간 기억을 유지하기 위해서는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용하여 기억 내용을 유지하기 때문에 리프레쉬 동작이 불필요하고 이 점에서는 DRAM보다 유리하다. 그러나 플립플롭 등의 회로를 이용하고 있어 기억 용량당 단가가 높아지는 문제가 있다. 또한 전력의 공급이 없어지면 기억 내용을 잃는 점에 있어서는 DRAM과 다를 바 없다.
비휘발성 기억 장치의 대표예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 가지며, 이 플로팅 게이트에 전하를 유지시킴으로써 기억을 수행하므로 데이터의 유지 기간은 극히 길며(반영구적), 휘발성 기억 장치에서 필요한 리프레쉬 동작이 불필요한 이점을 가지고 있다(예를 들어, 특허 문헌 1 참조).
그러나, 기입시에 발생하는 터널 전류에 의해 기억 소자를 구성하는 게이트 절연층이 열화되므로 소정 회수의 기입에 의해 기억 소자가 기능하지 않게 되는 문제가 발생한다. 이러한 문제의 영향을 완화시키기 위해 예를 들어, 각 기억 소자의 기입 회수를 균일화하는 기법이 채용되었지만, 이를 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고 이러한 기법을 채용하여도 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 정보의 재기입 빈도가 높은 용도에는 적합하지 않다.
또한, 플로팅 게이트로 전하를 주입시키거나 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하며, 또한 이를 위한 회로도 필요하다. 게다가 전하의 주입 또는 제거를 위해서는 비교적 긴 시간을 요하므로 기입, 소거의 고속화가 용이하지 않은 문제도 있다.
상술한 문제를 감안하여 본 발명의 일 태양에서는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 아울러 기입 회수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것을 하나의 목적으로 한다.
본 발명의 일 태양에서는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 사용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써 장기간에 걸쳐 정보를 유지하는 것이 가능하다.
또한, 기입 워드 라인에 전기적으로 접속되는 용량 소자 또는 노이즈 제거 회로를 마련함으로써 구동 회로 등으로부터 메모리 셀로 입력될 수 있는 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거할 수 있다. 이에 의해, 메모리 셀이 갖는 트랜지스터가 순간적으로 온됨으로써 메모리 셀에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
보다 구체적으로는 예를 들어, 다음과 같은 구성을 채용할 수 있다.
본 발명의 일 태양은 기입 워드 라인과, 독출 워드 라인과, 비트 라인과, 소스 라인과, 신호 라인과, 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, 제 1 구동 회로와, 제 2 구동 회로를 갖는 반도체 장치이다. 메모리 셀 중 하나는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 제 1 용량 소자를 갖는다. 제 1 채널 형성 영역은 제 2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되어 있다. 제 1 게이트 전극과 제 2 드레인 전극과 제 1 용량 소자의 전극의 일측은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고 있다. 제 1 구동 회로는 비트 라인을 통해 메모리 셀이 갖는 제 1 드레인 전극과 전기적으로 접속되고, 소스 라인을 통해 메모리 셀이 갖는 제 1 소스 전극과 전기적으로 접속되고, 신호 라인을 통해 메모리 셀이 갖는 제 2 소스 전극과 전기적으로 접속되어 있다. 제 2 구동 회로는 독출 워드 라인을 통해 메모리 셀이 갖는 제 1 용량 소자의 전극의 타측과 전기적으로 접속되고, 기입 워드 라인를 통해 메모리 셀이 갖는 제 2 게이트 전극과 전기적으로 접속되어 있다. 그리고, 제 2 구동 회로와 메모리 셀 어레이 사이에 제 2 용량 소자를 가지며, 제 2 용량 소자의 전극의 일측은 기입 워드 라인에 전기적으로 접속되어 있는 구성을 갖는다.
또한, 본 발명의 일 태양은 기입 워드 라인과, 독출 워드 라인과, 비트 라인과, 소스 라인과, 신호 라인과, 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, 제 1 구동 회로와, 제 2 구동 회로를 갖는 반도체 장치이다. 메모리 셀 중 하나는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 제 1 용량 소자를 갖는다. 제 1 채널 형성 영역은 제 2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되어 있다. 제 1 게이트 전극과 제 2 드레인 전극과 제 1 용량 소자의 전극의 일측은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고 있다. 제 1 구동 회로는 비트 라인을 통해 메모리 셀이 갖는 제 1 드레인 전극과 전기적으로 접속되고, 소스 라인을 통해 메모리 셀이 갖는 제 1 소스 전극과 전기적으로 접속되고, 신호 라인을 통해 메모리 셀이 갖는 제 2 소스 전극과 전기적으로 접속되어 있다. 제 2 구동 회로는 독출 워드 라인을 통해 메모리 셀이 갖는 제 1 용량 소자의 전극의 타측과 전기적으로 접속되고, 기입 워드 라인를 통해 메모리 셀이 갖는 제 2 게이트 전극과 전기적으로 접속되어 있다. 그리고, 제 2 구동 회로와 메모리 셀 어레이 사이에 제 2 용량 소자 및 저항 소자를 가지며, 제 2 용량 소자의 전극의 일측은 기입 워드 라인 및 저항 소자의 단자의 일측에 전기적으로 접속되고, 저항 소자의 단자의 타측은 제 2 구동 회로에 전기적으로 접속되어 있는 구성을 갖는다.
또한, 본 발명의 일 태양은 기입 워드 라인과, 독출 워드 라인과, 비트 라인과, 소스 라인과, 신호 라인과, 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, 제 1 구동 회로와, 제 2 구동 회로를 갖는 반도체 장치이다. 메모리 셀 중 하나는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 용량 소자를 갖는다. 제 1 채널 형성 영역은 제 2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되어 있다. 제 1 게이트 전극과 제 2 드레인 전극과 용량 소자의 전극의 일측은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고 있다. 제 1 구동 회로는 비트 라인을 통해 메모리 셀이 갖는 제 1 드레인 전극과 전기적으로 접속되고, 소스 라인을 통해 메모리 셀이 갖는 제 1 소스 전극과 전기적으로 접속되고, 신호 라인을 통해 메모리 셀이 갖는 제 2 소스 전극과 전기적으로 접속되어 있다. 제 2 구동 회로는 독출 워드 라인을 통해 메모리 셀이 갖는 용량 소자의 전극의 타측과 전기적으로 접속되고, 기입 워드 라인를 통해 메모리 셀이 갖는 제 2 게이트 전극과 전기적으로 접속되어 있다. 그리고, 제 2 구동 회로는 기입 워드 라인에 전기적으로 접속되는 노이즈 제거 회로를 가지며, 노이즈 제거 회로는 직렬로 접속된 짝수개의 인버터 회로와 용량 소자를 가지고 있다.
또한, 본 발명의 일 태양은 기입 워드 라인과, 독출 워드 라인과, 비트 라인과, 소스 라인과, 신호 라인과, 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, 제 1 구동 회로와, 제 2 구동 회로를 갖는 반도체 장치이다. 메모리 셀 중 하나는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 용량 소자를 갖는다. 제 1 채널 형성 영역은 제 2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되어 있다. 제 1 게이트 전극과, 제 2 드레인 전극과, 용량 소자의 전극의 일측은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고 있다. 제 1 구동 회로는 비트 라인을 통해 메모리 셀이 갖는 제 1 드레인 전극과 전기적으로 접속되고, 소스 라인을 통해 메모리 셀이 갖는 제 1 소스 전극과 전기적으로 접속되고, 신호 라인을 통해 메모리 셀이 갖는 제 2 소스 전극과 전기적으로 접속되어 있다. 제 2 구동 회로는 독출 워드 라인을 통해 메모리 셀이 갖는 용량 소자의 전극의 타측과 전기적으로 접속되고, 기입 워드 라인를 통해 메모리 셀이 갖는 제 2 게이트 전극과 전기적으로 접속되어 있다. 그리고, 제 2 구동 회로는 기입 워드 라인에 전기적으로 접속되는 노이즈 제거 회로를 가지며, 노이즈 제거 회로는 직렬로 접속된 짝수개의 인버터 회로와 저항 소자를 가지고 있다.
또한, 본 발명의 일 태양은 기입 워드 라인과, 독출 워드 라인과, 비트 라인과, 소스 라인과, 신호 라인과, 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, 제 1 구동 회로와, 제 2 구동 회로를 갖는 반도체 장치이다. 메모리 셀 중 하나는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 용량 소자를 갖는다. 제 1 채널 형성 영역은 제 2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되어 있다. 제 1 게이트 전극과 제 2 드레인 전극과 용량 소자의 전극의 일측은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고 있다. 제 1 구동 회로는 비트 라인을 통해 메모리 셀이 갖는 제 1 드레인 전극과 전기적으로 접속되고, 소스 라인을 통해 메모리 셀이 갖는 제 1 소스 전극과 전기적으로 접속되고, 신호 라인을 통해 메모리 셀이 갖는 제 2 소스 전극과 전기적으로 접속되어 있다. 제 2 구동 회로는 독출 워드 라인을 통해 메모리 셀이 갖는 용량 소자의 전극의 타측과 전기적으로 접속되고, 기입 워드 라인를 통해 메모리 셀이 갖는 제 2 게이트 전극과 전기적으로 접속되어 있다. 그리고, 제 2 구동 회로는 기입 워드 라인에 전기적으로 접속되는 노이즈 제거 회로를 가지며, 노이즈 제거 회로는 직렬로 접속된 짝수개의 인버터 회로와 용량 소자와 저항 소자를 가지고 있다.
상기 노이즈 제거 회로를 갖는 구성에 있어서 노이즈 제거 회로는 AND 회로를 더 구비하는 구성으로 할 수 있다.
상기에서, 제 2 트랜지스터의 제 2 채널 형성 영역은 산화물 반도체를 포함하여 구성되는 반도체 장치이다.
상기에서, 제 1 트랜지스터의 제 1 채널 형성 영역은 산화물 반도체 이외의 재료를 포함하여 구성되는 반도체 장치이다.
아울러 상기에서, 산화물 반도체를 이용하여 트랜지스터를 구성할 수 있으나, 본 발명은 이에 한정되지 않는다. 산화물 반도체와 동등의 오프 전류 특성을 실현할 수 있는 재료, 예를 들어, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는 예를 들어, 에너지 갭(Eg)이 3eV보다 큰 반도체 재료) 등을 적용할 수도 있다.
또한, 본 명세서 등에서 "전극"이나 "배선"의 용어는 이 구성 요소들을 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용될 수 있고 그 반대 또한 마찬가지이다. 나아가 "전극"이나 "배선"의 용어는 복수의 "전극"이나 "배선"이 일체로서 형성되어 있는 경우 등도 포함한다.
또한 "소스"나 "드레인"의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 서로 바꾸어 사용할 수 있다. 따라서, 본 명세서 등에서는 "소스"나 "드레인"의 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
아울러 본 명세서 등에서 "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 통해 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상 간의 전기 신호의 송수신을 가능하게 하는 것이면 특별히 제한을 받지 않는다.
예를 들어, "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작기 때문에 이를 이용함으로써 극히 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요해지거나 또는 리프레쉬 동작의 빈도를 극히 낮출 수 있게 되므로 소비 전력을 충분히 감소시킬 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되고 있는 것이 바람직함)에도 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 발명에 따른 반도체 장치의 경우에는 정보의 기입에 높은 전압을 필요로 하지 않고 소자 열화의 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나 플로팅 게이트로부터의 전자의 방출을 수행할 필요가 없으므로 게이트 절연층이 열화되는 문제는 전혀 발생하지 않는다. 즉, 본 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되는 재기입 가능 회수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 나아가 트랜지스터의 온 상태, 오프 상태에 의해 정보의 기입이 수행되므로 고속의 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요한 장점도 있다.
또한, 본 발명에 따른 반도체 장치에서, 기입 워드 라인에 전기적으로 접속되는 용량 소자 또는 노이즈 제거 회로를 마련함으로써 구동 회로 등으로부터 메모리 셀로 입력될 수 있는 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거할 수 있다. 이에 의해, 메모리 셀이 갖는 트랜지스터가 순간적으로 온됨으로써 메모리 셀에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하므로, 이것을 산화물 반도체를 이용한 트랜지스터와 조합하여 사용함으로써 반도체 장치의 동작(예를 들면, 정보의 독출 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현되는 것이 가능하다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(다시 말해 충분한 고속 동작이 가능한 트랜지스터)와 산화물 반도체를 이용한 트랜지스터(보다 광의적으로는 충분히 오프 전류가 작은 트랜지스터)를 일체로서 구비함으로써 지금까지 없던 특징을 갖는 반도체 장치를 실현할 수 있다.
도 1은 반도체 장치의 회로도이고,
도 2는 반도체 장치의 블록도이고,
도 3은 반도체 장치의 블록도이고,
도 4는 반도체 장치의 회로도이고,
도 5는 반도체 장치의 회로도이고,
도 6은 반도체 장치의 단면도 및 평면도이고,
도 7은 반도체 장치의 단면도이고,
도 8은 SOI 기판의 제작 공정에 관한 단면도이고,
도 9는 반도체 장치의 제작 공정에 관한 단면도이고,
도 10은 반도체 장치의 제작 공정에 관한 단면도이고,
도 11은 반도체 장치의 제작 공정에 관한 단면도이고,
도 12는 반도체 장치의 제작 공정에 관한 단면도이고,
도 13은 반도체 장치의 단면도이고,
도 14는 반도체 장치의 단면도이고,
도 15는 반도체 장치의 제작 공정에 관한 단면도이고,
도 16은 전자기기를 나타낸 도면이다.
도 2는 반도체 장치의 블록도이고,
도 3은 반도체 장치의 블록도이고,
도 4는 반도체 장치의 회로도이고,
도 5는 반도체 장치의 회로도이고,
도 6은 반도체 장치의 단면도 및 평면도이고,
도 7은 반도체 장치의 단면도이고,
도 8은 SOI 기판의 제작 공정에 관한 단면도이고,
도 9는 반도체 장치의 제작 공정에 관한 단면도이고,
도 10은 반도체 장치의 제작 공정에 관한 단면도이고,
도 11은 반도체 장치의 제작 공정에 관한 단면도이고,
도 12는 반도체 장치의 제작 공정에 관한 단면도이고,
도 13은 반도체 장치의 단면도이고,
도 14는 반도체 장치의 단면도이고,
도 15는 반도체 장치의 제작 공정에 관한 단면도이고,
도 16은 전자기기를 나타낸 도면이다.
본 발명의 실시형태의 일례에 대해 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위를 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 도시된 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
아울러 도면 등에서 나타내는 각 구성의, 위치, 크기, 범위 등은 이해를 간단히 하기 위해 실제의 위치, 크기, 범위 등을 나타내지 않을 수 있다. 따라서 본 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
나아가 본 명세서 등에 있어서의 "제 1", "제 2", "제 3" 등의 서수는 구성요소의 혼동을 피하기 위해 사용된 것으로, 수적으로 한정하는 것이 아님을 밝혀둔다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 태양에 따른 반도체 장치의 회로 구성 및 동작에 대하여 도 1, 도 2를 참조하여 설명한다. 아울러 회로도에서는 산화물 반도체를 이용한 트랜지스터임을 나타내기 위해 OS의 부호를 병기할 수도 있다.
〈기본 회로〉
먼저, 메모리 셀의 기본적인 회로 구성 및 그 동작에 대하여 도 1을 참조하여 설명한다. 도 1(A－1)에 도시된 메모리 셀을 갖는 반도체 장치에 있어서 비트 라인(BL)과 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 소스 라인(SL)과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또한, 신호 라인(S)과 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 기입 워드 라인(WWL)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 용량 소자(164)의 전극의 일측과 전기적으로 접속되고 독출 워드 라인(RWL)과 용량 소자(164)의 전극의 타측은 전기적으로 접속되어 있다.
여기서 트랜지스터(162)에는 예를 들어, 산화물 반도체를 이용한 트랜지스터가 적용된다. 산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작은 특징을 갖고 있다. 이 때문에 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극의 전위를 극히 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써 트랜지스터(160)의 게이트 전극으로 공급된 전하의 유지가 용이해지며, 또한 유지된 정보의 독출이 용이하게 된다.
아울러 트랜지스터(160)의 재료에 대해서는 특별히 한정되지 않는다. 정보의 독출 속도를 향상시키는 관점에서는 예를 들어, 단결정 실리콘을 이용한 트랜지스터 등 스위칭 속도가 높은 트랜지스터를 적용하는 것이 바람직하다.
또한, 도 1(B)에 도시된 바와 같이 용량 소자(164)를 마련하지 않는 구성으로 할 수도 있다.
도 1(A－1)에 도시된 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 이용함으로써 다음과 같이 정보의 기입, 유지, 독출이 가능하다.
먼저, 정보의 기입 및 유지에 대하여 설명한다. 우선, 기입 워드 라인(WWL)의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이에 의해, 신호 라인(S)의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)로 부여된다. 즉 트랜지스터(160)의 게이트 전극으로는 소정의 전하가 공급된다(기입). 여기서는, 다른 2개의 전위를 부여하는 전하(이하, 저전위를 부여하는 전하를 전하 QL, 고전위를 부여하는 전하를 전하 QH라 함) 중 어느 하나가 공급되는 것으로 한다. 아울러 다른 3개 또는 그 이상의 전위를 부여하는 전하를 적용하여 기억용량을 향상시킬 수도 있다. 이 후, 기입 워드 라인(WWL)의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극으로 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 극히 작으므로 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
이어서, 정보의 독출에 대하여 설명한다. 소스 라인(SL)에 소정의 전위(정전위)를 부여한 상태에서 독출 워드 라인(RWL)에 적절한 전위(독출 전위)를 부여하면 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 비트 라인(BL)은 다른 전위를 취한다. 즉, 트랜지스터(160)의 컨덕턴스는 트랜지스터(160)의 게이트 전극에 유지되는 전하에 의해 제어된다.
일반적으로 트랜지스터(160)를 p채널형으로 하면, 트랜지스터(160)의 게이트 전극에 QH가 부여된 경우의 겉보기의 문턱전압(Vth＿H)은 트랜지스터(160)의 게이트 전극에 QL이 부여된 경우의 겉보기의 문턱전압(Vth＿L)보다 낮아진다.
예를 들어, 기입에 있어서 QL이 부여된 경우에는, 독출 워드 라인(RWL)의 전위가 V0(Vth ＿H와 Vth ＿L의 중간 전위)이 되면 트랜지스터(160)는 "온 상태"가 된다. QH가 부여된 경우에는, 독출 워드 라인(RWL)의 전위가 V0가 되어도 트랜지스터(160)는 "오프 상태" 그대로이다. 이 때문에 비트 라인(BL)의 전위를 봄으로써, 유지되어 있는 정보를 독출할 수 있다.
아울러 메모리 셀을 어레이형으로 배치하여 이용하는 경우에는, 원하는 메모리 셀의 정보만을 독출할 수 있어야 한다. 이와 같이 소정의 메모리 셀의 정보를 독출하고 그 외의 메모리 셀의 정보를 독출하지 않는 경우에는, 독출의 대상이 아닌 메모리 셀의 독출 워드 라인(RWL)에 대해, 게이트 전극 상태에 관계없이 트랜지스터(160)가 "오프 상태"가 될 수 있는 전위, 즉 Vth ＿L보다 큰 전위를 부여할 수 있다. 또는 게이트 전극 상태에 관계없이 트랜지스터(160)가 "온 상태"가 될 수 있는 전위, 즉, Vth ＿H보다 작은 전위를 독출 워드 라인(RWL)에 부여할 수 있다.
이어서 정보의 재기입에 대하여 설명한다. 정보의 재기입은, 상기한 정보의 기입 및 유지와 마찬가지로 수행된다. 즉 기입 워드 라인(WWL)의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이에 의해, 신호 라인(S)의 전위(새로운 정보와 관련된 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 이후, 기입 워드 라인(WWL)의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극은 새로운 정보와 관련된 전하가 부여된 상태가 된다.
아울러 상기에서는 트랜지스터(160)가 p채널형인 경우를 설명했으나 트랜지스터(160)로서 n채널형의 트랜지스터를 사용할 수도 있다. 이 경우에는 각 배선에 부여되는 전위를 적절히 조절하면 된다.
이와 같이, 개시하는 발명에 따른 반도체 장치는 재차의 정보 기입에 의해 직접적으로 정보를 다시 쓰는 것이 가능하다. 따라서 플래시 메모리 등에서와 같이 고전압을 이용하여 플로팅 게이트로부터 전하를 빼낼 필요가 없어, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉 반도체 장치의 고속 동작이 실현된다.
아울러 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등의 작용을 나타낸다. 이하에서, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 부위를 노드(FG)라 칭할 수도 있다. 트랜지스터(162)가 오프인 경우, 이 노드(FG)는 절연체 내에 매설되었다고 볼 수 있고 노드(FG)에는 전하가 유지된다. 산화물 반도체를 이용한 트랜지스터(162)의 오프 전류는 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하이므로 트랜지스터(162)의 리크에 의한, 노드(FG)에 축적된 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 이용한 트랜지스터(162)에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 비휘발성의 기억 장치를 실현하는 것이 가능하다.
예를 들면 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토 암페어)는 1×10－21A) 이하이며, 용량 소자(164)의 용량값이 10fF 정도인 경우에는 적어도 104초 이상의 데이터 유지가 가능하다. 아울러 이 유지 시간이, 트랜지스터 특성이나 용량값에 의해 변동하는 것은 물론이다.
또한, 개시하는 발명의 반도체 장치에서는, 종래의 플로팅 게이트형 트랜지스터에서 지적된 게이트 절연막(터널 절연막) 열화의 문제가 존재하지 않는다. 즉, 종래 문제가 되어 온, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막 열화의 문제를 해소할 수 있다. 이는 원리적인 기입 회수의 제한이 존재하지 않음을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기입이나 소거 시에 필요했던 고전압도 불필요하다.
도 1(A－1)에 도시된 반도체 장치는, 이 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로 상정하여 도 1(A－2)와 같이 고려할 수 있다. 즉, 도 1(A－2)에서는, 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량을 포함하여 구성되는 것으로 상정하고 있는 것이다. R1 및 C1은 각각 용량 소자(164)의 저항값 및 용량값이며, 저항값 R1는, 용량 소자(164)를 구성하는 절연층에 의한 저항값에 상당한다. 또한, R2 및 C2는, 각각, 트랜지스터(160)의 저항값 및 용량값이며, 저항값 R2는 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값 C2는 이른바 게이트 용량(게이트 전극과 소스 전극 또는 드레인 전극과의 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역과의 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태에 있을 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항으로도 칭함)을 ROS라 하면, 트랜지스터(162)의 게이트 리크 전류가 충분히 작은 조건에서, R1 및 R2가 R1≥ROS, R2≥ROS를 만족하는 경우에는 전하의 유지 기간(정보의 유지 기간으로도 칭함)은 주로 트랜지스터(162)의 오프 전류에 의해 결정되게 된다.
반대로, 상기 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도 유지 기간을 충분히 확보하는 것이 어렵게 된다. 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들면, 트랜지스터(160)의 소스 전극과 게이트 전극 사이에서 발생하는 리크 전류 등 )가 크기 때문이다. 이를 감안할 때, 본 실시형태에서 개시하는 반도체 장치는 R1≥ROS, 및 R2≥ROS의 관계를 만족하는 것으로 하는 것이 바람직하다고 할 수 있다.
한편, C1와 C2는 C1≥C2의 관계를 만족하는 것이 바람직하다. C1를 크게 함으로써, 독출 워드 라인(RWL)에 의해 노드(FG)의 전위를 제어할 때 독출 워드 라인(RWL)의 전위를 효율적으로 노드(FG)에 부여할 수 있게 되어, 독출 워드 라인(RWL)에 부여하는 전위간(예를 들면, 독출 전위와 비독출 전위)의 전위차를 낮출 수 있기 때문이다.
이와 같이, 상술한 관계를 만족시킴으로써 더욱 바람직한 반도체 장치를 실현하는 것이 가능하다. 아울러 R1 및 R2는 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의해 제어된다. C1 및 C2에 대해서도 동일하다. 따라서, 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층의 재료나 두께 등을 적절히 설정하여 상술한 관계를 만족하도록 하는 것이 바람직하다.
본 실시형태에서 나타낸 반도체 장치에서는, 노드(FG)가, 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등의 작용을 하지만, 본 실시형태의 노드(FG)는, 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖고 있다.
플래시 메모리에서는 컨트롤 게이트에 인가되는 전위가 높기 때문에, 그 전위가 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록 셀과 셀과의 간격을 어느 정도 유지할 필요가 발생한다. 이는 반도체 장치의 고집적화를 저해하는 요인 중 하나이다. 그리고, 이 요인은 고전계를 걸어 터널 전류를 발생시키는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시형태에 따른 반도체 장치는 산화물 반도체를 이용한 트랜지스터의 스위칭에 의해 동작하는 것으로, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉 플래시 메모리와 같은, 전하를 주입하기 위한 고전계가 불필요하다. 이에 의해, 인접 셀에 대한, 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없으므로 고집적화가 용이하다.
또한, 고전계가 불필요하고 대형의 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리와 비교하여 이점이다. 예를 들어, 본 실시형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 최대 전위와 최소 전위의 차이)의 최대치는 2 단계(1 비트)의 정보를 기입하는 경우 하나의 메모리 셀에 있어서 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
나아가 용량 소자(164)를 구성하는 절연층의 비유전율(εr1)과 트랜지스터(160)를 구성하는 절연층의 비유전율(εr2)을 달리하는 경우에는, 용량 소자(164)를 구성하는 절연층의 면적(S1)과 트랜지스터(160)에서 게이트 용량을 구성하는 절연층의 면적(S2)이 2·S2≥S1(바람직하게는 S2=S1)을 만족하면서 C1≥C2를 실현하는 것이 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서 C1≥C2를 실현하는 것이 용이하다. 구체적으로는, 예를 들어, 용량 소자(164)를 구성하는 절연층의 경우에는 산화 하프늄 등의 high－k 재료로 이루어지는 막, 또는 산화 하프늄 등의 high－k재료로 이루어지는 막과 산화물 반도체로 이루어지는 막과의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 트랜지스터(160)의 게이트 용량을 구성하는 절연층의 경우에는 산화 실리콘을 채용하여 εr2=3~4로 할 수 있다.
이러한 구성을 함께 이용함으로써, 개시하는 발명에 따른 반도체 장치를 더욱 고집적화시킬 수 있다.
아울러 반도체 장치의 기억 용량을 증대시키기 위해서는, 고집적화 외에 다치화의 기법을 채용할 수도 있다. 예를 들어, 메모리 셀 중 하나에 3 단계 이상의 정보를 기입하는 구성으로 함으로써, 2 단계(1 비트)의 정보를 기입하는 경우와 비교하여 기억용량을 증대시킬 수 있다. 예를 들면, 상술한 바와 같은, 저전위를 부여하는 전하 QL, 고전위를 부여하는 전하 QH와 더불어, 다른 전위를 부여하는 전하 Q를 트랜지스터(160)의 게이트 전극에 공급함으로써 다치화를 실현할 수 있다. 이 경우 비교적 규모가 큰 회로 구성(예를 들면, 15 F2~50 F2 등：F는 최소 가공 사이즈)을 채용해도 충분한 기억용량을 확보할 수 있다.
〈응용예〉
이어서, 도 1에 도시된 메모리 셀의 회로를 응용한 보다 구체적인 회로 구성 및 동작에 대하여 도 2를 참조하여 설명한다.
도 2(A)는 (m×x) 개의 메모리 셀(170)을 갖는 반도체 장치의 회로도의 일례이다. 도 2(A)에서 메모리 셀(170)의 구성은 도 1(A－1)과 동일하다. 다만, 도 2(A)에서는 첫번째 행의 메모리 셀(170)만이 비트 라인(BL)과 직접 접속되고, m번째 행의 메모리 셀(170)만이 소스 라인(SL)과 직접 접속되는 구성을 도시하고 있다. 다른 행의 메모리 셀(170)은 동일한 열의 다른 메모리 셀(170)을 통해 비트 라인(BL) 및 소스 라인(SL)과 전기적으로 접속된다.
도 2(A)에 도시된 반도체 장치는, m개(m는 2 이상의 정수)의 기입 워드 라인(WWL)과 m개의 독출 워드 라인(RWL)과 n개(n는 2 이상의 정수)의 소스 라인(SL)과 n개의 비트 라인(BL)과 n개의 신호 라인(S)과 메모리 셀(170)이 세로 m개(행) × 가로 n개(열)의 매트릭스형으로 배치된 메모리 셀 어레이(201)와, n개의 비트 라인(BL) 및 n개의 신호 라인(S)에 접속되는 제 1 구동 회로(190)와, m개의 기입 워드 라인(WWL) 및 m개의 독출 워드 라인(RWL)에 접속되는 제 2 구동 회로(192)를 갖는다.
도 2(A)에 도시된 반도체 장치는 제 2 구동 회로(192)와 메모리 셀 어레이(201) 사이에 용량 소자(250)를 갖는다. 예를 들어, 도 2(B)에 도시된 용량 소자(250)를 사용할 수 있다. 도 2(B)에 도시된 바와 같이, 용량 소자(250)는, 용량 소자(250)의 전극의 일측이 기입 워드 라인(WWL)에 전기적으로 접속되는 구성을 갖는다.
또는, 도 2(A)에 도시된 반도체 장치는 제 2 구동 회로(192)와 메모리 셀 어레이(201) 사이에 용량 소자(250) 및 저항 소자(251)(도 2(A)에는 도시하지 않음)를 갖는 구성으로 할 수도 있다. 예를 들면, 도 2(C)에 도시된 용량 소자(250) 및 저항 소자(251)를 이용할 수 있다. 도 2(C)에 도시된 바와 같이, 용량 소자(250) 및 저항 소자(251)는 용량 소자(250)의 전극의 일측이 기입 워드 라인(WWL) 및 저항 소자(251)의 단자의 일측에 전기적으로 접속되는 구성을 갖는다. 저항 소자(251)의 단자의 타측은 제 2 구동 회로(192)에 전기적으로 접속되는 구성을 갖는다.
아울러 독출 워드 라인(RWL) 측에는 용량 소자(250), 또는 용량 소자(250) 및 저항 소자(251)를 마련하지 않을 수 있다. 또는 기입 워드 라인(WWL) 측과 동일하게 독출 워드 라인(RWL) 측에도 용량 소자(250), 또는 용량 소자(250) 및 저항 소자(251)를 마련할 수도 있다.
데이터의 기입, 유지, 및 독출은 기본적으로 도 1의 경우와 동일하다. 즉, 구체적인 기입의 동작은 이하와 같다. 아울러 여기서는 일례로서 노드(FG)에 전위 V1(전원 전위(VDD)보다 낮은 전위) 또는 기준전위(GND) 중 어느 하나를 인가하는 경우에 대하여 설명하지만, 노드(FG)로 인기하는 전위의 관계는 이에 한정되지 않는다. 또한 노드(FG)에 전위 V1를 인가했을 경우에 유지되는 데이터를 데이터 "1", 노드(FG)에 기준전위(GND)를 인가했을 경우에 유지되는 데이터를 데이터 "0"으로 한다. 또한, 소스 라인(SL)의 전위는 VDD 또는 VDD보다 다소 낮은 전위(VR)로 한다. 단, 동작에 문제가 없으면 소스 라인(SL)의 전위를 일시적으로 변화시킬 수도 있다.
우선, 메모리 셀(170)에 접속되는 독출 워드 라인(RWL)의 전위를 GND로 하고, 기입 워드 라인(WWL)의 전위를 V2(V1보다 높은 전위, 예를 들면 VDD)로 하여 메모리 셀(170)을 선택한다.
메모리 셀(170)에 데이터 "0"을 기입하는 경우에는 신호 라인(S)에는 GND를 인가하고, 메모리 셀(170)에 데이터 "1"을 기입하는 경우에는 신호 라인(S)에는 V1을 인가한다. 여기서는 기입 워드 라인(WWL)의 전위를 V2로 하고 있으므로 노드(FG)에 V1를 인가하는 것이 가능하다.
데이터의 유지는 독출 워드 라인(RWL)의 전위 및 기입 워드 라인(WWL)의 전위를 GND로 함으로써 이루어진다.
독출 워드 라인(RWL)의 전위를 GND로 고정하면, 노드(FG)의 전위는 기입시의 전위로 고정된다. 즉, 노드(FG)에 데이터 "1"인 V1이 인가된 경우, 노드(FG)의 전위는 V1이 되고, 노드(FG)에 데이터 "0"인 GND가 인가된 경우 노드(FG)의 전위는 GND가 된다.
기입 워드 라인(WWL)에는 GND가 인가되어 있으므로, 데이터 "1" 및 데이터 "0" 중 어느것이 기입되어도 트랜지스터(162)는 오프 상태가 된다. 트랜지스터(162)의 오프 전류는 극히 작기 때문에 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
데이터의 독출은, 독출 대상의 메모리 셀(170)에 접속되는 독출 워드 라인(RWL)의 전위 및 기입 워드 라인(WWL)의 전위를 GND로 하고, 또한 독출 대상이 아닌 메모리 셀(170)에 접속되는 독출 워드 라인(RWL)의 전위를 V1으로 함과 아울러 기입 워드 라인(WWL)의 전위를 GND로 함으로써 이루어진다.
독출 대상의 메모리 셀(170)에 접속되는 독출 워드 라인(RWL)의 전위를 GND로 하면, 독출 대상의 메모리 셀(170)의 노드(FG)에 데이터 "1"인 V1이 인가되는 경우 트랜지스터(160)는 오프 상태가 된다. 한편, 노드(FG)에 데이터 "0"인 GND가 인가되면 트랜지스터(160)는 온 상태가 된다.
또한, 독출 대상이 아닌 메모리 셀(170)에 접속되는 독출 워드 라인(RWL)의 전위를 V1으로 함과 아울러 기입 워드 라인(WWL)의 전위를 GND로 하면, 독출 대상이 아닌 메모리 셀(170)에 데이터 "1"이 기입된 경우 및 데이터 "0"이 기입된 경우 모두에 있어서 트랜지스터(160)는 오프 상태가 된다.
즉, 상술한 독출 동작에 의해, 독출 대상의 메모리 셀(170)에 데이터 "1"이 기입된 경우에는 트랜지스터(160)가 오프 상태가 되고 독출 시작시의 비트 라인(BL)의 전위가 유지되거나 낮아진다. 또한, 데이터 "0"이 기입된 경우에는 트랜지스터(160)가 온 상태가 되고 비트 라인(BL)의 전위가 높아진다.
아울러 상기에서는 트랜지스터(160)가 p채널형인 경우에 대해 설명했으나 트랜지스터(160)로서 n채널형의 트랜지스터를 사용할 수도 있다. 이 경우에는 각 배선에 부여하는 전위를 적절히 조절하면 된다.
상술한 바와 같이, 개시하는 발명의 반도체 장치는 트랜지스터(162)의 스위칭에 의해 동작하고, 트랜지스터(162)의 오프 전류가 극히 작은 것을 이용하여 노드(FG)의 전하를 장시간 유지하는 것이다. 따라서, 트랜지스터(162)의 게이트 전극에 전기적으로 접속하는 기입 워드 라인(WWL)으로 제어 신호와는 다른 단펄스나 노이즈 등의 신호가 입력되어 트랜지스터(162)가 순간적으로 온되는 경우에는 메모리 셀(170)에 기입된 데이터가 소실될 우려가 있다.
개시하는 발명의 반도체 장치에서는, 제 2 구동 회로(192)와 메모리 셀 어레이(201) 사이에, 기입 워드 라인(WWL)에 전기적으로 접속되는 용량 소자(250), 또는 용량 소자(250) 및 저항 소자(251)를 마련함으로써 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거할 수 있다. 이에 의해, 메모리 셀(170)이 갖는 트랜지스터(162)가 순간적으로 온됨으로써 메모리 셀(170)에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
아울러 제어 신호와는 다른 단펄스나 노이즈 등의 신호에는, 제 2 구동 회로(192)로부터 입력되는 신호뿐 아니라 전원 투입시 및 전원 절단시의 경우와 같이 전위가 불안정해질 때에 발생하는 전위 변화에 기인한 신호 등도 포함된다.
이상과 같이, 제 2 구동 회로(192)와 메모리 셀 어레이(201) 사이에, 기입 워드 라인(WWL)에 전기적으로 접속되는 용량 소자(250), 또는 용량 소자(250) 및 저항 소자(251)를 마련함으로써 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거할 수 있다. 이에 의해, 메모리 셀(170)이 갖는 트랜지스터(162)가 순간적으로 온됨으로써 메모리 셀(170)에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
이상, 본 실시형태에 도시된 구성, 방법 등은 다른 실시형태에 도시된 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 도 1에 도시된 메모리 셀의 회로를 응용한 회로 구성으로서, 도 2에 도시된 회로 구성과는 다른 회로 구성에 대하여 도 3 및 도 4를 참조하여 설명한다.
도 3(A)는, (m×n) 개의 메모리 셀(170)을 갖는 반도체 장치의 회로도의 일례이다. 도 3(A)에서의 메모리 셀(170)의 구성은, 도 1(A－1) 및 도 2(A)와 동일하므로 상세한 설명은 생략한다.
도 3(A)에 도시된 반도체 장치는, 메모리 셀(170)이 세로 m개(행) × 가로 n개(열)의 매트릭스형으로 배치된 메모리 셀 어레이(201)와, n개의 비트 라인(BL) 및 n개의 신호 라인(S)에 접속되는 제 1 구동 회로(190)와, m개의 기입 워드 라인(WWL) 및 m개의 독출 워드 라인(RWL)에 접속되는 제 2 구동 회로(192)를 갖는다.
도 3(A)에 도시된 반도체 장치는, 제 2 구동 회로(192)가 기입 워드 라인(WWL)에 전기적으로 접속되는 노이즈 제거 회로(260)를 갖는다. 예를 들면, 도 3(B)에 도시된 노이즈 제거 회로(260)를 사용할 수 있다. 도 3(B)에 도시된 노이즈 제거 회로(260)는 직렬로 접속된 짝수개의 인버터 회로와 용량 소자를 갖는다. 예를 들면, 제 1 인버터 회로와 제 2 인버터 회로와 용량 소자를 가지며, 용량 소자의 전극의 일측이 제 1 인버터 회로의 출력단자 및 제 2 인버터 회로의 입력단자에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 2개의 인버터 회로를 사용하는 구성을 나타내고 있으나, 짝수개의 인버터 회로를 이용하는 구성이면 그 수는 한정되지 않는다. 그 경우에는 용량 소자의 전후에 적어도 1 개씩 인버터 회로를 가질 수 있다.
또는 도 3(A)에 도시된 반도체 장치에 있어서, 도 3(C)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 3(C)에 도시된 노이즈 제거 회로(260)는 직렬로 접속된 짝수개의 인버터 회로와 저항 소자를 갖는다. 예를 들면 제 1 인버터 회로와 제 2 인버터 회로와 저항 소자를 가지며, 저항 소자의 단자의 일측이 제 1 인버터 회로의 출력단자에 전기적으로 접속되고, 저항 소자의 단자의 타측이 제 2 인버터 회로의 입력단자에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 2개의 인버터 회로를 사용하는 구성을 나타내고 있지만, 짝수개의 인버터 회로를 사용하는 구성이면 그 수는 한정되지 않는다. 그 경우에는, 저항 소자의 전후에 적어도 1 개씩 인버터 회로를 가질 수 있다.
또는, 도 3(A)에 도시된 반도체 장치에 있어서, 도 3(D)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 3(D)에 도시된 노이즈 제거 회로(260)는 직렬로 접속된 짝수개의 인버터 회로와 용량 소자와 저항 소자를 갖는다. 예를 들면, 제 1 인버터 회로와 제 2 인버터 회로와 용량 소자와 저항 소자를 가지며, 저항 소자의 단자의 일측이 제 1 인버터 회로의 출력단자에 전기적으로 접속되고, 저항 소자의 단자의 타측 및 용량 소자의 전극의 일측이 제 2 인버터 회로의 입력단자에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 2개의 인버터 회로를 사용하는 구성을 나타내고 있지만, 짝수개의 인버터 회로를 이용하는 구성이면 그 수는 한정되지 않는다. 그 경우에는, 용량 소자와 저항 소자의 전후에 적어도 1 개씩 인버터 회로를 가질 수 있다.
또는, 도 3(A)에 도시된 반도체 장치에 있어서, 도 4(A)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 4(A)에 도시된 노이즈 제거 회로(260)는 직렬로 접속된 2개의 버퍼회로와 용량 소자를 갖는다. 예를 들면, 제 1 버퍼회로와 제 2 버퍼회로와 용량 소자를 가지며, 용량 소자의 전극의 일측이 제 1 버퍼회로의 출력단자 및 제 2 버퍼회로의 입력단자에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 2개의 버퍼회로를 사용하는 구성을 나타내고 있지만, 복수개의 버퍼회로를 사용하는 구성이면 그 수는 한정되지 않는다. 그 경우에는, 용량 소자의 전후에 적어도 1 개씩 버퍼회로를 가질 수 있다.
또는, 도 3(A)에 도시된 반도체 장치에 있어서, 도 4(B)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 4(B)에 도시된 노이즈 제거 회로(260)는 직렬로 접속된 복수 개의 버퍼회로와 저항 소자를 갖는다. 예를 들면, 제 1 버퍼회로와 제 2 버퍼회로와 저항 소자를 가지며, 저항 소자의 단자의 일측이 제 1 버퍼회로의 출력단자에 전기적으로 접속되고, 저항 소자의 단자의 타측이 제 2 버퍼회로의 입력단자에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 2개의 버퍼회로를 사용하는 구성을 나타내고 있지만, 복수개의 버퍼회로를 이용하는 구성이면 그 수는 한정되지 않는다. 그 경우에는 저항 소자의 전후에 적어도 1 개씩 버퍼회로를 가질 수 있다.
또는, 도 3(A)에 도시된 반도체 장치에 있어서, 도 4(C)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 4(C)에 도시된 노이즈 제거 회로(260)는 직렬로 접속된 복수개의 버퍼회로와 용량 소자와 저항 소자를 갖는다. 예를 들면, 제 1 버퍼회로와 제 2 버퍼회로와 용량 소자와 저항 소자를 가지며, 저항 소자의 단자의 일측이 제 1 버퍼회로의 출력단자에 전기적으로 접속되고, 저항 소자의 단자의 타측 및 용량 소자의 전극의 일측이 제 2 버퍼회로의 입력단자에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 2개의 버퍼회로를 이용하는 구성을 나타내고 있지만, 복수개의 버퍼회로를 이용하는 구성이면 그 수는 한정되지 않는다. 그 경우에는 용량 소자와 저항 소자의 전후에 적어도 1 개씩 버퍼회로를 가질 수 있다.
또는, 도 3(A)에 도시된 반도체 장치에 있어서, 도 4(D)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 4(D)에 도시된 노이즈 제거 회로(260)는 버퍼회로와 용량 소자와 AND 회로를 가지며, 버퍼회로의 출력단자가 AND 회로의 입력단자의 일측과 타측 및 용량 소자의 전극의 일측에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 1개의 버퍼회로를 사용하는 구성을 나타내고 있지만, 복수개의 버퍼회로를 사용할 수도 있다.
또는, 도 3(A)에 도시된 반도체 장치에 있어서, 도 4(E)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 4(E)에 도시된 노이즈 제거 회로(260)는 버퍼회로와 저항 소자와 AND 회로를 가지며, 버퍼회로의 출력단자가 AND 회로의 입력단자의 일측 및 저항 소자의 단자의 일측에 전기적으로 접속되고, 저항 소자의 단자의 타측이 AND 회로의 입력단자의 타측에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 1개의 버퍼회로를 이용하는 구성을 나타내고 있지만, 복수개의 버퍼회로를 사용할 수도 있다.
또는, 도 3(A)에 도시된 반도체 장치에 있어서, 도 4(F)에 도시된 노이즈 제거 회로(260)를 사용할 수도 있다. 도 4(F)에 도시된 노이즈 제거 회로(260)는 버퍼회로와 용량 소자와 저항 소자와 AND 회로를 가지며, 버퍼회로의 출력단자가 AND 회로의 입력단자의 일측 및 저항 소자의 단자의 일측에 전기적으로 접속되고, 저항 소자의 단자의 타측이 용량 소자의 전극의 일측 및 AND 회로의 입력단자의 타측에 전기적으로 접속되는 구성을 갖는다. 아울러 도면에서는 1개의 버퍼회로를 이용하는 구성을 나타내고 있지만 복수개의 버퍼회로를 사용할 수도 있다.
상기에 있어서 버퍼회로는 짝수개의 인버터 회로를 사용하여 구성할 수 있다.
아울러 독출 워드 라인(RWL) 측에는, 노이즈 제거 회로(260)를 마련하지 않을 수 있다. 또는 기입 워드 라인(WWL) 측과 마찬가지로 독출 워드 라인(RWL) 측에도 노이즈 제거 회로(260)를 마련할 수도 있다.
데이터의 기입, 유지 및 독출은 기본적으로 도 1, 도 2의 경우와 동일하다.
즉, 개시하는 발명의 반도체 장치는 트랜지스터(162)의 스위칭에 의해 동작하고, 트랜지스터(162)의 오프 전류가 극히 작은 것을 이용하여 노드(FG)의 전하를 장시간 유지하는 것이다. 따라서, 트랜지스터(162)의 게이트 전극에 전기적으로 접속되는 기입 워드 라인(WWL)에 제어 신호와는 다른 단펄스나 노이즈 등의 신호가 입력되어 트랜지스터(162)가 순간적으로 온되는 경우에는 메모리 셀(170)에 기입된 데이터가 소실될 우려가 있다.
개시하는 발명의 반도체 장치에서는, 기입 워드 라인(WWL)에 전기적으로 접속되는 노이즈 제거 회로(260)를 마련함으로써, 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거할 수 있다. 이에 의해, 메모리 셀(170)이 갖는 트랜지스터(162)가 순간적으로 온됨으로써 메모리 셀(170)에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
또한, 도 3(B) 내지 도 3(D)에 나타낸 인버터 회로 또는 도 4(A) 내지 도 4(F)에 나타낸 버퍼회로를 구성하는 인버터 회로로서, 데이터 반전 위치를 변경한 인버터 회로를 사용할 수도 있다. 인버터 회로에 있어서의 데이터 반전 위치의 변경은, 예를 들면, 인버터 회로에 사용하는 P채널형 트랜지스터의 사이즈(채널 길이, 채널폭) 또는 N채널형 트랜지스터의 사이즈(채널 길이, 채널폭)를 변경함으로써 수행할 수 있다. 또는, 인버터 회로에 있어서의 데이터 반전 위치의 변경은, 히스테리시스 특성을 가진 회로(히스테리시스형의 인버터 회로, 히스테리시스형의 AND 회로)를 이용하여 수행할 수도 있다. 데이터 반전 위치를 변경함으로써 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거하는 효과를 높일 수 있다.
이상과 같이, 기입 워드 라인(WWL)에 전기적으로 접속되는 노이즈 제거 회로(260)를 마련함으로써, 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 저감 또는 제거할 수 있다. 이에 의해, 메모리 셀(170)이 갖는 트랜지스터(162)가 순간적으로 온됨으로써 메모리 셀(170)에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
이상, 본 실시형태에 도시된 구성, 방법 등은 다른 실시형태에 도시된 구성, 방법등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 개시하는 발명의 일 태양에 따른 반도체 장치의 응용예에 대하여 도 5를 이용하여 설명한다. 여기서는, 반도체 장치가 갖는 메모리 셀 어레이의 일부 또는 전부의 구성에 대하여 설명한다. 아울러 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해 OS의 부호를 부가하는 경우가 있다.
도 5(A), 도 5(B) 및 도 5(C)는, 도 1(A－1)에 도시된 반도체 장치(이하, 메모리 셀로도 기재함)를 복수 이용하여 형성되는 메모리 셀 어레이의 일부 또는 전부의 회로도이다. 도 5(A) 및 도 5(B)는 메모리 셀이 직렬로 접속된, 이른바 NAND형의 반도체 장치의 회로도이며, 도 5(C)는 메모리 셀이 병렬로 접속된, 이른바 NOR형의 반도체 장치의 회로도이다.
도 5(A)에 도시된 반도체 장치는, 소스 라인(SL), 비트 라인(BL), 신호 라인(S), m개의 기입 워드 라인(WWL), m개의 독출 워드 라인(RWL), m개의 메모리 셀을 갖는다. 도 5(A)에서는, 소스 라인(SL) 및 비트 라인(BL)을 1개씩 갖는 구성으로 되어 있으나 이에 한정되지 않고 소스 라인(SL) 및 비트 라인(BL)을 복수개 갖는 구성으로 할 수도 있다.
각 메모리 셀(대표적으로, 메모리 셀(170)(i)을 상정한다. 여기서, i는 1이상 m이하의 정수)에 있어서, 트랜지스터(160)(i)의 게이트 전극과 트랜지스터(162)(i)의 드레인 전극(또는 소스 전극)과 용량 소자(164)(i)의 전극의 일측은 전기적으로 접속되어 있다. 또한, 신호 라인(S)과 트랜지스터(162)(i)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 기입 워드 라인(WWL)(i)와 트랜지스터(162)(i)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 독출 워드 라인(RWL)(i)와 용량 소자(164)(i)의 전극의 타측은 전기적으로 접속되어 있다.
또한, 메모리 셀(170)(i)이 갖는 트랜지스터(160)(i)의 드레인 전극은, 인접하는 메모리 셀(170)(i－1)이 갖는 트랜지스터(160)(i－1)의 소스 전극과 전기적으로 접속되고, 메모리 셀(170)(i)이 갖는 트랜지스터(160)(i)의 소스 전극은 인접하는 메모리 셀(170)(i＋1)이 갖는 트랜지스터(160)(i＋1)의 드레인 전극과 전기적으로 접속된다. 단, 직렬로 접속된 m개의 메모리 셀 중, 메모리 셀(170)(1)이 갖는 트랜지스터(160)(1)의 드레인 전극은 비트 라인(BL)과 전기적으로 접속된다. 또한, 직렬로 접속된 m개의 메모리 셀 중, 메모리 셀(170)(m)이 갖는 트랜지스터(160)(m)의 소스 전극은 소스 라인(SL)과 전기적으로 접속된다.
메모리 셀(170)(1)이 갖는 트랜지스터(160)(1)는 선택 트랜지스터를 통해 비트 라인(BL)과 전기적으로 접속되어 있을 수도 있다(도시하지 않음). 이 경우, 선택 트랜지스터의 게이트 전극에는 선택라인(G1)이 접속된다. 또한, 메모리 셀(170)(m)이 갖는 트랜지스터(160)(m)도 선택 트랜지스터를 통해 소스 라인(SL)과 전기적으로 접속되어 있을 수도 있다(도시하지 않음). 이 경우, 선택 트랜지스터의 게이트 전극에는 선택라인(G2)이 접속된다.
도 5(A)에 도시된 반도체 장치에서는, 행마다 기입 동작 및 독출 동작을 수행한다. 기입 동작은 다음과 같이 수행된다. 기입을 수행하는 행(예를 들면 제i행)의 기입 워드 라인(WWL)(i)에 트랜지스터(162)(i)가 온 상태가 되는 전위를 부여하여 기입을 수행하는 행의 트랜지스터(162)(i)를 온 상태로 한다. 이에 의해, 지정한 행의 트랜지스터(160)(i)의 게이트 전극에 신호 라인(S)의 전위가 부여되고 이 게이트 전극으로 소정의 전하가 공급된다. 이와 같이 하여, 지정한 행의 메모리 셀에 데이터를 기입할 수 있다.
또한, 독출 동작은 다음과 같이 이루어진다. 독출을 수행하는 행(예를 들면, 제i행) 이외의 독출 워드 라인(RWL)에, 트랜지스터(160)의 게이트 전극으로 공급된 전하에 관계없이, 독출을 수행하는 행 이외의 트랜지스터(160)가 온 상태가 될 수 있는 전위를 부여하여, 독출을 수행하는 행 이외의 트랜지스터(160)를 온 상태로 한다. 그리고, 독출을 수행하는 행의 독출 워드 라인(RWL)(i)에, 트랜지스터(160)(i)의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는가에 따라, 트랜지스터(160)(i)의 온 상태 또는 오프 상태가 선택될 수 있는 전위(독출 전위)를 부여한다. 또한, 소스 라인(SL)에 정전위를 부여하여 비트 라인(BL)에 접속되어 있는 독출 회로(도시하지 않음)를 동작 상태로 한다. 여기서, 소스 라인(SL)－비트 라인(BL) 간의 복수의 트랜지스터(160)(1) ~ 160(m) 중, 독출을 수행하는 행의 트랜지스터(160)(i)를 제외하고는 온 상태로 되어 있으므로 소스 라인(SL)－비트 라인(BL) 간의 컨덕턴스의 크기는, 독출을 수행하는 행의 트랜지스터(160)(i) 상태(온 상태 또는 오프 상태)에 의해 결정된다. 독출을 수행하는 행의 트랜지스터(160)(i)의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는가에 따라, 트랜지스터 상태(온 상태 또는 오프 상태)는 다르므로 이에 따라 비트 라인(BL)의 전위는 다른 값을 취하게 된다. 비트 라인(BL)의 전위를 독출 회로에 의해 독출함으로써, 지정한 행의 메모리 셀로부터 정보를 독출할 수 있다.
도 5(B)에 도시된 반도체 장치는 도 5(A)와 일부 구성이 다른 반도체 장치이다.
도 5(B)에 도시된 반도체 장치와 도 5(A)에 도시된 반도체 장치 간의 차이점 중 하나로서, 도 5(B)에 도시된 반도체 장치에서는 비트 라인(BL)과 메모리 셀(170)(1)이 갖는 트랜지스터(160)(1)의 드레인 전극이, 선택 트랜지스터(530)를 통해 전기적으로 접속되어 있는 점을 들 수 있다. 선택 트랜지스터(530)는 게이트 전극에 있어서, 선택 트랜지스터(530)의 온 오프를 스위칭하기 위한 선택라인(G1)과 전기적으로 접속되어 있다.
또한, 도 5(B)에 도시된 반도체 장치와 도 5(A)에 도시된 반도체 장치 간의 차이점 중 하나로서, 도 5(A)에 도시된 반도체 장치에서는 각 메모리 셀의 트랜지스터(162)는 소스 전극(또는 드레인 전극)이 신호 라인(S)에 접속되어 있는데에 반해, 도 5(B)에 도시된 반도체 장치에서는 각 메모리 셀의 트랜지스터(162)는 직렬로 접속되어 있는 점을 들 수 있다. 즉, 메모리 셀(170)(i)이 갖는 트랜지스터(162)(i)의 소스 전극은, 인접하는 메모리 셀(170)(i－1)이 갖는 트랜지스터(162)(i－1)의 드레인 전극과 전기적으로 접속되고, 메모리 셀(170)(i)이 갖는 트랜지스터(162)(i)의 드레인 전극은, 인접하는 메모리 셀(170)(i＋1)이 갖는 트랜지스터(162)(i＋1)의 소스 전극과 전기적으로 접속된다. 단, 직렬로 접속된 m개의 메모리 셀 중 메모리 셀(170)(1)이 갖는 트랜지스터(162)(1)의 소스 전극은 신호 라인(S)과 전기적으로 접속된다. 또한, 직렬로 접속된 각 메모리 셀에 있어서, 트랜지스터(162)(i)의 드레인 전극은, 도 5(A)에 도시된 반도체 장치와 마찬가지로 트랜지스터(160)(i)의 게이트 전극과 용량 소자(164)(i)의 전극의 일측과 전기적으로 접속된다.
도 5(B)에 도시된 반도체 장치의 다른 부분의 구성에 대해서는 도 5(A)에 도시된 반도체 장치와 동일하므로 상세한 내용은 상술한 기재를 참조할 수 있다.
아울러 도 5(B)에 도시된 반도체 장치에 있어서, 신호 라인(S)과 비트 라인(BL)은 별도로 마련되어 있으나, 개시하는 발명은 이에 한정되지 않고, 신호 라인(S)과 비트 라인(BL)을 동일한 배선으로 하는 구성으로 할 수도 있다.
도 5(B)에 도시된 반도체 장치에서도, 행마다 기입 동작 및 독출 동작을 수행한다. 기입 동작은 다음과 같이 이루어진다.
기입 동작은 행마다 제m행부터 차례로 수행된다. 제i행(i = 1 ~ m)의 기입을 수행하는 경우에는, 기입을 수행하는 행(제i행)의 기입 워드 라인(WWL)(i)에 트랜지스터(162)(i)가 온 상태가 되는 전위를 부여하여, 기입을 수행하는 행의 트랜지스터(162)(i)를 온 상태로 한다. 여기서, 트랜지스터(162)(i)와 신호 라인(S) 사이에 트랜지스터(162)(1) 내지 트랜지스터(162)(i－1)가 존재하는 경우에는, 기입을 수행하는 행까지의 트랜지스터(162)(1) 내지 162(i－1)도 온 상태로 하여 기입을 수행하는 행의 메모리 셀(170)(i)에 신호 라인(S)의 전위가 부여되도록 한다. 이에 의해, 지정한 행의 트랜지스터(160)(i)의 게이트 전극에 신호 라인(S)의 전위가 부여되고 이 게이트 전극으로 소정의 전하가 공급된다. 그리고, 기입 워드 라인(WWL)(i)의 전위를 GND로 고정하면, 트랜지스터(160)(i)의 게이트 전극에 축적된 전하가 유지된다. 이와 같이 하여, 지정한 행( 제i행)의 메모리 셀에 데이터를 기입할 수 있다.
아울러 도 5(B)에 도시된 반도체 장치에서는, 각 메모리 셀(170)을 구성하는 트랜지스터(162)를 직렬로 접속하기 때문에 임의의 행의 데이터만을 재기입하기는 어렵다. 따라서, 구동 방법으로서, 복수행의 일괄 소거 동작을 마련하는 것이 바람직하다. 예를 들어, 제 1행부터 제m행까지를 블록으로 하여 블록마다 소거를 수행하는 것이 바람직하다. 소정의 블록의 데이터를 재기입하는 경우에는, 우선 그 블록의 데이터를 소거하고 제m행부터 차례로 데이터를 기입하는 것이 바람직하다. 아울러 직전에 기입한 행의 데이터를 재기입하는 경우에는 소거 동작은 불필요하다.
또한, 독출 동작은 다음과 같이 이루어진다. 먼저, 선택라인(G1)에 전위를 부여함으로써 선택 트랜지스터를 온으로 한다. 아울러 선택 라인(G1)에 접속되는 선택 트랜지스터와 선택 라인(G2)에 접속되는 선택 트랜지스터가 있는 경우에는 2개의 트랜지스터를 온 상태로 한다. 또한, 독출을 수행하는 행(예를 들면, 제i행) 이외의 독출 워드 라인(RWL)에, 트랜지스터(160)의 게이트 전극으로 공급된 전하에 관계없이, 독출을 수행하는 행 이외의 트랜지스터(160)가 온 상태가 될 수 있는 전위를 부여하여 독출을 수행하는 행 이외의 트랜지스터(160)를 온 상태로 한다. 그리고, 독출을 수행하는 행의 독출 워드 라인(RWL)(i)에, 트랜지스터(160)(i)의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는가에 따라 트랜지스터(160)(i)의 온 상태 또는 오프 상태가 선택될 수 있는 전위(독출 전위)를 부여한다. 또한, 소스 라인(SL)에 정전위를 부여하여 비트 라인(BL)에 접속되어 있는 독출 회로(도시하지 않음)를 동작 상태로 한다. 여기서, 소스 라인(SL)－비트 라인(BL) 간의 복수의 트랜지스터(160)(1) ~ 160(m) 중 독출을 수행하는 행의 트랜지스터(160)(i)를 제외하고는 온 상태로 되어 있으므로 소스 라인(SL)－비트 라인(BL) 간의 컨덕턴스의 크기는 독출을 수행하는 행의 트랜지스터(160)(i) 상태(온 상태 또는 오프 상태)에 의해 결정된다. 독출을 수행하는 행의 트랜지스터(160)(i)의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는가에 따라 트랜지스터 상태(온 상태 또는 오프 상태)는 다르므로 이에 따라 비트 라인(BL)의 전위는 다른 값을 취하게 된다. 비트 라인(BL)의 전위를 독출 회로에 의해 독출함으로써, 지정한 행의 메모리 셀로부터 정보를 독출할 수 있다.
도 5(C)에 도시된 반도체 장치는 소스 라인(SL), 비트 라인(BL) 및 신호 라인(S)를 각각 n개 가지며, 기입 워드 라인(WWL) 및 독출 워드 라인(RWL)을 각각 m개 가지며, 복수의 메모리 셀(170)(1, 1) ~ 170(m, n)을 갖는다.
각 메모리 셀(대표적으로, 메모리 셀(170)(i, j)을 상정한다. 여기서, i는 1이상 m이하의 정수, j는 1이상 n이하의 정수)은, 트랜지스터(160)(i, j)의 게이트 전극과 트랜지스터(162)(i, j)의 드레인 전극(또는 소스 전극)과 용량 소자(164)(i, j)의 전극의 일측은 전기적으로 접속되어 있다. 또한, 소스 라인(SL)(j)과 트랜지스터(160)(i, j)의 소스 전극은 전기적으로 접속되고, 비트 라인(BL)(j)과 트랜지스터(160)(i, j)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 신호 라인(S)(j)과 트랜지스터(162)(i, j)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 기입 워드 라인(WWL)(i)과 트랜지스터(162)(i, j)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 독출 워드 라인(RWL)(i)과 용량 소자(164)(i, j)의 전극의 타측은 전기적으로 접속되어 있다.
도 5(C)에 도시된 반도체 장치에서는 행마다 기입 동작 및 독출 동작을 수행한다. 기입 동작은, 상술한 도 5(A)에 도시된 반도체 장치와 동일한 방법으로 이루어진다. 독출 동작은 다음과 같이 이루어진다. 우선, 독출을 수행하는 행(예를 들면, 제i행의 메모리 셀(i, 1) ~ (i, n)) 이외의 독출 워드 라인(RWL)에, 트랜지스터(160)(i, 1) ~ (i, n)의 게이트 전극으로 공급된 전하가 어느 데이터에 대응하는지에 관계없이, 독출을 수행하는 행 이외의 트랜지스터(160)가 오프 상태가 될 수 있는 전위를 부여하여, 독출을 수행하는 행 이외의 트랜지스터(160)를 오프 상태로 한다. 그리고, 독출을 수행하는 행의 독출 워드 라인(RWL)(i)에, 트랜지스터(160)(i, 1)~(i, n)의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는가에 따라, 트랜지스터(160)(i, 1)~(i, n)의 온 상태 또는 오프 상태가 선택될 수 있는 전위(독출 전위)를 부여한다. 또한, 소스 라인(SL)(j)에 정전위를 부여하여 비트 라인(BL)(j)에 접속되어 있는 독출 회로(도시하지 않음)를 동작 상태로 한다. 여기서, 소스 라인(SL)(j)－비트 라인(BL)(j) 간의 컨덕턴스의 크기는 독출을 수행하는 행의 트랜지스터(160)(i, 1) ~ (i, n) 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 독출을 수행하는 행의 트랜지스터(160)(i, 1) ~ (i, n)의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는가에 따라 비트 라인(BL)(j)의 전위는 다른 값을 취하게 된다. 비트 라인(BL)(j)의 전위를 독출 회로에 의해 독출함으로써, 지정한 행의 메모리 셀로부터 정보를 독출할 수 있다.
아울러 상기에서는, 각 메모리 셀(170)에 유지시키는 정보량을 1 비트로 했으나, 본 실시형태에 도시된 반도체 장치의 구성은 이에 한정되지 않는다. 기입시에 각 트랜지스터(160)의 게이트 전극에 부여하는 전위를 3 종류 이상 준비하여 각 메모리 셀(170)이 유지하는 정보량을 증가시킬 수도 있다. 예를 들어, 기입시에 각 트랜지스터(160)의 게이트 전극에 부여하는 전위를 4 종류로 하는 경우에는 각 메모리 셀에 2 비트의 정보를 유지시킬 수 있다.
도 5에서, 신호 라인(S)과 비트 라인(BL)은 겸용할 수도 있다. 신호 라인(S)과 비트 라인(BL)을 겸용함으로써 배선수를 감소시킬 수 있다. 또한, 도 5(C)에서 소스 라인(SL)은 공통화시킬 수도 있다.
도 2(A) 또는 도 3(A)에 도시된 메모리 셀 어레이(201) 대신에, 도 5(A) 또는 도 5(B)에 도시된 NAND형의 반도체 장치를 사용할 수도 있다. 그 경우, 도 5(A) 또는 도 5(B)에 도시된 NAND형의 반도체 장치를 n열 정렬하여 사용할 수도 있다. 또한, 도 2(A) 또는 도 3(A)에 나타낸 메모리 셀 어레이(201) 대신에 도 5(C)에 도시된 NOR형의 반도체 장치를 사용할 수도 있다.
개시하는 발명의 반도체 장치는, 트랜지스터(162)의 스위칭에 의해 동작하고, 트랜지스터(162)의 오프 전류가 극히 작은 것을 이용하여 노드(FG)의 전하를 장시간 유지하는 것이다. 따라서, 트랜지스터(162)의 게이트 전극에 전기적으로 접속하는 기입 워드 라인(WWL)으로 제어 신호와는 다른 단펄스나 노이즈 등의 신호가 입력되어 트랜지스터(162)가 순간적으로 온되는 경우에는 메모리 셀(170)에 기입된 데이터가 소실될 우려가 있다.
개시하는 발명의 반도체 장치에서는, 도 2 내지 도 4에서 설명한 바와 같이, 기입 워드 라인(WWL)에 전기적으로 접속되는 용량 소자(250) 또는 노이즈 제거 회로(260)를 마련함으로써 제어 신호와는 다른 단펄스나 노이즈 등의 신호를 감소 또는 제거할 수 있다. 이에 의해, 메모리 셀(170)이 갖는 트랜지스터(162)가 순간적으로 온됨으로써 메모리 셀(170)에 기입된 데이터가 소실되는 오동작을 방지할 수 있게 된다.
이상, 본 실시형태에 도시된 구성, 방법 등은 다른 실시형태에 도시된 구성, 방법등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 개시하는 발명의 일 태양에 따른 반도체 장치의 구성 및 그 제작 방법에 대하여 도 6 내지 도 14를 참조하여 설명한다.
〈반도체 장치의 단면 구성 및 평면 구성〉
도 6은, 반도체 장치가 갖는 메모리 셀의 구성의 일례이다. 도 6(A)에는 반도체 장치가 갖는 메모리 셀의 단면을, 도 6(B)에는 반도체 장치가 갖는 메모리 셀의 평면을 각각 도시한다. 여기서, 도 6(A)는 도 6(B)의 A1－A2 및 B1－B2의 단면에 상당한다. 도 6(A) 및 도 6(B)에 도시된 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 가지며, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 그 밖에 유기 반도체 재료 등을 사용할 수도 있다. 이러한 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 그 특성에 의해 장시간의 전하 유지를 가능하게 한다. 도 6에 도시된 반도체 장치는 메모리 셀로서 이용할 수 있다.
아울러, 개시하는 발명의 기술적인 본질은, 정보를 유지하기 위해 산화물 반도체와 같은 오프 전류를 충분히 감소시킬 수 있는 반도체 재료를 트랜지스터(162)에 사용하는 점에 있으므로, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에 나타내는 것에 한정할 필요는 없다.
도 6에 있어서의 트랜지스터(160)는, 반도체 기판(500) 상의 반도체층 내에 마련된 채널 형성 영역(134)과, 채널 형성 영역(134)이 사이에 형성되도록 마련된 불순물 영역(132)(소스 영역 및 드레인 영역이라고도 칭함)과, 채널 형성 영역(134) 상에 마련된 게이트 절연층(122a)과, 게이트 절연층(122a) 상에 채널 형성 영역(134)과 중첩하도록 마련된 게이트 전극(128a)을 갖는다. 아울러 도면에서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않을 수 있으나, 편의상 이러한 상태를 포함하여 트랜지스터라고 칭할 수 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라 표현할 수 있다. 즉, 본 명세서에서 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
또한, 반도체 기판(500)상의 반도체층 내에 마련된 불순물 영역(126)에는 도전층(128b)이 접속되어 있다. 여기서, 도전층(128b)은 트랜지스터(160)의 소스 전극이나 드레인 전극으로도 기능한다. 또한, 불순물 영역(132)과 불순물 영역(126) 사이에는 불순물 영역(130)이 마련되어 있다. 또한, 트랜지스터(160)를 덮도록 절연층(136), 절연층(138) 및 절연층(140)이 마련되어 있다. 아울러 고집적화를 실현하기 위해서는, 도 6에 도시된 바와 같이 트랜지스터(160)가 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는 게이트 전극(128a)의 측면에 사이드월 절연층을 마련하고, 불순물 농도가 다른 영역을 포함하는 불순물 영역(132)를 마련할 수도 있다.
도 6에서의 트랜지스터(162)는, 절연층(140) 등의 위에 마련된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(142a), 및 드레인 전극(또는 소스 전극)(142b)과, 산화물 반도체층(144), 소스 전극(142a) 및 드레인 전극(142b)를 덮는 게이트 절연층(146)과, 게이트 절연층(146) 상에 산화물 반도체층(144)과 중첩하도록 마련된 게이트 전극(148a)을 갖는다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분한 산소가 공급됨으로써 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다. 아울러 상술한 산화물 반도체층(144) 내의 수소 농도는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 감소되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 내의 결함 준위가 감소된 산화물 반도체층(144)의 경우에는 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 더욱 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널폭(1㎛) 당의 값)는 100zA(1zA(젭토 암페어)는 1×10－21 A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써 극히 뛰어난 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
또한, 산화물 반도체층(144)은 알칼리 금속, 및 알칼리 토류 금속의 농도가 충분히 감소된 것이 바람직하다. SIMS 분석법에 의해 측정되는 알칼리 금속 또는 알칼리 토류 금속의 농도는, 예를 들어, Na의 경우 5×1016cm－3 이하, 바람직하게는 1×1016cm－3 이하, 더욱 바람직하게는 1×1015cm－3 이하, Li의 경우 5×1015cm－3 이하, 바람직하게는 1×1015cm－3 이하, K의 경우 5×1015cm－3 이하, 바람직하게는 1×1015cm－3 이하로 한다.
산화물 반도체는 불순물에 대해 둔감하여 막 내에는 상당한 금속 불순물이 포함되어 있어도 문제가 없어, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다고 보고되었다(카미야, 노무라, 호소노, "비정질(amorphous) 산화물 반도체의 물성과 디바이스 개발의 현황", 고체 물리, 2009년 9 월호, Vol. 44, p. 621－633). 그러나, 이러한 보고는 적절하지 않다. 알칼리 금속, 및 알칼리 토류 금속은 산화물 반도체에서는 악성의 불순물로서, 적은 편이 좋다. 특히 알칼리 금속 중 Na는 산화물 반도체에 접하는 절연막이 산화물이었을 경우 그 안으로 확산하여 Na＋가 된다. 또한, 산화물 반도체 내에서 금속과 산소의 결합을 분단시키거나 혹은 결합 사이로 침입한다. 그 결과, 트랜지스터 특성의 열화(예를 들면, 노멀리 온(Normally on)화(문턱값의 음으로의 쉬프트), 이동도의 저하 등)를 초래한다. 나아가 특성 편차의 원인이 되기도 된다. 이러한 문제는 특히 산화물 반도체 내의 수소의 농도가 충분히 낮은 경우에 현저해진다. 따라서, 산화물 반도체 내의 수소의 농도가 5×1019cm－3 이하, 특히 5×1018cm－3 이하인 경우에는 알칼리 금속의 농도를 상기의 값으로 하는 것이 강력히 요구된다.
또한, 산화물 반도체는 페르미 준위(Ef)와 진성 페르미 준위(Ei)가 동일하거나(Ef=Ei), 페르미 준위(Ef)보다 진성 페르미 준위(Ei)가 큰(Ef＜Ei) 소위 p－－형인 것이 바람직하다. 예를 들어, 산화물 반도체에 불순물로서 주석을 첨가함으로써 p－－형의 산화물 반도체를 얻을 수 있다. 아울러 산화물 반도체가 i형(진성) 또는 실질적으로 i형이면 불순물의 첨가에 의한 페르미 준위(Ef)의 제어가 보다 용이해지므로 바람직하다. 나아가 게이트 전극으로서 일함수(φM)가 큰 재료를 사용하는 것이 바람직하다. 상기와 같이 구성하면, 트랜지스터의 노멀리 오프(normally-off)가 가능해지고 나아가 트랜지스터에 역바이어스를 가하면 효과적이다. 따라서, 85℃에서는 오프 전류값이 1yA 이하, 실온에서는 오프 전류값이 0.1yA 이하인, 오프 전류가 낮은 트랜지스터를 얻을 수 있으므로, 이 트랜지스터를 메모리 소자에 사용함으로써 데이터의 유지 특성(메모리 리텐션)이 향상된 반도체 장치를 구현할 수 있다.
아울러 도 6의 트랜지스터(162)에서는, 미세화로 인해 소자 사이에 발생하는 리크를 억제하기 위해 섬형으로 가공된 산화물 반도체층(144)을 채용하고 있으나, 섬형으로 가공되지 않은 구성을 채용할 수도 있다. 산화물 반도체층을 섬형으로 가공하지 않는 경우에는 가공시의 에칭에 의한 산화물 반도체층(144)의 오염을 방지할 수 있다.
도 6에서 용량 소자(164)는 드레인 전극(142b), 게이트 절연층(146) 및 도전층(148b)으로 구성된다. 즉, 드레인 전극(142b)은 용량 소자(164)의 일측의 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 타측의 전극으로서 기능하게 된다. 이와 같이 구성함으로써 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(144)과 게이트 절연층(146)을 적층시키는 경우에는, 드레인 전극(142b)과 도전층(148b) 간의 절연성을 충분히 확보할 수 있다. 나아가 용량이 불필요한 경우에는 용량 소자(164)를 마련하지 않는 구성으로 할 수도 있다.
본 실시형태에서는 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 적어도 일부가 중첩하도록 마련되어 있다. 이러한 평면 레이아웃을 채용함으로써 고집적화를 도모할 수 있다. 예를 들어, 최소 가공 사이즈를 F로 하여 메모리 셀이 차지하는 면적을 15F2 ~ 25F2로 하는 것이 가능하다.
트랜지스터(162) 및 용량 소자(164) 상에는 절연층(150)이 마련되어 있다. 그리고, 게이트 절연층(146) 및 절연층(150)에 형성된 개구에는 배선(154)이 마련되어 있다. 배선(154)은 메모리 셀 중 하나와 다른 메모리 셀을 접속시키는 배선으로, 도 1 내지 도 3의 회로도에 있어서의 비트 라인(BL) 및 신호 라인(S)를 겸용한 배선에 상당한다. 배선(154)은 소스 전극(142a)과 도전층(128b)을 통해 불순물 영역(126)에 접속되어 있다. 이에 의해, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 트랜지스터(162)의 소스 전극(142a)을 각각 다른 배선에 접속시키는 경우에 비해 배선의 수를 삭감할 수 있어 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 도전층(128b)을 마련함으로써, 불순물 영역(126)과 소스 전극(142a)이 접속되는 위치와 소스 전극(142a)과 배선(154)이 접속되는 위치를 중첩하여 마련할 수 있다. 이러한 평면 레이아웃을 채용함으로써 콘택 영역으로 인한 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
또한, 반도체 장치가 도 2에 도시된 구성인 경우, 기입 워드 라인(WWL)에 전기적으로 접속되는 용량 소자(250)의 단면의 일례를 도 7에 나타낸다.
도 7에 도시된 용량 소자(250)는 반도체층 내에 마련된 불순물 영역(126), 게이트 절연층(122a)과 동일층에 마련된 절연층(122), 게이트 전극(128a)과 동일층에 마련된 도전층(128c), 소스 전극(142a) 및 드레인 전극(142b)과 동일층에 마련된 도전층(142c), 및 게이트 전극(148a)과 동일층에 마련된 도전층(148c)으로 구성된다. 도전층(128c), 도전층(142c) 및 도전층(148c)은 전기적으로 접속되어 용량 소자(250)의 전극의 일측으로 기능하고, 불순물 영역(126)은 용량 소자(250)의 전극의 타측으로 기능하고, 절연층(122)은 용량 소자(250)의 유전체로서 기능한다. 이와 같이 구성함으로써 충분한 용량을 확보할 수 있다. 아울러 용량 소자(250)는 상기 구성에 한정되지 않는다. 도 6에 도시된 반도체 장치를 구성하는 반도체층, 절연층 및 도전층 중 어느 하나를 이용하여 용량 소자(250)를 형성할 수 있다. 예를 들어, 용량 소자(250)로서 도 6에 도시된 용량 소자(164)와 동일한 구성을 채용할 수도 있다.
〈SOI 기판의 제작 방법〉
이어서 상기 반도체 장치의 제작에 이용되는 SOI 기판의 제작 방법의 일례에 대하여 도 8을 참조하여 설명한다.
먼저, 베이스 기판으로서 반도체 기판(500)을 준비한다(도 8(A) 참조). 반도체 기판(500)으로서는 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서 태양전지급 실리콘(SOG－Si：Solar Grade Silicon) 기판 등을 사용할 수도 있다. 또한, 다결정 반도체 기판을 사용할수도 있다. 태양전지급 실리콘이나 다결정 반도체 기판 등을 사용하는 경우에는 단결정 실리콘 기판 등을 사용하는 경우에 비하여 제조 비용을 억제할 수 있다.
아울러 반도체 기판(500) 대신에 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass), 바륨 보로실리케이트 유리(barium borosilicate glass)와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판 등을 사용할 수도 있다. 또한, 질화 실리콘과 산화 알루미늄을 주성분으로 한 열팽창 계수가 실리콘에 가까운 세라믹 기판을 사용할 수도 있다.
반도체 기판(500)은 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(500)에 대해, 염산 과산화 수소수 혼합 용액(HPM), 황산 과산화 수소수 혼합 용액(SPM), 암모니아 과산화 수소수 혼합 용액(APM), 묽은 불화 수소산(DHF) 등을 이용하여 세정을 수행하는 것이 바람직하다.
이어서 본드 기판을 준비한다. 여기서는, 본드 기판으로서 단결정 반도체 기판(510)을 사용한다(도 8(B) 참조). 아울러 여기서는 본드 기판으로서 단결정의 것을 사용하지만, 본드 기판의 결정성을 단결정으로 한정할 필요는 없다.
단결정 반도체 기판(510)으로서는, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐 인화물(indium phosphide) 등의 화합물 반도체 기판을 사용할 수도 있다. 시판중인 실리콘 기판으로서는 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200 mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 것이 대표적이다. 아울러 단결정 반도체 기판(510)의 형상은 원형으로 한정되지 않고, 예를 들어, 구형 등으로 가공한 것일 수도 있다. 또한, 단결정 반도체 기판(510)은 CZ(초크랄스키)법이나 FZ(플로팅 존)법을 이용하여 제작할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 8(C) 참조). 아울러 오염물 제거의 관점에서, 산화막(512)의 형성전에 염산 과산화 수소수 혼합 용액(HPM), 황산 과산화 수소수 혼합 용액(SPM), 암모니아 과산화 수소수 혼합 용액(APM), 묽은 불화 수소산(DHF), FPM(불화 수소산, 과산화 수소수, 순수의 혼합액) 등을 이용하여 단결정 반도체 기판(510)의 표면을 세정해 두는 것이 바람직하다. 묽은 불화 수소산과 오존수를 교대로 토출하여 세정할 수도 있다.
산화막(512)은 예를 들어, 산화 실리콘막, 산화 질화 실리콘막 등을 단층으로, 또는 적층시켜 형성할 수 있다. 상기 산화막(512)의 제작 방법으로는 열산화법, CVD법, 스퍼터링법 등이 있다. 또한 CVD법을 이용하여 산화막(512)을 형성하는 경우 양호한 합착을 실현하기 위해서는 테트라에톡시실란(약칭；TEOS：화학식 Si(OC2H5) 4) 등의 유기 실란을 사용하여 산화 실리콘막을 형성하는 것이 바람직하다.
본 실시형태에서는 단결정 반도체 기판(510)에 열산화 처리를 수행함으로써 산화막(512)(여기서는, SiOx막)을 형성한다. 열산화 처리는 산화성 분위기 내로 할로겐을 첨가하여 수행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 내에서 단결정 반도체 기판(510)에 열산화 처리를 수행함으로써 염소 산화된 산화막(512)를 형성할 수 있다. 이 경우, 산화막(512)은 염소 원자를 함유하는 막이 된다. 이러한 염소 산화에 의해, 외인성의 불순물인 중금속(예를 들면, Fe, Cr, Ni, Mo 등)을 포집하여 금속의 염화물을 형성하고, 이것이 기화됨으로써 단결정 반도체 기판(510)의 오염을 감소시킬 수 있다.
아울러 산화막(512)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(512)에는 불소 원자를 함유시킬 수도 있다. 단결정 반도체 기판(510) 표면을 불소산화하는 방법으로서는, HF용액에 침지시킨 후 산화성 분위기 내에서 열산화 처리를 수행하는 방법이나, NF3를 산화성 분위기에 첨가하여 열산화 처리를 수행하는 방법 등이 있다.
이어서 이온을 전계로 가속시켜 단결정 반도체 기판(510)에 조사하여 첨가함으로써 단결정 반도체 기판(510)의 소정의 깊이에 결정 구조가 손상된 취화 영역(embrittled region)(514)을 형성한다(도 8(D) 참조).
취화 영역(514)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의해 조절할 수 있다. 또한, 취화 영역(514)은 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 형성된다. 따라서 이온을 첨가하는 깊이를 이용하여, 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도가 되도록 평균 침입 깊이를 조절할 수 있다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 이용하여 수행할 수 있다. 이온 도핑 장치의 대표예로서는 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 이 장치에서는 플라즈마 내의 이온종을 질량 분리하지 않고 피처리체에 조사하게 된다. 이에 반해 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 내의 이온종을 질량 분리하여 어느 특정의 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는 이온 도핑 장치를 이용하여 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대하여 설명한다. 소스 가스로서는 수소를 포함한 가스를 사용한다. 조사하는 이온에 대해서는, H3 ＋의 비율을 높게 하는 것이 좋다. 구체적으로는 H＋, H2 ＋, H3 ＋의 총량에 대해 H3 ＋의 비율이 50% 이상(더욱 바람직하게는 80% 이상)이 되도록 한다. H3 ＋의 비율을 높임으로써 이온 조사의 효율을 향상시킬 수 있다.
아울러 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가할 수도 있다. 또한, 첨가하는 이온은 한 종류에 한정되지 않고 복수 종류의 이온을 첨가할 수도 있다. 예를 들어, 이온 도핑 장치를 이용하여 수소와 헬륨을 동시에 조사하는 경우에는 서로 다른 공정으로 조사하는 경우에 비해 공정수를 감소시킬 수 있을 뿐 아니라 이후의 단결정 반도체층의 표면 거칠어짐을 억제할 수 있다.
아울러 이온 도핑 장치를 이용하여 취화 영역(514)을 형성하는 경우에는 중금속도 동시에 첨가될 우려가 있으나, 할로겐 원자를 함유하는 산화막(512)을 통해 이온의 조사를 수행함으로써 이 중금속들에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다.
이어서 반도체 기판(500)과 단결정 반도체 기판(510)을 대향시키고, 산화막(512)을 통해 밀착시킨다. 이에 의해 반도체 기판(500)과 단결정 반도체 기판(510)이 합착된다(도 8(E) 참조). 아울러 단결정 반도체 기판(510)과 합착되는 반도체 기판(500)의 표면에 산화막 또는 질화막을 성막할 수도 있다.
합착시에는 반도체 기판(500) 또는 단결정 반도체 기판(510)의 한 부위에 0.001N/cm2 이상 100N/cm2 이하, 예를 들어, 1N/cm2 이상 20N/cm2 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여 합착면을 접근, 밀착시키면, 밀착시킨 부분에서 반도체 기판(500)과 산화막(512)의 접합이 일어나고, 이 부분을 시발점으로 하여 자발적인 접합이 거의 전면에 미치게 된다. 이 접합에는 반데르발스 힘이나 수소결합이 작용하고 있고 상온에서 수행할 수 있다.
아울러 단결정 반도체 기판(510)과 반도체 기판(500)을 합착시키기 전에는 합착과 관련된 표면에 대해 표면 처리를 수행하는 것이 바람직하다. 표면 처리를 수행함으로써 단결정 반도체 기판(510)과 반도체 기판(500)과의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합을 이용할 수 있다. 또한, 서로 다른 웨트 처리들을 조합하여 이용할 수도 있고 서로 다른 드라이 처리들을 조합하여 이용할 수도 있다.
아울러 합착 후에는 접합 강도를 증가시키기 위한 열처리를 수행할 수도 있다. 이 열처리의 온도는 취화 영역(514)에서의 분리가 발생하지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서 반도체 기판(500)과 산화막(512)를 접합시킬 수도 있다. 상기 열처리에는 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 이용할 수 있다. 아울러 상기 온도 조건은 어디까지나 일례에 불과한 것으로, 개시하는 발명의 일 태양이 이에 한정되어 해석되는 것은 아니다.
이어서, 열처리를 수행함으로써 단결정 반도체 기판(510)을 취화 영역에 있어서 분리하여 반도체 기판(500) 상에, 산화막(512)을 사이에 두고 단결정 반도체층(516)을 형성한다(도 8(F) 참조).
아울러 상기 분리시의 열처리 온도는 가능한 한 낮은 것이 바람직하다. 분리시의 온도가 낮을수록 단결정 반도체층(516)의 표면 거칠어짐을 억제할 수 있기 때문이다. 구체적으로는 예를 들어, 상기 분리시의 열처리 온도는 300℃ 이상 600℃ 이하로 할 수 있고, 500℃ 이하(400℃ 이상)로 하면 더욱 효과적이다.
아울러 단결정 반도체 기판(510)을 분리한 후에는 단결정 반도체층(516)에 대해 500℃ 이상의 온도로 열처리를 수행하여 단결정 반도체층(516)에 잔존하는 수소의 농도를 감소시킬 수도 있다.
이어서, 단결정 반도체층(516)의 표면에 레이저광을 조사함으로써 표면의 평탄성을 향상시키고, 아울러 결함을 감소시킨 단결정 반도체층(518)을 형성한다(도 8(G) 참조). 아울러 레이저광의 조사 처리 대신에 열처리를 수행할 수도 있다.
아울러 본 실시형태에서는, 단결정 반도체층(516)의 분리와 관련된 열처리의 직후에 레이저광의 조사 처리를 수행하고 있으나, 본 발명의 일 태양은 이에 한정하여 해석되지 않는다. 단결정 반도체층(516)의 분리와 관련된 열처리 후에 에칭 처리를 실시하여 단결정 반도체층(516) 표면의 결함이 많은 영역을 제거한 후 레이저광의 조사 처리를 수행할 수도 있고, 단결정 반도체층(516) 표면의 평탄성을 향상시킨 후 레이저광의 조사 처리를 수행할 수도 있다. 아울러 상기 에칭 처리로서는 웨트 에칭을 이용할 수도 있고 드라이 에칭을 이용할 수도 있다. 또한, 본 실시형태에서는 위에서 설명한 바와 같이 레이저광을 조사한 후 단결정 반도체층(516)의 막 두께를 줄이는 박막화 공정을 수행할 수도 있다. 단결정 반도체층(516)의 박막화에는 드라이 에칭 또는 웨트 에칭 중 하나 또는 모두를 이용할 수 있다.
이상의 공정에 의해, 양호한 특성의 단결정 반도체층(518)을 갖는 SOI 기판을 얻을 수 있다(도 8(G) 참조).
〈반도체 장치의 제작 방법〉
이어서, 상기한 SOI 기판을 이용한 반도체 장치의 제작 방법에 대하여 도 9 내지 도 12를 참조하여 설명한다.
〈하부의 트랜지스터의 제작 방법〉
먼저 하부의 트랜지스터(160)의 제작 방법에 대해 도 9 및 도 10을 참조하여 설명한다. 아울러 도 9 및 도 10은 도 8에 도시된 방법으로 작성한 SOI 기판의 일부로서, 도 6(A)에 도시된 하부의 트랜지스터에 상당하는 단면 공정도이다.
우선, 단결정 반도체층(518)을 섬형으로 가공하여 반도체층(120)을 형성한다(도 9(A) 참조). 아울러 이 공정의 전후에, 트랜지스터의 문턱값 전압을 제어하기 위해 n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가할 수도 있다. 반도체가 실리콘인 경우 n형의 도전성을 부여하는 불순물 원소로서는 예를 들어, 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는 예를 들어, 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
이어서, 반도체층(120)을 덮도록 절연층(122)을 형성한다(도 9(B) 참조). 절연층(122)은, 이후에 게이트 절연층이 되는 것이다. 절연층(122)은 예를 들어, 반도체층(120) 표면의 열처리(열 산화 처리나 열 질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에 고밀도 플라즈마 처리를 적용할 수도 있다. 고밀도 플라즈마 처리는 예를 들어, He, Ar, Kr, Xe 등의 희가스, 산소, 산화 질소, 암모니아, 질소, 수소 등 중 한 혼합 가스를 이용하여 수행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 이용하여 절연층을 형성할 수도 있다. 절연층(122)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈륨, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함한 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 절연층(122)의 두께는 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 여기서는 플라즈마 CVD법을 이용하여 산화 실리콘을 포함한 절연층을 단층으로 형성하기로 한다.
이어서 절연층(122) 상에 마스크(124)를 형성하고, 하나의 도전성을 부여하는 불순물 원소를 반도체층(120)에 첨가하여 불순물 영역(126)을 형성한다(도 9(C) 참조). 아울러 여기서는 불순물 원소를 첨가한 후 마스크(124)는 제거한다.
이어서 절연층(122) 상에 마스크를 형성하고 절연층(122)이 불순물 영역(126)과 중첩하는 영역의 일부를 제거함으로써 게이트 절연층(122a)을 형성한다(도 9(D) 참조). 절연층(122)의 제거 방법으로서 웨트 에칭 또는 드라이 에칭 등의 에칭 처리를 이용할 수 있다.
이어서, 게이트 절연층(122a) 상에 게이트 전극(이것과 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여 게이트 전극(128a) 및 도전층(128b)을 형성한다(도 9(E) 참조).
게이트 전극(128a) 및 도전층(128b)으로 이용하는 도전층으로서는, 알루미늄이나 구리, 티타늄, 탄탈륨, 텅스텐 등의 금속재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전층을 형성할 수도 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다. 또한 도전층의 가공은 레지스터 마스크를 이용한 에칭에 의해 수행할 수 있다.
이어서, 게이트 전극(128a) 및 도전층(128b)을 마스크로 하여 하나의 도전형을 부여하는 불순물 원소를 반도체층에 첨가하여 채널 형성 영역(134), 불순물 영역(132), 및 불순물 영역(130)을 형성한다(도 10(A) 참조). 여기서는 p형 트랜지스터를 형성하기 위해 붕소(B) 등의 불순물 원소를 첨가한다. 또는 n형 트랜지스터를 형성하는 경우에는 인(P)이나 비소(As) 등의 불순물 원소를 첨가한다. 여기서, 첨가되는 불순물 원소의 농도는 적절히 설정할 수 있다. 또한 불순물 원소를 첨가한 후에는 활성화를 위한 열처리를 수행한다. 여기서, 불순물 영역의 농도는 불순물 영역(126), 불순물 영역(132), 불순물 영역(130)의 순서로 높아진다.
이어서, 게이트 절연층(122a), 게이트 전극(128a), 도전층(128b)을 덮도록 절연층(136), 절연층(138) 및 절연층(140)을 형성한다(도 10(B) 참조).
절연층(136), 절연층(138), 절연층(140)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 포함한 재료를 사용하여 형성할 수 있다. 특히, 절연층(136), 절연층(138), 절연층(140)에 유전율이 낮은(low－k) 재료를 사용함으로써 각종 전극이나 배선의 중첩으로 인한 용량을 충분히 감소시킬 수 있게 되므로 바람직하다. 아울러 절연층(136), 절연층(138), 절연층(140)에는 이러한 재료를 사용한 다공성의 절연층을 적용할 수도 있다. 다공성의 절연층의 경우에는 밀도가 높은 절연층과 비교하여 유전율이 저하되므로 전극이나 배선으로 인한 용량을 더욱 감소시키는 것이 가능하다. 또한, 절연층(136)이나 절연층(138), 절연층(140)은 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 본 실시형태에서는 절연층(136)으로서 산화 질화 실리콘, 절연층(138)으로서 질화 산화 실리콘, 절연층(140)으로서 산화 실리콘을 사용하는 경우에 대하여 설명한다. 아울러 여기서는 절연층(136), 절연층(138) 및 절연층(140)의 적층 구조로 하고 있으나, 개시하는 발명의 일 태양은 이에 한정되지 않는다. 1층 또는 2층으로 할 수도 있고 4층 이상의 적층 구조로 할 수도 있다.
이어서, 절연층(138) 및 절연층(140)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 수행함으로써 절연층(138) 및 절연층(140)을 평탄화한다(도 10(C) 참조). 여기서는 절연층(138)이 일부 노출될 때까지 CMP 처리를 수행한다. 절연층(138)에 질화 산화 실리콘을 사용하고 절연층(140)에 산화 실리콘을 사용했을 경우, 절연층(138)은 에칭 스토퍼로서 기능한다.
이어서, 절연층(138) 및 절연층(140)에 CMP 처리나 에칭 처리를 수행함으로써 게이트 전극(128a) 및 도전층(128b)의 표면을 노출시킨다(도 10(D) 참조). 여기서는 게이트 전극(128a) 및 도전층(128b)이 일부 노출될 때까지 에칭 처리를 수행한다. 이 에칭 처리는 드라이 에칭을 이용하는 것이 바람직하지만, 웨트 에칭을 이용할 수도 있다. 게이트 전극(128a) 및 도전층(128b)의 일부를 노출시키는 공정에 있어서, 이후에 형성되는 트랜지스터(162)의 특성을 향상시키기 위해 절연층(136), 절연층(138), 절연층(140)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해 하부의 트랜지스터(160)를 형성할 수 있다(도 10(D) 참조).
아울러 상기 각 공정의 전후에는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함할 수도 있다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여 고도로 집적화된 반도체 장치를 실현하는 것도 가능하다.
〈상부의 트랜지스터의 제작 방법〉
이어서, 상부의 트랜지스터(162)의 제작 방법에 대하여 도 11 및 도 12를 참조하여 설명한다.
우선, 게이트 전극(128a), 도전층(128b), 절연층(136), 절연층(138), 절연층(140)등의 위에 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여 산화물 반도체층(144)을 형성한다(도 11(A) 참조). 아울러 산화물 반도체층을 형성하기 전에, 절연층(136), 절연층(138), 절연층(140) 상에 하지(base)로 기능하는 절연층을 마련할 수도 있다. 이 절연층은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 이용하여 형성할 수 있다.
산화물 반도체층에 사용하는 재료로서는, 4원계 금속 산화물인 In－Sn－Ga－Zn－O계의 재료나, 3원계 금속 산화물인 In－Ga－Zn－O계의 재료, In－Sn－Zn－O계의 재료, In－Al－Zn－O계의 재료, Sn－Ga－Zn－O계의 재료, Al－Ga－Zn－O계의 재료, Sn－Al－Zn－O계의 재료, In－Hf－Zn－O계의 재료, In－La－Zn－O계의 재료, In－Ce－Zn－O계의 재료, In－Pr－Zn－O계의 재료, In－Nd－Zn－O계의 재료, In－Sm－Zn－O계의 재료, In－Eu－Zn－O계의 재료, In－Gd－Zn－O계의 재료, In－Tb－Zn－O계의 재료, In－Dy－Zn－O계의 재료, In－Ho－Zn－O계의 재료, In－Er－Zn－O계의 재료, In－Tm－Zn－O계의 재료, In－Yb－Zn－O계의 재료, In－Lu－Zn－O계의 재료나, 2원계 금속 산화물인 In－Zn－O계의 재료, Sn－Zn－O계의 재료, Al－Zn－O계의 재료, Zn－Mg－O계의 재료, Sn－Mg－O계의 재료, In－Mg－O계의 재료, In－Ga－O계의 재료나, In－O계의 재료, Sn－O계의 재료, Zn－O계의 재료 등을 사용할 수 있다. 또한, 상기한 재료에 SiO2를 포함시킬 수도 있다. 여기서, 예를 들면, In－Ga－Zn－O계의 재료는 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막을 의미하는 것으로, 그 조성비는 특별히 한정되지 않는다. 또한, In와 Ga와 Zn 이외의 원소를 포함하고 있을 수도 있다.
또한, 산화물 반도체층은 화학식 InMO3(ZnO)m(m＞0)으로 표기되는 재료를 사용한 박막으로 할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용할 수 있다.
또한, 산화물 반도체층의 두께는, 3nm 이상 30nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 너무 두껍게 하면(예를 들어, 막 두께를 50nm 이상), 트랜지스터가 노멀리 온이 될 우려가 있기 때문이다.
산화물 반도체층은, 수소, 물, 수산기 또는 수소화물 등의 불순물이 쉽게 혼입되지 않는 방법으로 제작하는 것이 바람직하다. 예를 들어, 스퍼터링법 등을 이용하여 제작할 수 있다.
본 실시형태에서는 산화물 반도체층을 In－Ga－Zn－O계의 산화물 타겟을 이용한 스퍼터링법에 의해 형성한다.
In－Ga－Zn－O계의 산화물 타겟으로서는 예를 들어, 조성비가 In2O3：Ga2O3：ZnO=1：1：1［몰수비］인 산화물 타겟을 사용할 수 있다. 아울러 타겟의 재료 및 조성을 상기에 한정할 필요는 없다. 예를 들어, In2O3：Ga2O3：ZnO=1：1：2［몰수비］의 조성비를 갖는 산화물 타겟을 사용할 수도 있다.
산화물 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 충전율이 높은 금속 산화물 타겟을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 형성할 수 있기 때문이다.
성막의 분위기는 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하 등으로 할 수 있다. 또한, 산화물 반도체층으로 수소, 물, 수산기, 수소화물 등이 혼입되는 것을 막기 위해 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 이용한 분위기로 하는 것이 바람직하다.
예를 들면, 산화물 반도체층은 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내에 기판을 놓아두고 기판 온도가 200℃ 초과 500℃ 이하, 바람직하게는 300℃ 초과 500℃ 이하, 더욱 바람직하게는 350℃ 이상 450℃ 이하가 되도록 가열한다.
이어서 성막실 내의 잔류 수분을 제거하면서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타겟을 사용하여 기판상에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는 배기 수단으로서 크라이오 펌프, 이온 펌프, 티타늄 승화펌프 등의 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 부가한 것일 수도 있다. 크라이오 펌프를 이용하여 배기시킨 성막실은 예를 들어, 수소, 물, 수산기 또는 수소화물 등의 불순물(더욱 바람직하게는 탄소 원자를 포함한 화합물도) 등이 제거되었으므로 이 성막실에서 성막한 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 감소시킬 수 있다.
성막중인 기판 온도가 저온(예를 들면, 100℃ 이하)일 경우, 산화물 반도체에 수소 원자를 포함한 물질이 혼입될 우려가 있으므로 기판을 상술한 온도로 가열하는 것이 바람직하다. 기판을 상술한 온도로 가열하여 산화물 반도체층의 성막을 수행함으로써 기판 온도는 고온이 되므로 수소 결합은 열에 의해 절단되고 수소 원자를 포함한 물질이 산화물 반도체층으로 쉽게 들어오지 않는다. 따라서, 기판이 상술한 온도로 가열된 상태에서 산화물 반도체층의 성막을 수행함으로써 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 감소시킬 수 있다. 또한 스퍼터링에 의한 손상을 줄일 수 있다.
성막 조건의 일례로서 기판과 타겟 간의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율 100%) 분위기로 한다. 아울러 펄스 직류 전원을 이용하면 성막시에 발생하는 분말형 물질(파티클, 먼지라고도 함)을 경감시킬 수 있어 막 두께 분포도 균일해지므로 바람직하다.
아울러 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 수행하여 산화물 반도체층의 피형성 표면에 부착되어 있는 분말형 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직하다. 역스퍼터링은 기판에 전압을 인가하고 기판 근방에 플라즈마를 형성하여 기판측의 표면을 개질하는 방법이다. 아울러 아르곤 대신에 질소, 헬륨, 산소 등의 가스를 사용할 수도 있다.
산화물 반도체층의 가공은 원하는 형상의 마스크를 산화물 반도체층 상에 형성한 후, 이 산화물 반도체층을 에칭함으로써 수행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는 잉크젯법 등의 방법을 이용하여 마스크를 형성할 수도 있다. 아울러 산화물 반도체층의 에칭은 드라이 에칭일 수도, 웨트 에칭일 수도 있다. 물론 이것들을 조합하여 이용할 수도 있다.
이후, 산화물 반도체층(144)에 대해 열처리( 제 1 열처리)를 수행할 수도 있다. 열처리를 수행함으로써 산화물 반도체층(144) 내에 포함되는 수소 원자를 포함한 물질을 추가로 제거하고 산화물 반도체층(144)의 구조를 정돈하여 에너지 갭 내의 결함 준위를 감소시킬 수 있다. 열처리 온도는 불활성 가스 분위기하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하 또는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열처리는 예를 들어, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 수행할 수 있다. 이 동안에 산화물 반도체층(144)은 대기에 접촉시키지 않아 물이나 수소의 혼입이 일어나지 않도록 한다.
열처리를 수행함으로써 불순물을 감소시키고, i형(진성 반도체) 또는 실질적으로 i형인 산화물 반도체층을 형성함으로써 극히 뛰어난 특성의 트랜지스터를 실현할 수 있다.
그런데, 상술한 열처리에는 수소나 물 등을 제거하는 효과가 있으므로 이 열처리를 탈수화 처리나 탈수소화 처리 등으로 부를 수도 있다. 이 열처리는 예를 들어, 산화물 반도체층을 섬형으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에서 수행할 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 1회에 한정되지 않고 여러번 수행할 수도 있다.
이어서, 산화물 반도체층(144) 등의 상부에, 소스 전극 및 드레인 전극(이와 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 11(B) 참조).
도전층은 PVD법이나 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소나 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이것들을 복수 조합한 재료를 사용할 수도 있다.
도전층은 단층 구조일 수도 있고 2층 이상의 적층 구조로 할 수도 있다. 예를 들어, 티탄막이나 질화 티탄막의 단층 구조, 실리콘을 포함한 알루미늄막의 단층 구조, 알루미늄막 상에 티탄막이 적층된 2층 구조, 질화 티탄막 상에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 적층된 3층 구조 등을 들 수 있다. 아울러 도전층을 티탄막이나 질화 티탄막의 단층 구조로 하는 경우에는 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로 용이하게 가공할 수 있는 장점이 있다.
또한, 도전층은 도전성의 금속 산화물을 사용하여 형성할 수도 있다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석 합금(In2O3-SnO2, ITO로 약칭할 수도 있음), 산화인듐 산화아연 합금(In2O3-SnO), 또는 이러한 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은 형성되는 소스 전극(142a) 및 드레인 전극(142b)의 단부가 테이퍼 형상이 되도록 수행하는 것이 바람직하다. 여기서, 테이퍼각은 예를 들어, 30° 이상 60° 이하인 것이 바람직하다. 소스 전극(142a), 드레인 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써 이후에 형성되는 게이트 절연층(146)의 피복성을 향상시켜 단차에 의한 끊김을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는 소스 전극(142a) 및 드레인 전극(142b)의 하단부의 간격에 의해 결정된다. 아울러 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 이용하는 마스크 형성의 노광을 수행할 때에는 수nm ~ 수십nm로 파장이 짧은 초자외선(Extreme Ultraｖiolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서 이후에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1㎛) 이하로 할 수도 있어 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해 반도체 장치의 소비 전력을 감소시키는 것도 가능하다.
또한, 도 11(B)와는 다른 일례로서, 산화물 반도체층(144)과 소스 전극 및 드레인 전극 사이에 소스 영역 및 드레인 영역으로서 산화물 도전층을 마련할 수 있다.
예를 들어, 산화물 반도체층(144) 상에 산화물 도전막을 형성하고 그 위에 도전층을 형성하고 산화물 도전막 및 도전층을 동일한 포토리소그래피 공정에 의해 가공하여 소스 영역 및 드레인 영역이 되는 산화물 도전층, 소스 전극(142a), 드레인 전극(142b)을 형성할 수 있다.
또한 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬형의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여 추가로 섬형의 산화물 도전막을 에칭하여 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수도 있다.
아울러 산화물 도전층의 형상을 가공하기 위한 에칭 처리시, 산화물 반도체층이 과도하게 에칭되지 않도록 에칭 조건(에칭제의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층의 재료로서는 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전층으로서 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수 있다.
산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 마련함으로써 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어 트랜지스터의 고속 동작을 실현할 수 있다.
산화물 반도체층(144), 산화물 도전층, 금속재료로 이루어지는 드레인 전극을 구성함으로써 트랜지스터의 내압(withstand voltage)을 더욱 향상시킬 수 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 이용하는 것은 주변회로(구동 회로)의 주파수 특성을 향상시키는데 있어서 효과적이다. 금속 전극(몰리브덴, 텅스텐 등)과 산화물 반도체층과의 접촉에 비해, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 도전층과의 접촉은 접촉 저항을 감소시킬 수 있기 때문이다. 산화물 반도체층과 소스 전극 및 드레인 전극과의 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 감소시킬 수 있어 주변회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
이어서, 소스 전극(142a), 드레인 전극(142b)를 덮고, 아울러 산화물 반도체층(144)의 일부와 접하도록 게이트 절연층(146)을 형성한다(도 11(C) 참조).
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 탄탈륨, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은 단층 구조로 할 수도 있고 상기한 재료를 조합하여 적층 구조로 할 수도 있다. 또한 그 두께는 특별히 한정되지 않으나, 반도체 장치를 미세화하는 경우에는 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들어, 산화 실리콘을 이용하는 경우에는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면 터널 효과 등으로 인한 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하려면 게이트 절연층(146)에 산화 하프늄, 산화 탄탈륨, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 고유전율(high－k) 재료를 사용하는 것이 바람직하다. high－k 재료를 게이트 절연층(146)에 사용함으로써 전기적 특성을 확보하면서 게이트 리크를 억제하기 위해 막 두께를 두껍게 하는 것이 가능해진다. 아울러 high－k 재료를 포함한 막과 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등의 어느 하나를 포함한 막과의 적층 구조로 할 수도 있다.
또한 산화물 반도체층(144)과 접촉하는 절연층(본 실시형태에서는 게이트 절연층(146))은 13족 원소 및 산소를 포함한 절연 재료로 이루어질 수도 있다. 산화물 반도체 재료에는 13족 원소를 포함하는 것이 많고, 13족 원소를 포함한 절연 재료는 산화물 반도체와 잘 어울려 이것을 산화물 반도체층과 접촉하는 절연층에 사용함으로써 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다.
여기서, 13족 원소를 포함한 절연 재료는 절연 재료에 하나 또는 복수의 13족 원소를 포함하는 것을 의미한다. 13족 원소를 포함한 절연 재료로서는 예를 들어, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨은 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내며, 산화 갈륨 알루미늄은 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체층과 접촉시켜 게이트 절연층을 형성하는 경우 게이트 절연층에 산화 갈륨을 포함한 재료를 사용함으로써 산화물 반도체층과 게이트 절연층의 계면특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화 갈륨을 포함한 절연층을 접촉시켜 마련함으로써 산화물 반도체층과 절연층의 계면에서의 수소의 파일업(pileup)을 감소시킬 수 있다. 아울러 절연층에 산화물 반도체의 성분 원소와 같은 족의 원소를 사용하는 경우에는 동일한 효과를 얻는 것이 가능하다. 예를 들어, 산화 알루미늄을 포함한 재료를 사용하여 절연층을 형성하는 것도 효과적이다. 아울러 산화 알루미늄은 물을 투과시키기 어려운 특성을 가지고 있으므로, 이 재료를 사용하는 것은 산화물 반도체층으로 물이 침입하는 것을 방지하는 점에서도 바람직하다.
또한, 산화물 반도체층(144)과 접촉하는 절연층은 산소 분위기하에 의한 열처리나, 산소 도프 등에 의해 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프는 산소를 벌크에 첨가하는 것을 가리킨다. 아울러 이 벌크의 용어는 산소를 박막 표면뿐 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 이용하고 있다. 또한, 산소 도프에는 플라즈마화된 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는 이온 주입법 또는 이온 도핑법을 이용하여 수행할 수도 있다.
예를 들어, 산화물 반도체층(144)과 접하는 절연층으로서 산화 갈륨을 사용했을 경우 산소 분위기하에 의한 열처리나 산소 도프를 수행함으로써 산화 갈륨의 조성을 Ga2Ox(X=3＋α, 0＜α＜1)로 할 수 있다. 또한, 산화물 반도체층(144)과 접하는 층으로서 산화 알루미늄을 사용했을 경우, 산소 분위기하에 의한 열처리나 산소 도프를 수행함으로써 산화 알루미늄의 조성을 Al2OX(X=3＋α, 0＜α＜1)로 할 수 있다. 또는, 산화물 반도체층(144)과 접하는 절연층으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 사용했을 경우, 산소 분위기하에 의한 열처리나 산소 도프를 수행함으로써 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2－ XO3 ＋α(0＜X＜2, 0＜α＜1)로 할 수 있다.
산소 도프 처리 등을 수행함으로써 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이러한 영역을 갖는 절연층과 산화물 반도체층이 접촉함으로써 절연층 내의 과도한 산소가 산화물 반도체층으로 공급되어 산화물 반도체층 내부, 또는 산화물 반도체층과 절연층의 계면에서의 산소 부족 결함을 감소시켜 산화물 반도체층을 I형화 또는 실질적으로 I형화된 산화물 반도체로 형성할 수 있다.
아울러 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층은 게이트 절연층(146) 대신에 산화물 반도체층(144)의 하지막으로서 형성하는 절연층에 적용할 수도 있고, 게이트 절연층(146) 및 하지 절연층 모두에 적용할 수도 있다.
게이트 절연층(146)의 형성 후에는 불활성 가스 분위기하 또는 산소 분위기하에서 제 2 열처리를 수행하는 것이 바람직하다. 열처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 열처리를 수행할 수 있다. 제 2 열처리를 수행함으로써 트랜지스터의 전기적 특성의 편차를 줄일 수 있다. 또한, 게이트 절연층(146)이 산소를 포함한 경우 산화물 반도체층(144)으로 산소를 공급하여 이 산화물 반도체층(144)의 산소 결손을 보충하여 i형(진성 반도체) 또는 실질적으로 i형인 산화물 반도체층을 형성할 수도 있다.
아울러 본 실시형태에서는 게이트 절연층(146)의 형성 후에 제 2 열처리를 수행하고 있으나 제 2 열처리의 타이밍은 이에 한정되지 않는다. 예를 들어, 게이트 전극의 형성 후에 제 2 열처리를 수행할 수도 있다. 또한, 제 1 열처리에 이어 제 2 열처리를 수행할 수도 있고 제 1 열처리가 제 2 열처리를 겸하도록 할 수도 있고 제 2 열처리가 제 1 열처리를 겸하도록 할 수도 있다.
상술한 바와 같이 제 1 열처리와 제 2 열처리 중 적어도 하나를 적용함으로써 산화물 반도체층(144)을, 그 수소 원자를 포함한 물질이 최대한 포함되지 않도록 고순도화시킬 수 있다.
이어서 게이트 전극(이와 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고 이 도전층을 가공하여 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 11(D) 참조).
게이트 전극(148a) 및 도전층(148b)은 몰리브덴, 티타늄, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속재료 또는 이것들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 아울러 게이트 전극(148a) 및 도전층(148b)은 단층 구조로 할 수도 있고 적층 구조로 할 수도 있다.
이어서 게이트 절연층(146), 게이트 전극(148a) 및 도전층(148b) 상에 절연층(150)을 형성한다(도 12(A) 참조). 절연층(150)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함한 재료를 사용하여 형성할 수 있다. 아울러 절연층(150)에는 유전율이 낮은 재료나 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연층(150)의 유전율을 낮게 함으로써 배선이나 전극 등의 사이에 발생하는 용량을 감소시켜 동작의 고속화를 도모할 수 있기 때문이다. 아울러 본 실시형태에서는 절연층(150)의 단층 구조로 하고 있으나, 개시하는 발명의 일 태양은 이에 한정되지 않고 2층 이상의 적층 구조로 할 수도 있다.
이어서 게이트 절연층(146), 절연층(150)에, 소스 전극(142a)까지 이르는 개구를 형성한다. 이후 절연층(150) 상에 소스 전극(142a)과 접하는 배선(154)을 형성한다(도 12(B) 참조). 아울러 이 개구의 형성은 마스크 등을 이용한 선택적인 에칭에 의해 이루어진다.
배선(154)은 PVD법이나 CVD법을 이용하여 도전층을 형성한 후, 이 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이것들을 복수 조합한 재료를 사용할 수도 있다.
보다 구체적으로는 예를 들어, 절연층(150)의 개구를 포함한 영역에 PVD법에 의해 티탄막을 얇게(5nm 정도) 형성한 후, 개구에 매립되도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은 피형성면의 산화막(자연 산화막 등)을 환원시켜 하부 전극 등(여기에서는 소스 전극(142a))과의 접촉 저항을 감소시키는 기능을 갖는다. 또한, 알루미늄막의 힐록(hillock)을 방지할 수 있다. 또한, 티티늄이나 질화 티티늄 등에 의한 배리어막을 형성한 후에 도금법에 의해 동막을 형성할 수도 있다.
절연층(150)에 형성하는 개구는 도전층(128b)과 중첩되는 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구를 형성함으로써 콘택 영역으로 인한 소자 면적의 증대를 억제할 수 있다.
여기서, 도전층(128b)을 이용하지 않고 불순물 영역(126)과 소스 전극(142a)과의 접속, 및 소스 전극(142a)과 배선(154)과의 접속을 중첩시키는 경우에 대하여 설명한다. 이 경우, 불순물 영역(126) 상에 형성된 절연층(136), 절연층(138) 및 절연층(140)에 개구(하부의 콘택이라 칭함)를 형성하고, 하부의 콘택에 소스 전극(142a)을 형성한 후, 게이트 절연층(146) 및 절연층(150)에 있어서 하부의 콘택과 중첩되는 영역에 개구(상부의 콘택이라 칭함)를 형성하여 배선(154)을 형성하게 된다. 하부의 콘택과 중첩되는 영역에 상부의 콘택을 형성할 때에 에칭에 의해 하부의 콘택에 형성된 소스 전극(142a)이 단선될 우려가 있다. 이를 피하기 위해 하부의 콘택과 상부의 콘택이 중첩되지 않도록 형성함으로써 소자 면적이 증대하는 문제가 발생한다.
본 실시형태에 나타낸 바와 같이, 도전층(128b)을 이용함으로써 소스 전극(142a)을 단선시키지 않고 상부의 콘택을 형성할 수 있게 된다. 이에 의해, 하부의 콘택과 상부의 콘택을 중첩시켜 마련할 수 있으므로 콘택 영역으로 인한 소자 면적의 증대를 억제할 수 있다. 즉 반도체 장치의 집적도를 높일 수 있다.
이어서 배선(154)를 덮도록 절연층(156)을 형성한다(도 12(C) 참조).
이상에 의해 고순도화된 산화물 반도체층(144)을 이용한 트랜지스터(162), 및 용량 소자(164)가 완성된다(도 12(C) 참조).
아울러 도 7에 도시된 용량 소자(250)가 갖는 불순물 영역(126), 절연층(122), 도전층 (128c), 도전층(142c) 및 도전층(148c)은 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)의 불순물 영역(126), 게이트 절연층(122a), 게이트 전극(128a), 소스 전극(142a) 및 드레인 전극(142b), 및 게이트 전극(148a)과 동시에 형성된다.
이어서 도 6에 도시된 트랜지스터(162)로서 적용할 수 있는 트랜지스터의 예를 나타낸다.
도 6에 도시된 트랜지스터(162)의 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 마련할 수도 있다. 도 6에 도시된 트랜지스터(162)에 산화물 도전층을 마련한 트랜지스터(441, 442)를 도 13(A), 도 13(B)에 도시한다.
도 13(A), 도 13(B)의 트랜지스터(441, 442)는 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(404a, 404b)이 형성되어 있다. 도 13(A), 도 13(B)의 트랜지스터 (441, 442)는 제작 공정에 의해 산화물 도전층(404a, 404b)의 형상이 서로 다른 예이다.
도 13(A)의 트랜지스터(441)에서는, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막과의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬형의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 상에 소스 전극(142a), 드레인 전극(142b)를 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여 섬형의 산화물 도전막을 에칭하여 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a, 404b)을 형성한다.
도 13(B)의 트랜지스터(442)에서는, 산화물 반도체층(144) 상에 산화물 도전막을 형성하고 그 위에 금속 도전막을 형성하고 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해 가공하여 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)을 형성한다.
아울러 산화물 도전층의 형상을 가공하기 위한 에칭 처리시 산화물 반도체층이 과도하게 에칭되지 않도록 에칭 조건(에칭제의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층(404a, 404b)의 성막 방법은 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나 아크 방전 이온 도금법이나 스프레이법을 이용한다. 산화물 도전층의 재료로서는 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨, 산화 규소를 포함한 인듐주석 산화물 등을 적용할 수 있다. 또한, 상기 재료에 산화 규소를 포함시킬 수도 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에 마련함으로써 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어 트랜지스터(441, 442)가 고속 동작을 할 수 있다.
또한, 산화물 반도체층(144), 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)으로 구성함으로써 트랜지스터(441, 442)의 내압을 향상시킬 수 있다.
이어서 도 6에 도시된 트랜지스터(162)의 구조로서 탑 게이트 구조를 도시했으나, 본 발명의 일 태양은 이에 한정되지 않고 보텀 게이트 구조로 할 수 있다. 도 14에 보텀 게이트 구조의 예에 대해 도시한다.
도 14(A)에 도시된 트랜지스터(410)는 게이트 전극(401) 상에 게이트 절연층(402)이 마련되고 게이트 절연층(402) 상에 산화물 반도체층(403)이 마련되고, 산화물 반도체층(403)과 접속되는 소스 전극(405a), 드레인 전극(405b)이 마련되어 있다. 아울러 게이트 전극(401)과 산화물 반도체층(403)과 게이트 절연층(402)과 소스 전극(405a)과 드레인 전극(405b)은 도 6에 도시된 게이트 전극(148a)과 산화물 반도체층(144)과 게이트 절연층(146)과 소스 전극(142a)과 드레인 전극(142b)에 상당한다. 아울러 절연층(400)은 절연층(136), 절연층(138), 절연층(140) 등에 상당한다.
도 14(B)에 도시된 트랜지스터(420)는 게이트 전극(401)과 게이트 절연층(402)과 산화물 반도체층(403)과 소스 전극(405a)과 드레인 전극(405b)이 마련되어 있는 점에서 도 14(A)와 동일하다. 도 14(A)와 다른 점은 산화물 반도체층(403)과 접촉하여 절연층(427)이 마련되어 있는 점에 있다.
도 14(C)에 도시된 트랜지스터(430)는 게이트 전극(401)과 게이트 절연층(402)과 산화물 반도체층(403)과 소스 전극(405a)과 드레인 전극(405b)이 마련되어 있는 점에서 도 14(A)와 동일하다. 도 14(A)와 다른 점은 산화물 반도체층(403)과 접촉하는 소스 전극(405a)과 드레인 전극(405b)의 위치이다. 즉, 도 14(A)에 도시된 트랜지스터(410)는 산화물 반도체층(403) 위에서 소스 전극(405a)과 드레인 전극(405b)이 접촉하는데 반해, 도 14(C)에 도시된 트랜지스터(430)는 산화물 반도체층(403) 아래에서 소스 전극(405a)과 드레인 전극(405b)이 접촉하고 있다.
본 실시형태에서 나타내는 트랜지스터(162)의 경우에는, 산화물 반도체층(144)이 고순도화되어 있으므로 그 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)에 비해, 충분히 작은 값(예를 들면 1×1012/cm3 미만, 더욱 바람직하게는 1.45×1010/cm3 미만)을 취한다. 그리고, 트랜지스터(162)의 오프 전류도 충분히 작아진다. 예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널폭(1㎛)당 값)는 100zA(1zA(젭토 암페어)는 1×10－21A) 이하, 바람직하게는 10zA이하가 된다.
이와 같이 고순도화되어 진성화된 산화물 반도체층(144)을 이용함으로써 트랜지스터의 오프 전류를 충분히 감소시키는 것이 쉬워진다. 그리고 이러한 트랜지스터를 이용함으로써 극히 장기간 기억 내용을 유지할 수 있는 반도체 장치를 얻을 수 있다.
이상, 본 실시형태에 도시된 구성, 방법 등은 다른 실시형태에 도시된 구성, 방법등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
상기 실시형태에 있어서 트랜지스터의 반도체층으로 이용할 수 있는 산화물 반도체층의 일 형태를 도 15를 이용하여 설명한다.
본 실시형태의 산화물 반도체층은 제 1 결정성 산화물 반도체층 상에 제 1 결정성 산화물 반도체층보다 두꺼운 제 2 결정성 산화물 반도체층을 갖는 적층 구조이다.
절연층(400) 상에 절연층(437)을 형성한다. 본 실시형태에서는 절연층(437)으로서 PCVD법 또는 스퍼터링법을 이용하여 50nm 이상 600nm 이하의 막 두께를 갖는 산화물 절연층을 형성한다. 예를 들어, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막에서 선택된 1층 또는 이것들의 적층을 사용할 수 있다. 아울러 절연층(400)은 절연층(136), 절연층(138), 절연층(140) 등에 상당한다.
이어서 절연층(437) 상에 막 두께 1nm 이상 10nm 이하의 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막의 형성은 스퍼터링법을 이용하고, 그 스퍼터링법에 의한 성막시의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시형태에서는, 산화물 반도체용 타겟(In－Ga－Zn－O계 산화물 반도체용 타겟(In2O3：Ga2O3：ZnO=1：1：2［몰수비］)을 사용하고, 기판과 타겟 사이와의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 단독, 아르곤 단독, 또는 아르곤 및 산소 분위기하에서 막 두께 5nm인 제 1 산화물 반도체막을 성막한다.
그 후, 기판을 배치하는 챔버 분위기를 질소 또는 건조공기로 하여 제 1 가열 처리를 수행한다. 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제 1 가열 처리에 의해 제 1 결정성 산화물 반도체층(450a)을 형성한다(도 15(A) 참조).
제 1 가열 처리의 온도에 의하기도 하지만, 제 1 가열 처리에 의해, 막 표면에서 결정화가 일어나 막의 표면에서 내부를 향해 결정 성장하여 C축 배향된 결정을 얻을 수 있다. 제 1 가열 처리에 의해 아연과 산소가 막 표면에 많이 모이고, 윗면이 육각형을 이루는 아연과 산소로 이루어지는 그래핀 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고 이것이 막 두께 방향으로 성장하여 중첩되어 적층이 된다. 가열 처리의 온도를 높이면 표면에서 내부, 그리고 내부에서 저부로 결정 성장이 진행된다.
제 1 가열 처리에 의해 산화물 절연층인 절연층(437) 내의 산소를 제 1 결정성 산화물 반도체층(450a)과의 계면 또는 그 근방(계면으로부터 ± 5nm)으로 확산시켜 제 1 결정성 산화물 반도체층의 산소 결손을 감소시킨다. 따라서 하지 절연층으로서 이용되는 절연층(437)은, 막 내부(벌크 내부) 및 제 1 결정성 산화물 반도체층(450a)과 절연층(437)과의 계면 중 어느 하나에는 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
이어서 제 1 결정성 산화물 반도체층(450a) 상에 10nm보다 두꺼운 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막의 형성은 스퍼터링법을 이용하고 그 성막시의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써 제 1 결정성 산화물 반도체층의 표면상에 접촉하여 성막되는 산화물 반도체층에 프리커서(precursor)의 정렬이 일어나 이른바 질서성을 부여할 수 있다.
본 실시형태에서는 산화물 반도체용 타겟(In－Ga－Zn－O계 산화물 반도체용 타겟(In2O3：Ga2O3：ZnO=1：1：2［몰수비］)을 이용하고, 기판과 타겟 사이와의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 단독, 아르곤 단독, 또는 아르곤 및 산소 분위기하에서 막 두께 25nm의 제 2 산화물 반도체막을 성막한다.
이어서, 기판을 배치하는 챔버 분위기를 질소, 또는 건조 공기로 하여 제 2 가열 처리를 수행한다. 제 2 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제 2 가열 처리에 의해 제 2 결정성 산화물 반도체층(450b)을 형성한다(도 15(B) 참조). 제 2 가열 처리는 질소 분위기하, 산소 분위기하, 혹은 질소와 산소의 혼합 분위기하에서 수행함으로써 제 2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 도모한다. 제 2 가열 처리에 의해, 제 1 결정성 산화물 반도체층(450a)을 핵으로 하여 막 두께 방향, 즉 저부에서 내부로 결정 성장이 진행되어 제 2 결정성 산화물 반도체층(450b)이 형성된다.
또한, 절연층(437)의 형성에서 제 2 가열 처리까지의 공정을 대기에 접하지 않고 연속적으로 수행하는 것이 바람직하다. 절연층(437)의 형성에서 제 2 가열 처리까지의 공정은 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에서 제어하는 것이 바람직하며 예를 들어, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다.
이어서, 제 1 결정성 산화물 반도체층(450a)과 제 2 결정성 산화물 반도체층(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬형의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을 형성한다(도 15(C) 참조). 도면에서는, 제 1 결정성 산화물 반도체층(450a)과 제 2 결정성 산화물 반도체층(450b)의 계면을 점선으로 표시하고 산화물 반도체 적층으로 설명하고 있으나, 명확한 계면이 존재하는 것이 아니라 어디까지나 알기 쉽게 설명하기 위해 도시하고 있다.
산화물 반도체 적층의 가공은 원하는 형상의 마스크를 산화물 반도체 적층 상에 형성한 후, 이 산화물 반도체 적층을 에칭함으로써 수행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는 잉크젯법 등의 방법을 이용하여 마스크를 형성할 수도 있다.
아울러 산화물 반도체 적층의 에칭은 드라이 에칭일 수도 웨트 에칭일 수도 있다. 물론 이것들을 조합하여 이용할 수도 있다.
또한, 상기 제작 방법에 의해, 얻어진 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은 C축 배향을 갖는 것을 일 특징으로 한다. 단, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은 단결정 구조가 아니며 비정질 구조도 아닌 구조이며, C축 배향을 가진 결정(C Axis Aligned Crystal； CAAC라고도 함)을 포함하는 산화물을 갖는다. 아울러 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은 일부에 결정립계를 갖고 있다.
아울러 제 1 및 제 2 결정성 산화물 반도체층은, 적어도 Zn를 갖는 산화물 재료이며 4원계 금속 산화물인 In－Al－Ga－Zn－O계의 재료나, In－Ga－B－Zn－O계의 재료나, In－Sn－Ga－Zn－O계의 재료나, 3원계 금속 산화물인 In－Ga－Zn－O계의 재료, In－Al－Zn－O계의 재료, In－Sn－Zn－O계의 재료, Sn－Ga－Zn－O계의 재료, Al－Ga－Zn－O계의 재료, Sn－Al－Zn－O계의 재료, In－Hf－Zn－O계의 재료, In－La－Zn－O계의 재료, In－Ce－Zn－O계의 재료, In－Pr－Zn－O계의 재료, In－Nd－Zn－O계의 재료, In－Sm－Zn－O계의 재료, In－Eu－Zn－O계의 재료, In－Gd－Zn－O계의 재료, In－Tb－Zn－O계의 재료, In－Dy－Zn－O계의 재료, In－Ho－Zn－O계의 재료, In－Er－Zn－O계의 재료, In－Tm－Zn－O계의 재료, In－Yb－Zn－O계의 재료, In－Lu－Zn－O계의 재료나, 2원계 금속산화물인 In－Zn－O계의 재료, Sn－Zn－O계의 재료, Al－Zn－O계의 재료, Zn－Mg－O계의 재료나, Zn－O계의 재료 등이 있다. 또한, In－Si－Ga－Zn－O계의 재료나, In－Ga－B－Zn－O계의 재료나, In－B－Zn－O계의 재료를 사용할 수도 있다. 또한, 상기한 재료에 SiO2를 포함시킬 수도 있다. 여기서, 예를 들어, In－Ga－Zn－O계의 재료는 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막을 의미하며, 그 조성비는 특별히 한정되지 않는다. 또한 In과 Ga와 Zn 이외의 원소를 포함하고 있을 수도 있다.
또한, 제 1 결정성 산화물 반도체층 상에 제 2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제 2 결정성 산화물 반도체층의 형성 후에 제 3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복 수행하여 3층 이상의 적층 구조로 할 수도 있다.
상기 제작 방법으로 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을, 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터(예를 들어, 실시형태 1 내지 실시형태 4에서의 트랜지스터(162), 실시형태 4에서의 트랜지스터(410, 420, 430, 441, 442))에 적절히 이용할 수 있다.
또한, 산화물 반도체층(403)으로서 본 실시형태의 산화물 반도체 적층을 이용한 실시형태 4의 트랜지스터(162)에서는, 산화물 반도체층의 일측면에서 타측면으로 전계가 인가되지 않고, 또한 전류가 산화물 반도체 적층의 두께 방향(일측면에서 타측면으로 흐르는 방향, 구체적으로 도 6에 도시된 트랜지스터(162)에서는 상하 방향)으로 흐르는 구조가 아니다. 전류는 주로 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이므로 트랜지스터에 광조사가 이루어지거나 또는 BT 스트레스가 가해져도 트랜지스터 특성의 열화는 억제되거나 감소된다.
산화물 반도체층(453)과 같은 제 1 결정성 산화물 반도체층과 제 2 결정성 산화물 반도체층의 적층을 트랜지스터에 사용함으로써 안정된 전기적 특성을 가지며 아울러 신뢰성 높은 트랜지스터를 실현할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자기기에 적용하는 경우에 대해 도 16을 이용하여 설명한다. 본 실시형태에서는 컴퓨터, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생장치 등도 포함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자기기에 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 16(A)는 노트형의 퍼스널 컴퓨터로서, 케이스(701), 케이스(702), 표시부(703), 키보드(704) 등으로 구성되어 있다. 케이스(701)와 케이스(702) 중 적어도 하나에는 상기한 실시형태에 도시된 반도체 장치가 마련되어 있다. 따라서 정보의 기입 및 독출 속도가 고속으로 이루어지고 장기간의 기억 유지가 가능하며 아울러 소비 전력이 충분히 감소된 노트형의 퍼스널 컴퓨터가 실현된다.
도 16(B)는 휴대 정보 단말(PDA)로서, 본체(711)에는 표시부(713)와 외부 인터페이스(715)와 조작 버튼(714) 등이 마련되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는 상기한 실시형태에 도시된 반도체 장치가 마련되어 있다. 따라서 정보의 기입 및 독출이 고속으로 이루어지고 장기간의 기억 유지가 가능하며 아울러 소비 전력이 충분히 감소된 휴대 정보 단말이 실현된다.
도 16(C)는 전자 페이퍼를 실장한 전자 서적(720)으로서, 케이스(721)와 케이스(723)의 2개의 케이스로 구성되어 있다. 케이스(721) 및 케이스(723)에는 각각 표시부(725) 및 표시부(727)가 마련되어 있다. 케이스(721)와 케이스(723)는 축부(737)에 의해 접속되어 있으며, 이 축부(737)를 축으로 하여 개폐 동작을 수행할 수 있다. 또한, 케이스(721)는 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 케이스(721), 케이스(723)의 적어도 하나에는 상기한 실시형태에 도시된 반도체 장치가 마련되어 있다. 따라서 정보의 기입 및 독출이 고속으로 이루어지고 장기간의 기억 유지가 가능하며, 아울러 소비 전력이 충분히 감소된 전자 서적이 실현된다.
도 16(D)는 휴대 전화기로서, 케이스(740)와 케이스(741)의 2개의 케이스로 구성되어 있다. 나아가 케이스(740)와 케이스(741)는 슬라이드하여 도 16(D)과 같이 전개된 상태에서 서로 겹쳐진 상태로 할 수 있어 휴대에 적합한 소형화가 가능하다. 또한, 케이스(741)는 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키 (745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 케이스(740)는 휴대전화기의 충전을 수행하는 태양전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 케이스(741)에 내장되어 있다. 케이스(740)와 케이스(741)의 적어도 하나에는 상기한 실시형태에 도시된 반도체 장치가 마련되어 있다. 따라서 정보의 기입 및 독출이 고속으로 이루어지고 장기간의 기억 유지가 가능하며 아울러 소비 전력이 충분히 감소된 휴대전화기가 실현된다.
도 16(E)는 디지털 카메라로서, 본체(761), 표시부 (767, 접안부 (763, 조작 스윗치 (764, 표시부 (765, 배터리 (766등에 의해 구성되어 있다. 본체 (761내에는, 앞의 실시형태에 도시된 반도체 장치가 마련되어 있다. 그 때문에, 정보의 기입 및 독출이 고속으로 , 장기간의 기억 유지가 가능해, 한편 소비 전력이 충분히 저감 된 디지털카메라가 실현된다.
도 16(F)는 텔레비전 장치(770)로서, 케이스(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은 케이스(771)에 구비되는 스위치나, 리모콘 조작기(780)에 의해 수행할 수 있다. 케이스(771) 및 리모콘 조작기(780)에는 상기한 실시형태에 도시된 반도체 장치가 탑재되어 있다. 따라서 정보의 기입 및 독출이 고속으로 이루어지고 장기간의 기억 유지가 가능하며 아울러 소비 전력이 충분히 감소된 텔레비전 장치가 실현된다.
이상과 같이 본 실시형태에 도시된 전자기기에는 상기한 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서 소비 전력을 감소시킨 전자기기가 실현된다.
120 반도체층 122 절연층
122a 게이트 절연층 124 마스크
126 불순물 영역 128a 게이트 전극
128b 도전층 130 불순물 영역
132 불순물 영역 134 채널 형성 영역
136 절연층 138 절연층
140 절연층 142a 소스 전극
142b 드레인 전극 144 산화물 반도체층
146 게이트 절연층 148a 게이트 전극
148b 도전층 150 절연층
154 배선 156 절연층
160 트랜지스터 162 트랜지스터
164 용량 소자 170 메모리 셀
190 구동 회로 192 구동 회로
201 메모리 셀 어레이 250 용량 소자
251 저항 소자 260 노이즈 제거 회로
500 반도체 기판 510 단결정 반도체 기판
512 산화막 514 취화 영역
516 단결정 반도체층 518 단결정 반도체층
701 케이스 702 케이스
703 표시부 704 키보드
711 본체 712 스타일러스
713 표시부 714 조작 버튼
715 외부 인터페이스 720 전자 서적
721 케이스 723 케이스
725 표시부 727 표시부
731 전원 733 조작 키
735 스피커 737 축부
740 케이스 741 케이스
742 표시 패널 743 스피커
744 마이크로폰 745 조작 키
746 포인팅 디바이스 747 카메라용 렌즈
748 외부 접속 단자 749 태양전지 셀
750 외부 메모리 슬롯 761 본체
763 접안부 764 조작 스위치
765 표시부 766 배터리
767 표시부 770 텔레비전 장치
771 케이스 773 표시부
775 스탠드 780 리모콘 조작기
122a 게이트 절연층 124 마스크
126 불순물 영역 128a 게이트 전극
128b 도전층 130 불순물 영역
132 불순물 영역 134 채널 형성 영역
136 절연층 138 절연층
140 절연층 142a 소스 전극
142b 드레인 전극 144 산화물 반도체층
146 게이트 절연층 148a 게이트 전극
148b 도전층 150 절연층
154 배선 156 절연층
160 트랜지스터 162 트랜지스터
164 용량 소자 170 메모리 셀
190 구동 회로 192 구동 회로
201 메모리 셀 어레이 250 용량 소자
251 저항 소자 260 노이즈 제거 회로
500 반도체 기판 510 단결정 반도체 기판
512 산화막 514 취화 영역
516 단결정 반도체층 518 단결정 반도체층
701 케이스 702 케이스
703 표시부 704 키보드
711 본체 712 스타일러스
713 표시부 714 조작 버튼
715 외부 인터페이스 720 전자 서적
721 케이스 723 케이스
725 표시부 727 표시부
731 전원 733 조작 키
735 스피커 737 축부
740 케이스 741 케이스
742 표시 패널 743 스피커
744 마이크로폰 745 조작 키
746 포인팅 디바이스 747 카메라용 렌즈
748 외부 접속 단자 749 태양전지 셀
750 외부 메모리 슬롯 761 본체
763 접안부 764 조작 스위치
765 표시부 766 배터리
767 표시부 770 텔레비전 장치
771 케이스 773 표시부
775 스탠드 780 리모콘 조작기
Claims (21)
- 메모리 셀을 포함하는 메모리 셀 어레이와,
제 1 구동 회로와,
제 2 구동 회로를 포함하고,
상기 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 용량 소자를 포함하고,
상기 제 1 트랜지스터는 제 1 게이트 전극과, 제 1 소스 전극과, 제 1 드레인 전극과, 제 1 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 제 2 게이트 전극과, 제 2 소스 전극과, 제 2 드레인 전극과, 제 2 채널 형성 영역을 포함하고,
상기 제 1 채널 형성 영역은 제 1 반도체 재료를 포함하고,
상기 제 2 채널 형성 영역은 제 2 반도체 재료를 포함하고,
상기 제 1 게이트 전극과, 상기 제 2 드레인 전극과, 상기 제 1 용량 소자의 한쪽 전극은 서로 전기적으로 접속되어 있고,
상기 제 1 구동 회로는 상기 제 1 드레인 전극과, 상기 제 2 소스 전극에 전기적으로 접속되어 있고,
상기 제 2 구동 회로는 상기 제 1 용량 소자의 다른 쪽 전극과 상기 제 2 게이트 전극에 전기적으로 접속되어 있고,
상기 제 2 구동 회로와 상기 메모리 셀 사이에 제 2 용량 소자가 제공되어 있고, 상기 제 2 용량 소자의 한쪽 전극은 상기 제 2 게이트 전극에 전기적으로 접속되어 있고,
상기 제 2 용량 소자는 제 1 도전층과, 상기 제 1 도전층 위의 절연층과, 상기 절연층 위의 제 2 도전층과, 상기 제 2 도전층과 접하여 있는 제 3 도전층과, 상기 제 3 도전층과 접하여 있는 제 4 도전층을 포함하고,
상기 제 1 도전층은 상기 제 1 반도체 재료를 포함하고,
상기 절연층은 상기 제 1 트랜지스터의 게이트 절연층과 동일한 층에 제공되고,
상기 제 2 도전층은 상기 제 1 게이트 전극과 동일한 층에 제공되고,
상기 제 3 도전층은 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과 동일한 층에 제공되고,
상기 제 4 도전층은 상기 제 2 게이트 전극과 동일한 층에 제공된, 반도체 장치.
- 제 1 항에 있어서,
상기 제 2 용량 소자와 저항 소자는 상기 제 2 구동 회로와 상기 메모리 셀 사이에 제공되어 있고, 상기 제 2 용량 소자의 상기 한쪽 전극은 상기 제 2 게이트 전극과 상기 저항 소자의 한쪽 단자에 전기적으로 접속되어 있고, 상기 저항 소자의 다른 쪽 단자는 상기 제 2 구동 회로에 전기적으로 접속되어 있는, 반도체 장치.
- 메모리 셀을 포함하는 메모리 셀 어레이와,
제 1 구동 회로와,
제 2 구동 회로를 포함하고,
상기 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 용량 소자를 포함하고,
상기 제 1 트랜지스터는 제 1 게이트 전극과, 제 1 소스 전극과, 제 1 드레인 전극과, 제 1 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 제 2 게이트 전극과, 제 2 소스 전극과, 제 2 드레인 전극과, 제 2 채널 형성 영역을 포함하고,
상기 제 1 채널 형성 영역은 제 1 반도체 재료를 포함하고,
상기 제 2 채널 형성 영역은 제 2 반도체 재료를 포함하고,
상기 제 1 게이트 전극과, 상기 제 2 드레인 전극과, 상기 제 1 용량 소자의 한쪽 전극은 서로 전기적으로 접속되어 있고,
상기 제 1 구동 회로는 상기 제 1 드레인 전극과, 상기 제 2 소스 전극에 전기적으로 접속되어 있고,
상기 제 2 구동 회로는 상기 제 1 용량 소자의 다른 쪽 전극과, 상기 제 2 게이트 전극에 전기적으로 접속되어 있고,
상기 제 2 구동 회로는 상기 제 2 게이트 전극에 전기적으로 접속된 노이즈 제거 회로를 포함하고,
상기 노이즈 제거 회로는 제 1 인버터 회로와, 제 2 인버터 회로와, 제 2 용량 소자를 포함하고,
상기 제 2 용량 소자의 한쪽 전극은 상기 제 1 인버터 회로의 출력 단자와 상기 제 2 인버터 회로의 입력 단자에 전기적으로 접속되어 있고,
상기 제 2 인버터 회로의 출력 단자는 상기 제 2 게이트 전극에 전기적으로 접속되어 있고,
상기 제 2 용량 소자는 제 1 도전층과, 상기 제 1 도전층 위의 절연층과, 상기 절연층 위의 제 2 도전층과, 상기 제 2 도전층과 접하여 있는 제 3 도전층과, 상기 제 3 도전층과 접하여 있는 제 4 도전층을 포함하고,
상기 제 1 도전층은 상기 제 1 반도체 재료를 포함하고,
상기 절연층은 상기 제 1 트랜지스터의 게이트 절연층과 동일한 층에 제공되고,
상기 제 2 도전층은 상기 제 1 게이트 전극과 동일한 층에 제공되고,
상기 제 3 도전층은 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과 동일한 층에 제공되고,
상기 제 4 도전층은 상기 제 2 게이트 전극과 동일한 층에 제공된, 반도체 장치.
- 제 3 항에 있어서,
상기 노이즈 제거 회로는 저항 소자를 포함하고,
상기 저항 소자의 한쪽 단자는 상기 제 1 인버터 회로의 상기 출력 단자에 전기적으로 접속되어 있고,
상기 저항 소자의 다른 쪽 단자는 상기 제 2 인버터 회로의 상기 입력 단자에 전기적으로 접속되어 있는, 반도체 장치.
- 메모리 셀을 포함하는 메모리 셀 어레이와,
제 1 구동 회로와,
제 2 구동 회로를 포함하고,
상기 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 용량 소자를 포함하고,
상기 제 1 트랜지스터는 제 1 게이트 전극과, 제 1 소스 전극과, 제 1 드레인 전극과, 제 1 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 제 2 게이트 전극과, 제 2 소스 전극과, 제 2 드레인 전극과, 제 2 채널 형성 영역을 포함하고,
상기 제 1 채널 형성 영역은 제 1 반도체 재료를 포함하고,
상기 제 2 채널 형성 영역은 제 2 반도체 재료를 포함하고,
상기 제 1 게이트 전극과, 상기 제 2 드레인 전극과, 상기 제 1 용량 소자의 한쪽 전극은 서로 전기적으로 접속되어 있고,
상기 제 1 구동 회로는 상기 제 1 드레인 전극과 상기 제 2 소스 전극에 전기적으로 접속되어 있고,
상기 제 2 구동 회로는 상기 제 1 용량 소자의 다른 쪽 전극과 상기 제 2 게이트 전극에 전기적으로 접속되어 있고,
상기 제 2 구동 회로는 상기 제 2 게이트 전극에 전기적으로 접속된 노이즈 제거 회로를 포함하고,
상기 노이즈 제거 회로는 AND 회로와, 제 2 용량 소자를 포함하고,
상기 제 2 용량 소자의 한쪽 전극은 상기 AND 회로의 제 1 입력 단자에 전기적으로 접속되어 있고,
상기 AND 회로의 출력 단자는 상기 제 2 게이트 전극에 전기적으로 접속되어 있고,
상기 제 2 용량 소자는 제 1 도전층과, 상기 제 1 도전층 위의 절연층과, 상기 절연층 위의 제 2 도전층과, 상기 제 2 도전층과 접하여 있는 제 3 도전층과, 상기 제 3 도전층과 접하여 있는 제 4 도전층을 포함하고,
상기 제 1 도전층은 상기 제 1 반도체 재료를 포함하고,
상기 절연층은 상기 제 1 트랜지스터의 게이트 절연층과 동일한 층에 제공되고,
상기 제 2 도전층은 상기 제 1 게이트 전극과 동일한 층에 제공되고,
상기 제 3 도전층은 상기 제 2 소스 전극과 상기 제 2 드레인 전극과 동일한 층에 제공되고,
상기 제 4 도전층은 상기 제 2 게이트 전극과 동일한 층에 제공된, 반도체 장치.
- 제 5 항에 있어서,
상기 노이즈 제거 회로는 저항 소자를 포함하고,
상기 저항 소자의 한쪽 단자는 상기 AND 회로의 상기 제 1 입력 단자에 전기적으로 접속되어 있고,
상기 저항 소자의 다른 쪽 단자는 상기 AND 회로의 제 2 입력 단자에 전기적으로 접속되어 있는, 반도체 장치.
- 삭제
- 제 1 항, 제 3 항, 및 제 5 항 중 어느 한 항에 있어서,
상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
- 제 1 항, 제 3 항, 및 제 5 항 중 어느 한 항에 있어서,
상기 제 2 트랜지스터의 오프 전류는 실온에서 10zA 이하인, 반도체 장치. - 삭제
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