KR101384056B1 - 반도체 발광 소자 - Google Patents

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토시유키 오카
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Abstract

일 실시예에 따르면, 반도체 발광 소자는 적층 구조체와, 제1 전극, 제2 전극, 유전체부를 포함한다. 적층 구조체는 제1 부분 및 제1 부분과 병치된 제2 부분을 가진 제1 반도체 층, 제2 부분 상에 구비된 발광층, 발광층 상에 구비된 제2 반도체 층을 포함한다. 제1 전극은, 제1 부분 상에 구비되어 제1 층에 접하는 콘택부를 포함한다. 제2 전극은, 제2 반도체 층에 구비되어 제2 층에 접하는 제1 부와, 제1부와 전기적으로 접속되고 제1 층으로부터 제 2층에 향하는 방향으로 볼 때 콘택부와 겹치는 부분을 갖는 제2 부를 포함한다. 콘택부와 제2 부 사이에 유전체부가 구비된다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
여기에 기술된 실시예들은 일반적으로 반도체 발광 소자에 관한 것이다.
관련 문서의 상호 참조
본 출원은 2011년 5월 16일자로 출원된 일본 특허 출원 No.2011-109921을 기초로 우선권을 주장하였고, 그 모든 내용이 참조로서 여기에 포함되어 있다.
LED(Light Emitting Diode)와 같은 반도체 발광 소자로서, 예를 들면, 사파이어 기판(sapphire substrate)에 형성된 결정질층(crystalline layer)이 도전성 기판(conductive substrate)에 접합되고, 그 다음에 사파이어 기판이 제거되는 구조가 있다. 이 구조에서는, 광추출 효율을 높이기 위해, 사파이어 기판을 제거함으로써 노출된 결정층의 표면에 요철(unevenness)이 생기게 된다. 또한, 광추출면이 되는 결정층의 구조에 전극을 형성하지 않고, 사파이어 기판을 제거한 면과 반대면의 결정면에서 p측 전극 및 n측 전극을 형성하는 구조도 있다. 이러한 반도체 발광 소자에서는 상기 방열성을 높임으로써 광추출 효율을 더 개선할 필요가 있다.
도 1은 반도체 발광 소자를 나타내는 도식적 단면도.
도 2는 반도체 발광 소자를 나타내는 도식적 평면도.
도 3a 및 3b는 요철부(uneven part)를 각각 나타내는 부분 확대도.
도 4는 참조 예에 따른 반도체 발광 소자를 나타내는 도식적 단면도.
도 5a 내지 7b는 반도체 발광 소자를 제조하기 위한 방법을 순차적으로 나타내는 도식적 단면도.
도 8은 반도체 발광 소자를 나타내는 도식적 단면도.
도 9는 반도체 발광 소자를 나타내는 도식적 평면도.
도 10은 반도체 발광 소자를 나타내는 도식적 평면도.
도 11은 반도체 발광 장치를 나타내는 도식적 단면도.
일반적으로, 일 실시예에 따르면, 반도체 발광 소자는 적층 구조체(stacked structure body), 제1 전극, 제2 전극, 유전체부(dielectric body part)를 포함한다. 적층 구조체는 제1 부분(portion)과, 제1 반도체 층의 층 표면에 평행한 평면에서 제1 부분과 병치된 제2 부분을 가진 제1 도전형(conductivity type)의 제1 반도체과, 제2 부분에서 구비된 발광층과, 발광층에서 구비된 제2 도전형의 제2 반도체 층을 포함한다. 제1 전극은 제1 부분에 구비되어 제1 반도체 층에 접촉하는 콘택부(contact part)를 포함한다. 제2 전극은 제2 반도체 층에 구비되어 제2 반도체 층에 접하는 제1 부와, 제1 부에 전기적으로 접속되고 제1 반도체 층으로부터 제2 반도체 층 쪽으로 적층된 방향에서 볼 때 콘택부와 겹치는 부분을 포함하는 제2 부를 포함한다. 콘택부와 제2 부 사이에는 유전체부가 구비된다.
이하, 첨부 도면을 참조하여 다양한 실시예에 대하여 설명한다. 도면은 도식적 또는 개념적이다. 예를 들면, 각 부분의 두께와 폭과의 관계 그리고 부분들간의 크기 비율은 반드시 실제와 동일한 것은 아니다. 또한, 동일한 부분이 도면에 따라 다른 크기나 비율로 도시될 수도 있다.
(제1 실시예)
도 1은, 제1 실시예에 따른 반도체 발광 소자의 구성을 나타내는 도식적 단면도이다.
도 2는, 제1 실시예에 따른 반도체 발광 소자의 구성을 나타내는 도식적 평면도이다.
여기서, 도 1은 도 2의 A-A'선에서의 도식적 단면도를 나타낸다.
도 1에서 나타난 것과 같이, 제1 실시예에 따른 반도체 발광 소자(110)는 적층 구조체(100), 제1 전극(50), 제2 전극(60), 제1 유전체부(40)를 포함한다.
적층 구조체(100)는 제1 도전형의 제1 반도체 층(10), 제1 반도체 층(10)의 일부에 대향하는 제2 도전형의 제2 반도체 층(20), 및 제1 반도체 층(10)의 일부와 제2 반도체 층(20) 사이에 제공되는 발광층(30)을 포함한다.
예를 들면, 제1 도전형은 n형이고, 제2 도전형은 p형이다. 제1 도전형은 p형 일 수 있고, 제2 도전형은 n형일 수 있다. 본 실시예에서, 제1 도전형이 n형이고 제2 도전형이 p형인 경우를 예로 들 것이다.
적층 구조체(100)는 제1 반도체 층(10)의 측에서 제1 주면(major surface)(100a)을 가지고, 제2 반도체 층(20)의 측에서 제2 주면(100b)을 가진다. 또한, 제1 반도체 층(10)의 일부는 제2 주면(100b)의 측에 노출된다. 이 부분은 제1 반도체 층(10)의 노출부(10e)이다.
제1 전극(50)은 노출부(10e)에서 제1 반도체 층(10)에 접하는 콘택부(51)를 포함한다. 제2 전극(60)은 제2 주면(100b)에서 제2 반도체 층(20)에 접한다.
제2 전극(60)은 제2 주면(100b)에서 제2 반도체 층(20)에 접하는 제1 부(61)를 포함하고, 제2 부(62)는 제1 부(61)와 전기적으로 접속되고 제1 반도체 층(10)으로부터 제2 반도체 층(20)을 향하는 적층 방향으로 볼 때 콘택부(51)와 겹치는 부분을 포함한다.
본 실시예에서는, Z축 방향은 제1 반도체 층(10)과 제2 반도체 층(20)을 연결하는 방향, X축 방향은 Z축과 수직인 두 방향 중 하나의 방향, Y축 방향은 Z와 X축 방향들에 수직인 방향으로 하기로 한다. 적층 방향은 Z축 방향이다.
따라서, 제1 반도체 층은 제1 부(노출부 10e) 및 제2 부(기타 부 10f)를 가지고 있다. 제2 부(기타 부분(10f))는 X-Y 평면(제1 반도체 층(10)의 층 표면과 평행한 평면)에서의 제1 부와 나란히 놓여져 있다.
제1 유전체부(40)는 콘택부(51)와 제2 부(62) 사이에 구비되어 있다.
즉, 제2 전극(60)은 제1 유전체부(40)를 통해 제1 전극(50)으로부터 전기적으로 절연되어있다. 본 실시예에서, 제1 유전체부(40)는 제1 전극(50)의 콘택부(51) 주위에만 구비된다. 그러므로, 제2 전극(60)의 제1 부(61)는 비교적 큰 지역에서 제2 반도체 층(20)과 접촉하는데, 그 지역에서는 제1 유전체부(40)는 적층 구조체(100)의 제2 주면(100b)의 측에서 구비되지 않는다. 따라서, 적층 구조체(100)에서 발생한 열은 제2 전극(60)으로부터 외부로 효율적으로 소거된다.
다음으로, 본 실시예에 따라 반도체 발광 소자(110)의 구체적 예에 대해 기술한다.
본 실시예에 따른 반도체 발광 소자(110)에서, 적층 구조체(100)에 포함된 제1 반도체 층(10), 제2 반도체 층(20), 및 발광층(luminescence layer)(30)은, 예를 들면, 질화물 반도체(nitride semiconductors)이다. 제1 반도체 층(10), 제 2 반도체 층(20), 및 발광층(30)은 사파이어 등의 성장용 기판(growth substrate) 상에 예를 들면 금속유기물 화학 증착(metal organic chemical vapor deposition) 프로세스를 이용해서 적층된다.
본 명세서에 있어서, "질화물 반도체"는 BxInyAlzGa1 -x-y- zN(0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1, x + y + z ≤ 1)인 화학식에 있어서 x, y, z를 각각의 범위 내에서 변형시킨 모든 구성을 가지는 반도체 중 하나로 정한다. 또한, 위에 언급한 화학식에서, 질소(nitrogen; N) 외에 V족 원소들을 더 포함하는 것, 도전형과 같은 물리적 성질들의 다양한 종류를 제어하기 위해 첨가되는 각종의 원소들을 더 포함하는 것, 의도치 않게 함유된 다양한 요소들을 더 포함하는 것들도 모두 "질화물 반도체"에 포함된다.
적층 구조체(100)에서, 제2 주면(100b)으로부터 제1 반도체 층(10)에 달하는 오목부(concave part)(100t)가 설치된다. 오목부(100t)의 밑면은 제1 반도체 층(10)의 노출부(10e)를 포함한다. 제1 전극(50)의 콘택부(51)는 제1 반도체 층(10)과 전기적 접속을 하기 위해 노출부(10e)에서 제1 반도체 층(10)과 접촉한다.
콘택부(51)에서는 제1 반도체 층(10)과의 양호한 접합(contact)이 가능한 재료가 사용된다. 콘택부(51)로서, 예를 들면, Al/Ni/Au의 적층막(stacking layer)이 사용된다. 적층막은 접촉면(50c)에서 Al, Ni, Au의 순으로, 예를들면 300nm의 두께로, 적층됨으로써 형성된다.
또한, 제1 전극(50)은 적층 구조체(100)의 외측으로 나온 리드부(lead part)(53)를 포함한다. 리드부(53)는 콘택부(51)와 전기적으로 통하고 X-Y 평면을 따라 콘택부(51)로부터 적층 구조체(100)의 외측까지 연장하도록 구비된다. 리드부(53)는 콘택부(51)와 일체로 형성될 수 있다.
적층 구조체(100)의 외측(side face)은 제2 유전체부(45)로 덮혀있다. 리드부(53)의 일부는 적층 구조부(100)의 외부에서 제2 유전체(45)의 개구부(opening)로부터 노출되어 있다. 패드 전극(pad electrode)(55)은 노출된 부분에 구비되어 있다.
본딩 와이어(bonding wire) 등의 도시하지 않은 배선부재(wiring member)는 패드 전극(55)에 연결되어 있고, 따라서 외부와 제1 반도체 층(10)은 서로 전기적으로 연속할 수 있다.
제2 전극(60)의 제1 부(61)는 제2 주면(100b)을 따라서 제2 반도체 층(20)에 접촉하기 위해 구비된다. 제1 부(61)에는, 발광층(30)으로부터 방출된 발광을 효율적으로 반사할 수 있는 재료가 이용된다. 제1 부(61)에는, 예를 들면 Ag/Pt의 적층막이 형성된다. 상기 적층막은 예를 들면 200nm의 두께로 제2 주면(100b) 상에 Ag및 Pt의 순서로 적층됨으로써 형성된다.
본 실시예에 따른 반도체 발광 소자(110)는 지지 기판(support substrate) (70)을 포함하고 이는 제2 전극(60)의 제2 부(62)와 전기적으로 연속한다. 제2 전극(60)의 제2 부(62)는 예를 들면 접합용 금속부(bonding metal part)를 포함한다. 제2 부(62)의 전체가 접합용 금속부일 수 있다.
접합용 금속부에서, 하기에 기술될 지지 기판(70)과 좋은 접속이 가능한 재료가 사용된다. 접합용 금속부에서, 예를 들면 Ti/Au의 적층막(stacking layer)이 사용된다. 적층막은 예를들면 800nm의 두께로 제2 주면(100b) 상에 Ti와 Au의 순으로 적층함으로써 형성된다.
지지 기판(70)은 접합용 금속부와 접합되어 있다. 지지 기판(70)은 적어도 전도성이 있는 재료로 만들어진다. 비록 지지 기판(70)의 재료는 특별히 한정되지 않으나, 예를 들면 Si와 Ge등의 반도체 기판, CuW와 Cu등의 금속판, 두꺼운 도금막층(film plated layer)이 사용된다. 더욱이, 기판은 그 전체가 전도성을 가질 필요가 없고, 기판은 금속 인터커넥트(metal interconnect)등을 갖는 수지 기판일 수 있다.
본 실시예에서 지지 기판(70)의 재료의 하나의 예로 Ge가 사용된다. 지지 기판(70)은 예를 들면 Au/Su 합금(도시 생략)에 의한 땜납(solder)을 통해서 접합용 금속부에 접합된다.
지지 기판(70)에는 후면 전극(85)이 구비되어 있다. 즉, 제2 반도체 층(20)은 제2 전극(60), 지지 기판(70) 및 후면 전극(85)과 전기적으로 연속된다. 따라서, 도시되지 않은 실장 기판(mounting substrate) 등의 위에 반도체 발광 소자(110)를 실장(mounting)함으로써 실장 기판 등에 구비된 전기 통신부와 제2 반도체 층(20)과의 전기적 통신을 얻을 수 있다.
X축 방향으로 보이는 지지 기판(70)은 적층 구조체(100)의 외장의 에지부(edge part)(70a)를 가지고 있다. 제1 전극(50)의 리드부(53)는 콘택부(51)로부터 에지부(70a)까지 인출된다.
반도체 발광 소자(110)에서, 제2 전극(60)은 p측 전극이다. 따라서, 제2 전극(60)과 전기적으로 연속하는 지지 기판(70) 및 후면 전극(85)은 p측 전극(제2 전극(60)) 및 외장(exterior)간의 전기적 통신을 이룰 수 있다.
또한, 반도체 발광 소자(110)에서, 제1 전극(50)은 n측 전극이다. 따라서, 접합 와이어 등의 배선부재를 패드 전극(55)에 연결함으로써, n측 전극(제1 전극(50)) 및 외장간의 전기적 통신을 이룰 수 있다.
반도체 발광 소자(110)에서, 요철부(12p)는 적층 구조체(100)의 제1 주면(100a)(제1 반도체 층(10)의 표면) 상에 구비된다. 요철부(12p)는 제1 주면(100a)의 평면위에 구비된 다수의 돌기들(projections)에 의해 구성된다.
도 3a 및 도 3b는 상기 요철부를 나타내는 부분 확대도이다.
도 3a는 요철부의 도시적 단면도이다.
도 3b는 하나의 오목부의 도시적 평면도이다.
도 3a에 나타낸 것 같이, 요철부(12p)에는 다수의 돌기부(protrusions)가 구비되어 있다. X축 방향의 돌기부들의 최대폭은 발광층(30)으로부터 방사된(radiated) 발광(emission light)의 제1 반도체 층(10)에서의 피크 파장(peak wavelength)보다 더 길다.
따라서, 제1 반도체 층(10)과 외면(outside)의 계면(interface)에서의 발광의 반사는 램버트(Lambert) 반사로 간주할 수 있고, 따라서 광추출 효율의 더 큰 향상 효과가 도출된다. 피크 파장은 발광층(30)으로부터 방사된 발광 사이에서 가장 강한 광의 파장으로 간주된다. 피크 파장은 상기 발광의 스펙트럼 분포(spectrum distribution)의 피크 값에 대응하는 파장이다. 스펙트럼이 2개 이상의 극대값을 가지고, 각각이 노이즈 레벨이 아닐 때, 그 중 하나의 파장을 선택 할 수 있다.
도 3b에 나타난 것 같이, 예를 들면, 질화물 반도체가 제1 반도체 층(10)에서 사용될 때, 만약 Z축 방향에서 보여지는 돌기들의 면 모양이 대략 육각형일 경우, 최대폭 ΔW는 상기 육각형의 대각하는 정점간의 폭이 된다.
예로써, 제1 반도체 층(10)이 질화 갈륨으로 만들어지고, 상기 발광층(30)의 발광의 피크 파장이 390nm일 때, 발광층(luminescence layer)(10)에서의 발광의 피크 파장은 155nm이다. 이 경우, 광추출 효율의 향상 효과는 요철부(12p)의 최대폭 ΔW이 155nm을 넘는 값에서 3㎛ 정도에 달할 때까지 그 효과를 얻을 수 있다. 따라서, 요철부(12p)의 최대폭 ΔW은 바람직하게는 발광의 피크 파장의 두배 이상, 더 바람직하게는 10배 이상인 것이 좋다.
이러한 반도체 발광 소자(110)에서, 발광층(30)으로부터 나오는 광의 양은 적층 구조체(100)의 제2 주면(100b)쪽에서 보다 제1 주면(100a)쪽에서 더 많다. 즉, 제1 주면(100a)은 광추출 표면으로 동작한다.
상기 반도체 발광 소자(110)에서, n측 전극(제1 전극(50))과 p측 전극(제2 전극(60)) 모두 적층 구조체(100)의 제1 주면(100a)쪽에 배열되어있지 않다. 따라서, 이 경우에는, 제1 주면(100a) 쪽에서의 광추출 효율은 전극들이 제1 주면(100a) 쪽에 배열되는 경우보다 더 향상된다. 더욱이, 열 생성의 주소스인 발광층(30)에 바로 밑에 위치한 p측 전극(제2 전극(60))은 금속층이고 열 전도성이 높은 지지 기판(70)과 연결되어 있다. 예를 들면, 만약 히트 싱크(heat sink)가 지지 기판(70)에 연결되어 있다면, 열 저항을 낮게 할 수 있고, 양호한 방열성을 얻을 수 있다. 또한, 상기 반도체 발광 소자(110)의 p측 전극(제2 전극(60))의 제2 부(62)는 적층 구조체(100)의 제2 주면(100b)를 따라 연장하도록 구비된다. 예를 들면, 지지 기판(70)은 에지부(70a)를 가지는데, 이것은 적층 방향에서 볼 때 외부 적층 구조체(100a) 외부에 위치한다. 제2 부(62)는 제2 주면(100b)을 따라 에지 부(70a)까지 연장된다. 따라서, 양호한 방열을 얻을 수 있고, 반도체 발광 소자(110)의 전체의 열 저항을 더 낮출 수 있다.
도 4는 참조 예에 따른 반도체 발광소자의 구성을 나타내는 도식적 단면도이다.
도 4에서 나타난 것과 같이, 참조 예에 따른 반도체 발광 소자(190)에서, 제1 전극(50)은 콘택부(51) 및 제3 부(54)를 포함하는데, 제3 부(54)는 콘택부(51)와 전기적으로 연속되고 있고, 제2 주면(100b)를 따라 구비되어 있다. 더욱이, 제3 유전체부(41)는, Z축 방향을 따라서 제3 부 및 제2 전극(60)의 제1 부(61) 사이에 구비된다.
제2 전극(60)은 제1 부(61)과 리드부(63)를 포함하는데, 리드부(63)는 제1 부(61)와 전기적으로 연속하고 적층 구조체(100)의 외부로 제1 부(51)로부터 구비된다. 리드부(63)의 일부는 적층 구조체(100)의 외부에서 제2 유전체부(45)의 개구부로부터 노출되어있다. 패드 전극(65)은 노출된 부분 상에 설치되어있다.
이러한 반도체 발광 소자(190)에서, 제3 유전체부(41)는 제2 전극(60)의 제1 부(61)와 제1 전극(50)의 제3 부(54) 사이에 구비된다. 즉, 제3 유전체부(41)는 적층 구조체(100)의 제2 주면(100b)쪽에서, 콘택부(51)를 제외하고 제1 전극(50)의 전부를 덮기 위해 형성된다. 따라서, 열 생성의 주 소스인, 발광층(30) 바로 아래 위치한 부분은 제3 유전체부(41)로 피복된다. 반도체 발광 소자(190)가 금속의 열 전도성보다 낮은 열 전도성을 가진 제3 유전체부(41)을 통해 히트 싱크 등과 연결되어 있기 때문에, 소자(190)의 열 저항이 높아지고 따라서 소자(190)의 충분한 열 방출 성질을 얻을 수 없다. 더욱이, 절연성(insulation property)을 향상시키기 위해 제3 절연체부(41)가 두껍게 형성되어야 할 필요가 있기 때문에, 소자(190)의 절연성과 열방출성(heat dissipation property)은 서로 트레이드 오프(trade-off)의 관계이다.
반대로, 본 실시예에 따른 반도체 발광 소자(110)에서, 유전체(dielectric body)는 발광층(30) 바로 밑에는 구비되어 있지 않다. 제2 전극(60)은 발광층(30) 바로 밑에 위치하고, 따라서 발광층(30)에서 생성된 열은 제2 전극(60)으로부터 지지 기판(70)의 측까지 퍼지고, 쉽게 외부로 방출된다. 따라서, 제1 유전체부(40)가 절연성을 향상시키기 위한 목적으로 두껍게 형성되었다 할지라도, 방열성은 감소하지 않는다. 그러므로, 반도체 발열 소자(110)에서는, 양호한 절연성과 발열성이 동시에 얻어질 수 있다.
다음으로, 반도체 발광 소자(110) 제조 방법의 하나의 예를 기술할 것이다.
도 5a 내지 7b는 반도체 발광 소자 제조 방법의 하나의 예를 나타내는 도식적 단면도를 순차적으로 나타낸다.
첫째로, 도 5a에 나타난 것처럼, 제1 반도체 층(10), 발광 층(30) 및 제2 반도체 층(20)은 사파이어 등으로 만들어진 성장 기판(80) 상에 순차적으로 성장된다. 따라서, 적층 구조체(100)는 성장 기판(80) 상에 형성된다.
적층 구조체(100)는, 예를 들면, 금속 유기물 화학 증착 프로세스로 생성된다. 적층 구조체(100)를 형성하는 방법으로써, 금속 유기물 화학 증착 프로세스외에도, 분자 빔 에피탁시 성장 프로세스(molecular beam epitaxy growth process) 등의 주지의 기술을 사용할 수 있다.
예를 들면, 적층 구조체(100)는 아래와 같이 형성된다.
우선, 버퍼층으로써, 고탄소농도(high carbon-concentration)의 제1 AlN 버퍼층(예를 들면, 탄소 농도가 3×1018cm-3 이상 5×1020cm-3 이하, 두께는 3nm 이상 20nm 이하), 고순도의 제2 AlN 버퍼층( 예를 들면, 탄소 농도가 1×1016cm- 3이상 3×1018cm-3이하 두께는 2㎛인 것) 및 도핑되지 않은 GaN 버퍼층(예를 들면, 두께는 2㎛)이, 이러한 순서로 성장 기판(80) 상에 형성된다. 그리고 이 성장 기판(80)의 표면은 사파이어 c-평면으로 만들어진다. 위에 언급된 제1 AlN 버퍼층과 제2 AlN 버퍼층은 질화 알루미늄 단결정(single crystal aluminum nitride)으로 만들어진다. 제1 AlN 버퍼층과 제2 AlN 버퍼층으로써 질화 알루미늄 단결정층을 사용함으로써, 후술할 결정 성장(crystal growth)에서 고품질의 반도체 층이 형성될 수 있고, 결정에 대한 손상을 현격히 저감할 수 있게 된다.
다음으로, Si로 도핑된 n형 GaN 접촉층(예를 들면, Si 농도는 1×1018cm-3 이상 5×1019cm-3 이하, 두께는 6㎛인 것) 및 Si로 도핑된 n형 Al0 .10Ga0 .90N 클래딩(cladding)층(예를 들면, Si 농도는 1×1018cm-3이고 두께는 0.02㎛)이 이러한 순서로 그 위에 형성된다. Si 도핑된 n형 GaN 접촉층과 Si로 도핑된 n형 Al0 .10Ga0 .90N 클래딩층은 제1 반도체 층(10)을 구성한다. 편의상, 상기 GaN 버퍼층들의 전부 혹은 일부를 제1 반도체 층(10)에 포함시킬 수 있다.
여기에서, 성장 기판(80) 상에 형성된 버퍼층은 위에 언급한 AlN에 제한되지 않는다. 예를 들면, 낮은 온도에서 성장한 AlxGa1 - xN(0≤x≤1)로 만들어진 얇은 필름이 사용될 수 있다.
다음으로, 발광층(30)으로써, Si 도핑된 n형 Al0 .11Ga0 .89N 배리어층(barrier layer), GaInN 웰층(well layer)이 교대로 3주기로 그 위에 적층되고, 그 다음에 마지막으로 다중 양자 웰(multi quantum well)을 가진 Al0 .11Ga0 .89N 배리어층이 그 위에 더 적층된다. Si 도핑된 n형 Al0 .11Ga0 .89N 배리어층에서, Si농도는 예를 들면, 1.1×1019cm-3 이상, 1.5×1019cm-3 이하이다. 마지막 Al0 .11Ga0 .89N 배리어층에서, Si 밀도는, 예를 들면, 1.1×1019cm- 3이상 1.5×1019cm- 3이하 그리고 두께는 예를 들면 0.01㎛이다. 이러한 다중 양자 웰 구조의 두께는, 예를 들면, 0.075㎛이다. 이후에, Si 도핑된 n형 Al0 .11Ga0 .89N층(예를들면, 상기 Si 농도가 0.8×1019cm-3 이상 1.0×1019cm-3 이하 그리고 두께는 예를 들면 0.01㎛이다.)이 그 위에 형성된다. 발광층(30)내의 발광 파장은 예를들면 370nm 이상 480nm 이하 또는 370nm 이상 400nm 이다.
또한, 제2 반도체 층(20)으로서, 도핑되지 않은 Al0 .11Ga0 .89N 스페이서층(두께는 예를들면 0.02㎛), Mg 도핑된 p형 Al0 .28Ga0 .72N 클래딩층(Mg 농도는 예를 들면 1×1019cm-3, 두께는 예를 들면 0.4㎛) 및 고농도 Mg 도핑된 p형 GaN 콘택층(Mg 농도는 예를 들면 5×1019cm-3, 두께는 예를 들면 0.02㎛)이 이 순서로 하나씩 그 위에 형성된다.
상기 언급한 구성들, 구성 비율들, 불순물들 종류, 불순물 농도 및 두께들은 하나의 예이고, 상기 예와 관련된 여러가지 변형(modification)이 가능하다.
고농도 Mg 도핑된 p형 GaN 콘택층의 Mg 농도를 더 높은 값인 1×1020cm-3으로 설정함으로써, 제2 전극(60)과 관련된 오믹(ohmic) 특성을 향상시킬 수 있다. 그러나, 반도체 발광 다이오드의 경우에, 반도체 레이저 다이오드와는 달리 고농도 Mg 도핑된 p형 GaN 콘택층과 발광층(30)간의 거리는 가깝고, 따라서 Mg 확산(diffusion)으로 인한 특성의 열화가 문제이다. 그러므로, 고농도 Mg 도핑된 p형 GaN 콘택층의 Mg 농도를, 심각한 전기 특성의 저하없이 대략 1×1019cm-3으로 억제함으로써, Mg 확산을 억제할 수 있고, 따라서 발광 특성을 개선할 수 있게 된다.
또한, 고농도 탄소의 제1 AlN 버퍼층은 성장 기판(80)과의 결정형 차이를 완화하는 기능을 하고, 특히 나선 전위(screw dislocation)를 감소시킨다. 더욱이, 고순도의 제2 AlN 버퍼층의 표면은 원자 레벨에서 평탄화된다. 그러므로, 그 위에 성장된 도핑되지 않은 GaN 버퍼층의 결정 결함(crystal defects)이 감소된다. 결정 결함을 충분히 감소시키기 위해서, 제2 AlN 버퍼층의 필름 두께를 1㎛보다 두껍게 하는 것이 바람직하다. 더욱이, 왜곡(distortion)때문에 생긴 휨(warpage)을 억제하기 위해서, 제2 AlN 버퍼층의 필름 두께를 4㎛이하로 하는 것이 바람직하다. 고농도의 제2 AlN 버퍼층의 재료는 AlN에 한정되지 않고, 대신에 AlxGa1 - xN(0.8 ≤ x ≤ 1)이 재료로 사용될 수 있고, 이는 성장 기판(80)의 휨을 보상할 수 있다.
더욱이, 도핑되지 않은 GaN 버퍼층은 고순도 제2 AlN 버퍼층상의 3차원 아일랜드 형상으로 성장한다. 따라서, 도핑되지 않은 GaN 버퍼층은 결정 결함을 감소시키는 역할을 한다. 성장 기판을 평평하게 만들기 위해서는, 도핑되지 않은 GaN 버퍼층의 평균 필름 두께를 2㎛ 이상으로 하는 것이 바람직하다. 재현성(reproducibility) 및 휨 감소의 측면에서, 도핑되지 않은 GaN 버퍼층의 총 필름 두께는 2㎛ 이상, 10㎛ 이하가 바람직하다.
이러한 버퍼층을 채용함으로써, 결정 결함은, 낮은 온도에서 성장한 AlN 버퍼층이 사용된 경우와 비교할 때 대략 1/10만큼 감소시킬 수 있다. 비록 이 기술이, n형 GaN 콘택층에대한 고농도 Si 도핑과 자외선의 주파수대역에서의 발광을 이용 하지만, 고효율 반도체 발광 소자가 이 기술을 이용해서 제조된다. 또한, 도핑되지 않은 GaN 버퍼층에서 결정 결함을 감소시킴으로써, 도핑되지 않은 GaN 버퍼층에서의 광 흡수(light absorption) 또한 억제된다.
특히 양자 웰 층(quantum well layer)의 발광 파장이 한정되지는 않으나, 예를 들어, GaInN으로 만든 질화 갈륨 기반 화합물 반도체를 사용하는 경우는, 375nm 에서 700nm의 발광이 이루어진다.
더욱이, 사파이어 기판위의 버퍼층은 특별히 한정되지 않으며, 저온에서 성장된 AlxGa1 - xN(0≤x≤1) 박막이 사용될 수 있다.
다음으로, 도 5b에 도시된 것과 같이, 오목부(100t)는 적층 구조체(100)의 일부에서 형성되어있다. 오목부(100t)는 적층 구조체(100)의 제2 주면(100b)으로부터 제1 반도체 층(10)에 도달한다. 따라서, 제1 반도체 층(10)은 오목부(100t)(노출부(10e))의 바닥에 노출된다.
오목부(100t)를 형성하기 위해서, 도시되지 않은 마스크가 적층 구조체(100)의 제2 주면(100b)위에 형성되고, 예를 들면, 드라이 에칭 처리를 한다. 즉, 개구부는 오목부(100t)를 형성하는 부분의 마스크에서 구비되고, 적층 구조체(100)는 에칭으로 제2 주면(100b)으로부터 제1 반도체 층(10)까지 제거된다. 이로 인해, 오목부(100t)가 형성된다. 비록 오목부(100t)의 내면각은 특별히 한정되지 않으나, 발광층(30)으로부터의 발광을 반사하기 위한 각으로써 진행 방향의 반대 방향으로, 60˚이상이고, 30˚에서 최대 강도를 가지는 것이 바람직하다. 오목부(100t)의 깊이는 특별히 한정되지 않으나, 깊이가 더 깊어짐으로써, 횡방향으로 적층 구조체(100)내부로 전파하는 발광의 진행 방향을 변경함으로써 광 추출 효율이 더 용이하게 개선된다. 대조적으로, 깊이가 너무 깊으면, 후의 공장에서 지지 기판(70)을 접합할 때에, 땝납으로 오목부(100t)를 채우기 어렵게 된다. 또한, 오목부(100t)의 깊이가 도핑되지 않은 GaN 버퍼 층에 도달할때까지 깊어지면, Si 도핑된 n형 GaN 콘택층에서 제1 전극(50)을 형성하기 불가능해진다. 따라서, 오목부(100t)의 깊이는, 예를 들면, 0.6㎛ 이상 6.6㎛ 이하, 바람직하게는 1.0㎛ 이상 3.0㎛ 이하가 되게 제조된다.
다음으로, 도 5b에 나타난 것과 같이, 제1 반도체 층(10)과 접하는 제1 전극(50)이 형성된다. 제1 전극(50)으로서, 우선 오믹 전극이 되는 Ti/Al/Ni/Au의 적층이, 예를 들면 300nm 두께로 오목부(100t)로부터 노출된 제1 반도체 층(10)의 노출면(100e) 상에 형성된다. 그리고 적층은 질소 환경(nitrogen atmosphere)에서 5분동안 600℃에서 소결(sintering) 처리 된다.
다음으로, 전류확산용 금속인, 패드 전극(55)에 대한 리드부(53)의 접합 금속 및 절연층 접착금속으로써, 예를 들면 Ti/Au/Ti의 적층이 이를테면 1200nm의 두께로 오믹 전극 위에 형성된다.
제1 전극(50)의 재료는 상술한 것에 한정되지 않는다. 예를 들면, Al이 제1 층에 대한 재료로 사용되면, 광추출 효율 및 제1 전극(50)의 디자인 자유도(degree of freedom)가 향상된다. 왜냐하면, 제1 층은, 양호한 오믹 특성과 n형 콘택층에 대한 낮은 접촉 특성을 이루면서 반사 전극(reflection electrode)으로 동작하기 때문이다. Al은 낮은 환경 저항성을 가지고 있기 때문에, 예를 들면 약간의 Si를 혼합한 Al 합금을 채용함으로써, 전극의 접착성 및 신뢰성이 향상될 수 있다.
다음으로, 제1 유전체부(40)는 제1 전극(50)과 오목부(100t)을 덮도록 형성된다. 예를 들면, 제1 유전체부(40)로써, SiO2 필름이 800nm의 필름 두께로 형성된다.
여기에서, 제1 유전체부(40)의 필름을 형성할 때, 고온 성장에 의한 성막(film formation)이 적용될 수 있다. 즉, 이전에 형성된 제1 전극(50)이 약 600℃에서 소결되기 때문에, 유사한 열처리 조건에 대한 내열성을 구비하고 있다. 따라서, 제1 유전체부(40)의 성막은 충분히 높은 온도에서 형성될 수 있다. 그러므로, 제1 유전체부(40)는 절연성, 커버리지, 신뢰성 등이 우수한 고품질 막이 된다.
다음으로, 도 5c에 나타난 것과 같이, 오믹 특성을 가진 제2 전극(60)을 형성하기 위해서, 제2 반도체 층(20) 상의 제1 유전체부(40)를 제거한다. 그러면, 오믹 전극이 되는 Ag/Pt 적층은, 예를 들면 200nm의 두께로 제1 유전체부(40)를 제거함으로써 노출된 제2 반도체 층(20)의 표면에 형성된다. 그 다음에, 제2 전극(60)의 제1 부(61)는 산소 환경(oxygen atmosphere)에서 1분 동안 약 400℃에서 적층막을 소결함으로써 형성된다.
제2 전극(60)은 적어도 은(silver) 혹은 은 합금을 포함한다. 가시광선 주파수 대역에서 통상적인 금속단층막(metal single layer film)의 반사 효율은, 400nm 이하의 자외선 주파수 대역에서 파장이 짧아짐에 따라 감소하는 경향이 있지만, 은은 370nm 이상 400nm 이하에서의 자외선 주파수 대역의 광에 대해서도 높은 반사 효율 특성을 가진다. 그러므로, 제2 전극(60)이 자외선 방출의 반도체 발광 소자에서 은 합금으로 만들어 질 때, 반도체 인터페이스측 위에 제2 전극(60)이 더 큰 은 구성 비율을 가지는 것이 바람직하다. 광에 대한 반사 효율을 확보하기 위해서, 제2 전극(60)의 필름 두께는 100nm 이상인 것이 바람직하다.
다음으로, 도 6a에 나타난 것과 같이, 제1 부(61) 및 제1 유전체부(40)가 노출되는 면 전체에서, 예를 들면 Ti/Pt/Au의 적층이 접합용 금속이 되는 제2 부(62)로서, 예를 들면 800nm의 필름 두께로 형성된다.
다음으로, 예를 들면 Ge로 이루어진 지지 기판(70)을 준비한다. 지지 기판(70)의 주면에는, 예를 들면, AuSn 합금으로 된 땜납(도시 생략)이 필름 두께 3㎛로 구비된다. 그 다음에, 제2 부(62) 및 땜납을 대향 하면서, 기판(70) 및 적층 구조(100)는 예를 들면 땜납의 공융점(eutectic point)을 초과하는 300℃의 온도로 가열된다. 따라서, 지지 기판(70)은 적층 구조체(100)의 제2 주면(100b) 측에 접합되어 있다.
다음에, 도 6b에 도시된 바와 같이, 적층 구조체(100)는 성장 기판(80) 측으로부터, 예를 들면 YVO4의 고체 레이저(solid state laser)의 제3 고조파(355nm) 또는 제4 고조파(266nm)의 레이저광(LSR)으로 방사능 처리를 한다. 레이저광(LSR)의 파장은 GaN 버퍼층(예를 들면, 상술한 도핑되지 않은 GaN 버퍼층)에서의 GaN의 밴드갭(band gap)에 기초한 밴드갭 파장보다 더 짧다. 즉, 레이저광(LSR)은 GaN의 밴드갭 보다 더 큰 에너지를 가지고 있다.
이 레이저광(LSR)은 GaN 버퍼층(도핑되지 않은 GaN 버퍼층)에서의 단결정 AlN 버퍼층 측(이 예에서는, 제2 AlN 버퍼층)의 영역에서 효율적으로 흡수된다. 따라서, GaN 버퍼층에 있는 단결정 AlN 버퍼층 측의 GaN은 방열에 의해 분해된다.
사파이어 기판(성장 기판(80))위의 결정층과 지지 기판(70)을 함께 접착시킬 때나, 혹은 레이저광(LSR)의 사용을 통해 GaN을 분해시킴으로써 지지 기판(70)으로부터 사파이어 기판(성장 기판(80))을 방출(release)할 때는, 결정 결함 및 손상들이 결정에서 발생하는 경향이 있는데, 이는 지지 기판(70)과 사파이어 또는 GaN간의 열팽창 계수차, 국소 가열에 의해 발생하는 열, GaN이 분해될 때 발생하는 산물과 같은 것들 때문이다. 결정 결함 및 손상이 발생되면, 제2 전극(60)의 Ag가 확산하고, 따라서 결정 내부에서의 누설 및 결정 결함이 더더욱 증가 된다.
본 실시예에 따르면, 고품질 반도체 층이 단결정 AlN 버퍼층의 사용을 통해 형성될 수 있기 때문에, 결정에 대한 손상은 현격히 감소한다. 더욱이, 레이저광(LSR)을 가지고 GaN을 분해할 때, GaN의 바로 근처에 위치하고 고열전도성을 나타내는 AlN 버퍼층으로 열이 확산되고, 따라서 국소적 가열로 인한 열에 의해 결정들이 손상되는 일이 거의 없게 된다.
그 다음에, 분해된 GaN은 염산처리 등에 의해 제거함으로써, 적층 구조체(100)로부터 성장 기판(80)을 방출한다. 따라서, 성장 기판(80)과 적층 구조체(100)는 분리된다.
다음으로, 요철 및 패드 전극(55)의 형성은 적층 구조체(100)의 노출된 제1 주면(100a) 상에서 이루어진다.
먼저, 도 7a에 나타난 것과 같이, 적층 구조체(100)의 일부를 드라이 에칭을 통해 제거함으로써, 제1 전극(50)(리드부(53))의 일부를 노출시킨다. 다음으로, 제2 유전체부(45)는 적층 구조체(100)의 제1 주면(100a)의 전체 면에 형성되고, 개구는 그의 일부에 구비된다. 제2 유전체부(45)에서는, 예를 들어 SiO2가 사용된다. 제2 유전체부(45)의 필름 두께는, 예를 들면, 800nm이다. 제2 유전체부의 개구(45)로부터는, 예를 들어, 도핑되지 않은 GaN 버퍼층의 표면이 노출된다.
다음으로, 도 7b에 도시된 바와 같이, 마스크로서 개구가 구비된 제2 유전체부(45)의 사용을 통해, 도핑되지 않은 GaN 버퍼층의 표면을, 예를 들어, KOH 용액을 사용하여 알칼리 에칭에 의해 가공함으로써, 요철부(12p)를 형성한다. 에칭 조건으로서, 예를 들어, 1mol/liter의 KOH 용액을 80℃까지 가열되고, 에칭을 20분동안 진행한다.
요철부(12p)가 n형 접촉면 위에 형성될 수 있다. 그러나, n형 전극(제1 전극(50))과의 저저항 오믹 콘택을 형성하기 위해서, n형 콘택층의 캐리어 농도(career concentration)(예를 들어, 불순물 농도)를 높게 설정한다. n형 콘택층 위에서 요철 및 평면부를 형성하는 경우, 조면화(surface roughening) 및 불순물 침전(impurity precipitation)이 발생할 수 있고, 그 결과 광추출 효율 저하의 요인이 된다. 대조적으로, GaN 버퍼층의 불순물 농도가 n형 콘택층의 불순물 농도보다 낮고, 따라서 조면화 및 불순물 침전이 거의 일어나지 않는 장점이 있다.
여기에서, 요철부(12p)를 형성하는 방법에서, 상술한 웨트 에칭(wet etching)이 사용될 수 있거나, 또는 드라이 에칭이 사용될 수도 있다. KOH 용액 등을 이용하는 알카리 에칭에서는, 이방성 에칭(anisotropic etching)이 각 GaN 결정의 평면 방향(주로 {1 0 -1 -1})을 따라서 버퍼층에 대해 행해지고, 그 결과 6면 피라미드(six-sided pyramid)구조가 형성된다. 또한, 6면 피라미드의 에칭율, 크기, 밀도는, 수소 이온 지수(pH)(에칭 온도, 에칭 시간 및 다른 물질의 첨가에 의해 조절가능), 농도, 자외선(UV)광 및 UV 레이저의 복사(radiation)의 존부 등에 기초하여 크게 바뀐다.
일반적으로, 에칭량(에칭 전 표면으로부터 에칭 후 만들어진 요철부(12p)의 가장깊은 곳까지의 깊이)이 커짐에 따라, 형성된 요철부(12p)가 더 크고 밀하게 된다. 드라이 에칭에 의해 GaN을 가공하는 경우, Ga 면과는 달리 N 면은 결정 방향(orientation) 또는 전위(dislocation)에 의해 영향 받는 경향이 있고, 이방성 에칭이 용이하게 된다. c-면 사파이어 기판 위에 성장한 GaN의 표면은 보통 Ga 면이고, 본 실시형태와 같이 사파이와 기판을 제거함으로써 노출된 GaN의 표면은 N 면이다. 따라서, 드라이 에칭을 이용해서 이방성 에칭에 의해 요철부(12p)를 형성하기 용이하다. 요철부(12p)는 또한 마스크를 이용해 이방성 에칭에 의해 생성될 수 있다. 따라서, 원하는 바와 같은 요철부(12p)를 형성할 수 있고, 그러므로 광추출 효율의 증가를 도모할 수 있다.
요철부(12p)는, 예를 들어, 입사 발광을 효율적으로 추출하거나 입사각을 변경하기 위한 목적으로 구비된다. 그러므로, 요철부(12p)의 크기가 결정층에서의 발광 파장의 크기보다 더 큰 것이 바람직하다. 만약 요철부(12p)의 계면에서, 요철부(12p)의 크기가 발광 파장의 크기보다 작으면, 요철부(12p)에서의 입사 발광은 파동 광학에 의해 설명될 수 있는 산란 및 회절 같은 현상을 나타낸다. 따라서 그것을 통해 투과한 발광의 원래의 일부가 추출되지 않는다. 더욱이, 요철부(12p)의 크기가 발광 파장의 크기보다 충분히 작으면, 요철부(12p)는 그 굴절률이 계속해서 변경되는 층으로 고려된다. 그러므로, 그 층은 요철 없이 평면과 같이 동작하고, 광추출 효율의 개선을 도모할 수 없다.
본 실시예에서 제조된 발광 파장 390nm을 가진 반도체 발광 소자(결정층에서 발광 파장은 약 155nm임)를 이용한 실험적 결과에 따르면, 요철부(12p)의 크기가 커질수록 광출력(optical output)이 증가하는 경향이 나타났다. 출력의 증가 경향은 요철부(12p)의 크기가 3㎛정도가 될때까지 적절히 계속 되었다. 따라서, 요철부(12p)의 크기가 바람직하게는 결정층 내의 발광의 크기보다 2배 이상, 더욱 바람직하게는 10배 이상이 됨이 밝혀졌다.
다음으로, 리드부(53)를 덮고 있는 제2 유전체부(45)의 일부가 제거되고, 패드 전극(55)는 노출된 리드부(53)의 일부 위에 형성된다. 패드 전극(55)으로서, 예를 들면 Ti/Pt/Au의 적층이 사용된다. 예를 들어, 패드 전극(55)의 필름 두께는 800nm이다. 본딩 와이어는 패드 전극(55)과 연결되어 있다.
그 다음에, 지지 기판(70)은 연삭(grinding)등에 의해 약 100㎛의 두께로 깎이고, 예를 들어 Ti/Pt/Au의 적층막이 후면 전극(85)(back face electrode)으로서, 예를 들어 800nm의 두께로 지면(ground surface)에 형성된다. 후면 전극(85)은 히트 싱크 또는 패키지에 연결된다.
그 후, 필요하다면, 지지 기판(70)이 벽개(cleavage) 또는 다이아몬드 블레이드(diamond blade) 등을 이용함으로써 절단된다. 따라서, 반도체 발광 소자(110)가 완성된다.
비록 상술한 제조 방법에서, 사파이어 기판이 성장 기판(80)으로 사용된 예를 나타냈지만, Si 기판을 성장 기판(80)으로 사용할 수 있다. 더욱이, Si 기판이 성장 기판(80)으로 사용될 때, 레이저광(LSR)의 조사를 사용하는 대신에, 특정 정도의 두께로 Si 기판을 깎고 이후에 에칭으로 나머지 Si 기판을 제거함으로써 성장 기판(80)을 제거하기 위한 처리를 실행하여도 좋다.
(제2 실시예)
도 8은 제2 실시예에 따라 반도체 발광 소자의 구성을 나타내는 도식적 단면도이다.
도 9는 제2 실시예에 따라 반도체 발광 소자의 구성을 나타내는 표면측 도식적 평면도이다.
도 10은 제2 실시예에 따라 반도체 발광 소자의 구성을 나타내는 후면측 도식적 평면도이다.
여기에, 도 8은 도 9의 B-B' 라인에서의 도식적 단면도를 나타낸다.
도 8에 도시된 바와 같이, 제2 실시예에 따른 반도체 발광 소자(120)는 적층 구조체(100), 제1 전극(50), 제2 전극(60) 및 제1 유전체부(40)를 포함한다. 반도체 발광 소자(120)는 제1 전극과 전기적으로 연속하는 패드 전극(57)도 포함한다. 패드 전극(57)은 제2 전극의 제2 부(62)와 평행하게 배열된다.
비아부(via part)(56)는 패드 전극(57)과 제1 전극(50)의 콘택부(51) 사이에 구비되어 있다. 비아부(56)는 Z축 방향을 따라서 뻗어 있다. 예를 들어, 비아부(56)는 Z축 방향으로 제2 전극(60)의 제2 부(62)를 관통하는 홀(H) 내에 형성된다. 비아부(56)는 임베딩 절연체부(embedding insulator part)(43)를 통해 홀(H) 내측으로 형성된다. 임베딩 절연체부(43)로는, 예를 들어, 유전체 물질(SiO2 등)이 사용된다. 임베딩 절연체부(43)로는, 수지도 사용될 수 있다. 비아부(56)는 패드 전극(57)을 콘택부(51)로 전기적으로 연결시킨다. 비아부(56)은 제1 전극(50)에 포함될 수 있다.
반도체 발광 소자(120)에서, 제2 전극(60)의 제2 부(62)가, 예를 들면 도금 금속(plated metal)으로 형성된다. 즉, 제2 부(62)는 도금(metal plating)에 의해 형성된다. 도금 금속으로 예를 들어 Cu가 사용된다. 도금에 의해, 제2 부(62)는 약 200㎛의 두께로 형성된다. 따라서, 제2 부(62)는 충분한 강도를 갖게 되고, 지지 기판(70)으로 사용될 수 있다(도 1 참조).
제2 전극(60)은 제1 부(61)와 제2 부(62)를 도금함으로써 형성될 수 있다.
상술한 바와 같이, 반도체 발광소자(120)에서, 패드 전극(57)은 제2 전극(60)의 제2 부(62)와 평행하게 배열되어 있다. 즉, 반도체 발광소자(120)에서, 제1 전극(50)과 제2 전극(60)은 모두 적층 구조체(100)의 광추출면(제1 주면(100a))과는 반대측(제2 주면(100b)측)에 배열되어 있다. 제1 전극(50) 및 제2 전극(60)은 광추출면(도 8 및 9 참조) 상에 배열되어 있지 않다. 따라서, 광추출면측에 전극이 배열되는 발광소자에 비해, 광추출면의 면적을 넓힐 수 있다. 이로써, 유효 전류 밀도(effective current density)가 감소하고, 이로써 발광 효율을 개선할 수 있다.
더욱이, 패드 전극(57)은 비아부(56)을 통해 콘택부(51)와 전기적으로 연속하므로, 반도체 발광 소자(120)의 후면측(제2 주면(100b)측)에 패드 전극(57)을 자유롭게 배치 할 수 있다. 도 10에 도시된 바와 같이, 패드 전극(57)은 후면측의 평면에 복수의 장소에 구비될 수 있다. 패드 전극(57)은 후면측의 코너(적어도 하나의 코너)들에 설치될 수도 있다. 또한, 패드 전극(57)은 후면측 중앙부에 구비될 수도 있다. 반도체 발광 소자(120)에서, 패드 전극(57)의 배치는 제1 전극(50)과 제2 전극(60) 사이에서 어떻게 전류가 흐르는가를 고려하여 용이하게 설정할 수 있다.
도 11은 일 실시예에 따른 반도체 발광 소자를 이용하여 반도체 발광 장치의 구성을 나타내는 도식적 단면도이다.
이 특정 예에서, 비록 제1 실시예에 따른 반도체 발광 소자(110)가 사용되지만, 반도체 발광 장치로는 다른 실시예에 따른 반도체 발광 소자(120)를 사용하는 것도 역시 가능하다.
반도체 발광 장치(500)는 반도체 발광 소자(110)와 형광 물질(fluorescent material)이 결합된 백색 LED이다. 즉, 본 실시예에 따른 반도체 발광 장치(500)는 반도체 발광 소자(110)와, 반도체 발광 소자(110)로부터 방출된 광을 흡수하고 상기 광의 파장과는 상이한 파장의 광을 방출하는 형광 물질을 포함한다.
도 11에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 장치(500)에서는, 반사 필름(73)(reflective film)이 세라믹 등으로 만들어진 용기(72)의 내면에 구비되어 있다. 반사 필름(73)은 용기(72)의 내측면과 저면에 분리되어 형성되어 있다. 반사 필름(73)은, 예를 들면, 알루미늄으로 만들어진다. 이 중 용기(72) 저면에 구비된 반사 필름(73) 위에는, 반도체 발광소자(110)가 서브 마운트(74)를 개재하여 설치되어 있다.
반도체 발광 소자(110)에 대해, 지지 기판(70)의 후면은, 제1 주면(100a)측 쪽을 위쪽으로 보면서, 서브 마운트(74)에 고정되어 있다. 반도체 발광 소자(110), 서브 마운트(74) 및 반사 필름(73)의 고정에는 접착제(adhesive)의 사용을 통한 접착도 이용할 수 있다.
반도체 발광 소자(110)측의 서브 마운트(74)의 표면 상에 전극(75)이 구비된다. 반도체 발광 소자(110)의 지지 기판(70)은 후면 전극(85)을 개재하여 전극(75) 위에 장착 된다. 따라서, 전극(75)은 후면 전극(85) 및 지지 기판(70)을 통해 제2 전극(60)과 전기적으로 연속된다. 패드 전극(55)은 본딩 와이어(76)를 이용해서 용기(72)측에 구비된 도시되지 않은 전극에 연결된다. 이들의 접속은 내측 측벽측 반사 필름(73)과 저면측 반사 필름(73) 사이에서 일어난다.
더욱이, 적색 형광 물질을 포함한 제1 형광 물질층(81)이 반도체 발광 소자(110) 및 본딩 와이어(76)를 덮도록 구비된다. 또한, 제1 형광 물질층(81) 상에, 청색,녹색, 혹은 황색의 형광 물질을 포함하는 제2 형광 물질층(82)이 형성된다. 형광 물질층 위에, 실리콘 수지등의 덮개부(77)가 구비되어 있다.
제1 형광 물질층(81)은 수지 및 수지 내에 분산된 적색 형광 물질을 포함한다.
적색 형광 물질로는, 예를 들어, Y2O3, YVO4, 또는 Y2(P, V)O4가 기재(base material)로 이용될 수 있고, 3가 Eu(Eu3 +)가 활성 물질(activation material)로서 매트릭스(matrix)에 포함된다. 즉, Y2O3:Eu3 +, YVO4:Eu3 +등이 적색 형광 물질로서 사용될 수 있다. Eu3 +의 농도는 몰 농도로 환산하여 1%에서 10%라고 할 수 있다.
적색 형광 물질의 기재로는, LaOS, Y2(P, V)O4 등이 Y2O3나 YVO4 대신에 사용될 수도 있다. 또한, Mn4 + 등도 Eu3 + 대신에 사용될 수 있다. 특히, 3가 Eu 및 소량의 Bi를 YVO4의 기재에 첨가함으로써, 390nm에서의 흡수가 증대하고, 따라서 광효율이 더 증대될 수 있다. 또한, 수지로는, 예를 들어, 실리콘 수지(silicone resin)가 사용될 수 있다.
또한, 제2 형광 물질층(82)은 수지 및 수지 내에 분산된 청색, 녹색 및 황색 중 적어도 어느 하나를 포함한다. 예를 들어, 형광 물질로서, 청색 형광 물질 및 녹색 형광 물질을 조합한 형광 물질이 사용될 수 있다. 또는, 청색 형광 물질 및 황색 형광 물질을 조합한 형광 물질이 사용될 수도 있고, 또한 청색 형광 물질, 녹색 형광 물질, 그리고 황색 형광 물질을 조합한 형광 물질이 사용될 수도 있다.
청색 형광 물질로서는, 예를 들어, (Sr, Ca)10(PO4)6C12:Eu2 + 또는 BaMg2Al16O27:Eu2+가 사용될 수 있다.
녹색 형광 물질로서는, 예를 들면, 발광 중심(emission center)으로 3가 Tb를 이용한, Y2SiO5:Ce3 +,Tb3 +가 사용될 수 있다. 이 경우, 에너지가 Ce 이온에서 Tb 이온으로 전이되기 때문에 여기 효율(excitation efficiency)이 증가한다. 녹색 형광 물질로는, 예를 들면, Sr4Al14O25:Eu2 +가 사용될 수 있다.
황색 형광 물질로서는, 예를 들면, Y3Al5:Ce3 +가 사용될 수 있다.
더욱이, 수지로서, 예를 들면, 실리콘 수지가 사용될 수 있다. 특히, 3가 Tb는 광효율이 최대가 되는 550nm 부근에서 선명한 발광(sharp emission)을 나타내고, 따라서, 3가 Tb가 3가 Eu의 선명한 적색 방출과 조합될 때, 광효율이 크게 향상된다.
본 실시예에 따른 반도체 발광 장치(500)에 따르면, 반도체 발광 소자(110)로부터 발생한 예를 들면 390nm의 주파수를 가진 자외선광이, 반도체 발광 소자(110)로부터 상방향 및 측방향으로 방출된다. 또한, 각각의 형광 물질 층에 포함된 형광 물질들은, 반사 필름(73)에 의해 반사된 자외선광에 의해 효율적으로 여기(excited)된다. 예를 들면, 제1 형광 물질층(81)에 포함되는 3가 Eu를 발광 중심으로 사용하는 형광물질에서는, 광이 620nm 근처의 좁은 주파수 분포를 가지는 광으로 전환된다. 따라서, 적색 가시광선을 효율적으로 얻을 수 있다.
또한, 청색, 녹색, 그리고 황색의 가시광들은, 제2 형광 물질층(82)에 포함된 청색, 녹색, 황색 형광 물질들을 여기시킴으로써 효율적으로 얻어질 수 있다. 더욱이, 이들의 혼색으로서, 고효율 및 양호한 연색성(color rendering property)을 가지는 백색광 또는 다양한 색상의 광들을 얻을 수 있다.
반도체 발광 장치(500)에 따르면, 원하는 색을 가지는 광은 효율적으로 얻어질 수 있다.
상술한 바와같이, 실시예들에 따른 반도체 발광 소자에 따르면, 방열성을 높이면서 광추출 효율을 향상시킬 수 있다.
이상에서는, 예시적인 실시예 또는 그 변형예에 대하여 설명하였다. 그러나, 본 발명은 이러한 예들에 한정되지 않는다. 예를 들어, 당업자가 구성요소들을 적절히 추가 또는 제거하거나, 또는 상술한 실시예나 그들의 변형예에 대해 설계 변경을 더하거나, 또는 실시예들의 특징들을 적절히 조합함으로써 만들어낸 예들도, 본 발명의 요지가 포함되는 한 본 발명의 범위에 포함된다.
특정 실시예들이 기술되었으나, 본 실시예들은 오직 예시로 제시되었으며, 본 발명의 범위를 제한하려는 의도는 아니다. 본 명세서에 기재된 신규한 실시예들은 다양한 다른 형태들로 구현될 수 있다. 또한, 본 발명의 사상을 벗어나지 않으면서, 실시예들의 형태에서 다양한 생략, 치환 및 변경이 가능하다. 첨부된 청구항과 그 균등물은 본 발명의 범위 및 사상 내에 있는 형태나 변형을 포함하는 것으로 해석되어야 한다.

Claims (55)

  1. 제1 부분 및, 제1 반도체 층의 층 표면에 평행한 평면에서 상기 제1 부분과 병치된 제2 부분을 가진 제1 도전형의 상기 제1 반도체 층, 상기 제2 부분 상에 구비된 발광층, 및 상기 발광층 상에 구비된 제2 도전형의 제2 반도체 층을 포함하는 적층 구조체와,
    상기 제1 부분 상에 구비된 콘택부를 포함하고 상기 제1 반도체 층에 접하는 제1 전극과,
    상기 제2 반도체 층 상에 구비되고 상기 제2 반도체 층에 접하는 제1 부, 및 상기 제1 부와 전기적으로 접속되고 상기 제1 반도체 층으로부터 상기 제2 반도체 층쪽으로 향하는 적층 방향에서 볼 때 상기 콘택부와 겹치는 부분을 포함하는 제2 부를 포함하는 제2 전극, 및
    상기 콘택부 및 상기 제2 부 사이에 구비된 유전체부를 포함하고,
    상기 제1 부는 상기 유전체부로 덮여 있지 않으며,
    상기 제1 부는 측면을 가지며, 상기 측면의 적어도 일부는 상기 제2 부와 접하는, 반도체 발광 소자.
  2. 제1항에 있어서, 제2 부와 전기적으로 연속하는 지지 기판을 더 포함하며, 상기 제2 부는 상기 지지 기판과 상기 제2 반도체 층 사이에 배치되는, 반도체 발광 소자.
  3. 제2항에 있어서, 상기 지지 기판은 상기 적층 방향에서 볼 때, 상기 적층 구조체 외부에 위치한 에지부를 가지며, 상기 제1 전극은 상기 콘택부부터 상기 에지부까지 이어지는 리드부를 포함하고, 상기 리드부는 패드 전극을 포함하는, 반도체 발광 소자.
  4. 제3항에 있어서, 상기 제2 전극은 접합용 금속부를 포함하고, 상기 지지 기판은 상기 접합용 금속부와 접합되는, 반도체 발광 소자.
  5. 제1항에 있어서, 상기 제1 전극과 전기적으로 연속하고 상기 제2 부와 평행하게 배열된 부를 포함하는 패드 전극을 더 포함하는, 반도체 발광 소자.
  6. 제1항에 있어서, 상기 제2 전극은 도금 금속(plated metal)을 포함하는, 반도체 발광 소자.
  7. 제1항에 있어서,
    상기 적층 구조체는 상기 제1 반도체 층 측 상의 제1 주면과, 상기 제2 반도체 층 측 상의 제2 주면을 가지고,
    상기 발광층은 광을 방출하고,
    상기 제1 주면으로부터 외부로 나오는 광의 양은 상기 제2 주면으로부터 나오는 광의 양보다 큰, 반도체 발광 소자.
  8. 제1항에 있어서, 상기 제1 반도체 층, 상기 발광층 및 상기 제2 반도체 층은 질화물 반도체를 포함하는, 반도체 발광 소자.
  9. 제1항에 있어서,
    상기 적층 구조체는 상기 제1 반도체 층 측 상의 제1 주면과, 상기 제2 반도체 층의 측 상의 제2 주면을 가지며,
    상기 적층 구조체는 상기 제2 주면으로부터 상기 제1 반도체 층에 달하는 오목부를 가지고,
    상기 제1 전극은 상기 오목부의 저면에서 상기 제1 반도체 층과 접하는, 반도체 발광 소자.
  10. 제1항에 있어서, 상기 제2 부는 상기 적층 구조체의 상기 제2 주면을 따라서 연장하는, 반도체 발광 소자.
  11. 제1항에 있어서,
    상기 발광 층은 상기 제1 반도체 층 상의 결정 성장에 의해 형성되고, 상기 제2 반도체 층은 상기 발광층 상의 결정 성장에 의해 형성되는, 반도체 발광 소자.
  12. 제1항에 있어서, 상기 제1 전극은 알루미늄을 포함하는, 반도체 발광 소자.
  13. 제1항에 있어서, 상기 제2 전극은 은을 포함하는, 반도체 발광 소자.
  14. 제1항에 있어서,
    상기 적층 구조체는 상기 제1 반도체 층 측 상의 제1 주면과, 상기 제2 반도체 층 측 상의 제2 주면을 가지며,
    상기 제1 반도체 층은 상기 제1 주면 위에 구비된 요철부를 포함하고,
    상기 요철부는 상기 발광층으로부터 방출된 광의 피크 파장보다 더 긴 피치(pitch)를 가지는, 반도체 발광 소자.
  15. 제14항에 있어서, 상기 광의 상기 피크 파장은 370 나노미터 이상이고 400 나노미터 이하인, 반도체 발광 소자.
  16. 제14항에 있어서, 상기 적층 방향에서 본 상기 요철부 내의 돌출부의 모양은 6각형인, 반도체 발광 소자.
  17. 제16항에 있어서, 상기 적층 방향에 수직인 방향에 따른 상기 6각형의 최대 폭은 상기 피크 파장의 2배 이상인, 반도체 발광 소자.
  18. 제14항에 있어서, 상기 요철부는 상기 제1 반도체 층을 알칼리 에칭을 함으로써 형성되는, 반도체 발광 소자.
  19. 제14항에 있어서, 상기 요철부 내의 돌출부는 6면 피라미드의 모양으로 형성되는, 반도체 발광 소자.
  20. 제14항에 있어서, 상기 제1 반도체층은 질화 갈륨을 포함하고,
    상기 요철부는 상기 질화 갈륨의 평면 방향을 따라 형성되는, 반도체 발광 소자.
  21. 질화물 반도체를 포함하는 제1 반도체층과,
    질화물 반도체를 포함하는 제2 반도체층과,
    상기 제1 반도체층과 상기 제2 반도체층 사이에 구비되고, 질화물 반도체를 포함하는 발광층을 포함하고, 상기 제2 반도체층 측 표면으로부터 상기 제1 반도체층에 달하는 오목부를 갖는 적층 구조체와,
    상기 오목부 내에서 상기 제1 반도체층에 접하는 콘택부와, 상기 콘택부에 전기적으로 접속되고 상기 제1 반도체층의 층 표면과 평행한 평면을 따라 상기 콘택부로부터 상기 적층 구조체의 외측까지 연장되는 리드부를 포함하는 제1 전극과,
    상기 제2 반도체층의 상기 제1 반도체층과 반대편에 구비된 지지 기판과,
    상기 지지 기판과 상기 적층 구조체 사이에 구비되고, 상기 제2 반도체층과 접하며, 상기 지지 기판과 접합되는 접합용 금속부를 포함하는 제2 전극 - 상기 제2 전극은, 상기 제1 반도체층에서 상기 제2 반도체층으로 향하는 적층 방향에서 볼 때 상기 제2 반도체층과 겹치는 부분을 가짐 - ,
    상기 콘택부를 덮고 상기 오목부에 포함된 부분을 갖고, 상기 제2 전극으로부터 상기 제1 전극을 전기적으로 절연하고, 상기 제2 전극으로부터 상기 제1 반도체층을 전기적으로 절연하고, 상기 겹치는 부분과 상기 지지 기판 사이에는 구비되지 않는 유전체부와
    상기 지지 기판 중에서 상기 적층 방향에서 볼 때 상기 적층 구조체와 겹치지 않는 영역에 있어서, 상기 지지 기판의 상기 적층 구조체의 측면에 구비되고, 상기 제1 전극의 상기 리드부와 전기적으로 연결되는 패드 전극을 포함하고,
    상기 제1 반도체층은, 상기 제1 반도체층의 상기 제2 반도체층과 반대편의 제1 주면에 구비되고 상기 발광층에서 방출되는 빛의 피크 파장보다 긴 피치를 갖는 요철부를 포함하고,
    상기 빛이 상기 제1 반도체층에서 상기 제2 반도체층으로 향하는 방향으로 외부로 방출되는 제1 부분의 양이, 상기 빛이 상기 제2 반도체층에서 상기 제1 반도체층으로 향하는 방향으로 외부로 방출되는 제2 부분의 양보다 많고,
    상기 겹치는 부분의 면적이, 상기 콘택부가 상기 제1 반도체층과 접하는 영역의 면적보다 큰, 반도체 발광 소자.
  22. 제21항에 있어서, 상기 제2 전극은 도금 금속을 포함하는, 반도체 발광 소자.
  23. 제21항에 있어서, 상기 빛의 피크 파장은 370 나노 미터 이상 400 나노 미터 이하인, 반도체 발광 소자.
  24. 질화물 반도체를 포함하는 제1 반도체층과,
    질화물 반도체를 포함하는 제2 반도체층과,
    상기 제1 반도체층과 상기 제2 반도체층 사이에 구비되고, 질화물 반도체를 포함하는 발광층을 포함하고, 상기 제2 반도체층 측 표면으로부터 상기 제1 반도체층에 달하는 오목부를 갖는 적층 구조체와,
    상기 오목부 내에서 상기 제1 반도체층에 접하는 콘택부와, 상기 콘택부에 전기적으로 접속되고 상기 제1 반도체층의 층 표면과 평행한 평면을 따라 상기 콘택부로부터 상기 적층 구조체의 외측까지 연장되는 리드부를 포함하는 제1 전극과,
    상기 제2 반도체층과 접하고, 빛을 반사하는 제2 전극 - 상기 제2 전극은, 상기 제1 반도체층에서 상기 제2 반도체층으로 향하는 적층 방향에서 볼 때 상기 제2 반도체층과 겹치는 부분을 가짐 - 과,
    상기 콘택부를 덮고 상기 오목부에 포함된 부분을 갖고, 상기 제2 전극으로부터 상기 제1 전극을 전기적으로 절연하고, 상기 제2 전극으로부터 상기 제1 반도체층을 전기적으로 절연하는 유전체부 - 상기 유전체부는 상기 적층 방향에서 볼 때 상기 겹치는 부분과 겹치지 않음 - 와,
    상기 제1 전극의 상기 리드부와 전기적으로 연결되는 패드 전극을 포함하고,
    상기 겹치는 부분의 면적이, 상기 콘택부가 상기 제1 반도체층과 접하는 영역의 면적보다 큰, 반도체 발광 소자.
  25. 제24항에 있어서, 상기 제2 전극의 상기 제2 반도체층에 접하는 쪽과는 반대편에 구비된 지지 기판을 더 포함하는, 반도체 발광 소자.
  26. 제25항에 있어서, 상기 지지 기판은 상기 적층 방향에서 볼 때, 상기 적층 구조체 외부에 위치한 에지부를 가지며, 상기 리드부는 상기 콘택부로부터 상기 에지부로 연장되는, 반도체 발광 소자.
  27. 제25항에 있어서, 상기 제2 전극은 접합용 금속부를 포함하고, 상기 지지 기판은 상기 접합용 금속부와 접합되는, 반도체 발광 소자.
  28. 제24항에 있어서, 상기 제2 전극은 도금 금속을 포함하는, 반도체 발광 소자.
  29. 제24항에 있어서, 상기 빛의 피크 파장은 370 나노 미터 이상 400 나노 미터 이하인, 반도체 발광 소자.
  30. 질화물 반도체를 포함하는 제1 반도체층과,
    질화물 반도체를 포함하는 제2 반도체층과,
    상기 제1 반도체층과 상기 제2 반도체층 사이에 구비되고, 질화물 반도체를 포함하는 발광층을 포함하고, 상기 제2 반도체층 측 표면으로부터 상기 제1 반도체층에 달하는 오목부를 갖는 적층 구조체와,
    상기 오목부 내에서 상기 제1 반도체층에 접하는 콘택부와 상기 콘택부에 전기적으로 접속되는 비아부를 포함하는 제1 전극 - 상기 비아부는 상기 콘택부로부터 상기 적층 구조체의 상기 제1 반도체층과 반대편을 향해 연장됨 - 과,
    상기 제2 반도체층과 접하고, 빛을 반사하는 제2 전극 - 상기 제2 전극은, 상기 제1 반도체층에서 상기 제2 반도체층으로 향하는 적층 방향에서 볼 때 상기 제2 반도체층과 겹치는, 겹치는 부분을 가짐 - 과,
    상기 오목부에 포함된 부분을 갖고, 상기 제2 전극으로부터 상기 제1 전극을 전기적으로 절연하고, 상기 제2 전극으로부터 상기 제1 반도체층을 전기적으로 절연하는 유전체부와,
    상기 제1 전극의 상기 비아부와 전기적으로 접속되고, 상기 적층 구조체의 상기 제1 반도체층과 반대편에 위치하는 패드 전극을 포함하고,
    상기 겹치는 부분의 면적이, 상기 콘택부가 상기 제1 반도체층과 접하는 영역의 면적보다 큰, 반도체 발광 소자.
  31. 제30항에 있어서, 상기 빛이 상기 제1 반도체층에서 상기 제2 반도체층으로 향하는 방향으로 외부로 방출되는 제1 부분의 양이, 상기 빛이 상기 제2 반도체층에서 상기 제1 반도체층으로 향하는 방향으로 외부로 방출되는 제2 부분의 양보다 많은, 반도체 발광 소자.
  32. 제30항에 있어서, 상기 제1 반도체층은, 상기 제1 반도체층의 상기 제2 반도체층과 반대편의 제1 주면에 구비되고 상기 발광층에서 방출되는 빛의 피크 파장보다 긴 피치를 갖는 요철부를 포함하는, 반도체 발광 소자.
  33. 제30항에 있어서, 상기 제2 전극은 도금 금속을 포함하는, 반도체 발광 소자.
  34. 제30항에 있어서, 상기 빛의 피크 파장은 370 나노 미터 이상 400 나노 미터 이하인, 반도체 발광 소자.
  35. 제1항에 있어서, 상기 제1 전극은 상기 적층 방향을 가로지르는 방향을 따라 상기 콘택부로부터 상기 적층 구조체의 외측까지 연장되는 리드부를 포함하고,
    상기 리드부의 측면은 상기 유전체부로 덮여 있는, 반도체 발광 소자.
  36. 제9항에 있어서, 상기 적층 구조체는 측면을 갖고,
    상기 적층 구조체의 상기 측면의 적어도 일부는 상기 적층 방향에 대하여 기울어져 있는, 반도체 발광 소자.
  37. 제1항에 있어서,
    상기 제1 반도체 층은 제3 부분을 더 포함하고, 상기 제1 부분은 상기 제2 부분과 상기 제3 부분 사이에 구비되고, 상기 제1 부분은 상기 제2 부분 및 상기 제3 부분에 연속이며,
    상기 제2 전극은, 상기 적층 방향을 따라 상기 제3 부분으로부터 이격되는 제3 부를 더 포함하고,
    상기 제2 반도체 층은 상기 제3 부분과 상기 제3 부 사이에 구비되는 일부를 포함하고,
    상기 제3 부는 상기 유전체부로 덮여 있지 않으며,
    상기 제3 부는 측면을 가지며, 상기 제3 부의 상기 측면의 적어도 일부는 상기 제2 부와 접하는, 반도체 발광 소자.
  38. 제1항에 있어서, 상기 제2 반도체 층의 에지의 적어도 일부는 상기 유전체부로 덮여 있는, 반도체 발광 소자.
  39. 제1항에 있어서, 상기 제2 반도체 층의 일부는 상기 제2 부와 접하는, 반도체 발광 소자.
  40. 제1항에 있어서, 상기 제2 전극은, 상기 제1 반도체 층으로부터 상기 제2 반도체 층으로 향하는 적층 방향에서 볼 때 상기 제2 반도체 층과 겹치는, 겹치는 부분을 갖고,
    상기 유전체부는, 상기 제2 전극의 상기 제2 반도체 층과 겹치는, 상기 겹치는 부분과 상기 적층 방향에서 볼 때 겹치지 않는, 반도체 발광 소자.
  41. 제1항에 있어서, 상기 제2 전극은, 상기 제1 반도체 층으로부터 상기 제2 반도체 층으로 향하는 적층 방향에서 볼 때 상기 제2 반도체 층과 겹치는, 겹치는 부분을 갖고,
    상기 겹치는 부분의 면적은, 상기 콘택부가 상기 제1 반도체 층과 접하는 영역의 면적보다 큰, 반도체 발광 소자.
  42. 제24항에 있어서,
    상기 제2 전극은, 상기 제2 반도체층 상에 구비되고 상기 제2 반도체층에 접하는 제1 부, 및 상기 제1 부와 전기적으로 접속되고 상기 적층 방향에서 볼 때 상기 콘택부와 겹치는 부분을 포함하는 제2 부를 포함하고,
    상기 제2 전극의 상기 제1 부는 상기 유전체부로 덮여 있지 않으며,
    상기 제2 전극의 상기 제1 부는 측면을 갖고, 상기 측면의 적어도 일부는 상기 제2 부에 접하는, 반도체 발광 소자.
  43. 제24항에 있어서, 상기 리드부의 측면은 상기 유전체부로 덮여 있는, 반도체 발광 소자.
  44. 제24항에 있어서, 상기 적층 구조체는 측면을 가지며, 상기 적층 구조체의 상기 측면의 적어도 일부는 상기 적층 방향에 대하여 기울어져 있는, 반도체 발광 소자.
  45. 제24항에 있어서,
    상기 제1 반도체층은 제3 부분을 더 포함하고, 상기 제1 부분은 상기 제2 부분과 상기 제3 부분 사이에 구비되고, 상기 제1 부분은 상기 제2 부분 및 상기 제3 부분에 연속이며,
    상기 제2 전극은, 상기 적층 방향을 따라 상기 제3 부분으로부터 이격되는 제3 부를 더 포함하고,
    상기 제2 반도체층은 상기 제3 부분과 상기 제3 부 사이에 구비되는 일부를 포함하고,
    상기 제3 부는 상기 유전체부로 덮여 있지 않으며,
    상기 제3 부는 측면을 가지며, 상기 제3 부의 상기 측면의 적어도 일부는 상기 제2 부와 접하는, 반도체 발광 소자.
  46. 제24항에 있어서, 상기 제2 반도체층의 에지의 적어도 일부는 상기 유전체부로 덮여 있는, 반도체 발광 소자.
  47. 제24항에 있어서, 상기 제2 반도체층의 일부는 상기 제2 부와 접하는, 반도체 발광 소자.
  48. 제30항에 있어서,
    상기 제2 전극은, 상기 제2 반도체층 상에 구비되고 상기 제2 반도체층에 접하는 제1 부, 및 상기 제1 부와 전기적으로 접속되고 상기 적층 방향에서 볼 때 상기 콘택부와 겹치는 부분을 포함하는 제2 부를 포함하고,
    상기 제2 전극의 상기 제1 부는 상기 유전체부로 덮여 있지 않으며,
    상기 제2 전극의 상기 제1 부는 측면을 갖고, 상기 측면의 적어도 일부는 상기 제2 부에 접하는, 반도체 발광 소자.
  49. 제30항에 있어서, 상기 적층 구조체는 측면을 가지며,
    상기 적층 구조체의 상기 측면의 적어도 일부는, 상기 적층 방향에 대하여 기울어져 있는, 반도체 발광 소자.
  50. 제30항에 있어서,
    상기 제1 반도체층은 제3 부분을 더 포함하고, 상기 제1 부분은 상기 제2 부분과 상기 제3 부분 사이에 구비되고, 상기 제1 부분은 상기 제2 부분 및 상기 제3 부분에 연속이며,
    상기 제2 전극은, 상기 적층 방향을 따라 상기 제3 부분으로부터 이격되는 제3 부를 더 포함하고,
    상기 제2 반도체층은 상기 제3 부분과 상기 제3 부 사이에 구비되는 일부를 포함하고,
    상기 제3 부는 상기 유전체부로 덮여 있지 않으며,
    상기 제3 부는 측면을 가지며, 상기 제3 부의 상기 측면의 적어도 일부는 상기 제2 부와 접하는, 반도체 발광 소자.
  51. 제30항에 있어서, 상기 제2 반도체층의 에지의 적어도 일부는, 상기 유전체부로 덮여 있는, 반도체 발광 소자.
  52. 제30항에 있어서, 상기 제2 반도체층의 일부는 상기 제2 부와 접하는, 반도체 발광 소자.
  53. 제2항에 있어서, 상기 지지 기판의 가장자리는 상기 제2 전극의 가장자리를 따라 정렬되는, 반도체 발광 소자.
  54. 제21항에 있어서, 상기 지지 기판의 가장자리는 상기 제2 전극의 가장자리를 따라 정렬되는, 반도체 발광 소자.
  55. 제25항에 있어서, 상기 지지 기판의 가장자리는 상기 제2 전극의 가장자리를 따라 정렬되는, 반도체 발광 소자.

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