KR101291086B1 - 2개의 플레이트들의 어셈블리에 의해 얻어진 구조물을트리밍하는 방법 - Google Patents

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Abstract

본 발명은, 제 1 웨이퍼를 접촉 면들에 의해 제 2 웨이퍼 상에 결합하고 제 1 웨이퍼를 얇게 함으로써 얻어진 구조물을 트리밍하는 방법으로서, 제 1 웨이퍼 또는 제 2 웨이퍼 중 적어도 하나는 챔퍼되고 제 1 웨이퍼의 접촉 면의 가장자리를 노출시키며, 트리밍은 제 1 웨이퍼에 관한 것이다. 본 방법은: a) 단계 b)가 수행될 수 있도록 제 1 웨이퍼(11, 21, 31, 41)에 대하여 충분한 단계 b)에서 계획된 화학적 에칭에 대한 저항을 가진 웨이퍼들 중 제 2 웨이퍼(12, 22, 32, 42)의 선택 단계; b) 제 1 웨이퍼를 제 2 웨이퍼에 결합한 이후에, 제 2 웨이퍼의 접촉 면 상에 전부 위치하며 제 1 웨이퍼의 나머지를 지지하는 페데스탈(pedestal)을 제 1 웨이퍼 내에 형성하도록 하는 제 1 웨이퍼의 가장자리의 화학적 에칭 단계; c) 제 1 웨이퍼의 박부(17, 29, 39)를 제공하도록, 페데스탈이 도달되고 부식될 때까지 제 1 웨이퍼를 얇게 하는 박화(thinning) 단계를 포함하는 것을 특징으로 한다.
트리밍, 웨이퍼, 에칭, 페데스탈, 박화

Description

2개의 플레이트들의 어셈블리에 의해 얻어진 구조물을 트리밍하는 방법{Method for trimming a structure obtained by the assembly of two plates}
본 발명은, 2개의 웨이퍼(wafer)들의 어셈블리에 의해 얻어진 구조물을 트리밍(trimming)하는 방법에 관한 것이다. 구체적으로, 본 발명은 반도체 구조물, 예를 들어 BSOI(Bonded Silicon On Insulator) 구조물에 관한 것이다.
오늘날, 마이크로 전자기술 분야에서는, 더 많은 구조물들이, 완전하거나 부분적으로 처리될 수 있는 반도체 물질들로 이루어진 2개의 웨이퍼들의 어셈블리에 의해 얻어진다. 예를 들어, BSOI 구조물을 만들기 위해, 2개의 실리콘(silicon) 웨이퍼들이 분자 접합에 의해 조립된다. 더욱 정확히 말하면, 이러한 어셈블리는, 표면 준비 단계, 접촉 단계, 및 예를 들어 1100℃, 2시간 동안의 열 처리 단계를 포함한다. 그 다음에, 2개의 웨이퍼들 중 적어도 하나는 그라인딩(grinding) 및/또는 기계적-화학적 폴리싱(polishing)에 의해 더 얇아진다.
도 1a 내지 1c는 BSOI 구조물을 제조하기 위한 종래의 방법을 도시한다.
도 1a는, 제 1 실리콘 웨이퍼(1) 및 제 2 실리콘 웨이퍼(2)가 접촉되는 방법의 단계를 도시한다. 웨이퍼(2)의 접촉 면은 웨이퍼(2) 상에 형성된 산화 실리콘층(3)의 자유 면이다. 이러한 산화 실리콘층은 전형적으로 0.3㎛ 및 3㎛ 사이의 두 께를 가진다. 도 1b는 직접 결합 단계 동안의 2개의 웨이퍼들(1 및 2)을 도시한다. 도 1c는, 웨이퍼(1)가, 두께가 예를 들어 5㎛ 및 100㎛ 사이에 있는 박층(4)을 제공하도록 더 얇아진 이후에 얻어진 구조물을 도시한다.
조립되는 실리콘 웨이퍼들은 (직경 100, 125, 150, 200 또는 300 mm의) 표준 크기 또는 임의의 다른 크기의 웨이퍼들이다. 이러한 실리콘 웨이퍼들은, BSOI 구조물들 상의 구성요소들의 제조 동안 일어날 가능성이 있는 파손의 문제점들을 방지하기 위해 도 1a 내지 1c에 (스케일(scale)을 고려하지 않고) 도시된 것처럼 가장자리들이 챔퍼(chamfer)되어 있다.
웨이퍼의 가장자리들 상의 이러한 챔퍼들에 의해, 지지 기판에 결합되지 않은 박층의 주변 영역이 생긴다. 이러한 주변 영역은, 예측할 수 없게 파손되고 원하지 않는 파편들 또는 입자들에 의해 구조물을 오염시킬 가능성이 있으므로 제거되어야 한다.
이러한 문제점을 해결하기 위해, 트리밍하는 단계는 박층의 주변 영역을 제거하도록 수행된다. 트리밍하는 단계는 통상적으로 기계적으로 수행된다. 도 2는, 박층(5)이 더이상 비결합 주변 영역을 가지지 않는 완성된 구조물을 도시한다.
트리밍하는 단계는, 지지 웨이퍼에 부착되고 더 얇게 형성되도록 웨이퍼의 가장자리를 기계 가공하는 단계로 구성될 수 있다. 그러나, 하부 웨이퍼 (또는 지지 웨이퍼)를 만지거나 손상시키지 않고 (웨이퍼가 더 얇게 형성되는) 구조물의 상부 웨이퍼를 기계 가공하는 것이 어렵다. 실제로, 2개의 결합된 웨이퍼들 사이의 계면은 매우 정밀하고, 이러한 기계 가공을 이러한 계면에서 매우 안전하게 정지시 키는 것은 불가능하다.
이러한 문제점을 극복하기 위해, 공보 JP-A-11-067701는, 기계적 박화 단계 이후에 계면에 가까워짐에 따라 화학적 박화 단계를 행하는 것을 제안한다. 그러나, 이러한 두 단계들 사이에서, 웨이퍼들의 가장자리들이 연약하므로 처리가 매우 어려워질 수 있다.
또 다른 해결책은, 공보 WO-A-96/17377에 도시된 것처럼 작은 두께의 하부 지지 웨이퍼를 기계 가공하는 점에서 구조물의 하부 웨이퍼의 가장자리들을 기계 가공하는 것이다. 그러나 이러한 기계 가공은, 입자 오염의 거칠기 및 레벨(level)이 마이크로 전자기술과 양립할 수 없는 표면 모양을 제공한다. 그러므로 표면 모양을 향상시키기 위해, 예를 들어 기계적-화학적 폴리싱에 의해 기계 가공된 가장자리들을 재처리하는 것이 필요하다.
본 발명은 종래 기술의 단점들을 극복하기 위한 것이다.
본 발명에서, 상부 웨이퍼 및/또는 하부 웨이퍼의 기하 도형적 배열이 챔퍼링으로 인해 적절한 트리밍을 하는 데에 이용된다. 에칭 용액은, 쌓여진 구조물의 상부 웨이퍼를 부식시키기 위해 선택된다. 이러한 화학적 부식은, 구조물의 상부 웨이퍼의 결합하지 않은 부분 전체에서 고르게 행해진다.
본 발명은, 제 1 웨이퍼를 접촉 면들에 의해 제 2 웨이퍼 상에 결합하고 제 1 웨이퍼를 얇게 함으로써 얻어진 구조물을 트리밍하는 방법으로서, 제 1 웨이퍼 또는 제 2 웨이퍼 중 적어도 하나는 챔퍼되고 제 1 웨이퍼의 접촉 면의 가장자리를 노출시키며, 트리밍은 제 1 웨이퍼에 관한 것이고, 본 방법은: a) 단계 b)가 수행될 수 있도록 제 1 웨이퍼(11, 21, 31, 41)에 대하여 충분한 단계 b)에서 계획된 화학적 에칭에 대한 저항을 가진 웨이퍼들 중 제 2 웨이퍼(12, 22, 32, 42)의 선택 단계; b) 제 1 웨이퍼를 제 2 웨이퍼에 결합한 이후에, 제 2 웨이퍼의 접촉 면 상에 전부 위치하며 제 1 웨이퍼의 나머지를 지지하는 페데스탈(pedestal)을 제 1 웨이퍼 내에 형성하도록 하는 제 1 웨이퍼의 가장자리의 화학적 에칭 단계; c) 제 1 웨이퍼의 박부(thinned part; 17, 29, 39)를 제공하도록, 페데스탈이 도달되고 부식될 때까지 제 1 웨이퍼를 얇게 하는 박화(thinning) 단계를 포함하는 것을 특징으로 한다.
본 발명의 방법은, 가능한 가장 낮은 트리밍이 웨이퍼의 기하 도형적 배열에 대하여 얻어질 수 있게 한다. (단계 b)에 대응하는) 트리밍 작업은 기계적 작업이 아닌 화학적 에칭 작업이다. 본 발명의 방법은 특정 단계들이 제거되었기 때문에 공지의 종래 기술의 방법들보다 더 단순하다.
제 1 실시형태에 있어서, 선택 단계는, 제 1 웨이퍼의 표면의 물질과 다른 물질로 이루어진 표면을 가지며, 제 2 웨이퍼에 대하여 제 1 웨이퍼의 선택적인 화학적 에칭을 허용하는 웨이퍼를 제 2 웨이퍼로서 선택하는 것으로 이루어진다. 이러한 경우, 제 1 웨이퍼( 또는 적어도 제 1 웨이퍼의 표면)가 실리콘으로 이루어진다면, 제 2 웨이퍼는 석영, SiC, 사파이어(sapphire) 또는 (예를 들어, SiGe를 형성하도록 도핑(doping)되거나 재결합되어 있는) 치환된 실리콘으로 이루어진 웨이퍼들 중에서 선택될 수 있다.
제 2 실시형태에 있어서, 선택 단계는 화학적 에칭을 정지시키는 수단을 형성하는 적어도 하나의 물질막을 가진 웨이퍼를 제 2 웨이퍼로서 선택하는 것으로 이루어진다. 제 1 웨이퍼 및 제 2 웨이퍼가 실리콘으로 이루어진다면, 정지 수단을 형성하는 물질막은 SiO2 또는 Si3N4로 이루어진 층일 수 있다.
본 방법의 제 3 실시형태에 있어서, 제 1 웨이퍼의 접촉 면은 페데스탈을 형성하기 위한 화학적 에칭에 대한 보호막을 가지고, 이러한 보호막은 페데스탈이 형성되는 것을 방지하는 것을 피하도록 위치된다. 이러한 보호막은 제 1 웨이퍼의 표면을 초기에 피복하는 층일 수 있고, 본 방법은 페데스탈을 형성하는 화학적 에칭 단계 이전에 보호층의 접근가능 부분의 화학적 에칭 단계를 포함한다.
이러한 제 3 실시형태에 있어서, 제 2 웨이퍼는 또한 페데스탈을 형성하기 위한 화학적 에칭에 대한 보호층에 의해 피복될 수 있다. 제 1 및 제 2 웨이퍼의 보호층들이 동일 물질로 이루어진다면, 더 두꺼운 보호층이 제 2 웨이퍼에 대하여 선택될 것이다. 제 1 웨이퍼 및 제 2 웨이퍼의 보호층들이 다른 물질들로 이루어진다면, 제 2 웨이퍼에 대하여, 제 1 웨이퍼의 보호층의 물질보다 더 느리게 에칭되는 물질이 선택될 것이다. 예를 들어, 2개의 웨이퍼들이 실리콘으로 이루어진다면, 제 1 웨이퍼의 보호층에 대해 침전 산화물을 선택하고 제 2 웨이퍼의 보호층에 대해 열처리 산화물을 선택한다.
제 1 웨이퍼는 분자 접합 기술에 의해 제 2 웨이퍼에 결합될 수 있다. 이러한 경우, 제 1 웨이퍼와 제 2 웨이퍼 사이의 결합 에너지는 결합 계면에서 제 1 웨이퍼의 측면 화학적 에칭의 결정 폭을 얻도록 고려될 수 있다. 이와 달리, 접착제에 의해 결합이 이루어질 수도 있다.
본 방법의 제 4 실시형태에 있어서, 선택 단계는, 제 1 웨이퍼가 제 2 웨이퍼에 결합될 수 있게 하는 접착층을 수용할 수 있는 웨이퍼를 제 2 웨이퍼로서 선택하는 것으로 이루어지며, 접착층은 화학적 에칭을 정지시키는 수단으로서 작용한다.
본 방법의 제 5 실시형태에 있어서, 제 1 웨이퍼는 페데스탈을 형성하기 위한 화학적 에칭에 대한 보호층을 가지고, 본 방법은 페데스탈을 형성하기 위한 화학적 에칭 이전에 차후의 페데스탈의 레벨에 위치된 보호층의 일부분을 제거하는 화학적 에칭 단계를 포함한다. 제 2 웨이퍼가 보호층을 가진다면, 보호층의 일부분을 제거하는 화학적 에칭이 페데스탈이 생성될 수 있도록 포함될 수 있고, 결합 계면의 측면으로 연장된다.
제 1 웨이퍼는, 화학적 에칭, 리프트-오프(lift-off), 드라이 에칭(dry etching), 제 1 웨이퍼 내부의 연약 영역의 쪼개짐 또는 이러한 기술들의 조합에 의해, (그라인딩과 같은) 기계적 수단을 이용하여 얇아질 수 있다.
본 발명은, 첨부된 도면들과 실시예가 제공된 다음의 설명에 의해 쉽게 이해되고 다른 장점들 및 구체적인 실시형태들이 명확해 질 것이다:
- 앞에서 설명된 도 1a 내지 1c는 BSOI 구조물을 제조하는 종래의 방법을 도시하고;
- 앞에서 설명된 도 2는 종래 기술의 방법에 의해 트리밍된 BSOI 구조물을 도시하며;
- 도 3a 내지 3c는 본 발명의 방법의 제 1 실시형태를 도시하고;
- 도 4a 내지 4d는 본 발명의 방법의 제 2 실시형태를 도시하며;
- 도 5a 내지 5c는 본 발명의 방법의 제 3 실시형태를 도시하고;
- 도 6은 온도에 따른 화학적 에칭 용액의 에칭 속도를 도시하는 다이어그램이며;
- 도 7a 내지 7c는 본 발명의 방법의 제 4 실시형태를 도시하고;
- 도 8은 본 발명의 방법의 제 5 실시형태의 일 단계를 도시하며;
- 도 9는 본 발명의 방법의 제 5 실시형태의 변형예의 일 단계를 도시한다.
도 3a 내지 3c는 본 발명의 방법의 제 1 실시형태를 도시하는 단면도들이다.
도 3a는 접촉 면들에서 서로 결합된 제 1 웨이퍼(11) 및 제 2 웨이퍼(12)의 어셈블리를 도시한다. 웨이퍼(11)는 실리콘 웨이퍼이다. 웨이퍼(12)는 실리콘 산화물 층(14)으로 피복된 실리콘 웨이퍼(13)이다. 결합은 당업자에게 잘 알려진 분자 접합 기술을 이용하여 이루어진다. 접합은 예를 들어 주위 온도에서 수행되고, 예를 들어 2 시간 동안 900 내지 1200℃에서 열처리함으로써 강화된다. 열처리 분위기는 근사적으로 2%의 산소를 가진 아르곤(즉, 체적 면에서 아르곤 98%와 산소 2%)일 수 있다.
실리콘으로 이루어진 웨이퍼(11)는 예를 들어 10%로 희석된 HF에 의해 산소 를 제거하도록 환원을 겪고, 예를 들어 TMAH(tetramethylammonium hydroxide) 또는 KOH를 이용하여 화학적 에칭을 겪는다. 선택적인 드라이 에칭을 수행하는 것이 또한 가능하다. 웨이퍼(11)의 자유 면 전부, 특히 도 3a의 챔퍼된 영역(15)은 이러한 화학적 에칭을 겪는다. 화학적 에칭은 2개의 웨이퍼들의 접촉 면들에서 페데스탈(16)을 얻도록 수행되어, 페데스탈은 전체적으로 제 2 웨이퍼(12) 상에 위치한다(도 3b 참조). 결합이 충분히 강하다면, 페데스탈의 폭은 2개의 웨이퍼들의 결합 영역에 대응된다. 이하에서 기술된 것처럼, 결합이 약해질수록 페데스탈이 더 좁아진다. 페데스탈은 약 80㎛의 두께로 웨이퍼(11)의 화학적 에칭에 의해 형성될 수 있다. TMAH가 화학적 에칭 제재로서 이용되는 경우에, 25%로 희석된 TMAH는 4시간 동안 80℃의 온도에서 이용될 수 있다. 이러한 에칭 용액은 (실리콘과 실리콘 산화물 사이에서 1000보다 더 큰) 높은 선택비를 가지는 장점을 가지므로 웨이퍼(12)의 산화층(14)을 매우 약하게 에칭한다.
페데스탈이 형성되면, 화학적 에칭에 의해 약간 더 얇게 형성된 실리콘 웨이퍼(11)는 예를 들어 기계적 작용에 의해 자유 면 측이 더 얇아진다. 이러한 기계적 작용을 위해, 고속 그라인딩 방법이 예를 들어 약 50㎛의 입자(입도 #325)를 가진 그라인딩 휠을 이용하여 실시될 수 있다. 이러한 그라인딩은, 약 8㎛(입도 #2000) 이하의 입자를 가진 그라인딩 휠을 이용하여 얇아진 웨이퍼를 그라인딩하는 것으로 이루어지는 미세 그라인딩에 의해 완료된다. 이러한 단계는 이전의 그라인딩 작업 동안 단단한 구조이었던 영역이 제거될 수 있게 한다. 에칭 단계는 페데스탈이 도달될 때까지 수행된다.
최종 폴리싱 단계는 예를 들어 에피택시(epitaxy)와 양립가능한 표면 마무리를 준비하도록 수행될 수 있다. 이러한 표면 마무리는 당업자에 의해 "에피레디(epiready)"라 불린다.
에칭 작업 이후에 유지되는 두께는 당해 응용에 필요한 두께에 따라 결정된다. 화학적 에칭 용액에 의해 에칭된 웨이퍼(11)의 두께는 박층(17)의 요망된 두께에 따라서 결정된다(도 3c 참조). 바람직하게는, 페데스탈은, 고속 그라인딩 단계 이후에, 박층(17)의 두께보다 더 큰 두께를 가질 것이다. 그 다음에, 형성된 SOI 구조의 가장자리들이 깨끗하고 적절하게 형성되어 있음을 볼 수 있다.
본 실시예의 변형예에서, 제 1 웨이퍼는 게르마늄으로 이루어질 수 있고 제 2 웨이퍼는 산화되거나 산화되지 않은 실리콘으로 이루어진다. 70℃로 가열된 H2O2를 이용하면, 페데스탈을 형성하도록 게르마늄을 에칭할 수 있다. 이러한 에칭은 실리콘으로 이루어진 제 2 웨이퍼에 영향이 없다. 그 다음에 박화는, 예를 들어 10 내지 40 ㎛두께의 게르마늄 박층을 포함하는 SGOI 구조물을 형성할 수 있다.
도 4a 내지 4d는 본 발명의 방법의 제 2 실시형태를 도시하는 단면도들이다.
도 4a는 접촉 면들을 경유하여 서로 결합된 제 1 웨이퍼(21) 및 제 2 웨이퍼(22)의 어셈블리를 도시한다. 웨이퍼(21)는 실리콘 산화물 층(24)으로 피복된 실리콘 웨이퍼(23)이다. 웨이퍼(22)는 또한 실리콘 산화물 층(26)으로 피복된 실리콘 웨이퍼(25)이다. 실리콘 산화물들(24 및 26)은 모두 열처리 산화물들이거나, 또는 모두 증착 산화물들이지만, 산화물 층(24)의 두께는 산화물 층(26)의 두께보다 더 얇다. 웨이퍼들(21 및 22)은 주위 온도에서 분자 접합 기술을 이용함으로써 결합하여 있다. 접합은, 예를 들어 900 내지 1200℃에서 2시간 동안 열처리함으로써 강화된다. 열 처리의 분위기는 2%의 산소를 가진 아르곤(체적면에서 아르곤 98%와 산소 2%)일 수 있다.
그 다음에 제 1 화학적 에칭 작업은 웨이퍼(21)의 자유 면을 환원시키도록 수행된다. 10%로 희석된 HF가 이용될 수 있다. 웨이퍼(21)의 챔퍼된 영역들을 포함하는 개방된 가장자리들이 환원되었음을 도시하는 도 4b에 도시된 구조물을 얻는다.
그 다음에, 예를 들어 25%로 희석된 TMAH를 이용하는 제 2 화학적 에칭이 웨이퍼(23)의 실리콘의 두께를 감소시키도록 수행된다. 실리콘 웨이퍼(23)의 자유 면 전부, 특히 하부 챔퍼 영역(lower chamfered zone; 27)이 이러한 화학적 에칭을 겪는다. 화학적 에칭은 웨이퍼들(21 및 22)의 접촉 면들에서 페데스탈의 일부분(28)을 얻도록 수행되고 이러한 부분(28)은 잔류하는 산화물 층(24)에 의해 제 2 웨이퍼(22) 상에 전부 위치한다(도 4c 참조). 이것은 실리콘(23)의 화학적 에칭에 의해 예를 들어 80㎛의 두께로 얻어질 수 있다. TMAH가 화학적 에칭 제재로서 이용되는 경우에, 에칭 용액의 온도는 80℃이고, 에칭은 4시간 동안 지속된다.
다음의 단계는, 이미 부분적으로 화학적으로 박화되어 있는 실리콘 웨이퍼(23)를 얇게 하는 것으로 이루어진다. 이를 위해, 결합 이전에 조립될 면 상에 가스들(예를 들어, 수소)을 주입시킴으로써 연약 영역을 이러한 웨이퍼 내부에 제공하는 것이 가능하다. 그 다음에, 이러한 내부의 연약 영역은, 예를 들어 열처리 에 의하거나 기계적으로 쪼개진다.
앞에서 도시된 것처럼, 얇아진 제 1 웨이퍼의 자유 면은 "에피레디" 표면 마무리를 얻도록 폴리싱될 수 있다. 도 4d는, 도면부호 29가 제 1 웨이퍼의 박부를 지칭하는, 형성된 구조물을 도시한다.
박화는 또한 화학적 에칭 또는 드라이 에칭(이온, 활성 이온 등), 또는 "리프트-오프" 기술들로부터 선택된 다양한 다른 기술들에 의해 행해질 수 있다.
도 5a 내지 5c는 본 발명의 방법의 제 3 실시형태를 도시하는 단면도들이다.
도 5a는 접촉 면들을 경유하여 서로 결합된 제 1 웨이퍼(51) 및 제 2 웨이퍼(52)의 어셈블리를 도시한다. 웨이퍼(51)는, 희생층(54) 및 박층(55)을 연속하여 지지하는, 예를 들어 실리콘으로 이루어진 지지물(53)을 포함한다. 박층(55)이 실리콘으로 이루어진다면, 희생층(54)은 다공성 실리콘으로 이루어질 수 있다. 웨이퍼(52)는 실리콘 산화물(57)로 이루어진 보호층에 의해 피복된 실리콘 웨이퍼(56)이다. 웨이퍼들(51 및 52)은 주위 온도에서 분자 접합 기술에 의해 서로 결합되어 있고, 박층(55)은 보호층(57)과 접촉해 있다.
도 5b는 페데스탈을 형성하도록 고안된 화학적 에칭 이후에 얻어진 구조물을 도시한다. 웨이퍼(51)를 형성하는 구성요소들 전부가 에칭되어 있다. 도 5b는, 제 1 웨이퍼(51)의 페데스탈이 전체적으로 제 2 웨이퍼(52)의 접촉 면 상에 위치함을 도시한다.
그 다음에, 희생층(54)을 선택적으로 에칭함으로써, 리프트-오프 기술에 의해 제 1 웨이퍼의 에칭을 수행한다. 희생층(54)이 다공성 실리콘으로 이루어지고 박층(55)이 실리콘으로 이루어진다면, 희생층(54)의 에칭은 물, HF 및 H2O2의 혼합물에 의해 얻어질 수 있다. 도 5c에 도시된 구조물을 얻게 되는데, 박층(55)은 예를 들어 기계적으로 더 얇게 형성될 수 있다.
페데스탈을 얻는 데에 이용되는 화학적 에칭 용액(예를 들어 25%의 TMAH 용액)의 온도는 (예를 들어 실리콘으로 이루어진) 제 1 웨이퍼의 에칭의 속도를 변화하기 위해 변경될 수 있다. 도 6은, 에칭 온도(T)에 따른 TMAH에 의한 실리콘의 에칭 속도(V)를 도시한다.
온도와 별개로, 용액의 에칭 속도는, 에칭 용액의 성분이 변화하면 변경될 수 있다. 유사하게, 이러한 에칭 용액을 사용하는 다양한 방법들이 에칭 속도를 변화시킬 수 있다(예를 들어, 에칭 배스(bath) 내의 용액을 순환시키는 것, 초음파의 사용).
(이전의 실시예들에서 80㎛인) 제거될 실리콘의 크기는 수십 마이크로미터로부터 수백 마이크로미터까지 변화한다. 이러한 제거에 의해 달성될 최소 크기는, 바람직하게는 이러한 웨이퍼의 박부( 또는 박층)를 형성하는 웨이퍼들 중 하나의 고속 에칭 이후에 달성되는 크기이다. 예를 들어, 형성될 박층이 20㎛라면, 제거될 크기는 50㎛일 수 있다. 최소한, 미세 박화 작업은 페데스탈에 도달하기 이전에 수행된다.
분자 접합에 의한 결합의 경우, 분자 접합을 강화시키는 데에 이용되는 열처리의 온도는, 예를 들어 100℃보다 더 큰 매우 넓은 범위에 있을 수 있다. 다양한 표면 세척 기술들(표면들의 화학적 준비, 및 플라즈마, UV, 오존, 또는 이들의 가능한 조합에 의한 표면의 활성화)이 접합 이전에 이용될 수 있다. 접합은 또한 부분 진공에서 수행될 수 있다.
결합 계면에서의 에칭 용액의 측면 침투는 2개의 웨이퍼들의 접합 에너지를 변화시킴으로써 변화할 수 있다. 낮은 에너지는 결합 계면에서 에칭 용액의 더 큰 침투를 일으키므로 화학적 에칭에 의한 더 큰 트리밍을 필요로 한다. 그러므로 형성된 박층은 더 작은 직경을 가진다. 그러므로 접합 에너지는 트리밍의 폭을 조절하는 수단으로서 이용될 수 있다.
게다가, 이전의 실시예들에서의 보호층 및 산화물의 속성이 변화될 수 있고, 에칭 용액은 측면 에칭을 수행하도록 이용될 수 있다.
이러한 에칭 방법들은 보호층을 에칭하고 그리고/또는 페데스탈을 생성하도록 선택되어 당해 응용에 필요한 (표면이 오목하거나 돌출한) 특정 웨이퍼 가장자리를 형성한다.
도 7a 내지 7c는 본 발명의 방법의 제 4 실시형태를 도시하는 단면도들이다. 도 7a 내지 7c는 도 4b 내지 4d와 비교될 것이다. 도 7a의 경우에, 제 1 웨이퍼(31) 및 제 2 웨이퍼(32)(예를 들어 초기에 실리콘 산화물 층으로 피복된 실리콘 웨이퍼들) 사이의 결합 에너지가 낮아짐으로써, 도 4b의 구조물보다 더 중요한 제 1 화학적 에칭에 의한 보호층(본 실시예의 산화물 층)의 측면 에칭이 가능해졌다. 본 방법의 나머지는 제 2 실시형태와 동일하다. 도 7b에서, 제 2 화학적 에칭 이후에 형성된 페데스탈의 일부분(28)을 볼 수 있다. 도 7c에서, 제 1 웨이퍼의 박 부(39)를 볼 수 있다.
본 발명의 방법의 제 5 실시형태는, 예를 들어 결합 계면 옆의 제 1 웨이퍼의 보호층(산화물 층)을 제거하는 것으로 구성된다. 이것은 도 8에 도시된 것이다. 도 8은, 접촉 면들 상에서 서로 결합된 제 1 웨이퍼(41) 및 제 2 웨이퍼(42)를 포함하는 조립된 구조물의 단면도이다. 웨이퍼(41)는 산화물 층(44)으로 피복된 실리콘 웨이퍼(43)이다. 웨이퍼(42)는 산화물 층(46)으로 피복된 실리콘 웨이퍼(45)이다.
웨이퍼(41)의 산화물 층(44)은 결합 계면 옆이 제거되었고, 국부적인 침투 영역이 제 2 화학적 에칭(실리콘(43)의 화학적 에칭)에 대해 생성될 수 있게 한다. 산화물 층(44)의 벌어진 영역에 대향하는 산화물 층(46)의 일부분을 벌어지게 하는 것, 즉 결합 계면의 양 측을 벌어지게 하는 것이 또한 가능하다. 도 9는 이러한 구성을 도시하고 있다. 계산된 시간 동안 10%의 HF 용액 내에 측부를 담금으로써 보호 산화물을 제거할 수 있다. 그 다음에, 형성된 구조물이 예를 들어 기계적인 에칭 단계에 대하여 준비된다.
본 발명의 방법은, (약 1 내지 수 마이크로미터로부터) 수십 마이크로미터 또는 수백 마이크로미터의 두께들까지의 매우 얇은 표면 박막 두께들을 가진 SOI(silicon-on insulator type)의 스택 구조물들(stacked structures)의 생성에 적합하다.
본 발명의 방법은, 실리콘 웨이퍼들뿐만 아니라 다른 반도체들(게르마늄, III-V 반도체들 등), 절연 물질들(유리, 석영, 세라믹 등), 압전 물질들(리튬 니오베이트(lithium niobate), 리튬 탄탈레이트(lithium tantalate) 등)에 대해서 사용될 수 있다.

Claims (17)

  1. 제 1 웨이퍼(11, 21, 31, 41)를 접촉 면들에 의해 제 2 웨이퍼(12, 22, 32, 42) 상에 결합하고 상기 제 1 웨이퍼를 얇게 함으로써 얻어진 구조물을 트리밍하는 방법으로서,
    상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 적어도 하나는 챔퍼(chamfer)되고 상기 제 1 웨이퍼의 접촉 면의 가장자리를 노출시키며, 상기 트리밍은 상기 제 1 웨이퍼에 관한 것이고,
    상기 방법은:
    a) 단계 b)가 상기 제 1 웨이퍼(11, 21, 31, 41)에 대하여 수행될 수 있도록 단계 b)에서 계획된 화학적 에칭에 대한 저항을 가진 웨이퍼들 중 제 2 웨이퍼(12, 22, 32, 42)의 선택 단계;
    b) 상기 제 1 웨이퍼를 상기 제 2 웨이퍼에 결합한 이후에, 상기 제 2 웨이퍼의 접촉 면 상에 전부 위치하며 상기 제 1 웨이퍼의 나머지를 지지하는 페데스탈(pedestal)을 상기 제 1 웨이퍼 내에 형성하도록 하는 상기 제 1 웨이퍼의 가장자리의 화학적 에칭 단계;
    c) 상기 제 1 웨이퍼의 박부(thinned part; 17, 29, 39)를 제공하도록, 상기 페데스탈이 도달되고 부식될 때까지 상기 제 1 웨이퍼를 얇게 하는 박화(thinning) 단계를 포함하고,
    상기 선택 단계는,
    상기 제 1 웨이퍼의 표면의 물질과 다른 물질로 이루어진 표면을 가지며, 제 2 웨이퍼에 대하여 상기 제 1 웨이퍼의 선택적인 화학적 에칭을 허용하고, 상기 화학적 에칭을 정지시키는 수단을 형성하는 적어도 하나의 물질막(14, 26)을 가진 웨이퍼(12, 22, 32, 42)를 상기 제 2 웨이퍼로서 선택하는 것으로 이루어지고,
    상기 제 1 웨이퍼(21, 31, 41)의 접촉 면은 상기 페데스탈을 형성하기 위한 화학적 에칭에 대해 보호하는 보호층(24, 34, 44)을 가지며, 상기 보호층은 상기 페데스탈이 형성되는 것을 방지하도록 위치되며,
    상기 보호층(24, 34, 44)은 상기 제 1 웨이퍼(21, 31, 41)의 표면을 초기에 피복하는 계층이며, 상기 방법은, 상기 페데스탈을 형성하는 화학적 에칭 단계 이전에, 상기 보호층의 접근가능 부분의 화학적 에칭 단계를 포함하고,
    상기 화학적 에칭을 정지시키기 위한 수단을 상기 제 2 웨이퍼 상에 형성하는 적어도 하나의 물질막, 및 상기 제 1 웨이퍼의 보호층은 다르고, 상기 제 2 웨이퍼 상에 형성된 상기 물질막은 단계 b)에서 상기 제 1 웨이퍼의 보호층보다 더 느리게 에칭되는 것을 특징으로 하는 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 웨이퍼, 또는 적어도 상기 제 1 웨이퍼의 표면은 실리콘으로 이루어지고, 상기 제 2 웨이퍼는 석영, SiC, 사파이어(sapphire) 또는 치환된 실리콘으로 이루어진 웨이퍼들 중에서 선택되는 것을 특징으로 하는 방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 실리콘으로 이루어지고, 상기 정지 수단을 형성하는 물질막은 SiO2 또는 Si3N4의 계층인 것을 특징으로 하는 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항, 제 3 항 또는 제 5 항 중 어느 한 항에 있어서, 상기 제 1 웨이퍼(11, 21, 31, 41)는 분자 접합 기술에 의해 상기 제 2 웨이퍼(12, 22, 32, 42) 상에 결합되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 제 1 웨이퍼(31) 및 상기 제 2 웨이퍼(32) 사이의 결합 에너지는 접촉 면들에서 상기 제 1 웨이퍼의 측면 화학적 에칭의 결정 폭을 얻도록 고려되는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서, 상기 제 1 웨이퍼는 접착층에 의해 상기 제 2 웨이퍼 상에 결합되는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 접착층은 화학적 에칭을 정지시키는 수단으로서 작용하는 것을 특징으로 하는 방법.
  14. 제 1 항에 있어서, 상기 방법은, 상기 제 1 웨이퍼(41)가 상기 페데스탈을 형성하기 위한 화학적 에칭에 대한 보호층(44)을 가짐에 따라, 상기 페데스탈을 형성하기 위한 화학적 에칭 이전에, 차후의 상기 페데스탈의 레벨(level)에 위치된 보호층의 일부분을 제거하기 위한 화학적 에칭 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 상기 제 2 웨이퍼(42)가 상기 페데스탈을 형성하기 위한 화학적 에칭에 대한 보호층(46)을 가짐에 따라, 상기 제 1 웨이퍼의 보호층을 제거하는 화학적 에칭 단계는, 상기 제 2 웨이퍼 내의 페데스탈을 확장하기 위해, 차후의 상기 페데스탈의 레벨에 위치된 상기 제 2 웨이퍼의 보호층의 일부분을 또한 제거하는 것을 특징으로 하는 방법.
  16. 제 1 항, 제 3 항, 제 5 항 또는 제 12 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 제 1 웨이퍼의 박화 단계는, 상기 제 1 웨이퍼의 기계적 에칭, 화학적 에칭, 리프트-오프(lift-off), 드라이 에칭(dry etching) 수단, 및 내부의 연약 영역의 쪼개짐 중 하나 이상에 의해 수행되는 것을 특징으로 하는 방법.
  17. 제 1 항, 제 3 항, 제 5 항 또는 제 12 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 박화 단계 이후에 폴리싱(polishing) 단계가 포함되는 것을 특징으로 하는 방법.
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