KR101244834B1 - 전력 반도체장치 - Google Patents

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KR101244834B1
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히로시 니시보리
토시아키 시노하라
타쓰오 오오타
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미쓰비시덴키 가부시키가이샤
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Abstract

고온의 부하 조건에서도 전력 반도체 소자 주변의 접합부와, 절연 기판과 히트싱크의 접합부에 크랙을 생기는 일이 없는, 전력 반도체장치의 제공을 목적으로 한다. 본 발명의 전력 반도체장치는, Cu로 이루어진 두께 2∼3mm의 히트싱크(3)와, 히트싱크(3) 위에 제1 접합층(기판 아래의 땜납(5))을 개재하여 접합된 절연 기판(2)과, 절연 기판(2) 위에 탑재된 전력 반도체 소자(1a, 1b)를 구비하고, 히트싱크(3)에는, 절연 기판(2)과의 접합 영역의 주위에 버퍼 홈(3a)이 형성된다.

Description

전력 반도체장치{POWER SEMICONDUCTOR DEVICE}
본 발명은, 전력 반도체 소자가 절연 기판의 금속회로 패턴에 땜납재 등으로 접합되고, 더구나 절연 기판의 이면 금속 패턴이 땜납재 등으로 히트싱크에 접합된 구성의 전력 반도체장치에 관한 것이다.
특허문헌 1에는, 반도체 소자를 마운트한 절연 기판을, 방열판으로서의 금속 베이스 판에 탑재해서 납땜하고, 이것에 수지 케이스와 외부 도출 단자 등을 조합해서 구성하는 전력 반도체장치가 개시되어 있다.
이와 같은 구성의 일반산업용 전력 반도체장치의 열 스트레스에 대한 신뢰성 평가시험에서는, 예를 들면 전력 반도체 소자에 통전하지 않고 주위 환경 온도를 변화시켜 절연 기판 아래의 땜납의 내피로 특성 등을 확인하는 히트 사이클 시험이 행해진다. 히트 사이클 시험에서는, 온도 변화 조건이 -40℃∼125℃로 설정되어 있다.
이밖에, 주위 환경 온도는 변화시키지 않고 전력 반도체 소자에 단속적으로 통전해서 주로 전력 반도체 소자 위의 Al 와이어 접합부와 전력 반도체 소자 아래의 땜납의 내피로 특성 등을 확인하는 파워 사이클 시험이 행해진다. 파워 사이클 시험에서는, 전력 반도체 소자의 최고 온도를 125℃로 제한하고, 통전시와 비통전시의 전력 반도체 소자 온도의 차이를 일정하게 유지하도록 부하 조건이 설정되어 있다.
일본국 특개평 7-202088호 공보
그런데, 최근의 전력 반도체장치의 소형화와 고내열소자의 채용에 대응하기 위해, 이들의 시험의 온도조건이 엄격해지고 있어, 히트 사이클 시험의 온도 변화 조건이 -40℃∼125℃로부터 -40℃∼150℃로, 또한 파워 사이클 시험에 있어서의 전력 반도체 소자의 최고 온도가 125℃로부터 175℃로 이행하고 있다. 이와 같은 고온환경하에 있어서 사용되는 전력 반도체 장치에서는, 전력 반도체 소자와 절연 기판의 땜납 접합부와, 전력 반도체 소자의 Al 와이어 접합부에 조기에 크랙이 발생하여, 종래부터 요구되고 있었던 수명(신뢰성)이 얻어지지 않는다고 하는 과제가 생기고 있었다.
따라서, 본 발명은, 상기 한 문제점을 감안하여, 고온의 부하 조건에서도 전력 반도체 소자 주변의 접합부와, 절연 기판과 히트싱크의 접합부에 크랙을 생기는 일이 없는, 전력 반도체장치의 제공을 목적으로 한다.
본 발명의 제1 전력 반도체장치는, Cu로 이루어진 두께 2∼3mm의 히트싱크와, 히트싱크 위에 제1의 접합층을 개재하여 접합된 절연 기판과, 절연 기판 위에 탑재된 전력 반도체 소자를 구비하고, 히트싱크에는, 절연 기판과의 접합 영역의 주위에 홈이 형성된다.
본 발명의 제2 전력 반도체장치는, 절연 기판과, 절연 기판 위에 접합층을 개재하여 접합된 전력 반도체 소자와, 전력 반도체 소자 위에 형성된 버퍼 플레이트와, 버퍼 플레이트 위에 본딩되어 전기배선을 행하는 Al 와이어를 구비하고, 버퍼 플레이트는, Al 와이어와 전력 반도체 소자의 중간의 선팽창 계수를 갖는다.
본 발명의 제1 전력 반도체장치는, Cu로 이루어진 종래(4mm)보다도 얇은 두께 2∼3mm의 히트싱크를 구비하는 것에 의해, 열응력에 의한 제1 접합층에 발생하는 변형을 경감할 수 있다. 또한, 히트싱크에는, 절연 기판의 접합 영역의 주위에 홈을 형성함으로써, 히트싱크의 휘어짐을 억제하여, 제1 접합층에 크랙이 생기는 것을 방지한다.
본 발명의 제2 전력 반도체장치는, Al 와이어와 전력 반도체 소자의 중간의 선팽창 계수를 갖는 버퍼 플레이트를 설치함으로써, 고온에서 열팽창할 때에 Al 와이어의 접합부에 가해지는 응력이 경감한다.
도 1은 본 발명의 전제기술에 관한 전력 반도체장치의 단면도이다.
도 2는 실시형태 1에 관한 전력 반도체장치의 단면도이다.
도 3은 절연 기판과 회로 패턴을 나타낸 평면도이다.
도 4는 절연 기판의 구성을 나타낸 단면도이다.
도 5는 회로 패턴의 딤플(dimple)을 나타낸 확대도이다.
도 6은 히트싱크의 버퍼 홈을 나타낸 평면도이다.
도 7은 히트싱크의 버퍼 홈을 나타낸 평면도이다.
도 8은 히트싱크의 버퍼 홈을 나타낸 평면도이다.
도 9는 실시형태 2에 관한 전력 반도체장치의 단면도이다.
도 10은 버퍼 플레이트의 구성을 나타낸 단면도이다.
도 11은 버퍼 플레이트의 구성을 나타낸 단면도이다.
도 12는 버퍼 플레이트의 구성을 나타낸 단면도이다.
도 13은 버퍼 플레이트의 형상을 나타낸 평면도이다.
(전제기술)
본 발명의 전제기술이 되는 전력 반도체장치의 단면도를 도 1에 나타낸다. 전력 반도체 소자(1a, 1b)가 소자 아래의 땜납(4a, 4b)을 개재하여 절연 기판(2)의 회로 패턴 201a에 각각 접합된다. 0.635mm 두께의 세라믹인 질화 알루미늄(AlN) 기재(基材)(202)의 표면에 0.25∼0.3mm 두께의 Cu재로 이루어진 회로 패턴(201a, 201b, 201c)이 형성되고, AlN 기재(202)의 이면에는 회로 패턴(201a, 201b, 201c)과 동일한 재료, 두께의 이면 패턴(203)이 형성되고, 이것들이 Ag, Cu, Ti계의 활성 금속 납땜재로 미리 접합되어 절연 기판(2)을 구성하고 있다.
절연 기판(2)의 이면 패턴(203)은 기판 아래의 땜납(5)을 개재하여 4mm 두께의 Cu재로 이루어진 히트싱크(3)에 접합된다. 절연 기판(2)과 이 위에 형성된 전력 반도체 소자(1a, 1b)의 주위를 덮도록 하고, 수지 케이스(6)가 히트싱크(3)에 접착제(9)로 접합된다. 수지 케이스(6)에는 전극 단자(7), 신호 단자(8a, 8b)가 장착되고, 전극 단자(7)는, 단자 부착 땜납(10)에 의해 회로 패턴 201b에 접합된다. 전력 반도체 소자 1a와 신호 단자 8a, 전력 반도체 소자 1a와 전력 반도체 소자 1b, 회로 패턴 201c와 신호 단자 8b는 각각 알루미늄 와이어 11a, 11b, 11c에 의해 배선된다. 수지 케이스(6) 내부는 실리콘 겔이나 에폭시 수지 등의 밀봉수지(12)로 봉지된다. 이때, 전력 반도체장치를 전기적으로 제어하는 전자부품을 탑재한 제어 기판은 도시하지 않고 있다.
이상과 같이 구성된 전력 반도체장치에 히트 사이클 부하를 주면, 절연 기판(2)의 겉보기 선팽창 계수(α≒7ppm)와 Cu재로 이루어진 히트싱크(3)의 선팽창 계수(α=17ppm)의 미스매치에 의해 기판 아래의 땜납(5)에 변형이 생기고, 히트 사이클 부하의 경과 에 따라 미소 크랙이 발생하고, 크랙이 진전되어 전력 반도체 소자의 열방산이 저해되어, 결국에는 전력 반도체 소자(1a, lb)의 파괴에 이른다. 그러나, 히트 사이클의 온도 변화 조건 -40∼125℃에서는 상기 와 같은 현상이 발생하지 않도록, 신뢰성 보증 수명 사이클을 만족하는 구조설계를 행해지고 있다. 그렇지만, 히트 사이클 시험의 온도 변화 조건을 -40∼125℃로부터 -40℃∼150℃로 설정 변경한 경우, 해석상에 있어서의 기판 아래의 땜납 변형은 약 45% 증대하고, 변형의 증대에 따라 신뢰성 수명은 실평가에 있어서도 약 1/10 이하로 저하하는 것이 밝혀졌다.
더구나, 전력 반도체 소자 1a와 알루미늄 와이어 11a, 11b의 접합부에 있어서도, 히트 사이클의 열부하에 의해 전력 반도체 소자 1a의 선팽창 계수(α≒4ppm)과 알루미늄 와이어 11a, 11b의 선팽창 계수(α≒23ppm)의 미스매치(Δα≒19ppm)에 근한 열응력이 생겨, 미세한 크랙이 진전된다. 파워 사이클 시험에 있어서의 전력 반도체 소자 1a의 최고 온도를 125℃로 제한한 경우에, 상기 와 같은 현상이 발생하지 않도록, 필요한 신뢰성 보증 수명 사이클을 만족하도록 구조 설계를 행하고 있었지만, 최고 온도가 125℃로부터 175℃로 엄격하게 이행함으로써, 알루미늄 와이어 11a, 11b와 전력 반도체 소자 1a의 접합부의 수명이 약 1/4로 저하하는 것이 밝혀졌다.
따라서, 본 발명에서는 고온의 부하 조건에서도 장치의 신뢰성 수명을 유지하기 위한 다양한 연구를 행하였다.
(실시형태 1)
도 2는, 실시형태 1의 전력 반도체장치의 구성을 나타낸다. 도 1에 나타낸 전제기술에 관한 전력 반도체장치와 동일한 구성요소에 대해서는 동일한 참조번호를 붙이고 있다. 본 실시예의 전력 반도체장치는, 전력 반도체 소자(1a, 1b)와, 전력 반도체 소자(1a, 1b)가 소자 아래의 땜납(4a, 4b)을 개재하여 각각 접합되는 절연 기판(2)과, 절연 기판(2)이 기판 아래의 땜납(5)을 개재하여 접합되는 히트싱크(3)를 구비하고 있다.
절연 기판(2)은, 절연 기재인 Si3N4 기재(212)와, Si3N4 기재(212)의 이면에 설치되는 Cu로 이루어진 이면 패턴(213)과, Si3N4 기재(212)의 표면에 설치되는 이면 패턴(213)과 동일한 두께의 Cu로 이루어진 회로 패턴(211a, 211b, 211c)으로 구성되고, 이것들이 Ag, Cu, Ti계의 활성 금속 땜납재로 미리 접합되어 절연 기판(2)을 구성한다.
절연 기판(2)의 이면 패턴(213)은 기판 아래의 땜납(5)을 개자하여 Cu로 이루어진 히트싱크(3)에 접합된다. 절연 기판(2)과 전력 반도체 소자(1a, 1b)의 주위를 덮도록 하여, 수지 케이스(6)가 히트싱크(3)에 접착제(9)로 접합된다. 수지 케이스(6)에는 전극 단자(7), 신호 단자(8a, 8b)가 장착되고, 전극 단자(7)는, 단자 부착 땜납(10)에 의해 회로 패턴 201b에 접합된다. 전력 반도체 소자 1a와 신호 단자 8a, 전력 반도체 소자 1a와 전력 반도체 소자 1b, 회로 패턴 201c와 신호 단자 8b는 각각 알루미늄 와이어(11a, 11b, 11c)에 의해 배선된다. 이때, 배선 재료로서는 이 이외에, 알루미늄 리본, Cu 와이어, 알루미늄 Cu 클래드 리본 등을 사용해도 된다. 수지 케이스(6) 내부는 실리콘 겔이나 에폭시 수지 등의 밀봉수지(12)로 봉지된다. 이때, 전력 반도체장치를 전기적으로 제어하는 전자부품을 탑재한 제어 기판은 도시하지 않고 있다.
<절연 기판>
본 실시형태에서는 절연 기판(2)의 절연 기재에 Si3N4 기재(212)를 사용한다. 그것의 항절강도(transverse rupture strength)는 약 600MPa이며, 종래의 질화 알루미늄(AlN) 기재(202)의 항절강도 약 300MPa의 2배이다. Si3N4 기재(212)의 두께는 종래의 AlN 기재(202)의 0.6354mm에 대하여 0.25∼0.35mm로 박막화한다. 한편, 회로 패턴(211a, 211b, 211c) 및 이면 패턴(213)의 두께는, 종래의 회로 패턴(2O1a, 201b, 201c) 및 이면 패턴(203)의 0.25∼0.3mm보다 두꺼운 0.35∼0.45mm로 한다. 이에 따라, 절연 기판(2) 토털의 선팽창 계수를 약 7ppm으로부터 약 10ppm으로 높여, Cu재로 이루어진 히트싱크(3)의 선팽창 계수 17ppm에 접근시킨다.
Si3N4 기재(212)의 열전도율은 약 90W/m·K로서, 종래의 AlN 기재(202)의 약 180W/m·K의 약 1/2로 작지만, 기재의 두께를 종래의 1/2로 하기 때문에, 열저항은 종래와 동등하다.
이때, 회로 패턴(211a, 211b, 211c)과 이면 패턴(213)을 동일한 두께로 함으로써, (회로 패턴(211a, 211b, 211c)의 체적)≤(이면 패턴(213)의 체적)으로 되어, 가열시의 절연 기판(2)의 휘어짐의 방향이 회로 패턴(211a, 211b, 211c)측으로 오목하게 된다. 따라서, 납땜시에 생긴 기판 아래의 땜납(5) 중의 기포(보이드)를 용이하게 배출할 수 있다.
도 3은, 절연 기판(2)의 Si3N4 기재(212)와 이 위에 접합된 회로 패턴 211a를 나타낸 평면도이며, 도 4는 도 3의 A-A 단면도, 도 5는 도 4의 B부 확대도이다. 도 3에 나타낸 것과 같이, 회로 패턴 211a의 전력 반도체 소자를 탑재하는 면 215의 주위에 딤플(214)이 형성된다. 그것의 단면 형상은, 도 5에 나타낸 것과 같이, 표면부의 직경 D1보다 구형의 직경 D2 쪽이 약간 커지도록 에칭 등으로 가공된다. 이와 같은 딤플(214)을 회로 패턴 211a에 설치함으로써, 수지 케이스(6) 내부를 에폭시 수지(12)로 봉지하는 경우에, 앵커 효과에 의해 에폭시 수지(12)와 절연 기판(2)의 밀착성이 향상된다. 밀착성을 높이는 것에 의해, 고온시에 있어서 소자 아래의 땜납(4a, 4b)에 크랙이 발생하였다고 하더라도, 크랙이 열리는 것을 억제하여 진전 억제가 도모된다. 에폭시 수지(12)의 선팽창 계수는, 소자 아래의 땜납(4a, 4b)의 20∼26ppm보다 작은 성팽창 계수 12∼16ppm으로 설정한다.
<히트싱크>
히트싱크(3)에는 전제기술과 마찬가지로 Cu재를 사용하지만, 열이력을 받는 경우에 생기는 기판 아래의 땜납(5)의 변형을 경감하기 위해, 그것의 두께는 종래의 히트싱크보다 약 1∼2mm 얇은 2∼3mm 정도로 박막화된다. 또한, 히트싱크(3)에는 절연 기판(2)의 주위에 위치하도록 버퍼 홈(3a)이 배치되어, 기판 아래의 땜납(5)의 변형을 더욱 경감하는 동시에, 히트싱크(3)의 두께를 얇게 한 것에 따르는 휘어짐을 억제한다.
버퍼 홈(3a)의 사이즈는, 폭 2∼3mm, 깊이는 히트싱크(3)를 관통하지 않는 범위에서 1.5∼2mm로 하지만, 상세하게는 히트싱크(3) 이외에, 절연 기판(2) 등 주변 부재의 사이즈와 구조, 기판 아래의 땜납(5)의 변형 및 히트싱크(3)의 휘어짐의 저감 목표 등에 의해 결정된다. 또한, 버퍼 홈(3a)은, 히트싱크(3)의 휨 강도를 현저하게 저하시키지 않도록 히트싱크(3)의 단부에는 형성하지 않는다.
도 6∼도 8은, 히트싱크(3) 위에 절연 기판(2)을 6개 도시한 것과 같이 배열하는 경우를 상정하여, 버퍼 홈(3a)의 형상을 예시하는 평면도이다. 버퍼 홈(3a)은, 도 6에 나타낸 것과 같이, 절연 기판(2)의 외주를 따라 설치해도 되고, 도 7에 나타낸 것과 같이, 절연 기판(2)의 사이에 형성해도 된다. 또는, 도 8에 나타낸 것과 같이, 절연 기판(2)의 사이에 단속적으로 설치해도 된다. 버퍼 홈(3a)은 히트싱크(3)의 단부에까지는 이르지 않도록 배치된다. 어느쪽의 형상의 버퍼 홈(3a)에 의해서도, 기판 아래의 땜납(5)의 변형이 경감되는 동시에, 히트싱크(3)의 박막화에 따른 휘어짐이 억제된다.
<효과>
실시형태 1의 전력 반도체장치에 따르면, 이하의 효과를 나타낸다. 즉, 본 실시형태의 전력 반도체장치는, Cu로 이루어진 두께 2∼3mm의 히트싱크(3)와, 히트싱크(3) 위에 기판 아래의 땜납(5)(제1 접합층)을 개재하여서 접합된 절연 기판(2)과, 절연 기판(2) 위에 탑재된 전력 반도체 소자 1a를 구비하고, 히트싱크(3)에는, 절연 기판(2)과의 접합 영역의 주위에 버퍼 홈(3a)이 형성된다. 히트싱크(3)를 종래의 히트싱크보다 박막화한 것에 의해, 기판 아래의 땜납(5)의 변형을 경감하고, 버퍼 홈(3a)을 더 형성함으로써, 히트싱크(3)를 박막화한 것에 의한 휘어짐을 억제한다.
또한, 절연 기판(2)은, 기판 아래의 땜납(5)을 개재하여 히트싱크(3)와 접합하는 Cu로 이루어진 이면 패턴(213)과, 이면 패턴(213) 위에 형성되는 절연 기재로서의 SI3N4 기재(212)와, Si3N4 기재 212 위에 형성되고 Cu로 이루어진 회로 패턴(211a, 211b, 211c)을 구비하고, 회로 패턴(211a, 211b, 211c) 위에 소자 아래의 땜납 4a(제2 접합층)를 개재하여 전력 반도체 소자 1a가 접합되고, Si3N4 기재는 두께가 0.25∼0.35mm이며, 이면 패턴(213)과 회로 패턴(211a, 211b, 211c)은 같은 두께로 0.35∼0.45mm이다. 종래와 비교해서 절연 기재를 얇게 하고, 그 대신에 Cu로 이루어진 이면 패턴(213) 및 회로 패턴(211a, 211b, 211c)을 두껍게 함으로써, 선팽창 계수를 Cu로 이루어진 히트싱크(3)에 가깝게 하여, 양자의 선팽창 계수의 차이에 의해 생기는 기판 아래의 땜납(5)의 변형을 경감한다.
또한, 버퍼 홈(3a)은 히트싱크(3)를 관통하지 않는 범위에서 폭 2∼3mm, 깊이 1.5∼2mm로 한다. 이와 같은 치수의 버퍼 홈(3a)을 설치함으로써, 히트싱크(3)의 휘어짐을 경감한다.
더구나 전력 반도체장치는, 히트싱크(3)에 접합되어 절연 기판(2), 전력 반도체 소자 1a를 둘러싸는 수지 케이스(6)(외부 하우징)와, 수지 케이스(6)의 내부에서 절연 기판(2), 전력 반도체 소자 1a를 봉지하는 밀봉수지(12)를 구비하고, 회로 패턴(211a, 211b, 211c)은, 전력 반도체 소자 1a가 접합되는 영역(215) 외부에 딤플(214)이 형성된다. 이와 같은 딤플(214)을 회로 패턴 211a에 설치함으로써, 수지 케이스(6) 내부를 에폭시 수지(12)로 봉지하는 경우에, 앵커 효과에 의해 에폭시 수지(12)와 절연 기판(2)의 밀착성이 높아져, 고온시에 있어서 소자 아래의 땜납(4a, 4b)에 크랙이 발생하였다고 하더라도, 크랙이 열리는 것을 억제하여 진전 억제가 도모된다.
(실시형태 2)
도 9는, 실시형태 2의 전력 반도체장치의 구성을 나타낸 단면도이다. 도 1에 나타낸 전제기술의 전력 반도체장치와 동일한 구성에는 동일한 참조번호를 붙이고 있다. 본 실시형태의 전력 반도체장치는, 전제기술의 구성 이외에, 전력 반도체 소자 1a 위에 버퍼 플레이트 아래의 접합재(14)를 개재하여 접합되는 버퍼 플레이트(13)를 구비한 것이다.
버퍼 플레이트(13)와 신호 전극 8a, 버퍼 플레이트(13)와 전력 반도체 소자 1b가, 각각 Al 와이어 11a, 11b로 배선된다. 그 이외의 구성은 전제기술과 같기 때문에, 설명을 생략한다. 이때, 전제기술의 구성을 전제로 하여 본 실시형태의 전력 반도체장치를 설명하고 있지만, 실시형태 1의 전력 반도체장치에 있어서 버퍼 플레이트(13)를 설치하는 구성으로 하여도 된다.
도 10∼도 12는 버퍼 플레이트(13)의 구성을 예시하는 단면도이며, 도 13은 버퍼 플레이트(13)의 평면도이다. 버퍼 플레이트(13)는, 예를 들면 도 10에 나타낸 것과 같이, invar와 그것의 표면 및 이면의 Cu박으로 이루어진 Cu-invar-Cu 클래드재로 구성된다. 또는, 도 11에 나타낸 것과 같이 CuMo 합금, 더구나 도 12에 나타낸 것과 같이 CuMo 합금과 그것의 표면 및 이면의 Cu박으로 이루어진 Cu-CuMo-Cu 클래드재이어도 된다.
또한, 응력 버퍼 플레이트(13)의 적어도 표면측을 도금 또는 물리증착(PVD: Physical Vapor Deposition) 등으로 표면처리해서 Al 박막 또는 Ni 박막을 형성하여, Al 와이어 11a와의 접합성을 향상시켜도 된다. 특히 버퍼 플레이트 아래의 접합재(14)에 마이크로 Ag나 나노 Ag 페이스트 등을 사용하는 경우에는, 버퍼 플레이트(13)의 이면을 배어(bare)로 하는 쪽이 접합성이 뛰어나기 때문에, 이면은 굳이 표면처리를 하지 않고, 표면의 Al 와이어 본드측에만 Al 박막이나 Ni 박막을 형성한다. 이와 같이 한쪽에만 표면처리를 하는 경우, 도금의 경우에는 도금이 불필요한 면을 마스킹 처리할 필요가 있지만, PVD의 경우에는 마스킹 처리를 필요로 하지 않는다고 하는 비용상의 메리트가 있다.
어느쪽의 구성에 있어서도, 버퍼 플레이트(13)의 선팽창 계수는 Al 와이어(약 23ppm) 11a와 전력 반도체 소자 1a(약 4ppm)의 중간이 되는 7∼13ppm 정도로 선정된다.
또한, 버퍼 플레이트(13)는 버퍼 플레이트 아래의 접합재(14)에 부담을 주지 않도록 박막화하여, 0.5∼1.0mm 정도의 범위에서, 목표로 하는 선팽창 계수에 따라 각 클래드재의 두께를 설정한다. 버퍼 플레이트(13)를 클래드재로 구성하는 경우에는, 기본적으로 표면과 이면에 위치하는 금속 재질과 그것의 두께를 동일하게 하여, 버퍼 플레이트(13) 자체의 휘어짐 방지를 억제한다.
또한, 버퍼 플레이트(13)의 평면 형상을 도 13에 나타낸 것과 같이, 원형 또는 타원형으로 함으로써, 버퍼 플레이트 아래의 접합재(14)에 생기는 열응력이 분산·완화되어, 전력 반도체 소자 1a와의 신뢰성이 높은 접합이 얻어진다.
수치해석에서는, Al 와이어 11a와 전력 반도체 소자 1a의 접합에 있어서의 접합부의 응력을 1로 할 때, 선팽창 계수 7ppm의 버퍼 플레이트(13)를 사용함으로써 응력비가 0.7로, 같은 11ppm의 버퍼 플레이트를 사용함으로써 응력비가 0.5로 경감된다고 하는 결과를 얻었다. 버퍼 플레이트 13의 선팽창 계수는, 표면에 접합되는 Al 와이어 11a의 접합부 신뢰성 수명과, 전력 반도체 소자 1a를 접합하는 버퍼 플레이트(13)의 이면 접합재(14)의 신뢰성 수명의 밸런스를 고려하여, 최적값을 선정한다.
<효과>
실시형태 2의 전력 반도체장치에 따르면, 이하의 효과를 나타낸다. 즉, 실시형태 2의 전력 반도체장치는, 전력 반도체 소자 1a 위에, 버퍼 플레이트 아래의 접합재(14)(제3 접합층)를 개재하여 형성된 버퍼 플레이트(13)와, 버퍼 플레이트(13) 위에 본딩되어 전기배선을 행하는 Al 와이어 11a를 더 구비하고, 버퍼 플레이트(13)는, Al 와이어 11a와 전력 반도체 소자 1a의 중간의 선팽창 계수를 갖는다. 이와 같은 버퍼 플레이트(13)를 설치함으로써, Al 와이어의 본딩 부분에 가해지는 응력이 경감되어 신뢰성이 향상된다.
또한, 버퍼 플레이트(13)는, Cu·Mo 합금, Cu/invar/Cu, Cu/Cu·Mo 합금/Cu의 어느 한가지의 재료로 형성되고, 적어도 표면에 Al 또는 Ni의 박막이 형성됨으로써, Al 와이어 11a와의 접합성이 향상된다.
또한, 해당 Al 또는 Ni의 박막을 버퍼 플레이트(13)의 한 면에만 형성하는 경우, 도금의 경우에는 도금이 불필요한 면을 마스킹 처리할 필요가 있지만, PVD의 경우에는 마스킹 처리를 필요로 하지 않는다고 하는 비용상의 메리트가 있다.
또한, 버퍼 플레이트 아래의 접합재(14)를 마이크로 Ag 또는 나노 Ag 페이스트로 하는 경우에는, 버퍼 플레이트(13)의 이면에 Al 또는 Ni의 박막을 형성하지 않는 배어 상태에서의 접합성이 좋다.
더구나, 버퍼 플레이트(13)의 평면 형상을 원형 또는 타원형으로 함으로써, 버퍼 플레이트 아래의 접합재(14)에 생기는 열응력이 분산·완화되어, 전력 반도체 소자 1a와의 신뢰성이 높은 접합이 얻어진다.
또한, 전력 반도체장치는, 절연 기판(2)과, 절연 기판(2) 위에 소자 아래의 땜납(4a, 4b)(접합층)을 개재하여 접합된 전력 반도체 소자 1a와, 전력 반도체 소자 1a 위에 버퍼 플레이트 아래의 접합재(14)(접합층)를 개재하여 접합된 버퍼 플레이트(13)와, 버퍼 플레이트(13) 위에 본딩되고 전기배선을 행하는 Al 와이어 11a를 구비하고, 버퍼 플레이트(13)는, Al 와이어 11a와 전력 반도체 소자 1a의 중간의 선팽창 계수를 갖는다. 이와 같은 버퍼 플레이트(13)를 설치함으로써, Al 와이어의 본딩 부분에 가해지는 응력이 경감되어 신뢰성이 향상된다.
1a, 1b 전력 반도체 소자, 2 절연 기판, 3 히트싱크, 3a 버퍼 홈, 4a, 4b 소자 아래의 땜납, 5 기판 아래의 땜납, 6 수지 케이스, 7 전극 단자, 8a, 8b 신호 단자, 9 접착제, 10 단자 부착 땜납, 11a, 11b, 11c 알루미늄 와이어, 12 밀봉수지, 13 버퍼 플레이트, 14 버퍼 플레이트 아래의 접합재, 201a, 201b, 201c, 211a, 211b, 211c 회로 패턴, 202 AlN 기재, 212 Si3N4 기재, 203, 213 이면 패턴, 214 딤플, 215 소자 탑재면.

Claims (10)

  1. Cu로 이루어진 두께 2∼3mm의 히트싱크와,
    상기 히트싱크 위에 제1 접합층을 개재하여 접합된 절연 기판과,
    상기 절연 기판 위에 탑재된 전력 반도체 소자를 구비하고,
    상기 히트싱크에는, 상기 절연 기판과의 접합 영역의 주위에 홈이 형성되는 전력 반도체장치.
  2. 제 1항에 있어서,
    상기 절연 기판은,
    상기 제1 접합층을 개재하여 상기 히트싱크와 접합하는 Cu로 이루어진 이면 패턴과,
    상기 이면 패턴 위에 형성되는 Si3N4로 이루어진 기재와,
    상기 기재 위에 형성되고 Cu로 이루어진 회로 패턴을 구비하고,
    상기 회로 패턴 위에 제2 접합층을 개재하여 상기 전력 반도체 소자가 접합되고, 상기 기재는 두께가 0.25∼0.35mm이고,
    상기 이면 패턴과 상기 회로 패턴은 같은 두께로 0.35∼0.45mm인, 전력 반도체장치.
  3. 제 1항에 있어서,
    상기 홈은 상기 히트싱크를 관통하지 않는 범위에서 폭 2∼3mm, 깊이 1.5∼2mm인, 전력 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 전력 반도체 소자 위에, 제3 접합층을 개재하여 형성된 버퍼 플레이트와,
    상기 버퍼 플레이트 위에 본딩되어 전기배선을 행하는 Al 와이어를 더 구비하고,
    상기 버퍼 플레이트는, 상기 Al 와이어와 상기 전력 반도체 소자의 중간의 선팽창 계수를 갖는, 전력 반도체장치.
  5. 제 4항에 있어서,
    상기 버퍼 플레이트는, Cu·Mo 합금, Cu/invar/Cu, Cu/Cu·Mo 합금/Cu의 어느 한 개의 재료로 형성되고, 적어도 표면에 Al 또는 Ni의 박막이 형성되는, 전력 반도체장치.
  6. 제 5항에 있어서,
    상기 Al 또는 Ni의 박막은 PVD법을 사용해서 형성되는, 전력 반도체장치.
  7. 제 5항에 있어서,
    상기 제3 접합층은, 마이크로 Ag 또는 나노 Ag 페이스트인, 전력 반도체장치.
  8. 제 4항에 있어서,
    상기 버퍼 플레이트는, 평면 형상이 원형 또는 타원형인, 전력 반도체장치.
  9. 제 2항에 있어서,
    상기 히트싱크에 접합되고 상기 절연 기판, 상기 전력 반도체 소자를 둘러싸는 외부 하우징과,
    상기 외부 하우징의 내부에서 상기 절연 기판, 상기 전력 반도체 소자를 봉지하는 밀봉수지를 구비하고,
    상기 회로 패턴은, 상기 전력 반도체 소자가 접합되는 영역 외부에 딤플 가공이 실시되는, 전력 반도체장치.
  10. 삭제
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101278393B1 (ko) * 2010-11-01 2013-06-24 삼성전기주식회사 파워 패키지 모듈 및 그의 제조방법
KR101998340B1 (ko) 2012-07-18 2019-07-09 삼성전자주식회사 전력 소자 모듈 및 그 제조 방법
US8941208B2 (en) * 2012-07-30 2015-01-27 General Electric Company Reliable surface mount integrated power module
EP2892074B1 (en) * 2012-08-31 2018-01-03 Mitsubishi Materials Corporation Power module substrate and power module
JP2016029676A (ja) * 2012-12-19 2016-03-03 富士電機株式会社 半導体装置
JP6028592B2 (ja) 2013-01-25 2016-11-16 三菱電機株式会社 半導体装置
JP2015002305A (ja) * 2013-06-18 2015-01-05 三菱電機株式会社 半導体装置
JP5854011B2 (ja) * 2013-09-06 2016-02-09 トヨタ自動車株式会社 半導体装置、及び半導体装置の製造方法
JP2015170785A (ja) * 2014-03-10 2015-09-28 三菱電機株式会社 絶縁基板および電力用半導体装置
JP2016152385A (ja) * 2015-02-19 2016-08-22 三菱マテリアル株式会社 パワーモジュール用基板及びパワーモジュール
JP6439489B2 (ja) * 2015-02-19 2018-12-19 三菱マテリアル株式会社 パワーモジュール用基板の製造方法及びパワージュールの製造方法
JP6320331B2 (ja) * 2015-03-16 2018-05-09 三菱電機株式会社 電力用半導体装置
JP6406121B2 (ja) 2015-05-14 2018-10-17 三菱電機株式会社 高周波高出力デバイス
DE102015219366B4 (de) * 2015-05-22 2024-02-22 Volkswagen Aktiengesellschaft Interposer und Halbleitermodul zur Anwendung in automobilen Applikationen
JP6366857B2 (ja) * 2015-10-28 2018-08-01 三菱電機株式会社 電力用半導体装置
WO2017144599A1 (en) * 2016-02-24 2017-08-31 Abb Schweiz Ag Power module based on multi-layer circuit board
CN107240581A (zh) * 2016-03-29 2017-10-10 株式会社京浜 电力转换装置及电力转换装置的制造方法
JP6673012B2 (ja) * 2016-05-26 2020-03-25 三菱電機株式会社 半導体装置およびその製造方法
CN110622301B (zh) * 2017-05-10 2023-06-23 罗姆股份有限公司 功率半导体装置及其制造方法
CN110945651B (zh) 2017-07-10 2023-11-10 日立能源有限公司 在端子的脚部下方的金属化层中具有凹陷的功率半导体模块
JP7031172B2 (ja) * 2017-08-24 2022-03-08 富士電機株式会社 半導体装置
JP6574019B2 (ja) * 2018-04-25 2019-09-11 ルネサスエレクトロニクス株式会社 半導体装置
DE112019002287T5 (de) * 2018-12-10 2021-02-04 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP7247574B2 (ja) * 2018-12-19 2023-03-29 富士電機株式会社 半導体装置
DE102019119521A1 (de) * 2019-07-18 2021-01-21 Infineon Technologies Ag Chipgehäuse und verfahren zur herstellung eines chipgehäuses
CN110459525B (zh) * 2019-08-20 2021-02-09 西藏华东水电设备成套有限公司 一种具有逆变器的电力系统及其制造方法
JP7390826B2 (ja) * 2019-08-30 2023-12-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7209615B2 (ja) * 2019-11-13 2023-01-20 三菱電機株式会社 半導体装置
KR20210138385A (ko) * 2020-05-12 2021-11-19 현대자동차주식회사 다층 스페이서 및 이를 적용한 양면냉각 파워모듈

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335652A (ja) * 1995-06-09 1996-12-17 Mitsubishi Materials Corp パワーモジュール用基板及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3094768B2 (ja) 1994-01-11 2000-10-03 富士電機株式会社 半導体装置
JP2002158328A (ja) * 2000-11-17 2002-05-31 Mitsubishi Electric Corp 電力用半導体装置
EP1346411A2 (en) * 2000-12-01 2003-09-24 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール
JP4722415B2 (ja) * 2004-06-14 2011-07-13 三菱電機株式会社 半導体装置およびその製造方法
JP4378239B2 (ja) * 2004-07-29 2009-12-02 株式会社日立製作所 半導体装置及びそれを使用した電力変換装置並びにこの電力変換装置を用いたハイブリッド自動車。
AT504250A2 (de) * 2005-06-30 2008-04-15 Fairchild Semiconductor Halbleiterchip-packung und verfahren zur herstellung derselben

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335652A (ja) * 1995-06-09 1996-12-17 Mitsubishi Materials Corp パワーモジュール用基板及びその製造方法

Also Published As

Publication number Publication date
CN102270613A (zh) 2011-12-07
JP2011253950A (ja) 2011-12-15
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US20110298121A1 (en) 2011-12-08
KR20110132522A (ko) 2011-12-08

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