KR101228682B1 - 반도체 발광 장치 및 그 제조 방법 - Google Patents

반도체 발광 장치 및 그 제조 방법 Download PDF

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Abstract

실시예에 따르면, 반도체 발광 장치는 발광부, 제1 및 제2 도전부, 절연층, 밀봉부 및 광학층을 포함한다. 발광부는 반도체 적층체와 제1 및 제2 전극을 포함한다. 반도체 적층체는 제1 및 제2 반도체층 및 발광층을 포함하고, 제2 반도체층 측에 주면을 갖는다. 제1 및 제2 전극은 주면측의 제1 및 제2 반도체층에 각각 접속된다. 제1 도전부는 제1 전극에 접속되고, 제2 반도체층의 일부를 덮는 제1 기둥부를 포함한다. 절연층은 제1 기둥부와 제2 반도체 층의 일부 사이에 배치된다. 밀봉부는 도전부의 측면을 덮는다. 광학층은 다른 주면 상에 배치된다.

Description

반도체 발광 장치 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING SAME}
<관련 출원의 상호 참조>
본 출원은 일본 특허 출원 제2010-130519호(2010년 6월 7일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.
본원에 기재된 실시예는 일반적으로 반도체 발광 장치 및 그 제조 방법에 관한 것이다.
소형이며 저소비 전력의 발광 장치로서, 청색 LED(Light Emitting Diode) 등의 반도체 발광 소자와, 형광체를 조합함으로써 백색광을 발하는 백색 LED 발광 장치가 개발되어 있다.
예를 들어, LED 칩을 리드 프레임이나 도전성 기판에 다이 본드하여 와이어 본드를 행한 후, LED 칩 표면에 형광체를 도포하는 구성을 갖는 반도체 발광 장치가 알려져 있다. 그러나, 이와 같은 반도체 발광 장치에서는, LED 칩 외에, 리드 프레임, 도전성 기판, 본딩 와이어 등과 같은 부재가 필요하므로, 장치가 커져 소형화에 방해가 된다.
반도체 발광 소자에서, 예를 들어, 방열성 및 발광 효율의 향상을 위하여, n형 반도체층에 제공되는 n측 전극의 면적은, p형 반도체층에 제공되는 p측 전극보다 작게 설정되는 경우가 많다. 반도체 발광 소자를 소형화하였을 때에, 예를 들어, n형 전극이 작아져 접속을 행하기 어려워진다.
본 발명의 실시예에 따르면, 반도체 발광 장치는 발광부, 제1 도전부, 절연층, 제2 도전부, 밀봉부 및 광학층을 포함한다. 발광부는 반도체 적층체, 제1 전극 및 제2 전극을 포함한다. 반도체 적층체는 제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 배치된 발광층을 포함한다. 반도체 적층체는 제1 반도체층 측의 제1 주면과 제2 반도체층 측의 제2 주면을 갖는다. 제1 전극은 제2 주면 측에서 제1 반도체층에 전기적으로 접속된다. 제2 전극은 제2 주면 측에서 제2 반도체층에 전기적으로 접속된다. 제1 도전부는 제1 전극에 전기적으로 접속되고, 제2 주면 측의 제2 반도체층의 일부를 덮도록 제2 주면에 배치된 제1 기둥부를 포함한다. 제1 기둥부는 제2 반도체층과 이격되어 있다. 절연층은 제2 주면 측의 제2 반도체층의 일부와 제1 기둥부 사이에 배치된다. 제2 도전부는 제2 전극에 전기적으로 접속되고, 제2 주면 상에 배치된 제2 기둥부를 포함한다. 밀봉부는 제1 도전부의 측면 및 제2 도전부의 측면을 덮는다. 광학층은 반도체 적층체의 제1 주면에 제공되고, 발광층으로부터 방출되는 발광광을 흡수하여 발광광의 파장과는 다른 파장의 광을 방출하도록 구성된 파장 변환부를 포함한다.
본 발명의 다른 실시예에 따르면, 반도체 발광 장치의 제조 방법에 대하여 기재되어 있다. 반도체 발광 장치는 반도체 발광 장치는 발광부, 제1 도전부, 절연층, 제2 도전부, 밀봉부 및 광학층을 포함한다. 발광부는 반도체 적층체, 제1 전극 및 제2 전극을 포함한다. 반도체 적층체는 제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 배치된 발광층을 포함한다. 반도체 적층체는 제1 반도체층 측의 제1 주면과 제2 반도체층 측의 제2 주면을 갖는다. 제1 전극은 제2 주면 측에서 제1 반도체층에 전기적으로 접속된다. 제2 전극은 제2 주면 측에서 제2 반도체층에 전기적으로 접속된다. 제1 도전부는 제1 전극에 전기적으로 접속된다. 제1 도전부는 제2 주면 측의 제2 반도체층의 일부를 덮도록 제2 주면에 배치된 제1 기둥부를 포함한다. 제1 기둥부는 제2 반도체층과 이격되어 있다. 절연층은 제2 주면 측의 제2 반도체층의 일부와 제1 기둥부 사이에 배치된다. 제2 도전부는 제2 전극에 전기적으로 접속되고, 제2 주면 상에 배치된 제2 기둥부를 포함한다. 밀봉부는 제1 도전부의 측면 및 제2 도전부의 측면을 덮는다. 광학층은 반도체 적층체의 제1 주면에 배치되고, 발광층으로부터 방출되는 발광광을 흡수하여 발광광의 파장과는 다른 파장의 광을 방출하도록 구성된 파장 변환부를 포함한다. 상기 방법은 제2 주면 측의 제2 반도체층의 일부를 덮는 절연층을 형성하는 단계를 포함할 수 있다. 상기 방법은 제2 주면 측의 제2 반도체층의 일부를 덮는 절연층 상에 도전막을 형성하는 단계를 포함할 수 있다. 도전막은 제1 도전부의 적어도 일부를 형성하는데 사용된다.
도 1의 (a) 및 도 1의 (b)는 제1 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식도이다.
도 2의 (a) 내지 도 2의 (e)는 제1 실시예에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정순 모식적 단면도이다.
도 3의 (a) 내지 도 3의 (e)는 제1 실시예에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정순 모식적 단면도이다.
도 4의 (a) 내지 도 4의 (e)는 제1 실시예에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정순 모식적 단면도이다.
도 5의 (a) 내지 도 5의 (c)는 제1 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
도 6의 (a) 내지 도 6의 (c)는 제1 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
도 7의 (a) 및 도 7의 (b)는 제2 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식도이다.
도 8의 (a) 내지 도 8의 (c)는 제2 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적 평면도이다.
도 9의 (a) 내지 도 9의 (c)는 제2 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적인 평면도이다.
도 10은 제3 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
도 11은 제3 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
도 12는 제4 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
도 13은 제5 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
도 14의 (a) 및 도 14의 (b)는 제6 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식도이다.
도 15는 제7 실시예에 따른 반도체 발광 장치의 제조 방법을 예시하는 흐름도.
이하에, 본 발명의 각 실시예에 대하여 도면을 참조하면서 설명한다.
또한, 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분간의 크기의 비율 등은, 반드시 현실의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우라도, 도면에 따라 서로의 치수나 비율이 다르게 나타내어지는 경우도 있다.
또한, 본원 명세서와 각 도면에서, 상술한 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.
(제1 실시예)
도 1의 (a) 및 도 1의 (b)는 제1 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식도이다.
즉, 도 1의 (b)는 모식적인 평면도이며, 도 1의 (a)는 도 1의 (b)의 A-A'선을 따른 단면도이다.
도 1의 (a) 및 도 1의 (b)에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치(110)는 발광부(10d), 제1 도전부(30a), 제2 도전부(30b), 절연층(20), 밀봉부(50) 및 광학층(60)을 포함한다.
발광부(10d)는 반도체 적층체(10), 제1 전극(14) 및 제2 전극(15)을 포함한다.
반도체 적층체(10)는 제1 도전형의 제1 반도체층(11), 제2 도전형의 제2 반도체층(12) 및 제1 반도체층(11)과 제2 반도체층(12) 사이에 형성된 발광층(13)을 포함한다.
반도체 적층체(10)에서는, 제2 반도체층(12) 및 발광층(13)이 선택적으로 제거되어 제2 반도체층(12) 측의 제2 주면(10a)에서 제1 반도체층(11)의 일부가 노출되어 있다.
즉, 반도체 적층체(10)는 제1 주면(10b) 및 제1 주면(10b)과는 반대측인 제2 주면(10a)을 포함한다. 제2 주면(10a) 측에 제2 반도체층(12)이 배치되고, 제1 주면(10b)의 측에 제1 반도체층(11)이 배치된다. 제2 반도체층(12) 및 발광층(13)의 면적은 제1 반도체층(11)의 면적보다도 작고, 제2 주면(10a) 측에서, 제1 반도체층(11)의 일부는 제2 반도체층(12) 및 발광층(13)으로 덮여 있지 않다.
제1 도전형은 예를 들어 n형이며, 제2 도전형은 예를 들어 p형이다. 단, 실시예는 이에 한정되지 않는다. 제1 도전형이 p형이며, 제2 도전형이 n형이어도 된다. 이하에서는, 제1 도전형이 n형이며, 제2 도전형이 p형인 경우를 설명한다. 즉, 제1 반도체층(11)은 n형 반도체층이다. 제2 반도체층(12)은 p형 반도체층이다.
제1 반도체층(11), 제2 반도체층(12) 및 발광층(13)은 예를 들어, 질화물 반도체를 포함할 수 있다. 제1 반도체층(11)은, 예를 들어 GaN을 포함하는 n형 클래드층이다. 제2 반도체층(12)은 예를 들어, p형 클래드층이다. 발광층(13)은, 예를 들어 양자 웰층과, 양자 웰층에 적층된 장벽층을 포함한다. 발광층(13)은, 예를 들어, 단일 양자 웰 구조 또는 다중 양자 웰 구조를 포함할 수 있다.
여기서, 제2 주면(10a)으로부터 제1 주면(10b)을 향하는 방향을 Z축 방향으로 한다. 즉, Z축 방향은, 제1 반도체층(11), 발광층(13) 및 제2 반도체층(12)의 적층 방향이다. Z축 방향에 수직인 1개의 방향을 X축 방향으로 한다. Z축 방향과 X축 방향에 수직인 방향을 Y축 방향으로 한다.
반도체 적층체(10)는, 예를 들어, 사파이어 등의 기판의 상에 제1 반도체층(11)을 형성하는 데 사용되는 결정, 발광층(13)을 형성하는 데 사용되는 결정, 및 제2 반도체층(12)을 형성하는 데 사용되는 결정이 순차 성장되고, 그 후, 소정 영역의, 제1 반도체층(11)의 일부, 발광층(13) 및 제2 반도체층(12)이 제거되어 형성된다.
제1 전극(14)은 제2 주면(10a) 측에서 제1 반도체층(11)에 전기적으로 접속된다. 제2 전극(15)은 제2 주면(10a) 측에서 제2 반도체층(12)에 전기적으로 접속된다. 제1 전극(14)은 예를 들어, n측 전극이며, 제2 전극(15)은 예를 들어, p측 전극이다. 제1 전극(14)과 제2 전극(15)을 통하여, 반도체 적층체(10)에 전류를 공급함으로써, 발광부(10d)의 발광층(13)으로부터 광(발광광)이 방출된다.
이와 같이, 발광부(10d)는 제1 주면(10b), 제1 주면(10b)과는 반대측인 제2 주면(10a) 및 제2 주면(10a)에 배치된 제1 전극(14) 및 제2 전극(15)을 포함한다.
제1 도전부(30a)는 제1 전극(14)에 전기적으로 접속된다. 제1 도전부(30a)는 제1 기둥부(31a)를 포함한다. 제1 기둥부(31a)는 제2 반도체층(12)과 이격되면서 제2 주면(10a) 측의 제2 반도체층(12)의 일부(소정 부분(12p))를 덮도록 제2 주면(10a) 상에 배치된다. 제1 기둥부(31a)는 예를 들어, Z축 방향을 따라 연장되는 부분을 적어도 포함한다.
절연층(20)은 제2 주면(10a) 측의 제2 반도체층(12)의 상기의 소정 부분(12p)과 제1 기둥부(31a) 사이에 배치된다. 절연층(20)에 의해, 제2 반도체층(12)과 제1 기둥부(31a)는 서로 전기적으로 차단된다.
절연층(20)은, 제1 도전부(30a)와 제1 전극(14) 간의 전기적인 접속을 실현하기 위하여, 제1 전극(14)의 적어도 일부 상에는 제공되어 있지 않다. 절연층(20)은, 예를 들어, 제1 개구부(20o1)를 갖고, 제1 개구부(20o1)에서, 제1 도전부(30a)와 제1 전극(14) 간의 전기적인 접속이 행해진다. 제1 개구부(20o1)는 절연층(20)을 관통하는 구멍을 포함할 수 있다. 단, 실시예는 이에 한정되지 않는다. 편의상, 제1 개구부(20o1)는 절연층(20)의 단부가 제1 전극(14)의 단부로부터 후퇴되어, 제1 전극(14)을 노출시키는 부분을 포함하는 경우를 포함할 수 있다. 즉, 제1 개구부(20o1)는 절연층(20)의 일부가 제1 전극(14)의 적어도 일부를 노출시키는 경우를 포함할 수 있고, 그 형상은 임의로 가능하다. 제1 개구부(20o1)의 수는 임의로 가능하다.
제2 도전부(30b)는 제2 전극(15)에 전기적으로 접속된다. 제2 도전부(30b)는 제2 주면(10a) 상에 배치된 제2 기둥부(31b)를 포함한다. 제2 기둥부(31b)는 Z축 방향을 따라 연장되는 부분을 적어도 포함한다.
본 구체예에서는, 제1 기둥부(31a)로부터 제2 기둥부(31b)를 향하는 방향을 따른, 반도체 적층체(10)의 변의 방향이, X축 방향으로 설정되어 있다.
절연층(20)은 또한 제2 전극(15)의 적어도 일부를 노출시킨다. 이에 의해, 제2 도전부(30b)와 제2 전극(15)의 전기적인 접속이 행해진다. 즉, 절연층(20)은, 예를 들어, 제2 전극(15) 측의 제2 개구부(20o2)를 갖고, 제2 개구부(20o2)에서, 제2 도전부(30b)와 제2 전극(15) 간의 전기적인 접속이 행해진다. 이 경우도, 제2 개구부(20o2)는, 절연층(20)을 관통하는 구멍을 포함한다. 또한, 편의상, 제2 개구부(20o2)는 제2 전극(15)의 단부로부터 후퇴되어 제2 전극(15)을 노출시키는 부분을 포함할 수 있다. 즉, 제2 개구부(20o2)는, 절연층(20)의 일부가 제2 전극(15)의 적어도 일부를 노출시키는 경우를 포함할 수 있고, 그 형상은 임의로 가능하다. 제2 개구부(20o2)의 수는 임의로 가능하다.
밀봉부(50)는 제1 도전부(30a)의 측면 및 제2 도전부(30b)의 측면을 덮는다. 즉, 밀봉부(50)는 제1 기둥부(31a)의 측면 및 제2 기둥부(31b)의 측면을 덮는다. 밀봉부(50)는 반도체 적층체(10)와는 반대측인 제1 도전부(30a) 측의 제1 단부면(31ae)을 노출시킨다. 또한, 밀봉부(50)는, 반도체 적층체(10)와는 반대측인 제2 도전부(30b) 측의 제2 단부면(31be)을 노출시킨다. 제1 단부면(31ae)은 반도체 적층체(10)와는 반대측인 제1 기둥부(31a) 측의 단부면이다. 또한, 제2 단부면(31be)은 반도체 적층체(10)와는 반대측인 제2 기둥부(31b) 측의 단부면이다.
광학층(60)은 제2 주면(10a)과는 반대측인 반도체 적층체(10) 측의 제1 주면(10b)에 배치된다. 광학층(60)은 형광체층(61)(파장 변환부)을 포함한다. 형광체층(61)은, 발광층(13)으로부터 방출된 광을 흡수하여 이러한 광의 파장과는 다른 파장의 광을 방출한다.
본 구체예에서는, 광학층(60)은, 예를 들어 형광체를 포함하는 형광체층(61) 및 형광체층(61)과 반도체 적층체(10) 사이에 배치된 투광부(62)를 포함한다. 투광부(62)는, 발광층(13)으로부터 방출되는 발광광에 대한 투광성을 갖는다. 투광부(62)는, 예를 들어 렌즈 효과 및/또는 굴절 효과 등의 광의 진행 방향을 변화시키는 효과를 가질 수 있다. 이에 의해, 발광층(13)에 의해 발생된 광의 방사각 및 색 어긋남을 조정할 수 있다. 투광부(62)는 필요에 따라서 제공될 수 있고, 투광부(62)는 경우에 따라서는 생략할 수 있다.
형광체층(61)은, 예를 들어 투광성의 수지와, 이 수지에 분산된 형광체를 포함한다. 형광체는, 발광층(13)으로부터 방출되는 광을 흡수하여 이러한 광의 파장과는 다른 파장의 광을 방출하도록 구성된다. 형광체층(61)은 복수종의 형광체를 포함할 수 있다. 형광체는 예를 들어, 황색광을 방출하도록 구성된 형광체, 녹색광을 방출하도록 구성된 형광체, 및 적색광을 방출하도록 구성된 형광체 등, 임의의 색을 방출하도록 구성된 형광체를 포함할 수 있다. 또한, 형광체층(61)은, 파장이 다른 형광체를 포함하는 적층된 복수의 층을 포함할 수도 있다.
반도체 발광 장치(110)에서는, 제1 도전부(30a), 제1 전극(14), 제2 도전부(30b) 및 제2 전극(15)을 통하여, 반도체 적층체(10)에 전류가 공급된다. 이에 의해, 발광층(13)으로부터 광(발광광)이 방출된다. 발광광은, 예를 들어, 청색광, 자색광 및 자외광 등의 비교적 짧은 파장의 광일 수 있다.
발광층(13)으로부터 방출된 예를 들어 청색 광은 광학층(60)의 내부로 진행되고, 형광체층(61)에 의해 예를 들어 황색 광으로 파장이 변환된다. 그리고, 발광층(13)으로부터 방출된 예를 들어 청색의 발광광과, 형광체층(61)에서 얻어진 예를 들어 황색의 광이 합성된다. 이에 의해, 반도체 발광 장치(110)는 백색광을 발광할 수 있다.
또한, 발광층(13)으로부터 방출되는 발광광의 파장, 및 형광체층(61)에서 변환된 광의 파장은 임의로 가능하다. 또한, 반도체 발광 장치(110)로부터 방출하는 광의 색은, 백색 외에, 임의의 색일 수 있다.
본 구체예에서, 발광부(10d)는, 제2 주면(10a) 측의 반도체 적층체(10)의 제1 전극(14) 및 제2 전극(15)을 제외한 부분에 배치된 보호층(18)을 더 포함한다. 보호층(18)은 반도체 적층체(10)의 단부를 덮는다. 보호층(18)은 절연 재료를 포함할 수 있다. 이에 의해, 예를 들어, 제1 전극(14)과 제2 전극(15) 사이의 절연성이 향상된다. 보호층(18)은, 반도체 적층체(10)의 단부의 전부를 덮을 수도 있다. 또한, 보호층(18)은, 반도체 적층체(10)의 단부의 일부를 덮을 수도 있다. 이 보호층(18)은 예를 들어, 산화 실리콘 등을 포함할 수 있다. 단, 실시예는 이에 한정되지 않는다. 보호층(18)은 임의의 절연 재료를 포함할 수 있다. 또한, 보호층(18)은 필요에 따라서 제공될 수 있고, 경우에 따라서는 생략할 수 있다.
제2 전극(15)은 적층 구조를 가질 수 있다. 예를 들어, 제2 전극(15)은 도전층 및 그 도전층과 제2 반도체층(12) 사이에 배치된 반사층(도시하지 않음)을 포함할 수 있다. 이에 의해, 발광층(13)으로부터 방출되어, 제2 주면(10a) 측으로 진행되는 광이 반사층에 의해 반사되어, 그 광은 광학층(60) 측으로 효율적으로 진행될 수 있다.
본 구체예에서는, 제1 도전부(30a)는 제1 접속부(32a)를 더 포함한다. 제1 접속부(32a)는 절연층(20)의 적어도 일부를 덮어 제1 전극(14)을 제1 기둥부(31a)에 전기적으로 접속한다. 제1 접속부(32a)는 예를 들어, X-Y 평면을 따라 연장되는 부분을 포함할 수 있다.
제2 도전부(30b)는 제2 접속부(32b)를 더 포함할 수 있다. 제2 접속부(32b)는 제2 전극(15)과 제2 기둥부(31b)를 전기적으로 접속한다. 제2 접속부(32b)는 예를 들어, X-Y 평면을 따라 연장되는 부분을 포함할 수 있다.
제1 기둥부(31a), 제1 접속부(32a), 제2 기둥부(31b) 및 제2 접속부(32b)는 예를 들어, Cu(구리), Ni(니켈) 및 Al(알루미늄) 등의 금속을 포함할 수 있다. 단, 실시예는 이에 한정되지 않는다. 제1 기둥부(31a), 제1 접속부(32a), 제2 기둥부(31b) 및 제2 접속부(32b)는 임의의 재료를 포함할 수 있다.
밀봉부(50)는, 제1 접속부(32a)의 측면, 제1 기둥부(31a)의 측면, 제2 접속부(32b)의 측면 및 제2 기둥부(31b)의 측면을 덮는다. 밀봉부(50)는 예를 들어, 에폭시 수지 등의 수지를 포함할 수 있다. 밀봉부(50)의 수지는, 예를 들어 석영 필러, 알루미나 필러 등의 필러를 함유할 수 있다. 이에 의해, 밀봉부(50)의 열전도율이 상승될 수 있다. 이에 의해 방열성이 향상될 수 있어, 반도체 적층체의 온도 상승을 억제할 수 있고, 발광 효율을 향상시킬 수 있다.
제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)과 제1 기둥부(31a) 사이에 형성되는 절연층(20)은 예를 들어, 폴리이미드 등의 수지를 포함할 수 있다.
반도체 발광 장치(110)에서는, 제1 도전부(30a)의 제1 기둥부(31a)가 절연층(20)을 통하여 제2 반도체층(12)의 일부를 덮는 구성이 채용되어 있다. 이에 의해, 반도체 적층체(10)와는 반대측인 제1 기둥부(31a) 측의 단부면(제1 단부면(31ae))의 면적은, 제1 전극(14)의 면적보다 크게 설정된다.
발광부(10d)에서는, 높은 방열성 및 높은 발광 효율을 얻기 위하여, 반도체 적층체(10)에 제공되는 2개의 전극의 한쪽 면적이 크게 설정되고, 다른 쪽이 작게 설정된다. 본 구체예에서는, n형 반도체의 제1 반도체층(11)에 접속되는 제1 전극(14)의 면적(Z축 방향으로부터 보았을 때의 제1 전극(14)의 면적)은, p형 반도체의 제2 반도체층(12)에 접속되는 제2 전극(15)의 면적(Z축 방향으로부터 보았을 때의 제2 전극(15)의 면적)보다 작게 설정되어 있다.
한편, 반도체 발광 장치(110)의 외부와 반도체 발광 장치(110) 간의 전기적인 접속은, 제1 도전부(30a) 및 제2 도전부(30b)를 통하여 행해진다.
이로 인해, 반도체 발광 장치(110)에서 양호한 접속성을 얻기 위해서는, 밀봉부(50)로부터 노출되는 제1 도전부(30a)의 제1 단부면(31ae)의 면적 및 밀봉부(50)로부터 노출되는 제2 도전부(30b)의 제2 단부면(31be)의 면적을 가능한 한 크게 하는 것이 바람직하다. 또한, 제1 단부면(31ae)과 제2 단부면(31be) 사이의 간격은, 예를 들어, 제1 단부면(31ae)의 변의 길이(예를 들어 X축 방향을 따른 변의 길이) 정도로 넓게 설정되는 것이 바람직하다.
반도체 발광 장치(110)가 소형화되고, 그 외형(특히, X-Y 평면에 평행인 면의 면적)이 작아진 경우에는, 양호한 접속성을 유지하는 것이 중요하다.
예를 들어, n형 반도체의 제1 반도체층(11)에 접속되는 제1 전극(14)의 면적이, p형 반도체의 제2 반도체층(12)에 접속되는 제2 전극(15)의 면적보다 작게 설정되어 있고, 제1 전극(14)에 접속되는 제1 도전부(30a)의 제1 단부면(31ae)의 면적이 제1 전극(14)의 면적만큼 작은 비교예에 있어서는, 접속성이 열화되는 경우가 있다. 이로 인해, 접속 불량이 발생하기 쉽다. 접속성이 열화되기 쉬운 것이, 반도체 발광 장치(110)의 소형화를 방해한다.
본 실시예에 따른 반도체 발광 장치(110)에서는, 제1 반도체층(11)용의 제1 전극(14)에 접속되는 제1 도전부(30a)의 제1 기둥부(31a)가, 제2 반도체층(12)과 이격되면서, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는다. 이에 의해, 제1 기둥부(31a)의 단면적(X-Y 평면에서 절단하였을 때의 단면적)을, 제1 전극(14)의 면적보다 크게 할 수 있다. 그리고, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)과 제1 기둥부(31a) 사이에 형성된 절연층(20)에 의해, 제1 기둥부(31a)와 제2 반도체층(12)이 서로 전기적으로 차단된다. 이와 같은 구성을 채용함으로써, 제1 전극(14)의 면적이 작은 경우에도, 제1 전극(14)에 접속되는 제1 기둥부(31a)(제1 도전부(30a))의 제1 단부면(31ae)의 면적을 크게 할 수 있어, 양호한 접속성을 실현할 수 있다.
이와 같이, 본 실시예에 따른 반도체 발광 장치(110)에 따르면, 전극의 접속성을 높게 유지하여, 소형화에 적합한 반도체 발광 장치를 제공할 수 있다.
이와 같은 구성의 효과는, 반도체 발광 장치(110)가 소형화되고, 그 외형(특히, X-Y 평면에 대하여 평행인 면)이 작아진 경우에, 특히 효과적으로 발휘된다. 제1 전극(14)의 면적이 제2 전극(15)의 면적보다 작은 경우에, 특히 효과적으로 발휘된다.
반도체 발광 장치(110)를 예를 들어, 프린트 배선 기판에 탑재하는 경우, 양산형의 프린트 배선 기판의 배선 기술에서의 정밀도로 인해, 제1 단부면(31ae)과 제2 단부면(31be) 간의 간격은, 예를 들어 200마이크로미터(㎛) 이상으로 하는 것이 바람직하다. 단, 실시예는 이에 한정하지 않는다. 제1 단부면(31ae)과 제2 단부면(31be) 간의 간격은 임의로 가능하다.
또한, 제1 도전부(30a)의 측면에서 반도체 발광 장치(110)의 외면까지의 거리, 및 제2 도전부(30b)의 측면에서 반도체 발광 장치(110)의 외면까지의 거리는, 예를 들어, 밀봉부(50)의 수지에 포함되는 필러의 직경 이상으로 하는 것이 바람직하다. 예를 들어, 제1 단부면(31ae)에서 반도체 발광 장치(110)의 외면(Z축 방향을 따른 면)까지의 거리, 및 제2 단부면(31be)에서 반도체 발광 장치(110)의 외면(Z축 방향을 따른 면)까지의 거리는, 일반적인 열경화성 수지의 경우에는 예를 들어 50㎛ 이상으로 하는 것이 바람직하다. 단, 실시예는 이에 한정되지 않는다. 제1 단부면(31ae)에서 반도체 발광 장치(110)의 외면까지의 거리, 및 제2 단부면(31be)에서 반도체 발광 장치(110)의 외면까지의 거리는 임의로 가능하다.
X-Y 평면에 평행인 반도체 발광 장치(110)의 면의 크기는, 하면 전극 타입의 전자 부품의 최소 크기일 수 있다. 예를 들어, X-Y 평면에 평행인 반도체 발광 장치(110)의 면은 600㎛×300㎛의 직사각형일 수 있다. 예를 들어, 반도체 발광 장치(110)의 외형은, 600㎛×300㎛×300㎛의 직육면체일 수 있다. 또한, X-Y 평면에 평행인 반도체 발광 장치(110)의 면은, 1000㎛×500㎛의 직사각형일 수 있다. 예를 들어, 반도체 발광 장치(110)의 외형은, 1000㎛×500㎛×500㎛의 직육면체일 수 있다. 단, 실시예는 이에 한정되지 않는다. X-Y 평면에 평행인 반도체 발광 장치(110)의 면의 크기와 형상, 및 반도체 발광 장치(110)의 크기와 형상은 임의로 가능하다.
본 실시예에 따른 반도체 발광 장치(110)에서는, 제1 도전부(30a)(예를 들어 제1 기둥부(31a)) 및 제2 도전부(30b)(예를 들어 제2 기둥부(31b))의 단면적(X-Y 평면에서 절단하였을 때의 단면적)을 크게 할 수 있다. 즉, 발광부(10d)의 열의 방열 경로인 제1 도전부(30a) 및 제2 도전부(30b)의 단면을 크게 할 수 있다. 제1 도전부(30a)(예를 들어 제1 기둥부(31a)) 및 제2 도전부(30b)(예를 들어 제2 기둥부(31b))로서, 열전도율이 높은 예를 들어 금속을 사용함으로써, 반도체 적층체(10)에서 발생되는 열의 방열 경로의 열저항이 작아져, 방열성이 향상된다.
또한, 반도체 발광 장치(110)에 접속되는 예를 들어, 인쇄 배선판과 반도체 발광 장치(110)의 전기적인 접속은, 제1 도전부(30a)의 제1 단부면(31ae)과 인쇄 배선판의 전극 사이 및 제2 도전부(30b)의 제2 단부면(31be)과 인쇄 배선판의 전극 사이를, 예를 들어, 땜납재를 사용하여 접속함으로써 행해진다. 땜납재의 열전도율은, 제1 도전부(30a) 및 제2 도전부(30b), 예를 들어 구리의 열전도율의 1/7 정도로 작다. 이로 인해, 방열성을 높이기 위해서는, 땜납 접합부의 단면적을 크게 하는 것이 효과적이다.
본 실시예에 따른 반도체 발광 장치(110)에서는, 제1 도전부(30a)의 제1 단부면(31ae)의 면적 및 제2 도전부(30b)의 제2 단부면(31be)의 면적을 크게 할 수 있으므로, 땜납 접합부의 단면적을 크게 할 수 있다. 따라서, 반도체 발광 장치(110)의 구성에 의해, 방열성이 향상될 수 있다.
반도체 적층체(10)의 두께는, 예를 들어 5㎛ 이상 6㎛ 이하 정도로 얇고, 반도체 적층체(10)의 열전도율은 금속보다도 낮다. 이로 인해, 발광층(13)에서 발생된 열 중 일부가, 반도체 적층체(10)를 통해 X-Y 평면을 따른 방향으로 전도되어, 반도체 적층체(10)에 열이 축적되기 쉽고, 발광층(13)에서는 온도가 상승하기 쉽다.
이때, 본 실시예에 따른 반도체 발광 장치(110)에서는, 발광층(13)에 대향하는 위치(즉, 제2 반도체층(12)에 대향하는 위치)에, 열전도율이 높은 제2 도전부(30b)를 제공함으로써, 반도체 적층체(10)에서 발생되는 열을, Z축 방향 및 X-Y 평면 방향으로 효율적으로 전도시켜, 발광층(13)의 승온을 억제할 수 있다. 또한, 발광층(13)의 온도를 보다 균일화할 수 있다.
제1 도전부(30a) 및 제2 도전부(30b)의 열전도 경로의 단면적을 크게 할수록, 방열 효과는 커진다. 예를 들어, 제1 기둥부(31a)의 단면적(제1 기둥부(31a)를 X-Y 평면에서 절단하였을 때의 단면적) 및 제2 기둥부(31b)의 단면적(제2 기둥부(31b)를 X-Y 평면에서 절단하였을 때의 단면적)을 크게 할수록 방열 효과가 커진다. 제1 접속부(32a) 및 제2 접속부(32b)가 제공되는 경우는, 제1 접속부(32a) 및 제2 접속부(32b)의 두께(Z축 방향을 따른 두께)를 크게 할수록 방열 효과가 커진다.
이와 같이, 본 실시예에 따른 반도체 발광 장치(110)에 따르면, 방열성을 더욱 향상시킬 수 있고, 발광 효율을 더욱 향상시킬 수 있으며, 신뢰성을 더욱 향상시킬 수 있다.
이하, 반도체 발광 장치(110)의 구성의 예에 대하여 또한 설명한다.
X축 방향을 따른 반도체 발광 장치(110)의 변의 길이는 예를 들어, 600㎛일 수 있다. Y축 방향을 따른 반도체 발광 장치(110)의 변의 길이는 예를 들어, 300㎛일 수 있다. 이하에서는, X축 방향을 따른 반도체 발광 장치(110)의 변의 길이가 600㎛이며, Y축 방향을 따른 변의 길이가 300㎛인 경우에 대한 구성의 예에 대하여 설명한다.
X축 방향을 따른 제1 반도체층(11)의 변의 길이는 예를 들어, 570㎛일 수 있다. Y축 방향을 따른 제1 반도체층(11)의 변의 길이는, 예를 들어 270㎛일 수 있다.
X축 방향은, 제1 기둥부(31a)로부터 제2 기둥부(31b)를 향하는 방향을 따른, 반도체 적층체(10)의 변의 방향으로 되어 있다.
X축 방향(제1 기둥부(31a)로부터 제2 기둥부(31b)를 향하는 방향)을 따른 반도체 발광 장치(110)의 길이는, Y축 방향(제1 기둥부(31a)로부터 제2 기둥부(31b)를 향하는 방향과, 제2 주면(10a)으로부터 제1 주면(10b)을 향하는 방향에 직교하는 방향)을 따른 반도체 발광 장치(110)의 길이보다 길게 설정될 수 있다.
X축 방향을 따른 제1 반도체층(11)의 길이는, Y축 방향을 따른 제1 반도체층(11)의 길이보다 길게 설정될 수 있다.
이에 의해, X축 방향을 따라 제1 단부면(31ae)과 제2 단부면(31be)이 배치되는 경우에, 제1 단부면(31ae)의 크기와 제2 단부면(31be)의 크기는 크게 설정될 수 있다. 이에 의해, 전극의 접속성을 더욱 향상시킬 수 있다.
형광체층(61)은 예를 들어, 광을 흡수하고, 그 광의 파장보다도 긴 파장을 갖는 광을 방출하도록 구성된 형광체의 입자를 혼합한 수지를 포함할 수 있다. 이 형광체는, 예를 들어, 청색광, 자색광, 및 자외광 중에서 선택되는 적어도 하나의 광을 흡수하고, 그 광보다도 긴 파장을 갖는 광을 방출하도록 구성된다. 형광체가 혼합되는 수지는 예를 들어, 실리콘 수지를 포함한다. 형광체층(61)의 두께는 예를 들어, 200㎛일 수 있다. 형광체층(61)의 실리콘 수지는 예를 들어, 굴절률이 약 1.5인 메틸페닐실리콘을 포함할 수 있다. 단, 실시예는 이에 한정되지 않는다. 형광체층(61)에 포함되는 수지 및 형광체는 임의로 가능하다.
이미 설명한 바와 같이, 제2 전극(15)은 도전층 및 그 도전층과 제2 반도체층(12) 사이에 형성된 반사층을 포함할 수 있다. 이 반사층은, 예를 들어 Ag 및 Al 중에서 선택되는 적어도 하나를 함유할 수 있다. 이 반사층의 두께는, 예를 들어 0.3㎛로 할 수 있다. 이 반사층은 제2 주면(10a) 측의 제2 반도체층(12)의 실질적으로 전체 영역에 제공될 수 있다. 이에 의해, 발광층(13)으로부터 방출된 발광광이 제1 주면(10b)을 향하여 효율적으로 반사될 수 있다. 단, 반사층이 제공되는 영역은 임의로 가능하다. 예를 들어, 반사층은 제2 주면(10a) 측의 제2 반도체층(12)의 일부의 영역에 제공될 수도 있다.
제2 전극(15)은 상기의 반사층과 제2 반도체층(12) 사이에 형성된 콘택트 전극층을 더 포함할 수 있다. 이 콘택트 전극층은, 예를 들어, Au층(금층) 및 Au층과 제2 반도체층(12) 사이에 형성된 Ni층(니켈층)을 포함할 수 있다. Ni층의 두께는 0.1㎛일 수 있고, Au층의 두께는 0.1㎛일 수 있다.
제1 전극(14)은, 예를 들어, Au층 및 Au층과 제1 반도체층(11) 사이에 형성된 Ni층을 포함할 수 있다. 이 Au층의 두께는 예를 들어 0.1㎛일 수 있고, 이 Ni층의 두께는 0.1㎛일 수 있다. 제1 전극(14)은 예를 들어, 제2 주면(10a) 측의 제1 반도체층(11)의 실질적으로 전체 영역에 제공될 수 있다. 단, 제1 전극(14)이 제공되는 영역은 임의로 가능하다. 제1 전극(14)은 제2 주면(10a) 측의 제1 반도체층(11)의 적어도 일부에 배치된다.
제1 전극(14)은 도전층 및 도전층과 제1 반도체층(11) 사이에 형성된 반사층을 포함할 수 있다. 따라서, 제1 전극(14)은 적층 구조를 가질 수 있다.
제2 전극(15)의 도전층은, 예를 들어, Au층 및 Au층과 제2 반도체층(12) 사이에 형성된 Ni층을 포함할 수 있다. 이 Au층의 두께는 예를 들어 0.1㎛일 수 있고, 이 Ni층의 두께는 0.1㎛일 수 있다. 제2 전극(15)은 예를 들어, 제2 주면(10a) 측의 제2 반도체층(12)의 실질적으로 전체 영역에 제공될 수 있다. 단, 제2 전극(15)이 제공되는 영역은 임의로 가능하다. 제2 전극(15)은 제2 주면(10a) 측의 제2 반도체층(12)의 적어도 일부에 배치된다.
제1 도전부(30a)에 포함되는 제1 접속부(32a)는 예를 들어, Cu 등의 금속을 포함한다. 제1 접속부(32a)는 제1 층과 제2 층을 포함할 수 있다. 제1 층은, 제2 층과 제1 전극(14) 사이에 배치된다. 즉, 제1 층은 제1 전극(14)에 접한다. 제1 층은, 예를 들어 시드층이며, 제2 층은, 예를 들어 도금층이다. 제1 층의 면적은, 제1 전극(14)의 면적과 동등하거나, 제1 전극(14)의 면적 이하일 수 있다. 제2 층의 면적은, 예를 들어, 250㎛×150㎛일 수 있다. 제1 층의 두께는 예를 들어, 약 1㎛일 수 있다. 제2 층의 두께는 예를 들어, 10㎛일 수 있다.
제2 도전부(30b)에 포함되는 제2 접속부(32b)는 예를 들어, Cu 등의 금속을 포함할 수 있다. 제2 접속부(32b)는 제3 층과 제4 층을 포함할 수 있다. 제3 층은 제4 층과 제2 전극(15) 사이에 형성된다. 즉, 제3 층은 제2 전극(15)에 접한다. 제3 층은 예를 들어, 시드층이며, 제4 층은 예를 들어, 도금층이다. 제3 층은, 제1 층과 같은 층이며, 제3 층의 재료는 제1 층의 재료와 동일할 수 있다. 제4 층은 제2 층과 같은 층이며, 제4 층의 재료는 제2 층의 재료와 동일할 수 있다. 제3 층의 면적은 제2 전극(15)의 면적과 동등하거나, 제2 전극(15)의 면적 이하일 수 있다. 제4 층의 면적은 예를 들어, 250㎛×350㎛일 수 있다. 제3 층의 두께는 예를 들어, 약 1㎛일 수 있다. 제4 층의 두께는 예를 들어, 10㎛일 수 있다.
단, 제1 내지 제4 층의 면적, 형상 및 두께는 임의로 가능하다. 또한, 제1 접속부(32a) 및 제2 접속부(32b)는 단층의 박막일 수 있거나 또는 상기한 바와 같이 적층막일 수도 있다. 제1 접속부(32a)는 제1 층 및 제2 층에 적층된 다른 층을 더 포함할 수도 있다. 제2 접속부(32b)는 제3 층 및 제4 층에 적층된 다른 층을 더 포함할 수도 있다.
제1 기둥부(31a)는 예를 들어, Cu 등의 금속을 포함할 수 있다. X-Y 평면에서 절단하였을 때의 제1 기둥부(31a)의 단면은 예를 들어, 200㎛×150㎛의 직사각형일 수 있다. 제1 기둥부(31a)의 두께(Z축 방향을 따른 길이)는 예를 들어, 60㎛ 정도일 수 있다. 제1 접속부(32a)에 의해, 제1 전극(14)과 제1 기둥부(31a)가 전기적으로 접속된다.
제2 기둥부(31b)는 예를 들어, Cu 등의 금속을 포함할 수 있다. X-Y 평면에서 절단하였을 때의 제2 기둥부(31b)의 단면은 예를 들어, 200㎛×150㎛의 직사각형일 수 있다. 제2 기둥부(31b)의 두께(Z축 방향을 따른 길이)는 예를 들어, 60㎛ 정도일 수 있다. 제2 접속부(32b)에 의해, 제2 전극(15)과 제2 기둥부(31b)가 전기적으로 접속된다.
제1 기둥부(31a) 및 제2 기둥부(31b)의 재료, 단면의 형상, 단면적 및 두께는 상기에 한하지 않고 임의로 가능하다.
밀봉부(50)는 예를 들어, 열경화성 수지를 포함할 수 있다. 밀봉부(50)의 두께는, 제1 기둥부(31a) 및 제2 기둥부(31b)의 두께와 동일 정도이며, 예를 들어, 60㎛ 정도이다. 밀봉부(50)는, 제1 도전부(30a)의 제1 단부면(31ae) 및 제2 도전부(30b)의 제2 단부면(31be)을 노출시키면서, 제1 도전부(30a)의 측면(제1 기둥부(31a)의 측면 및 제1 접속부(32a)의 측면), 및 제2 도전부(30b)의 측면(제2 기둥부(31b)의 측면 및 제2 접속부(32b)의 측면)을 덮는다. 밀봉부(50)는, 또한 반도체 적층체(10)와는 반대측의 제1 접속부(32a) 및 제2 접속부(32b)의 면을 덮을 수 있다. 또한, 밀봉부(50)는, 제2 주면(10a) 측의 반도체 적층체(10) 전체를 덮을 수도 있다.
후술하는 바와 같이, 밀봉부(50)는, 제1 밀봉층과 제2 밀봉층을 포함할 수 있다. 제1 밀봉층은 제2 밀봉층과 반도체 적층체(10) 사이에 배치된다. 이와 같이, 밀봉부(50)는 2층 구조를 가질 수 있다. 제1 밀봉층은 예를 들어, 폴리이미드를 포함할 수 있다. 제2 밀봉층은 예를 들어, 에폭시계 열경화성 수지를 포함할 수 있다.
이하, 반도체 발광 장치(110)의 제조 방법의 예에 대하여 설명한다.
도 2의 (a) 내지 도 2의 (e), 도 3의 (a) 내지 도 3의 (e), 및 도 4의 (a) 내지 도 4의 (e)는, 제1 실시예에 따른 반도체 발광 장치의 제조 방법을 예시하는 공정순 모식적 단면도이다.
즉, 이들 도면은, 도 1의 (b)의 A-A'선을 따른 단면에 상당하는 단면도이다.
본 제조 방법은, 복수의 반도체 발광 장치(110)를 웨이퍼 레벨로 일괄하여 제조하는 방법이다.
도 2의 (a)에 나타낸 바와 같이, 반도체 적층체(10)가 형성된 기판(10s)이 사용된다. 기판(10s)은 예를 들어, 사파이어 기판을 포함할 수 있다. 기판(10s)의 크기는 예를 들어, 직경이 4인치이며, 기판(10s)의 두께는 예를 들어, 500㎛ 정도이다. 반도체 적층체(10)의 형성 방법은 예를 들어 하기와 같다. 즉, 기판(10s) 상에, 질화물 반도체인, 제1 반도체층(11)을 형성하는 데 사용되는 결정막, 발광층(13)을 형성하는 데 사용되는 결정막, 및 제2 반도체층(12)을 형성하는 데 사용되는 결정막이, 에피택셜 성장되고; 이들 결정막은, 예를 들어 RIE(Reactive Ion Etching)를 사용하여 에칭되어; 제2 주면(10a) 측에 제1 반도체층(11)의 일부를 노출시킨다. 이들 결정막은 예를 들어, RIE를 사용하여 가공되고, 개별화되어, 복수의 반도체 적층체(10)가 형성된다.
다음에, 도 2의 (b)에 나타낸 바와 같이, 반도체 적층체(10)의 제2 주면(10a)에, 제1 전극(14) 및 제2 전극(15)을 형성하는 데 사용되는 막을 형성하고, 이 막을 소정의 형상으로 가공하여, 제1 전극(14) 및 제2 전극(15)을 형성한다. 그 후, 보호층(18)을 형성한다. 도 2의 (b)에서는, 번잡함을 피하기 위하여, 보호층(18)은 도시되어 있지 않다.
구체적으로는, 예를 들어, 반도체 적층체(10)의 제2 주면(10a)에, 콘택트 전극층을 형성하는 데 사용되는 막을 형성한다. 즉, 두께가 0.1㎛인 Ni막을 형성하고, 그 위에 두께가 0.1㎛인 Au막을 형성한다. 이에 의해, 콘택트 전극층을 형성하는 데 사용되는 막이 형성된다. Ni막 및 Au막의 형성은 예를 들어, 스퍼터법을 포함할 수 있다. 또한, 이 Au막 상에 반사층을 형성하는 데 사용되는 층이 형성된다. 즉, 반사층으로서, Ag 및 Al 중에서 선택되는 적어도 하나를 포함하는, 예를 들어, 두께가 0.3㎛인 막이 형성된다. 이 경우에도 스퍼터법을 사용할 수 있다. 이에 의해, 반사층을 형성하는 데 사용되는 막이 형성된다.
또한, 반사층을 형성하는 데 사용되는 막 상에, 제1 전극(14) 및 제2 전극(15)의 도전층을 형성하는 데 사용되는 도전막이 형성된다. 즉, 반사층을 형성하는 데 사용되는 막 상에, 예를 들어 0.1㎛의 Ni막을 형성하고, 그 위에 두께가 0.1㎛인 Au막을 형성한다. 이 Ni막 및 Au막의 형성은 예를 들어, 스퍼터법을 포함할 수 있다.
상기한 콘택트 전극층을 형성하는 데 사용되는 막, 반사층을 형성하는 데 사용되는 막, 제1 전극(14) 및 제2 전극(15)의 도전층을 형성하는 데 사용되는 도전막을 소정의 형상으로 가공한다. 이에 의해, 제1 전극(14) 및 제2 전극(15)이 형성된다. 상기한 각 막의 가공은 예를 들어, 리프트 오프법 등의 임의의 방법을 포함할 수 있다. 또한, 콘택트 전극층, 반사층 및 제1 전극(14)의 도전층은, 서로 다른 패턴 형상을 가질 수 있다. 콘택트 전극층, 반사층 및 제2 전극(15)의 도전층은 서로 다른 패턴 형상을 가질 수 있다.
그 후, 제1 전극(14)의 적어도 일부를 제외한 영역 및 제2 전극(15)의 적어도 일부를 제외한 영역에, 보호층(18)을 형성하는 데 사용되는, 예를 들어, 두께가 0.3㎛인 SiO2막을 예를 들어 CVD법에 의해 형성하고; 예를 들어 건식 에칭이나 습식 에칭에 의해 가공하여, 보호층(18)을 형성한다.
다음에, 도 2의 (c)에 나타낸 바와 같이, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20)을 형성한다. 이 절연층(20)은, 제1 전극(14)의 적어도 일부를 제외한 영역, 및 제2 전극(15)의 적어도 일부를 제외한 영역에 형성된다. 또한, 본 구체예에서, 절연층(20)은 복수의 반도체 적층체(10) 사이에도 형성된다.
절연층(20)은 예를 들어, 폴리이미드 및/또는 PBO(폴리벤조옥사졸)를 포함할 수 있다. 즉, 예를 들어, 반도체 적층체(10)의 제2 주면(10a)의 전체면에, 절연층(20)을 형성하는 데 사용되는 폴리이미드막을 형성하고, 예를 들어, 마스크를 사용한 노광과, 현상을 행함으로써, 선택적으로 절연층(20)을 형성한다. 가공된 절연층(20)은 필요에 따라 베이킹된다.
그리고, 이 후, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20) 상에, 제1 도전부(30a)의 적어도 일부를 형성하는 데 사용되는 도전막을 형성한다. 이 도전막은, 제2 도전부(30b)의 적어도 일부를 형성하는데 사용될 수도 있다. 또한, 이 도전막은, 절연층(20)으로 덮여 있지 않은 제1 전극(14)의 적어도 일부와, 절연층(20)으로 덮여 있지 않은 제2 전극(15)의 적어도 일부를 덮도록 형성될 수도 있다. 구체적으로는 이하의 처리가 행해진다.
즉, 도 2의 (d)에 나타낸 바와 같이, 예를 들어, 제2 주면(10a) 측의 기판(10s)의 전체면에, 제1 접속부(32a)의 제1 층, 및 제2 접속부(32b)의 제3 층을 형성하는 데 사용되는 시드층(33)을 형성한다. 시드층(33)은, 예를 들어, 증착법, 스퍼터법 등의 물리적 피착법에 의해 형성된다. 시드층(33)은, 후술하는 도금 공정에서의 급전층(power supply layer)으로서 기능한다. 시드층(33)은 예를 들어, Ti막과 Cu막의 적층막을 포함할 수 있다. 시드층(33)의 Ti층에 의해, Cu막과 레지스트 간 및 Cu막과 패드 간(제1 전극(14) 및 제2 전극(15))의 밀착 강도를 높일 수 있다. Ti층의 두께는 예를 들어, 0.2㎛ 정도로 된다. 한편, 시드층(33)의 Cu막은 주로 급전에 기여한다. Cu막의 두께는 0.2㎛ 이상으로 하는 것이 바람직하다.
그 후, 도 2의 (e)에 나타낸 바와 같이, 제1 접속부(32a)에 대응하는 영역 및 제2 접속부(32b)에 대응하는 영역 이외의 영역에, 제1 레지스트층(37)을 형성한다. 제1 레지스트층(37)은 예를 들어, 감광성의 액상 레지스트나 드라이 필름 레지스트를 포함할 수 있다. 제1 레지스트층(37)은, 우선, 제1 레지스트층(37)을 형성하는 데 사용되는 막을 형성한 후에, 소정의 개구부를 갖는 차광 마스크를 사용한 노광과 현상을 행함으로써 형성된다. 필요에 따라 제1 레지스트층(37)이 베이킹된다.
그 후, 도 3의 (a)에 나타낸 바와 같이, 제1 레지스트층(37)이 제공되어 있지 않은 영역에, 제1 접속부(32a)의 제2 층 및 제2 접속부(32b)의 제4 층을 형성하는 데 사용되는 접속부 도전막(32f)을 형성한다. 접속부 도전막(32f)은, 예를 들어, 전기 도금법에 의해 형성된다. 전기 도금법에서는, 예를 들어, 황산구리와 황산으로 이루어지는 도금액에, 상기한 피가공체가 배치된 기판(10s)을 침지하고; 시드층(33)과 직류 전원의 부극 단자를 접속하고; 애노드로서 사용되는 Cu판은 기판(10s)의 피도금면과 대향하여 배치되고, 직류 전원의 양극 단자에 접속된다. 그리고, 부극 단자와 양극 단자 사이에 전류를 통전하여, Cu의 도금을 행한다. 도금 공정의 도금막의 두께는 시간의 경과에 따라 증가하고, 도금막의 두께가 필요한 두께에 도달하였을 때에 통전이 정지되어 도금이 완료된다. 이에 의해, 도금막으로 이루어지는 접속부 도전막(32f)이 제1 레지스트층(37)의 개구부에 형성된다.
제1 전극(14)에 대응하는 위치의 시드층(33)(제1 층)과, 제1 전극(14)에 대응하는 위치의 접속부 도전막(32f)(제2 층)은 제1 접속부(32a)를 형성하는데 사용된다. 제2 전극(15)에 대응하는 위치의 시드층(33)(제3 층)과 제2 전극(15)에 대응하는 위치의 접속부 도전막(32f)(제4 층)은 제2 접속부(32b)를 형성하는데 사용된다.
제1 접속부(32a)는, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20) 상에 형성된, 제1 도전부(30a)의 적어도 일부를 형성하는 데 사용되는 도전막에 대응한다. 본 구체예에서는, 이 도전막를 형성하는 데 사용되는 시드층(33) 및 접속부 도전막(32f)은, 또한 제2 도전부(30b)의 적어도 일부를 형성하는 데 사용되는 도전막이다. 또한, 이 도전막를 형성하는 데 사용되는 시드층(33) 및 접속부 도전막(32f)은, 절연층(20)으로 덮여 있지 않은 제1 전극(14)의 적어도 일부와, 절연층(20)으로 덮여 있지 않은 제2 전극(15)의 적어도 일부를 덮도록 형성되어 있다.
이 후, 제2 주면(10a) 측의 제1 접속부(32a)(제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20) 상에 형성된, 제1 도전부(30a)의 적어도 일부를 형성하는 데 사용되는 도전막) 상에 제1 기둥부(31a)를 형성한다. 구체적으로는, 예를 들어 이하의 처리가 행해진다.
도 3의 (b)에 나타낸 바와 같이, 제1 기둥부(31a)에 대응하는 영역 및 제2 기둥부(31b)에 대응하는 영역 이외의 영역에 제2 레지스트층(38)을 형성한다. 제2 레지스트층(38)의 재료 및 제2 레지스트층(38)의 형성에는, 제1 레지스트층(37)에 관하여 설명한 재료 및 방법을 채용할 수 있다.
다음에, 도 3의 (c)에 나타낸 바와 같이, 제2 레지스트층(38)이 제공되어 있지 않은 영역에, 제1 기둥부(31a) 및 제2 기둥부(31b)를 형성하는 데 사용되는 기둥부 도전막(31f)을 형성한다. 기둥부 도전막(31f)도, 예를 들어, 전기 도금법에 의해 형성된다. 기둥부 도전막(31f)의 형성에는, 접속부 도전막(32f)의 형성에 관하여 설명한 재료 및 방법을 적용할 수 있다. 제1 접속부(32a)에 접속되는 부분의 기둥부 도전막(31f)의 부분이 제1 기둥부(31a)를 형성하는데 사용되고, 제2 접속부(32b)에 접속되는 부분의 기둥부 도전막(31f)의 부분이 제2 기둥부(31b)를 형성하는데 사용된다.
계속해서, 도 3의 (d)에 나타낸 바와 같이, 제1 레지스트층(37) 및 제2 레지스트층(38)을 제거한다. 노출된 시드층(33)을, 예를 들어, 산세정(acid cleaning)에 의해 제거한다. 접속부 도전막(32f)으로 덮여 있는 시드층(33)은, 제1 층 및 제3 층으로서 잔존하고, 각각 제1 접속부(32a) 및 제2 접속부(32b)에 포함된다.
다음에, 도 3의 (e)에 나타낸 바와 같이, 제2 주면(10a) 측의 기판(10s)의 면에, 밀봉부(50)를 형성하는 데 사용되는 수지층(50f)을 형성한다. 수지층(50f)은 예를 들어, 열경화성 수지를 포함할 수 있다. 예를 들어, 인쇄 등의 방법에 의해, 제1 기둥부(31a) 및 제2 기둥부(31b)가 매몰될 정도의 두께로, 제2 주면(10a) 측의 기판(10s)의 면에 수지층(50f)을 형성하는 데 사용되는 막을 형성하고, 가열하여 경화시켜 수지층(50f)을 형성한다. 수지층(50f)의 경화시의 가열 조건은, 예를 들어, 150℃ 정도에서 2시간 정도이다.
계속해서, 도 4의 (a)에 나타낸 바와 같이, 수지층(50f)의 표면을 연삭하여, 제1 기둥부(31a) 및 제2 기둥부(31b)를 노출시킨다. 이에 의해, 밀봉부(50)가 형성된다. 수지층(50f)의 연삭 시에, 제1 기둥부(31a)의 일부와 제2 기둥부(31b)의 일부가 연삭될 수 있다. 이에 의해, 제1 기둥부(31a)의 제1 단부면(31ae) 및 제2 기둥부(31b)의 제2 단부면(31be)은, 제2 주면(10a)과는 반대측인 밀봉부(50)의 면을 포함하는 면 내에 배치된다.
또한, 상기의 연삭에는, 예를 들어, 회전 연마 휠을 사용할 수 있다. 회전 연삭에 의해, 평탄성을 확보하면서 연삭을 실시할 수 있다. 또한, 연삭 후에, 필요에 따라 건조가 행해진다.
다음에, 도 4의 (b)에 나타낸 바와 같이, 반도체 적층체(10)로부터 기판(10s)을 제거한다. 즉, 예를 들어, 반도체 적층체(10)와는 반대측인 기판(10s)의 면으로부터, 기판(10s)을 통하여, 반도체 적층체(10)에 포함되는 층(예를 들어 GaN층)에 레이저광을 조사하고, 이 층의 적어도 일부를 분해함으로써, 반도체 적층체(10)로부터 기판(10s)을 분리한다. 이 레이저광은 예를 들어, GaN의 밴드갭에 기초하는 밴드갭 파장보다 짧은 파장을 갖는 레이저광을 포함할 수 있다. 예를 들어, Nd:YAG의 3배 고조파 레이저를 사용할 수 있다. 단, 사용되는 레이저광은 임의로 가능하다.
계속해서, 도 4의 (c)에 나타낸 바와 같이, 본 구체예에서는, 반도체 적층체(10)의 제1 주면(10b)에, 광학층(60)의 일부를 형성하는 데 사용되는 투광부(62)를 형성한다. 즉, 반도체 적층체(10)의 제1 주면(10b)에, 예를 들어, 액상의 투명 수지층을 인쇄 등에 의해 도포하고, 소정의 형상을 포함하는 형판(template)을 이 투명 수지층에 가압하여, 투명 수지층을 소정의 형상으로 변형시킨 후에, 형판을 이형하고, 필요에 따라 가열 및 자외선 조사 중에서 선택되는 적어도 하나의 처리를 행하여 경화시켜, 투광부(62)를 형성한다. 이 방법을 채용함으로써, 원하는 형상을 갖는 형판을 사용함으로써 임의의 형상으로 투광부(62)를 용이하게 형성할 수 있다.
다음에, 도 4의 (d)에 나타낸 바와 같이, 투광부(62)를 덮도록 형광체층(61)을 형성하는 데 사용되는 형광체막(61f)을 형성한다. 형광체막(61f)은, 예를 들어, 형광체의 입자와 실리콘 수지가 혼합된 수지 재료를, 투광부(62)를 덮도록, 스핀 코트 또는 인쇄에 의해 도포하고, 그 후, 수지 재료를 가열 경화하여 형성된다. 이 수지 재료는 예를 들어, 150℃에서 1시간의 가열에 의해 경화되는 재료를 포함할 수 있다.
계속해서, 도 4의 (e)에 나타낸 바와 같이, 밀봉부(50)를 형성하는 데 사용되는 수지층(50f) 및 형광체층(61)을 형성하는 데 사용되는 형광체막(61f)을 절단하여, 복수의 반도체 적층체(10)로 분리한다. 이에 의해, 복수의 반도체 발광 장치(110)를 일괄하여 제조할 수 있다. 또한, 상기한 절단은 예를 들어, 다이서(dicer)에 의한 다이싱법을 포함할 수 있다.
상기한 제조 방법에서는, 웨이퍼 레벨로 일괄하여, 전극, 밀봉부 및 광학층을 형성할 수 있어, 생산성이 높다. 또한, 웨이퍼 레벨에서의 검사도 가능하다. 이에 의해 생산성 높게 반도체 발광 장치를 제조할 수 있다. 리드 프레임, 도전성 기판 및 본딩 와이어 등과 같은 부재를 필요로 하지 않기 때문에, 소형화가 용이하다. 또한, 저비용화도 가능하다.
도 4의 (b)에 관하여 설명한, 반도체 적층체(10)로부터 기판(10s)을 분리하는 공정에서, 절연층(20)을 형성하는 데 사용되는 막이 높은 온도에 도달하는 경우가 존재한다. 즉, 반도체 적층체(10)와는 반대측인 기판(10s)의 면으로부터, 기판(10s)을 통하여, 반도체 적층체(10)에 레이저광을 조사할 때에 절연층(20)을 형성하는 데 사용되는 막이 가열될 수 있다. 이때의 가열에 의한 절연층(20)을 형성하는 데 사용되는 막의 열화를 억제하기 위하여, 절연층(20)을 형성하는 데 사용되는 막은 내열성이 높은 재료를 포함하는 것이 바람직하다.
예를 들어, 절연층(20)은 밀봉부(50)의 수지보다 내열성이 높은 수지를 포함하는 것이, 보다 바람직하다. 즉, 절연층(20)의 열분해 온도는, 밀봉부(50)의 열분해 온도보다 높은 것이, 보다 바람직하다. 예를 들어, 절연층(20)은 열분해 온도가 380℃ 정도 이상인 폴리이미드를 포함할 수 있고, 밀봉부(50)는 예를 들어, 열분해 온도가 280℃ 이상 300℃ 이하 정도의 에폭시 수지를 포함할 수 있다. 또한, 열분해 온도로서, 예를 들어, 중량이 가열에 의해 일정한 비율(예를 들어 5퍼센트)로 감소할 때의 온도를 채용할 수 있다.
또한, 절연층(20)을 형성하는 데 사용되는 막이 필러를 포함한 경우에, 절연층(20)을 형성하는 데 사용되는 막의 고온으로 인해 필러에 기인한 결함이 발생할 수 있다. 이러한 결함 발생을 억제하기 위하여, 절연층(20)에 포함되는 필러의 함유율을 밀봉부(50)에 포함되는 필러의 함유율보다 낮게 설정하는 것이 바람직하다. 예를 들어, 절연층(20)은 실질적으로 필러를 포함하지 않는 폴리이미드를 포함할 수 있다.
도 5의 (a) 내지 도 5의 (c) 및 도 6의 (a) 내지 도 6의 (c)는, 제1 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
즉, 이들 도면은, 도 1의 (b)의 A-A'선을 따른 단면에 대응하는 단면도이다.
도 5의 (a)에 나타낸 바와 같이, 본 실시예에 따른 다른 반도체 발광 장치(110a)에서는, 투광부(62)가 볼록 렌즈의 형상을 갖고 있다.
또한, 투광부(62)의 두께는 일정할 수 있다. 즉, 투광부(62)는, 렌즈 효과를 갖는 것 외에, 반도체 적층체(10)의 온도 상승을 억제하는 효과를 가질 수도 있다. 즉, 형광체층(61)의 파장 변환시에 일부의 에너지가 흡수되어 발열하지만, 투광부(62)를 형광체층(61)과 반도체 적층체(10) 사이에 제공함으로써, 형광체층(61)을 반도체 적층체(10)로부터 이격(distal)할 수 있어, 반도체 적층체(10)의 온도의 상승을 억제할 수 있다
이와 같이, 투광부(62)의 형상은 임의로 가능하다.
도 5의 (b)에 나타낸 바와 같이, 반도체 발광 장치(110b)에서, 광학층(60)에는 형광체층(61)이 제공되어 있지만, 투광부(62)가 제공되어 있지 않다. 따라서, 투광부(62)는 필요에 따라 제공될 수 있다.
도 5의 (c)에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치(110c)에서, 광학층(60)은, 형광체를 포함하는 형광체층(61) 및 반도체 적층체(10)와는 반대측인 형광체층(61) 측에 형성된 경질막(63)을 포함한다. 경질막(63)은 형광체층(61)의 경도보다 높은 경도를 갖는다. 경질막(63)은 투광성을 갖는다. 경질막(63)은 예를 들어, 경도가 높은 실리콘 수지를 포함할 수 있다. 경질막(63)의 형성에는, 예를 들어, 스핀 코팅법 또는 인쇄법을 채용할 수 있다. 또한, 경질막(63)은 예를 들어, 질화실리콘이나 산화실리콘 등을 포함할 수 있다. 이 경우, 경질막(63)은 예를 들어, 스퍼터 등의 방법에 의해 형성될 수 있다. 단, 경질막(63)의 재료 및 형성 방법은 임의로 가능하다.
경질막(63)을 제공함으로써, 반도체 발광 장치(110c)의 발광면(광학층(60) 측의 면)이 높은 경도를 가질 수 있으므로, 예를 들어, 반도체 발광 장치(110c)의 핸들링이 용이해진다.
예를 들어, 형광체층(61)의 실리콘 수지의 경도가 낮은 경우에, 광학층(60)의 가장 외측의 표면(반도체 적층체(10)로부터 가장 이격된 면)에 형광체층(61)이 노출되어 있으면, 예를 들어, 반도체 발광 장치를 콜릿(collet)으로 픽업할 때에, 형광체층(61)이 콜릿에 밀착하여 적절한 실장을 행하기 어려운 경우가 있다. 그러한 경우, 형광체층(61)보다 경도가 높은 경질막(63)을 형광체층(61) 상에 제공함으로써, 양호한 실장을 더욱 구현하기 쉬워진다.
도 6의 (a), 도 6의 (b) 및 도 6의 (c)에 나타낸 바와 같이, 본 실시예에 따른 다른 반도체 발광 장치(110d, 110e 및 110f)에서는, 제1 접속부(32a) 및 제2 접속부(32b)가 제공되어 있지 않다. 이 경우에도, 제1 기둥부(31a)와 제2 반도체층(12) 사이에 절연층(20)이 제공되고, 절연층(20)을 사이에 두고, 제1 기둥부(31a)의 일부는 제2 반도체층(12)의 소정 부분(12p)과 대향하고 있다. 이에 의해, 제1 도전부(30a)의 제1 단부면(31ae)의 면적은, 제1 전극(14)의 면적보다 크게 할 수 있다. 반도체 발광 장치(110d, 110e 및 110f)에 의해서도 전극의 접속성을 높게 유지할 수 있어, 소형화에 적합한 반도체 발광 장치를 제공할 수 있다.
도 6의 (a)에 예시한 반도체 발광 장치(110d)에서, 투광부(62)는 볼록 렌즈의 형상을 갖고 있지만, 반도체 발광 장치(110)와 같이, 투광부(62)의 형상은 오목 렌즈의 형상일 수 있다. 또는, 투광부(62)의 두께는 일정할 수 있다.
도 6의 (b)에 예시한 반도체 발광 장치(110e)는, 투광부(62)가 생략되는 예이며, 도 6의 (c)에 예시한 반도체 발광 장치(110f)는, 도 5의 (c)에 관하여 설명한 경질막(63)이 제공되는 예이다.
(제2 실시예)
도 7의 (a) 및 도 7의 (b)는, 제2 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식도이다.
즉, 도 7의 (b)는 모식적인 평면도이며, 도 7의 (a)는 도 7의 (b)의 B-B'선을 따른 단면도이다.
도 7의 (a) 및 도 7의 (b)에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치(120)에서는, 반도체 적층체(10)와는 반대측인 제1 도전부(30a)의 제1 단부면(31ae)과, 반도체 적층체(10)와는 반대측인 제2 도전부(30b)의 제2 단부면(31be)은 비대칭이다. 이 이외에, 반도체 발광 장치(120)는 반도체 발광 장치(110)와 마찬가지이므로 설명을 생략한다.
본 구체예에서는, 제2 도전부(30b)측의 제1 도전부(30a)의 제1 단부면(31ae)의 2개의 코너부에, X축 방향에 대하여 경사진 비스듬한 변이 제공되어 있다. 한편, 제1 도전부(30a)와는 반대측인 제2 도전부(30b)의 제2 단부면(31be)의 2개의 코너부에, X축 방향에 대하여 경사진 비스듬한 변이 제공되어 있다. 즉, 제1 단부면(31ae)의 형상과 제2 단부면(31be)의 형상은 서로 나란히 배치되지만, 비대칭의 관계를 갖는다. 즉, 제1 단부면(31ae)과 제2 단부면(31be)은, Y축 방향에 평행인 축에 관해서 선대칭이 아니다.
이와 같은 구성에 의해, 반도체 발광 장치(120)가 Z축 방향 주위를 회전하는 경우에도, 제1 도전부(30a)와 제2 도전부(30b)를 서로 판별할 수 있다.
반도체 발광 장치(120)에 따르면, 전극의 접속성을 높게 유지할 수 있어, 소형화에 적합하고, 또한 소형화하였을 때에 특히 문제가 되기 쉬운 전극의 판별이 용이한 반도체 발광 장치를 제공할 수 있다.
도 8의 (a) 내지 도 8의 (c) 및 도 9의 (a) 내지 도 9의 (c)는, 제2 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적인 평면도이다.
이들 도면은, Z축 방향을 따라 반도체 발광 장치를 보았을 때의, 제1 단부면(31ae) 및 제2 단부면(31be)의 형상을 예시하고 있다.
도 8의 (a)에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치(120a)에서는, 제1 단부면(31ae)의 크기는 제2 단부면(31be)의 크기보다 작다. 이에 의해, 제1 단부면(31ae)과 제2 단부면(31be)을 서로 판별할 수 있다.
따라서, 제1 단부면(31ae)의 크기를 제2 단부면(31be)의 크기와 다르게 하는 경우에는, p형 반도체층에 접속되는 전극의 단부면을, n형 반도체층에 접속되는 전극의 단부면보다 크게 하는 것이 바람직하다. p형 반도체층이 n형 반도체층보다 고온에 도달되기 쉽기 때문에, 이 구성을 채용함으로써, 고온에 도달되기 쉬운 p형 반도체층의 열을 더욱 방열하기 쉽게 할 수 있다.
도 8의 (b)에 나타낸 바와 같이, 반도체 발광 장치(120b)에서, 제1 단부면(31ae)은 4개의 단부면을 포함한다. 즉, 제1 단부면(31ae)은, 제1 내지 제4 서브 단부면(31ae1 내지 31ae4)을 포함한다. 한편, 제2 단부면(31be)은 1개이다. 이와 같이, 제1 단부면(31ae)에 포함되는 면의 수와, 제2 단부면(31be)에 포함되는 면의 수를 다르게 할 수 있다. 이에 의해, 제1 단부면(31ae)과 제2 단부면(31be)을 서로 판별할 수 있다. 또한, 본 구체예에서, 제1 내지 제4 서브 단부면(31ae1 내지 31ae4)을 포함하는 제1 단부면(31ae) 전체의 형상과 제2 단부면(31be)의 형상은 선대칭 또는 점대칭의 관계를 갖고 있지만, 제1 단부면(31ae)에 포함되는 면의 수와 제2 단부면(31be)에 포함되는 면의 수가 다르므로, 제1 단부면(31ae)과 제2 단부면(31be)은 비대칭이다.
도 8의 (c)에 나타낸 바와 같이, 반도체 발광 장치(120c)에서, 제1 단부면(31ae)은 1개이다. 한편, 제2 단부면(31be)은 제5 및 제6 서브 단부면(31be1 및 31be2)의 2개의 면을 포함한다. 따라서, 이 경우도, 제1 단부면(31ae)에 포함되는 면의 수와 제2 단부면(31be)에 포함되는 면의 수가 다르다. 이에 의해, 제1 단부면(31ae)과 제2 단부면(31be)을 서로 판별할 수 있다. 본 구체예에서, 제1 단부면(31ae)의 형상과 제5 및 제6 서브 단부면(31be1 및 31be2)을 포함하는 제2 단부면(31be) 전체의 형상은 비대칭이다. 본 구체예에서, 제2 반도체층(12)에 접속되고, 제5 및 제6 서브 단부면(31be1 및 31be2)을 포함하는 제2 단부면(31be) 전체의 면적은, 제1 반도체층(11)에 접속되는 제1 단부면(31ae)의 면적보다 크게 설정되어 있다.
도 9의 (a)에 나타낸 바와 같이, 반도체 발광 장치(120d)에서, 제1 단부면(31ae)은 원형이며, 제2 단부면(31be)은 직사각형이다. 이와 같이, 제1 단부면(31ae)의 패턴 형상과 제2 단부면(31be)의 패턴 형상은 다르다. 이에 의해, 제1 단부면(31ae)과 제2 단부면(31be)을 서로 판별할 수 있다.
도 9의 (b)에 나타낸 바와 같이, 반도체 발광 장치(120e)에서, 제1 단부면(31ae)은 육각형이며, 제2 단부면(31be)은 사각형이다. 이와 같이, 제1 단부면(31ae)의 패턴 형상과 제2 단부면(31be)의 패턴 형상은 상이하다. 이에 의해, 제1 단부면(31ae)과 제2 단부면(31be)을 서로 판별할 수 있다. 본 구체예에서, 제1 단부면(31ae)은 이방성을 갖는 다각형의 패턴 형상을 갖고 있다. 패턴 형상이 이방성을 가지므로, 그 패턴 형상을 사용하여, 전류가 흐르는 방향을 직감적으로 파악하는 것도 가능해진다. 이에 의해, 제1 단부면(31ae)과 제2 단부면(31be)을 보다 쉽게 서로 판별할 수 있다.
도 9의 (c)에 나타낸 바와 같이, 반도체 발광 장치(120f)에서, 반도체 발광 장치의 외형에 대한 제1 단부면(31ae)의 배치와, 반도체 발광 장치의 외형에 대한 제2 단부면(31be)의 배치는 비대칭이다. 즉, 본 구체예에서는, 제1 단부면(31ae)의 변으로부터 외형의 1개의 변까지의 거리가, 제2 단부면(31be)의 변으로부터 외형의 1개의 변까지의 거리보다 짧게 설정되어 있다. 이와 같이, 제1 단부면(31ae)의 배치(예를 들어, 반도체 발광 장치의 외형에 대한 배치)와, 제2 단부면(31be)의 배치(예를 들어, 반도체 발광 장치의 외형에 대한 배치)를 비대칭으로 함으로써, 제1 단부면(31ae)과 제2 단부면(31be)을 서로 판별할 수 있다.
이와 같이, 제1 단부면(31ae)과 제2 단부면(31be)이 비대칭인 것은 예를 들어, 제1 단부면(31ae)의 크기가 제2 단부면(31be)의 크기와는 다른 경우를 포함한다. 또한, 예를 들어, 제1 단부면(31ae)의 수가 제2 단부면(31be)의 수와는 다른 경우를 포함한다. 또한, 예를 들어, 제1 단부면(31ae)의 패턴 형상이 제2 단부면(31be)의 패턴 형상과는 다른 경우를 포함한다. 또한, 예를 들어, 제1 단부면(31ae)의 배치가 제2 단부면(31be)의 배치와 비대칭인 경우를 포함한다.
또한, 상기한 제1 단부면(31ae)과 제2 단부면(31be)이 비대칭인 구성은, 이미 설명한 실시예 중 어느 하나에 따른 반도체 발광 장치에도 적용할 수 있고, 마찬가지의 효과를 발휘할 수 있다.
(제3 실시예)
도 10은, 제3 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
즉, 이 도면은 도 1의 (b)의 A-A'선을 따른 단면에 대응하는 단면도이다.
도 10에 도시한 바와 같이, 본 실시예에 따른 반도체 발광 장치(130)에서, 제1 도전부(30a)는, 반도체 적층체(10)와는 반대측인 제1 도전부(30a)의 제1 단부면(31ae)에 배치된 제1 표면층(71a)을 더 포함하고; 제2 도전부(30b)는, 반도체 적층체(10)와는 반대측인 제2 도전부(30b)의 제2 단부면(31be)에 배치된 제2 표면층(71b)을 더 포함한다. 이 이외에, 반도체 발광 장치(130)는 반도체 발광 장치(110)와 마찬가지이므로 설명을 생략한다.
제1 표면층(71a)은, 예를 들어 제1 기둥부(31a)의 재료의 습윤성보다 높은 습윤성을 갖는다. 제2 표면층(71b)은 예를 들어, 제2 기둥부(31b)의 재료의 습윤성보다 높은 습윤성을 갖는다. 제1 표면층(71a) 및 제2 표면층(71b)은, 산화 방지층의 기능을 가질 수 있다.
제1 표면층(71a) 및 제2 표면층(71b)은 예를 들어, 수용성 프리플럭스, 무전해 Ni/AU 도금 및 AuSn 도금으로부터 선택된 적어도 어느 하나의 처리가 행해진 층을 포함할 수 있다. 이에 의해, 제1 도전부(30a)의 제1 단부면(31ae) 및 제2 도전부(30b)의 제2 단부면(31be)에서의 땜납과의 습윤성을 향상시킬 수 있다. 이에 의해, 반도체 발광 장치(130)의 실장성이 향상된다.
도 11은, 제3 실시예에 따른 다른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
즉, 이 도면은 도 1의 (b)의 A-A'선을 따른 단면에 대응하는 단면도이다.
도 11에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치(131)에서는, 반도체 적층체(10)와는 반대측인 제1 도전부(30a)의 제1 단부면(31ae)에 배치된 제1 접속 부재(72a)와, 반도체 적층체(10)와는 반대측인 제2 도전부(30b)의 제2 단부면(31be)에 배치된 제2 접속 부재(72b)를 더 포함한다. 이 이외에, 반도체 발광 장치(131)는 반도체 발광 장치(110)와 마찬가지이므로 설명을 생략한다.
본 구체예에서는, 제1 도전부(30a)가 제1 표면층(71a)을 포함하고, 제2 도전부(30b)가 제2 표면층(71b)을 포함하지만, 제1 표면층(71a) 및 제2 표면층(71b)은 필요에 따라 제공될 수 있고, 경우에 따라서는 생략될 수도 있다.
제1 접속 부재(72a) 및 제2 접속 부재(72b)는 땜납을 포함할 수 있다. 반도체 발광 장치(131)에서는, 제1 접속 부재(72a) 및 제2 접속 부재(72b)를 더 제공함으로써, 반도체 발광 장치(131)의 실장성이 더욱 향상된다.
상기한 제1 표면층(71a), 제2 표면층(71b), 제1 접속 부재(72a) 및 제2 접속 부재(72b)는, 이미 설명한 실시예 중 어느 하나에 따른 반도체 발광 장치에도 제공될 수 있고, 마찬가지의 효과를 발휘할 수 있다.
(제4 실시예)
도 12는 제4 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
즉, 이 도면은 도 1의 (b)의 A-A'선을 따른 단면에 대응하는 단면도이다.
도 12에 도시한 바와 같이, 본 실시예에 따른 반도체 발광 장치(140)에서, 제1 도전부(30a)의 제1 기둥부(31a)는, 제1 기둥부(31a)의 측면에 배치된 제1 조면화부(surface-roughened portion)(31as)를 포함한다. 제2 도전부(30b)의 제2 기둥부(31b)는, 제2 기둥부(31b)의 측면에 배치된 제2 조면화부(31bs)를 포함한다. 이 이외에, 반도체 발광 장치(140)는 반도체 발광 장치(110)와 마찬가지이므로 설명을 생략한다.
제1 조면화부(31as) 및 제2 조면화부(31bs)는, 예를 들어, 도 3의 (d)에 관하여 설명한 공정에서, 제1 레지스트층(37) 및 제2 레지스트층(38)을 제거한 후, 제1 기둥부(31a)의 측면 및 제2 기둥부(31b)의 측면에 대하여, 소프트 에칭을 행함으로써 형성될 수 있다. 이 소프트 에칭에는, 예를 들어, 과산화수소-황산계의 소프트 에칭액을 사용할 수 있다.
또한, 제1 조면화부(31as) 및 제2 조면화부(31bs)는, 예를 들어, 도 3의 (c)에 관하여 설명한 공정에서, 제2 레지스트층(38)의 측면을 조면화하고, 제2 레지스트층(38)의 조면화된 측면의 요철을, 기둥부 도전막(31f)에 전사함으로써 형성될 수 있다.
제1 기둥부(31a)의 측면에 제1 조면화부(31as)를 제공하고, 제2 기둥부(31b)의 측면에 제2 조면화부(31bs)를 제공함으로써, 제1 기둥부(31a)와 밀봉부(50)의 밀착성, 및 제2 기둥부(31b)와 밀봉부(50)의 밀착성이 향상되어, 신뢰성을 향상시킬 수 있다.
제1 조면화부(31as) 및 제2 조면화부(31bs)는, 이미 설명한 실시예 중 어느 하나에 따른 반도체 발광 장치에도 제공될 수 있고, 마찬가지의 효과를 발휘할 수 있다.
(제5 실시예)
도 13은 제5 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식적 단면도이다.
즉, 이 도면은 도 1의 (b)의 A-A'선을 따른 단면에 대응하는 단면도이다.
도 13에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치(150)에서는, 반도체 적층체(10)가 제공되어 있지 않은 영역에서, 밀봉부(50)가 2층 구조를 갖고 있다.
즉, 밀봉부(50)는 제1 밀봉층(51)과 제2 밀봉층(52)을 포함하는 부분을 갖는다. 제2 밀봉층(52)과 광학층(60) 사이의 거리는, 제1 밀봉층(51)과 광학층(60) 사이의 거리보다 길다. 제1 밀봉층(51)은 제2 밀봉층(52)의 재료와는 다른 재료를 포함할 수 있다.
예를 들어, 제1 밀봉층(51)은 제2 밀봉층(52)의 내열성보다 높은 내열성을 가질 수 있다. 즉, 제1 밀봉층(51)의 열분해 온도는, 제2 밀봉층(52)의 열분해 온도보다 높다. 예를 들어, 제1 밀봉층(51)은 열분해 온도가 380℃ 정도 이상인 폴리이미드를 포함할 수 있고, 제2 밀봉층(52)은 예를 들어, 열분해 온도가 280℃ 이상 300℃도 이하 정도인 에폭시 수지를 포함할 수 있다.
또한, 제1 밀봉층(51)에 포함되는 필러의 함유율은, 제2 밀봉층(52)에 포함되는 필러의 함유율보다 낮게 설정될 수 있다. 예를 들어, 제1 밀봉층(51)은 실질적으로 필러를 포함하지 않는 폴리이미드를 포함할 수 있다. 한편, 제2 밀봉층(52)은 필러를 포함하는 에폭시 수지를 포함할 수 있다.
제1 밀봉층(51)은 예를 들어, 절연층(20)과 동일한 재료를 포함할 수 있고, 제1 밀봉층(51)과 절연층(20)은 일괄하여 형성될 수 있다.
이미 설명한 바와 같이, 반도체 적층체(10)로부터 기판(10s)을 분리하는 공정에서, 반도체 적층체(10)들 사이의 영역에서, 반도체 적층체(10)에 가까운 밀봉부(50) 내의 부분이 고온에 도달되는 경우가 있다. 즉, 반도체 적층체(10)와는 반대측인 기판(10s)의 면으로부터, 기판(10s)을 통하여, 반도체 적층체(10)에 레이저광을 조사할 때에, 반도체 적층체(10)들 사이 영역의 밀봉부(50)가 가열되고, 반도체 적층체(10)에 가까운 밀봉부(50)의 부분이 특히 고온이 된다. 이 경우, 밀봉부(50)를 2층 구조로 하고, 제1 밀봉층(51)의 내열성을 제2 밀봉층(52)보다 높게 함으로써, 이 가열에 의한 밀봉부(50)의 특성의 열화를 억제할 수 있다.
또한, 제1 밀봉층(51)에 포함되는 필러의 함유율을 제2 밀봉층(52)에 포함되는 필러의 함유율보다 낮게 설정함으로써, 고온에 도달되는 밀봉부(50)로 인해 필러에 기인한 결함이 발생하는 것을 억제할 수 있다.
또한, 제1 밀봉층(51) 및 제2 밀봉층(52)의 적층 구성은, 이미 설명한 실시예 중 어느 하나에 따른 반도체 발광 장치에도 제공될 수 있고, 마찬가지의 효과를 발휘할 수 있다.
(제6 실시예)
도 14의 (a) 및 도 14의 (b)는 제6 실시예에 따른 반도체 발광 장치의 구성을 예시하는 모식도이다.
즉, 도 14의 (b)는 모식적인 평면도이며, 도 14의 (a)는 도 14의 (b)의 C-C'선을 따른 단면도이다.
도 4의 (a) 및 도 14의 (b)에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치(160)는 X-Y 평면내(제2 주면(10a)으로부터 제1 주면(10b)을 향하는 방향인 Z축 방향에 수직인 평면 내)에서, 반도체 적층체의 적어도 한 변에 대향하여 배치된 주변 적층부(10p)를 더 포함한다.
주변 적층부(10p)는 반도체 적층체(10)의 재료로 구성된다. 주변 적층부(10p)는 밀봉부(50)와 광학층(60)으로 덮여진다.
본 구체예에서, 주변 적층부(10p)는, X-Y 평면 내에서, 반도체 적층체(10)의 4개의 변에 대향하도록 배치된다. 즉, 주변 적층부(10p)는, X-Y 평면 내에서, 반도체 적층체(10)를 둘러싸고 있다. 본 구체예에서, 주변 적층부(10p)의 패턴 형상은 환형(annular configuration)이다.
주변 적층부(10p)를 제공함으로써, 예를 들어 도 4의 (e)에 관하여 설명한, 예를 들어, 다이싱에 의한 복수의 반도체 적층체(10)의 각각의 분리시에, 반도체 적층체(10)에 가해지는 응력을 저감시킬 수 있다. 즉, 다이싱 시의 충격이 주변 적층부(10p)에 의해 흡수되어, 충격이 반도체 적층체(10)에 가해지는 것을 억제할 수 있다. 이에 의해, 반도체 적층체(10)의 반도체층에 결함이 발생하는 것이 억제되어; 높은 발광 효율을 유지할 수 있다.
본 구체예는, 주변 적층부(10p)가 X-Y 평면 내에서 반도체 적층체(10)를 둘러싸는 예이지만, 실시예는 이에 한정되지 않는다. 주변 적층부(10p)의 패턴 형상은 임의로 가능하다. 예를 들어, 주변 적층부(10p)는, 반도체 적층체(10)의 4개의 변에 대향하도록 분단된 4개의 띠 형상의 패턴 형상을 갖고 있어도 된다. 주변 적층부(10p)는, 반도체 적층체(10)의 모든 변에 대향하도록 제공될 필요는 없고, 주변 적층부(10p)는, 반도체 적층체(10)의 적어도 한 변에 대향하도록 제공되면 된다. 주변 적층부(10p)는, 반도체 적층체(10)의 적어도 한 변의 전체 길이를 따라 제공되지 않아도 되고, 주변 적층부(10p)는, 반도체 적층체(10)의 적어도 한 변의 적어도 일부에 대향하여 제공되면 된다.
또한, 이와 같은 주변 적층부(10p)는, 이미 설명한 실시예 중 어느 하나에 따른 반도체 발광 장치에 제공될 수 있고, 마찬가지의 효과를 발휘할 수 있다.
(제7 실시예)
도 15는, 제7 실시예에 따른 반도체 발광 장치의 제조 방법을 예시하는 흐름도이다.
본 실시예는, 상기한 실시예에 따른 어느 하나의 반도체 발광 장치를 제조하는 방법이다. 즉, 본 제조 방법은, 반도체 발광 장치의 제조 방법이며, 상기 장치는, 발광부(10d), 제1 도전부(30a), 절연층(20), 제2 도전부(30b), 밀봉부(50) 및 광학층(60)을 포함하며, 상기 발광부(10d)는 반도체 적층체(10), 제1 전극(14) 및 제2 전극(15)을 포함하고, 상기 반도체 적층체(10)는 제1 도전형의 제1 반도체층(11), 제2 도전형의 제2 반도체층(12) 및 제1 반도체층(11)과 제2 반도체층(12) 사이에 배치된 발광층(13)을 포함하고, 상기 반도체 적층체(10)는 제1 반도체층(11) 측의 제1 주면(10b)과 제2 반도체층(12) 측의 제2 주면(10a)을 포함하며, 상기 제1 전극(14)은 제2 주면(10a) 측에서 제1 반도체층(11)에 전기적으로 접속되고, 상기 제2 전극(15)은 제2 주면(10a) 측에서 제2 반도체층(12)에 전기적으로 접속되며, 상기 제1 도전부(30a)는 제1 전극(14)에 전기적으로 접속되며, 상기 제1 도전부(30a)는 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮도록 제2 주면(10a) 상에 배치된 제1 기둥부(31a)를 포함하고, 상기 제1 기둥부(31a)는 제2 반도체층(12)과 이격되어 있으며, 상기 절연층(20)은 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)과 제1 기둥부(31a) 사이에 제공되고, 상기 제2 도전부(30b)는 제2 전극(15)에 전기적으로 접속되고, 상기 제2 도전부(30b)는 제2 주면(10a) 상에 배치된 제2 기둥부(31b)를 포함하며, 상기 밀봉부(50)는 제1 도전부(30a)의 측면 및 제2 도전부(30b)의 측면을 덮고, 상기 광학층(60)은 반도체 적층체(10)의 제1 주면(10b)에 배치된 광학층이며, 상기 광학층(60)은 발광층(13)으로부터 방출되는 광을 흡수하여 이러한 광의 파장과는 다른 파장의 광을 방출하도록 구성된 파장 변환부(형광체층(61))를 포함한다.
도 15에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 장치의 제조 방법은, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20)을 형성한다(스텝 S110). 즉, 예를 들어, 도 2의 (c)에 관하여 설명한 처리를 행한다.
이미 설명한 바와 같이, 절연층(20)은, 제1 전극(14)의 적어도 일부를 제외한 영역 및 제2 전극(15)의 적어도 일부를 제외한 영역에 형성될 수 있다. 절연층(20)은 복수의 반도체 적층체(10) 사이에도 제공될 수 있다.
그 후, 도 15에 나타낸 바와 같이, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20) 상에, 제1 도전부(30a)의 적어도 일부를 형성하는 데 사용되는 도전막을 형성한다(스텝 S120). 즉, 예를 들어, 도 2의 (d), 도 2의 (e) 및 도 3의 (a)에 관하여 설명한 처리를 행한다.
즉, 스텝 S120은, 예를 들어, 시드층(33)을 형성하는 공정, 제1 접속부(32a)에 대응하는 영역 및 제2 접속부(32b)에 대응하는 영역 이외의 영역에, 제1 레지스트층(37)을 형성하는 공정, 및 제1 레지스트층(37)이 형성되어 있지 않은 영역에, 제1 접속부(32a)의 제2 층 및 제2 접속부(32b)의 제4 층을 형성하는 데 사용되는 접속부 도전막(32f)을 형성하는 공정을 포함할 수 있다.
이미 설명한 바와 같이, 제1 도전부(30a)의 적어도 일부를 형성하는 데 사용되는 도전막은, 제2 도전부(30b)의 적어도 일부를 형성하는데 사용될 수도 있다. 또한, 이 도전막은, 절연층(20)으로 덮여 있지 않은 제1 전극(14)의 적어도 일부와, 절연층(20)으로 덮여 있지 않은 제2 전극(15)의 적어도 일부를 덮도록, 형성될 수 있다.
이에 의해, 전극의 접속성을 높게 유지하여, 소형화에 적합한 반도체 발광 장치를 제조할 수 있다.
이미 설명한 바와 같이, 상기한 절연층(20)의 형성(스텝 S110)과 상기한 도전막의 형성(스텝 S120)은, 복수의 반도체 적층체(10)가 배치된 기판(10s)의 복수의 반도체 적층체(10)에 대하여 일괄하여 구현될 수 있다. 이에 의해, 전극의 접속성을 높게 유지하여, 소형화에 적합한 반도체 발광 장치를 높은 생산성으로 제조할 수 있다.
또한, 본 실시예에 따른 제조 방법은, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20) 상에 형성된, 제1 도전부(30a)의 적어도 일부를 형성하는 데 사용되는 도전막(제1 접속부(32a)) 상에, 제1 기둥부(31a)를 형성하는 공정을 더 포함할 수 있다. 즉, 도 3의 (b) 및 도 3의 (c)에 관하여 설명한 처리를 또한 구현할 수 있다.
또한, 도 6의 (a) 내지 도 6의 (c)에 관하여 설명한 반도체 발광 장치(110d, 110e 및 110f)와 같이, 접속부 도전막(32f)이 생략되는 경우에는, 스텝 S120에서의 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20) 상에, 제1 도전부(30a)의 적어도 일부를 형성하는 데 사용되는 도전막을 형성하는 공정은, 제2 주면(10a) 측의 제2 반도체층(12)의 소정 부분(12p)을 덮는 절연층(20) 상에 제1 기둥부(31a)를 형성하는 공정이 된다. 이 방법에서도, 전극의 접속성을 높게 유지하여, 소형화에 적합한 반도체 발광 장치를 제조할 수 있다.
적색의 형광체는 예를 들어 이하를 포함할 수 있다. 단, 실시예의 적색의 형광체는 이에 한정되지 않는다.
Y2O2S:Eu,
Y2O2S:Eu+안료,
Y2O3:Eu,
Zn3(PO4)2:Mn,
(Zn, Cd)S:Ag+In2O3,
(Y, Gd, Eu)BO3,
(Y, Gd, Eu)2O3,
YVO4:Eu,
La2O2S:Eu, Sm,
LaSi3N5:Eu2 +,
α-sialon:Eu2 +,
CaAlSiN3:Eu2 +,
CaSiNX:Eu2 +,
CaSiNX:Ce2 +,
M2Si5N8:Eu2 +,
CaAlSiN3:Eu2 +,
(SrCa)AlSiN3:EuX +,
Srx(SiyAl3)z(OxN):EuX +.
녹색의 형광체는 예를 들어 이하를 포함할 수 있다. 단, 실시예의 녹색의 형광체는 이에 한정되지 않는다.
ZnS:Cu, Al,
ZnS:Cu, Al+안료,
(Zn, Cd)S:Cu, Al,
ZnS:Cu, Au, Al, +안료,
Y3Al5O12:Tb,
Y3(Al, Ga)5O12:Tb,
Y2SiO5:Tb,
Zn2SiO4:Mn,
(Zn, Cd)S:Cu,
ZnS:Cu,
Zn2SiO4:Mn,
ZnS:Cu+Zn2SiO4:Mn,
Gd2O2S:Tb,
(Zn, Cd)S:Ag,
ZnS:Cu, Al,
Y2O2S:Tb,
ZnS:Cu, Al+In2O3,
(Zn, Cd)S:Ag+In2O3,
(Zn, Mn)2SiO4,
BaAl12O19:Mn,
(Ba, Sr, Mg)O·aAl2O3:Mn,
LaPO4:Ce, Tb,
Zn2SiO4:Mn,
ZnS:Cu,
3(Ba, Mg, Eu, Mn)Oㆍ8Al2O3,
La2O3ㆍ0.2SiO2ㆍ0.9P2O5:Ce, Tb,
CeMgAl11O19:Tb,
CaSc2O4:Ce,
(BrSr)SiO4:Eu,
α-sialon:Yb2 +,
β-sialon:Eu2 +,
(SrBa)YSi4N7:Eu2 +,
(CaSr)Si2O4N7:Eu2 +,
Sr(SiAl)(ON):Ce.
청색의 형광체는 예를 들어 이하를 포함할 수 있다. 단, 실시예의 청색의 형광체는 이에 한정되지 않는다.
ZnS:Ag,
ZnS:Ag+안료,
ZnS:Ag, Al,
ZnS:Ag, Cu, Ga, Cl,
ZnS:Ag+In2O3,
ZnS:Zn+In2O3,
(Ba, Eu)MgAl10O17,
(Sr, Ca, Ba, Mg)10(PO4)6Cl2:Eu,
Sr10(PO4)6Cl2:Eu,
(Ba, Sr, Eu)(Mg, Mn)Al10O17,
10(Sr, Ca, Ba, Eu)ㆍ6PO4ㆍCl2,
BaMg2Al16O25:Eu.
황색의 형광체는 예를 들어 이하를 포함할 수 있다. 단, 실시예의 황색의 형광체는 이에 한정되지 않는다.
Li(Eu, Sm)W2O8,
(Y, Gd)3,(Al, Ga)5O12:Ce3 +,
Li2SrSiO4:Eu2 +,
(Sr(Ca, Ba))3SiO5:Eu2 +,
SrSi2ON2 .7:Eu2 +.
본 명세서에서 「질화물 반도체」는, BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1) 화학식에서 조성비 x, y 및 z를 각각의 범위 내에서 변화시킨 모든 조성의 반도체를 포함한다. 상기 화학식에서, 「질화물 반도체」는 N(질소) 이외의 V족 원소, 및 도전형 등을 제어하기 위하여 첨가되는 각종 도펀트 중 어느 하나를 더 포함한다.
이상 설명한 바와 같이, 실시예에 따르면, 전극의 접속성을 높게 유지하여, 소형화에 적합한 반도체 발광 장치 및 그 제조 방법을 제공할 수 있다.
본원 명세서에서, 「수직」 및 「평행」은, 엄밀한 수직 및 엄밀한 평행만이 아니라, 예를 들어 제조 공정으로 인한 변동 등을 포함하며, 실질적으로 수직 및 실질적으로 평행하면 된다.
이상, 구체예를 참조하면서, 본 발명의 예시적인 실시예에 대하여 설명하였다. 그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다. 예를 들어, 반도체층, 발광층, 전극, 도전층, 반사층 및 콘택트 전극층과 같은 발광부에 포함되는 요소, 및 도전부, 기둥부, 접속부, 절연층, 밀봉부, 밀봉층, 광학층, 파장 변환부, 형광체층, 형광체, 투광부 및 경질막 등과 같은 반도체 발광 장치에 포함되는 요소의 구체적인 구성에 관해서는, 본 기술분야의 기술자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있다. 그러한 실시는, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체예 중 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
그 외, 본 발명의 실시예로서 상술한 반도체 발광 장치 및 그 반도체 발광 장치의 제조 방법에 기초하여, 본 기술분야의 기술자가 적절히 설계 변경하여 실시할 수 있는 모든 반도체 발광 장치 및 그 반도체 발광 장치의 제조 방법도, 본 발명의 실시예의 요지를 포함하는 한, 본 발명의 범위에 속한다.
그 외, 본 발명의 사상의 범주 내의 각종 변경 및 수정은 본 기술분야의 기술자라면 쉽게 상도할 수 있는 것이다. 따라서, 그들 변경 및 수정 모두 본 발명의 범위에 속하는 것으로 이해된다.
몇 가지의 실시예를 설명하였지만, 이들 실시예는, 예로서 제시한 것이며, 발명의 범위를 한정할 의도는 아니다. 실제, 본원에 기술된 신규한 실시예는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 첨부하는 특허청구범위 및 그 균등물은, 본 발명의 범위 및 요지에 포함됨과 함께, 그 형태나 변형을 커버할 의도이다.
10: 반도체 적층체
10a: 제2 주면
10b: 제1 주면
10d: 발광부
10p: 주변 적층부
10s: 기판
11: 제1 반도체층
12: 제2 반도체층
12p: 소정 부분
13: 발광층
14: 제1 전극
15: 제2 전극
18: 보호층
20: 절연층
20o1, 20o2: 제1 및 제2 개구부
30a: 제1 도전부
30b: 제2 도전부
31a: 제1 기둥부
31ae: 제1 단부면
31ae1 내지 31ae4: 제1 내지 제4 서브 단부면
31as: 제1 조면화부
31b: 제2 기둥부
31be: 제2 단부면
31be1, 31be2: 제5 및 제6 서브 단부면
31bs: 제2 조면화부
31f: 기둥부 도전막
32a: 제1 접속부
32b: 제2 접속부
32f: 접속부 도전막
33: 시드층
37: 제1 레지스트층
38: 제2 레지스트층
50: 밀봉부
50f: 수지층
51: 제1 밀봉층
52: 제2 밀봉층
60: 광학층
61: 형광체층(파장 변환부)
61f: 형광체막
62: 투광부
63: 경질막
71a, 71b: 제1 및 제2 표면층
72a, 72b: 제1 및 제2 접속 부재
110, 110a 내지 110f, 120, 120a 내지 120f, 130, 131, 140, 150, 160: 반도체 발광 장치

Claims (20)

  1. 반도체 발광 장치로서,
    제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제1 반도체층 측의 제1 주면과 상기 제2 반도체층 측의 제2 주면을 갖는 반도체 적층체,
    상기 제2 주면 측에서 상기 제1 반도체층에 전기적으로 접속된 제1 전극,
    상기 제2 주면 측에서 상기 제2 반도체층에 전기적으로 접속된 제2 전극
    을 포함하는 발광부;
    상기 제1 전극에 전기적으로 접속된 제1 도전부 - 상기 제1 도전부는 상기 제2 주면 측의 상기 제2 반도체층의 일부를 덮도록 상기 제2 주면에 배치된 제1 기둥부를 포함하고, 상기 제1 기둥부는 상기 제2 반도체층과 이격되어 있음 - ;
    상기 제2 주면 측의 상기 제2 반도체층의 일부와 상기 제1 기둥부 사이에 배치된 절연층;
    상기 제2 전극에 전기적으로 접속된 제2 도전부 - 상기 제2 도전부는 상기 제2 주면 상에 배치된 제2 기둥부를 포함함 - ;
    상기 제1 도전부의 측면 및 상기 제2 도전부의 측면을 덮는 밀봉부; 및
    상기 반도체 적층체의 상기 제1 주면에 배치된 광학층 - 상기 광학층은 상기 발광층으로부터 방출되는 발광광을 흡수하여 상기 발광광의 파장과는 다른 파장의 광을 방출하도록 구성된 파장 변환부를 포함함 -
    을 포함하고,
    상기 제1 도전부는, 상기 절연층의 적어도 일부를 덮어 상기 제1 전극을 상기 제1 기둥부에 전기적으로 접속하는 제1 접속부를 더 포함하는, 반도체 발광 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 접속부는, Cu(구리), Ni(니켈) 및 Al(알루미늄) 중에서 선택되는 적어도 하나를 포함하는, 반도체 발광 장치.
  4. 제1항에 있어서, 상기 제2 도전부는, 상기 제2 주면으로부터 상기 제1 주면을 향하는 방향에 수직인 평면을 따라 연장되어 상기 제2 전극을 상기 제2 기둥부에 전기적으로 접속하는 부분을 갖는 제2 접속부를 더 포함하는, 반도체 발광 장치.
  5. 제1항에 있어서, 상기 반도체 적층체와는 반대측인 상기 제1 도전부 측의 제1 단부면과, 상기 반도체 적층체와는 반대측인 상기 제2 도전부 측의 제2 단부면은 비대칭인, 반도체 발광 장치.
  6. 제1항에 있어서, 상기 제1 도전부는, 상기 반도체 적층체와는 반대측인 상기 제1 도전부 측의 제1 단부면에 배치되고 상기 제1 기둥부의 재료의 습윤성보다 높은 습윤성을 갖는 제1 표면층을 더 포함하는, 반도체 발광 장치.
  7. 제6항에 있어서, 상기 제1 표면층은, 수용성 프리플럭스(preflux), 무전해 Ni/AU 도금 및 AuSn 도금 중에서 선택되는 적어도 하나의 처리가 행해진 층을 포함하는, 반도체 발광 장치.
  8. 제1항에 있어서, 상기 제1 기둥부는 상기 제1 기둥부의 측면에 배치된 제1 조면화부(surface-roughened portion)를 갖는, 반도체 발광 장치.
  9. 제1항에 있어서, 상기 밀봉부는 제1 밀봉층과 제2 밀봉층을 포함하는 부분을 갖고, 상기 제2 밀봉층과 상기 광학층간의 거리는 상기 제1 밀봉층과 상기 광학층간의 거리보다 길고,
    상기 제1 밀봉층은 상기 제2 밀봉층의 내열성보다 높은 내열성을 갖는, 반도체 발광 장치.
  10. 제1항에 있어서, 상기 제2 주면으로부터 상기 제1 주면을 향하는 방향에 수직인 평면 내에서, 상기 반도체 적층체의 적어도 한 측에 대향하여 배치되고, 상기 반도체 적층체의 재료로 형성되며, 상기 밀봉부와 상기 광학층으로 덮인 주변 적층부를 더 포함하는, 반도체 발광 장치.
  11. 제1항에 있어서, 상기 광학층은, 형광체를 포함하는 형광체층 및 상기 반도체 적층체와는 반대측인 상기 형광체층 측에 배치되고 상기 형광체층의 경도보다 높은 경도를 갖는 경질막을 포함하는, 반도체 발광 장치.
  12. 제1항에 있어서, 상기 제1 기둥부 및 상기 제2 기둥부는, Cu(구리), Ni(니켈) 및 Al(알루미늄) 중에서 선택되는 적어도 하나를 포함하는, 반도체 발광 장치.
  13. 제1항에 있어서, 상기 밀봉부는 석영 필러 및 알루미나 필러 중에서 선택되는 적어도 하나를 함유하는 에폭시 수지를 포함하는, 반도체 발광 장치.
  14. 제1항에 있어서, 상기 절연층은 폴리이미드 및 폴리벤조옥사졸 중에서 선택되는 적어도 하나를 포함하는, 반도체 발광 장치.
  15. 제1항에 있어서, 상기 제1 기둥부로부터 상기 제2 기둥부를 향하는 방향을 따른 상기 제1 반도체층의 길이는, 상기 제1 기둥부로부터 상기 제2 기둥부를 향하는 상기 방향과 상기 제2 주면으로부터 상기 제1 주면을 향하는 방향에 직교하는 방향을 따른 상기 제1 반도체층의 길이보다 긴, 반도체 발광 장치.
  16. 제1항에 있어서, 상기 제2 반도체층의 일부 및 상기 발광층의 일부가 선택적으로 제거되어 상기 반도체 적층체의 상기 제2 주면에서 상기 제1 반도체층의 일부가 노출되고, 상기 제1 전극은 상기 제1 반도체층의 상기 노출된 부분 상에 배치되는, 반도체 발광 장치.
  17. 제1항에 있어서, 상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형인, 반도체 발광 장치.
  18. 제1항에 있어서, 상기 절연층의 열분해 온도는 상기 밀봉부의 열분해 온도보다 높은, 반도체 발광 장치.
  19. 제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제1 반도체층 측의 제1 주면과 상기 제2 반도체층 측의 제2 주면을 갖는 반도체 적층체, 상기 제2 주면 측에서 상기 제1 반도체층에 전기적으로 접속된 제1 전극, 상기 제2 주면 측에서 상기 제2 반도체층에 전기적으로 접속된 제2 전극을 포함하는 발광부; 상기 제1 전극에 전기적으로 접속된 제1 도전부 - 상기 제1 도전부는 상기 제2 주면 측의 상기 제2 반도체층의 일부를 덮도록 상기 제2 주면 상에 배치된 제1 기둥부를 포함하고, 상기 제1 기둥부는 상기 제2 반도체층과 이격되어 있음 - ; 상기 제2 주면 측의 상기 제2 반도체층의 일부와 상기 제1 기둥부 사이에 배치된 절연층; 상기 제2 전극에 전기적으로 접속된 제2 도전부 - 상기 제2 도전부는 상기 제2 주면 상에 배치된 제2 기둥부를 포함함 - ; 상기 제1 도전부의 측면 및 상기 제2 도전부의 측면을 덮는 밀봉부; 및 상기 반도체 적층체의 상기 제1 주면에 배치된 광학층 - 상기 광학층은 상기 발광층으로부터 방출되는 발광광을 흡수하여 상기 발광광의 파장과는 다른 파장의 광을 방출하는 파장 변환부를 포함함 - 을 포함하는 반도체 발광 장치의 제조 방법으로서,
    상기 제2 주면 측의 상기 제2 반도체층의 일부를 덮도록 상기 절연층을 형성하는 단계; 및
    상기 제2 주면 측의 상기 제2 반도체층의 일부를 덮는 상기 절연층 상에, 상기 제1 도전부의 적어도 일부를 형성하는 데 사용되는 도전막을 형성하는 단계
    를 포함하고,
    상기 절연층을 형성하는 단계와 상기 도전막을 형성하는 단계는, 기판에 배치된 복수의 상기 반도체 적층체에 대하여 일괄적으로 실시되는, 반도체 발광 장치의 제조 방법.
  20. 삭제
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