KR20130097815A - 반도체 발광 장치 - Google Patents

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KR20130097815A
KR20130097815A KR1020137020951A KR20137020951A KR20130097815A KR 20130097815 A KR20130097815 A KR 20130097815A KR 1020137020951 A KR1020137020951 A KR 1020137020951A KR 20137020951 A KR20137020951 A KR 20137020951A KR 20130097815 A KR20130097815 A KR 20130097815A
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미유키 이즈카
스스무 오바타
아키야 기무라
아키히로 고지마
요스케 아키모토
요시아키 스기자키
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가부시끼가이샤 도시바
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Abstract

일 실시형태에 따르면, 반도체 발광 장치는, 반도체층과, p측 전극과, n측 전극과, p측 금속 필라와, n측 금속 필라와, 절연재를 구비한다. 반도체층은 제1면, 제1면과 반대측의 제2면 및 발광층을 구비한다. p측 금속 필라는 p측 외부 단자를 구비하고, n측 금속 필라는 n측 외부 단자를 구비한다. p측 외부 단자의 면적 및 평면 형상 중 적어도 하나는, n측 외부 단자의 면적 및 평면 형상 중 적어도 하나와 상이하다.

Description

반도체 발광 장치{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명의 실시형태는, 반도체 발광 장치에 관한 것이다.
패키징 공정을 웨이퍼 상태로 일괄적으로 행하는 웨이퍼 레벨 LED 패키징 기술에 있어서, 실장 시에 애노드와 캐소드를 구별하기 위한 마크를, 개편화 후에 개개의 반도체 발광 소자의 외형에 마련하는 경우에는, 생산성의 저하가 초래된다.
특허문헌 1: 미국 특허 출원 공개 제2010/0148198호 명세서
도 1a는 실시형태의 반도체 발광 장치의 개략적인 단면도이며, 도 1b는 실시형태의 반도체 발광 장치의 외부 단자의 개략적인 평면도이다.
도 2a 내지 도 2d는 실시형태의 반도체 발광 장치의 외부 단자의 다른 구체예를 도시한다.
도 3a 내지 도 14b는 실시형태의 반도체 발광 장치를 제조하는 방법을 나타내는 개략도이다.
도 15a 및 도 15b는 다른 실시형태의 반도체 발광 장치의 개략적인 단면도이다.
일 실시형태에 따르면, 반도체 발광 장치는, 반도체층과, p측 전극과, n측 전극과, p측 금속 필라와, n측 금속 필라와, 절연재를 구비하고 있다. 상기 반도체층은, 제1면, 제1면의 반대측의 제2면 및 발광층을 포함한다. 상기 p측 전극은, 상기 발광층을 갖는 상기 제2면의 영역에 마련되어 있다. 상기 n측 전극은, 상기 발광층을 갖지 않는 상기 제2면의 영역에 마련되어 있다. 상기 p측 금속 필라는, 상기 제2면측에 마련되어 있다. 상기 p측 금속 필라는, 상기 p측 전극과 전기적으로 접속되어 있다. 상기 n측 금속 필라는, 상기 제2면측에서 상기 p측 금속 필라로부터 이격되어 마련되어 있다. 상기 n측 금속 필라는, 상기 n측 전극과 전기적으로 접속되어 있다. 상기 절연재는, 적어도 상기 p측 금속 필라와 상기 n측 금속 필라 사이에 마련된다. 상기 p측 금속 필라는, 상기 p측 전극과 접속된 면과는 다른 면에서 상기 절연재로부터 노출된 p측 외부 단자를 갖는다. 상기 n측 금속 필라는, 상기 n측 전극과 접속된 면과는 다른 면에서 상기 절연재로부터 노출된 n측 외부 단자를 갖는다. 상기 p측 외부 단자의 면적 및 평면 형상 중 적어도 하나는 상기 n측 외부 단자의 면적 및 평면 형상 중 적어도 하나와 상이하다.
이하에서, 첨부 도면을 참조하여 다양한 실시형태를 설명한다. 도면에 있어서, 동일한 요소에는 동일한 부호를 병기하고 있다. 제조 공정을 나타내는 도면에 있어서는, 복수의 반도체층(15; 칩)을 포함하는 웨이퍼의 일부의 영역을 나타내고 있다.
도 1a는, 실시형태의 반도체 발광 장치(10)의 개략적인 단면도이다.
도 1b는, 상기 반도체 발광 장치(10)에 있어서의 p측 외부 단자(23a) 및 n측 외부 단자(24a)를 포함하는 실장면의 개략적인 평면도이다.
반도체 발광 장치(10)는 반도체층(15)을 갖는다. 반도체층(15)은, 제1면(15a)과, 제1면(15a)과 반대측의 제2면을 갖는다. 제2면측에는 전극 및 배선층이 마련된다. 주로 제2면과 반대측의 제1면(15a)으로부터 광이 외부로 방출된다.
반도체층(15)은, 제1 반도체층(11)과 제2 반도체층(12)을 갖는다. 제1 반도체층(11) 및 제2 반도체층(12)은 모두, 예컨대 질화물반도체를 포함한다. 제1 반도체층(11)은, 예컨대 기초 버퍼층, n형층 등을 포함하고, n형층은 전류의 가로 방향 경로로서 기능한다. 제2 반도체층(12)은, 발광층(활성층)(13)이 n형층과 p형층 사이에 개재된 적층 구조를 갖는다.
반도체층(15)의 제2면은 요철 형상으로 패터닝되어 있다. 제2면에 형성된 볼록부는 발광층(13)을 포함한다. 볼록부의 상면인 제2 반도체층(12)의 상면에는, p측 전극(16)이 마련된다. p측 전극(16)은, 발광층(13)을 갖는 영역에 마련된다.
반도체층(15)의 제2면에서 볼록부의 옆에는, 제2 반도체층(12)이 없는 영역이 마련되고, 이 영역의 제1 반도체층(11)의 상면에 n측 전극(17)이 마련된다. n측 전극(17)은, 발광층(13)을 갖지 않는 영역에 마련된다.
도 5b에 도시한 바와 같이, 반도체층(15)의 제2면에서, 발광층(13)을 갖는 제2 반도체층(12)의 면적은, 발광층(13)을 갖지 않는 제1 반도체층(11)의 면적보다 넓다.
도 6b에 도시한 바와 같이, 하나의 반도체층(15)에 있어서, 발광층(13)을 갖는 영역에 마련된 p측 전극(16)은, 발광층(13)을 갖지 않는 n측 전극(17)보다 면적이 넓다. 이에 따라, 넓은 발광 영역을 얻을 수 있다. 도 6b에 도시하는 p측 전극(16) 및 n측 전극(17)의 레이아웃은 일례이며, 이것으로 한정되지 않는다.
반도체층(15)의 제2면측에는 절연층(18)이 마련된다. 절연층(18)은, 반도체층(15), p측 전극(16) 및 n측 전극(17)을 덮고 있다. 절연층(18)과 반도체층(15)의 사이에 별도의 절연막(예컨대 실리콘 산화막)이 마련되는 경우도 있다. 절연층(18)은, 예컨대, 미세개구의 패터닝성이 우수한 폴리이미드 등의 수지이다. 대안으로, 절연층(18)으로서 실리콘 산화물이나 실리콘 질화물 등의 무기물을 이용할 수도 있다.
절연층(18)은, 반도체층(15)의 반대측에 배선면(18c)을 갖는다. 배선면(18c)에는, p측 배선층(21)과 n측 배선층(22)이 서로 이격되어 마련된다.
p측 배선층(21)은, p측 전극(16)에 달하여 절연층(18)에 형성된 제1 비아(18a) 내에도 마련되고, p측 전극(16)과 전기적으로 접속되어 있다. p측 배선층(21)을 반드시 절연층(18) 상에 형성해야 하는 것은 아니다. 예컨대, p측 전극(16) 상에만 p측 배선층(21)을 마련한 구조를 이용할 수도 있다.
n측 배선층(22)은, n측 전극(17)에 달하여 절연층(18)에 형성된 제2 비아(18b) 내에도 마련되고, n측 전극(17)과 전기적으로 접속되어 있다.
p측 전극(16)과 반대측에 있는 p측 배선층(21)의 면에는, p측 금속 필라(23)가 마련된다. n측 전극(17)과 반대측에 있는 n측 배선층(22)의 면에는, n측 금속 필라(24)가 마련된다.
절연층(18)의 배선면(18c) 상에는, 절연재로서의 수지층(25)이 마련된다. 수지층(25)은, p측 배선층(21) 및 n측 배선층(22)을 덮고 있다. 수지층(25)은, p측 금속 필라(23) 및 n측 금속 필라(24)의 모든 측면을 덮고 있다. p측 금속 필라(23)와 n측 금속 필라(24)의 사이에 수지층(25)이 충전되어 있다.
p측 배선층(21)과 반대측에 있는 p측 금속 필라(23)의 면은 p측 외부 단자(23a)로서 기능한다. n측 배선층(22)과 반대측에 있는 n측 금속 필라(24)의 면은 n측 외부 단자(24a)로서 기능한다.
p측 외부 단자(23a) 및 n측 외부 단자(24a)는 수지층(25)으로부터 노출되고, 실장 기판에 형성된 패드에, 땜납, 그 외의 금속, 도전성 재료 등의 접합재를 통해 접합된다.
실장면에 노출되는 p측 외부 단자(23a)와 n측 외부 단자(24a) 사이의 거리는, 절연층(18)의 배선면(18c) 상에서의 p측 배선층(21)과 n측 배선층(22) 사이의 거리보다 크다. 즉, p측 외부 단자(23a)와 n측 외부 단자(24a)는, 실장 기판에의 실장 시에 땜납 등에 의해서 서로 단락하지 않는 거리만큼 이격되어 있다.
p측 배선층(21)의 평면 사이즈는, p측 외부 단자(23a)의 평면 사이즈보다 크다. p측 배선층(21)은, 예컨대 구리 등의 저저항 금속을 이용하여 형성할 수 있다. 이 때문에, p측 배선층(21)의 면적이 넓어질수록 제2 반도체층(12)에 보다 균일한 분포로 전류를 공급하는 것이 가능해진다. 또한, p측 배선층(21)의 열전도율도 높게 할 수 있어, 제2 반도체층(12)의 열을 효율적으로 방출할 수도 있다.
p측 전극(16)은, 발광층(13)을 갖는 영역으로 넓어진다. 따라서 복수의 제1 비아(18a)를 통해 p측 배선층(21)과 p측 전극(16)을 접속함으로써, 발광층(13)에의 전류 분포가 향상되고, 또한 발광층(13)의 열의 방열성도 향상시킬 수 있다.
n측 배선층(22)과 n측 금속 필라(24) 사이의 접촉 면적은, n측 배선층(22)과 n측 전극(17) 사이의 접촉 면적보다 크다. 또한, n측 배선층(22)의 일부는, 절연층(18)의 배선면(18c) 상에서, 발광층(13)의 아래로 뻗는 위치까지 연장한다.
이에 따라, 넓은 영역에 걸쳐 형성된 발광층(13)에 의해서 높은 광출력을 얻으면서, 발광층(13)을 갖지 않는 좁은 영역에 마련된 n측 전극(17)으로부터, n측 배선층(22)을 통해, 보다 넓은 인출 전극을 형성할 수 있다.
p측 배선층(21)과 p측 금속 필라(23) 사이의 접촉 면적은, p측 배선층(21)과 p측 전극(16) 사이의 접촉 면적보다 크다. 대안으로, p측 배선층(21)과 p측 금속 필라(23) 사이의 접촉 면적은, p측 배선층(21)과 p측 전극(16) 사이의 접촉 면적보다 작다.
제1 반도체층(11)은, n측 전극(17) 및 n측 배선층(22)을 통해 n측 금속 필라(24)와 전기적으로 접속되어 있다. 발광층(13)을 갖는 제2 반도체층(12)은, p측 전극(16) 및 p측 배선층(21)을 통해 p측 금속 필라(23)와 전기적으로 접속되어 있다.
p측 금속 필라(23)는 p측 배선층(21)보다 두껍고, n측 금속 필라(24)는 n측 배선층(22)보다 두껍다. 이 때문에, 반도체층(15)을 지지하는 기판이 없는 경우에도, p측 금속 필라(23), n측 금속 필라(24), 그리고 이들 p측 금속 필라(23)와 n측 금속 필라(24)의 사이에 충전된 수지층(25)에 의해서, 반도체 발광 장치(10)의 기계적 강도를 높일 수 있다.
p측 배선층(21), n측 배선층(22), p측 금속 필라(23) 및 n측 금속 필라(24)의 재료로서는, 구리, 금, 니켈, 은 등을 이용할 수 있다. 이들 중에서, 구리를 이용하는 경우에, 양호한 열전도성, 높은 마이그레이션 내성(migration resistance) 및 절연 재료와의 우수한 밀착성을 얻을 수 있다.
수지층(25)은, p측 금속 필라(23) 및 n측 금속 필라(24)를 보강한다. 수지층(25)은, 실장 기판과 동일하거나 이와 근사한 열팽창률을 갖는 것이 바람직하다. 이러한 수지층(25)의 예로는, 예컨대 에폭시 수지, 실리콘 수지, 플루오르카본 수지 등을 들 수 있다.
p측 금속 필라(23) 및 n측 금속 필라(24)의 두께[도 1a에 있어서 상하 방향의 두께]는, 반도체층(15), p측 전극(16), n측 전극(17) 및 절연층(18)을 포함하는 적층체의 두께보다 두껍다. 각각의 금속 필라(23, 24)의 어스펙트비(평면 사이즈에 대한 두께의 비)는 1 이상인 것으로 한정되지 않고, 그 비는 1보다 작을 수도 있다. 즉, 금속 필라(23, 24)의 두께가 평면 사이즈보다 작을 수도 있다.
실시형태에 따르면, 반도체층(15)이 얇고, 반도체층(15)을 지지하는 기판이 없는 경우에도, p측 금속 필라(23), n측 금속 필라(24) 및 수지층(25)을 두껍게 함으로써 기계적 강도를 유지할 수 있다.
또한, 반도체 발광 장치(10)를 실장 기판에 실장한 상태에서, 땜납 등을 통해 반도체층(15)에 가해지는 응력을, p측 금속 필라(23)와 n측 금속 필라(24)가 흡수함으로써 완화시킬 수 있다.
반도체층(15)의 제1면(15a) 상에는, 발광층(13)으로부터 발광된 광에 대하여 투명한 투명체로서, 렌즈(26) 및 형광체층(27)이 마련된다. 렌즈(26)는 제1면(15a) 상에 마련되고, 이 렌즈(26)를 덮도록 형광체층(27)이 마련된다.
형광체층(27)은 투명 수지와, 투명 수지에 분산된 형광체를 포함한다. 형광체층(27)은, 발광층(13)으로부터 발광된 광을 흡수하고 파장 변환광을 방출할 수 있다. 이 때문에, 반도체 발광 장치(10)는, 발광층(13)으로부터의 광과, 형광체층(27)의 파장 변환광의 혼합광을 방출할 수 있다.
예컨대, 발광층(13)이 질화물 반도체이고, 형광체가 황색광을 발광하도록 구성된 황색 형광체인 경우에는, 발광층(13)으로부터의 청색광과, 형광체층(27)의 파장 변환광인 황색광의 혼합색으로서, 백색 또는 전구색 등을 얻을 수 있다. 형광체층(27)은, 복수 종의 형광체(예컨대, 적색광을 발광하도록 구성된 적색 형광체와, 녹색광을 발광하도록 구성된 녹색 형광체)를 포함하는 구성으로 할 수도 있다.
발광층(13)으로부터 발광된 광은, 주로 제1 반도체층(11), 제1면(15a), 렌즈(26) 및 형광체층(27)을 통해 진행하여, 외부로 방출된다. 렌즈(26)를 형광체층(27) 상에 마련할 수도 있다. 도 15a에 도시한 바와 같이, 렌즈를 마련하지 않을 수도 있다.
실장 시에, 반도체 발광 장치(10)의 애노드와 캐소드의 식별이 요구된다. 본 실시형태의 반도체 발광 장치(10)에 있어서는, 후술하는 바와 같이, 전술한 각 요소를 웨이퍼 상태로 일괄적으로 형성한다. 웨이퍼의 일면은 발광면이고, 그 반대측의 다른 면이 실장면을 형성하는데 이용된다. 특히, 발광면에 형광체층(27)을 마련한 구조에 있어서는, 그 아래의 요소의 시인성이 나쁘다. 따라서 발광면측에서 p측 전극(16)과 n측 전극(17)을 식별하는 것은 어렵다. 또한, 발광면측에 식별 마크를 마련할 경우에는, 발광 특성이 영향을 받을 수 있다.
또한, 실장면측에는 수지층(25), p측 외부 단자(23a) 및 n측 외부 단자(24a)가 마련되어 있기 때문에, 실장면측에서 p측 전극(16)과 n측 전극(17)을 식별하는 것도 어렵다. 한편, 반도체 발광 장치의 측면에 식별 마크를 마련하는 것도 생각할 수 있다. 그러나 이 경우에는, 웨이퍼 상태로부터 개편화된 후에, 개개의 반도체 발광 장치의 측면의 패터닝이 실행되기 때문에, 제조 효율이 매우 나쁘다.
따라서 본 실시형태에서는, p측 외부 단자(23a)의 면적 및 평면 형상 중 적어도 하나가 n측 외부 단자(24a)의 면적 및 평면 형상 중 적어도 하나와 다르다. p측 외부 단자(23a) 및 n측 외부 단자(24a)는, 웨이퍼의 다른 면측에 마련된다. 이 때문에, 웨이퍼 상태로 복수의 반도체 발광 장치에 대하여 일괄해서 p측 외부 단자(23a)와 n측 외부 단자(24a)의 면적 및 평면 형상을 임의로 디자인하는 것이 가능해진다. 따라서 생산성의 저하를 초래하지 않는다.
구체적으로는, p측 외부 단자(23a) 및 n측 외부 단자(24a) 중 한쪽은 제1 형상으로 형성되고, p측 외부 단자(23a) 및 n측 외부 단자(24a) 중 다른 쪽은 제1 형상의 일부를 결손한 제2 형상으로 형성되어 있다. 보다 구체적으로는, 도 1b에 도시한 바와 같이, p측 외부 단자(23a)가 사각형 형상으로 형성되고, n측 외부 단자(24a)는 사각형 형상의 일부의 코너를 결한 형상으로 형성되어 있다.
이에 의해, 실장 공정에서, 애노드 단자인 p측 외부 단자(23a)와, 캐소드 단자인 n측 외부 단자(24a)를, 화상 인식 또는 육안으로 확인함으로써 순간적으로 판별할 수 있다.
또한, 발광층(13)에 접속된 p측 외부 단자(23a)는, n측 외부 단자(24a)보다 높은 방열성이 요구된다. 따라서 p측 외부 단자(23a)의 면적이 n측 외부 단자(24a)의 면적보다 넓은 것이 바람직하다. 즉, n측 외부 단자(24a)를, 일부를 결한 형상으로 하는 것이 바람직하다.
도 1b에 도시한 바와 같이 직사각형 실장면의 경우에는, 반도체 발광 장치가 실장 시에 단변 방향으로 기울어질 우려가 있다. p측 외부 단자(23a) 및 n측 외부 단자(24a)의 디자인에는, 실장 시의 안정성도 요구된다. 이 때문에, 도 1b에 도시한 바와 같이, 직사각형 실장면의 길이 방향을 2등분하는 중심선(c)에 대하여 대칭으로, p측 외부 단자(23a) 및 n측 외부 단자(24a)의 레이아웃을 정하는 것이 바람직하다.
또한, p측 외부 단자(23a)와 n측 외부 단자(24a)의 외형 형상 및 면적의 차이를 가능한 한 작게 함으로써, 실장시의 안정성이 우수하다. 도 1b에 도시한 바와 같이, p측 외부 단자(23a) 및 n측 외부 단자(24a) 중 한쪽을 사각형 형상으로 하고, p측 외부 단자(23a) 및 n측 외부 단자(24a) 중 다른 쪽을 사각형 형상의 일부의 코너를 결한 형상으로 함으로써, p측 외부 단자(23a)와 n측 외부 단자(24a) 사이에서 외형 형상 및 면적을 많이 바꾸는 일없이, p측 외부 단자(23a)와 n측 외부 단자(24a) 사이의 식별성을 높인 디자인이 실현된다. 코너를 결한 부분을 제외하고는, n측 외부 단자(24a)의 외형 형상, 외형 사이즈 및 면적이 p측 외부 단자(23a)와 동일하다.
p측 외부 단자(23a) 및 n측 외부 단자(24a)의 평면 형상은, 원형일 수도 있고 타원형일 수도 있다. 다만, 동일한 실장면으로 비교한 경우에는, 사각형 형상쪽이 원형이나 타원형보다 p측 외부 단자(23a) 및 n측 외부 단자(24a)의 면적을 크게 할 수 있다.
다음으로, 도 3a 내지 도 14b를 참조하여, 실시형태의 반도체 발광 장치(10)의 제조 방법에 관해서 설명한다. 공정을 나타내는 도면에 있어서는, 웨이퍼 상태의 일부의 영역을 나타낸다.
도 3a는, 기판(5)의 주면 상에, 제1 반도체층(11) 및 제2 반도체층(12)을 형성한 적층체를 도시한다. 도 3b는, 도 3a의 저면도에 대응한다.
기판(5)의 주면 상에 제1 반도체층(11)이 형성되고, 그 위에 발광층(13)을 갖는 제2 반도체층(12)이 형성된다. 제1 반도체층(11) 및 제2 반도체층(12)이 예컨대 질화물계 반도체인 경우에, 이들은 예컨대 사파이어 기판 상에 유기 금속 기상 증착(MOCVD)에 의해 결정 성장될 수 있다.
예컨대, 제1 반도체층(11)은, 기초 버퍼층 및 n형 GaN 층을 포함한다. 제2 반도체층(12)은, 발광층(활성층)(13) 및 p형 GaN 층을 포함한다. 발광층(13)은, 청색광, 자색광, 청자색광, 자외광 등을 발광하도록 구성될 수도 있다.
기판(5)에 접하는 제1 반도체층(11)의 면이, 반도체층(15)의 제1면(15a)이고, 제2 반도체층(12)의 상면이 반도체층(15)의 제2면(15b)이다.
다음에, 도시하지 않는 레지스트를 이용한, 예컨대 반응성 이온 에칭(RIE)에 의하여, 도 4a 및 그 하면도인 도 4b에 나타내는 바와 같이, 다이싱 영역(d1, d2)에 반도체층(15)을 관통하여 기판(5)에 달하는 홈(trench)을 형성한다. 다이싱 영역(d1, d2)은, 웨이퍼 상태의 기판(5) 상에서 예컨대 격자형으로 형성된다. 다이싱 영역(d1, d2)에 형성된 홈도 격자형으로 형성되어, 반도체층(15)을 복수의 칩으로 분리한다.
반도체층(15)을 복수로 분리하는 공정은, 후술하는 제2 반도체층(12)의 선택적 제거 후에, 또는 전극 형성 후에 실행될 수도 있다.
다음으로, 도시하지 않는 레지스트를 이용한, 예컨대 반응성 이온 에칭(RIE)에 의하여, 도 5a 및 그 하면도인 도 5b에 나타내는 바와 같이, 제2 반도체층(12)의 일부를 제거하여, 제1 반도체층(11)의 일부를 노출시킨다. 제1 반도체층(11)이 노출된 영역은, 발광층(13)을 포함하지 않는다.
다음으로, 도 6a 및 그 하면도인 도 6b에 도시한 바와 같이, 제2면에 p측 전극(16)과 n측 전극(17)을 형성한다. p측 전극(16)은, 제2 반도체층(12)의 상면에 형성된다. n측 전극(17)은, 제1 반도체층(11)의 노출면에 형성된다.
p측 전극(16) 및 n측 전극(17)은, 예컨대, 스퍼터링, 증착 등에 의해 형성될 수 있다. p측 전극(16)과 n측 전극(17) 중 어느 한쪽을 먼저 형성할 수도 있고, 동일한 재료로 동시에 형성할 수도 있다.
p측 전극(16)은, 발광층(13)으로부터의 방출광에 대하여 반사성을 갖는, 예컨대, 은, 은 합금, 알루미늄, 알루미늄 합금 등을 포함한다. 또한, p측 전극(16)의 황화 및 산화를 방지하기 위해 금속 보호막을 포함하는 구성을 이용할 수도 있다.
또한, p측 전극(16)과 n측 전극(17)의 사이에, 그리고 발광층(13)의 단부면(측면)에, 패시베이션막으로서, 예컨대 실리콘 질화막 및/또는 실리콘 산화막을 CVD(Chemical Vapor Deposition)에 의해 형성할 수도 있다. 전극과 반도체층 사이에 오믹 접촉을 제공하기 위한 활성화 어닐링 등을 필요에 따라서 실시할 수도 있다.
다음에, 도 7a에 도시한 바와 같이, 기판(5)의 주면 상의 전체 노출부를 절연층(18)으로 덮은 후에, 예컨대 웨트 에칭을 이용하여 절연층(18)을 패터닝하여, 절연층(18)에 선택적으로 제1 비아(18a)와 제2 비아(18b)를 형성한다. 제1 비아(18a)는 복수 형성된다. 각각의 제1 비아(18a)는 p측 전극(16)에 이른다. 제2 비아(18b)는 n측 전극(17)에 이른다.
절연층(18)으로서는, 예컨대, 감광성 폴리이미드, 벤조시클로부텐 등의 유기 재료를 이용할 수 있다. 이 경우에는, 레지스트를 사용하지 않고서, 절연층(18)을 직접적으로 노광 및 현상할 수 있다. 대안으로, 실리콘 질화막, 실리콘 산화막 등의 무기막을 절연층(18)으로서 사용할 수도 있다. 무기막의 경우에는, 레지스트를 패터닝한 후에 에칭함으로써 원하는 형상을 얻을 수 있다.
다음으로, 도 7b에 도시한 바와 같이, 반도체층(15)에 대하여 반대측의 면인 절연층(18)의 배선면(18c)에 시드 메탈(19)을 형성한다. 시드 메탈(19)은, 제1 비아(18a)의 내벽 및 바닥부와, 제2 비아(18b)의 내벽 및 바닥부에 형성될 수도 있다.
시드 메탈(19)은, 예컨대 스퍼터링에 의해 형성된다. 시드 메탈(19)은, 예컨대, 절연층(18)측으로부터 순서대로 적층된 티탄(Ti)과 구리(Cu)의 적층막을 포함한다.
다음으로, 도 7c에 도시한 바와 같이, 시드 메탈(19) 상에 선택적으로 레지스트(41)를 형성하고; 시드 메탈(19)을 전류 경로로 이용하여 Cu 전해 도금을 실시한다.
이에 따라, 도 8a 및 그 하면도인 도 8b에 도시한 바와 같이, 절연층(18)의 배선면(18c) 상에, 선택적으로 p측 배선층(21)과 n측 배선층(22)이 형성된다. p측 배선층(21) 및 n측 배선층(22)은 도금에 의해 동시에 형성되는 예컨대 구리 재료로 이루어진다.
p측 배선층(21)은, 제1 비아(18a) 내에도 형성되어, 시드 메탈(19)을 통해 p측 전극(16)과 전기적으로 접속된다. n측 배선층(22)은, 제2 비아(18b) 내에도 형성되어, 시드 메탈(19)을 통해 n측 전극(17)과 전기적으로 접속된다.
p측 배선층(21)은, 프로세스상의 한계까지, n측 배선층(22)에 근접할 수 있어, p측 배선층(21)의 표면적을 넓게 할 수 있다. 이 결과, p측 배선층(21)과 p측 전극(16)을 복수의 제1 비아(18a)를 통하여 접속시킬 수 있고, 전류 분포 및 방열성을 향상시킬 수 있다.
p측 배선층(21) 및 n측 배선층(22)의 도금에 사용한 레지스트(41)는, 용제 또는 산소 플라즈마를 이용하여 제거된다.
다음으로, 도 9a 및 그 하면도인 도 9b에 도시한 바와 같이, 금속 필라 형성용의 레지스트(42)를 형성한다. 레지스트(42)는, 전술한 레지스트(41)보다 두껍다. 이전 공정의 레지스트(41)를 제거하지 않고 남겨두고, 레지스트(42)를 레지스트(41)에 오버랩되도록 형성할 수도 있다.
레지스트(42)에는, 제1 개구(42a)와 제2 개구(42b)가 형성되어 있다. 도 9b에 도시한 바와 같이, 예컨대, 제1 개구(42a)의 평면 형상은 사각형 형상이며, 제2 개구(42b)의 평면 형상은, 제1 개구(42a)의 사각형 형상의 일부의 코너를 결한 형상이다.
계속해서, 레지스트(42)를 마스크로서 이용하여, 시드 메탈(19)을 전류 경로로 이용한 Cu 전해 도금을 행한다. 이에 따라, 도 10a 및 그 하면도인 도 10b에 도시한 바와 같이, p측 금속 필라(23)와 n측 금속 필라(24)가 형성된다.
p측 금속 필라(23)는, 레지스트(42)에 형성된 제1 개구(42a) 내로서, p측 배선층(21)의 상면에 형성된다. n측 금속 필라(24)는, 레지스트(42)에 형성된 제2 개구(42b) 내로서, n측 배선층(22)의 상면에 형성된다. p측 금속 필라(23) 및 n측 금속 필라(24)는, 도금에 의해 동시에 형성되는 구리 재료로 이루어진다.
p측 외부 단자(23a)의 평면 형상은, 레지스트(42)의 제1 개구(42a)의 평면 형상을 따르는 사각형상이다. n측 외부 단자(24a)의 평면 형상은, 레지스트(42)의 제2 개구(42b)의 평면 형상을 따라서, p측 외부 단자(23a)의 사각형상의 일부의 코너를 결한 형상이다.
레지스트(42)의 패터닝에 의해서, 웨이퍼 상태로 복수의 p측 외부 단자(23a) 및 n측 외부 단자(24a)를 일괄적으로 적절한 디자인으로 형성할 수 있다. 개편화된 개개의 디바이스마다, 애노드와 캐소드를 식별하기 위한 마크를 마련할 필요가 없으므로, 대폭적인 생산 비용의 저감이 가능하게 된다.
다음으로, 레지스트(42)는, 예컨대 용제 또는 산소 플라즈마를 이용하여 제거된다(도 11a). 이어서, p측 금속 필라(23), n측 금속 필라(24), 그리고 p측 금속 필라(23)로부터 튀어 나온 p측 배선층(21)의 일부를 마스크로 이용하여, 시드 메탈(19)의 노출 부분을 웨트 에칭에 의해 제거한다. 이에 따라, 도 11b에 도시한 바와 같이, p측 배선층(21)과 n측 배선층(22)의 시드 메탈(19)을 통한 전기적 접속을 분단한다.
다음으로, 도 12a에 도시한 바와 같이, 절연층(18) 상에 수지층(25)을 적층시킨다. 수지층(25)은, p측 배선층(21), n측 배선층(22), p측 금속 필라(23) 및 n측 금속 필라(24)를 덮는다.
수지층(25)은 절연성을 갖는다. 또한, 수지층(25)에 예컨대 카본 블랙을 함유시켜, 발광층으로부터 발광된 광에 대하여 차광성을 부여할 수도 있다. 또한, 수지층(25)에, 발광층으로부터 발광된 방출광에 대하여 반사성을 갖는 분말을 함유시킬 수도 있다.
다음으로, 도 12b에 도시한 바와 같이, 기판(5)을 제거한다. 기판(5)은, 예컨대 레이저 리프트-오프법에 의해서 제거될 수 있다. 구체적으로는, 기판(5)의 이면측으로부터 제1 반도체층(11)을 향해서 레이저광이 조사된다. 레이저광은, 기판(5)에 대하여 투과성을 갖고, 제1 반도체층(11)의 흡수 영역에 있는 파장을 갖는다.
레이저광이 기판(5)과 제1 반도체층(11)의 계면에 도달하면, 그 계면 부근의 제1 반도체층(11)은 레이저광의 에너지를 흡수하여 분해된다. 예컨대, 제1 반도체층(11)이 GaN인 경우에는, 제1 반도체층(11)은 갈륨(Ga)과 질소 가스로 분해된다. 이러한 분해 반응에 의해, 기판(5)과 제1 반도체층(11)의 사이에 미소한 간극이 형성되어, 기판(5)과 제1 반도체층(11)이 분리된다.
설정된 영역마다 복수 회로 나누어 웨이퍼 전체에 걸쳐 레이저광의 조사를 행하고; 기판(5)을 제거한다. 기판(5)을 제1면(15a)으로부터 제거함으로써, 광 추출 효율을 향상시킬 수 있다.
기판(5)의 주면 상에 형성된 전술한 적층체는, 두꺼운 수지층(25)에 의해서 보강되어 있기 때문에, 기판(5)이 없는 경우에도, 웨이퍼 상태를 유지하는 것이 가능하다. 또한, 수지층(25)과, 배선층 및 금속 필라를 구성하는 금속은 반도체층(15)보다 유연한 재료이다. 이 때문에, 기판(5) 상에 반도체층(15)을 형성하는 에피택셜 공정에서 발생한 큰 내부 응력이 기판(5)의 박리 시에 단번에 해방되는 경우에도, 디바이스가 파괴되는 것을 회피할 수 있다.
기판(5)이 제거된 반도체층(15)의 제1면(15a)이 세정된다. 예컨대, 염산 등을 이용하여, 제1면(15a)에 부착된 갈륨(Ga)을 제거한다.
또한, 예컨대, KOH(수산화칼륨) 수용액, TMAH(수산화테트라메틸암모늄) 등을 이용하여, 제1면(15a)을 에칭한다. 이에 따라, 결정면 방위에 의존하는 에칭 속도의 차이에 의해서, 제1면(15a)에 요철이 형성된다(도 13a). 대안으로, 레지스트를 이용하여 패터닝한 후에 에칭을 행함으로써, 제1면(15a)에 요철을 형성할 수도 있다. 제1면(15a)에 요철이 형성됨으로써, 광 추출 효율을 향상시킬 수 있다.
다음으로, 도 13b에 도시한 바와 같이, 제1면(15a) 상에 렌즈(26)를 형성한다. 렌즈(26)는, 발광층으로부터 발광된 광에 대하여 투명하며, 예컨대, 실리콘 수지, 아크릴 수지, 유리 등을 이용할 수 있다. 렌즈(26)는, 예컨대, 그레이스케일 마스크를 이용한 에칭 및/또는 임프린트법(imprinting)에 의해서 형성할 수 있다.
계속해서, 렌즈(26)를 덮도록, 제1면(15a) 상 및 서로 인접하는 반도체층(15) 사이에서 노출되어 있는 절연층(18) 상에 형광체층(27)을 형성한다. 예컨대, 형광체 입자가 분산된 액상의 투명 수지를, 인쇄, 포팅(potting), 몰딩, 압축 성형 등의 방법에 의해서 공급한 후에, 열경화시킨다. 투명 수지는, 발광층으로부터 발광된 광 및 형광체가 발하는 광에 대하여 투과성을 갖고, 예컨대, 실리콘 수지, 아크릴 수지, 액체 유리 등의 재료를 이용할 수 있다.
다음으로, 수지층(25)의 상면을 연삭하여, p측 외부 단자(23a) 및 n측 외부 단자(24a)를 노출시킨다.
계속해서, 도 14a 및 도 14b에 도시한 바와 같이, 격자형으로 형성된 다이싱 영역(d1, d2)의 위치에서, 형광체층(27), 절연층(18) 및 수지층(25)을 절단하여, 복수의 반도체 발광 장치(10)로 개편화한다. 예컨대, 다이싱 블레이드를 이용하여 절단을 행한다. 대안으로, 레이저 조사를 이용하여, 절단을 행할 수도 있다.
다이싱 시에, 기판(5)은 이미 제거되어 있다. 또한, 다이싱 영역(d1, d2)에는 반도체층(15)이 존재하지 않기 때문에, 다이싱 시에 반도체층(15)에 대한 손상을 회피할 수 있다. 또한, 개편화한 후에, 반도체층(15)의 단부(측면)가 수지로 덮여 보호되는 구조를 얻을 수 있다.
개편화된 반도체 발광 장치(10)는, 하나의 반도체층(15)을 포함하는 싱글 칩 구조일 수도 있고, 복수의 반도체층(15)을 포함하는 멀티 칩 구조일 수도 있다.
다이싱 실시 전까지의 전술한 각 공정은, 웨이퍼 상태에서 일괄적으로 실행되기 때문에, 개편화된 개개의 디바이스마다 배선 및 패키징을 행할 필요가 없어, 생산 비용의 대폭적인 저감이 가능하게 된다. 개편화된 상태에서, 이미 배선 및 패키징이 완료되어 있다. 이 때문에, 생산성을 높일 수 있고, 그 결과 가격 저감이 용이하게 된다.
또한, 도 15b에 도시하는 바와 같이, 제1면(15a) 상에 기판(5)을 얇게 남길 수도 있다. 예컨대, 반도체 웨이퍼 이면 연삭용의 그라인더 등을 이용하여 기판(5)을 연삭할 수 있다.
기판(5)은, 예컨대 사파이어 기판이며, 질화물 반도체계의 발광층으로부터 방출되는 광에 대하여 투과성을 갖는다. 이 경우에는, 형광체층이 없기 때문에, 발광층으로부터의 방출광과 동일한 파장의 광이, 발광 장치(10)로부터 외부로 방출된다. 물론, 기판(5) 상에 형광체층을 형성할 수도 있다.
기판(5)을 남김으로써 기계적 강도를 높일 수 있어, 신뢰성이 높은 구조로 할 수 있다.
다이싱 시에, 다이싱 블레이드를 이용하여 수지층(25)측으로부터 하프 커트를 행한 후, 기판(5)을 레이저 조사를 이용하여 분할할 수 있다. 대안으로, 모든 부분을 레이저 조사에 의해서 절단할 수도 있다.
도 2a 내지 도 2d는, p측 외부 단자(23a)와 n측 외부 단자(24a)의 다른 디자인 예를 도시한다.
도 2a에 도시한 바와 같이, n측 외부 단자(24a)는, 사각형상에 있어서의 2개소의 코너를 결한 형상일 수도 있다. 이 경우에도, p측 외부 단자(23a)와 n측 외부 단자(24a) 사이에서 외형 형상 및 면적을 크게 바꾸는 일없이, p측 외부 단자(23a)와 n측 외부 단자(24a) 사이의 식별성이 양호한 디자인이 실현된다.
또한, 도 2b에 도시한 바와 같이, p측 외부 단자(23a) 및 n측 외부 단자(24a)가 동일한 외형 형상 및 외형 사이즈를 갖고, p측 외부 단자(23a) 및 n측 외부 단자(24a) 중 한쪽에 슬릿(s)을 형성한 디자인을 사용할 수도 있다.
도 2b에서는, n측 외부 단자(24a)가 슬릿(s)에 의해서 실장면의 단변 방향으로 2등분되어 있다. 슬릿(s)에 의해서 분할된 2개의 n측 외부 단자(24a)의 외형 형상 및 면적을 동일하게 함으로써, 실장 시의 실장면의 단변 방향의 응력이 밸런스를 이루어, 안정적인 실장이 가능하게 된다.
도 2b의 형태에서도, p측 외부 단자(23a)와 n측 외부 단자(24a) 사이에서 외형 형상 및 면적을 크게 바꾸는 일없이, p측 외부 단자(23a)와 n측 외부 단자(24a) 사이의 식별성이 양호한 디자인을 실현할 수 있다. 또한, p측 외부 단자(23a)의 수가 n측 외부 단자(24a)의 수와 다르기 때문에, 식별성이 보다 양호하다.
도 2c에 도시한 바와 같이, p측 외부 단자(23a)도 슬릿(s)에 의해서 실장면의 단변 방향으로 2등분될 수도 있다. 이 경우, p측 외부 단자(23a)와 n측 외부 단자(24a)를 식별하기 위해서, 예컨대 2개의 n측 외부 단자(24a) 중의 하나의 n측 외부 단자(24a)의 코너를 결하고 있다.
도 2d에 도시한 바와 같이, p측 외부 단자(23a)와 n측 외부 단자(24a)의 수를 변경하여, 개개의 p측 외부 단자(23a)와 개개의 n측 외부 단자(24a)의 면적을 변경할 수도 있다.
도 2d의 경우에는, 하나의 n측 외부 단자(24a)와, 2개의 p측 외부 단자(23a)가 마련된다. 또한, 개개의 p측 외부 단자(23a)는 n측 외부 단자(24a)보다 면적이 크다. 이 때문에, 발광층(13)에 접속되는 p측 외부 단자(23a)의 방열성을 더욱 높일 수 있다.
전술한 형광체층으로는, 이하에 예시하는 적색 형광체층, 황색 형광체층, 녹색 형광체층, 청색 형광체층을 이용할 수 있다.
적색 형광체층은, 예컨대, 질화물계 형광체 CaAlSiN3:Eu 또는 사이알론계 형광체를 함유할 수 있다.
사이알론계 형광체를 이용하는 경우에,
(M1 -x, Rx)a1AlSib1Oc1Nd1 조성식 (1)
을 이용할 수 있으며, 여기서 M은 Si 및 Al을 제외한 적어도 1종의 금속 원소이며, Ca와 Sr에서 선택된 적어도 1종인 것이 바람직하고, R은 발광 중심 원소이며, Eu인 것이 바람직하며, x, a1, b1, c1, d1은, 다음의 관계를 만족시킨다. 즉, x는 0 초과 1 이하, a1은 0.6 초과 0.95 미만, b1은 2 초과 3.9 미만, c1은 0.25 초과 0.45 미만, d1은 4 초과 5.7 미만이다.
조성식 (1)의 사이알론계 형광체를 이용함으로써 파장 변환 효율의 온도 특성이 향상되고, 대전류 밀도 영역에서의 효율을 더욱 향상시킬 수 있다.
황색 형광체층은, 예컨대, 실리케이트계 형광체 (Sr, Ca, Ba)2 SiO4:Eu를 함유할 수 있다.
녹색 형광체층은, 예컨대, 할로인산계 형광체 (Ba, Ca, Mg)10(PO4)6Cl2:Eu 또는 사이알론계 형광체를 함유할 수 있다.
사이알론계 형광체를 이용하는 경우에,
(M1 -x, Rx)a2AlSib2Oc2Nd2 조성식 (2)
을 이용할 수 있으며, 여기서 M은 Si 및 Al을 제외한 적어도 1종의 금속 원소이며, Ca와 Sr에서 선택된 적어도 1종인 것이 바람직하고, R은 발광 중심 원소이며, Eu인 것이 바람직하며, x, a2, b2, c2, d2는, 다음의 관계를 만족시킨다. 즉, x는 0 초과 1 이하, a2는 0.93 초과 1.3 미만, b2는 4.0 초과 5.8 미만, c2는 0.6 초과 1 미만, d2는 6 초과 11 미만이다.
조성식 (2)의 사이알론계 형광체를 이용함으로써, 파장 변환 효율의 온도 특성이 향상되고, 대전류 밀도 영역에서의 효율을 더욱 향상시킬 수 있다.
청색 형광체층은, 예컨대, 산화물계 형광체 BaMgAl10O17:Eu를 함유할 수 있다.
특정의 실시형태를 설명했지만, 이들 실시형태는 단지 예시적인 것이며, 발명의 범위를 한정하는 것으로 의도되지 않는다. 실제로, 본원 명세서에서 설명하고 있는 신규의 실시형태는, 다른 다양한 형태로 구현될 수 있으며, 아울러 발명의 요지를 일탈하지 않으면서, 다양한 생략, 치환 및 변경을 행할 수 있다. 첨부의 청구범위 및 그 등가물은, 발명의 범위 및 요지 내에 있는 형태 및 그 변형을 포함하는 것으로 의도된다.

Claims (20)

  1. 제1면, 제1면과 반대측의 제2면 및 발광층을 포함하는 반도체층과,
    상기 발광층을 갖는 상기 제2면의 영역에 마련된 p측 전극과,
    상기 발광층을 갖지 않는 상기 제2면의 영역에 마련된 n측 전극과,
    상기 제2면측에 마련되고, 상기 p측 전극과 전기적으로 접속된 p측 금속 필라와,
    상기 제2면측에서 상기 p측 금속 필라로부터 이격되어 마련되고, 상기 n측 전극과 전기적으로 접속된 n측 금속 필라와,
    적어도 상기 p측 금속 필라와 상기 n측 금속 필라의 사이에 마련된 절연재
    를 구비하고,
    상기 p측 금속 필라는, 상기 p측 전극과 접속된 면과는 다른 면에서 상기 절연재로부터 노출된 p측 외부 단자를 갖고,
    상기 n측 금속 필라는, 상기 n측 전극과 접속된 면과는 다른 면에서 상기 절연재로부터 노출된 n측 외부 단자를 갖고,
    상기 p측 외부 단자의 면적 및 평면 형상 중 적어도 하나는 상기 n측 외부 단자의 면적 및 평면 형상 중 적어도 하나와 상이한 것을 특징으로 하는 반도체 발광 장치.
  2. 제1면, 제1면과 반대측의 제2면 및 발광층을 포함하는 반도체층과,
    상기 발광층을 갖는 상기 제2면의 영역에 마련된 p측 전극과,
    상기 발광층을 갖지 않는 상기 제2면의 영역에 마련된 n측 전극과,
    상기 제2면측에 마련되고, 상기 p측 전극과 전기적으로 접속된 p측 금속 필라와,
    상기 제2면측에서 상기 p측 금속 필라로부터 이격되어 마련되고, 상기 n측 전극과 전기적으로 접속된 n측 금속 필라와,
    상기 p측 금속 필라와 상기 n측 금속 필라의 사이에 마련된 절연재
    를 구비하고,
    상기 p측 금속 필라는, 상기 p측 전극과 접속된 면과는 다른 면에서 상기 절연재로부터 노출된 p측 외부 단자를 갖고,
    상기 n측 금속 필라는, 상기 p측 외부 단자가 노출되는 면과 동일 방향을 향하는 면에서 상기 절연재로부터 노출된 n측 외부 단자를 갖고, 상기 n측 외부 단자가 노출되는 면은 n측 전극과 접속된 면과는 상이하며,
    상기 p측 외부 단자의 면적 및 평면 형상 중 적어도 하나는 상기 n측 외부 단자의 면적 및 평면 형상 중 적어도 하나와 상이한 것을 특징으로 하는 반도체 발광 장치.
  3. 제1항에 있어서, 상기 p측 외부 단자의 면적은, 상기 n측 외부 단자의 면적보다 넓은 것을 특징으로 하는 반도체 발광 장치.
  4. 제1항에 있어서, 상기 p측 외부 단자 및 상기 n측 외부 단자 중 하나는 제1 형상으로 형성되고, 상기 p측 외부 단자 및 상기 n측 외부 단자 중 다른 하나는, 상기 제1 형상의 일부를 결손한 제2 형상으로 형성되어 있는 것을 특징으로 하는 반도체 발광 장치.
  5. 제4항에 있어서, 상기 p측 외부 단자는 상기 제1 형상으로 형성되고, 상기 n측 외부 단자는 상기 제2 형상으로 형성되어 있는 것을 특징으로 하는 반도체 발광 장치.
  6. 제4항에 있어서, 상기 제1 형상은 사각형인 것을 특징으로 하는 반도체 발광 장치.
  7. 제6항에 있어서, 상기 제2 형상은, 상기 사각형의 일부의 코너가 없는 사각형인 것을 특징으로 하는 반도체 발광 장치.
  8. 제1항에 있어서, 상기 p측 외부 단자의 외형 형상 및 외형 사이즈는 상기 n측 외부 단자의 외형 형상 및 외형 사이즈와 동일하고,
    상기 p측 외부 단자 및 상기 n측 외부 단자 중 하나에 슬릿이 형성되어 있는 것을 특징으로 하는 반도체 발광 장치.
  9. 제1항에 있어서, 상기 p측 외부 단자의 수는 상기 n측 외부 단자의 수와 상이한 것을 특징으로 하는 반도체 발광 장치.
  10. 제1항에 있어서, 상기 절연재는, 상기 p측 금속 필라 및 상기 n측 금속 필라의 모든 측면을 덮는 것을 특징으로 하는 반도체 발광 장치.
  11. 제1항에 있어서, 상기 p측 외부 단자 및 상기 n측 외부 단자를 포함하는 실장면의 외형은 직사각형 형상으로 형성되고, 상기 p측 외부 단자 및 상기 n측 외부 단자는 상기 직사각형 형상의 길이 방향을 2등분하는 중심선에 대하여 대칭으로 배치되어 있는 것을 특징으로 하는 반도체 발광 장치.
  12. 제1항에 있어서, 상기 제2면측에 마련되고, 상기 p측 전극에 통하는 제1 비아와, 상기 n측 전극에 통하는 제2 비아를 갖는 절연층과,
    적어도 상기 제1 비아 내에 마련되고, 상기 p측 전극과 전기적으로 접속된 p측 배선층과,
    상기 제2 비아 내측에서 상기 p측 배선층으로부터 이격되어, 그리고 상기 반도체층에 대하여 반대측에 있는 상기 절연층의 배선면에 마련되며, 상기 n측 전극과 전기적으로 접속된 n측 배선층을 더 구비하고,
    상기 p측 금속 필라는, 상기 제1 비아와의 접촉부에 대하여 반대측에 있는 상기 p측 배선층의 면에 마련되고,
    상기 n측 금속 필라는, 상기 제2 비아와의 접촉부에 대하여 반대측에 있는 상기 n측 배선층의 면에 마련된 것을 특징으로 하는 반도체 발광 장치.
  13. 제12항에 있어서, 상기 p측 배선층의 면적은, 상기 p측 외부 단자의 면적보다 넓은 것을 특징으로 하는 반도체 발광 장치.
  14. 제12항에 있어서, 상기 n측 배선층의 면적은, 상기 n측 전극의 면적보다 넓은 것을 특징으로 하는 반도체 발광 장치.
  15. 제12항에 있어서, 상기 제1 비아는 복수로 마련되고, 상기 p측 배선층은 상기 복수의 제1 비아를 통해 상기 p측 전극과 접속되어 있는 것을 특징으로 하는 반도체 발광 장치.
  16. 제12항에 있어서, 상기 p측 금속 필라는, 상기 p측 배선층보다 두꺼운 것을 특징으로 하는 반도체 발광 장치.
  17. 제12항에 있어서, 상기 n측 금속 필라는, 상기 n측 배선층보다 두꺼운 것을 특징으로 하는 반도체 발광 장치.
  18. 제12항에 있어서, 상기 p측 외부 단자와 상기 n측 외부 단자 사이의 거리는, 상기 p측 배선층과 상기 n측 배선층 사이의 거리보다 큰 것을 특징으로 하는 반도체 발광 장치.
  19. 제1항에 있어서, 상기 제1면 상에 마련되고, 상기 발광층으로부터 발광된 광에 대하여 투명한 투명체를 더 구비하는 것을 특징으로 하는 반도체 발광 장치.
  20. 제19항에 있어서, 상기 투명체는, 투명 수지와 투명 수지에 분산된 형광체를 포함하는 것을 특징으로 하는 반도체 발광 장치.
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