KR101188918B1 - 고밀도 3차원 집적 커패시터 - Google Patents

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KR101188918B1
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베이그 오가네시안
벨가셈 하바
일야스 모하메드
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테세라, 인코포레이티드
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Abstract

기판 및 기판과 접촉하도록 형성된 커패시터를 포함하는 컴포넌트를 제공한다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어진다. 기판은 하나의 면과 이 면으로부터 아래로 연장된 개구를 가질 수 있다. 커패시터는 쌍으로 된 전기 전도성의 제1 플레이트 제2 플레이트와 제1 및 제2 전극을 포함할 수 있다. 쌍으로 된 제1 플레이트 및 제2 플레이트는 각각 제1 전기 전위 및 제2 전기 전위에 접속가능하다. 쌍으로 된 제1 플레이트 및 제2 플레이트는 개구의 내면을 따라 연장될 수 있다. 각각의 플레이트는 유전층에 의해 서로 분리되어 있다. 제1 전극 및 제2 전극은 기판의 표면에 노출될 수 있으며, 쌍으로 된 제1 플레이트 및 제2 플레이트에 연결될 수 있다.

Description

고밀도 3차원 집적 커패시터{HIGH DENSITY THREE-DIMENSIONAL INTEGRATED CAPACITORS}
본 발명은 반도체 칩 또는 특정 타입, 예를 들어 반도체, 유리, 세라믹, 또는 상대적으로 낮은 열팽창 계수(CTE)를 갖는 재료로 이루어진 기판의 커패시터(capacitor), 이러한 커패시터를 제조하는 방법, 및 이러한 커패시터에 사용하기 위한 컴포넌트에 관한 것이다.
커패시터는 신호 라인 또는 파워 라인에서의 노이즈를 억제하는 데에 사용되는 것이 일반적이다. 파워 라인의 경우에는, 파워 라인을 따라 많은 커패시터를 설치함으로써 임피던스 레벨을 감소시켜 노이즈를 억제할 수 있다. 이 경우, 커패시터 자체의 비용보다 커패시터를 설치하는 비용이 더 많이 들기 때문에, 커패시터의 설치에 의해 시스템의 크기와 비용이 증가될 수 있다.
커패시터는 능동 회로 요소, 즉 "능동 칩"(active chip)을 갖는 반도체 칩 상에 설치되거나, 능동 칩을 설치하기 위한 커패시터, 인덕터, 저항 등과 같은 수동 회로 요소를 포함하는 수동 칩(passive chip) 상에 제공될 수 있다.
통상적인 실리콘 커패시터는 크게 2가지 타입으로 이루어질 수 있다. 그 첫 번째 타입은 DRAM(dynamic random access memory) 칩에서의 각각의 비트에 대한 전하(charge)를 축전하는 데에 사용되는 것이다. 두 번째 타입은 수동 칩 상의 커패시터로서, 매우 높은 유전 상수를 갖는 매우 얇은 유전 재료가 단일 층 또는 다층의 형태로 된 평면형 커패시터(planar capacitor)이다. 이러한 두 가지 타입의 일반적인 커패시터는 디커플링 커패시터 용도에 적용할 때에 제한이 있다. 첫 번째 타입의 커패시터는 높은 커패시턴스를 갖는 용도에는 적합하지 않을 수 있는데, 이러한 타입은 비트 레벨(bit level)의 사용을 위한 것이기 때문에, 매우 작은 사이즈를 갖도록 설계되기 때문이다. 첫 번째 타입은 디커플링 커패시터(decoupling capacitor)로서 충분한 전류를 축전 또는 공급하기에 필요한 최소 배선폭(feature)이 부족한 것이 일반적이다. 두 번째 타입의 커패시터는 커패시턴스 밀드(capacitance density)가 낮고 품질 계수(효율)가 낮을 수 있다.
마이크로전자 칩, 반도체 기판, 또는 유리나 세라믹 재료와 같은 상대적으로 낮은 CTE를 갖는 기판에 커패시터를 설계함에 있어서 추가의 개선이 요구된다.
본 발명의 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트는, 기판 및 기판과 접촉하도록 형성된 제1 커패시터를 포함할 수 있다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어질 수 있다. 기판은 제1 면, 제1 면의 반대쪽을 향하는 제2 면, 및 제1 면으로부터 아래쪽으로 연장된 개구(opening)를 포함할 수 있다. 제1 커패시터(capacitor)는 제1 전기 전위 및 제2 전기 전위에 각각 접속가능한, 쌍으로 된 전기 전도성의 제1 플레이트(plate) 및 제2 플레이트를 포함할 수 있다. 쌍으로 된 전기 전도성의 제1 플레이트 및 제2 플레이트는 개구의 내면(inner surface)을 따라 연장할 수 있다. 각각의 플레이트는 유전층(dielectric layer)에 의해 분리될 수 있다. 제1 커패시터는 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 면에 노출되고 제1 위치에서 쌍으로 된 제1 플레이트에 연결될 수 있다. 제2 전극은 제1 면 및 제2 면 중의 하나의 면에 노출되고 제2 위치에서 쌍으로 된 제2 플레이트에 연결될 수 있다. 제1 커패시터는 제3 위치 및 제4 위치에서 각각 제1 플레이트 및 제2 플레이트에 연결된 제3 전극 및 제4 전극을 포함할 수 있다.
본 발명의 실시예에서, 적어도 서로 이웃하는 플레이트를 분리시키는 유전층은 유전 상수(dielectric constant) k가 3 이상인 유전층이 될 수 있다. 본 발명의 실시예에서, 개구 중에서 쌍으로 된 제1 플레이트 및 제2 플레이트와 유전층에 의해 점유되지 않은 부분이 유전성 재료(dielectric material)로 채워질 수 있다. 본 발명의 실시예에서, 기판은 반도체, 유리, 세라믹을 포함하는 그룹에서 선택된 재료를 포함하여 이루어질 수 있다. 본 발명의 실시예에서, 제1 커패시터는 1 피코패럿(picoFarad) 이상의 커패시턴스(capacitance)를 가질 수 있다. 본 발명의 실시예에서, 개구는 제1 면에 따른 방향에서의 폭이 5 미크론(micron) 이상이 될 수 있다. 본 발명의 실시예에서, 개구는 제1 면에 수직인 방향에서의 깊이가 10 미크론 이상이 될 수 있다.
본 발명의 실시예에서, 개구는 원뿔대(frustoconical) 모양을 가질 수 있으며, 개구의 내면은 기판의 제1 면에 대하여 80도 이하의 각도로 연장될 수 있다. 본 발명의 실시예에서, 제2 전극은 제1 면에 노출될 수 있다. 본 발명의 실시예에서, 쌍으로 된 제1 플레이트는 제1 위치와 제3 위치 사이에서의 길이가 길게 되어 있을 수 있으며, 쌍으로 된 제2 플레이트는 제2 위치와 제4 위치 사이에서의 길이가 길게 되어 있을 수 있다. 본 발명의 실시예에서, 쌍으로 된 제1 플레이트 및 제2 플레이트에 제3 전극 및 제4 전극을 연결함으로써, 제1 커패시터의 인덕턴스(inductance)가 감소될 수 있다.
본 발명의 실시예에서, 개구는 제1 면에 실질적으로 평행하게 연장하는 길이(length)와, 제1 면에 실질적으로 평행하여 연장하며 상기 길이에 대하여 실질적으로 수직을 이루는 폭(width)을 가지며, 길이의 치수는 폭의 치수보다 크게 되어 있을 수 있다. 본 발명의 실시예에서, 개구는 제1 면에 대하여 실질적으로 평행하게 연장하는 길이와, 제1 면에 대하여 실질적으로 평행하며 상기 길이에 대하여 실질적으로 직각을 이루는 폭을 가지며, 길이의 치수는 폭의 치수와 실질적으로 동일하게 되어 있을 수 있다. 본 발명의 실시예에서, 기판은 제1 면에 대하여 반대쪽을 향하는 제2 면을 가지며, 개구는 제1 면으로부터 제2 면을 향해 기판의 두께 방향으로 기판의 일부분만을 통해 연장될 수 있다.
본 발명의 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트는, 기판 및 기판과 접촉하도록 형성된 제1 커패시터를 포함할 수 있다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어질 수 있다. 기판은 제1 면, 제1 면의 반대쪽을 향하는 제2 면, 및 제1 면과 제2 면 사이에서 두께 방향으로 연장된 개구(opening)를 포함할 수 있다. 제1 커패시터(capacitor)는 제1 전기 전위 및 제2 전기 전위와 각각 접속가능한 적어도 쌍으로 된 전기 전도성의 제1 플레이트 및 제2 플레이트를 포함할 수 있다. 쌍으로 된 전기 전도성의 제1 플레이트 및 제2 플레이트는 개구의 내면을 따라 연장될 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 유전층(dielectric layer)에 의해 분리될 수 있다. 제1 커패시터는 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 면에 노출되고 쌍으로 된 제1 플레이트에 연결될 수 있다. 제2 전극은 제1 면 및 제2 면 중의 하나의 면에 노출되고 쌍으로 된 제2 플레이트에 연결될 수 있다.
본 발명의 실시예에서, 쌍으로 된 제1 플레이트 및 제2 플레이트는 제1 면과 제2 면 사이에서 개구를 통해 연장될 수 있다. 본 발명의 실시예에서, 제1 커패시터는 제2 면에 노출되고 쌍으로 된 제1 플레이트 및 제2 플레이트에 각각 연결된 제3 전극 및 제4 전극을 더 포함할 수 있으며, 제2 전극은 제1 면에 노출될 수 있다. 본 발명의 실시예에서, 제1 커패시터의 쌍으로 된 제1 플레이트 및 제2 플레이트와 제2 커패시터의 쌍으로 된 제1 플레이트 및 제2 플레이트는 제1 면과 제2 면 사이에서 개구를 통해 연장될 수 있으며, 제1 커패시터 및 제2 커패시터는 개구 내에서 서로 절연되어 있다. 본 발명의 실시예에서, 제1 커패시터 및 제2 커패시터의 쌍으로 된 제1 플레이트 및 제2 플레이트는 제1 면의 위로 연장되지 않도록 또는 제2 면의 아래로 연장되지 않도록 되어 있으며, 제2 전극은 제2 면에 노출될 수 있다. 본 발명의 실시예에서, 제1 플레이트는 제1 금속을 포함하여 이루어지며, 제2 플레이트는 제1 금속과 상이한 제2 금속을 포함하여 이루어질 수 있다. 본 발명의 실시예에서, 기판에는, 제1 개구를 포함하는 다수의 개수와, 제1 면으로부터 아래쪽으로 연장되는 하나 이상의 제2 개구가 형성되어 있으며, 쌍으로 된 제1 플레이트 및 제2 플레이트는 제2 개구의 내면과 다수의 개구 사이에서 기판의 일부를 따라 연장될 수 있다.
본 발명의 다른 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌는, 기판 및 기판과 접촉하도록 형성된 커패시터를 포함할 수 있다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어질 수 있다. 기판은 제1 면, 제1 면의 반대쪽을 향하는 제2 면, 및 제1 면으로부터 아래쪽으로 연장된 다수의 개구(opening)를 포함할 수 있다. 커패시터는 제1 전기 전위 및 제2 전기 전위와 각각 접속가능한 적어도 쌍으로 된 전기 전도성의 제1 플레이트 및 제2 플레이트를 포함할 수 있다. 쌍으로 된 전기 전도성의 제1 플레이트 및 제2 플레이트는 개구의 내면을 따라 그리고 기판 중의 다수의 개구 사이의 부분을 따라 연장될 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 유전층(dielectric layer)에 의해 분리될 수 있다. 커패시터는 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 면에 노출되고 쌍으로 된 제1 플레이트에 연결될 수 있다. 제2 전극은 제1 면 및 제2 면 중의 하나의 면에 노출되고 쌍으로 된 제2 플레이트에 연결될 수 있다.
본 발명의 실시예에서, 다수의 개구 중에서 쌍으로 된 제1 플레이트 및 제2 플레이트와 유전층에 의해 점유되지 않은 부분은 유전성 재료(dielectric material)로 채워질 수 있다. 본 발명의 실시예에서, 다수의 개구는 제1 면으로부터 제2 면을 향해 기판의 두께 방향으로 기판의 일부분만을 통해 각각 연장될 수 있다.
본 발명의 다른 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트는, 기판 및 커패시터를 포함할 수 있다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어질 수 있다. 기판은 제1 면, 제1 면의 반대쪽을 향하는 제2 면, 및 제1 면에 위치하며, 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 제1 면으로부터 아래쪽으로 연장된 개구(opening)를 포함할 수 있다. 커패시터는 제1 전기 전위 및 제2 전기 전위와 각각 접속가능한 전기 전도성의 제1 플레이트 및 제2 플레이트를 포함할 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 개구의 내면을 따라 연장될 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 유전층(dielectric layer)에 의해 분리될 수 있다. 커패시터는 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 면에 노출되고 제1 위치에서 제1 플레이트에 연결될 수 있다. 제2 전극은 제1 면 및 제2 면 중의 하나의 면에 노출되고 제2 위치에서 제2 플레이트에 연결될 수 있다. 커패시터는 제3 위치 및 제4 위치에서 각각 제1 플레이트 및 제2 플레이트에 연결된 제3 전극 및 제4 전극을 포함할 수 있다.
본 발명의 실시예에서, 제2 전극은 제1 면에 노출될 수 있다. 본 발명의 실시예에서, 제1 플레이트는 제1 위치와 제3 위치 사이에서 연장하는 길이가 길게 되어 있으며, 제2 플레이트는 제2 위치와 제4 위치 사이에서 연장하는 길이가 길게 되어 있을 수 있다.
본 발명의 다른 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트는 기판 및 커패시터를 포함할 수 있다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어질 수 있다. 기판은, 제1 면, 제1 면의 반대쪽을 향하는 제2 면, 및 제1 면에 위치하며, 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 제1 면으로부터 아래쪽으로 연장된 개구(opening)를 포함할 수 있다. 커패시터는 제1 전기 전위 및 제2 전기 전위와 각각 접속가능한 전기 전도성의 제1 플레이트 및 제2 플레이트를 포함할 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 개구의 내면을 따라 연장될 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 유전층에 의해 서로 분리될 수 있다. 제1 플레이트는 기판에 접지될 수 있다. 커패시터는 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 면에 노출되고 제1 플레이트에 연결될 수 있다. 제2 전극은 제1 면 및 제2 면 중의 하나의 면에 노출되고 제2 플레이트에 연결될 수 있다.
본 발명의 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트는 기판 및 커패시터를 포함할 수 있다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어질 수 있다. 기판은 제1 면, 제1 면의 반대쪽을 향하는 제2 면, 및 제1 면에 위치하며, 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 제1 면으로부터 아래쪽으로 연장된 개구를 포함할 수 있다. 커패시터는 제1 전기 전위 및 제2 전기 전위와 각각 접속가능한 전기 전도성의 제1 플레이트 및 제2 플레이트를 포함할 수 있다. 제1 플레이트는 기판 중의 개구의 내면으로부터 안쪽으로 연장하는 전도성 부분이 될 수 있다. 제2 플레이트는 개구의 내면을 따라 연장될 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 유전층에 의해 서로 분리될 수 있다. 커패시터는 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 면에 노출되고 제1 플레이트에 연결될 수 있다. 제2 전극은 제1 면 및 제2 면 중의 하나의 면에 노출되고 제2 플레이트에 연결될 수 있다.
본 발명의 다른 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트는 기판 및 커패시터를 포함할 수 있다. 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어질 수 있다. 기판은 제1 면, 제1 면의 반대쪽을 향하는 제2 면, 및 제1 면에 위치하며, 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 기판을 두께를 통해 제1 면과 제2 면 사이에서 연장하는 개구를 포함할 수 있다. 커패시터는 제1 전기 전위 및 제2 전기 전위와 각각 접속가능한 전기 전도성의 제1 플레이트 및 제2 플레이트를 포함할 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 개구의 내면을 따라 연장될 수 있다. 전기 전도성의 제1 플레이트 및 제2 플레이트는 유전층에 의해 서로 분리될 수 있다. 커패시터는 제1 전극 및 제2 전극을 포함할 수 있다. 제1 전극은 제1 면에 노출되고 제1 플레이트에 연결될 수 있다. 제2 전극은 제1 면 및 제2 면 중의 하나의 면에 노출되고 제2 플레이트에 연결될 수 있다.
본 발명의 실시예에서, 쌍으로 된 제1 플레이트 및 제2 플레이트는 제1 면과 제2 면 사이에서 개구를 통해 연장될 수 있다. 본 발명의 실시예에서, 커패시터는 제2 면에 노출되며 쌍으로 된 제1 플레이트 및 제2 플레이트에 각각 연결된 제3 전극 및 제4 전극을 더 포함할 수 있다. 제2 전극은 제1 면에 노출될 수 있다.
본 발명의 특징적인 관점에 의하면, 제1 면, 제1 면과 떨어져 있는 제2 면, 제1 및 제2 면 사이에서 연장하는 관통 개구를 갖는 기판, 제1 금속 요소, 제1 전극, 제2 금속 요소, 제2 전극, 및 커패시터 유전층(capacitor dielectric layer)을 포함할 수 있다. 제1 금속 요소는 제1 면에 노출되고 관통 개구의 안으로 연장될 수 잇다. 제1 전극은 제1 금속 요소에 연결될 수 있다. 제2 금속 요소는 제2 면에 노출되고 관통 개구의 안으로 연장될 수 있다. 제2 전극은 제2 금속 요소에 연결될 수 있다. 제1 전극 및 제2 전극은 제1 전기 전위 및 제2 전기 전위에 접속가능하도록 될 수 있다. 커패시터 유전층은 제1 금속 요소와 제2 금속 요소를 적어도 관통 개구 내에서 서로 분리 및 절연시키며, 파형(undulating shape)의 형태를 가질 수 있다.
본 발명의 실시예에서, 커패시터 유전층은 유전 상수 k가 3 이상이 될 수 있다. 본 발명의 실시예에서, 커패시터 유전층의 상면(upper surface) 및 하면(lower surface)은 각각 제1 면과 제2 면 사이에서의 개구의 높이보다 3배 이상인 길이를 가질 수 있다. 본 발명의 실시예에서, 제1 금속 요소와 제2 금속 요소는 커패시터 유전층의 표면의 윤곽(contour)과 일치하는 표면을 가질 수 있다. 본 발명의 실시예에서, 개구 중에서 제1 금속 요소 및 제2 금속 요소와 커패시터 유전층에 의해 점유되지 않은 부분은 유전성 재료로 채워질 수 있다.
본 발명의 실시예에서, 제1 금속 요소와 제2 금속 요소는 각각 제1 부분을 포함하며, 제1 부분은 제1 부분에 이웃하면서 제1 부분에 대하여 실질적으로 평행한 제2 부분으로부터 유전성 재료에 의해 분리될 수 있다. 본 발명의 실시예에서, 제1 금속 요소와 제2 금속 요소는 각각 다수개의 제1 플레이트 및 제2 플레이트를 포함하며, 제1 플레이트 및 제2 플레이트는 개구 안으로 연장될 수 있다. 본 발명의 실시예에서, 제1 플레이트 및 제2 플레이트는 제1 면에 따른 방향에서의 폭(width)이 5 미크론 이상이 될 수 있다.
본 발명의 또 다른 특징적인 관점에 의하면, 커패시터 구조체는 제1 면, 제1 면으로부터 떨어져 있는 제2 면, 및 제1 면과 제2 면 사이에서 연장하는 관통 개구를 갖는 기판과, 제1 및 제2 금속 요소와, 제3 금속 요소 및 제4 금속 요소와, 제1, 제2, 제3 및 제4 전극과, 유전성 절연층(insulating dielectric layer)을 포함할 수 있다. 제1 및 제2 금속 요소는 제1 면에 노출되고 관통 개구 안으로 연장될 수 있다. 상기 제1 금속 요소와 상기 제2 금속 요소는 적어도 상기 관통 개구 내에서 제1 커패시터 유전층에 의해 서로 분리 및 절연될 수 있다. 제3 및 제4 금속 요소는 제2 면에 노출되고 관통 개구 안으로 연장될 수 있다. 제3 금속 요소와 제4 금속 요소는 적어도 상기 관통 개구 내에서 제2 커패시터 유전층에 의해 서로 분리 및 절연될 수 있다. 제1, 제2, 제3 및 제4 전극은 제1, 제2, 제3 및 제4 금속 요소에 각각 연결될 수 있다. 유전성 절연층은 제2 금속 요소와 제3 금속 요소를 적어도 관통 개구 내에서 서로 분리 및 절연시키며, 파형의 형태를 가질 수 있다.
본 발명의 실시예에서, 제1 금속 요소 및 제2 금속 요소와 제1 커패시터 유전층에 의해 제1 커패시터가 구성되며, 제3 금속 요소 및 제4 금속 요소와 제2 커패시터 유전층에 의해 제2 커패시터가 구성될 수 있다. 본 발명의 실시예에서, 제2 전극 및 제4 전극은 각각 제3 전기 전위 및 제4 전기 전위에 접속가능하도록 될 수 있다. 본 발명의 실시예에서, 개구 중에서 금속 요소와 유전층에 의해 점유되지 않은 부분이 유전성 재료에 의해 채워질 수 있다. 본 발명의 실시예에서, 제1 금속 요소 및 제4 금속 요소는 각각 제1 부분을 포함하며, 제1 부분은 제1 부분에 이웃하면서 제1 부분에 대하여 실질적으로 평행한 제2 부분으로부터 유전성 재료에 의해 분리될 수 있다.
본 발명의 실시예에서, 제1 커패시터 유전층 및 제2 커패시터 유전층은 각각 3 이상의 유전 상수 k를 가질 수 있다. 본 발명의 실시예에서, 개구 내의 절연성 유전층의 상면 및 하면은 각각 제1 면과 제2 면 사이에서의 개구의 높이보다 3배 이상인 하나 이상의 길이를 가질 수 있다. 본 발명의 실시예에서, 제1 플레이트 및 제2 플레이트는 각각 제1 면에 노출된 제5 전극 및 제6 전극을 포함하며, 제3 플레이트 및 제4 플레이트는 각각 제2 면에 노출된 제7 전극 및 제8 전극을 포함할 수 있다.
본 발명의 또 다른 특징적인 관점에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트를 제조하는 방법은, 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어진 기판의 제1 면으로부터 재료를 제거하여, 제1 면으로부터 제1 면의 반대쪽을 향하는 제2 면을 향해 연장하며 파형(undulating)의 내면을 구성하는 다수의 제1 개구를 형성하는 단계; 내면 상에 위치하며 내면으로부터 먼 쪽을 향하는 파형의 제1 면을 갖는 유전층(dielectric layer)을 형성하는 단계; 유전층의 제1 면 상에 위치하며 제1 개구 안으로 연장하는 전기 전도성의 제1 요소를 형성하는 단계; 유전층의 파형의 제2 면을 노출시키기 위해 다수의 제1 개구들 중의 이웃하는 개구 사이의 기판의 재료를 제거하여, 제2 면으로부터 제1 면을 향해 연장하는 다수의 제2 개구를 형성하는 단계; 및 유전층의 제1 면 상에 위치하며 제2 개구 안으로 연장하는 전기 전도성의 제2 요소를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 본 방법은 전기 전도성의 제1 요소 및 제2 요소에 연결되며, 제1 면 및 상기 제2 면에 각각 노출되고, 제1 전기 전위 및 제2 전기 전위에 각각 접속가능하게 된 제1 전극 및 제2 전극을 형성하는 단계를 더 포함할 수 있다. 본 발명의 실시예에서, 유전층을 형성하는 단계는 유동성의 유전 재료를 제1 개구 내에 노출된 내면에 대하여 수용액 도금(aqueous plating)을 행함으로써 수행될 수 있다. 본 발명의 실시예에서, 본 방법은 다수의 제1 개구 중의 이웃하는 개구 사이의 기판의 재료를 제거하는 단계를 수행하기 전에, 제1 면과 제2 면 사이의 기판의 두께를 감소시키기 위하여 기판의 제2 면으로부터 재료를 제거하는 단계를 더 포함할 수 있다. 본 발명의 실시예에서, 기판의 제2 면으로부터 재료를 제거하는 단계는, 전기 전도성의 제1 요소의 표면이 제2 면에 노출되도록 수행될 수 있다.
본 발명의 실시예에서, 전기 전도성의 제1 요소를 형성하는 단계는, 제1 개구 안으로 연장되는 다수의 제1 플레이트를 형성하는 단계를 포함하며, 전기 전도성의 제2 요소를 형성하는 단계는, 제2 개구 안으로 연장되는 다수의 제2 플레이트를 형성하는 단계를 포함할 수 있다. 본 발명의 실시예에서, 유전층을 형성하는 단계에서는 커패시터 유전층을 형성할 수 있다. 본 발명의 실시예에서, 유전층을 형성하는 단계에서는 절연성 유전층을 형성할 수 있다. 본 발명의 실시예에서, 본 방법은 적어도 제1 개구 내에서 전기 전도성의 제1 요소의 표면상에 제1 커패시터 유전층을 형성하는 단계; 적어도 제2 개구 내에서 전기 전도성의 제2 요소의 표면상에 제2 커패시터 유전층을 형성하는 단계; 적어도 제1 개구 내에서 제1 커패시터 유전층의 표면상에 전기 전도성의 제3 요소를 형성하는 단계; 및 적어도 제2 개구 내에서 제2 커패시터 유전층의 표면상에 전기 전도성의 제4 요소를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에서, 본 방법은 전기 전도성의 제3 요소 및 제4 요소에 각각 연결되며, 제1 면 및 제2 면에 각각 노출되고, 제3 전기 전위 및 제4 전기 전위에 각각 접속가능하도록 된 제3 전극 및 제4 전극을 형성하는 단계를 더 포함할 수 있다. 본 발명의 실시예에서, 본 방법은 전기 전도성의 제3 요소 상에 위치하며, 적어도 제1 개구 중에서 제1 플레이트 및 제3 플레이트와 제1 커패시터 유전층에 의해 점유되지 않은 부분을 채우는 제1 유전 영역(dielectric region)을 형성하는 단계; 및 전기 전도성의 제4 요소 상에 위치하며, 적어도 제2 개구 중에서 제2 플레이트 및 제4 플레이트와 제2 커패시터 유전층에 의해 점유되지 않은 부분을 채우는 제2 유전 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명에 관한 다른 특징으로서, 본 발명의 앞서 설명한 특징에 의한 커패시터 구조체와 앞서 설명한 복합 칩을, 또는 다른 전자 장치와 함께 사용하는 시스템을 제공한다. 예를 들어, 본 시스템은 단일의 하우징 내에 설치될 수 있으며, 하우징을 휴대형으로 할 수 있다. 본 발명의 바람직한 실시예에 의한 시스템은 종래의 시스템보다 더 소형으로 할 수 있다.
도 1은 본 발명의 실시예에 따른 컴포넌트를 나타내는 단면도이다.
도 2a-2e는 도 1에 나타낸 본 발명의 실시예에 의한 제조 단계를 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예에 의한 컴포넌트를 나타내는 단면도 및 평면도이다.
도 4는 본 발명의 다른 실시예에 의한 컴포넌트를 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예에 의한 컴포넌트를 나타내는 단면도 및 평면도이다.
도 5c는 다른 실시예에 의한 컴포넌트를 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예에 의한 컴포넌트를 나타내는 단면도 및 평면도이다.
도 7a 및 도 7b는 본 발명의 실시예에 의한 컴포넌트를 나타내는 단면도 및 평면도이다.
도 8a-8f는 도 7a 및 도 7b에 나타낸 본 발명의 실시예에 의한 제조 단계를 나타내는 단면도이다.
도 9는 다른 실시예에 의한 컴포넌트를 나타내는 단면도이다.
도 10a-10g는 도 9에 나타낸 본 발명의 실시예에 의한 제조 단계를 나타내는 단면도이다.
도 11은 다른 실시예에 의한 컴포넌트를 나타내는 단면도이다.
도 12a-12d는 도 11에 나타낸 본 발명의 실시예에 의한 제조 단계를 나타내는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 14a-14g는 도 13에 나타낸 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도이다.
도 15는 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 16a-16d는 도 15에 나타낸 본 발명의 실시예에 의한 제조 단계를 나타내는 단면도이다.
도 17은 다른 실시예에 의한 커패시터를 나타내는 단면도이다.
도 18은 다른 실시예에 의한 커패시터 구조체를 나타내는 단면도이다.
도 19a-19m은 도 18에 나타낸 본 발명의 실시예에 의한 제조 단계를 나타내는 단면도이다.
도 20d는 도 1, 도 3a, 도 7a, 도 11, 도 13 및 도 15에 나타낸 컴포넌트에 대응하는 평면도이다.
도 21은 본 발명의 실시예에 의한 시스템을 개략적으로 나타내는 도면이다.
커패시터(capacitor)는 도체(conductor)로 구성될 수 있으며, 전류 흐름에 대하여 도체의 폭을 넓게 할수록 인덕턴스(inductance)가 낮아지게 된다. 낮은 인덕턴스를 달성하기 위한 다른 방안은 커패시터의 접지 층(ground layer)이 입출력 층에 비교적 근접하도록 하는 것이다. 본 발명의 실시예의 2-단자 커패시터의 경우, 커패시터의 접지 평면은 트레이스 및/또는 비아를 통해 외부 접지 층에 연결될 수 있다. 본 발명의 실시예에 따라 형성된 다른 타입의 커패시터는 내부 접지 층을 가진 3-단자 커패시터이다. 3-단자 커패시터는 2-단자 커패시터에 비해 인덕턴스가 크게 감소되어 노이즈 제거 성능이 크게 향상될 수 있다.
도 1을 참조하면, 본 발명의 실시예에 의한 컴포넌트(component)(10)는 기판(20) 및 기판과 접촉하여 형성된 커패시터(40)를 포함한다. 기판(substrate)(20)은 평면형의 제1 면(21)으로부터 제1 면의 반대 쪽에 있는 평면형의 제2 면(22)을 향해 기판의 일부를 통해 아래쪽으로 연장된 개구(opening)(30)를 포함한다. 커패시터(40)는 개구(30)의 내면(inner surface)(31) 및 하면(lower surface)(32)과 제1 면(21)의 일부분 상에 위치하는 절연성 유전층(50), 쌍으로 된 제1 전기 전도성 플레이트(plate)(60), 쌍으로 된 제2 전기 전도성 플레이트(70), 및 이들 플레이트(60, 70)를 분리시키는 다수의 커패시터 유전층(capacitor dielectric layer)(80)을 포함한다. 유전체 영역(dielectric region)(90)은 적어도 개구(30) 내에서 플레이트(60, 70)와 유전층(50, 80) 상에 위치한다.
일례로, 컴포넌트(10)는 반도체 칩, 웨이퍼, 유전체 기판 등이 될 수 있다. 기판(20)은 10*10-6/℃(또는 ppm/℃) 이하의 열 팽창 계수("CTE")를 갖는 것이 바람직하다. 일례로, 기판(20)은 7*10-6/℃ 이하의 CTE를 가질 수 있다. 기판(20)은 반도체, 유리, 또는 세라믹 등과 같은 무기 재료(inorganic material)로 이루어지는 것이 바람직하다. 기판(20)을 실리콘과 같은 반도체로 구성한 경우의 예에서, 다수의 능동 반도체 소자(예를 들어, 트랜지스터, 다이오드 등)는 제1 면(21) 또는 제2 면(22)의 위치 및/또는 그 아래에 위치한 능동 반도체 영역 내에 배치될 수 있다. 제1 면(21)과 제2 면(22) 사이의 기판(20)의 두께는 통상적으로는 200㎛ 이하이며, 130㎛ 또는 70㎛ 이하로도 할 수 있다.
도 1에서, 본 명세서에서는 제1 면(21)에 평행한 방향을 "수평" 또는 "가로" 방향이라고 하며, 제1 면에 수직인 상방 또는 하방을 "세로" 방향이라고 한다. 본 명세서에서 사용되는 방향은 구조체의 기준 프레임에서의 방향이다. 따라서, 이들 방향은 연직(normal) 또는 중력 방향의 기준 프레임에 대한 임의의 방위가 될 수 있다. 하나의 부재가 다른 부재보다 "표면 위"로 더 높은 위치에 있다는 것은, 하나의 부재가 다른 부재보다 표면으로부터 멀어지는 동일한 직각 방향으로 더 먼 거리에 있다는 것을 의미한다. 이와 반대로, 하나의 부재가 다른 부재보다 "표면 위"로 더 낮은 위치에 있다는 것은 하나의 부재가 다른 부재보다 표면으로부터 멀어지는 동일한 직각 방향으로 더 짧은 거리에 있다는 것을 의미한다.
기판(20)은 제1 면(21) 및/또는 제2 면(22) 위에 위치하는 유전층(도시 안 됨)을 더 포함할 수 있다. 이러한 유전층(dielectric layer)은 기판(20)으로부터 전기 전도성 요소를 전기적으로 절연시킬 수 있다. 이러한 유전층을 기판(20)의 "패시베이션 층"(passivation layer)이라고 할 수 있다. 패시베이션 층은 유기 유전체 재료 또는 무기 유전체 재료나 이들 모두를 포함할 수 있다. 유전층은 전착된 컨포멀 코팅(electrodeposited conformal coating) 또는 솔더 마스크(solder mask) 재료 등의 포토이미지화가능한 폴리머 재료(photoimageable polymeric material)와 같은 다른 유전체 재료를 포함할 수 있다.
컴포넌트(10)는 기판(20)과 접촉하여 형성되며, 기판의 제1 면(21) 및/또는 제2 면(22)에 노출된 하나 이상의 커패시터(40)를 포함할 수 있다. 도면에서는 구체적으로 나타내고 있지 않지만, 기판(20)의 능동 반도체 소자가 커패시터(40)에 전도 가능하게 연결될 수 있다. 커패시터(40)는 하나 이상의 개구(30) 내에 적어도 부분적으로 형성될 수 있다.
개구(30)는 원형(도 3b 참조), 타원형, 사각형 및 직사각형(즉, 도 20c에 나타낸 것과 같은 채널형)을 포함하여 임의의 평면 형상을 가질 수 있으며, 도 20a, 20b, 20d에 나타낸 것과 같은 다른 형상도 가능하다. 일례로, 개구(30)는 원통형, 정육면체, 각기둥, 또는 원뿔대 등의 임의의 3차원 형상을 가질 수 있다.
개구(30)는 제1 면(21)으로부터 기판(20)의 일부를 통해 제2 면(22)을 향해 연장된다. 개구(30)의 내면(inner surface)(31)은 제1 면(21)으로부터 기판(20)을 통해 임의의 각도로 연장될 수 있다. 바람직하게는, 내면(31)은 제1 면(21)으로부터 제1 면(21)에 의해 규정된 수평면에 대하여 0도 내지 80도의 각도로 연장된다. 내면(31)은 일정한 기울기 또는 가변의 경사를 가질 수 있다. 예를 들어, 제1 면(21)에 의해 규정된 수평면에 대한 내면(31)의 각도 또는 경사는, 내면(31)이 제2 면(22)을 향해 더 관통함에 따라 크기가 감소(플러스 값이 작아지거나 마이너스 값이 작아짐)할 수 있다.
절연성 유전층(insulating dielectric layer)(50)은 개구(30)의 내면(31) 상에 위치함으로써, 기판(20) 및 전도성 플레이트(60, 70)에 대하여 양호한 유전성 절연을 제공할 수 있다. 절연성 유전층(50)은 유기 유전성 재료 또는 무기 유전성 재료를 포함하거나 이들 모두를 포함할 수 있다. 일례로, 절연성 유전층(50)은 순응성의 유전성 재료(compliant dielectric material)를 포함할 수 있다.
쌍으로 된 제1 전기 전도성 플레이트(60)는 절연성 유전층(50) 상에 위치하는 제1 플레이트(61)와, 제1 플레이트 상에 위치하며 제1 플레이트와 전기적으로 연결된 제2 플레이트(62)를 포함한다. 제1 플레이트(61) 및 제2 플레이트(62)는 기판(20)의 제1 면(21)에 노출된 제1 전극(63)에 연결될 수 있으며, 제1 전극(63)은 제1 전기 전위와 접속가능하다.
쌍으로 된 제2 전기 전도성 플레이트(70)는 제1 플레이트(61) 상에 위치하는 제3 플레이트(71)와, 제2 플레이트(62) 상에 위치하며 제3 플레이트에 전기적으로 연결되는 제4 플레이트(72)를 포함한다. 제3 플레이트(71) 및 제4 플레이트(72)는 기판(20)의 제1 면(21)에 노출된 제2 전극(73)에 연결될 수 있으며, 제2 전극(73)은 제2 전기 전위와 접속가능하다.
전도성 플레이트(60, 70)와 전극(63, 73)(및 본 명세서에 기재된 임의의 다른 전도성 요소도 가능)은 구리나 금과 같은 임의의 전기 전도성 금속으로 만들어질 수 있다.
본 명세서에서 설명하는 바와 같이, 전기 전도성 요소가 기판 또는 기판의 표면 상에 위치하는 유전성 요소의 표면에 "노출"되어 있다는 것은, 전기 전도성 요소가 유전성 요소의 외측으로부터 유전성 요소의 표면을 향해 유전성 요소의 표면에 수직인 방향으로 이동하는 이론적 지점(theoretical point)과 접촉할 수 있게 되어 있다는 것을 의미한다. 따라서, 전극 또는 기판의 표면에 노출된 다른 전도성 요소는 이러한 표면으로부터 돌출되거나, 표면과 동일한 높이를 이루거나, 이러한 표면에 대해 함몰되어 있으며 기판 내의 홀이나 오목부를 통해 노출될 수 있다.
전도성 요소를 형성하는 데에 사용할 수 있는 임의의 기술을 본 명세서에서 설명한 전도성 요소를 형성하는 데에 사용할 수 있지만, 2010년 7월 23일 출원된 동일 양수인의 미국특허 출원 제12/842,669호에 더 구체적으로 개시된 것과 같은 특정의 기술을 채택할 수 있으며, 상기 특허문헌의 내용을 본 명세서에 참조에 의해 원용한다. 이러한 기술에는, 예를 들어 표면 중에서 전도성 요소가 표면의 다른 부분과 상이하게 형성되는 경로에 따른 부분을 처리하기 위해 밀링(milling) 또는 샌드블라스팅(sandblasting)과 같은 기계적 공정 또는 레이저에 의해 표면을 선택적으로 처리하는 공정이 포함될 수 있다. 예를 들어, 레이저 또는 기계적 공정은 특정의 경로에 따른 표면으로부터 희생층(sacrificial layer) 등의 재료를 소거 또는 제거해서 해당 경로를 따라 연장하는 홈(groove)을 형성하는 데에 사용될 수 있다. 홈 내에 촉매 등의 물질을 증착하고, 하나 이상의 금속 층을 홈 내에 증착할 수 있다.
전극(63, 73)(및 본 명세서에 개시된 임의의 다른 전극도 가능)은, 도 3b에 나타낸 것과 같은 원호 모양, 도 20d에 나타낸 것과 같은 원형 패드 형상, 타원형, 사각형, 삼각형 또는 더 복잡한 형태 등의 임의의 평면 형상을 가질 수 있다. 전극(63, 73)은 원뿔대 모양(frustoconical-shaped)의 전도성 포스트를 포함한 임의의 3차원 형상을 가질 수 있다. 전도성 포스트(conductive post)의 예는, 2010년 7월 8일에 출원된 동일 양수인의 미국특허출원 제12/832,376호에 개시된 것을 사용할 수 있다.
전극(63, 73)(및 본 명세서에 개시된 임의의 다른 전극도 가능)과 컴포넌트(10)의 외부에 있는 부품의 연결은, 전도성 부재(conductive masses)(도시 안 됨)에 의해 이루어질 수 있다. 이러한 전도성 부재는 땜납, 주석(tin) 또는 다수의 금속을 포함하는 공융 혼합물(eutectic mixture) 등과 같이 녹는점이 상대적으로 낮은 가융 금속(fusible metal)을 포함하여 이루어질 수 있다. 이와 달리, 전도성 부재는 구리 등의 귀금속(noble metal) 또는 땜납 등의 가융 금속보다 녹는점이 높은 비귀금속(non-noble metal)과 같은 젖음성 금속(wettable metal)을 포함할 수 있다. 이러한 젖음성 금속은 대응하는 부재, 예를 들어 상호접속 요소의 가융 금속 부재와 결합될 수 있다. 일례로, 전도성 부재는 금속으로 채워진 페이스트(metal-filled paste), 땜납으로 채워진 페이스트, 이방성 전도성 접착제 또는 등방성 전도성 접착제 등의 전도성 페이스트(conductive paste)와 같이 매질 내에 산재된 전도성 재료를 포함할 수 있다.
다수의 커패시터 유전층(80)은 플레이트(60, 70)를 하나 이상의 이웃하는 플레이트로부터 분리시킨다. 커패시터 유전층(80)(및 본 명세서에 개시된 임의의 다른 커패시터 유전층 포함)은 3 이상의 유전 상수 k를 가질 수 있다. 도 1에 나타낸 예에서, 커패시터 유전층(80)의 제1 커패시터 유전층(81)은 제1 플레이트(61) 상에 위치하며, 제1 플레이트와 제3 플레이트(71) 사이에서 연장한다. 커패시터 유전층(80)의 제2 커패시터 유전층(82)은 제3 플레이트(71) 상에 위치하며 제3 플레이트와 제2 플레이트(62) 사이에서 연장한다. 커패시터 유전층(80)의 제3 커패시터 유전층(83)은 제2 플레이트(62) 상에 위치하며, 제2 플레이트와 제4 플레이트(72) 사이에서 연장한다.
도시한 예에서, 유전 영역(dielectric region)(90)은 적어도 개구(30) 내에서 플레이트(60, 70)와 유전층(50, 80) 상에 위치한다. 유전 영역(90)은 기판(20)에 대하여 양호한 유전성 절연(dielectric isolation)을 제공할 수 있다. 유전 영역(90)은 충분히 낮은 탄성 계수와 충분한 두께를 가짐으로써 탄성 계수와 두께의 곱으로 표현되는 컴플라이언트 특성(compliancy)을 가질 수 있다.
도시한 예에서, 유전 영역(90)의 외면(outer surface)(91)은 기판(20)의 제1 면(21)에 의해 규정되는 평면 위에 위치한다. 다른 예(도시 안 됨)에서, 유전 영역(90)의 외면(91)은 기판(20)의 제1 면(21)에 의해 규정된 평면 아래로 함몰되어 있을 수 있다.
컴포넌트(10)(도 1 참조)를 제조하는 방법에 대하여, 도 2a-2e를 참조하여 설명한다. 도 2a에 나타낸 바와 같이, 개구(30)는 제1 면(21)으로부터 아래로 기판(20)의 제2 면(22)을 향해 연장되도록 형성될 수 있다. 개구(30)는 제1 면(21)의 남은 부분으로서 보존하길 원하는 부분에 마스크 층(mask layer)을 형성한 후에, 예를 들어 기판(20)을 선택적으로 에칭함으로써 형성될 수 있다. 예를 들어, 포토레지스트 층과 같은 포토이미지화가능한 층을 증착 및 패턴화하여, 제1 면(21)의 일부만을 덮도록 할 수 있다.
제1 면(21)으로부터 아래로 제2 면(22)을 향해 연장하는 개구(30)의 내면(31)은 경사지도록, 즉 도 2a에 나타낸 바와 같이, 노출된 면에 대하여 연직 각도(직각) 외의 각도로 연장될 수 있다. 습식 에칭(wet etching) 공정, 예를 들어 등방성 에칭(isotropic etching) 공정 및 테이퍼 블레이드(tapered blade)를 사용하는 소잉(sawing) 공정을, 경사진 내면(31)을 가진 리세스(30)를 형성하는 데에 사용할 수 있다. 경사진 내면(31)을 갖는 리세스(30)(또는 본 명세서에 개시된 임의의 다른 홀이나 구멍)를 형성하기 위해, 레이저 어블레이션(laser ablation), 기계적 밀링(mechianical milling), 화학적 에칭, 플라즈마 에칭, 미세 연마 입자를 기판(20)에 분사하는 기술을 사용할 수 있다.
이와 달리, 경사지게 형성하는 대신에, 개구(30)의 내면을 제1 면(21)으로부터 아래로 노출된 면에 대하여 실질적으로 직각으로 수직 방향 또는 실질적으로 수직 방향으로 연장되도록 할 수 있다. 이방성 에칭(anisotropic etching) 공정, 레이저 어블레이션, 밀링, 초음파 머시닝, 미세 입자를 기판(20)에 분사하는 등의 기계적 제거 공정을 사용해서 실질적으로 수직인 내면을 갖는 리세스(30)를 형성할 수도 있다.
이후, 도 2b에 나타낸 바와 같이, 개구(30)의 내면(31) 및 하면(lower surface)(32)과 기판(20)의 제1 면(21)의 일부 상에 절연성 유전층(50)이 형성된다. 이 절연성 유전층(50)을 형성하기 위해 다양한 방법을 사용할 수 있다. 일례로, 기판(20)의 제1 면(21)에 유동성의 유전 재료(flowable dielectric material)를 도포한다. 이후, 이 유동성 재료는 "스핀 코팅"(spin-coating) 과정 중에 노출된 면 전체로 더 균일하게 분산된 후, 가열 과정을 포함할 수 있는 건조(drying) 과정을 거친다. 다른 예로서, 유전 재료의 열가소성 막을 제1 면(21)에 도포하고, 조립체를 가열하거나, 진공 환경, 즉 주변 압력보다 낮은 압력의 환경에 배치해서 가열시킨다. 다른 예로서, 절연성 유전층(50)을 형성하기 위해 증기 증착(vapor deposition)을 사용할 수 있다.
또 다른 예로서, 기판(20)을 포함하는 조립체(assembly)를 유전 증착 배스(dielectric deposition bath)에 함침해서, 컨포멀(conformal) 유전 코팅 또는 절연성 유전층(50)을 형성할 수 있다. 본 명세서에서, "컨포멀 코팅"(conformal coating)이라는 것은, 절연성 유전층(50)이 개구(30)의 내면(31)의 윤곽과 일치하는 경우와 같이 특정의 재료를 표면의 윤곽에 일치하도록 코팅하는 것을 의미한다. 컨포멀 유전층(50)을 형성하기 위해, 전기영동 증착(electrophoretic deposition) 또는 전해 증착(electrolytic deposition) 등의 전기 화학적 증착법을 사용할 수 있다.
일례로, 전기영동 증착 기술을 사용해서 컨포멀 유전 코팅이 조립체의 노출된 전도성 및 반전도성 표면에만 증착되는 컨포멀 유전 코팅을 형성할 수 있다. 증착을 행하는 중에, 반도체 소자 웨이퍼는 소망하는 전기 전위를 유지하며, 전극은 배스(bath)에 함침되어 배스를 다른 소망하는 전위로 유지한다. 이후, 조립체를, 개구(30)의 내면(31)에 따라, 전도성 또는 반전도성 기판의 노출된 표면상에 전착된 컨포멀 유전층(50)을 형성하기에 충분한 시간 동안 적절한 조건 하에서 배스 내에 유지된다. 전기영동 증착은 충분히 강한 전계가 코팅을 행할 표면과 배스 사이에서 유지되는 동안에 행해진다. 전기 영동으로 증착된 코팅은 증착의 전압, 농도 등과 같은 파라미터에 의해 규제되는 소정의 두께에 도달한 후에 증착이 중단된다는 점에서 자기 제한(self-limiting) 방식을 가진다.
전기영동 증착은 조립체의 전도성 및/또는 반전도성 외면상에 연속적이며 균일한 두께의 컨포멀 코팅을 형성한다. 또한, 전기영동 코팅은 유전(비전도성) 특성 때문에, 기판(20)제1 면(21) 상에 위치하는 잔여의 패시베이션 층상에는 형성되지 않도록 증착될 수 있다. 달리 말하면, 전기영동 증착의 특성은 그 유전 특성을 고려해 볼 때, 유전 재료층이 충분한 두께를 갖는 경우, 도체 상에 위치하는 유전 재료층 상에는 형성되지 않는다는 것이다. 전형적으로, 전기영동 증착은 대략 10 미크론 내지 몇십 미크론을 넘는 두께를 갖는 유전층 상에는 행해지지 않는다. 컨포멀 유전층(50)은 음극 에폭시 증착 전구체(cathodic epoxy deposition precursor)로 형성될 수 있다. 이와 달리, 폴리우레탄 또는 아크릴 증착 전구체를 사용해도 된다. 다양한 전기영동 코팅 전구체 조성물 및 공급원을 아래의 표 1에 나타낸다.
전착코팅 이름 POWERCRON 645 POWERCRON 648 CATHOGUARD 325
제조업자
MFG PPG PPG BASF
유형 음극(cathodic) 음극 음극
폴리머계 에폭시 에폭시 에폭시
소재 펜실베니아 피츠버그 펜실베니아 피츠버그 미시간 사우쓰필드
애플리케이션 데이터
Pb/Pf-free Pb-free Pb 또는 Pf-free Pb-free
HAPs, q/L 60-84 컴플라이언트
VOC, q/L (마이너스 웨이퍼) 60-84 <95
경화(cure) 175도에서 20분 175도에서 20분
막 특성
컬러 검은색 검은색 검은색
두께, ㎛ 10-35 10-38 13-36
연필 경도 2H+ 4H
배스(bath) 특징
고형물, %wt. 20(18-22) 20(19-21) 17.0-21.0
pH(25C) 5.9(5.8-6.2) 5.8(5.6-5.9) 5.4-6.0
전도율 (25C) ㎲ 1000-1500 1200-1500 1000-1700
P/B 율 0.12-0.14 0.12-0.16 0.15-0.20
작동 온도, C 30-34 34 29-35
시간, 초 120-180 60-180 120+
애노드 SS316 SS316 SS316
볼트 200-400 >100
전착코팅 이름 ELECTROLAC LECTRASEAL DV494 LECTROBASE 101
제조업자
MFG MACDERMID LVH COATINGS LVH COATINGS
유형 음극 양극 음극
폴리머계 폴리우레탄 우레탄 우레탄
소재 코네티컷 워터베리 영국 버밍햄 영국 버밍햄
애플리케이션 데이터
Pb/Pf-free Pb-free Pb-free
HAPs, q/L
VOC, q/L(마이너스 웨이퍼)
경화 149C에서 20분 175C에서 20분 175C에서 20분
막 특성
컬러 클리어(염색) 검은색 검은색
두께, ㎛ 10-35 10-35
연필 경도 4H
배스 특징
고형물, %wt. 7.0(6.5-8.0) 10-12 9-11
pH(25C) 5.5-5.9 7-9 4.3
전도율 (25C) ㎲ 450-600 500-800 400-800
P/B 율
작동 온도, C 27-32 23-28 23-28
시간, 초 60-120
애노드 SS316 316SS 316SS
볼트 40, 최대 50-150
다른 예로서, 유전층은 전해 방식으로 형성할 수 있다. 이 과정은 전기영동 증착 공정과 유사하지만, 증착된 층의 두께가, 형성되는 전도성 또는 반전도성 표면에 가까운 값에 한정되지 않는다는 점이 다르다. 이에 의하면, 전해 증착된 유전층(electrolytically deposited dielectric layer)은 요건에 따라 선택되는 두께로 형성될 수 있으며, 처리 시간은 달성되는 두께의 하나의 요인이 된다.
이후, 도 2c를 참조하면, 전도성의 제1 플레이트(61)는 전도성의 제1 플레이트의 형태가 내면(31) 및 하면(32)의 윤곽에 일치하도록, 적어도 개구(30) 내에서 절연성 유전층(50) 상에 위치하도록 형성될 수 있다. 제1 플레이트(61)(및 본 명세서에 개시된 임의의 다른 전도성 요소를 포함)를 형성하기 위하여, 본 방법은, 기판(20) 및 개구(30)의 노출된 면상에 기본 금속층(primary metal layer)을 한번 이상 스퍼터링함으로써 금속층을 증착하는 과정, 도금하는 과정, 또는 기계적 증착 과정을 포함한다. 기계적 증착은 가열된 금속 입자의 증기(steam)를 코팅할 표면에 고속으로 분사하는 과정을 포함할 수 있다. 이러한 단계는 제1 면(21), 내면(31), 및 하면(32) 상에 블랭킷 증착(blanket deposition)에 의해 이루어질 수 있다. 일례로, 기본 금속층은 알루미늄을 포함하여 또는 알루미늄만으로 이루어진다. 다른 예로서, 기본 금속층은 구리를 포함하여 또는 구리만으로 이루어진다. 또 다른 예에서, 기본 금속층은 티타늄을 포함하여 또는 티타늄만을 포함하여 이루어진다. 제1 플레이트(61)(본 명세서에 개시된 임의의 다른 전도성 요소도 가능)를 형성하기 위한 공정에 임의의 다른 금속을 사용해도 된다. 일례로, 상기 언급한 표면 중의 하나 이상에 다수의 금속층을 포함하는 스택(stack)을 형성할 수 있다. 예를 들어, 이처럼 적층된 금속층은 티타늄층 위에 구리층을 형성한 층(Ti-Cu), 니켈층 위에 구리층을 형성한 층(Ni-Cu), 동일한 방식으로 니켈-티타늄-구리(Ni-Ti-Cu) 적층, 또는 니켈-바나듐(Ni-V) 적층을 포함할 수 있다.
이후, 도 2d에 나타낸 바와 같이, 제1 커패시터 유전층(81)이 전도성의 제1 플레이트(61) 상에 형성될 수 있으며, 전도성의 제3 플레이트(71)가 제1 커패시터 유전층(81) 상에 형성될 수 있다. 제1 커패시터 유전층(81)은 절연성 유전층(50)을 참조하여 앞서 설명한 것과 유사한 방식으로 형성될 수 있다. 전도성의 제3 플레이트(71)는 전도성의 제1 플레이트(61)와 관련해서 앞서 설명한 것과 유사한 방식으로 형성될 수 있다.
이후, 도 2e에 나타낸 바와 같이, 제2 커패시터 유전층(82)은 전도성 제3 플레이트(71) 상에 형성될 수 있으며, 전도성의 제2 플레이트(62)는 제2 커패시터 유전층 상에 형성될 수 있고, 제3 커패시터 유전층(83)은 전도성의 제2 플레이트 상에 형성될 수 있으며, 전도성의 제4 플레이트(72)는 제3 커패시터 유전층 상에 형성될 수 있다. 제2 커패시터 유전층(82) 및 제3 커패시터 유전층(83)은 절연성 유전층(50)을 참조하여 앞서 설명한 것과 유사한 방식으로 형성될 수 있다. 전도성의 제2 플레이트(62) 및 제3 플레이트(72)는 전도성의 제1 플레이트(61)와 관련해서 앞서 설명한 것과 유사한 방식으로 형성될 수 있다.
전도성의 제2 플레이트(62)는 제2 플레이트의 측면 부분(66)이 제1 및 제2 커패시터 유전층(81, 82)의 측면 에지(84, 85)를 넘어 측면으로 연장하도록 형성됨으로써, 측면 부분(66)이 제1 플레이트(61)의 측면 부분(65)과 접촉하여 제1 전극(63)을 형성할 수 있다. 전도성의 제4 플레이트(72)는 제4 플레이트의 측면 부분(76)이 제2 및 제3 커패시터 유전층(82, 83)의 측면 에지(86, 87)를 넘어 측면으로 연장하도록 형성됨으로써, 측면 부분(76)이 제3 플레이트(71)의 측면 부분(75)과 접촉하여 제2 전극(73)을 형성할 수 있다.
이후, 도 1을 다시 참조하면, 유전 영역(90)은 개구(30) 내에 그리고 기판(20)의 제1 면(21)의 일부분 위에 위치하도록 형성될 수 있다. 유전 영역(90)은 무기 재료 또는 폴리머 재료를 포함하거나 이 두 가지 재료를 모두 포함할 수 있다. 선택적으로, 유전 영역(90)은 이 영역의 노출된 외면(91)이 기판(20)의 제1 면(21)과 동일 평면 또는 실질적으로 동일 평면을 이루도록 형성될 수 있다. 예를 들어, 자기 평탄화 유전 재료(self-planarizing dielectric material)를, 디스펜싱(dispensing) 또는 스텐실링(stenciling) 공정에 의해, 개구(30) 내에 증착할 수 있다. 다른 예로서, 유전 영역을 형성한 후에 유전층(90)의 외면(91)에 연삭(grinding), 래핑(lapping), 또는 연마(polishing) 공정을 사용해서 유전 영역의 외면을 평탄화할 수 있다. 유전 영역(90)은 제1 전극(63) 및 제2 전극(73)이 유전 영역의 외면(91)에 노출되도록 증착될 수 있다.
도 3a 및 도 3b는 대체가능한 전극 구성을 갖는, 도 1 내지 도 2e의 컴포넌트에 대한 변형예를 나타낸다. 컴포넌트(110)는 앞서 설명한 컴포넌트(10)와 유사하지만, 본 실시예의 컴포넌트(110)는 4개의 전극을 구비하는 점이 다르다. 전도성의 제1 플레이트(161) 및 제2 플레이트(162)는 기판(120)의 제1 면(121)에 노출된 제1 전극(163) 및 제2 전극(164)에 연결될 수 있으며, 제1 및 제2 전극은 제1 전기 전위와 접속가능하게 되어 있다. 제1 플레이트 쌍(160)은 제1 전극(163)의 위치와 제2 전극(164)의 위치 사이의 길이(L1)가 길게 되어 있다. 전도성의 제3 플레이트(171) 및 제4 플레이트(172)는 기판(120)의 제1 면(121)에 노출된 제3 전극(173) 및 제4 전극(174)에 연결될 수 있으며, 제3 전극 및 제4 전극은 제2 전기 전위와 접속가능하게 되어 있다. 제2 플레이트 쌍(170)은 제3 전극(173) 및 제4 전극(174)의 위치 사이의 길이(L2)가 길게 되어 있다.
도 4는 선택적인 구성을 가진, 도 3a 및 도 3b의 컴포넌트의 변형예를 나타낸다. 컴포넌트(110')는 앞서 설명한 컴포넌트(110)와 유사하지만, 본 실시예의 컴포넌트(110')가 다수의 개구(130a, 130b)[총칭하여, 개구(130)라고 함] 위로 연장하는 점이 다르다. 제1 플레이트 쌍(160')과 제2 플레이트 쌍(170')은 개구(130)의 내면(131) 및 하면(132)을 따라, 그리고 기판(120)의 제1 면(121) 중에서 개구들 사이의 부분을 따라 연장한다.
전도성의 제3 플레이트(171') 및 제4 플레이트(172')는 기판(120)의 제1 면(121)에 노출된 제3 전극(173') 및 제4 전극(174')에 연결될 수 있으며, 제3 전극 및 제4 전극은 제2 전기 전위와 접속가능하게 되어 있다. 제2 플레이트 쌍(170')은 개구(130a, 130b)를 가로지르며 기판(120) 중의 개구(130) 사이의 부분(123)을 가로지르는, 제3 전극(173') 및 제4 전극(174')의 위치 사이의 길이(L2')가 길게 되어 있다.
도 3a 및 도 3b에 나타낸 컴포넌트(110)와 유사하게, 제1 및 제2 전극은 도 4에 나타낸 측단면도에서는 보이지 않는데, 이는 제1 플레이트 쌍(160')이 제2 플레이트 쌍(170')의 긴 길이(L2')에 실질적으로 수직인 방향으로 제1 및 제2 전극의 위치 사이에서 연장하는 긴 길이를 가질 수 있기 때문이다.
도 5a 및 도 5b에서, 본 발명의 실시예에 따른 컴포넌트(210)는 기판(220) 및 기판과 접촉하도록 형성된 커패시터(240)를 포함한다. 기판(220)은 제1 면(221)으로부터 아래로 기판의 일부분을 통해 제1 면의 반대쪽을 향해 있는 제2 면(222)을 향해 연장하는 개구(230)를 포함한다. 커패시터(240)는 개구(230)의 내면(231) 위에 위치하는 절연성 유전층(250), 절연성 유전층의 위에 위치하는 제1 전기 전도성 플레이트(260), 제2 전기 전도성 플레이트(270), 및 제1 전기 전도성 플레이트와 제2 전도성 플레이트를 분리시키는 커패시터 유전층(280)을 포함한다. 유전 영역(도시 안 됨)은 적어도 개구(230) 내에서 플레이트(260, 270)와 유전층(250, 280) 위에 선택적으로 위치될 수 있다. 개구(230)는 기판(220)의 제1 면(221)에 따른 방향에서 5 미크론을 넘는 폭(W)을 갖는 것이 바람직하다.
본 예에서, 제1 플레이트(260)는 기판(220)의 제1 면(221)에 노출된 제1 전극(263, 264)에 연결될 수 있으며, 제1 및 제2 전극은 제1 전기 전위와 접속가능하게 되어 있다. 제2 플레이트(270)는 기판(220)의 제1 면(221)에 노출된 제3 전극(273) 및 제4 전극(274)에 연결될 수 있으며, 제3 및 제4 전극은 제2 전기 전위와 접속가능하게 되어 있다. 제1 플레이트(260)는 제1 전극(263) 및 제2 전극(264)의 위치 사이에서의 길이(L3)가 길게 되어 있다. 제2 플레이트(270)는 제3 전극(273) 및 제4 전극(274)의 위치 사이에서의 길이(L4)가 길게 되어 있다.
도 5c는 대체 구성을 갖는, 도 5a 및 도 5b의 컴포넌트의 변형예를 나타낸다. 컴포넌트(210')는 상기 설명한 컴포넌트(210)와 유사하지만, 제1 플레이트(260')가 기판(220)과 접촉되어 형성됨으로써, 제1 플레이트가 기판에 접지된 점이 다르다. 도 5c에 나타낸 예에서는, 제1 플레이트(260')와 내면(231) 및 하면(232) 사이로 연장하는 절연성 유전층이 없다. 제1 플레이트(260')와 제2 플레이트(270')는 커패시터 유전층(280')에 의해 서로 분리 및 절연될 수 있다.
도 6a 및 도 6b는 대체 구성을 갖는, 도 5c의 컴포넌트의 변형예를 나타낸다. 컴포넌트(210")는 앞서 설명한 컴포넌트(210')와 유사하지만, 제1 플레이트(260")가 기판(220") 중에서 개구(230)의 내면(231) 및/또는 하면(232)으로부터 안쪽으로 연장하는 전도성 부분이라는 점이 다르다. 도 6a 및 도 6b에 나타낸 예에서, 제1 플레이트(260")는 기판(220") 중에서 개구(230)의 내면(231) 및/또는 하면(232)에 이웃하는 부분을 도핑함으로써 형성될 수 있다. 일례로, 실리콘 등의 반도체로 이루어진 기판(220")은 붕소 또는 비소 등으로 도핑하여 전도성의 제1 플레이트(260")를 형성할 수 있다. 제1 플레이트(260")와 제2 플레이트(270")는 커패시터 유전층(280")에 의해 서로 분리 및 절연될 수 있다.
도 7a에 나타낸 바와 같이, 본 발명의 실시예에 따른 컴포넌트(310)는 기판(320) 및 기판과 접촉하도록 형성된 커패시터(340)를 포함한다. 기판(320)에는 평탄한 제1 면(321) 및 제1 면의 반대쪽을 향해 있는 평탄한 제2 면(322) 사이에서 기판을 통해 연장된 관통 개구(through opening)(330)가 형성되어 있다. 커패시터(340)는 개구(330)의 내면(331)과 제1 면(321) 및 제2 면(322)의 일부분 상에 위치하는 절연성 유전층(350), 전기 전도성의 제1 플레이트 쌍(360), 전기 전도성의 제2 플레이트 쌍(370), 및 다수의 커패시터 유전층(380)을 포함한다. 커패시터 유전층은 제1 플레이트 쌍(360) 및 제2 플레이트 쌍(370)의 적어도 이웃해 있는 플레이트를 분리시킨다. 유전 영역(390)은 적어도 개구(330) 내에서 플레이트(360, 370) 및 유전층(350, 380) 위에 위치한다.
기판(320)은 도 1 내지 도 2e와 관련해서 앞서 설명한 기판(20)과 유사하다. 컴포넌트(310)는 기판(320)과 접촉하도록 형성되며 기판의 제1 면(321) 및/또는 제2 면(322)에 노출된 하나 이상의 커패시터(340)를 포함할 수 있다. 도면에서는 상세하게 나타내지 않지만, 기판(320)의 능동 반도체 소자가 커패시터(340)에 전도가능하게 연결될 수 있다. 커패시터(340)는 하나 이상의 관통 개구(330) 내에 적어도 부분적으로 형성될 수 있다.
관통 개구(330)는 원형(도 7b 참조), 타원형, 사각형 및 직사각형(즉, 도 20c에 나타낸 것과 같은 채널형)을 포함하여 임의의 평면 형상을 가질 수 있으며, 도 20a, 20b, 20d에 나타낸 것과 같은 다른 형상도 가능하다. 일례로, 관통 개구(330)는 원통형, 정육면체, 각기둥, 또는 원뿔대 등의 임의의 3차원 형상을 가질 수 있다.
관통 개구(330)의 내면(331)은 제1 면(321)으로부터 임의의 각도로 기판(320)을 통해 연장될 수 있다. 바람직하게, 내면(331)은 제1 면에 의해 규정된 수평면에 대하여 실질적으로 90도로 연장한다. 관통 개구(330)는 내면(331)이 제1 면(321) 및 제2 면(322)과 맞닿는 곡선형 에지(rounded edge)(333)를 가지며, 다른 예에서, 곡선형 에지(333)는 챔퍼형 또는 실질적으로 직각으로 할 수 있다. 내면(331)은 일정한 경사 또는 가변의 경사를 가질 수 있다. 예를 들어, 제1 면(321)에 대한 내면(331)의 각도 또는 경사는 내면(331)이 제2 면(322)을 향해 더 관통함에 따라 크기가 감소(플러스 값이 작아지거나 마이너스 값이 작아짐)할 수 있다.
도 1에 나타낸 절연성 유전층(50)과 유사하게, 절연성 유전층(350)은 관통 개구(330)의 내면(331)과 제1 면(321) 및 제2 면(322)의 일부분 위에 위치함으로써, 기판(320) 및 전도성 플레이트(360, 370)에 대하여 양호한 유전성 절연을 제공할 수 있다.
쌍으로 된 전기 전도성의 제1 플레이트(360)는 절연성 유전층(350) 상에 위치하는 제1 플레이트(361)와, 제1 플레이트 상에 위치하며 제1 플레이트에 전기적으로 연결된 제2 플레이트(362)를 포함한다. 제1 플레이트(361) 및 제2 플레이트(362)는 기판(320)의 제1 면(321)에 노출된 제1 전극(363) 및 제2 전극(364)에 접속될 수 있으며, 제1 전극 및 제2 전극은 제1 전기 전위와 접속가능하게 되어 있다.
쌍으로 된 전기 전도성의 제2 플레이트(370)는 제1 플레이트(361) 상에 위치하는 제3 플레이트(371)와, 제2 플레이트(362) 상에 위치하며 제3 플레이트에 전기적으로 연결된 제4 플레이트(372)를 포함한다. 제3 플레이트(371) 및 제4 플레이트(372)는 기판(320)의 제2 면(322)에 노출된 제3 전극(373) 및 제4 전극(374)에 접속될 수 있으며, 제3 전극 및 제4 전극은 제2 전기 전위와 접속가능하게 되어 있다.
다수의 커패시터 유전층(380)는 플레이트(360, 370)를 적어도 이웃하는 플레이트로부터 분리시킨다. 도 7a에 나타낸 예에서, 커패시터 유전층(380)의 제1 커패시터 유전층(381)은 제1 플레이트(361) 상에 위치하며, 제1 플레이트와 제3 플레이트(371) 사이로 연장한다. 커패시터 유전층(380)의 제2 커패시터 유전층(382)은 제3 플레이트(371) 상에 위치하며 제3 플레이트와 제2 플레이트(362) 사이로 연장한다. 커패시터 유전층(380)의 제3 커패시터 유전층(383)은 제2 플레이트(362) 상에 위치하며, 제2 플레이트와 제4 플레이트(372) 사이로 연장한다.
도 1에 나타낸 유전 영역(90)과 유사하게, 유전 영역(390)은 적어도 관통 개구(330) 내에서 플레이트(360, 370)와 유전층(350, 380) 상에 위치한다. 유전 영역(390)은 기판(320)에 대하여 양호한 유전성 절연을 제공할 수 있다.
도 7a에 나타낸 바와 같이, 유전 영역(390)의 제1 외면(391)은 기판(320)의 제1 면(321)에 의해 규정된 평면 위에 위치하며, 유전 영역의 제2 외면(392)은 기판(320)의 제2 면(322)에 의해 규정된 평면 위에 위치한다. 다른 예(도시 안 됨)로서, 유전 영역(390)의 외면(391, 392)은 각각 기판(320)의 제1 면(321) 및 제2 면(322)에 의해 규정된 평면에 위치할 수 있으며, 유전 영역의 외면은 기판의 제1 및 제2 면에 의해 각각 규정된 평면 아래로 함몰되어 있어도 된다.
도 7a에 나타낸 바와 같이, 커패시터(340)는 제1 면(321)에 노출되고 제1 플레이트 쌍(360)에 연결된 제1 전극(363) 및 제2 전극(364)을 가질 수 있으며, 제1 및 제2 전극은 제1 전기 전위와 접속가능하게 되어 있다. 또한, 커패시터(340)는 제2 면(322)에 노출되고 제2 플레이트 쌍(370)에 연결된 제3 전극(373) 및 제4 전극(374)을 가질 수 있으며, 제3 전극 및 제4 전극은 제2 전기 전위에 접속가능하게 되어 있다.
도 7b에 나타낸 예에서, 커패시터(340)는 제1 면(321)에 노출되고 제2 플레이트 쌍(370)에 연결된 제5 전극(375) 및 제6 전극(376)을 더 포함할 수 있으며, 제5 전극 및 제6 전극은 제2 전기 전위와 접속가능하기 때문에, 제2 플레이트 쌍은 제1 면(321) 및 제2 면(322)에 노출된 개별 쌍의 전극에 접속된다. 커패시터(340)는 제2 면(322)에 노출되고 제1 플레이트 쌍(360)(도 7b에 나타낸 것과 유사한 구성)에 접속된 제7 및 제8 전극(도시 안 됨)을 더 포함할 수 있으며, 제7 및 제8 전극은 제1 전기 전위와 접속가능함으로써, 제1 플레이트 쌍은 제1 면(321) 및 제2 면(322)에 노출된 개별 쌍의 전극에 접속될 수 있다.
제1 면(321)에서, 제1 플레이트 쌍(360)은 제1 전극(363)의 위치와 제2 전극(364)의 위치 사이에서 제1 면을 따라 연장하는 길이(L5)가 길게 되어 있으며, 제2 플레이트 쌍(370)은 제5 전극(375) 및 제6 전극(376)의 위치 사이에서 제1 면을 따라 연장하는 길이(L6)가 길게 되어 있다. 상기 길이(L5, L6)는 서로 실질적으로 직각을 이룬다. 제2 면(322)에서, 제2 플레이트 쌍(370)은 제3 전극(373) 및 제4 전극(374)의 위치 사이에서 제2 면을 따라 연장하는 긴 길이(L7)를 가질 수 있으며, 제1 플레이트 쌍(360)은 제7 전극 및 제8 전극의 위치 사이에서 제2 면을 따라 연장하며, 긴 길이(L7)와 실질적으로 직각을 이루는 긴 길이[도시하지는 않지만, 도 7b에 나타낸 긴 길이(L6)와 유사함]를 가질 수 있다.
도 7a 및 도 7b에 나타낸 바와 같이, 컴포넌트(310)는 관통 개구(330)를 통해 기판(320)과 접촉하도록 형성된 단일의 커패시터(340)를 포함함으로써, 쌍으로 된 제1 플레이트 및 제2 플레이트(360, 370)는 관통 개구의 내면(331) 주위로 연장한다. 예를 들어, 쌍으로 된 제1 플레이트 및 제2 플레이트(360, 370)는 원형 또는 타원형의 단면을 갖는 개구(330) 주위로 연장하는 환형(annular)의 형태를 가질 수 있다.
일례로, 컴포넌트(310)는 독립된 제1 및 제2 커패시터(340)를 포함하며, 각각의 커패시터는 컴포넌트의 영역(A)과 영역(B)을 포함하는데, 이들 영역 사이로 절연성 유전층(390)이 연장되어 있다. 이처럼 2개의 독립된 커패시터를 갖는 컴포넌트에서, 제1 커패시터의 플레이트(360, 370)는 이들 2개의 커패시터 사이에서 연장하는 절연 갭(insulated gap)에 의해 제2 커패시터의 플레이트(360, 370)로부터 분리될 수 있다. 예를 들어, 이러한 2개의 커패시터를 구비하는 컴포넌트는 도 20a-20c 중의 하나에 따른 평면을 가질 수 있으며, 개구의 양쪽에 위치한 제1 및 제2 커패시터 사이에 갭(도 7a에서는 갭의 정확한 위치를 볼 수 없게 되어 있음)이 존재한다.
도 8a-8f를 참조하여 컴포넌트(310)를 제조하는 방법에 대하여 설명한다. 도 8a에 나타낸 바와 같이, 관통 개구(330)는 제1 면(321)으로부터 제2 면(322)을 향해 또는 제2 면으로부터 제1 면을 향해 기판(320)의 두께를 통해 연장하도록 형성될 수 있다. 관통 개구(330)는 도 2a와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
이후, 도 8b에 나타낸 바와 같이, 절연성 유전층(350)이, 관통 개구(330)의 내면(331)과 기판(320)의 제1 면(321) 및 제2 면(322)의 일부분 상에 형성된다. 절연성 유전층(350)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
이후, 도 8c에 나타낸 바와 같이, 적어도 관통 개구(330) 내에, 절연성 유전층(350) 상에 전도성의 제1 플레이트(361)를 형성하는데, 전도성의 제1 플레이트의 윤곽이 내면(331)과 제1 면(321) 및 제2 면(322)의 일부의 윤곽과 일치하도록 형성할 수 있다. 제1 플레이트(361)는 도 2c와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 8d에 나타낸 바와 같이, 제1 커패시터 유전층(381)은 전도성의 제1 플레이트(361) 상에 위치하도록 형성될 수 있으며, 전도성의 제3 플레이트(371)는 제1 커패시터 유전층 상에 위치하도록 형성된다. 제1 커패시터 유전층(381)은 절연성 유전층(50)(도 2b 참조)을 참조하여 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다. 전도성의 제3 플레이트(371)는 전도성의 제1 플레이트(61)(도 2c 참조)와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다. 도 8e에 나타낸 바와 같이(도 8d에 대응하는 평면 예), 원형의 단면을 갖는 내면(331) 주위로 연장하는 환형의 형태를 갖는 제1 플레이트(361) 및 제2 플레이트(371)가 형성될 수 있다.
도 8f는 제2 면(322)에 대체가능한 커패시터 구성을 갖는, 도 8d의 부분적으로 형성된 컴포넌트의 변형예를 나타낸다. 도 8e에 있는 컴포넌트(310')의 단면에서, 전도성의 제1 플레이트(361')는 제1 면(321) 및 제2 면(322) 상에 위치하는 제1 커패시터 유전층(381')의 측면 에지(384', 385')를 넘어 연장한다. 전도성의 제3 플레이트(371')는 측면 에지(384', 385')를 넘어 연장하지 않음으로써, 제1 면(321)을 따라 연장하는 제1 플레이트(361')의 긴 길이(L5')가 제2 면(322)을 따라 연장하는 제1 플레이트의 긴 길이(L8)와 실질적으로 동일한 수직 평면에 위치하게 된다. 본 예에서, 쌍으로 된 제1 플레이트에 접속된 제1, 제2, 제7, 및 제8 전극은 동일한 수직 평면에 위치될 수 있다.
이후, 도 7a를 다시 참조하면, 제2 커패시터 유전층(382)은 전도성의 제3 플레이트(371) 상에 위치하도록 형성될 수 있으며, 전도성의 제2 플레이트(362)는 제2 커패시터 유전층 상에 위치하도록 형성될 수 있고, 제3 커패시터 유전층(383)은 전도성의 제2 플레이트 상에 위치하도록 형성될 수 있으며, 전도성의 제4 플레이트(372)는 제3 커패시터 유전층 상에 위치하도록 형성될 수 있다. 제2 커패시터 유전층(382) 및 제3 커패시터 유전층(383)은 절연성 유전층(50)(도 2b 참조)을 참조하여 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다. 전도성의 제2 플레이트(362) 및 제4 플레이트(372)는 전도성의 제1 플레이트(61)(도 2c 참조)와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 유전 영역(390)은 관통 개구(330)의 내부에 형성되며, 제1 면(321) 및 제2 면(322) 상에 부분적으로 형성될 수 있다. 유전 영역(390)은 무기 재료 또는 폴리머 재료를 포함하거나 이들 두 가지 재료를 모두 포함할 수 있다. 유전 영역(390)은 유전 영역(90)(도 1 참조)을 참조하여 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다. 제1 전극(363), 제2 전극(364), 제5 전극(375), 및 제6 전극(376)이 유전 영역의 외면(391)에 노출되고 제3 전극(373) 및 제4 전극(374)과 제7 전극 및 제8 전극(도 7a 및 도 7b에는 도시하지 않음)이 제2 외면(392)에 노출되도록, 유전 영역(390)이 증착될 수 있다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴포넌트(410)는 기판(420), 및 기판과 접촉하도록 형성된 커패시터(440a, 440b)[총칭하여 커패시터(440)라 함]를 포함한다. 기판(420)은 평탄한 제1 면(421) 및 제1 면과 반대쪽을 향해 있는 평탄한 제2 면(422) 사이에서 기판을 통해 연장하는 관통 개구(430a, 430b)[총칭하여 커패시터(440)라 함]를 포함한다. 커패시터(440)는 대응하는 개구(430)의 내면(431)과 제1 면(421) 및 제2 면(422)의 일부 상에 위치하는 절연성 유전층(450), 쌍으로 된 전기 전도성의 제1 플레이트(460), 쌍으로 된 전기 전도성의 제2 플레이트(470), 및 다수의 커패시터 유전층(480)을 포함한다. 커패시터 유전층은 적어도 이웃하는 플레이트를 분리시킨다. 유전 영역(490)은 적어도 대응하는 개구(430) 내에서 플레이트(460, 470)와 유전층(450, 480) 상에 위치한다.
기판(420)은 도 1 내지 도 2e와 관련해서 앞서 설명한 기판(20)과 유사하다. 관통 개구(430)는 도 7a 내지 도 8f와 관련해서 앞서 설명한 기판(20)과 유사하다. 관통 개구(430)의 내면(431)은 제1 면(421)으로부터 기판(420)을 통해 임의의 각도로 연장할 수 있다. 바람직하게, 내면(431)은 제1 면(421)으로부터 제1 면에 의해 규정된 수평면에 대하여 실질적으로 90도의 각도로 연장한다. 관통 개구(430)는 실질적으로 직각인 에지(433)를 가지며, 내면(431)은 제1 면(421) 및 제2 면(422)과 맞닿는다. 다른 예로서, 에지(433)는 챔퍼형 또는 원형이 가능하다. 내면(431)은 일정한 경사 또는 가변의 경사를 가질 수 있다. 예를 들어, 제1 면(421)에 의해 규정된 수평면에 대한 내면(431)의 각도 또는 경사는 내면(431)이 제2 면(422)을 향해 더 관통함에 따라 크기가 감소(플러스 값이 작아지거나 마이너스 값이 작아짐)할 수 있다.
도 1에 나타낸 절연성 유전층(50)과 유사하게, 절연성 유전층(450)은 관통 개구(430)의 내면(431)과 제1 면(421) 및 제2 면(422)의 일부분 위에 위치함으로써, 기판(420) 및 전도성 플레이트(460, 470)에 대하여 양호한 유전성 절연을 제공할 수 있다.
전기 전도성의 제1 플레이트 쌍(460)은 절연성 유전층(450) 상에 위치하는 제1 플레이트(461)와, 제1 플레이트 상에 위치하는 제2 플레이트(462)를 포함한다. 기판(420)의 제1 면(421)에서, 제1 플레이트(461)는 제1 면에 노출된 제1 전극(463a) 및 제2 전극(464a)에 연결될 수 있으며, 제1 전극 및 제2 전극은 제1 전기 전위에 접속가능하게 되어 있다. 제2 플레이트(462)는 제1 면(421)에 노출되고 제1 전기 전위와 접속가능한 제3 전극 및 제4 전극(463b, 464b)에 연결될 수 있다. 기판(420)의 제2 면(422)에서, 제1 플레이트(461)는 제2 면에 노출된 제5 전극 및 제6 전극(465a, 466a)에 연결가능하고, 제5 및 제6 전극은 제1 전기 전위에 접속가능하게 되어 있다. 제2 플레이트(462)는 제2 면(422)에 노출되고 제1 전기 전위와 접속가능한 제7 전극(465b) 및 제8 전극(466b)에 연결될 수 있다.
도 9에는 도시하고 있지 않지만, 제1 전극(463a) 및 제3 전극(463b)을 결합하여 하나의 전극이 되도록 하거나, 및/또는 제2 전극(464a) 및 제4 전극(464b)을 결합하여 하나의 전극이 되도록 하거나, 및/또는 제5 전극(465a) 및 제7 전극(465b)을 결합하여 하나의 전극이 되도록 하거나, 및/또는 제6 전극(466a) 및 제8 전극(466b)을 결합하여 하나의 전극이 되도록 함으로써, 전기 전도성의 쌍으로 된 제1 플레이트(460)가 서로 전기적으로 접속될 수 있다.
전기 전도성의 쌍으로 된 제2 플레이트(470)는 제1 플레이트(461) 상에 위치하는 제3 플레이트(471) 및 제2 플레이트(462) 상에 위치하는 제4 플레이트(472)를 포함한다. 기판(420)의 제1 면(421)에서, 제3 플레이트(471)는 제1 면에 노출되며 제2 전기 전위와 접속가능한 제9 전극(473a) 및 제10 전극(474a)에 연결될 수 있다. 제4 플레이트(472)는 제1 면(421)에 노출되고 제2 전기 전위와 접속가능한 제11 전극(473b) 및 제12 전극(474b)에 연결될 수 있다. 기판(420)의 제2 면(422)에서, 제3 플레이트(471)는 제2 면에 노출되고 제2 전기 전위와 접속가능한 제13 전극(475a) 및 제14 전극(476a)에 연결될 수 있다. 제4 플레이트(472)는 제2 면(422)에 노출되며 제2 전기 전위와 접속가능한 제15 전극(475b) 및 제16 전극(476b)에 연결될 수 있다.
도 9에는 나타내고 있지 않지만, 제9 전극(473a) 및 제11 전극(473b)을 결합하여 단일의 전극이 되도록 하거나, 및/또는 제10 전극(474a) 및 제12 전극(474b)을 결합하여 단일의 전극이 되도록 하거나, 및/또는 제13 전극(475a) 및 제15 전극(475b)을 결합하여 단일의 전극이 되도록 하거나, 및/또는 제14 전극(476a) 및 제16 전극(476b)을 결합하여 단일의 전극이 되도록 함으로써, 전기 전도성의 쌍으로 된 제2 플레이트(470)가 서로 전기적으로 연결될 수 있다.
다수의 커패시터 유전층(480)은 적어도 이웃한 플레이트(460, 470)를 분리시킨다. 커패시터 유전층(480)의 제1 커패시터 유전층(481)은 제1 플레이트(461) 상에 위치하며 제1 플레이트와 제3 플레이트(471) 사이에서 연장한다. 커패시터 유전층(480)의 제2 커패시터 유전층(482)은 제3 플레이트(471) 상에 위치하며 제3 플레이트와 제2 플레이트(462) 사이에서 연장한다. 커패시터 유전층(480)의 제3 커패시터 유전층(483)은 제2 플레이트(462) 상에 위치하며 제2 플레이트와 제4 플레이트(472) 사이에서 연장한다.
도 1에 나타낸 유전 영역(90)과 마찬가지로, 유전 영역(490)은 적어도 관통 개구(430) 내에서 플레이트(460, 470) 및 유전층(450, 480) 상에 위치한다. 유전 영역(490)은 기판(420)에 대하여 양호한 유전성 절연을 제공할 수 있다.
도 8e에 나타낸 컴포넌트(310')와 마찬가지로, 전도성의 제1 플레이트(461)는 제1 면(421) 상에 위치한 제1 커패시터 유전층(481)의 측면 에지(484a, 484b)를 넘어 연장하며, 전도성의 제1 플레이트는 제2 면(422) 상에 위치한 제1 커패시터 유전층의 측면 에지(485a, 485b)를 넘어 연장한다. 전도성의 제3 플레이트(471)는 측면 에지(484a, 484b, 485a, 485b)를 넘어 연장하지 않기 때문에, 제1 면(421)을 따라 연장하는 제1 플레이트(461)의 긴 길이(L9)가 제2 면(422)을 따라 연장하는 제1 플레이트의 긴 길이(L10)와 실질적으로 동일한 수직 평면에 위치할 수 있다. 마찬가지로, 전도성의 제2 플레이트(462), 제3 플레이트(471), 및 제4 플레이트(472)는 위에 위치하는 유전층(482 또는 483) 또는 유전층(490)의 각각의 측면 에지를 넘어 연장함으로써, 제1 면 및 제2 면을 따라 연장하는 각각의 플레이트의 긴 길이가 실질적으로 동일한 수직 평면에 위치될 수 있다. 본 예에서, 쌍으로 된 제1 플레이트에 연결된 제1 내지 제8 전극(463a~466b) 및/또는 쌍으로 된 제2 플레이트에 연결된 제9 내지 제16 전극(473a~476b)이 동일한 수직 평면에 위치될 수 있다. 이와 달리, 제1 내지 제16 전극(463a~466b, 473a~476b) 중의 임의의 것 또는 이들 각각은 제1 내지 제16 전극 중의 다른 임의의 전극에 대하여 개별의 수직 평면에 위치될 수 있다.
도 9에 나타낸 바와 같이, 컴포넌트(410)는 대응하는 관통 개구(430a, 430b)를 통해 기판(420)과 접촉하도록 형성된 커패시터(440a, 440b)를 포함하며, 각 커패시터의 쌍으로 된 제1 플레이트 및 제2 플레이트(460, 470)는 대응하는 관통 개구의 내면(431) 주위로 연장한다. 예를 들어, 쌍으로 된 제1 플레이트 및 제2 플레이트(460, 470)는 원형 또는 타원형의 형태를 갖는 개구(430) 주위로 연장하는 환형의 형태를 가질 수 있다.
일례로, 컴포넌트(410)는 하나의 관통 개구(430a)를 통해 연장하는 독립된 제1 및 제2 커패시터(440a, 440b)를 포함할 수 있으며, 각각의 커패시터는 컴포넌트의 영역(C) 및 영역(D)을 가지며, 이들 영역 사이에 절연성 유전 영역(490)이 존재한다. 하나의 관통 개구(430a)를 통해 연장하는 2개의 독립된 커패시터를 구비하는 컴포넌트에서, 제1 커패시터의 플레이트(460, 470)는 2개의 커패시터 사이에서 연장하는 절연 갭에 의해 제2 커패시터의 플레이트(460, 470)로부터 분리될 수 있다. 예를 들어, 이처럼 2개의 커패시터를 구비하는 컴포넌트는 도 20a-20c 중의 하나의 예에 따른 평면을 가질 수 있으며, 개구(330a)의 양쪽에 위치한 제1 및 제2 커패시터 사이에 갭(도 9에는 갭의 정확한 위치가 보이지 않음)이 존재한다.
도 10a-10g를 참조하여 컴포넌트(410)(도 9 참조)를 제조하는 방법에 대하여 설명한다. 도 10a에 나타낸 바와 같이, 제1 면(421)으로부터 제2 면(422)을 향해 또는 제2 면으로부터 제1 면을 향해 기판(420)의 두께를 통해 연장하는 관통 개구(430a, 430b)가 형성될 수 있다. 관통 개구(430)는 도 2a와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 10b에 도시된 바와 같이, 각 관통 개구(430)의 내면(431) 상에, 그리고 제1 및 제2 면을 따라 관통 개구(430a)와 관통 개구(430b) 사이의 부분(423, 424)을 포함하여 기판(420)의 제1 면(421) 및 제2 면(422)의 일부 상에 절연성 유전층(450)이 형성된다. 절연성 유전층(450)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 10c에 나타낸 바와 같이, 적어도 관통 개구(430) 내에서 절연성 유전층(450) 상에 전도성의 제1 플레이트(461)를 형성할 수 있는데, 제1 플레이트의 윤곽이 제1 면(421) 및 제2 면(422)의 일부와 내면(431)의 윤곽과 일치하도록 형성한다. 제1 플레이트(461)는 도 2c와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 10d에 나타낸 바와 같이, 전도성의 제1 플레이트(461) 상에 제1 커패시터 유전층(481)을 형성할 수 있다. 제1 커패시터 유전층(481)은 절연성 유전층(50)(도 2b 참조)과 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 이후, 도 10e에 나타낸 바와 같이, 제1 커패시터 유전층(481) 상에 전도성의 제3 플레이트(471)를 형성할 수 있다. 전도성의 제3 플레이트(471)는 전도성의 제1 플레이트(61)(도 2c 참조)와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
이후, 도 10f에 나타낸 바와 같이, 전도성의 제3 플레이트(471) 상에 제2 커패시터 유전층(482)을 형성할 수 있으며, 제2 커패시터 유전층 상에 전도성의 제2 플레이트(462)를 형성할 수 있으며, 전도성의 제2 플레이트 상에 제3 커패시터 유전층(483)을 형성할 수 있고, 제3 커패시터 유전층 상에 전도성의 제4 플레이트(472)를 형성할 수 있다. 제2 커패시터 유전층(482) 및 제3 커패시터 유전층(483)은 절연성 유전층(50)(도 2b 참조)과 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 전도성의 제2 플레이트(462) 및 제4 플레이트(472)는 전도성의 제1 플레이트(61)(도 2c 참조)와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
이후, 도 10g에 나타낸 바와 같이, 제1 플레이트(460) 및 제2 플레이트(470)와 유전층(450, 480)으로부터 재료의 일부를 제거함으로써, 제1 내지 제16 전극(463a~466b, 473a~476b)[또는 각각의 전극에 연결될 수 있는 제1 플레이트 및 제2 플레이트(460, 470)의 측면 에지]을 노출시킬 수 있다. 재료 중에서 남기고자 하는 부분에 마스크 층을 형성한 후에, 제1 플레이트 및 제2 플레이트(460, 470)와 유전층(450, 480)을 선택적으로 에칭함으로써, 재료의 제거하고자 하는 제거 대상 부분을 제거할 수 있다. 이와 달리, 기판(20)(도 2a 참조)으로부터 재료를 제거하는 것과 관련하여 설명한 것과 유사한 방법을 사용하여 재료의 제거 대상 부분을 제거해도 된다. 바람직한 예로서, 제1 전극 내지 제16 전극(463a~466b, 473a~476b)은 앞면(421) 및 뒷면(422)에 대하여 0도 내지 90도 사이의 각도(α), 예를 들어 대략 45도의 각도로 노출될 수 있다. 각도(α)가 45도인 경우에, 제1 전극 내지 제16 전극(463a~466b, 473a~476b)은 제1 면(421) 또는 제2 면(422)으로 먼 쪽을 향하는 노출된 외면(401)을 가질 수 있다.
이후, 도 9를 다시 참조하면, 각 관통 개구(430)의 내부와 제1 면(421) 및 제2 면(422)의 적어도 일부분 상에 유전 영역(490)이 형성될 수 있다. 유전 영역(490)은 무기 재료 또는 폴리머 재료를 포함할 수 있으며, 이들 두 가지 재료를 모두 포함해도 된다. 유전 영역(490)은 유전 영역(90)(도 1 참조)과 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성할 수 있다. 제1 내지 제4 전극(463a~464b)과 제9 및 제12 전극(463a~474b)이 유전 영역의 제1 외면(491)에 노출되고, 제5 내지 제8 전극(465a~466b)과 제13 내지 제16 전극(475a~476b)이 제2 외면(492)에 노출되도록, 유전 영역(490)이 증착될 수 있다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴포넌트(510)는 기판(520) 및 기판과 접촉하도록 형성된 커패시터(540a, 540b)[총칭하여 커패시터(540)이라 함]를 포함한다. 기판(520)에는 평탄한 제1 면(521)과 제1 면의 반대쪽에 있는 평탄한 제2 면(522) 사이에서 기판을 통해 연장하는 관통 개구(530a, 530b)[총칭하여 관통 개구(530)라 함]가 형성되어 있다. 커패시터(540)는 대응하는 개구(530)의 내면(531)과 제1 면(521) 및 제2 면(522)의 일부분 상에 위치하는 절연성 유전층(550), 쌍으로 된 전기 전도성의 제1 플레이트(560), 쌍으로 된 전기 전도성의 제2 플레이트(570), 및 다수의 커패시터 유전층(580)을 포함한다. 커패시터 유전층은 적어도 이웃하는 플레이트(560, 570)를 분리시킨다. 유전 영역(590)은 대응하는 개구(530) 내에서 플레이트(560, 570) 및 유전층(550, 580)이 점유하고 있지 않은 영역을 차지한다.
기판(520), 관통 개구(530), 관통 개구의 내면(531), 절연성 유전층(550), 및 다수의 커패시터 유전층(580)은, 도 9 내지 도 10g와 관련해서 앞서 설명한 컴포넌트(410)의 대응하는 요소와 유사하다.
쌍으로 된 전기 전도성의 제1 플레이트(560)는 개구(530) 내에서 절연성 유전층(550) 상에 위치하는 제1 플레이트(561)와 제1 플레이트 상에 위치하는 제2 플레이트(562)를 포함한다. 기판(520)의 제1 면(521)에서, 쌍으로 된 전기 전도성의 제1 플레이트(560)는 제1 면에 노출되고 제1 전기 전위와 접속가능한 단일의 제1 전극(563)에 연결될 수 있다. 제1 전극(563)은 제1 면에 노출된 다수의 전극이 될 수 있으며, 내면(531) 사이에서 연장하는 제1 전극의 일부분이 커패시터(540)의 다른 외부 요소와의 상호접속을 위해 노출된 부분을 제외한 상부의 유전층에 의해 덮여질 수 있다.
쌍으로 된 전기 전도성의 제2 플레이트(570)는 제1 플레이트(561) 상에 위치하는 제3 플레이트(571)와 제2 플레이트(562) 상에 위치하는 제4 플레이트(572)를 포함한다. 기판(520)의 제2 면(522)에서, 쌍으로 된 전기 전도성의 제2 플레이트(570)는 제2 면에 노출되고 제2 전기 전위와 접속가능한 하나의 제2 전극(573)에 연결될 수 있다. 제2 전극(573)은 제2 면에 노출된 다수의 전극이 될 수 있으며, 내면(531) 사이에서 연장하는 제2 전극의 일부분이 커패시터(540)의 다른 외부 요소와의 상호접속을 위해 노출된 부분을 제외한 상부의 유전층에 의해 덮여질 수 있다.
유전 영역(590)은 대응하는 개구(530) 내에서 플레이트(560, 570) 및 유전층(550, 580)이 점유하고 있지 않은 영역을 차지한다. 유전 영역(590)은 제4 플레이트(572)와 제1 전극(563) 사이의 양호한 유전성 절연을 제공할 수 있다.
컴포넌트(510)는 다수의 유전체 부분(593a, 593b)[총칭하여, 유전체 부분(593)이라 함]을 더 포함하며, 유전체 부분(593a)은 대응하는 제1 플레이트(560)의 말단 에지(569)와 제2 전극(573) 사이에서 연장하며, 유전체 부분(593b)은 대응하는 제2 플레이트(570)의 말단 에지(579)와 제1 전극(563) 사이에서 연장한다.
일례로, 제1 플레이트(560) 및 제2 플레이트(570)는 원형 또는 타원형의 단면을 갖는 개구(530) 주위로 연장하는 환형의 형태를 가질 수 있다. 일례로, 컴포넌트(510)는 하나의 관통 개구(530a)를 통해 연장하는 쌍으로 된 두 세트의 제1 플레이트 및 제2 플레이트(560, 570)를 포함할 수 있으며, 이들 쌍으로 된 두 세트의 제1 플레이트 및 제2 플레이트(560, 570)는 컴포넌트의 유전 영역(E 또는 F)을 가지며, 이들 유전 영역 사이에 절연성 유전 영역(590)이 연장되어 있다.
도 12a-12d를 참조하여 컴포넌트(510)(도 11 참조)를 제조하는 방법에 대하여 설명한다. 컴포넌트(510)를 제조하는 방법은 도 10a-10f에 나타낸 컴포넌트(410)와 관련해서 설명한 단계로 시작할 수 있다. 이후, 도 12a에 나타낸 바와 같이, 제1 플레이트 및 제2 플레이트(560, 570), 유전층(550, 580), 및 유전 영역(590)은 기판(520)의 제1 면(521) 및 제2 면(522)에 의해 평탄화될 수 있다. 예를 들어, 제1 면(521) 및 제2 면(522)의 연삭, 래핑, 연마, 또는 이들의 조합을, 컴포넌트(510)를 평탄화하는 데에 사용할 수 있다.
이후, 도 12b에 나타낸 바와 같이, 쌍으로 된 전기 전도성의 제1 플레이트 및 제2 플레이트(560, 570)의 말단 에지(569, 579)는 제2 면 및 제1 면에 이웃한 쌍으로 된 전기 전도성의 제1 플레이트 및 제2 플레이트(560)로부터 재료의 일부를 제거함으로써, 기판(520)의 제2 면(522) 및 제1 면(521)에 의해 규정된 평면 아래로 일부가 함몰될 수 있다. 이에 의해, 말단 에지(569, 579)와 제1 및 제2 면 사이에서 연장하는 다수의 리세스(recess)(594)를 형성할 수 있다. 재료 중에서 제거할 부분은, 예를 들어, 제1 플레이트(560) 및 제2 플레이트(570)를 선택적으로 에칭함으로써 제거할 수 있다. 이와 달리, 재료 중에서 제거할 부분은 기판(20)(도 2a 참조)으로부터 재료를 제거한 내용과 관련해서 설명한 것과 유사한 방법을 사용해서 제거해도 된다.
제1 플레이트(560)의 말단 에지(569)는 제2 면(522)의 아래로 함몰되어, 제1 플레이트가 나중에 제2 면(도 11 참조)에 형성될 때에 제2 전극(573)과 접촉하지 않게 되며, 제2 플레이트(570)의 말단 에지(579)가 제1 면(521)의 아래로 함몰되어, 제2 플레이트가 나중에 제1 면(도 11 참조)에 형성될 때에 제1 전극(563)과 접촉하지 않게 된다.
이후, 도 12c에 나타낸 바와 같이, 리세스(594) 내에 유전체 부분(593)을 형성할 수 있으며, 이 유전체 부분은 기판(520)의 제1 면(521) 및 제2 면(522)에 의해 평탄하게 될 수 있다. 예를 들어, 제1 면(521) 및 제2 면(522)의 연삭, 래핑, 연마, 또는 이들의 조합을, 유전체 부분(593)을 평탄화하는 데에 사용할 수 있다. 이와 달리, 자기 평탄화 유전 재료를 사용해서 유전체 부분(593)을 형성해도 된다.
이후, 도 12d에 나타낸 바와 같이, 절연성 유전층(550) 중에서, 도 12a에 나타낸 단계를 수행하는 중에 제거되는 부분이, 제1 면 및 제2 면을 따라 관통 개구(530a, 530b) 사이의 부분(523, 524)과 기판(520)의 제1 면(521) 및 제2 면(522)의 일부분 상에 재형성될 수 있다. 절연성 유전층(550)의 상기 부분은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성할 수 있다.
이후, 도 11을 다시 참조하면, 기판(520)의 제1 면(521) 및 제2 면(522)에 제1 전극(563) 및 제2 전극(573)을 형성할 수 있다. 제1 전극(563)을 제1 면(521)에 형성함으로써, 제1 전극이 제1 플레이트(560)에 연결될 수 있으며, 제1 전극은 다수의 유전체 부분(593b)에 의해 제2 플레이트(570)의 말단 단부(579)로부터 이격되어 있다. 제2 전극(573)은 제2 면(522)에 형성되며, 제2 전극은 제2 플레이트(570)에 연결될 수 있고, 제2 전극은 다수의 유전체 부분(593a)에 의해 제1 플레이트(560)의 말단 단부(569)로부터 이격되어 있다. 제1 전극(563) 및 제2 전극(573)은 적어도 일부분이 기판(520) 중의 관통 개구(530a, 530b) 사이의 부분(523, 524) 상에 위치하도록 형성될 수 있다. 제1 전극(563) 및 제2 전극(573)은, 예를 들어 도 2c와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성할 수 있다.
도 13을 참조하면, 본 발명의 실시예에 의한 컴포넌트(610)는 기판(620) 및 기판과 접촉하도록 형성된 커패시터(640)를 포함한다. 기판(620)에는 평탄한 제1 면(621) 및 제1 기판의 반대쪽에 있는 평탄한 제2 면(622) 사이에서 기판을 통해 연장하는 관통 개구(630)가 형성된다. 커패시터(640)는 개구(630)의 기판 경계면(631)(또는 내면)과 제1 면(621) 및 제2 면(622) 상에 위치하는 절연성 유전층(650), 전기 전도성의 제1 및 제2 요소(660, 670)(또는 제1 및 제2 금속 요소), 및 전기 전도성의 제1 및 제2 요소를 분리시키며 물결 형상(undulating shape)을 갖는 커패시터 유전층(680)을 포함한다.
기판(620), 관통 개구(630), 관통 개구의 기판 경계면(631)(또는 내면), 및 절연성 유전층(650)은, 도 9 내지 도 10g와 관련해서 앞서 설명한 컴포넌트(410)의 대응하는 요소와 유사하다.
전기 전도성의 제1 요소(660)는 개구(630) 내에서 절연성 유전층(650) 상에 위치하는 수직 방향으로 연장하는 다수의 제1 플레이트(661)를 포함한다. 기판(620)의 제1 면(621)에서, 다수의 제1 플레이트(660)는 제1 면에 노출되고 제1 전기 전위와 접속가능한 단일의 제1 전극(663)에 연결될 수 있다. 제1 플레이트(661)는 제1 면(621)에 따른 방향으로 적어도 5 미크론의 폭을 가질 수 있다. 제1 전극(663)은 제1 면에 노출된 다수의 전극이 될 수 있으며, 다수의 전극 사이에서 연장하는 제1 전극의 일부분은, 커패시터(640)의 다른 외부 요소와의 상호접속을 위해 노출된 부분을 제외한 상부의 유전층에 의해 덮여 있을 수 있다.
전기 전도성의 제2 요소(670)는 수직 방향으로 연장하는 다수의 제2 플레이트(671)를 포함하며, 제2 플레이트는 제1 플레이트(661) 중의 이웃하는 플레이트 사이에서 연장한다. 기판(620)의 제2 면(622)에서, 다수의 제2 플레이트(671)는 제2 면에 노출되고 제2 전기 전위와 접속가능한 단일의 제2 전극(673)에 연결될 수 있다. 제2 플레이트(671)는 제1 면(621)에 따른 방향에서 적어도 5 미크론의 폭을 가질 수 있다. 제2 전극은 제2 면에 노출된 다수의 전극이 될 수 있으며, 다수의 전극 사이에서 연장하는 제2 전극의 일부분은, 커패시터(640)의 다른 외부 요소와의 상호접속을 위해 노출된 부분을 제외한 상부의 유전층에 의해 덮여 있을 수 있다.
커패시터 유전층(680)은 전기 전도성의 제1 및 제2 요소(660, 670)를 분리 및 절연시킬 수 있다. 커패시터 유전층(680)은 적어도 개구(630) 내에서 물결 형상(파형)을 가질 수 있다. 본 명세서에서, "파형"(undulating shape)을 갖는 커패시터 유전층이라는 것은, 유전층이 물결 형상을 갖는 것을 의미하는데, 파형 방향(예를 들어, 도 13의 "X" 방향)과 평행한 가상의 선(601)이 유전층과 적어도 3번 교차하게 된다. 일례로, 커패시터 유전층(680)(및 본 명세서에 개시된 다른 파형의 유전층)의 파형의 제1 면(636) 및 제2 면(638)은, 제1 면(631) 및 제2 면(632) 사이의 개구(630)의 높이(H)에 대하여 적어도 3배에 해당하는 길이를 갖는다.
일례로, 다수의 제1 플레이트 및 제2 플레이트(661, 671)는 원형 또는 타원형의 단면을 갖는 개구(630) 주위로 연장하는 환형의 형태를 가질 수 있다. 일례로, 다수의 제1 플레이트 및 제2 플레이트(661, 671)는 서로에 대해 그리고 사각형 또는 직사각형 단면을 갖는 개구(630)의 기판 경계면(631)에 실질적으로 평행하게 연장하는 평면 형상을 가질 수 있다.
도 14a-14g를 참조하여 컴포넌트(610)(도 13 참조)를 제조하는 방법에 대하여 설명한다. 도 14a에 나타낸 바와 같이, 기판(620)의 제1 면(621)으로부터 재료를 제거하여, 제1 면으로부터 제2 면(622)을 향해 연장하는 다수의 제1 개구(634)를 형성할 수 있으며, 제1 개구는 파형의 내면(635) 및 기판 경계면(631)을 규정한다. 기판 경계면(631)은 제1 개구(634)의 노출된 면 중에서 나중에 관통 개구(630)(도 13 참조)의 경계를 형성할 부분을 규정한다. 제1 개구(634)는 도 2a를 참조하여 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
이후, 도 14b에 나타낸 바와 같이, 절연성 유전층(650) 및 커패시터 유전층(680)을 형성한다. 절연성 유전층(650)은 기판 경계면(631) 및 제1 면(621)의 일부분 상에 형성되고, 커패시터 유전층(680)은 파형 내면(635) 상에 형성된다. 커패시터 유전층(680)은 내면(635)으로부터 먼 쪽을 향하는 파형의 제1 면(636)을 갖는다. 유전층(650, 680)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 일례로, 유전층(650, 680)은, 예를 들어 단일의 형성 공정 중에 동일한 유전 재료로부터 만들어질 수 있다. 다른 예로서, 유전층(650, 680)은, 예를 들어 별개의 형성 공정 중에 상이한 유전 재료로 만들 수 있다.
이후, 도 14c에 나타낸 바와 같이, 파형의 제1 면(636) 상에 위치하며 제1 개구(634) 내로 연장하는 전기 전도성의 제1 요소(660)를 형성할 수 있다. 전기 전도성의 제1 요소(660)는 수직 방향으로 연장하는 다수의 제1 플레이트(661)와 제1 전극(663)을 포함할 수 있으며, 제1 전극은 제1 면(621)에 노출될 수 있다. 제1 요소(660)는 도 2c와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성할 수 있다.
이후, 도 14d에 나타낸 바와 같이, 제1 면(621) 및 제2 면(622) 사이의 기판(620)의 두께를 감소시켜, 다수의 제1 플레이트(661)의 말단 에지(669)를 노출시킬 수 있다. 기판(620)의 두께를 감소시키기 위해, 제2 면(622)에 대하여 연삭, 래핑, 연마 또는 이들의 조합을 사용할 수 있다. 이러한 과정 중에, 기판(620)의 초기 두께(T1)(도 14c 참조)를 대략 700㎛에서 대략 130㎛ 이하의 두께(T2)(도 14d 참조)로 감소시킬 수 있다.
이후, 도 14e에 나타낸 바와 같이, 절연성 유전층(650)의 추가의 부분을, 제2 면(622) 중에서 다수의 제2 개구(637)(도 14f 참조)를 형성하고자 하는 부분을 제외하고, 제2 면(622) 상에 위치하도록 형성할 수 있다. 절연성 유전층(650)의 추가의 부분(651)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성할 수 있다.
이후, 도 14f에 나타낸 바와 같이, 기판(622)의 제2 면(622)으로부터 재료를 제거하여 커패시터 유전층(680)의 파형의 제2 면(638)을 노출시킴으로써, 제2 면으로부터 제1 면(621)을 향해 연장하는 다수의 제2 개구(637)를 형성할 수 있다. 제2 개구(637)는 도 2a와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
이후, 도 14g에 나타낸 바와 같이, 다수의 제1 플레이트(661)의 말단 에지(669) 상에 커패시터 유전층(680)의 추가의 부분(681)을 형성할 수 있다. 이 커패시터 유전층(680)의 추가의 부분은 도 2b와 관련해서 설명한 것과 유사한 방법으로 형성할 수 있다.
이후, 도 13을 다시 참조하면, 커패시터 유전층(680)의 제2 면(638) 상에 위치하며 제2 개구(637) 안으로 연장하는 전기 전도성의 제2 요소(670)를 형성할 수 있다. 전기 전도성의 제2 요소(670)는 수직 방향으로 연장하는 다수의 제2 플레이트(671)와 제2 면(622)에 노출되는 제2 전극(673)을 포함할 수 있다. 제2 요소(670)는 도 2c와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
도 15는 대체 구성을 갖는, 도 13의 컴포넌트의 변형예를 나타낸다. 컴포넌트(610')는 수직 방향으로 연장하는 다수의 제1 플레이트(661')를 갖는 전기 전도성의 제1 요소(660')를 포함한다는 점을 제외하고는, 앞서 설명한 컴포넌트(610)와 유사하다. 수직 방향으로 연장하는 다수의 제1 플레이트(661')는 제2 면(622)보다 아래로 함몰된 원형의 말단 에지(669')를 포함한다.
도 16a-16d를 참조하여, 컴포넌트(610')(도 15 참조)를 제조하는 방법에 대하여 설명한다. 컴포넌트(610')를 제조하는 방법은 도 14a-14c에 나타낸 컴포넌트(610)와 관련해서 설명한 단계로 시작할 수 있다. 이후, 도 16a에 나타낸 바와 같이, 기판(620)의 제1 면(621)과 제2 면(622) 사이의 두께를 감소시킬 수 있다. 그러나, 다수의 제1 플레이트(661')의 말단 에지(669')는 노출되지 않으며, 따라서 기판 중에서 다수의 제1 플레이트의 말단 에지와 제2 면(622) 사이의 부분(624)이 유지된다. 기판(620)의 두께를 감소시키기 위해, 제2 면(622)에 대하여 연삭, 래핑, 연마 또는 이들의 조합을 사용할 수 있다. 이 단계 중에, 기판(620)의 초기 두께(T1)(도 14c 참조)는 대략 700㎛에서 대략 130㎛ 이하의 두께(T3)(도 16a 참조)로 감소시킬 수 있다.
이후, 도 16b에 나타낸 바와 같이, 기판(620)의 제2 면(622) 중에서 유지하고자 하는 부분에 마스크 층(626)을 도포할 수 있다. 예를 들어, 마스크 층(626)은 제2 면(622)의 해당 부분만을 피복하도록 증착 및 패턴화할 수 있는 포토레지스트 층과 같은 포토이미지화 가능한 층으로 해도 된다.
이후, 도 16c에 나타낸 바와 같이, 기판(620)의 제2 면(622)으로부터 재료를 제거하여 커패시터 유전층(680')의 파형의 제2 면(638')을 노출시킴으로써, 제2 면으로부터 제1 면(621)을 향해 연장하는 다수의 제2 개구(637')를 형성할 수 있다. 제2 개구(637')는 도 2a와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
이후, 도 16d에 나타낸 바와 같이, 마스크 층(626)을 제거하고, 절연성 유전층(650')의 추가의 부분(651')을, 제2 면(622) 및 기판 경계면(631)의 노출된 부분(631') 상에 형성할 수 있다. 이 절연성 유전층(650')의 추가의 부분(651')은 도 2b와 관련해서 설명한 것과 유사한 방법으로 형성할 수 있다.
이후, 도 15를 다시 참조하면, 커패시터 유전층(680')의 제2 면(638') 상에 위치하며 제2 개구(637') 안으로 연장하는 전기 전도성의 제2 요소(670')를 형성할 수 있다. 전기 전도성의 제2 요소(670')는 수직 방향으로 연장하는 다수의 제2 플레이트(671')와 제2 면(622)에 노출된 제2 전극(673')을 포함할 수 있다. 전기 전도성의 제2 요소(670')는 도 2c와 관련해서 설명한 것과 유사한 방법으로 형성할 수 있다.
도 17은 대체 구성을 갖는 도 13의 컴포넌트의 다른 변형예를 나타낸다. 컴포넌트(610")는 앞서 설명한 컴포넌트(610)와 유사하지만, 컴포넌트(610")는 커패시터 유전층(680")의 표면 윤곽과 일치하는 표면을 갖는 전기 전도성의 제1 및 제2 요소(660", 670")(또는 제1 및 제2 금속 요소)를 포함하며, 이에 따라 유전 영역(690a, 690b)[총칭하여 유전 영역(690)이라 함]이 개구(630") 중에서 전기 전도성의 제1 및 제2 요소와 커패시터 유전층에 의해 점유되지 않은 부분을 채우게 된다.
전기 전도성의 제1 요소(660")는 커패시터 유전층(680")의 파형의 제1 면(636") 상에 위치하며 제1 면의 윤곽과 일치하는 제1 면(661")을 갖는다. 제1 유전 영역(690a)은 개구(630") 중에서 전기 전도성의 제1 및 제2 요소와 커패시터 유전층에 의해 점유되지 않는 부분을 채움으로써, 제1 유전 영역은 전기 전도성의 제1 요소(660")의 제1 부분(662a)을, 이 제1 부분에 실질적으로 평행한 이웃하는 제2 부분(662b")으로부터 분리시킨다. 기판(620)의 제1 면(621)에서, 전기 전도성의 제1 요소(660")는 제1 면에 노출된 제1 및 제2 전극(663", 664")에 연결될 수 있으며, 제1 전극은 제1 전기 전위에 접속가능하다.
전기 전도성의 제2 요소(670")는 커패시터 유전층(680")의 파형의 제2 면(638") 상에 위치하며 제2 면의 윤곽과 일치하는 제2 면(671")을 갖는다. 제2 유전 영역(690b)은 개구(630") 중에서 전기 전도성의 제1 및 제2 요소와 커패시터 유전층에 의해 점유되지 않는 부분을 채움으로써, 제2 유전 영역은 전기 전도성의 제2 요소(670")의 제1 부분(672a)을, 제1 부분과 실질적으로 평행한 이웃하는 제2 부분(672b)으로부터 분리시킨다. 기판(620)의 제2 면(622)에서, 전기 전도성의 제2 요소(670")는 제2 면에 노출된 제3 전극(673") 및 제4 전극(674")에 연결될 수 있으며, 제2 전극은 제2 전기 전위와 접속가능하게 되어 있다.
도 18을 참조하면, 본 발명의 실시예에 따른 커패시터 구조체(710)는 기판(720) 및 기판과 접촉하도록 형성된 제1 및 제2 커패시터(740a, 740b)[총칭하여 커패시터(740)라 함]를 포함한다. 기판(720)은 평탄한 제1 면(721)과 제1 면의 반대쪽에 있는 평탄한 제2 면(722) 사이에서 기판을 통해 연장하는 관통 개구(730)를 갖는다. 커패시터 구조체(710)는 제1 커패시터(740a)와 제2 커패시터(740b) 사이에서 연장하며 개구(730)의 기판 경계면(731)과 제1 면(721) 및 제2 면(722)의 일부분 상에 위치하는 절연성 유전층(750)을 더 포함한다.
제1 커패시터(740a)는 전기 전도성의 제1 요소(760) 및 제2 요소(761)(또는 제1 및 제2 금속 요소)와, 제1 요소 및 제2 요소 사이에서 연장하는 커패시터 유전층(780a)을 포함한다. 제2 커패시터(740b)는 전기 전도성의 제3 요소(770) 및 제4 요소(771)(또는 제3 및 제4 금속 요소)와, 이들 제3 및 제4 요소 사이에서 연장하는 커패시터 유전층(780b)을 포함한다. 제1 유전 영역(790a) 및 제2 유전 영역(790b)[총칭하여 유전 영역(790)이라 함]은, 전도성 요소(760, 761, 770, 771)와 유전층(750, 780a, 780b)에 의해 점유되지 않은, 개구(730) 내의 남은 부분을 차지한다.
기판(720), 관통 개구(730), 및 관통 개구의 기판 경계면(731)(또는 내면)은 도 9 내지 도 10g와 관련해서 설명한 컴포넌트(410)의 대응하는 요소와 유사하다.
절연성 유전층(750)은 적어도 개구(730) 내에서 제1 커패시터(740a)와 제2 커패시터(740b)를 서로 분리 및 절연시킬 수 있다. 일례로, 절연성 유전층(750)은 적어도 개구(730) 내에서 전도성의 제1 요소(760) 및 제3 요소(770)를 서로 분리 및 절연시킬 수 있다.
전기 전도성의 제1 요소(760) 및 제2 요소(761)는 개구(730) 내에서 절연성 유전층(750)의 파형의 제1 면(736) 상에 위치한다. 제1 커패시터 유전층(780a)은 적어도 개구(730) 내에서 전도성의 제1 요소(760)와 제2 요소(761)를 서로 분리 및 절연시킬 수 있다. 기판(720)의 제1 면(721)에서, 전도성의 제1 요소(760)는 제1 면에 노출되고 제1 전기 전위와 접속가능한 제1 전극(763a) 및 제2 전극(963b)에 연결될 수 있다. 기판(720)의 제1 면(721)에서, 전도성의 제2 요소(761)는 제1 면에 노출되고 제3 전기 전위와 접속가능한 제3 전극(764a) 및 제4 전극(764b)에 연결될 수 있다. 제1 유전 영역(790a)은 개구(730) 중에서 전도성 요소와 유전층이 점유하지 않은 부분을 채우며, 제1 유전 영역은 전기 전도성의 제2 요소(761)의 제1 부분(762a)을, 제1 부분과 실질적으로 평행한 이웃하는 제2 부분(762b)으로부터 분리시킨다.
전기 전도성의 제3 요소(770) 및 제4 요소(771)는 개구(730) 내에서 절연성 유전층(750)의 파형의 제2 면(738) 상에 위치한다. 제2 커패시터 유전층(780b)은 적어도 개구(730) 내에서 전도성의 제3 요소(770) 및 제4 요소(771)를 서로 분리 및 절연시킬 수 있다. 기판(720)의 제2 면(722)에서, 전도성의 제3 요소(770)는 제2 면에 노출되고 제3 전기 전위와 접속가능한 제5 전극(773a) 및 제6 전극(773b)에 연결될 수 있다. 기판(720)의 제2 면(722)에서, 전도성의 제4 요소(771)는 제2 면에 노출되고 제4 전기 전위와 접속가능한 제7 전극(774a) 및 제8 전극(774b)에 연결될 수 있다. 제2 유전 영역(790b)은 개구(730) 중에서 전도성 요소와 유전층이 점유하지 않는 부분을 채움으로써, 제2 유전 영역은 전기 전도성의 제4 요소(771)의 제1 부분(772a)을, 제1 부분과 실질적으로 평행한 이웃하는 제2 부분(772b)으로부터 분리시킨다.
도 19a-19m을 참조하여, 컴포넌트(710)(도 18 참조)를 제조하는 방법에 대하여 설명한다. 도 19a에 나타낸 바와 같이, 기판(720)의 제1 면(721)으로부터 재료를 제거하여, 제1 면으로부터 제2 면(722)을 향해 연장하는 다수의 제1 개구(734)를 형성할 수 있다. 제1 개구는 파형의 내면(735)과 기판 경계면(731)(도 14a와 유사함)을 규정한다. 제1 개구(734)는 도 2a와 관련해서 설명한 것과 유사한 방법으로 형성할 수 있다.
이후, 도 19b에 나타낸 바와 같이, 파형의 내면(735), 기판 경계면(731), 및 제1 면(721)의 일부분 상에 절연성 유전층(750)을 형성한다. 이 절연성 유전층(750)은 내면(735)으로부터 먼 쪽을 향하는 파형의 제1 면(736)을 갖는다. 절연성 유전층(750)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
이후, 도 19c에 나타낸 바와 같이, 절연성 유전층(750)의 파형의 제1 면(736) 상에 위치하며 제1 개구(734) 안으로 연장하는 전기 전도성의 제1 요소(760)를 형성할 수 있다. 전기 전도성의 제1 요소(760)는 물결 모양의 파형을 가지며, 파형의 제1 면(736)의 윤곽과 일치할 수 있다. 전도성의 제1 요소(760)는 도 2c와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 전도성의 제1 요소(760)는 제1 면(721)에 노출된 제1 전극(763a) 및 제2 전극(763b)에 연결될 수 있다.
이후, 도 19d에 나타낸 바와 같이, 전기 전도성의 제1 요소(760) 상에 위치하며 제1 개구(734) 안으로 연장하는 제1 커패시터 유전층(780a)을 형성할 수 있다. 커패시터 유전층(780a)의 측면 에지(781a, 782a)는, 전도성의 제1 요소(760)의 단부(760a, 760b)가 측면 에지(781a, 782a)를 측면 방향으로 넘어 연장하고, 단부(760a, 760b)가 제1 전극(763a) 및 제2 전극(763b)에의 접속을 위한 제1 면(721)에 노출되도록 하거나 제1 전극(763a) 및 제2 전극(763b)으로서 작용할 수 있도록 형성될 수 있다. 제1 커패시터 유전층(780a)은 도 2b와 관련해서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 19e에 나타낸 바와 같이, 제1 커패시터 유전층(780a) 상에 위치하며 제1 개구(734) 안으로 연장하는 전기 전도성의 제2 요소(761)를 형성할 수 있다. 전기 전도성의 제2 요소(761)는 물결 모양의 파형을 가질 수 있다. 전도성의 제2 요소(761)는 도 2c와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 전도성의 제2 요소(761)는 제1 면(721)에 노출된 제3 전극(764a) 및 제4 전극(764b)에 연결될 수 있다.
이후, 도 19f에 나타낸 바와 같이, 제1 개구(734) 내에 그리고 기판(720)의 제1 면(721) 상에 적어도 부분적으로 위치하도록 제1 유전 영역(790a)을 형성할 수 있다. 제1 유전 영역(790a)은 유전 영역(90)(도 1 참조)과 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 제1 유전 영역(790a)은 제1 전극(763a), 제2 전극(764a), 제3 전극(763b), 및 제4 전극(764b)이 제1 유전 영역의 외면(791a)에 노출되도록 증착될 수 있다.
이후, 도 19g에 나타낸 바와 같이, 기판(720)의 제1 면(721)과 제2 면(722) 사이의 두께를 감소시킬 수 있다. 그러나, 절연성 유전층(750)의 파형의 제2 면(738)은 노출되지 않으며, 따라서 기판 중에서 절연성 유전층과 제2 면(722) 사이의 부분(724)은 그대로 남는다. 기판(720)의 두께를 감소시키기 위해, 제2 면(722)에 대하여 연삭, 래핑, 연마 또는 이들의 조합을 사용할 수 있다. 이 단계 중에, 기판(7620)의 초기 두께(T4)(도 19f 참조)를 대략 700㎛에서 대략 130㎛ 이하의 두께(T5)(도 19g 참조)로 감소시킬 수 있다.
이후, 도 19h에 나타낸 바와 같이, 기판(720)의 제2 면(722) 중에서 유지하고자 하는 부분에 마스크 층(726)을 도포할 수 있다. 예를 들어, 마스크 층(726)은 도 16b와 관련해서 설명된 것과 유사한 방법으로 도포할 수 있다.
이후, 도 19i에 나타낸 바와 같이, 기판(720)의 제2 면(722)으로부터 재료를 제거하여 절연성 유전층(750)의 파형의 제2 면(738)을 노출시킴으로써, 제2 면으로부터 제1 면(721)을 향해 연장하는 다수의 제2 개구(737)를 형성할 수 있다. 제2 개구(737)는 도 2a와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다.
이후, 도 19j에 나타낸 바와 같이, 마스크 층(726)을 제거하고, 절연성 유전층(750)의 추가의 부분(751)을, 제2 면(722) 및 기판 경계면(731)의 노출된 부분(731')(도 19i 참조) 상에 형성할 수 있다. 이 절연성 유전층(750)의 추가의 부분(751)은 도 2b와 관련해서 설명한 것과 유사한 방법으로 형성할 수 있다.
이후, 도 19k에 나타낸 바와 같이, 절연성 유전층(750)의 파형의 제2 면(738) 상에 위치하며 제2 개구(737) 안으로 연장하는 전기 전도성의 제3 요소(770)를 형성할 수 있다. 전기 전도성의 제2 요소(770)는 물결 모양의 파형을 가질 수 있으며, 파형의 제2 면(738)의 윤곽과 일치하는 표면을 규정할 수 있다. 전기 전도성의 제3 요소(770)는 도 2c와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 전도성의 제3 요소(770)는 제2 면(722)에 노출된 제5 전극(773a) 및 제6 전극(773b)에 연결될 수 있다.
이후, 도 19l에 나타낸 바와 같이, 전기 전도성의 제3 요소(770) 상에 위치하며 제2 개구(737) 안으로 연장하는 제2 커패시터 유전층(780b)을 형성할 수 있다. 커패시터 유전층(780b)의 측면 에지(781b, 782b)는, 전도성의 제3 요소(770)의 단부(770a, 770b)가 측면 에지(781b, 782b)를 측면 방향으로 넘어 연장하고, 단부(770a, 770b)가 제5 전극(773a) 및 제6 전극(773b)에의 접속을 위한 제2 면(722)에 노출되도록 하거나 제5 전극 및 제6 전극으로서 작용할 수 있도록 형성될 수 있다. 제2 커패시터 유전층(780b)은 도 2b와 관련해서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 19m에 나타낸 바와 같이, 제2 커패시터 유전층(780b) 상에 위치하며 제2 개구(737) 안으로 연장하는 전기 전도성의 제4 요소(771)를 형성할 수 있다. 전기 전도성의 제4 요소(771)는 물결 모양의 파형을 가질 수 있다. 전도성의 제4 요소(771)는 도 2c와 관련해서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 전도성의 제4 요소(771)는 제2 면(722)에 노출된 제7 전극(774a) 및 제8 전극(774b)에 연결될 수 있다.
이후, 도 18을 다시 참조하면, 제2 개구(737)의 안쪽과 기판(720)의 제2 면(722)의 일부분 상에 제2 유전 영역(790b)을 형성한다. 제2 유전 영역(790b)은 유전 영역(90)(도 1 참조)과 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성할 수 있다. 제2 유전 영역(790b)은 제5 전극(773a), 제6 전극(774a), 제7 전극(773b), 및 제8 전극(774b)이 제2 유전 영역의 외면(791b)에 노출되도록 증착될 수 있다.
도 20a는 도 1 및 도 7a에 나타낸 컴포넌트에 대응할 수 있는 평면을 가진 예를 나타낸다. 본 발명의 실시예에 의한 컴포넌트(810)는 기판(820) 및 기판과 접촉하여 형성된 다수의 커패시터(840)를 포함한다. 기판(820)은 평탄한 제1 면(821)으로부터 아래로 연장하는 실질적으로 원형인 다수의 개구(830)를 포함한다. 커패시터(840)는 쌍으로 된 전기 전도성의 제1 플레이트(860) 및 쌍으로 된 전기 전도성의 제2 플레이트(870)를 포함한다. 적어도 대응하는 개구(830) 내에서 이들 플레이트(860, 870) 상에 유전 영역(890)이 위치한다.
일례(도 7a에 나타낸 실시예에 대응하는 예)로, 제1 커패시터(840a) 및 제2 커패시터(840b)는 기판(820)의 제1 면(821) 및 제1 면의 반대쪽에 있는 평탄한 제2 면 사이에서 실질적으로 원형인 하나의 관통 개구(830')를 통해 연장할 수 있다. 본 예에서, 제1 커패시터(840a)의 쌍으로 된 제1 플레이트(860a)는 제1 면(821)에 노출된 제1 전극(863a)에 연결될 수 있으며, 쌍으로 된 제2 플레이트(860b)는 제1 면(821)에 노출된 제1 전극(863b)에 연결될 수 있다. 제1 커패시터의 쌍으로 된 제2 플레이트는 제2 면에 노출된 제2 전극에 연결될 수 있으며, 제2 커패시터의 쌍으로 된 제2 플레이트는 제2 면에 노출된 제2 전극에 연결될 수 있다.
도 20b는 도 3a 및 도 7a에 나타낸 컴포넌트와 대응할 수 있는 평면을 가진 다른 예를 나타낸다. 본 발명의 실시예에 의한 컴포넌트(910)는 기판(920) 및 기판과 접촉하도록 형성된 다수의 커패시터(940)를 포함한다. 기판(920)은 평탄한 제1 면(921)으로부터 아래로 연장하는 실질적으로 사각형인 다수의 개구(930)를 포함한다. 커패시터(940)는 쌍으로 된 전기 전도성의 제1 플레이트(960) 및 쌍으로 된 전기 전도성의 제2 플레이트(970)를 포함한다. 유전 영역(990)은 적어도 대응하는 개구(930) 내에서 상기 플레이트(960, 970) 상에 위치한다.
일례로(도 3a에 나타낸 실시예에 대응하는 예), 쌍으로 된 제1 플레이트(960)는 기판(920)의 제1 면(921)에 노출된 제1 전극(963) 및 제2 전극(964)에 연결될 수 있으며, 제1 및 제2 전극은 제1 전기 전위와 접속가능하다. 쌍으로 된 제2 플레이트(970)는 제1 면(921)에 노출된 제3 전극(973) 및 제4 전극(974)에 연결될 수 있다.
일례로(예를 들어, 도 7a에 나타낸 실시예에 대응하는 예), 쌍으로 된 제1 플레이트(960')는, 기판(920)의 제1 면(921)에 노출된 제1 전극(963') 및 제2 전극(964')과, 제1 면의 반대쪽에 있는 평탄한 제2 면(도 20b에는 도시하지 않음)에 노출된 제3 및 제4 전극에 연결될 수 있다. 제1 전극, 제2 전극, 제3 전극, 및 제4 전극은 제1 전기 전위와 접속가능하다. 쌍으로 된 제2 플레이트(970')는 기판(920)의 제1 면(921)에 노출된 제5 전극(973') 및 제6 전극(974')과, 평탄한 제2 면에 노출된 제7 전극 및 제8 전극에 연결될 수 있으며, 제5 전극, 제6 전극, 제7 전극, 및 제8 전극은 제2 전기 전위에 접속가능하다.
도 20c는 도 1 및 도 7a에 나타낸 컴포넌트에 대응할 수 있는 평면을 가진 예를 나타낸다. 본 발명의 실시예에 의한 컴포넌트(1010)는 기판(1020) 및 기판과 접촉하도록 형성된 다수의 커패시터(1040)를 포함한다. 기판(1020)은 평탄한 제1 면(1021)으로부터 아래로 연장하는 실질적으로 사각형 또는 채널형인 다수의 개구(1030)를 포함한다. 커패시터(1040)는 쌍으로 된 전기 전도성의 제1 플레이트(1060) 및 쌍으로 된 전기 전도성의 제2 플레이트(1070)를 포함한다. 유전 영역(1090)은 적어도 대응하는 개구(1030) 내에서 상기 플레이트(1060, 1070) 상에 위치한다.
일례로(예를 들어, 도 1에 나타낸 실시예에 대응하는 예), 쌍으로 된 제1 플레이트(1060)는 기판(1020)의 제1 면(1021)에 노출되고 제1 전기 전위와 접속가능한 제1 전극(1063)에 연결될 수 있다. 쌍으로 된 제2 플레이트(1070)는 기판(1020)의 제1 면(1021)에 노출되고 제2 전기 전위와 접속가능한 제2 전극(1073)에 연결될 수 있다.
다른 예(예를 들어, 도 7a에 나타낸 실시예에 대응하는 예)에서, 제1 커패시터(1040a) 및 제2 커패시터(1040b)는 기판(1020)의 제1 면(1021) 및 제1 면의 반대쪽에 있는 평탄한 제2 면 사이에서 실질적으로 사각형 또는 채널형인 하나의 관통 개구(1030')를 통해 연장할 수 있다. 본 예에서, 제1 커패시터(1040a)의 쌍으로 된 제1 플레이트(1060a)는 제1 면(1021)에 노출된 제1 전극(1063a)에 연결될 수 있으며, 쌍으로 된 제2 플레이트(1060b)는 제1 면(1021)에 노출된 제1 전극(1063b)에 연결될 수 있다. 제1 커패시터의 쌍으로 된 제2 플레이트는 제2 면에 노출된 제2 전극에 연결될 수 있으며, 제2 커패시터의 쌍으로 된 제2 플레이트는 제2 면에 노출된 제2 전극에 연결될 수 있다.
도 20d는 도 1, 도 3a, 도 7a, 도 11, 도 13 및 도 15에 나타낸 컴포넌트에 대응할 수 있는 평면을 가진 예를 나타낸다.
본 발명의 실시예에 의한 컴포넌트(1110)는 기판(1120) 및 기판과 접촉하도록 형성된 다수의 커패시터(1140)를 포함한다. 기판(1120)은 평탄한 제1 면(1121)으로부터 아래로 연장하는 다수의 개구(1130)를 포함한다. 다수의 개구(1130)는 사각형의 개구(1130a), 원형의 개구(1130b), 직사각형의 개구(1130c), 및 불규칙한 형태를 갖는 개구(1130d, 1130e)를 포함할 수 있다. 커패시터(1140f)는 다수의 개구(1130f)를 통해 연장될 수 있다.
상기 설명한 마이크로전자 조립체(microelectronic assembly)를, 도 21에 나타낸 것과 같이, 다양한 전자 시스템의 구성에 사용할 수 있다. 예를 들어, 본 발명의 실시예에 따른 시스템(1200)은 전자 컴포넌트(1208, 1210)와 관련해서 설명한 마이크로전자 조립체(1206)를 포함한다. 도시한 예에서, 컴포넌트(1208)는 반도체 칩이 될 수 있으며, 컴포넌트(1210)는 디스클레이 스크린이 될 수 있고, 물론 임의의 다른 컴포넌트를 사용해도 된다. 도 21에는 명확한 도시를 위해 2개의 컴포넌트만을 나타내고 있지만, 본 시스템은 임의의 개수의 컴포넌트를 포함할 수 있다. 마이크로전자 조립체(1206)는 앞서 설명한 임의의 조립체가 될 수 있다. 다른 예로서, 이러한 마이크로전자 조립체를 임의의 개수만큼 사용해도 된다.
마이크로전자 조립체(1206) 및 컴포넌트(1208, 1210)를, 도면에 점선으로 개략적으로 나타낸 공통의 하우징(1201)에 설치하고, 필요에 따라 서로 전기적으로 연결해서 원하는 회로를 구성할 수 있다. 도시한 시스템에서, 본 시스템은, 플렉서블한 인쇄회로 기판과 같은 회로 패널(1202)을 포함하며, 이 회로 패널은 컴포넌트들을 서로 연결시켜 주는 다수의 전도체(1204)를 포함할 수 있지만, 도 21에는 하나만 도시하고 있다. 이러한 예는 예시에 불과하며, 전기적 접속을 위한 적절한 임의의 구조체를 사용해도 된다.
하우징(1201)은 셀폰(cellular telephone)이나 휴대 정보 단말기(PDA)에 사용할 수 있는 타입의 휴대형 하우징으로 도시되어 있으며, 스크린(1210)이 이 하우징의표면에 노출되어 있다. 구조체(1206)는 이미징 칩(imaging chip)과 같은 감광성 요소, 렌즈(1211)나 그외 다른 광학 소자를 설치하여 구조체로 광의 방출 방향을 설정할 수 있다. 다시 말하지만, 도 21에 나타낸 시스템은 예시에 불과하며, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 일반적으로 간주되는 시스템 등의 다른 시스템을, 앞서 설명한 구조체를 사용하여 구성할 수 있다.
본 명세서에서 설명한 개구 및 전도성 요소는 계류중이며 동일 양수인의 2010년 7월 23일 출원된 미국특허출원 제12/842,587호, 제12/842,612호, 제12/842,651호, 제12/842,669호, 제12/842,692호 및 제12/842,717호, 및 미국특허출원 공개공보 제2008/0246136호에 구체적으로 개시된 내용 등과 같은 처리 공정에 의해 형성될 수 있다. 상기 특허문헌들의 내용을 본 명세서에서 참조에 의해 원용한다.
본 발명을 특정의 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 나타내는 예에 불과하다는 것을 이해하여야 한다. 따라서, 예시한 실시예에 대해 많은 변형이 가능하고, 청구범위에 의해 정의되는 본 발명의 사상과 범위로부터 벗어남이 없이 다른 구성을 실시할 수 있다.
본 명세서에 개시한 다양한 독립 청구항 및 그 특징은 청구범위에 제시된 것보다 다양한 방식으로 조합할 수 있다는 것을 알 수 있을 것이다. 각각의 실시예와 조합해서 개시한 특징에 대해서는 개시한 실시예 외의 다른 실시예와 공통으로 가질 수 있다.

Claims (45)

  1. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트(component)로서,
    열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어지며, 제1 면, 상기 제1 면의 반대쪽을 향해 있는 제2 면, 및 상기 제1 면으로부터 아래쪽으로 연장된 개구(opening)를 구비하는 기판(substrate); 및
    상기 기판과 접촉하도록 형성된 제1 커패시터(capacitor)
    를 포함하며,
    상기 제1 커패시터는,
    전기 전도성 플레이트인 제1 플레이트(plate) 및 제2 플레이트로 구성된 제1 플레이트쌍과, 전기 전도성 플레이트인 제3 플레이트 및 제4 플레이트로 구성된 제2 플레이트쌍으로서, 각각의 플레이트는 상기 개구의 내면(inner surface)을 따라 연장되고, 상기 제1 플레이트는 상기 내면 위에 가로놓이고, 상기 제3 플레이트는 상기 제1 플레이트 위에 가로놓이면서 상기 제1 플레이트와 제1 커패시터 유전층(dielectric layer)에 의해 분리되어 있고, 상기 제2 플레이트는 상기 제3 플레이트 위에 가로놓이면서 상기 제3 플레이트와 제2 유전층에 의해 분리되어 있으며, 상기 제4 플레이트는 상기 제2 플레이트 위에 가로놓이면서 상기 제2 플레이트로부터 제3 커패시터 유전층에 의해 분리되어 있는, 상기 제1 플레이트쌍 및 제2 플레이트쌍;
    상기 제1 면의 제1 위치에 노출되고 상기 제1 플레이트쌍과 전기적으로 연결된 제1 전극과, 상기 제1 면 및 상기 제2 면 중의 하나의 면의 제2 위치로서 상기 제1 위치와는 떨어진 상기 제2 위치에 노출되고 상기 제2 플레이트쌍과 전기적으로 연결된 제2 전극; 및
    상기 제1 면의 제3 위치로서 상기 제1 위치와는 떨어진 상기 제3 위치에 노출되어 상기 제1 플레이트쌍에 전기적으로 연결된 제3 전극과, 상기 제3 위치 및 상기 제2 위치와는 떨어진 제4 위치에 노출되어 상기 제2 플레이트쌍과 전기적으로 연결된 제4 전극을 포함하는 것을 특징으로 하는 컴포넌트.
  2. 제1항에 있어서,
    상기 플레이트를 분리시키는 유전층은 유전 상수(dielectric constant) k가 3 이상의 유전층인 것인, 컴포넌트.
  3. 제1항에 있어서,
    상기 개구 중에서 상기 제1 플레이트쌍 및 제2 플레이트쌍과 상기 유전층에 의해 점유되지 않은 부분은 유전성 재료(dielectric material)로 채워진, 컴포넌트.
  4. 제1항에 있어서,
    상기 기판은 반도체, 유리, 세라믹을 포함하는 그룹에서 선택된 재료를 포함하여 이루어진, 컴포넌트.
  5. 제1항에 있어서,
    상기 제1 커패시터는 1 피코패럿(picoFarad) 이상의 커패시턴스(capacitance)를 갖는, 컴포넌트.
  6. 제1항에 있어서,
    상기 개구는 상기 제1 면에 따른 방향에서의 폭이 5 미크론(micron) 이상인, 컴포넌트.
  7. 제6항에 있어서,
    상기 개구는 상기 제1 면에 수직인 방향에서의 깊이가 10 미크론 이상인, 컴포넌트.
  8. 제1항에 있어서,
    상기 개구는 원뿔대(frustoconical) 모양을 가지며,
    상기 개구의 내면은 상기 기판의 제1 면에 대하여 80도 이하의 각도로 연장된, 컴포넌트.
  9. 제1항에 있어서,
    상기 제2 전극은 상기 제1 면에 노출되어 있는, 컴포넌트.
  10. 제9항에 있어서,
    상기 제1 플레이트쌍은 상기 제1 위치와 상기 제3 위치 사이에서의 길이가 길게 되어 있으며, 상기 제2 플레이트쌍은 상기 제2 위치와 상기 제4 위치 사이에서의 길이가 길게 되어 있는, 컴포넌트.
  11. 제9항에 있어서,
    상기 제1 플레이트쌍 및 제2 플레이트쌍에 상기 제3 전극 및 상기 제4 전극을 연결함으로써 상기 제1 커패시터의 인덕턴스(inductance)가 감소되는, 컴포넌트.
  12. 제1항에 있어서,
    상기 개구는 상기 제1 면에 실질적으로 평행하게 연장하는 길이(length)와, 상기 제1 면에 실질적으로 평행하여 연장하며 상기 길이에 대하여 실질적으로 수직을 이루는 폭(width)을 가지며, 상기 길이의 치수는 상기 폭의 치수보다 크게 되어 있는, 컴포넌트.
  13. 제1항에 있어서,
    상기 개구는 상기 제1 면에 대하여 실질적으로 평행하게 연장하는 길이와, 상기 제1 면에 대하여 실질적으로 평행하며 상기 길이에 대하여 실질적으로 직각을 이루는 폭을 가지며, 상기 길이의 치수는 상기 폭의 치수와 실질적으로 동일하게 되어 있는, 컴포넌트.
  14. 제1항에 있어서,
    상기 기판은 상기 제1 면에 대하여 반대쪽을 향해 있는 제2 면을 가지며,
    상기 개구는 상기 제1 면으로부터 상기 제2 면을 향해 상기 기판의 두께 방향으로 상기 기판의 일부분만을 통해 연장된, 컴포넌트.
  15. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트로서,
    열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어지며, 제1 면, 상기 제1 면의 반대쪽을 향해 있는 제2 면, 및 상기 제1 면과 상기 제2 면 사이에서 연장하는 개구(opening)를 구비하는 기판(substrate); 및
    상기 기판과 접촉하도록 형성된 제1 커패시터(capacitor)
    를 포함하며,
    상기 개구는 상기 기판의 두께를 관통하는 개구이고,
    상기 제1 커패시터는,
    전기 전도성 플레이트인 제1 플레이트(plate) 및 제2 플레이트로 구성된 제1 플레이트쌍과, 전기 전도성 플레이트인 제3 플레이트 및 제4 플레이트로 구성된 제2 플레이트쌍으로서, 각각의 플레이트는 상기 개구의 내면(inner surface)을 따라 연장되고, 상기 제1 플레이트는 상기 내면 위에 가로놓이고, 상기 제3 플레이트는 상기 제1 플레이트 위에 가로놓이면서 상기 제1 플레이트와 제1 커패시터 유전층(dielectric layer)에 의해 분리되어 있고, 상기 제2 플레이트는 상기 제3 플레이트 위에 가로놓이면서 상기 제3 플레이트와 제2 유전층에 의해 분리되어 있으며, 상기 제4 플레이트는 상기 제2 플레이트 위에 가로놓이면서 상기 제2 플레이트로부터 제3 커패시터 유전층에 의해 분리되어 있는, 상기 제1 플레이트쌍 및 제2 플레이트쌍;
    상기 제1 면의 제1 위치에 노출되고 상기 제1 플레이트쌍에 전기적으로 연결된 제1 전극과, 상기 제1 면 및 상기 제2 면 중의 하나의 면에 노출되고 상기 제2 플레이트쌍에 전기적으로 연결된 제2 전극을 포함하는 것을 특징으로 하는 컴포넌트.
  16. 제15항에 있어서,
    상기 제1 플레이트쌍 및 제2 플레이트쌍은 상기 제1 면과 상기 제2 면 사이에서 상기 개구를 통해 연장된, 컴포넌트.
  17. 제16항에 있어서,
    상기 제1 커패시터는, 상기 제2 면에 노출되고 상기 제1 플레이트쌍 및 제2 플레이트쌍에 각각 전기적으로 연결된 제3 전극 및 제4 전극을 더 포함하며,
    상기 제2 전극은 상기 제1 면에 노출된, 컴포넌트.
  18. 제15항에 있어서,
    상기 제1 커패시터의 제1 플레이트쌍 및 제2 플레이트쌍과 제2 커패시터의 제1 플레이트쌍 및 제2 플레이트쌍은 상기 제1 면과 상기 제2 면 사이에서 상기 개구를 통해 연장되고, 상기 제1 커패시터 및 상기 제2 커패시터는 상기 개구 내에서 서로 절연되어 있는, 컴포넌트.
  19. 제15항에 있어서,
    상기 제1 커패시터 및 제2 커패시터의 제1 플레이트쌍 및 제2 플레이트쌍은 상기 제1 면의 위로 연장되지 않도록 또는 상기 제2 면의 아래로 연장되지 않도록 되어 있으며, 상기 제2 전극은 상기 제2 면에 노출되어 있는, 컴포넌트.
  20. 제19항에 있어서,
    상기 제1 플레이트는 제1 금속을 포함하여 이루어지며, 상기 제2 플레이트는 상기 제1 금속과 상이한 제2 금속을 포함하여 이루어진, 컴포넌트.
  21. 제1항에 있어서,
    상기 기판에는, 제1 개구를 포함하는 다수의 개구와, 상기 제1 면으로부터 아래쪽으로 연장되는 하나 이상의 제2 개구가 형성되어 있으며,
    상기 제1 플레이트쌍 및 제2 플레이트쌍은 상기 제2 개구의 내면과 상기 다수의 개구 사이에서 상기 기판의 일부를 따라 연장되어 있는, 컴포넌트.
  22. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트로서,
    열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어지며, 제1 면, 상기 제1 면의 반대쪽을 향하는 제2 면, 및 상기 제1 면으로부터 아래쪽으로 연장된 다수의 개구(opening)를 구비하는 기판(substrate); 및
    상기 기판과 접촉하도록 형성된 커패시터(capacitor)
    를 포함하며,
    상기 커패시터는,
    전기 전도성 플레이트인 제1 플레이트(plate) 및 제2 플레이트로 구성된 제1 플레이트쌍과, 전기 전도성 플레이트인 제3 플레이트 및 제4 플레이트로 구성된 제2 플레이트쌍으로서, 각각의 플레이트는 상기 개구의 내면(inner surface)을 따라 그리고 상기 기판 중의 상기 다수의 개구 사이의 부분을 따라 연장되고, 상기 제1 플레이트는 상기 내면 위에 가로놓이고, 상기 제3 플레이트는 상기 제1 플레이트 위에 가로놓이면서 상기 제1 플레이트와 제1 커패시터 유전층(dielectric layer)에 의해 분리되어 있고, 상기 제2 플레이트는 상기 제3 플레이트 위에 가로놓이면서 상기 제3 플레이트와 제2 유전층에 의해 분리되어 있으며, 상기 제4 플레이트는 상기 제2 플레이트 위에 가로놓이면서 상기 제2 플레이트로부터 제3 커패시터 유전층에 의해 분리되어 있는, 상기 제1 플레이트쌍 및 제2 플레이트쌍;
    상기 제1 면의 제1 위치에 노출되어 상기 제1 플레이트쌍에 전기적으로 연결된 제1 전극과, 상기 제1 면 및 상기 제2 면 중의 하나의 면의 제2 위치로서 상기 제1 위치와는 떨어진 상기 제2 위치에 노출되고 상기 제2 플레이트쌍에 연결된 제2 전극; 및
    상기 제1 면의 제3 위치로서 상기 제1 위치와는 떨어진 상기 제3 위치에 노출되어 상기 제1 플레이트쌍에 전기적으로 연결된 제3 전극과, 상기 제3 위치 및 상기 제2 위치와는 떨어진 제4 위치에 노출되어 상기 제2 플레이트쌍과 전기적으로 연결된 제4 전극을 포함하는 것을 특징으로 하는 컴포넌트.
  23. 제22항에 있어서,
    상기 다수의 개구 중에서 상기 제1 플레이트쌍 및 제2 플레이트쌍과 상기 유전층에 의해 점유되지 않은 부분은 유전성 재료(dielectric material)로 채워진, 컴포넌트.
  24. 제22항에 있어서,
    상기 다수의 개구는 상기 제1 면으로부터 상기 제2 면을 향해 상기 기판의 두께 방향으로 상기 기판의 일부분만을 통해 각각 연장된, 컴포넌트.
  25. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트로서,
    열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어지며, 제1 면, 상기 제1 면의 반대쪽을 향해 있는 제2 면, 및 상기 제1 면에 위치하며, 상기 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 상기 제1 면으로부터 아래쪽으로 연장된 개구(opening)를 구비하는 기판(substrate); 및
    커패시터(capacitor)
    를 포함하며,
    상기 커패시터는,
    제1 전기 전위 및 제2 전기 전위와 각각 접속가능하며, 상기 개구의 내면(inner surface)을 따라 연장되고, 유전층(dielectric layer)에 의해 서로 분리된 전기 전도성의 제1 플레이트 및 제2 플레이트;
    상기 제1 면의 제1 위치에 노출되고 상기 제1 플레이트에 전기적으로 연결된 제1 전극과, 상기 제1 면 및 상기 제2 면 중의 하나의 면의 제2 위치로서 상기 제1 위치와 떨어진 상기 제2 위치에 노출되고 상기 제2 플레이트에 전기적으로 연결된 제2 전극; 및
    상기 제1 면의 제3 위치로서 상기 제1 위치와 떨어진 상기 제3 위치에 노출되고 상기 제1 플레이트에 전기적으로 연결된 제3 전극과, 상기 제3 위치 및 상기 제2 위치와 떨어진 제4 위치에서 노출되고 상기 제2 플레이트에 전기적으로 연결된 제4 전극을 포함하는 것을 특징으로 하는 컴포넌트.
  26. 제25항에 있어서,
    상기 제2 전극은 상기 제1 면에 노출되어 있는, 컴포넌트.
  27. 제26항에 있어서,
    상기 제1 플레이트는 상기 제1 위치와 상기 제3 위치 사이에서 연장하는 길이가 길게 되어 있으며, 상기 제2 플레이트는 상기 제2 위치와 상기 제4 위치 사이에서 연장하는 길이가 길게 되어 있는, 컴포넌트.
  28. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트로서,
    열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어지며, 제1 면, 상기 제1 면의 반대쪽을 향해 있는 제2 면, 및 상기 제1 면에 위치하며, 상기 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 상기 제1 면으로부터 아래쪽으로 연장된 개구(opening)를 구비하는 기판(substrate); 및
    커패시터(capacitor)
    를 포함하며,
    상기 커패시터는,
    제1 전기 전위 및 제2 전기 전위와 각각 접속가능하며, 상기 개구의 내면(inner surface)을 따라 연장되고, 유전층(dielectric layer)에 의해 서로 분리된 전기 전도성의 제1 플레이트 및 제2 플레이트; 및
    상기 제1 면에 노출되고 상기 제1 플레이트에 전기적으로 연결된 제1 전극과, 상기 제1 면 및 상기 제2 면 중의 하나의 면에 노출되고 상기 제2 플레이트에 전기적으로 연결된 제2 전극을 포함하며,
    상기 제1 플레이트는 상기 기판에 접지된 것을 특징으로 하는 컴포넌트.
  29. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트로서,
    열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어지며, 제1 면, 상기 제1 면의 반대쪽을 향해 있는 제2 면, 및 상기 제1 면에 위치하며, 상기 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 상기 제1 면으로부터 아래쪽으로 연장된 개구(opening)를 구비하는 기판(substrate); 및
    커패시터(capacitor)
    를 포함하며,
    상기 커패시터는,
    제1 전기 전위 및 제2 전기 전위와 각각 접속가능하며, 유전층(dielectric layer)에 의해 서로 분리된 전기 전도성의 제1 플레이트 및 제2 플레이트; 및
    상기 제1 면에 노출되고 상기 제1 플레이트에 전기적으로 연결된 제1 전극과, 상기 제1 면 및 상기 제2 면 중의 하나의 면에 노출되고 상기 제2 플레이트에 전기적으로 연결된 제2 전극을 포함하며,
    상기 제1 플레이트는 상기 기판 중의 상기 개구의 내면으로부터 안쪽으로 연장하는 전도성 부분이 되며, 상기 제2 플레이트는 상기 개구의 내면을 따라 연장된 것을 특징으로 하는 컴포넌트.
  30. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트로서,
    기판(substrate) 및 커패시터(capacitor)를 포함하며,
    상기 기판은 열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어지며,
    상기 기판은 제1 면; 상기 제1 면의 반대쪽을 향해 있는 제2 면; 및 상기 제1 면에 위치하며, 상기 제1 면에 따른 방향으로 하나 이상의 치수가 5 미크론을 넘고, 상기 기판을 두께를 관통하여 상기 제1 면과 상기 제2 면 사이에서 연장하는 개구(opening)를 구비하고,
    상기 커패시터는,
    제1 전기 전위 및 제2 전기 전위와 각각 접속가능하며, 상기 개구의 내면을 따라 연장되고, 유전층(dielectric layer)에 의해 서로 분리된 전기 전도성의 제1 플레이트 및 제2 플레이트; 및
    상기 제1 면에 노출되고 상기 제1 플레이트에 전기적으로 연결된 제1 전극과, 상기 제1 면 및 상기 제2 면 중의 하나의 면에 노출되고 상기 제2 플레이트에 전기적으로 연결된 제2 전극을 포함하는 것을 특징으로 하는 컴포넌트.
  31. 제30항에 있어서,
    상기 제1 플레이트 및 제2 플레이트는 상기 제1 면과 상기 제2 면 사이에서 상기 개구를 통해 연장된, 컴포넌트.
  32. 제31항에 있어서,
    상기 커패시터는 상기 제2 면에 노출되며 상기 제1 플레이트 및 제2 플레이트에 각각 전기적으로 연결된 제3 전극 및 제4 전극을 더 포함하고,
    상기 제2 전극은 상기 제1 면에 노출된, 컴포넌트.
  33. 제1 면, 상기 제1 면과 떨어져 있는 제2 면, 상기 제1 및 상기 제2 면 사이에서 연장하는 관통 개구(through opening)를 갖는 기판;
    상기 제1 면에 노출되고 상기 관통 개구의 안으로 연장하는 제1 금속 요소;
    상기 제1 금속 요소에 연결된 제1 전극;
    상기 제2 면에 노출되고 상기 관통 개구의 안으로 연장하는 제2 금속 요소;
    상기 제2 금속 요소에 연결된 제2 전극; 및
    상기 제1 금속 요소와 상기 제2 금속 요소를 적어도 상기 관통 개구 내에서 서로 분리 및 절연시키며, 파형(undulating shape)의 형태를 갖는 커패시터 유전층(capacitor dielectric layer)
    을 포함하며,
    상기 제1 전극 및 상기 제2 전극은 제1 전기 전위 및 제2 전기 전위에 접속가능하도록 된 것을 특징으로 하는 커패시터.
  34. 제33항에 있어서,
    상기 커패시터 유전층은 유전 상수 k가 3 이상인, 커패시터.
  35. 제1 면, 상기 제1 면으로부터 떨어져 있는 제2 면, 및 상기 제1 면과 상기 제2 면 사이에서 연장하는 관통 개구를 갖는 기판;
    상기 제1 면에 노출되고 상기 관통 개구 안으로 연장하는 제1 금속 요소 및 제2 금속 요소;
    상기 제2 면에 노출되고 상기 관통 개구 안으로 연장하는 제3 금속 요소 및 제4 금속 요소;
    상기 제1, 제2, 제3 및 제4 금속 요소에 각각 연결되는 제1, 제2, 제3 및 제4 전극; 및
    상기 제2 금속 요소와 상기 제3 금속 요소를 적어도 상기 관통 개구 내에서 서로 분리 및 절연시키며, 파형(undulating shape)의 형태를 갖는 유전성 절연층(insulating dielectric layer)
    을 포함하며,
    상기 제1 금속 요소와 상기 제2 금속 요소는 적어도 상기 관통 개구 내에서 제1 커패시터 유전층에 의해 서로 분리 및 절연되고,
    상기 제3 금속 요소와 상기 제4 금속 요소는 적어도 상기 관통 개구 내에서 제2 커패시터 유전층에 의해 서로 분리 및 절연되어 있는 것을 특징으로 하는 커패시터 구조체.
  36. 제35항에 있어서,
    상기 개구 중에서 상기 금속 요소와 상기 유전층에 의해 점유되지 않은 부분이 유전성 재료에 의해 채워진, 커패시터 구조체.
  37. 제35항에 있어서,
    상기 제1 커패시터 유전층 및 상기 제2 커패시터 유전층은 각각 3 이상의 유전 상수 k를 갖는, 커패시터 구조체.
  38. 회로 부품 또는 마이크로전자 요소와의 전기적 접속을 위한 전극을 갖는 컴포넌트를 제조하는 방법으로서,
    열팽창 계수가 10 ppm/℃ 이하인 재료를 포함하여 이루어진 기판의 제1 면으로부터 재료를 제거하여, 상기 제1 면으로부터 상기 제1 면의 반대쪽을 향해 있는 제2 면을 향해 연장하며 파형(undulating)의 내면을 구성하는 다수의 제1 개구를 형성하는 단계;
    상기 내면 상에 위치하며 상기 내면으로부터 먼 쪽을 향하는 파형의 제1 면을 갖는 유전층(dielectric layer)을 형성하는 단계;
    상기 유전층의 제1 면 상에 위치하며 상기 제1 개구 안으로 연장하는 전기 전도성의 제1 요소를 형성하는 단계;
    상기 유전층의 파형의 제2 면을 노출시키기 위해 상기 다수의 제1 개구들 중의 이웃하는 개구들 사이의 상기 기판의 재료를 제거하여, 상기 제2 면으로부터 상기 제1 면을 향해 연장하는 다수의 제2 개구를 형성하는 단계; 및
    상기 유전층의 제1 면 상에 위치하며 상기 제2 개구 안으로 연장하는 전기 전도성의 제2 요소를 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  39. 제38항에 있어서,
    상기 유전층을 형성하는 단계에서는 커패시터 유전층을 형성하는, 방법.
  40. 제38항에 있어서,
    상기 유전층을 형성하는 단계에서는 절연성 유전층을 형성하는, 방법.
  41. 제1항, 제15항, 제22항, 제25항, 제28항, 제29항, 제30항, 제33항, 또는 제35항 중의 어느 한 항에 따른 구조체와, 상기 구조체에 전기 접속된 하나 이상의 다른 전자 부품을 포함하는 것을 특징으로 하는 시스템.
  42. 제41항에 있어서,
    하우징을 더 포함하며, 상기 전자 부품과 상기 구조체가 상기 하우징에 설치된, 시스템.
  43. 제1항에 있어서,
    상기 제1 전극과 상기 제3 전극은 상기 개구에 의해 분리되어 있는, 컴포넌트.
  44. 제22항에 있어서,
    상기 제1 전극과 상기 제3 전극은 상기 다수의 개구 중 적어도 하나에 의해 분리되어 있는, 컴포넌트.
  45. 제25항에 있어서,
    상기 제1 전극과 상기 제3 전극은 상기 개구에 의해 분리되어 있는, 컴포넌트.
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