KR20130132519A - 고밀도 3차원 집적 커패시터 - Google Patents

고밀도 3차원 집적 커패시터 Download PDF

Info

Publication number
KR20130132519A
KR20130132519A KR1020137017548A KR20137017548A KR20130132519A KR 20130132519 A KR20130132519 A KR 20130132519A KR 1020137017548 A KR1020137017548 A KR 1020137017548A KR 20137017548 A KR20137017548 A KR 20137017548A KR 20130132519 A KR20130132519 A KR 20130132519A
Authority
KR
South Korea
Prior art keywords
metal element
dielectric layer
opening
face
capacitor
Prior art date
Application number
KR1020137017548A
Other languages
English (en)
Other versions
KR101981149B1 (ko
Inventor
일야스 모하메드
벨가셈 하바
싸이프리언 유조
피유시 사발리아
베이그 오가네시안
Original Assignee
테세라, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테세라, 인코포레이티드 filed Critical 테세라, 인코포레이티드
Publication of KR20130132519A publication Critical patent/KR20130132519A/ko
Application granted granted Critical
Publication of KR101981149B1 publication Critical patent/KR101981149B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Ceramic Capacitors (AREA)

Abstract

커패시터(340)는 제1 면(321), 제1 면과 떨어져 있는 제2 면(322) 및 제1 면과 제2 면 사이에서 연장하는 관통 개구(330)를 갖는 기판(320), 제1 금속 요소(360), 제2 금속 요소(370) 및 적어도 관통 개구 내에서 제1 금속 요소와 제2 금속 요소를 서로 분리 및 절연시키는 커패시터 유전층(380)을 포함할 수 있다. 제1 금속 요소(360)는 제1 면(321)에 노출될 수 있고 관통 개구(330) 내로 연장할 수 있다. 제2 금속 요소(370)는 제2 면(322)에 노출될 수 있고 관통 개구(330)내로 연장할 수 있다. 제1 금속 요소(360) 및 제2 금속 요소(370)는 각각 제1 전위 및 제2 전위에 전기적으로 접속가능하다. 커패시터 유전층(380)은 파형의 형상을 가질 수 있다.

Description

고밀도 3차원 집적 커패시터{HIGH DENSITY THREE-DIMENSIONAL INTEGRATED CAPACITORS}
본 출원은 2010년 12월 9일자로 출원된 미국 특허 출원 제12/964,049호에 대한 우선권의 이익을 주장하며, 상기 문헌의 내용은 원용에 의해 본 명세서에 포함된다.
본 발명은 반도체 칩 또는 특정 타입의 기판, 예컨대 반도체, 유리, 세라믹, 또는 상대적으로 낮은 열팽창 계수(CTE)를 갖는 재료로 이루어진 기판에서의 커패시터(capacitor), 이러한 커패시터를 제조하는 방법, 및 이러한 커패시터에 사용하기 위한 컴포넌트에 관한 것이다.
커패시터는 신호 라인 또는 파워 라인에서의 노이즈를 억제하는 데에 사용되는 것이 일반적이다. 파워 라인의 경우에는, 파워 라인을 따라 많은 커패시터를 설치함으로써 임피던스 레벨을 감소시켜 노이즈를 억제할 수 있다. 이 경우, 커패시터 자체의 비용보다 커패시터를 설치하는 비용이 더 많이 들기 때문에, 커패시터의 설치에 의해 시스템의 크기와 비용이 증가될 수 있다.
커패시터는 능동 회로 요소, 즉 "능동 칩"(active chip)을 갖는 반도체 칩 상에 설치되거나, 능동 칩을 설치하기 위한 커패시터, 인덕터, 저항 등과 같은 수동 회로 요소를 포함하는 수동 칩(passive chip) 상에 제공될 수 있다.
통상적인 실리콘 커패시터는 크게 2가지 타입으로 이루어질 수 있다. 그 첫 번째 타입은 DRAM(dynamic random access memory) 칩에서의 각각의 비트에 대한 전하(charge)를 축전하는 데에 사용되는 것이다. 두 번째 타입은 수동 칩 상의 커패시터로서, 매우 높은 유전 상수를 갖는 매우 얇은 유전 재료가 단일 층 또는 다층의 형태로 된 평면형 커패시터(planar capacitor)이다. 이러한 두 가지 타입의 일반적인 커패시터는 디커플링 커패시터 용도에 적용할 때에 제한이 있다. 첫 번째 타입의 커패시터는 높은 커패시턴스를 갖는 용도에는 적합하지 않을 수 있는데, 이러한 타입은 비트 레벨(bit level)의 사용을 위한 것이기 때문에, 매우 작은 사이즈를 갖도록 설계되기 때문이다. 첫 번째 타입은 디커플링 커패시터(decoupling capacitor)로서 충분한 전류를 축전 또는 공급하기에 필요한 최소 배선폭(feature)이 부족한 것이 일반적이다. 두 번째 타입의 커패시터는 커패시턴스 밀도(capacitance density)가 낮고 양호도(quality factor)(효율)가 낮을 수 있다.
마이크로전자 칩, 반도체 기판, 또는 유리나 세라믹 재료와 같은 상대적으로 낮은 CTE를 갖는 기판에 커패시터를 설계함에 있어서 추가의 개선이 요구된다.
본 발명의 일 태양에 의하면, 커패시터는 제1 면, 제1 면과 떨어져 있는 제2 면 및 제1 면 및 제2 면 사이에서 연장하는 관통 개구를 갖는 기판, 제1 금속 요소, 제2 금속 요소 및 적어도 관통 개구 내에서 제1 금속 요소 및 제2 금속 요소를 서로 분리 및 절연시키는 커패시터 유전층을 포함할 수 있다. 제1 금속 요소는 제1 면에 노출될 수 있고 관통 개구 내로 연장할 수 있다. 제2 금속 요소는 제2 면에 노출될 수 있고 관통 개구 내로 연장할 수 있다. 제1 전극 및 제2 전극은 제1 전위 및 제2 전위에 전기적으로 접속가능하다. 커패시터 유전층은 파형(undulating shape)의 형상을 가질 수 있다.
특정 실시예에서, 제1 금속 요소 및 제2 금속 요소는 각각 복수의 제1 플레이트 및 제2 플레이트를 포함할 수 있고, 제1 플레이트 및 제2 플레이트는 각각 관통 개구 내로 연장할 수 있다. 일 실시예에서, 제1 플레이트 및 제2 플레이트는 각각 제1 면을 따르는 방향에서 적어도 5 미크론(micron)의 폭을 가질 수 있다. 예시적인 실시예에서, 각 커패시터의 쌍으로 된 제1 플레이트 및 제2 플레이트는 제1 면보다 위로 또는 제2 면보다 아래로 연장하지 않을 수 있다.
본 발명의 다른 태양에 의하면, 커패시터는 제1 면, 제1 면과 떨어져 있는 제2 면 및 제1 면과 제2 면 사이에서 연장하는 관통 개구를 갖는 기판, 제1 금속 요소, 제2 금속 요소 및 적어도 관통 개구 내에서 제1 금속 요소를 제2 금속 요소로부터 분리 및 절연시키는 커패시터 유전층을 포함할 수 있다. 제1 금속 요소는 제1 면에 노출될 수 있고, 관통 개구 내로 연장할 수 있다. 제1 금속 요소는 m x n 어레이 내의 위치 중 적어도 일부인 복수의 제1 위치를 채우도록 배열된 복수의 포스트(post)를 포함할 수 있으며, m과 n은 각각 1보다 크다. 각각의 포스트는 제1 면에 실질적으로 직각인 수직 방향으로 관통 개구 내로 연장할 수 있다. 각각의 포스트는 대응하는 적어도 하나의 인접한 포스트의 실질적으로 수직인 부분에 대해 실질적으로 평행하는 실질적으로 수직인 부분을 포함할 수 있다. 제2 금속 요소는 제2 면에 노출될 수 있고, 관통 개구 내로 연장할 수 있다. 제2 금속 요소는 복수의 포스트 중 인접한 포스트들 사이에서 연장할 수 있다. 제1 금속 요소 및 제2 금속 요소는 각각 제1 전위 및 제2 전위에 전기적으로 접속가능하다.
일 실시예에서, m x n 어레이 내의 복수의 제2 위치가 절연성 유전 재료에 의해 점유될 수 있다. 특정 실시예에서, m x n 어레이 내의 복수의 제2 위치는 각각 관통 개구의 높이의 적어도 50% 만큼 연장하는 연속적인 공극을 포함할 수 있다. 예시적인 실시예에서, m x n 어레이 내의 복수의 제2 위치는 각각, 관통 개구 내의 각각의 위치에 대응하는 제2 개구의 내부 부피의 적어도 50%를 차지하는 공극들을 포함할 수 있다. 특정 실시예에서, m x n 어레이 내의 복수의 제1 위치는 어레이 내의 모든 위치일 수 있다.
예시적인 실시예에서, 커패시터는 또한 제1 면 및 제2 면 사이의 관통 개구의 경계면을 따라 연장하는 절연성 유전 재료를 포함할 수 있다. 절연성 유전 재료는 적어도 관통 개구 내에서 제1 금속 요소 및 제2 금속 요소를 기판의 재료로부터 분리 및 절연시킬 수 있다. 특정 실시예에서, 복수의 포스트는 각각 수직 방향에 실질적으로 직각인 수평면에서 5 미크론 이하의 폭을 가질 수 있다. 일 실시예에서, 복수의 포스트는 각각 수직 방향에서의 길이를 가질 수 있고, 각각의 포스트의 폭에 대한 길이의 비율은 적어도 10일 수 있다. 예시적인 실시예에서, 복수의 포스트 각각의 길이는 적어도 150 미크론일 수 있다. 특정 실시예에서, 복수의 포스트는 수평면에서 10 미크론 이하의 피치를 형성할 수 있다. 일 실시예에서, 커패시터 유전층은 복수의 포스트의 표면을 따라 연장할 수 있다. 예시적인 실시예에서, 복수의 포스트는 제1 면보다 위로 또는 제2 면보다 아래로 연장하지 않을 수 있다.
특정 실시예에서, 기판은 필수적으로 반도체, 유리 및 세라믹으로 이루어지는 그룹으로부터 선택된 하나의 재료로 이루어질 수 있다. 일 실시예에서, 제1 금속 요소 및 제2 금속 요소는 각각, 커패시터 유전층에 인접한 제1 면과 제1 면으로부터 반대쪽에 있는 제2 면을 갖는 금속층을 포함할 수 있고, 제2 면은 커패시터 유전층의 표면의 윤곽과 일치할 수 있다. 특정 실시예에서, 제1 금속 요소 및 제2 금속 요소 중 적어도 하나는 커패시터 유전층에 인접한 제1 면과 제1 면으로부터 반대쪽에 있는 제2 면을 갖는 금속층을 포함할 수 있고, 제2 면은 커패시터 유전층의 표면의 윤곽과 일치할 수 있다. 특정 실시예에서, 제1 금속 요소, 제2 금속 요소 및 커패시터 유전층에 의해 점유되지 않는 관통 개구의 일부분은 유전 재료로 채워질 수 있다. 일 실시예에서, 제1 금속 요소 및 제2 금속 요소는 각각 제2 부분으로부터 분리된 제1 부분을 가질 수 있으며, 제2 부분은 유전 재료에 의해 제1 부분에 실질적으로 평행하다.
예시적인 실시예에서, 커패시터는 또한 제1 금속 요소 및 제2 금속 요소에 각각 연결되는 제1 전극 및 제2 전극을 포함할 수 있다. 일 실시예에서, 커패시터는 적어도 1 피코패러드(picoFarad)의 커패시턴스를 가질 수 있다. 특정 실시예에서, 커패시터 유전층은 3 이상의 유전율을 가질 수 있다. 예시적인 실시예에서, 커패시터 유전층은 5 이상의 유전율을 가질 수 있다. 일 실시예에서, 커패시터 유전층은 강유전성 유전 재료를 포함할 수 있다. 특정 실시예에서, 커패시터 유전층의 상면 및 하면은 각각 제1 면과 제2 면 사이의 관통 개구의 높이의 적어도 3배의 길이를 가질 수 있다. 예시적인 실시예에서, 제1 금속 요소는 필수적으로 제1 금속으로 이루어지고, 제2 금속 요소는 필수적으로 제1 금속과는 다른 제2 금속으로 이루어질 수 있다.
일 실시예에서, 개구는 제1 면에 실질적으로 평행하게 연장하는 길이 치수와 제1 면에 실질적으로 평행하며 상기 길이 치수에 대하여 실질적으로 수직으로 연장하는 폭 치수를 가질 수 있으며, 길이 치수가 폭 치수보다 크다. 특정 실시예에서, 개구는 제1 면에 실질적으로 평행하게 연장하는 길이 치수와 제1 면에 실질적으로 평행하며 상기 길이 치수에 대하여 실질적으로 수직으로 연장하는 폭 치수를 가질 수 있으며, 길이 치수와 폭 치수가 실질적으로 동일하다. 예시적인 실시예에서, 적어도 제1 커패시터 및 제2 커패시터를 포함하는 커패시터 조립체는 기판의 공통의 관통 개구 내로 연장하는 각 커패시터의 제1 금속 요소 및 제2 금속 요소를 가질 수 있다. 커패시터 조립체는 또한, 적어도 관통 개구 내에서 제1 커패시터와 제2 커패시터를 서로 분리 및 절연시키는 절연성 유전층을 포함할 수 있다. 일 실시예에서, 절연성 유전층은 3 미만의 유전율을 가질 수 있고, 각각의 커패시터 유전층은 3 이상의 유전율을 가질 수 있다.
특정 실시예에서, 인터포저가 앞서 설명된 커패시터를 포함할 수 있다. 본 발명의 또 다른 태양은 전술한 본 발명의 태양에 따른 커패시터 구조체, 전술한 본 발명의 태양에 따른 복합 칩, 또는 이들 모두를 다른 전자 장치와 함께 포함하는 시스템을 제공한다. 예컨대, 이러한 시스템은 단일의 하우징에 설치될 수 있고, 이러한 하우징은 휴대형 하우징일 수 있다. 본 발명의 이러한 태양의 바람직한 실시예에 따른 시스템은 유사한 종래의 시스템보다 콤팩트할 수 있다.
본 발명의 또 다른 태양에 의하면, 회로 컴포넌트 또는 마이크로전자 요소와의 전기적 상호접속을 위한 전극을 갖는 컴포넌트 제조 방법은 필수적으로 10 ppm/℃ 미만의 유효 열 팽창 계수(CTE)를 가지는 재료로 이루어지는 기판의 제1 면으로부터 재료를 제거하여, 기판의 제1 면으로부터 제1 면의 반대쪽에 있는 제2 면을 향하도록 연장하는 복수의 제1 개구를 형성하는 단계를 포함할 수 있고, 제1 개구는 파형의 내면을 형성할 수 있다. 이러한 방법은 내면 상에 위치하고, 내면으로부터 멀어지는 쪽을 향하는 파형의 제1 면을 갖는 커패시터 유전층을 형성하는 단계와, 커패시터 유전층의 제1 면 상에 위치하고 각각의 제1 개구 내로 연장하는 제1 금속 요소를 형성하는 단계를 포함할 수 있다. 이러한 방법은 또한, 커패시터 유전층의 파형의 제2 면을 노출시키도록 복수의 제1 개구 중 인접한 개구들 사이의 기판의 재료를 제거하여, 제2 면으로부터 제1 면을 향하여 연장하는 복수의 제2 개구를 형성하는 단계와, 커패시터 유전층의 제2 면 상에 위치하고 각각의 제2 개구 내로 연장하는 제2 금속 요소를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예에서, 커패시터 유전층을 형성하는 단계는 각각의 제1 개구 내에서 노출된 내면에 대한 유동성 유전 재료의 수용액 도금(aqueous plating)에 의해 수행될 수 있다. 특정 실시예에서, 이러한 방법은 또한, 복수의 제1 개구 중 인접한 개구들 사이의 기판의 재료를 제거하는 단계 이전에, 제1 면과 제2 면 사이의 기판의 두께를 감소시키기 위하여 기판의 제2 면으로부터 재료를 제거하는 단계를 포함할 수 있다. 일 실시예에서, 복수의 제1 개구 중 인접한 개구들 사이의 기판의 재료를 제거하는 단계는 제1 금속 요소의 표면이 제2 면에 노출되도록 수행될 수 있다. 예시적인 실시예에서, 제1 금속 요소를 형성하는 단계는 각각의 제1 개구 내로 각각 연장하는 복수의 제1 플레이트를 형성하는 단계를 포함할 수 있고, 제2 금속 요소를 형성하는 단계는 각각의 제2 개구 내로 각각 연장하는 복수의 제2 플레이트를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 태양에 의하면, 회로 부품 또는 마이크로전자 요소와의 전기적 상호접속을 위한 전극을 가지는 컴포넌트 제조 방법은 기판의 제1 면으로부터 제1 면의 반대쪽에 있는 제2 면을 향하여 연장하는 복수의 제1 개구를 형성하는 단계를 포함할 수 있고, 제1 개구는 m x n 어레이(m과 n은 각각 1보다 큼) 내의 적어도 일부 위치를 점유하도록 배열되며, 각각의 제1 개구는 제1 면에 실질적으로 직각인 수직 방향으로 관통 개구 내로 연장하고, 복수의 제1 개구는 내면을 형성할 수 있다. 이러한 방법은 또한, 내면의 제1 부분 상에 위치하고, 내면으로부터 멀어지는 쪽을 향하는 제1 면을 갖는 제1 커패시터 유전층을 형성하는 단계와, 각각 제1 커패시터 유전층의 제1 면 상에 위치하고 제1 개구의 대응하는 개구 내로 연장하는 복수의 포스트를 갖는 제1 금속 요소를 형성하는 단계를 포함할 수 있다. 이러한 방법은 제1 커패시터 유전층의 제2 면을 노출시키도록 복수의 포스트의 제1 서브세트의 인접한 포스트들 사이의 기판의 재료를 제거하여, 제2 면으로부터 제1 면을 향하여 연장하는 제2 개구를 형성하는 단계와, 제1 커패시터 유전층의 제2 면 상에 위치하고 제2 개구 내로 연장하는 제2 금속 요소를 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 기판은 10 ppm/℃ 미만의 유효 열 팽창 계수(CTE)를 가질 수 있다. 특정 실시예에서, 복수의 제1 포스트가 m x n 어레이 내의 복수의 제1 위치에 위치하는 제1 개구의 제1 서브세트 내로 연장할 수 있다. 이러한 방법은 또한, m x n 어레이 내의 복수의 제2 위치에 위치하는 제1 개구의 제2 서브세트 내에 절연성 유전 재료를 증착하는 단계를 포함할 수 있다. 일 실시예에서, 복수의 포스트는 모든 제1 개구 내로 연장할 수 있다. 예시적인 실시예에서, 제1 개구는 복수의 포어를 형성하기 위하여 제1 면으로부터 재료를 제거함으로써 형성될 수 있다. 일 실시예에서, 기판은 실리콘 재료를 포함할 수 있고, 복수의 제1 개구를 형성하는 단계는 다공성 실리콘 영역이 기판의 제1 면으로부터 연장하여 생성되도록 이방성 에칭에 의해 수행될 수 있다. 특정 실시예에서, 복수의 제1 개구를 형성하는 단계는, 내면이 파형의 형상을 갖도록 수행될 수 있다.
예시적인 실시예에서, 각각의 제1 개구는 수직 방향에 실질적으로 직각인 수평면에서 5 미크론 이하의 폭을 가질 수 있다. 특정 실시예에서, 복수의 제1 개구를 형성하는 단계는 각각의 제1 개구가 수직 방향에서의 길이를 가지고 각각의 제1 개구의 폭에 대한 길이의 비율이 적어도 10이 되도록 수행될 수 있다. 일 실시예에서, 복수의 제1 개구를 형성하는 단계는 각각의 제1 개구의 길이가 적어도 150 미크론이 되도록 수행될 수 있다. 예시적인 실시예에서, 복수의 제1 개구를 형성하는 단계는 제1 개구가 수평면에서 10 미크론 이하의 피치를 형성하도록 수행될 수 있다. 특정 실시예에서, 제1 제1 커패시터 유전층을 형성하는 단계는 제1 커패시터 유전층의 제1 면이 파형의 형상을 갖도록 수행될 수 있다. 일 실시예에서, 제1 커패시터 유전층의 제2 면이 파형의 형상을 가질 수 있다.
특정 실시예에서, 제1 커패시터 유전층을 형성하는 단계는 커패시터 유전층의 상면 및 하면이 각각의 제1 개구의 길이의 적어도 3배의 길이를 갖도록 수행될 수 있다. 예시적인 실시예에서, 제1 커패시터 유전층을 형성하는 단계는 내면의 제1 부분에 대한 유동성 유전 재료의 수용액 도금에 의해 수행될 수 있다. 일 실시예에서, 이러한 방법은 또한, 제1 개구의 제1 서브세트의 인접한 개구들 사이의 기판의 재료를 제거하는 단계 이전에, 제1 면과 상기 제2 면 사이의 기판의 두께를 감소시키기 위하여 기판의 제2 면으로부터 재료를 제거하는 단계를 포함할 수 있다. 특정 실시예에서, 제1 개구의 제1 서브세트의 인접한 개구들 사이의 기판의 재료를 제거하는 단계는 각각의 포스트의 표면이 제2 면에 노출되도록 수행될 수 있다. 예시적인 실시예에서, 제1 금속 요소를 형성하는 단계는 각각의 포스트가, 대응하는 적어도 하나의 인접한 포스트의 실질적으로 수직인 부분에 대해 실질적으로 평행하는 실질적으로 수직인 부분을 포함하도록 수행될 수 있다.
일 실시예에서, 제1 금속 요소 및 제2 금속 요소 중 적어도 하나는 커패시터 유전층의 표면의 윤곽과 일치하는 금속층일 수 있다. 특정 실시예에서, 제1 금속 요소 및 제2 금속 요소는 각각 인접한 제2 부분으로부터 분리된 제1 부분을 가질 수 있고, 제2 부분은 유전 재료에 의해 제1 부분에 실질적으로 평행할 수 있다. 예시적인 실시예에서, 이러한 방법은 또한, 제1 금속 요소에 연결된 제1 전극 및 제2 금속 요소에 연결된 제2 전극을 형성하는 단계를 포함할 수 있다. 제1 전극 및 제2 전극은 각각 제1 면 및 제2 면에 노출될 수 있다. 제1 전극 및 제2 전극은 각각 제1 전위 및 제2 전위에 접속될 수 있다.
예시적인 실시예에서, 이러한 방법은 또한, 내면의 제2 부분 상에 위치하고, 내면으로부터 멀어지는 쪽을 향하는 제1 면을 갖는 제2 커패시터 유전층을 형성하는 단계와, 내면의 제1 부분과 제2 부분 사이의 내면의 제3 부분 상에 위치하고, 제1 개구의 제2 서브세트 내로 연장하는 절연성 유전층을 형성하는 단계를 포함할 수 있다. 이러한 방법은 각각 제2 커패시터 유전층의 제1 면 상에 위치하고 제1 개구의 제3 서브세트의 대응하는 개구 내로 연장하는 복수의 포스트를 갖는 제3 금속 요소를 형성하는 단계와, 제2 커패시터 유전층의 제2 면을 노출시키도록 제1 개구의 제3 서브세트의 인접한 개구들 사이의 기판의 재료를 제거하여, 제2 면으로부터 제1 면을 향하여 연장하는 제3 개구를 형성하는 단계를 더 포함할 수 있다. 이러한 방법은 또한, 제2 커패시터 유전층의 제2 면 상에 위치하고 제3 개구 내로 연장하는 제4 금속 요소를 형성하는 단계를 포함할 수 있다.
특정 실시예에서, 절연성 유전층은 3 미만의 유전율을 가질 수 있고, 커패시터 유전층은 각각 3 이상의 유전율을 가질 수 있다. 예시적인 실시예에서, 이러한 방법은 또한, 제1 금속 요소, 제2 금속 요소, 제3 금속 요소 및 제4 금속 요소에 각각 연결되는 제1 전극, 제2 전극, 제3 전극 및 제4 전극을 형성하는 단계를 포함할 수 있고, 제1 전극 및 제3 전극은 제1 면에 노출되고, 제2 전극 및 제4 전극은 제2 면에 노출되며, 제1 전극, 제2 전극, 제3 전극 및 제4 전극은 각각 제1 전위, 제2 전위, 제3 전위 및 제4 전위에 접속될 수 있다. 일 실시예에서, 제1 금속 요소와 제2 금속 요소와 제1 커패시터 유전층은 제1 커패시터를 형성할 수 있고, 제3 금속 요소와 제4 금속 요소와 제2 커패시터 유전층은 제2 커패시터를 형성할 수 있다. 특정 실시예에서, 절연성 유전층은 제1 커패시터와 제2 커패시터의 적어도 일부분을 서로 분리 및 절연시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 커패시터를 나타내는 단면도이다.
도 1b는 도 1a에 도시된 커패시터 또는 본 명세서에서 설명되는 임의의 다른 커패시터에 대응하는 대체가능한 하향(top-down) 평면도이다.
도 2a 내지 도 2j는 도 1a에 나타낸 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 4a 내지 도 4g는 도 3에 나타낸 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 5b 내지 도 5d는 도 3 또는 도 5a에 도시된 커패시터에 대응하는, 도 5a의 A-A선에 따른 대체가능한 하향 단면도를 나타낸다.
도 5e는 본 발명의 또 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 5f는 본 발명의 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 6a 내지 도 6d는 도 5a에 나타낸 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도이다.
도 7a는 본 발명의 또 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 7b는 도 7a의 커패시터에 일부를 나타내는 확대된 부분 단면도이다.
도 7c는 도 7a에 나타낸 커패시터의 일부분에 대한, 7C-7C선에 따른 확대된 부분 단면도이다.
도 8a 내지 도 8f는 도 5a에 나타낸 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 커패시터를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 시스템을 개략적으로 나타낸 도면이다.
커패시터(capacitor)는 도체(conductor)로 구성될 수 있으며, 전류 흐름에 대하여 도체의 폭을 넓게 할수록 인덕턴스(inductance)가 낮아지게 된다. 낮은 인덕턴스를 달성하기 위한 다른 방안은 커패시터의 접지 층(ground layer)이 입출력 층에 비교적 근접하도록 하는 것이다. 본 발명의 실시예의 2-단자 커패시터의 경우, 커패시터의 접지면은 트레이스 및/또는 비아를 통해 외부 접지 층에 연결될 수 있다. 본 발명의 실시예에 따라 형성된 다른 타입의 커패시터는 내부 접지 층을 갖는 3-단자 커패시터이다. 3-단자 커패시터는 2-단자 커패시터에 비해 인덕턴스가 크게 감소되어 노이즈 제거 성능이 크게 향상될 수 있다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 컴포넌트(component)(10)는 기판(20) 및 기판과 접촉하여 형성된 커패시터(40a, 40b)(통칭하여 커패시터(40))를 포함한다. 기판(20)은 평면형의 제1 면(21)과 제1 면의 반대 쪽에 있는 평면형의 제2 면(22) 사이에서 기판을 통해 연장하는 관통 개구(30a, 30b)(통칭하여 관통 개구(30))를 포함한다. 각 커패시터(40)는 대응하는 개구(30)의 내면(inner surface)(31)과 제1 면(21) 및 제2 면(22)의 일부분 상에 위치하는 절연성 유전층(50), 쌍으로 된 제1 전도성 플레이트(plate)(60), 쌍으로 된 제2 전도성 플레이트(70) 및 각 플레이트(60, 70)를 적어도 하나의 인접한 플레이트로부터 분리시키는 복수의 커패시터 유전층(capacitor dielectric layer)(80)을 포함한다. 유전체 영역(dielectric region)(90)은 각각의 대응하는 개구(30) 내에서 플레이트(60, 70)와 유전층(50, 80)이 점유(occupy)하지 않은 나머지 부분을 점유한다.
몇 가지 실시예에서, 컴포넌트(10)는 반도체 칩, 웨이퍼, 유전체 기판 등이 될 수 있다. 기판(20)은 10*10-6/℃(또는 ppm/℃) 미만의 열 팽창 계수(CTE)를 갖는 것이 바람직하다. 특정 실시예에서, 기판(20)은 7*10-6/℃ 미만의 CTE를 가질 수 있다. 기판(20)은 반도체, 유리, 또는 세라믹 등과 같은 무기 재료(inorganic material)로 이루어질 수 있다. 기판(20)이 실리콘과 같은 반도체로 이루어진 실시예에서, 복수의 능동 반도체 소자(예를 들어, 트랜지스터, 다이오드 등)는 제1 면(21) 또는 제2 면(22)에 및/또는 그 아래에 위치한 능동 반도체 영역 내에 배치될 수 있다.
일 예에서, 기판(20)은 하나 이상의 반도체 칩이 설치되어 전기적으로 연결될 수 있는 인터포져(interposer)가 될 수 있고, 이러한 인터포져는 회로 보드(circuit board), 모듈, 수동 부품 등의 회로 패널(circuit panel)과 같은 다른 부품과의 상호접속에 사용 가능한 전도성 콘택트(contacts)를 가진다. 인터포져에 설치된 반도체 칩은 그 안에 능동 반도체 소자를 가질 수 있다.
제1 면(21)과 제2 면(22) 사이의 기판(20)의 두께는 통상적으로는 200㎛ 미만이며, 더 얇을 수 있는데, 예를 들어, 130㎛, 70㎛, 또는 그보다 더 얇을 수 있다. 도면에 명확하게 나타나 있지 않지만, 기판(20) 내의 능동 반도체 소자는 커패시터(40)에 전도성 연결될 수 있다. 각 커패시터(40)는 하나 이상의 개구(30) 내에 적어도 부분적으로 형성될 수 있다.
도 1a에서, 본 명세서에서는 제1 면(21)에 평행한 방향을 "수평" 또는 "가로" 방향이라고 하고, 반면, 제1 면에 수직인 방향을 상방 또는 하방이라고 하며 또한 "수직" 방향이라고 한다. 본 명세서에서 사용되는 방향은 구조체의 기준 프레임에서의 방향이다. 따라서, 이들 방향은 연직(normal) 또는 중력 방향의 기준 프레임에 대한 임의의 방위가 될 수 있다. 하나의 부재가 다른 부재보다 "표면 위"로 더 높은 위치에 있다는 것은, 하나의 부재가 다른 부재보다 표면으로부터 멀어지는 동일한 직각 방향으로 더 먼 거리에 있다는 것을 의미한다. 이와 반대로, 하나의 부재가 다른 부재보다 "표면 위"로 더 낮은 위치에 있다는 것은 하나의 부재가 다른 부재보다 표면으로부터 멀어지는 동일한 직각 방향으로 더 짧은 거리에 있다는 것을 의미한다.
기판(20)은 제1 면(21) 및/또는 제2 면(22) 위에 위치하는 유전층(dielectric layer)(도시하지 않음)을 더 포함할 수 있다. 이러한 유전층은 기판(20)으로부터 전도성 요소를 전기적으로 절연시킬 수 있다. 이러한 유전층을 기판(20)의 "패시베이션 층"(passivation layer)이라고 할 수 있다. 패시베이션 층은 무기 유전 재료(inorganic dielectric material) 또는 유기 유전 재료(organic dielectric material), 또는 이들 모두를 포함할 수 있다. 유전층은 전착된 컨포멀 코팅(electrodeposited conformal coating) 또는 솔더 마스크(solder mask) 재료 등의 포토이미지화가능한 폴리머 재료(photoimageable polymeric material)와 같은 다른 유전 재료를 포함할 수 있다.
관통 개구(30)는 원형(도 1b에서 개구(30a)로 도시됨), 타원형, 사각형 및 직사각형(도1b에서 개구(30b)로 도시됨)을 포함하여 임의의 평면 형상을 가질 수 있으며, 다른 형상도 가능하다. 몇 가지 예에서, 관통 개구(30)는 원통형, 정육면체, 각기둥, 또는 원뿔대 등의 임의의 3차원 형상을 가질 수 있다.
각각의 관통 개구(30)의 내면(inner surface)(31)은 제1 면(21)으로부터 기판(20)을 통해 임의의 각도로 연장될 수 있다. 바람직하게는, 내면(31)은 제1 면(21)으로부터 제1 면(21)에 의해 정해진 수평면에 대하여 약 90도의 각도로 연장된다. 관통 개구(30)는 내면(31)이 제1 면(21) 및 제2 면(22)과 만나는 실질적으로 직각인 에지(33)를 가지는데, 다른 실시예에서는 에지(33)가 경사지거나(chamfered) 둥글게(rounded) 처리될 수 있다. 내면(31)은 일정한 기울기 또는 가변하는 기울기를 가질 수 있다. 예를 들어, 제1 면(21)에 의해 정해진 수평면에 대한 내면(31)의 각도 또는 경사는, 내면(31)이 제2 면(22)을 향해 더 관통함에 따라 크기가 감소(플러스 값이 작아지거나 마이너스 값이 작아짐)할 수 있다.
각 절연성 유전층(insulating dielectric layer)(50)은 각각의 관통 개구(30)의 내면(31)과 제1 면(21) 및 제2 면(22)의 일부 상에 위치하여, 기판(20) 및 전도성 플레이트(60, 70)에 대하여 양호한 유전성 절연을 제공할 수 있다. 절연성 유전층(50)은 무기 유전 재료 또는 유기 유전 재료를 포함하거나 이들 모두를 포함할 수 있다. 특정 실시예에서, 절연성 유전층(50)은 순응성의 유전성 재료(compliant dielectric material)를 포함할 수 있다. 특정 예에서, 절연성 유전층(50)(그리고 본 명세서에서 설명되는 다른 모든 절연성 유전층 또는 유전 재료)은 3보다 작은 유전 상수(K)를 가질 수 있다. 예시적인 실시예에서, 절연성 유전층(50)(그리고 본 명세서에서 설명되는 다른 모든 절연성 유전층 또는 유전 재료)은 바륨 스트론튬 티타네이트(barium strontium titanate: BST), 하프늄 산화물(hafnium dioxide), 또는 란타늄 알루미네이트(lanthanum aluminate)과 같은 강유전성의 유전 재료 또는 강유전성 나노입자를 가지는 폴리머 매트릭스(polymer matrix)와 같은 나노입자로 이루어지는 복합 유전 재료를 포함할 수 있다.
쌍으로 된 제1 전도성 플레이트(60)는 각각의 개구(30) 내에서 절연성 유전층(50) 상에 위치하는 제1 플레이트(61)와, 제1 플레이트 상에 위치하는 제2 플레이트(62)를 포함한다. 기판(20)의 제1 면(21)에서, 쌍으로 된 제1 전도성 플레이트(60)는 제1 면에 노출된 단일의 제1 전극(63)에 연결될 수 있고, 제1 전극은 제1 전위(electrical potential)와 접속가능하다. 제1 전극(63)은 선택적으로 제1 면에 노출된 복수의 전극일 수 있는데, 내면(31) 사이에서 연장하는 제1 전극의 일부분, 즉, 다른 외부 요소와 커패시터(40)의 상호접속을 위하여 노출되는 부분을 제외한, 일부분이 상부의 절연성 유전층에 의해 덮여질 수 있다.
쌍으로 된 제2 전도성 플레이트(70)는 제1 플레이트(61) 상에 위치하는 제3 플레이트(71)와, 제2 플레이트(62) 상에 위치하는 제4 플레이트(72)를 포함한다. 기판(20)의 제2 면(22)에서, 쌍으로 된 제2 플레이트(70)는 제2 면에 노출된 단일의 제2 전극(73)에 연결될 수 있고, 제2 전극은 제2 전위와 접속가능하다. 제2 전극(73)은 선택적으로 제2 면에 노출된 복수의 전극일 수 있는데, 내면(31) 사이에서 연장하는 제2 전극의 일부분, 즉, 다른 외부 요소와 커패시터(40)의 상호접속을 위하여 노출되는 부분을 제외한, 일부분이 상부의 절연성 유전층에 의해 덮여질 수 있다.
본 명세서에서 설명된 바와 같이, 전도성 요소가 기판 또는 기판의 표면 상에 위치하는 유전성 요소의 표면에 "노출"되어 있다는 것은, 전도성 요소가 유전성 요소의 외측으로부터 유전성 요소의 표면을 향해 유전성 요소의 표면에 수직인 방향으로 이동하는 이론적 지점(theoretical point)과 접촉할 수 있게 되어 있다는 것을 의미한다. 따라서, 전극 또는 기판의 표면에 노출된 다른 전도성 요소는 이러한 표면으로부터 돌출되거나, 표면과 동일한 높이를 이루거나, 이러한 표면에 대해 함몰되어 있으며 기판 내의 홀이나 오목부를 통해 노출될 수 있다.
전도성 플레이트들(60, 70) 및 전극들(63, 73)(그리고 본 명세서에 설명된 임의의 다른 전도성 요소)은, 구리, 텅스텐, 알루미늄, 니켈, 니켈 합금 또는 금과 같은 임의의 전도성 금속으로 이루어질 수 있다. 전도성 요소를 형성하는 데에 사용할 수 있는 임의의 기술을 본 명세서에서 설명된 전도성 요소를 형성하는 데에 사용할 수 있지만, 2010년 7월 23일 출원된 동일 양수인의 미국특허 출원 제12/842,669호에 더 구체적으로 개시된 것과 같은 특정의 기술이 채택될 수 있으며, 상기 특허문헌의 내용을 본 명세서에 참조에 의해 원용한다. 이러한 기술에는, 예를 들어 표면 중에서 전도성 요소가 표면의 다른 부분과 상이하게 형성되는 경로에 따른 부분을 처리하기 위해 밀링(milling) 또는 샌드블라스팅(sandblasting)과 같은 기계적 공정 또는 레이저에 의해 표면을 선택적으로 처리하는 공정이 포함될 수 있다. 예를 들어, 레이저 또는 기계적 공정은 특정의 경로에 따른 표면으로부터 희생층(sacrificial layer) 등의 재료를 소거 또는 제거해서 해당 경로를 따라 연장하는 홈(groove)을 형성하는 데에 사용될 수 있다. 홈 내에 촉매 등의 물질을 증착하고, 하나 이상의 금속 층을 홈 내에 증착할 수 있다.
각 전극(63, 73)(그리고 본 명세서에 설명된 임의의 다른 전극)은, 원형 패드(pad) 형상, 직사각형, 또는 도 1b에 도시된 바와 같이 이들 모두를 포함하는 형상, 타원형, 정사각형, 삼각형 또는 더 복잡한 형상을 포함하는 임의의 평면 형상을 가질 수 있다. 각 전극(63, 73)은 원뿔대 모양(frustoconical-shaped)의 전도성 포스트(conductive post)를 포함한 임의의 3차원 형상을 가질 수 있다. 전도성 포스트의 예는, 2010년 7월 8일에 출원된 동일 양수인의 미국특허출원 제12/832,376호에 개시된 바와 같이 사용될 수 있다. 특정 실시예에서, 하나 이상의 제1 전극(63) 및 제2 전극(73)은 그 사이에서 연장하는 전도성 트레이스에 의해 각각 제1 전도성 플레이트(60) 및 제2 전도성 플레이트(70)에 전기적으로 연결될 수 있다.
각각의 전극(63, 73)(또는 본 명세서에 설명된 임의의 다른 전극)과 컴포넌트(10)의 외부에 있는 부품들과의 연결은, 전도성 부재(conductive masses)(도시되지 않음)를 통해 이루어질 수 있다. 이러한 전도성 부재는 땜납, 주석(tin) 또는 다수의 금속을 포함하는 공융 혼합물(eutectic mixture) 등과 같이 녹는점이 상대적으로 낮은 가융 금속(fusible metal)을 포함하여 이루어질 수 있다. 또는, 전도성 부재는 구리 등의 귀금속(noble metal) 또는 땜납 등의 가융 금속보다 녹는점이 높은 비귀금속(non-noble metal)과 같은 젖음성 금속(wettable metal)을 포함할 수 있다. 이러한 젖음성 금속은 대응하는 부재, 예를 들어 상호접속 요소의 가융 금속 부재와 결합될 수 있다. 특정 실시예에서, 이러한 전도성 부재는 금속으로 채워진 페이스트(metal-filled paste), 땜납으로 채워진 페이스트, 이방성 전도성 접착제 또는 등방성 전도성 접착제 등의 전도성 페이스트(conductive paste)와 같이 매질 내에 산재된 전도성 재료를 포함할 수 있다.
복수의 커패시터 유전층(80)은 플레이트(60, 70)를 적어도 하나의 인접한 플레이트로부터 분리시킬 수 있다. 각각의 커패시터 유전층(80)(그리고 본 명세서에 설명된 임의의 다른 모든 커패시터 유전층)은 적어도 3의 유전 상수(k)를 가질 수 있다. 커패시터 유전층(80)의 제1 커패시터 유전층(81)은 제1 플레이트(61) 상에 위치하며, 제1 플레이트와 제3 플레이트(71) 사이에서 연장한다. 커패시터 유전층(80)의 제2 커패시터 유전층(82)은 제3 플레이트(71) 상에 위치하며 제3 플레이트와 제2 플레이트(62) 사이에서 연장한다. 커패시터 유전층(80)의 제3 커패시터 유전층(83)은 제2 플레이트(62) 상에 위치하며, 제2 플레이트와 제4 플레이트(72) 사이에서 연장한다.
각 유전체 영역(dielectric region)(90)은 대응하는 개구(30) 내에서 플레이트(60, 70)와 유전층(50, 80)이 점유하지 않은 나머지 부분을 점유할 수 있다. 각 유전체 영역(90)은 제4 플레이트(72)와 제1 전극(63) 간에 양호한 유전성 절연(dielectric isolation)을 제공할 수 있다. 유전체 영역(90)은 충분히 낮은 탄성 계수와 충분한 두께를 가짐으로써 탄성 계수와 두께의 곱으로 표현되는 컴플라이언트 특성(compliancy)을 가질 수 있다.
컴포넌트(10)는 복수의 유전체 부분(93a, 93b)(통칭하여 유전체 부분(93))을 더 포함할 수 있고, 각 유전체 부분(93a)은 대응하는 제1 플레이트(60)의 각각의 말단 에지(69)와 제2 전극(73) 사이에서 연장하고, 각 유전체 부분(93b)은 대응하는 제2 플레이트(70)의 각각의 말단 에지(79)와 제1 전극(3) 사이에서 연장한다.
일 실시예에서, 각 커패시터(40)의 쌍으로 된 제1 플레이트(60) 및 제2 플레이트(70)는 대응하는 관통 개구의 내면(31) 주위로 연장할 수 있다. 예컨대, 쌍으로 된 제1 플레이트(60) 및 제2 플레이트(70)는 원형 또는 타원형의 단면 형상을 가지는 대응하는 개구(30) 주위로 연장하는 고리 형상을 가질 수 있다. 원형의 단면 형상을 가지는 커패시터(40a)의 예시적인 상면도가 도 1b에 도시되어 있다. 다른 예에서, 쌍으로 된 제1 플레이트(60) 및 제2 플레이트(70)는 정사각형 또는 직사각형의 단면 형상을 가지는 대응하는 개구(30) 주위로 연장하는 평평한 평면 부분을 가질 수 있다. 직사각형의 단면 형상을 가지는 커패시터(40b)의 예시적인 상면도가 도 1b에 도시되어 있다.
특정 실시예에서, 컴포넌트(10)는 단일의 관통 개구(30a)를 통하여 연장하는 두 세트의 쌍으로 된 제1 플레이트(60) 및 제2 플레이트(70)를 포함할 수 있고, 쌍으로 된 제1 플레이트(60) 및 제2 플레이트(70)의 각 세트는, 그들 사이에서 연장하는 절연성 유전체 영역(90)과 함께 컴포넌트의 각 영역 A 또는 B를 구성한다.
예시적인 실시예에서, 컴포넌트(10)는 단일의 관통 개구(30a)를 통하여 연장하는 제1 및 제2 독립 커패시터(40a)를 포함할 수 있고, 각 커패시터는 그들 사이에서 연장하는 절연성 유전체 영역(90)과 함께 컴포넌트의 각 영역 A 또는 B를 구성한다. 단일의 관통 개구(30a)를 통하여 연장하는 두 개의 독립 커패시터(40a)를 가지는 이러한 컴포넌트에서, 제1 커패시터의 플레이트들(60, 70)은, 두 개의 커패시터 사이에서 연장하는 절연 갭에 의해 제2 커패시터의 플레이트들(60, 70)로부터 분리될 수 있다. 또한, 이러한 실시예에서, 영역 A와 영역 B 사이에서 절연성 유전체 영역(90)에 걸쳐서 연장하는 제1 전극(63) 및 제2 전극(73)은 그들 사이에서 연장하는 절연 갭(도시하지 않음)에 의해 각 커패시터에 대해 분리된 제1 전극(63) 및 제2 전극(73)으로 나누어질 수 있다.
컴포넌트(10)(도 1a 및 도 1b)를 제조하는 방법에 대하여, 도 2a 내지 도 2j를 참조하여 설명하도록 한다. 도 2a에 도시된 바와 같이, 관통 개구(30a, 30b)는 제1 면(21)으로부터 제2 면(22)을 향해 기판(20)의 두께를 통하여 연장하도록 형성될 수 있다. 개구(30)는 예컨대, 제1 면(21)의 나머지 부분으로서 보존하고자 하는 부분에 마스크 층(mask layer)을 형성한 후에, 기판(20)을 선택적으로 에칭함으로써 형성될 수 있다. 예를 들어, 포토레지스트 층과 같은 포토이미지화가능한 층을 증착 및 패턴화하여, 제1 면(21)의 일부만을 덮도록 할 수 있으며, 이후에 개구(30)를 형성하기 위하여 에칭 공정이 행해질 수 있다.
개구(30)의 내면은, 도 2a에 도시된 바와 같이, 노출된 면에 대하여 실질적으로 직각으로 제1 면(21)으로부터 제2 면(22)으로 수직 아래로 또는 실질적으로 수직 아래 방향으로 연장할 수 있다. 이방성 에칭(anisotropic etching) 공정, 레이저 어블레이션(laser ablation), 밀링(milling), 초음파 머시닝, 미세 연마 입자를 기판(20)에 분사하는 기술, 반응성 이온 에칭, 또는 플라즈마 에칭 등의 기계적 제거 공정을 사용해서 실질적으로 수직인 내면을 갖는 개구(30)를 형성할 수 있다.
또는, 노출된 면에 대해 실질적으로 직각으로 형성하는 대신, 개구(30)의 내면(31)은 경사지게 형성될 수 있는데, 즉, 노출된 면에 대하여 연직 각도(normal angle)(직각)가 아닌 다른 각도로 연장할 수 있다. 습식 에칭(wet etching) 공정, 예를 들어 등방성 에칭(isotropic etching) 공정 및 테이퍼 블레이드(tapered blade)를 사용하는 소잉(sawing) 공정이, 경사진 내면(31)을 갖는 개구(30)를 형성하는 데에 사용될 수 있다. 경사진 내면(31)을 갖는 개구(30)(또는 본 명세서에 설명된 임의의 다른 구멍이나 개구)를 형성하기 위해, 레이저 어블레이션, 기계적 밀링(mechianical milling), 화학적 에칭, 플라즈마 에칭, 미세 연마 입자를 기판(20)에 분사하는 기술이 사용될 수 있다.
이후, 도 2b에 도시된 바와 같이, 절연성 유전층(50)은, 각 관통 개구(30)의 내면(31) 상에, 그리고 기판(20)의 제1 면(21) 및 제2 면(22)의 일부분 상에 형성될 수 있으며, 제1 면 및 제2 면을 따르는 관통 개구(30a)와 관통 개구(30b) 사이의 부분(23, 24)을 포함한다. 절연성 유전층(50)을 형성하기 위해 다양한 방법이 사용될 수 있다. 일 예에서, 유동성의 유전 재료(flowable dielectric material)가 기판(20)의 제1 면(21)에 도포될 수 있고, 이러한 유동성 재료는 "스핀 코팅"(spin-coating) 과정 중에 노출된 면 전체에 걸쳐 더 균일하게 분산된 후, 가열 과정을 포함할 수 있는 건조(drying) 과정을 거친다. 다른 예에서, 유전 재료의 열가소성 막이 제1 면(21)에 도포될 수 있고, 그 후 조립체(assembly)가 가열되거나, 또는 진공 환경, 즉 주변 압력보다 낮은 압력의 환경에서 가열된다. 다른 예에서, 절연성 유전층(50)을 형성하기 위해 증기 증착(vapor deposition)이 사용될 수 있다.
또 다른 예에서, 기판(20)을 포함하는 조립체는, 컨포멀(conformal) 유전체 코팅 또는 절연성 유전층(50)을 형성하기 위해 유전체 증착 배스(dielectric deposition bath)에 담궈질 수 있다. 본 명세서에서, "컨포멀 코팅"(conformal coating)이라는 것은, 절연성 유전층(50)이 개구(30)의 내면(31)의 윤곽과 일치하는 경우와 같이, 특정의 재료를 코팅될 표면의 윤곽에 일치하도록 코팅하는 것을 나타낸다. 컨포멀 유전층(50)을 형성하기 위해, 전기영동 증착(electrophoretic deposition) 또는 전해 증착(electrolytic deposition) 등의 전기 화학적 증착법이 사용될 수 있다.
일 예에서, 전기영동 증착 기술을 사용해서 컨포멀 유전체 코팅이 조립체의 노출된 전도성 및 반전도성 표면에만 증착되는 컨포멀 유전체 코팅을 형성할 수 있다. 증착을 행하는 중에, 반도체 소자 웨이퍼는 원하는 전위로 유지되며, 전극은 배스(bath)에 담궈져서 배스를 상이한 원하는 전위로 유지한다. 다음으로, 조립체는, 개구(30)의 내면(31)을 따라, 전도성 또는 반전도성 기판의 노출된 면 상에 전착된 컨포멀 유전층(50)을 형성하기 위해 충분한 시간 동안 적절한 조건 하에서 배스 내에 유지된다. 전기영동 증착은 충분히 강한 전계가 코팅될 표면과 배스 사이에서 유지되는 동안에 행해진다. 전기영동으로 증착된 코팅은 증착의 전압, 농도 등과 같은 파라미터에 의해 규제되는 소정의 두께에 도달한 후에 증착이 중단된다는 점에서 자기 제한(self-limiting)이 가능하다.
전기영동 증착은 조립체의 전도성 및/또는 반전도성 외면 상에 연속적이며 균일한 두께의 컨포멀 코팅을 형성한다. 또한, 전기영동 코팅은 유전(비전도성) 특성 때문에, 기판(20)의 제1 면(21) 상에 위치하는 잔여 패시베이션 층 상에는 형성되지 않도록 증착될 수 있다. 달리 말하면, 전기영동 증착의 특성은, 일반적으로 유전 재료층 상에는 형성되지 않는다는 것이며, 그 유전 특성을 고려해 볼 때, 유전 재료층이 충분한 두께를 갖는 경우, 도체 상에 위치하는 유전층 상에는 형성되지 않는다는 것이다. 전형적으로, 전기영동 증착은 대략 10 미크론 내지 몇십 미크론을 넘는 두께를 갖는 유전층 상에는 행해지지 않는다. 컨포멀 유전층(50)은 음극 에폭시 증착 전구체(cathodic epoxy deposition precursor)로 형성될 수 있다. 또는, 폴리우레탄 또는 아크릴 증착 전구체가 사용될 수 있다. 다양한 전기영동 코팅 전구체 조성물 및 공급원이 아래의 표 1에 나타나 있다.
전착코팅 이름 POWERCRON 645 POWERCRON 648 CATHOGUARD 325
제조업자
MFG PPG PPG BASF
유형 음극(cathodic) 음극 음극
폴리머계 에폭시 에폭시 에폭시
소재 펜실베니아 피츠버그 펜실베니아 피츠버그 미시간 사우쓰필드
애플리케이션 데이터
Pb/Pf-free Pb-free Pb 또는 Pf-free Pb-free
HAPs, q/L 60-84 컴플라이언트
VOC, q/L (마이너스 웨이퍼) 60-84 <95
경화(cure) 175도에서 20분 175도에서 20분
막 특성
컬러 검은색 검은색 검은색
두께, ㎛ 10-35 10-38 13-36
연필 경도 2H+ 4H
배스(bath) 특징
고형물, %wt. 20(18-22) 20(19-21) 17.0-21.0
pH(25C) 5.9(5.8-6.2) 5.8(5.6-5.9) 5.4-6.0
전도율 (25C) ㎲ 1000-1500 1200-1500 1000-1700
P/B 율 0.12-0.14 0.12-0.16 0.15-0.20
작동 온도, C 30-34 34 29-35
시간, 초 120-180 60-180 120+
애노드 SS316 SS316 SS316
볼트 200-400 >100
전착코팅 이름 ELECTROLAC LECTRASEAL DV494 LECTROBASE 101
제조업자
MFG MACDERMID LVH COATINGS LVH COATINGS
유형 음극 양극 음극
폴리머계 폴리우레탄 우레탄 우레탄
소재 코네티컷 워터베리 영국 버밍햄 영국 버밍햄
애플리케이션 데이터
Pb/Pf-free Pb-free Pb-free
HAPs, q/L
VOC, q/L(마이너스 웨이퍼)
경화 149C에서 20분 175C에서 20분 175C에서 20분
막 특성
컬러 클리어(염색) 검은색 검은색
두께, ㎛ 10-35 10-35
연필 경도 4H
배스 특징
고형물, %wt. 7.0(6.5-8.0) 10-12 9-11
pH(25C) 5.5-5.9 7-9 4.3
전도율 (25C) ㎲ 450-600 500-800 400-800
P/B 율
작동 온도, C 27-32 23-28 23-28
시간, 초 60-120
애노드 SS316 316SS 316SS
볼트 40, 최대 50-150
다른 예에서, 유전층은 전해 방식으로 형성될 수 있다. 이 과정은 전기영동 증착 공정과 유사하지만, 증착된 층의 두께가, 형성되는 전도성 또는 반전도성 표면에 근사한 값에 한정되지 않는다는 점이 다르다. 이에 의하면, 전해 증착된 유전층(electrolytically deposited dielectric layer)은 요건에 따라 선택되는 두께로 형성될 수 있으며, 처리 시간은 달성되는 두께의 하나의 요인이 된다.
이후, 도 2c에 도시된 바와 같이, 전도성의 제1 플레이트(61)는 그 윤곽이 내면(31) 및 제1 면(21)과 제2 면(22)의 일부의 윤곽에 일치하도록, 적어도 관통 개구(30) 내에서 절연성 유전층(50) 상에 위치하도록 형성될 수 있다.
제1 플레이트(61)(그리고 본 명세서에 설명된 임의의 다른 전도성 요소)를 형성하기 위하여, 예시적인 방법은, 기판(20) 및 개구(30)의 노출된 면 상에 기본 금속층(primary metal layer)을 한번 이상 스퍼터링(sputtering)함으로써 금속층을 증착하는 과정, 도금하는 과정, 또는 기계적 증착 과정을 포함한다. 기계적 증착은 가열된 금속 입자의 증기(steam)를 코팅될 표면에 고속으로 분사하는 과정을 포함할 수 있다. 이러한 과정은 예컨대, 제1 면(21), 제2 면(22) 및 내면(31) 상에 블랭킷 증착(blanket deposition)함으로써 수행될 수 있다. 일 실시예에서, 기본 금속층은 알루미늄을 포함하여 또는 알루미늄만으로 이루어진다. 다른 특정 실시예에서, 기본 금속층은 구리를 포함하여 또는 구리만으로 이루어진다. 또 다른 실시예에서, 기본 금속층은 티타늄을 포함하여 또는 티타늄만을 포함하여 이루어진다. 제1 플레이트(61)(그리고 본 명세서에 설명된 임의의 다른 전도성 요소)를 형성하기 위한 공정에 하나 이상의 다른 기본 금속이 사용될 수 있다. 특정 예에서, 복수의 금속층을 포함하는 스택(stack)이 앞서 언급된 표면 중의 하나 이상에 형성될 수 있다. 예를 들어, 이러한 적층된 금속층은 티타늄층 위에 구리층을 형성한 층(Ti-Cu), 니켈층 위에 구리층을 형성한 층(Ni-Cu), 동일한 방식으로 니켈-티타늄-구리(Ni-Ti-Cu) 적층, 또는 니켈-바나듐(Ni-V) 적층을 포함할 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 제1 커패시터 유전층(81)이 전도성의 제1 플레이트(61) 상에 형성될 수 있다. 제1 커패시터 유전층(81)은 절연성 유전층(50)(도 2b)과 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다. 이후, 도 2e에 도시된 바와 같이, 전도성의 제3 플레이트(71)가 제1 커패시터 유전층(81) 상에 형성될 수 있다. 전도성의 제3 플레이트(71)는 전도성의 제1 플레이트(61)(도 2c)와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
다음으로, 도 2f에 나타낸 바와 같이, 제2 커패시터 유전층(82)은 전도성의 제3 플레이트(71) 상에 형성될 수 있으며, 전도성의 제2 플레이트(62)는 제2 커패시터 유전층 상에 형성될 수 있고, 제3 커패시터 유전층(83)은 전도성의 제2 플레이트 상에 형성될 수 있으며, 전도성의 제4 플레이트(72)는 제3 커패시터 유전층 상에 형성될 수 있다. 제2 커패시터 유전층(82) 및 제3 커패시터 유전층(83)은 절연성 유전층(50)(도 2b)과 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다. 전도성의 제2 플레이트(62) 및 제4 플레이트(72)는 전도성의 제1 플레이트(61)(도 2c)와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
다음으로, 도 2g에 도시된 바와 같이, 유전체 영역(90)은 각각의 관통 개구(30)의 내부에 형성될 수 있다. 유전체 영역(90)은 무기 재료 또는 폴리머 재료를 포함하거나 이들 두 가지 재료를 모두 포함할 수 있다. 이후, 쌍으로 된 제1 플레이트(60) 및 제2 플레이트(70), 유전층(50, 80) 및 유전체 영역(90)은 기판(20)의 제1 면(21) 및 제2 면(22)에 의해 평탄화될 수 있다. 예를 들어, 제1 면(21) 및 제2 면(22)의 연삭, 래핑, 연마, 또는 이들의 조합이, 컴포넌트(10)를 평탄화하는 데에 사용될 수 있다.
이후, 도 2h에 도시된 바와 같이, 쌍으로 된 제1 전도성 플레이트(60) 및 제2 플레이트(70) 각각의 말단 에지(69, 79)는, 제2 면(22) 및 제1 면(21) 각각에 인접한 쌍으로 된 제1 플레이트 및 제2 플레이트로부터 재료의 일부를 제거함으로써, 기판(20)의 제2 면(22) 및 제1 면(21) 각각에 의해 정해진 평면 아래로 일부가 함몰될 수 있으며, 이에 따라 말단 에지(69, 79)와 각각의 제2 면 및 제1 면 사이에서 연장하는 복수의 리세스(recess)(94)를 형성할 수 있다. 재료 중에서 제거할 부분은, 예컨대, 제1 플레이트(60) 및 제2 플레이트(70)를 선택적으로 에칭함으로써 제거될 수 있다. 또는, 재료 중에서 제거할 부분은 기판(20)(도 2a)으로부터의 재료 제거와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 제거될 수 있다.
쌍으로 된 제1 플레이트(60)의 말단 에지(69)는 제2 면(22)의 아래로 함몰되어, 제1 플레이트가 이후에 제2 면(도 1a)에 형성될 때에 제2 전극(73)과 접촉하지 않게 되며, 쌍으로 된 제2 플레이트(70)의 말단 에지(79)가 제1 면(21)의 아래로 함몰되어, 제2 플레이트가 이후에 제1 면(도 1a)에 형성될 때에 제1 전극(63)과 접촉하지 않게 된다.
다음으로, 도 2i에 도시된 바와 같이, 유전체 부분(93)이 각각의 리세스(94) 내에 형성될 수 있으며, 이 유전체 부분은 기판(20)의 제1 면(21) 및 제2 면(22)에 의해 평탄하게 될 수 있다. 예를 들어, 제1 면(21) 및 제2 면(22)의 연삭, 래핑, 연마, 또는 이들의 조합이, 유전체 부분(93)을 평탄화하는 데에 사용될 수 있다. 또는, 자기 평탄화 유전 재료가 유전체 부분(93)을 형성하는 데에 사용될 수 있다.
이후, 도 2j에 나타낸 바와 같이, 도 2g에 도시된 단계를 수행하는 중에 제거될 수 있는, 절연성 유전층(50)의 부분들이, 기판(20)의 제1 면(21) 및 제2 면(22)의 일부분 상에 재형성될 수 있으며, 제1 면 및 제2 면을 따라 관통 개구(30a)와 관통 개구(30b) 사이의 부분(23, 24)를 포함한다. 절연성 유전층(50)의 이러한 부분들은, 예컨대, 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
다음으로, 도 1a를 다시 참조하면, 기판(20)의 제1 면(21) 및 제2 면(22)에 제1 전극(63) 및 제2 전극(73)이 각각 형성될 수 있다. 제1 전극(63)이 제1 면(21)에 형성됨으로써, 제1 전극이 쌍으로 된 제1 플레이트(60)에 연결될 수 있으나, 제1 전극은 복수의 유전체 부분(93b)에 의해 쌍으로 된 제2 플레이트(70)의 말단 단부(79)로부터 이격되어 있다. 제2 전극(73)이 제2 면(22)에 형성됨으로써, 제2 전극은 쌍으로 된 제2 플레이트(70)에 연결될 수 있으나, 제2 전극은 복수의 유전체 부분(93a)에 의해 쌍으로 된 제1 플레이트(60)의 말단 단부(69)로부터 이격되어 있다. 제1 전극(63) 및 제2 전극(73)은 적어도 일부분이 관통 개구(30a)와 관통 개구(30b) 사이의 기판(20)의 부분(23, 24) 상에 위치하도록 형성될 수 있다. 제1 전극(63) 및 제2 전극(73)은, 예를 들어 도 2c와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 컴포넌트(310)는 기판(320) 및 기판과 접촉하도록 형성된 커패시터(340)를 포함한다. 기판(320)은, 평탄한 제1 면(321) 및 제1 면의 반대쪽에 있는 평탄한 제2 면(322) 사이에서 기판을 통해 연장하는 관통 개구(330)를 가진다. 커패시터(340)는 개구(330)의 기판 경계면(331)(또는 내면)과 제1 면(321) 및 제2 면(322) 상에 위치하는 절연성 유전층(350), 제1 전도성 요소(360) 및 제2 전도성 요소(370) 또는 금속 요소(360, 370)(또는 제1 금속 요소 및 제2 금속 요소) 및 제1 전도성 요소 및 제2 전도성 요소를 분리시키며 파형의 형상(undulating shape)을 갖는 커패시터 유전층(380)을 포함한다.
기판(320), 관통 개구(330), 관통 개구의 기판 경계면(331)(또는 내면) 및 절연성 유전층(350)은, 도 1a 내지 2j와 관련해서 앞서 설명한 컴포넌트(10)의 대응되는 요소와 유사하다.
제1 전도성 요소(360)는 개구(330) 내에서 절연성 유전층(350) 상에 위치하는 수직 방향으로 연장하는 복수의 제1 플레이트(361)를 포함한다. 기판(320)의 제1 면(321)에서, 복수의 제1 플레이트(361)는, 제1 면에 노출되고 제1 전위와 접속가능한 단일의 제1 전극(363)에 연결될 수 있다. 각각의 제1 플레이트(361)는 제1 면(321)을 따르는 방향으로 적어도 5 미크론의 폭을 가질 수 있다. 제1 전극(363)은 선택적으로 제1 면에 노출된 복수의 전극이 될 수 있으며, 복수의 전극 사이에서 연장하는 제1 전도성 요소(360)의 일부분으로서 커패시터(340) 외부의 다른 요소와의 상호접속을 위해 노출된 부분을 제외한 부분이 상부의 절연성 유전층에 의해 덮여질 수 있다.
제2 전도성 요소(370)는 수직 방향으로 연장하는 복수의 제2 플레이트(371)를 포함하며, 각각의 제2 플레이트는 제1 플레이트(361) 중의 인접한 플레이트 사이에서 연장한다. 기판(320)의 제2 면(322)에서, 복수의 제2 플레이트(371)는 제2 면에 노출되고 제2 전위와 접속가능한 단일의 제2 전극(373)에 연결될 수 있다. 각각의 제2 플레이트(371)는 제1 면(321)을 따르는 방향으로 적어도 5 미크론의 폭을 가질 수 있다. 제2 전극(373)은 선택적으로 제2 면에 노출된 복수의 전극이 될 수 있으며, 복수의 전극 사이에서 연장하는 제2 전도성 요소(370)의 일부분으로서 커패시터(340) 외부의 다른 요소와의 상호접속을 위해 노출된 부분을 제외한 부분이 상부의 절연성 유전층에 의해 덮여질 수 있다. 특정 실시예에서, 하나 이상의 제1 전극(363) 및 제2 전극(373)은, 그 사이에서 연장하는 전도성 트레이스에 의해, 제1 전도성 요소(360) 및 제2 전도성 요소(370)에 각각 전기적으로 연결될 수 있다.
커패시터 유전층(380)은 제1 전도성 요소(360) 및 제2 전도성 요소(370)를 서로 분리 및 절연시킬 수 있다. 커패시터 유전층(380)은 적어도 개구(330) 내에서 파형의 형상을 가질 수 있다. 본 명세서에서, "파형의 형상(undulating shape)"을 갖는 커패시터 유전층이라는 것은, 유전층이 물결 형상을 갖는 것을 의미하는데, 파형 방향(예를 들어, 도 3의 "X" 방향)과 평행한 가상의 선(301)이 유전층과 적어도 3번 교차하게 된다. 특정 실시예에서, 커패시터 유전층(680)(그리고 본 명세서에 설명된 다른 파형의 유전층)의 파형의 제1 면(336) 및 제2 면(338)은, 각각의 면을 따라서, 제1 면(331) 및 제2 면(332) 사이의 개구(330)의 높이(H)의 적어도 3배에 해당하는 길이를 갖는다.
특정 예에서, 복수의 제1 플레이트(361) 및 제2 플레이트(371)는 서로에 대해 실질적으로 평행하도록 연장하는 평면 형상, 원형 또는 타원형의 단면 형상을 갖는 개구(330) 주위로 연장하는 고리 형상, 서로에 대해 실질적으로 평행하도록 연장하는 포스트(post) 또는 손가락 형상, 또는 복수의 포스트 형상 개구를 포함하는 그물망 형상을 가질 수 있다. 이러한 예들은 도 5b, 5c 및 5d와 관련해서 이하 더욱 상세하게 설명된다.
도 4a 내지 도 4g를 참조하여, 컴포넌트(310)(도 3)를 제조하는 방법에 대하여 설명하도록 한다. 도 4a에 도시된 바와 같이, 제1 면(321)으로부터 제2 면(322)을 향해 연장하는 복수의 제1 개구(334)를 형성하기 위해, 재료가 기판(320)의 제1 면(321)으로부터 제거될 수 있으며, 제1 개구는 파형의 내면(335) 및 기판 경계면(331)을 형성한다. 기판 경계면(331)은 제1 개구(334) 내에서 노출된 면 중에서 이후에 관통 개구(330)(도 3)의 경계를 형성할 부분을 정한다. 제1 개구(334)는 도 2a와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 4b에 도시된 바와 같이, 절연성 유전층(350) 및 커패시터 유전층(380)이 형성될 수 있다. 절연성 유전층(350)은 기판 경계면(331) 및 제1 면(321)의 일부분 상에 위치하도록 형성될 수 있고, 커패시터 유전층(380)은 파형의 내면(335) 상에 위치하도록 형성될 수 있다. 커패시터 유전층(380)은 내면(335)으로부터 멀어지는 쪽을 향하는 파형의 제1 면(336)을 갖는다. 유전층(350, 380)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다. 특정 실시예에서, 유전층(350, 380)은, 예를 들어 단일의 형성 공정 중에 동일한 유전 재료로부터 만들어질 수 있다. 다른 실시예에서, 유전층(650, 680)은, 예를 들어 별개의 형성 공정 중에 상이한 유전 재료로 만들 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 제1 전도성 요소(360)는 파형의 제1 면(336) 상에 위치하며 각각의 제1 개구(334) 내로 연장하도록 형성될 수 있다. 제1 전도성 요소(360)는 수직 방향으로 연장하는 복수의 제1 플레이트(361)와 제1 전극(363)을 포함할 수 있으며, 제1 전극은 제1 면(321)에 노출될 수 있다. 제1 전도성 요소(360)는 도 2c와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
특정 실시예에서, 제1 전도성 요소(360)를 형성하기 전에, 마스크층(도시하지 않음)이, 제1 전도성 요소를 증착하고자 하는 복수의 제1 개구(334)의 제1 서브세트(subset) 상에 위치하도록 기판(320)의 제1 면(321)에 도포될 수 있다. 마스크층은, 예를 들어, 제1 면(321)의 일부분만을 덮도록 증착 및 패턴화될 수 있는, 포토레지스트층과 같은 포토이미지화가능한 층일 수 있다. 이러한 실시예에서, 복수의 제1 개구(334)의 제2 서브세트는 에폭시 또는 다른 중합체와 같은 유전 재료로 채워질 수 있다. 일 실시예에서, 유전 재료는 컴플라이언트 특성을 가질 수 있다. 복수의 제1 개구(334)의 제2 서브세트가 유전 재료로 채워진 후에, 마스크층이 제거될 수 있고, 제1 전도성 요소(360)가 복수의 제1 개구의 제1 서브세트 내에 증착될 수 있다. 일 예에서, 복수의 제1 개구(334)의 제2 서브세트의 일부는, 복수의 제1 개구의 제2 서브세트 각각의 일부분 내에 공기로 채워진 공극(void)이 남아 있도록, 제1 면(321)에 가깝게 부분적으로 유전 재료 플러그로 채워질 수 있다. 금속을 함유하지 않은, 이러한 복수의 제1 개구(334)의 제2 서브세트가 커패시터(340)의 유효(effective) CTE를 감소시킬 수 있으므로 이러한 커패시터에서는 예를 들어, 펌핑(pumping) 양이 감소될 수 있다.
이후, 도 4d에 도시된 바와 같이, 제1 면(321) 및 제2 면(322) 사이의 기판(320)의 두께가 감소될 수 있어서, 복수의 제1 플레이트(361)의 말단 에지(369)를 노출시킬 수 있다. 기판(320)의 두께를 감소시키기 위해, 제2 면(322)에 대한 연삭, 래핑, 연마 또는 이들의 조합이 사용될 수 있다. 이러한 과정 중에, 일례로서, 기판(320)의 초기 두께(T1)(도 4c에 도시됨)가 약 700㎛에서 약 130㎛ 이하의 두께(T2)(도 4d에 도시됨)로 감소될 수 있다.
이후, 도 4e에 도시된 바와 같이, 절연성 유전층(350)의 추가 부분(351)이, 복수의 제2 개구(337)(도 4f)를 형성하고자 하는 부분을 제외한 제2 면(322) 상에 위치하도록 형성될 수 있다. 절연성 유전층(350)의 추가 부분(351)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
다음으로, 도 4f에 도시된 바와 같이, 커패시터 유전층(380)의 파형의 제2 면(338)을 노출시키기 위해서 기판(320)의 제2 면(322)으로부터 재료가 제거될 수 있고, 따라서 제2 면으로부터 제1 면(321)을 향해 연장하는 복수의 제2 개구(337)가 형성될 수 있다. 제2 개구(337)는 도 2a와 관련해서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 4g에 도시된 바와 같이, 커패시터 유전층(380)의 추가 부분(381)이 복수의 제1 플레이트(361)의 말단 에지(369) 상에 위치하도록 형성될 수 있다. 커패시터 유전층(380)의 추가 부분은 도 2b와 관련해서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
다음으로, 도 3을 다시 참조하면, 제2 전도성 요소(370)가 커패시터 유전층(380)의 제2 면(338) 상에 위치하며 각각의 제2 개구(337) 안으로 연장하도록 형성될 수 있다. 제2 전도성 요소(370)는 수직 방향으로 연장하는 복수의 제2 플레이트(371)와 제2 면(322)에 노출되는 제2 전극(373)을 포함할 수 있다. 제2 전도성 요소(370)는 도 2c와 관련해서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
특정 실시예에서, 제2 전도성 요소(370)를 형성하기 전에, 마스크층이, 제2 전도성 요소를 증착하고자 하는 복수의 제2 개구(337)의 제1 서브세트(subset) 상에 위치하도록 기판(320)의 제2 면(322)에 도포될 수 있다. 이러한 실시예에서, 복수의 제2 개구(337)의 제2 서브세트는 에폭시 또는 다른 중합체와 같은 유전 재료로 채워질 수 있다. 일 실시예에서, 유전 재료는 컴플라이언트 특성을 가질 수 있다. 복수의 제2 개구(337)의 제2 서브세트가 유전 재료로 채워진 후에, 마스크층이 제거될 수 있고, 제2 전도성 요소(370)가 복수의 제2 개구의 제1 서브세트 내에 증착될 수 있다. 일 예에서, 복수의 제2 개구(337)의 제2 서브세트의 일부는, 복수의 제2 개구의 제2 서브세트 각각의 일부분 내에 공기로 채워진 공극이 남아 있도록, 제2 면(322)에 가깝게 부분적으로 유전 재료 플러그로 채워질 수 있다. 금속을 함유하지 않은, 이러한 복수의 제2 개구(337)의 제2 서브세트가 커패시터(340)의 유효 CTE를 감소시킬 수 있으므로 이러한 커패시터에서는 예를 들어, 펌핑(pumping) 양이 감소될 수 있다.
도 5a는 대체 구성을 갖는, 도 3의 컴포넌트의 변형예를 나타낸다. 컴포넌트(510)는 수직 방향으로 연장하는 복수의 제1 부분(561)을 갖는 제1 전도성 요소 또는 금속 요소(560)를 포함한다는 점을 제외하고는, 앞서 설명한 컴포넌트(310)와 유사하며, 복수의 제1 부분은 각각 제2 면(522)보다 아래로 함몰된 둥근 말단 에지(569)를 가진다. 제2 전도성 요소 또는 금속 요소(570)는 수직 방향으로 연장하는 부분(571)을 가진다.
관통 개구(530)는 원형(예컨대, 도 1b), 타원형(예컨대, 도 5c), 정사각형, 직사각형(예컨대, 도 1b, 도 5b 및 도 5d), 또는 다른 형상을 포함하는 임의의 평면 형상을 가질 수 있다. 몇 가지 예에서, 관통 개구(530)는 원통형, 정육면체, 각기둥, 또는 원뿔대 등의 임의의 3차원 형상을 가질 수 있다.
제1 전도성 요소(560) 및 제2 전도성 요소(570)는, 예컨대, 도 5b, 5c 및 5d에 도시된 바와 같이, 다양한 단면 형상을 가질 수 있다. 특정 실시예에서, 도 5b에 나타낸 바와 같이, 제1 전도성 요소(560) 및 제2 전도성 요소(570)는 각각, 복수의 제1 부분(561) 및 제2 부분(571)을 가질 수 있는데, 이러한 복수의 제1 부분(561) 및 제2 부분(571)은 서로에 대해, 그리고 정사각형 또는 직사각형의 단면 형상을 가지는 개구(530)의 기판 경계면(531)에 대해 실질적으로 평행하게 연장하는 평면 형상을 가질 수 있다. 일 실시예에서, 복수의 제1 부분(561) 및 제2 부분(571)은, 도 5c에 도시된 예와 같은, 원형 또는 타원형의 단면 형상을 갖는 개구(530) 내에서 연장하는 고리 형상을 가질 수 있다.
또는, 도 5d에 도시된 예시적인 실시예에서, 제2 전도성 요소(570)의 수직 방향으로 연장하는 부분들은 m x n 어레이로 배열된 복수의 포스트 또는 손가락 형상(571)일 수 있고, 여기서 m과 n은 각각 1보다 크다. 일 예에서, 포스트(571)은 m x n 어레이 내의 모든 위치를 채울 수 있다. 일반적으로, m과 n은 모두 큰 값이고, 각각 10보다 클 수 있으며, 몇몇 경우에서는 100보다도 클 수 있다. 다른 예에서, 포스트(571)는 m x n 어레이 내의 복수의 제1 위치를 채우도록 배열될 수 있고, m x n 어레이 내의 복수의 제2 위치는 절연성 유전 재료에 의해 점유될 수 있다. 각각의 포스트(571)는 기판(520)의 제1 면(521)에 실질적으로 직각인 수직 방향(V1)(도 5a)으로 관통 개구(530) 내로 연장할 수 있다. 일 예에서, 각각의 포스트(571)는 하나 이상의 인접한 포스트와 평행할 수 있다. 본 명세서에서,"평행하다"는 것은, 평행하게 또는 "평행한" 구조체가 완전히 평행하지는 않더라도 허용 가능한 오차 내에서 실질적으로 평행하게 구조체의 중심을 통하여 연장하는 축을 나타낸다. 일 실시예에서, 각각의 포스트(571)는 수직 방향(V1)에서 기판(520)의 제1 면(521) 위로 또는 제2 면(522) 아래로 연장하지 않는다.
또한, 도 5d에 도시된 바와 같이, 제1 전도성 요소의 수직 방향으로 연장하는 부분(561)이 제2 전도성 요소의 각각의 포스트(571)를 둘러쌀 수 있도록, 제1 전도성 요소(560)가 그물망 형상을 가질 수 있다. 특정 실시예에서, 각 포스트(571)가 제1 전도성 요소(560) 내에서 수직으로 연장하는 복수의 개구(562) 중 대응하는 하나의 개구 내에서 연장하도록, 각각의 포스트(571)가 제1 전도성 요소(560)에 의해 완전히 둘러싸일 수 있다.
도 5e는 대체 구성을 갖는, 도 5a의 컴포넌트의 변형예를 나타낸다. 컴포넌트(510')는 제2 전도성 요소 또는 금속 요소(570')가 커패시터 유전층(580)의 표면의 윤곽과 일치하는 표면을 가지는 금속층이고, 컴포넌트(510')가 제2 금속 요소 상에 위치하고 제1 전도성 요소(560) 내에서 연장하는 개구(562)의 제2 금속층에 의해 점유되지 않은 일부분을 채우는 유전체 영역(590)을 포함한다는 점을 제외하고는, 앞서 설명한 컴포넌트(510)와 유사하다.
유전체 영역(590)은 제2 전도성 요소(570')의 실질적으로 수직 방향으로 연장하는 제1 부분(574a)을, 제2 전도성 요소(570')의 실질적으로 수직 방향으로 연장하면서 제1 부분에 실질적으로 평행한 인접한 제2 부분(574b)으로부터 분리시킨다. 기판(520)의 제2 면(522)에서, 제2 전도성 요소(570)가 제2 면에 노출된 전극들(573a, 573b)과 연결될 수 있는데, 제1 전극 및 제2 전극은 전위와 접속가능하다.
도 5e에 도시된 컴포넌트(510')의 제1 금속 요소(560) 및 제2 금속 요소(570')는 도 5b, 5c 및 5d에 도시된 제1 금속 요소 및 제2 금속 요소와 유사한 기하학적 구조를 가질 수 있으며, 제2 금속 요소(570')의 실질적으로 수직으로 연장하는 제1 부분(574a) 및 제2 부분(574b)이 평면 형상(도 5b와 유사함) 또는 실질적으로 고리 형상(도 5c와 유사함)을 가지거나 , 또는 인접한 부분들(574a, 574b)이 함께, 그물망 형상의 제1 전도성 요소(560) 내에서 연장하는 개구(562) 내로 연장하면서 수직 방향으로 연장하는 포스트 형상(도 5d와 유사함)을 형성할 수 있다.
특정 실시예에서, 제1 금속 요소(560)는, 그물망 형상의 제2 전도성 요소(570') 내의 개구 내로 연장하면서 수직 방향으로 연장하는 포스트들(561)(도 5d의 포스트들(571)과 유사함)을 가질 수 있다. 도 5e에 도시된 실시예의 변형예에서, 상술한 구조 대신, 제2 금속 요소(570')의 수직 방향으로 연장하는 부분은, 그 부분이 중공 포스트(hollow post)가 되도록, 그물망 형상의 제1 금속 요소(560)의 개구 내로 연장할 수 있다.
도 5f는 대체 구조를 갖는 도 5e의 컴포넌트의 변형예를 나타낸다. 컴포넌트(510")는, 커패시터 유전층(580)의 표면의 윤곽과 일치하는 표면을 갖는 제1 전도성 요소(560") 및 제2 전도성 요소(570")(또는 제1 금속 요소 및 제2 금속 요소)를 포함하고, 유전체 영역(590a, 590b)(통칭하여 유전체 영역(590))이 제1 전도성 요소, 제2 전도성 요소 및 커패시터 유전층에 의해 점유되지 않은, 개구(530)의 일부분을 채운다는 점을 제외하고는, 앞서 설명한 컴포넌트(510')와 유사하다.
제1 전도성 요소(560")는 커패시터 유전층(580)의 제1 면(536)의 윤곽과 일치하도록 위치하는 제1 면(561")을 갖는다. 제1 유전체 영역(590a)은, 제1 전도성 요소와 제2 전도성 요소 및 커패시터 유전층(580)에 의해 점유되지 않은, 개구(530)의 일부분을 채우며, 제1 유전체 영역은 제1 전도성 요소(560")의 제1 부분(564a)을 제1 부분에 실질적으로 평행한 인접한 제1 전도성 요소의 제2 부분(564b)으로부터 분리시킨다. 기판(520)의 제1 면(521)에서, 제1 전도성 요소(560")는 제1 면에 노출된 제1 전극(563a) 및 제2 전극(563b)에 연결될 수 있으며, 제1 전극은 제1 전위에 접속가능하다.
제2 전도성 요소(570")는 커패시터 유전층(580")의 제2 aus(538)의 윤곽과 일치하도록 위치하는 제2 면(571")을 갖는다. 제2 유전체 영역(590b)은 제1 전도성 요소와 제2 전도성 요소 및 커패시터 유전층에 의해 점유되지 않은, 개구(530)의 일부분을 채우며, 제2 유전체 영역은 제2 전도성 요소(570")의 제1 부분(574a)을 제1 부분에 실질적으로 평행한 인접한 제2 전도성 요소의 제2 부분(574b)으로부터 분리시킨다. 기판(520)의 제2 면(522)에서, 제2 전도성 요소(570")는 제2 면에 노출된 제3 전극(573a) 및 제4 전극(573b)에 연결될 수 있고, 제2 전극은 제2 전위에 접속가능하다.
특정 예에서, 도 5f에 도시된 컴포넌트(510")의 제1 금속 요소(560") 및 제2 금속 요소(570")는 도 5b 또는 도 5c에 도시된 제1 금속 요소 및 제2 금속 요소와 유사한 기하학적 구조를 가질 수 있으며, 제1 금속 요소(560')의 실질적으로 수직으로 연장하는 부분들(564a, 564b)과 제2 금속 요소(570')의 실질적으로 수직으로 연장하는 부분들(574a, 574b)은 실질적으로 평면 형상(도 5b와 유사함) 또는 실질적으로 고리 형상(도 5c와 유사함)을 가질 수 있다.
또는 인접한 부분들(574a, 574b)은 상술한 중공 포스트 부분(570')(도 5e)과 유사하고, 그물망 형상의 제1 전도성 요소(560") 내에서 연장하는 아래쪽으로 향하는 개구 내로 연장하면서, 실질적으로 수직 방향으로 연장하는 중공 포스트 형상의 일부분일 수 있다.
도 6a 내지 도 6d를 참조하여, 컴포넌트(510)(도 5a)를 제조하는 방법을 설명하도록 한다. 컴포넌트(510)의 제조 방법은, 도 4a 내지 도 4c에 도시된 컴포넌트(310)과 관련해서 앞에서 설명돤 과정으로 시작할 수 있다. 이후, 도 6a에 도시된 바와 같이, 제1 면(521)과 제2 면(522) 사이의 기반(520)의 두께가 감소될 수 있다. 다만, 복수의 제1 부분(561)의 말단 에지(569)는 노출되지 않고, 기판의 부분(524)은 복수의 제1 플레이트의 말단 에지와 제2 면(522) 사이에 남아 있다. 기판(520)의 두께를 감소시키기 위해, 제2 면(522)에 대한 연삭, 래핑, 연마 또는 이들의 조합이 사용될 수 있다. 이러한 과정 중에, 일 예로서, 기판(520)의 초기 두께(T1)(도 4c에 도시됨)가 약 700㎛에서 약 130㎛ 이하의 두께(T3)(도 6a에 도시됨)로 감소될 수 있다
다음으로, 도 6b에 도시된 바와 같이, 기판(520)의 제2 면(522)의 보존하고자 하는 나머지 부분에 마스크층(526)이 도포될 수 있다. 예를 들어, 마스크층(526)은 제2 면(522)의 일부분만을 덮도록 증착 및 패턴화될 수 있는, 포토레지스트층과 같은 포토이미지화가능한 층일 수 있다.
이후, 도 6c에 도시된 바와 같이, 커패시터 유전층(580)의 파형의 제2 면(538)을 노출시키기 위해서 기판(520)의 제2 면(522)로부터 재료가 제거될 수 있고, 이에 따라 제2 면으로부터 제1 면(521)을 향해 연장하는 복수의 제2 개구(537)가 형성될 수 있다. 제2 개구(537)는 도 2a와 관련해서 앞에서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
이후, 도 6d에 도시된 바와 같이, 마스크층(526)이 제거될 수 있고, 절연성 유전층(550)의 추가 부분(551)이, 제2 면(522) 및 기판 경계면(531)의 노출된 부분(531) 상에 위치하도록 형성될 수 있다. 절연성 유전층(550)의 추가 부분(551)은 도 2b와 관련하여 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
다음으로 다시 도 5a를 참조하면, 제2 전도성 요소(570)는 커패시터 유전층(580)의 제2 면(538) 상에 위치하고 각각의 제2 개구(537) 내로 연장하도록 형성될 수 있다. 제2 전도성 요소(570)는 복수의 수직 방향으로 연장하는 제2 부분(571) 및 제2 전극(573)을 포함할 수 있고, 제2 전극은 제2 면(522)에 노출될 수 있다. 제2 전도성 요소(570)는 도 2c와 관련하여 앞에서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
하나 이상의 제1 전도성 요소 및 제2 전도성 요소가 커패시터 유전층(580)의 표면 상에 위치하도록 증착되는 컨포멀 금속층일 수 있다는 점을 제외하고는, 도 6a 내지 도 6d와 관련해서 설명한 것과 동일한 방법이 컴포넌트(510')(도 5e) 또는 컴포넌트(510")(도 5f)를 제조하는 데에 사용될 수 있다. 컨포멀 금속층은 도 2c와 관련하여 앞에서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다. 또한, 제1 전도성 요소, 제2 전도성 요소 및 커패시터 유전층(580)에 의해 점유되지 않은, 개구(530)의 일부분 내에 하나 이상의 유전체 영역(590)이 증착될 수 있다. 이러한 유전체 영역(590)은 도 2b와 관련하여 앞에서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
도 7a는 도 3의 컴포넌트의 또 다른 변형예를 나타낸다. 컴포넌트(710)는, 실리콘 기판(720), m x n 어레이로 배열된 수직 방향으로 연장하는 복수의 포스트(761)를 갖는 제1 전도성 요소 또는 금속 요소(760), 복수의 포스트 중 인접한 포스트들 사이에 배치되는 부분을 갖는 제2 전도성 요소 또는 금속 요소(770)를 포함한다는 점을 제외하면, 전술한 컴포넌트(310)와 유사하다. 포스트들이 제2 전도성 요소에 의해 형성되는 개구 내에서 연장하도록, 제2 전도성 요소(770)가 각각의 포스트(761)를 둘러쌀 수 있다.
기판(720)은 평면형의 제1 면(721)과 제1 면의 반대쪽에 있는 평면형의 제2 면(722) 사이의 기판을 관통하여 연장하는 관통 개구(730)를 가질 수 있다. 커패시터(740)는, 각각 제1 면(721) 및 제2 면(722)에 노출되고, 관통 개구(730) 내로 연장하는 제1 전도성 요소 또는 금속 요소(760) 및 제2 전도성 요소 또는 금속 요소(770)(또는 제1 금속 요소 및 제2 금속 요소)를 포함할 수 있으며, 커패시터 유전층(780)은 적어도 관통 개구 내에서는 제1 전도성 요소 및 제2 전도성 요소를 서로 분리시킬 수 있다.
제1 전도성 요소(760)는 m x n 어레이로 배열된 복수의 포스트들(761)을 포함할 수 있고, m과 n은 각각 1보다 크다. 일 예에서, 도 7b에 도시된 바와 같이, 포스트들은(761) m x n 어레이 내의 복수의 제1 위치를 채우도록 배열될 수 있고, m x n 어레이 내의 복수의 제2 위치는 절연성 유전 재료(764)에 의해 점유될 수 있다. 특정 예에서, 또한 도 7b에 도시된 바와 같이, m x n 어레이 내의 복수의 제2 위치는 관통 개구(730)의 높이(H2)의 적어도 50% 만큼 연장하는 연속적인 공극(765)을 포함하고, 절연성 유전 재료(766)가 이러한 공극과 금속 요소(760) 사이에 배치될 수 있다. 도 7b에 도시된, 다른 예에서, m x n 어레이 내의 복수의 제2 위치는 각각 공극들(767)을 포함할 수 있는데, 이러한 공극들은 관통 개구(730) 내의 각각의 위치에 대응하는 제2 전도성 요소(770) 내의 개구(771)의 내부 부피의 적어도 50%를 차지하고, 유전 재료(768)의 일부 또는 전부에 걸쳐 배치될 수 있다.
도 7a에 도시된 금속 요소(760)의 아래쪽으로 연장하는 포스트(761) 대신해서, m x n 어레이 내의 복수의 제2 위치를 점유하기 위한 전술한 변형예가 도 7b에 도시된다. 제2 전도성 요소(770) 내의 개구(771)가, m x n 어레이 내의 복수의 제2 위치를 점유하기 위한 변형예의 보다 용이한 도시를 위해서 도 7a와 비교하여 감소된 종횡비로, 도 7b에 도시된다.
특정 실시예에서, 도 7c에 도시된 바와 같이, 복수의 포스트(761)가, 컴포넌트(710)의 C 영역 내의 m x n 어레이와 컴포넌트의 D 영역 내의 m' x n' 어레이를 포함하는 하나 이상의 어레이로 배열될 수 있고, 여기서 m은 m'와 동일하거나 상이할 수 있고, n은 n'와 동일하거나 상이할 수 있다. 일 예에서, m이 m'와 동일하고, n이 n'와 동일한 경우, m x n 어레이가 기판(720)의 제1 면(721)에 실질적으로 평행한 수평 방향(H1)에서의 n' x m' 어레이로부터 오프셋(offset)될 수 있다.
각각의 포스트(761)는 기판(720)의 제1 면(721)에 실질적으로 직각인 수직 방향(V1)으로 관통 개구(730) 내로 연장할 수 있다. 일 예에서, 각 포스트는 적어도 하나의 인접한 포스트의 대응하는 실질적으로 수직인 부분에 평행한 실질적으로 수직인 부분(762)을 포함할 수 있다. 특정 실시예에서, 복수의 포스트(761) 각각은 수평 방향(H1)에서 5 미크론 이하의 폭(W)을 가질 수 있다. 각각의 포스트(761)는 수직 방향에서 길이(L)을 가질 수 있다. 일 실시예에서, 각각의 포스트(761)의 폭(W)에 대한 길이(L)의 비율은 적어도 10일 수 있다. 특정 예에서, 각각의 포스트(761)의 길이는 적어도 150 미크론일 수 있다. 다른 예에서, 복수의 포스트(761)는 수평면에서 10 미크론 이하의 피치(pitch)를 형성할 수 있다. 일 실시예에서, 각각의 포스트(761)는 수직 방향(V1)에서 기판(720)의 제1 면(721)보다 위로 또는 제2 면(722)보다 아래로 연장하지 않는다.
기판(720)의 제1 면(722)에서, 제1 전도성 요소(760)가 제1 면에 노출된 단일의 제1 전극(763)에 연결될 수 있고, 이러한 제1 전극은 제1 전위에 접속가능하다. 제1 전극(763)은 선택적으로 제1 면에 노출되는 복수의 전극일 수 있다. 복수의 전극 사이에서 연장하는 제1 전극의 일부분으로서, 커패시터(740)와 다른 외부 요소의 상호접속을 위하여 노출된 부분을 제외한 부분이 상부의 절연성 유전층에 의해 덮여질 수 있다.
제2 전도성 요소(770)는 복수의 포스트(761) 중 인접한 포스트들 사이에 배치되는 부분을 가진다. 일 예에서, 도 7c에 도시된 바와 같이, 제2 전도성 요소(770)는, 각각의 포스트(761)를 둘러쌀 수 있도록 그물망 형상을 가질 수 있다. 특정 실시예에서, 각각의 포스트(761)의 실질적으로 수직인 부분(762)은 제2 전도성 요소(770)에 의해 완전히 둘러싸일 수 있다. 각각의 포스트(761)는, 제2 전도성 요소(770) 내에서 수직으로 연장하는 복수의 개구(771) 중 대응하는 개구 내에서 연장할 수 있다. 포스트(761)와 유사하게, 개구(771)는 제2 전도성 요소가 m x n 어레이로 배열될 수 있고, m과 n은 각각 1보다 크다. 특정 실시예에서, 도 7c에 도시된 바와 같이, 개구(771)는, 컴포넌트(710)의 C 영역 내의 m x n 어레이와 컴포넌트의 D 영역 내의 m' x n' 어레이를 포함하는 하나 이상의 어레이로 배열될 수 있고, m은 m'와 동일하거나 상이할 수 있고, n은 n'와 동일하거나 상이할 수 있다.
기판(720)의 제2 면(722)에서, 제2 전도성 요소(770)는 제2 면에 노출된 단일의 제2 전극(773)에 연결될 수 있고, 제2 전극은 제2 전위와 접속가능하다. 복수의 전극들 사이에서 연장하는 제2 전극의 일부분으로서, 커패시터(740)와 다른 외부 요소의 상호접속을 위하여 노출된 부분을 제외한 부분이 상부의 절연성 유전층에 의해 덮여질 수 있도록, 제2 전극(773)은 선택적으로 제2면에 노출된 복수의 전극일 수 있다. 특정 실시예에서, 하나 이상의 제1 전극(763) 및 제2 전극(773)은 그 사이에서 연장하는 전도성 트레이스에 의해 각각 제1 전도성 요소(760) 및 제2 전도성 요소(770)에 전기적으로 연결될 수 있다.
커패시터 유전층(780)은, 적어도 관통 개구(730) 내에서 제1 전도성 요소(760) 및 제2 전도성 요소(770)를 서로 분리 및 절연시킬 수 있다. 일 예에서, 커패시터 유전층(780)은 복수의 포스트(761)의 표면을 따라 연장할 수 있다. 커패시터 유전층(780)은 적어도 개구(730) 내에서 파형 형상을 가질 수 있다. 특정 실시예에서, 커패시터 유전층(780)의 파형의 제1 면(736) 및 파형의 제2 면(738) 각각은 각 면을 따라, 제1 면(721) 및 제2 면(722) 사이의 개구(730)의 높이(H2)의 적어도 세 배의 길이를 가질 수 있다.
제1 전도성 요소(760)가 고체 금속 포스트(761)를 가지는 것으로 도시 및 설명되었고, 제2 전도성 요소(770)가 고체 금속 그물망 형상을 가지는 것으로 도시 및 설명되었으나, 특정 실시예에서는, 도 5f와 관련해서 앞서 설명된 제1 전도성 요소(561") 및 제2 전도성 요소(570")와 같이, 제1 전도성 요소(760) 및 제2 전도성 요소(770) 중 어느 하나 또는 모두가 컨포멀 금속층일 수 있다. 일 예에서, 제1 전도성 요소(760) 및 제2 전도성 요소(770) 중 어느 하나 또는 모두가, 예컨대, 원자층 증착(atomic layer deposition: ALD)을 사용하여 형성하도록 커패시터 유전층(780) 상에 증착될 수 있는 매우 얇은 컨포멀 금속층일 수 있다.
도 8a 내지 도 8f를 참조하여, 컴포넌트(710)(도 7)를 제조하는 방법을 설명하도록 한다. 도 8a에 도시된 바와 같이, 제1 면(721)으로부터 제2 면(722)을 향하여 연장하는 복수의 제1 개구(734)를 형성하기 위해서 기판(720)의 제1 면(721)으로부터 재료가 제거될 수 있다. 특정 예에서, 제1 개구(734)는 m x n 어레이로 배열될 수 있는데, m과 n은 각각 1보다 크고, 각각의 제1 개구는 수직 방향(V1)으로 연장하며 복수의 제1 개구가 내면(735)을 형성할 수 있다. 특정 예에서, 내면(735)은 파형의 형상을 가질 수 있다. 일 실시예에서, 제1 개구(734)는 도 2a와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
일 예에서, 각각의 제1 개구(734)는 수평 방향(H1)으로 5 미크론 이하의 폭(W')을 가질 수 있다. 각각의 제1 개구(734)는 수직 방향으로 소정의 길이(L')를 가질 수 있다. 일 실시예에서, 각각의 제1 개구(734)의 길이(L') 대 폭(W')의 비율은 적어도 10일 수 있다. 특정 예에서, 각각의 제1 개구(734)의 길이(L')는 적어도 150 미크론일 수 있다. 다른 예에서, 제1 개구(734)는 수형 방향(H1)으로 10 미크론 이하의 피치를 형성할 수 있다.
특정 실시예에서, 다공성 실리콘 영역(R)이 기판(720)의 제1 면(721)으로부터 연장하여 생성되도록, 제1 개구(734)는 이방성 에칭에 의해 형성된 복수의 포어(pore)일 수 있다. 이러한 이방성 에칭 공정에서, 다공성 실리콘 영역(R)은 불산(hydrofluoric acid)에 기초한 용액에서의 실리콘 기판(720)의 전기 화학적 용해(electrochemical dissolution)에 의해 형성될 수 있다. 다공성으로 이루어질 실리콘 기판(720)의 제1 면(721)은 제1 전극과 접촉하는 불산과 접촉하도록 설치될 수 있고 제2 면(722)은 양극산화(anodization) 회로를 형성하기 위하여 제2 전극에 접촉될 수 있다.
높은 양극 전류(anodic current)에서 실리콘 기판(720)의 제1 면(721)은 전해 연마될 수 있다. 전류가 낮으면, 제1 면(721)의 형태(morphology)는 실리콘 기판의 대부분을 깊숙이 관통하는 제1 개구 또는 포어(730)의 밀집한 어레이에 의해 결정될 수 있다. 초기에, 포어(734)는 랜덤하게 분포된 어레이를 형성하기 시작할 수 있다. 또는, 어레이 내의 포어(734)의 위치 및 사이즈는, 예컨대, 다공정 실리콘 에칭 공정을 수행하기 전에 패턴화되어 있는 제1 면(721) 상에 위치하는 포토레지스트 마스크 또는 하드 마스크(hard mask) 내의 개구의 위치에 의해 결정될 수 있다. 인접한 포어(734)가 커지면, 이들의 공핍 영역(depletion zone)이 오버랩되고 이는 수평 방향(H1)의 측방 에칭(sideways etching)을 중단시킬 수 있다. 에칭은 수직 방향(V1)에서만 진행될 수 있고, 따라서 등방성에서 이방성으로 전환된다. 이러한 공정은, 포어의 내면(735)을 따라 에칭이 중단되도록 하는 공핍 영역으로 인하여 포어(734)의 지름이 더 이상 증가할 수 없기 때문에 자동 조절(self-regulating)이 가능하다. 이는 포어의 아래 부분에서만 에칭이 이루어질 수 있도록 한다.
이러한 이방성 에칭 공정 후에, 제1 개구(734)는 m x n 어레이로 배열될 수 있으며, m과 n은 각각 1보다 크다. 특정 실시예에서, 도 7c에 도시된 포스트(761)와 개구(771)의 배열과 유사하게, 제1 개구(734)는 컴포넌트(710)의 제1 영역 내의 m x n 어레이와 컴포넌트의 제2 영역 내의 m' x n' 어레이를 포함하는 하나 이상의 어레이로 배열될 수 있고, 여기서 m은 m'와 동일하거나 상이할 수 있고, n은 n'와 동일하거나 상이할 수 있다.
이후, 도 8b에 도시된 바와 같이, 커패시터 유전층(780)은 제1 개구(734)의 내면(735)과 제1 면(721)의 일부분 상에 위치하도록 형성될 수 있다. 특정 실시예(도시하지 않음)에서, 절연성 유전층은, 제1 면(721)의 일부분 상에 위치하고 관통 개구(730)(도 7a)의 경계면(731)의 일부분을 형성하게 될 제1 개구(734)의 서브세트 내로 연장하도록 형성될 수 있다. 일 예에서, 이러한 절연성 유전층은 제1 면(721) 및 제2 면(722) 사이의 관통 개구 내로 연장할 수 있다. 예시적인 실시예에서, 이러한 절연성 유전 재료는 적어도 관통 개구(730) 내에서 제1 전도성 요소(760)와 제2 전도성 요소(770)를 기판(720)의 재료로부터 분리 및 절연시킬 수 있다. 일 실시예에서, 이러한 절연성 유전 재료는 적어도 하나의 포스트(761)에 의해 관통 개구(730)의 경계면(731)로부터 분리될 수 있다.
특정 실시예에서, 커패시터 유전층(780)의 제1 면(736) 및 제2 면(738)은 파형의 형상을 가질 수 있다. 일 예에서, 커패시터 유전층(780)의 제1 면(736) 및 제2 면(738)은 각각, 제1 개구(734) 각각의 길이(L')의 적어도 세 배의 길이를 가질 수 있다. 유전층(780)(그리고 선택적인 절연성 유전층)은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
이후, 도 8c에 도시된 바와 같이, 제1 전도성 요소(760)의 복수의 전도성 포스트(761)는, 유전층(780)의 제1 면(736) 상에 위치하고 각각의 제1 개구(734) 내로 연장하도록 형성될 수 있고, 유전층의 제1 면은 제1 개구의 내면(735)으로부터 멀어지는 쪽을 향할 수 있다. 제1 전도성 요소(760)는 도 2c와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
다음으로, 도 8d에 도시된 바와 같이, 제1 전극(763)이 제1 전도성 요소(760)에 연결되도록 형성될 수 있다. 제1 전극(763)은 실리콘 기판(720)의 제1 면(721)에 노출되도록 형성될 수 있다. 제1 전극(763)은 제1 전위에 접속될 수 있다. 특정 실시예에서, 제1 전도성 요소(760)는 제1 전극(763)을 포함할 수 있다.
이후, 도 8e에 도시된 바와 같이, 제1 면(721)과 제2 면(722) 사이의 기판(720)의 두께가 감소될 수 있고, 이에 따라 복수의 전도성 포스트(761)의 말단 에지(769)가 제2 면(722)에 노출될 수 있다. 제2 면(722)의 연삭, 래핑, 연마, 또는 이들의 조합이 기판(720)의 두께를 감소시키는 데에 사용될 수 있다. 이러한 공정 동안, 일 예로서, 기판(720)의 초기 두께(T4)(도 8d에 도시됨)가 약 700㎛에서 약 130㎛ 이하의 두께(T5)(도 8e에 도시됨)로 감소될 수 있다. 특정 실시예에서, 기판(720)의 두께를 감소시키는 공정은 포스트(761)의 말단 에지(769)를 덮는 유전층(780)의 일부분이 제거되지 않도록, 조기에 중단될 수 있다.
다음으로, 도 8f에 도시된 바와 같이, 커패시터 유전층(780)의 제2 면(738)을 노출시키기 위해서 인접한 포스트(761)들 사이의 기판(720)의 제2 면(722)으로부터 재료가 제거될 수 있고, 이에 따라 제2 면으로부터 제1 면(721)을 향하여 연장하는 제2 개구(737)가 형성될 수 있다. 제2 개구(737)는 도 2a와 관련해서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다. 제2 개구(737)는 인접한 포스트(761)들 사이에서 연장할 수 있도록 그물망 형상을 가질 수 있다. 특정 실시예에서, 각 포스트(761)의 실질적으로 수직인 부분(762)은 제2 개구(737)에 의해 완전히 둘러싸일 수 있다.
특정 실시예(도시하지 않음)에서, 제2 개구(737)를 형성하기 위해서 제2 면(722)으로부터 재료를 제거하기 전에, 절연성 유전층의 일부분이, 제2 개구(737)를 형성하고자 하는 부분을 제외한 제2 면 상에 위치하도록 형성될 수 있다. 절연성 유전층의 이러한 부분은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
이후, 도 8e와 관련해서 앞서 설명한 바와 같이 기판(720)의 두께가 감소되는 경우, 커패시터 유전층(780)의 일부분이 포스트(761)의 말단 에지(769)로부터 제거되면, 커패시터 유전층의 추가 부분들이 포스트(761)의 말단 에지(769) 상에 위치하도록 형성될 수 있다. 유전층(780)의 추가 부분은 도 2b와 관련해서 앞서 설명한 것과 유사한 방법을 사용해서 형성될 수 있다.
특정 실시예(도시하지 않음)에서, 제2 전도성 요소(770)(도 7a)를 형성하기 전에, 절연성 유전층이, 제2 면(722)의 일부분 상에 위치하고 관통 개구(730)(도 7a)의 경계면(731)의 일부분을 형성하는 제2 개구(737)의 일부분 내로 연장하도록 형성될 수 있다. 일 예에서, 이러한 절연성 유전층은 제1 면(721) 및 제2 면(722) 사이의 관통 개구 내로 연장할 수 있다. 예시적인 실시예에서, 이러한 절연성 유전 재료는 적어도 관통 개구(730) 내에서 제1 전도성 요소(760) 및 제2 전도성 요소(770)를 기판(720)의 재료로부터 분리 및 절연시킬 수 있다. 일 실시예에서, 이러한 절연성 유전 재료는 적어도 하나의 포스트(761)에 의해 관통 개구(730)의 경계면(731)으로부터 분리될 수 있다.
이후, 다시 도 7a를 참조하면, 제2 전도성 요소(770)는 커패시터 유전층(780)의 제2 면(738) 상에 위치하고, 제2 개구(737) 내로 연장하도록 형성될 수 있다. 제2 전도성 요소(770)는 앞서 설명한 바와 같이 그물망 형상을 가지며, 개구(771)(도 7c)를 포함할 수 있다. 제2 전극(773)은 제2 전도성 요소(770)와 접촉하도록 형성될 수 있다. 제2 전극(773)은 제2 면(722)에 노출될 수 있고, 제2 전극은 제2 전위에 접속될 수 있다. 특정 실시예에서, 제2 전도성 요소(770)는 제2 전극(773)을 포함할 수 있다. 제2 전도성 요소(770)는 도 2c와 관련하여 앞서 설명한 것과 유사한 방법을 사용하여 형성될 수 있다.
도 9는 도 7a 내지 7c의 컴포넌트의 변형예를 나타낸다. 컴포넌트(910)는, 단일의 관통 개구(930)를 통하여 연장하는 제1 독립 커패시터(940a) 및 제2 독립 커패시터(940b)를 포함하는 점을 제외하고는, 앞서 설명한 컴포넌트(710)와 유사하며, 제1 독립 커패시터(940a)와 제2 독립 커패시터(940b)는 각각, 복수의 제1 개구(934) 및/또는 제1 커패시터와 제2 커패시터 사이에 위치하는 제2 개구(937)의 일부분 내에서 연장하는 절연성 유전 재료(990)를 가지는, 컴포넌트의 E 영역 또는 F 영역을 포함한다.
특정 예(도시하지 않음)에서, 유전 재료(990)는, 제1 개구 내와 제2 개구의 일부분 내에 공기를 트랩(trap)할 수 있도록, 각각의 복수의 제1 개구(934) 내에서 및/또는 제1 커패시터와 제2 커패시터 사이에 위치하는 제2 개구(937)의 일부분 내에서 부분적으로 연장할 수 있고, 이에 따라 공기와 유전 재료(990)의 결합이 제1 커패시터(940a)와 제2 커패시터(940b)를 서로 적어도 부분적으로 분리시키고, 전기적으로 절연 또는 격리시키도록 한다.
단일의 관통 개구(930)를 통하여 연장하는 제1 독립 커패시터(940a) 및 제2 독립 커패시터(940b)를 가지는 이러한 실시예에서, 각 커패시터의 전도성 포스트(961)는 제1 개구(930)의 제1 서브세트 및 제2 서브세트를 점유할 수 있고, 유전 재료(990)는 수평 방향(H1)으로 제1 개구의 제1 서브세트 및 제2 서브세트 사이에 위치한 제1 개구의 제3 서브세트를 점유할 수 있다.
앞서 설명한 커패시터 실시예에서, 제1 전도성 요소 및 제2 전도성 요소는 절연성 유전 재료에 의해 기판의 재료로부터 분리 및 절연된다고 도시 및 설명되었다. 그러나, 예컨대 기판이 유리 또는 세라믹과 같이 비교적 높은 유전율을 가지는 몇 가지 실시예에서, 제1 전도성 요소 및 제2 전도성 요소 중 어느 하나 또는 모두는, 전도성 요소와 기판 사이에 위치한 절연성 유전 재료 없이 기판의 재료에 직접 접촉할 수 있다.
전술한 마이크로전자 조립체(microelectronic assembly)는, 도 10에 나타낸 바와 같이, 다양한 전자 시스템의 구성에 사용될 수 있다. 예를 들어, 본 발명의 실시예에 따른 시스템(1000)은 전자 컴포넌트(1008, 1010)와 관련해서 설명한 마이크로전자 조립체(1006)를 포함한다. 도시한 예에서, 컴포넌트(1008)는 반도체 칩이 될 수 있고, 반면 컴포넌트(1010)는 디스클레이 스크린이 될 수 있으며, 임의의 다른 컴포넌트가 사용될 수 있다. 도 10에는 명확한 도시를 위해 2개의 추가적인 컴포넌트만이 도시되어 있지만, 본 시스템은 임의의 개수의 컴포넌트를 포함할 수 있다. 마이크로전자 조립체(1006)는 앞서 설명한 임의의 조립체가 될 수 있다. 다른 예로서, 이러한 마이크로전자 조립체가 임의의 개수만큼 사용될 수 있다.
마이크로전자 조립체(1006) 및 컴포넌트(1008, 1010)는, 점선으로 개략적으로 도시된 공통의 하우징(1001)에 설치될 수 있고, 원하는 회로를 형성하기 위하여 필요에 따라 서로 전기적으로 상호접속된다. 도시된 예시적인 시스템에서, 이러한 시스템은, 플렉서블한 인쇄회로 기판(flexible printed circuit board)과 같은 회로 패널(1002)을 포함하며, 이 회로 패널은 컴포넌트들을 서로 연결시켜 주는 다수의 전도체(1004)를 포함할 수 있는데, 도 10에는 하나만 도시하고 있다. 그러나, 이러한 예는 예시에 불과하며, 전기적 접속을 위한 적절한 임의의 구조체가 사용될 수 있다.
하우징(1001)은 셀폰(cellular telephone)이나 휴대 정보 단말기(PDA)에 사용할 수 있는 타입의 휴대형 하우징으로 도시되어 있으며, 스크린(1010)이 이 하우징의 표면에 노출되어 있다. 구조체(1006)는 이미징 칩(imaging chip)과 같은 감광성 요소, 렌즈(1011)나 그외 다른 광학 소자를 설치하여 구조체로 광의 방출 방향을 설정할 수 있다. 다시 말하지만, 도 10에 도시된 시스템은 예시에 불과하며, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 일반적으로 간주되는 시스템 등의 다른 시스템을, 앞서 설명한 구조체를 사용하여 구성할 수 있다.
본 명세서에서 설명한 개구 및 전도성 요소는 계류중이며 동일 양수인의 2010년 7월 23일 출원된 미국특허출원 제12/842,587호, 제12/842,612호, 제12/842,651호, 제12/842,669호, 제12/842,692호 및 제12/842,717호, 및 미국특허출원 공개공보 제2008/0246136호에 구체적으로 개시된 내용 등과 같은 처리 공정에 의해 형성될 수 있다. 상기 특허문헌들의 내용을 본 명세서에서 참조에 의해 원용한다.
본 발명을 특정의 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 나타내는 예에 불과하다는 것을 이해하여야 한다. 따라서, 예시한 실시예에 대해 많은 변형이 가능하고, 청구범위에 의해 정의되는 본 발명의 사상과 범위로부터 벗어남이 없이 다른 구성을 실시할 수 있다.
본 명세서에 개시한 다양한 독립 청구항 및 그 특징은 청구범위에 제시된 것보다 다양한 방식으로 조합할 수 있다는 것을 알 수 있을 것이다. 각각의 실시예와 조합해서 개시한 특징에 대해서는 개시한 실시예 외의 다른 실시예와 공통으로 가질 수 있다.

Claims (66)

  1. 제1 면, 상기 제1 면과 떨어져 있는 제2 면 및 상기 제1 면과 상기 제2 면 사이에서 연장하는 관통 개구(through opening)를 갖는 기판;
    상기 제1 면에 노출되고 상기 관통 개구 내로 연장하는 제1 금속 요소;
    상기 제2 면에 노출되고 상기 관통 개구 내로 연장하는 제2 금속 요소; 및
    적어도 상기 관통 개구 내에서 상기 제1 금속 요소와 상기 제2 금속 요소를 서로 분리 및 절연시키며, 파형(undulating shape)의 형상을 갖는 커패시터 유전층(capacitor dielectric layer)을 포함하고,
    상기 제1 금속 요소 및 상기 제2 금속 요소는 각각 제1 전위 및 제2 전위에 전기적으로 접속가능한, 커패시터.
  2. 제1항에 있어서,
    상기 제1 금속 요소 및 상기 제2 금속 요소는 각각 복수의 제1 플레이트 및 제2 플레이트를 포함하고,
    상기 제1 플레이트 및 상기 제2 플레이트는 각각 상기 관통 개구 내로 연장하는, 커패시터.
  3. 제2항에 있어서,
    상기 제1 플레이트 및 상기 제2 플레이트는 각각 상기 제1 면을 따르는 방향에서 적어도 5 미크론(micron)의 폭을 가지는, 커패시터.
  4. 제2항에 있어서,
    각 커패시터의 쌍으로 된 상기 제1 플레이트 및 상기 제2 플레이트는 상기 제1 면보다 위로 또는 상기 제2 면보다 아래로 연장하지 않는, 커패시터.
  5. 제1 면, 상기 제1 면과 떨어져 있는 제2 면 및 상기 제1 면과 상기 제2 면 사이에서 연장하는 관통 개구를 갖는 기판;
    상기 제1면에 노출되고 상기 관통 개구 내로 연장하는 제1 금속 요소로서, 상기 제1 금속 요소는 m x n 어레이 내의 위치 중 적어도 일부인 복수의 제1 위치를 채우도록 배열된 복수의 포스트(post)를 포함하고, m과 n은 각각 1보다 크며, 각각의 상기 포스트는 상기 제1 면에 실질적으로 직각인 수직 방향으로 상기 관통 개구 내로 연장하며 대응하는 적어도 하나의 인접한 포스트의 실질적으로 수직인 부분에 대해 실질적으로 평행하는 실질적으로 수직인 부분을 포함하는, 상기 제1 금속 요소;
    상기 제2 면에 노출되고 상기 관통 개구 내로 연장하며 상기 복수의 포스트 중 인접하는 포스트들 사이에서 연장하는 제2 금속 요소; 및
    적어도 상기 관통 개구 내에서 상기 제1 금속 요소를 상기 제2 금속 요소로부터 분리 및 절연시키는 커패시터 유전층을 포함하고,
    상기 제1 금속 요소 및 상기 제2 금속 요소는 각각 제1 전위 및 제2 전위에 전기적으로 접속가능한, 커패시터.
  6. 제5항에 있어서,
    상기 m x n 어레이 내의 복수의 제2 위치가 절연성 유전 재료(insulating dielectric material)에 의해 점유되는, 커패시터.
  7. 제5항에 있어서,
    상기 m x n 어레이 내의 복수의 제2 위치는 각각 상기 관통 개구의 높이의 적어도 50% 만큼 연장하는 연속적인 공극(void)을 포함하는, 커패시터.
  8. 제5항에 있어서,
    상기 m x n 어레이 내의 복수의 제2 위치는 각각 상기 관통 개구 내의 각각의 위치에 대응하는 제2 개구의 내부 부피의 적어도 50%를 차지하는 공극들을 포함하는, 커패시터.
  9. 제5항에 있어서,
    상기 m x n 어레이 내의 복수의 제1 위치는 상기 m x n 어레이 내의 모든 위치인, 커패시터.
  10. 제5항에 있어서,
    상기 제1 면 및 상기 제2 면 사이의 상기 관통 개구의 경계면을 따라 연장하는 절연성 유전 재료를 더 포함하고,
    상기 절연성 유전 재료가 적어도 상기 관통 개구 내에서 상기 제1 금속 요소 및 상기 제2 금속 요소를 상기 기판의 재료로부터 분리 및 절연시키도록 하는, 커패시터.
  11. 제5항에 있어서,
    상기 복수의 포스트는 각각 상기 수직 방향에 실질적으로 직각인 수평면에서 5 미크론 이하의 폭을 가지는, 커패시터.
  12. 제11항에 있어서,
    상기 복수의 포스트는 각각 상기 수직 방향에서의 길이를 가지고, 각각의 상기 포스트의 폭에 대한 길이의 비율은 적어도 10인, 커패시터.
  13. 제12항에 있어서,
    각각의 상기 복수의 포스트의 길이는 적어도 150 미크론인, 커패시터.
  14. 제5항에 있어서,
    상기 복수의 포스트는 수평면에서 10 미크론 이하의 피치를 형성하는, 커패시터.
  15. 제5항에 있어서,
    상기 커패시터 유전층은 상기 복수의 포스트의 표면을 따라 연장하는, 커패시터.
  16. 제5항에 있어서,
    상기 복수의 포스트는 상기 제1 면보다 위로 또는 상기 제2 면보다 아래로 연장하지 않는, 커패시터.
  17. 제1항 또는 제5항에 있어서,
    상기 기판은 필수적으로 반도체, 유리 및 세라믹으로 이루어지는 그룹으로부터 선택된 하나의 재료로 이루어지는, 커패시터.
  18. 제1항 또는 제5항에 있어서,
    상기 제1 금속 요소 및 상기 제2 금속 요소는 각각, 상기 커패시터 유전층에 인접한 제1 면과, 상기 제1 면으로부터 반대쪽에 있으며 상기 커패시터 유전층의 표면의 윤곽과 일치하는 제2 면을 갖는 금속층을 포함하는, 커패시터.
  19. 제1항 또는 제5항에 있어서,
    상기 제1 금속 요소 및 상기 제2 금속 요소 중 적어도 하나는, 상기 커패시터 유전층에 인접한 제1 면과, 상기 제1 면으로부터 반대쪽에 있으며 상기 커패시터 유전층의 표면의 윤곽과 일치하는 제2 면을 갖는 금속층을 포함하는, 커패시터.
  20. 제19항에 있어서,
    상기 제1 금속 요소, 상기 제2 금속 요소 및 상기 커패시터 유전층에 의해 점유되지 않는 상기 관통 개구의 일부분은 유전 재료로 채워지는, 커패시터.
  21. 제20항에 있어서,
    상기 제1 금속 요소 및 제2 금속 요소는 각각 제2 부분으로부터 분리된 제1 부분을 가지고, 상기 제2 부분은 유전 재료에 의해 상기 제1 부분에 실질적으로 평행한, 커패시터.
  22. 제1항 또는 제5항에 있어서,
    상기 제1 금속 요소 및 상기 제2 금속 요소에 각각 연결되는 제1 전극 및 제2 전극을 더 포함하는, 커패시터.
  23. 제1항 또는 제5항에 있어서,
    상기 커패시터는 적어도 1 피코패러드(picoFarad)의 커패시턴스를 가지는, 커패시터.
  24. 제1항 또는 제5항에 있어서,
    상기 커패시터 유전층은 3 이상의 유전율(k)을 가지는, 커패시터.
  25. 제24항에 있어서,
    상기 커패시터 유전층은 5 이상의 유전율(k)을 가지는, 커패시터.
  26. 제1항 또는 제5항에 있어서,
    상기 커패시터 유전층은 강유전성 유전 재료(ferroelectric dielectric material)를 포함하는, 커패시터.
  27. 제1항 또는 제5항에 있어서,
    상기 커패시터 유전층의 상면 및 하면은 각각 상기 제1 면과 상기 제2 면 사이의 상기 관통 개구의 높이의 적어도 3배의 길이를 가지는, 커패시터.
  28. 제1항 또는 제5항에 있어서,
    상기 제1 금속 요소는 필수적으로 제1 금속으로 이루어지고,
    상기 제2 금속 요소는 필수적으로 상기 제1 금속과는 다른 제2 금속으로 이루어지는, 커패시터.
  29. 제1항 또는 제5항에 있어서,
    상기 관통 개구는 상기 제1 면에 실질적으로 평행하게 연장하는 길이 치수(length dimension)와 상기 제1 면에 실질적으로 평행하며 상기 길이 치수에 대하여 실질적으로 수직으로 연장하는 폭 치수(width dimension)를 가지며, 상기 길이 치수가 상기 폭 치수보다 큰, 커패시터.
  30. 제1항 또는 제5항에 있어서,
    상기 관통 개구는 상기 제1 면에 실질적으로 평행하게 연장하는 길이 치수와 상기 제1 면에 실질적으로 평행하며 상기 길이 치수에 대하여 실질적으로 수직으로 연장하는 폭 치수를 가지며, 상기 길이 치수와 상기 폭 치수가 실질적으로 동일한, 커패시터.
  31. 적어도 제1 커패시터 및 제2 커패시터를 포함하고, 상기 제1 커패시터 및 제2 커패시터는 각각 제1항 또는 제5항에 따른 커패시터이며, 상기 제1 커패시터 및 제2 커패시터 각각의 제1 금속 요소 및 제2 금속 요소는 기판의 공통의 관통 개구 내로 연장하고,
    적어도 상기 관통 개구 내에서 상기 제1 커패시터 및 상기 제2 커패시터를 분리 및 절연시키는 절연성 유전층을 포함하는, 커패시터 조립체(capacitor assembly).
  32. 제31항에 있어서,
    상기 절연성 유전층은 3 미만의 유전율을 가지고,
    각각의 커패시터 유전층은 3 이상의 유전율을 가지는, 커패시터 조립체.
  33. 제1항 또는 제5항에 따른 커패시터를 포함하는 인터포저(interposer).
  34. 제1항 또는 제5항에 따른 구조체 및 상기 구조체에 전기적으로 연결되는 하나 이상의 다른 전자 부품을 포함하는 시스템.
  35. 제34항에 있어서,
    하우징을 더 포함하고,
    상기 구조체 및 상기 다른 전자 부품이 상기 하우징에 설치되는, 시스템.
  36. 회로 부품 또는 마이크로전자 요소와의 전기적 상호접속을 위한 전극을 갖는 컴포넌트 제조 방법으로서, 상기 컴포넌트 제조 방법은,
    10 ppm/℃ 미만의 유효 열 팽창 계수(CTE)를 갖는 재료로 필수적으로 이루어지는 기판의 제1 면으로부터 재료를 제거하여, 상기 제1 면으로부터 상기 제1 면의 반대쪽에 있는 제2 면을 향하도록 연장하며 파형(undulating)의 내면을 형성하는 복수의 제1 개구를 형성하는 단계;
    상기 내면 상에 위치하고, 상기 내면으로부터 멀어지는 쪽을 향하는 파형의 제1 면을 갖는 커패시터 유전층을 형성하는 단계;
    상기 커패시터 유전층의 제1 면 상에 위치하고 각각의 상기 제1 개구 내로 연장하는 제1 금속 요소를 형성하는 단계;
    상기 커패시터 유전층의 파형의 제2 면을 노출시키도록 상기 복수의 제1 개구 중 인접한 개구들 사이의 상기 기판의 재료를 제거하여, 상기 제2 면으로부터 상기 제1 면을 향하여 연장하는 복수의 제2 개구를 형성하는 단계; 및
    상기 커패시터 유전층의 제2 면 상에 위치하고 각각의 상기 제2 개구 내로 연장하는 제2 금속 요소를 형성하는 단계를 포함하는, 컴포넌트 제조 방법.
  37. 제36항에 있어서,
    상기 커패시터 유전층을 형성하는 단계는,
    각각의 상기 제1 개구 내에서 노출된 상기 내면에 대한 유동성 유전 재료의 수용액 도금(aqueous plating)에 의해 수행되는, 컴포넌트 제조 방법.
  38. 제36항에 있어서,
    상기 복수의 제1 개구 중 인접한 개구들 사이의 상기 기판의 재료를 제거하는 단계 이전에, 상기 제1 면과 상기 제2 면 사이의 상기 기판의 두께를 감소시키기 위하여 상기 기판의 제2 면으로부터 재료를 제거하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  39. 제38항에 있어서,
    상기 복수의 제1 개구 중 인접한 개구들 사이의 상기 기판의 재료를 제거하는 단계는,
    상기 제1 금속 요소의 표면이 상기 제2 면에 노출되도록 수행되는, 컴포넌트 제조 방법.
  40. 제36항에 있어서,
    상기 제1 금속 요소를 형성하는 단계는,
    각각의 상기 제1 개구 내로 각각 연장하는 복수의 제1 플레이트를 형성하는 단계를 포함하고,
    상기 제2 금속 요소를 형성하는 단계는,
    각각의 상기 제2 개구 내로 각각 연장하는 복수의 제2 플레이트를 형성하는 단계를 포함하는, 컴포넌트 제조 방법.
  41. 회로 부품 또는 마이크로전자 요소와의 전기적 상호접속을 위한 전극을 갖는 컴포넌트 제조 방법으로서, 상기 컴포넌트 제조 방법은,
    기판의 제1 면으로부터 상기 제1 면의 반대쪽에 있는 제2 면을 향하여 연장하는 복수의 제1 개구를 형성하는 단계로서, 상기 제1 개구는 m x n 어레이 내의 적어도 일부 위치를 점유하도록 배열되고, m과 n은 각각 1보다 크며, 각각의 상기 제1 개구는 상기 제1 면에 실질적으로 직각인 수직 방향으로 관통 개구 내로 연장하고, 상기 복수의 제1 개구는 내면을 형성하는, 상기 단계;
    상기 내면의 제1 부분 상에 위치하고, 상기 내면으로부터 멀어지는 쪽을 향하는 제1 면을 갖는 제1 커패시터 유전층을 형성하는 단계;
    복수의 포스트를 갖는 제1 금속 요소를 형성하는 단계로서, 각각의 상기 포스트가 상기 제1 커패시터 유전층의 제1 면 상에 위치하고 상기 제1 개구의 대응하는 개구 내로 연장하는, 상기 단계;
    상기 제1 커패시터 유전층의 제2 면을 노출시키도록 상기 복수의 포스트의 제1 서브세트의 인접한 포스트들 사이의 상기 기판의 재료를 제거하여, 상기 제2 면으로부터 상기 제1 면을 향하여 연장하는 제2 개구를 형성하는 단계; 및
    상기 제1 커패시터 유전층의 제2 면 상에 위치하고 상기 제2 개구 내로 연장하는 제2 금속 요소를 형성하는 단계를 포함하는, 컴포넌트 제조 방법.
  42. 제41항에 있어서,
    상기 기판은 10 ppm/℃ 미만의 유효 열 팽창 계수를 가지는, 컴포넌트 제조 방법.
  43. 제41항에 있어서,
    복수의 제1 포스트가 상기 m x n 어레이 내의 제1 복수의 위치에 위치하는 상기 제1 개구의 제1 서브세트 내로 연장하고,
    상기 m x n 어레이 내의 복수의 제2 위치에 위치하는 상기 제1 개구의 제2 서브세트 내에 절연성 유전 재료를 증착하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  44. 제41항에 있어서,
    상기 복수의 포스트는 모든 상기 제1 개구 내로 연장하는, 컴포넌트 제조 방법.
  45. 제41항에 있어서,
    상기 제1 개구는 복수의 포어(pore)를 형성하기 위하여 상기 제1 면으로부터 재료를 제거함으로써 형성되는, 컴포넌트 제조 방법.
  46. 제41항에 있어서,
    상기 기판은 실리콘 재료를 포함하고,
    상기 복수의 제1 개구를 형성하는 단계는,
    다공성 실리콘 영역이 상기 기판의 제1 면으로부터 연장하여 생성되도록 이방성 에칭(anisotropic etching)에 의해 수행되는, 컴포넌트 제조 방법.
  47. 제41항에 있어서,
    상기 복수의 제1 개구를 형성하는 단계는,
    상기 내면이 파형의 형상을 갖도록 수행되는, 컴포넌트 제조 방법.
  48. 제41항에 있어서,
    각각의 제1 개구는 상기 수직 방향에 실질적으로 직각인 수평면에서 5 미크론 이하의 폭을 가지는, 컴포넌트 제조 방법.
  49. 제48항에 있어서,
    상기 복수의 제1 개구를 형성하는 단계는,
    각각의 제1 개구가 상기 수직 방향에서의 길이를 가지고, 각각의 제1 개구의 폭에 대한 길이의 비율이 적어도 10이 되도록 수행되는, 컴포넌트 제조 방법.
  50. 제49항에 있어서,
    상기 복수의 제1 개구를 형성하는 단계는,
    각각의 제1 개구의 길이가 적어도 150 미크론이 되도록 수행되는, 컴포넌트 제조 방법.
  51. 제41항에 있어서,
    상기 복수의 제1 개구를 형성하는 단계는,
    상기 제1 개구가 수평면에서 10 미크론 이하의 피치를 형성하도록 수행되는, 컴포넌트 제조 방법.
  52. 제41항에 있어서,
    상기 제1 커패시터 유전층을 형성하는 단계는,
    상기 제1 커패시터 유전층의 제1 면이 파형의 형상을 갖도록 수행되는, 컴포넌트 제조 방법.
  53. 제52항에 있어서,
    상기 제1 커패시터 유전층의 제2 면이 파형의 형상을 갖는, 컴포넌트 제조 방법.
  54. 제41항에 있어서,
    상기 제1 커패시터 유전층을 형성하는 단계는,
    상기 커패시터 유전층의 상면 및 하면이 각각의 제1 개구의 길이의 적어도 3배의 길이를 갖도록 수행되는, 컴포넌트 제조 방법.
  55. 제41항에 있어서,
    상기 제1 커패시터 유전층을 형성하는 단계는,
    상기 내면의 제1 부분에 대한 유동성 유전 재료의 수용액 도금에 의해 수행되는, 컴포넌트 제조 방법.
  56. 제41항에 있어서,
    상기 제1 개구의 제1 서브세트의 인접한 개구들 사이의 상기 기판의 재료를 제거하는 단계 이전에, 상기 제1 면과 상기 제2 면 사이의 상기 기판의 두께를 감소시키기 위하여 상기 기판의 상기 제2 면으로부터 재료를 제거하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  57. 제56항에 있어서,
    상기 제1 개구의 제1 서브세트의 인접한 개구들 사이의 상기 기판의 재료를 제거하는 단계는,
    각각의 상기 포스트의 표면이 상기 제2 면에 노출되도록 수행되는, 컴포넌트 제조 방법.
  58. 제41항에 있어서,
    상기 제1 금속 요소를 형성하는 단계는,
    각각의 포스트가, 대응하는 적어도 하나의 인접한 포스트의 실질적으로 수직인 부분에 대해 실질적으로 평행하는 실질적으로 수직인 부분을 포함하도록 수행되는, 컴포넌트 제조 방법.
  59. 제36항 또는 제41항에 있어서,
    상기 제1 금속 요소 및 상기 제2 금속 요소 중 적어도 하나는 상기 커패시터 유전층의 표면의 윤곽과 일치하는 금속층인, 컴포넌트 제조 방법.
  60. 제59항에 있어서,
    상기 제1 금속 요소 및 상기 제2 금속 요소는 각각, 인접한 제2 부분으로부터 분리된 제1 부분을 가지고, 상기 제2 부분은 유전 재료에 의해 상기 제1 부분에 실질적으로 평행한, 컴포넌트 제조 방법.
  61. 제36항 또는 제41항에 있어서,
    상기 제1 금속 요소에 연결된 제1 전극 및 상기 제2 금속 요소에 연결된 제2 전극을 형성하는 단계를 더 포함하고,
    상기 제1 전극 및 상기 제2 전극은 각각 제1 면 및 제2 면에 노출되고,
    상기 제1 전극 및 상기 제2 전극은 각각 제1 전위 및 제2 전위에 접속되는, 컴포넌트 제조 방법.
  62. 제41항에 있어서,
    상기 내면의 제2 부분 상에 위치하고, 상기 내면으로부터 멀어지는 쪽을 향하는 제1 면을 갖는 제2 커패시터 유전층을 형성하는 단계;
    상기 내면의 제1 부분과 상기 내면의 제2 부분 사이의 상기 내면의 제3 부분 상에 위치하고, 상기 제1 개구의 제2 서브세트 내로 연장하는 절연성 유전층을 형성하는 단계;
    복수의 포스트를 갖는 제3 금속 요소를 형성하는 단계로서, 상기 포스트가 각각 상기 제2 커패시터 유전층의 제1 면 상에 위치하고 상기 제1 개구의 제3 서브세트의 대응하는 개구 내로 연장하는, 상기 단계;
    상기 제2 커패시터 유전층의 제2 면을 노출시키도록 상기 제1 개구의 제3 서브세트의 인접한 개구들 사이의 상기 기판의 재료를 제거하여, 상기 제2 면으로부터 상기 제1 면을 향하여 연장하는 제3 개구를 형성하는 단계; 및
    상기 제2 커패시터 유전층의 제2 면 상에 위치하고 상기 제3 개구 내로 연장하는 제4 금속 요소를 형성하는 단계를 더 포함하는, 컴포넌트 제조 방법.
  63. 제62항에 있어서,
    상기 절연성 유전층은 3 미만의 유전율을 갖고, 상기 커패시터 유전층은 각각 3 이상의 유전율을 갖는, 컴포넌트 제조 방법.
  64. 제62항에 있어서,
    상기 제1 금속 요소, 상기 제2 금속 요소, 상기 제3 금속 요소 및 상기 제4 금속 요소에 각각 연결되는 제1 전극, 제2 전극, 제3 전극 및 제4 전극을 형성하는 단계를 더 포함하고,
    상기 제1 전극 및 상기 제3 전극은 상기 제1 면에 노출되고, 상기 제2 전극 및 상기 제4 전극은 상기 제2 면에 노출되며, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극 및 상기 제4 전극은 각각 제1 전위, 제2 전위, 제3 전위 및 제4 전위에 접속가능한, 컴포넌트 제조 방법.
  65. 제62항에 있어서,
    상기 제1 금속 요소와 상기 제2 금속 요소와 상기 제1 커패시터 유전층은 제1 커패시터를 형성하고, 상기 제3 금속 요소와 상기 제4 금속 요소와 상기 제2 커패시터 유전층은 제2 커패시터를 형성하는, 컴포넌트 제조 방법.
  66. 제65항에 있어서,
    상기 절연성 유전층은 상기 제1 커패시터와 상기 제2 커패시터의 적어도 일부분을 서로 분리 및 절연시키는, 컴포넌트 제조 방법.
KR1020137017548A 2010-12-09 2011-07-14 고밀도 3차원 집적 커패시터 KR101981149B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/964,049 2010-12-09
US12/964,049 US8502340B2 (en) 2010-12-09 2010-12-09 High density three-dimensional integrated capacitors
PCT/US2011/044026 WO2012078213A1 (en) 2010-12-09 2011-07-14 High density three-dimensional integrated capacitors

Publications (2)

Publication Number Publication Date
KR20130132519A true KR20130132519A (ko) 2013-12-04
KR101981149B1 KR101981149B1 (ko) 2019-05-22

Family

ID=44509621

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020110026686A KR101108947B1 (ko) 2010-12-09 2011-03-25 고밀도 3차원 집적 커패시터
KR1020137017548A KR101981149B1 (ko) 2010-12-09 2011-07-14 고밀도 3차원 집적 커패시터
KR1020110104752A KR20120064611A (ko) 2010-12-09 2011-10-13 고밀도 3차원 집적 커패시터
KR1020110104751A KR101188918B1 (ko) 2010-12-09 2011-10-13 고밀도 3차원 집적 커패시터

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020110026686A KR101108947B1 (ko) 2010-12-09 2011-03-25 고밀도 3차원 집적 커패시터

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020110104752A KR20120064611A (ko) 2010-12-09 2011-10-13 고밀도 3차원 집적 커패시터
KR1020110104751A KR101188918B1 (ko) 2010-12-09 2011-10-13 고밀도 3차원 집적 커패시터

Country Status (7)

Country Link
US (5) US8502340B2 (ko)
EP (3) EP2649639B1 (ko)
JP (3) JP5895000B2 (ko)
KR (4) KR101108947B1 (ko)
CN (3) CN103348442B (ko)
TW (1) TWI479522B (ko)
WO (2) WO2012078213A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220135932A (ko) * 2021-03-31 2022-10-07 한국전자기술연구원 고주파 캐패시터 및 이의 제조방법
WO2024147619A1 (ko) * 2023-01-05 2024-07-11 엘지이노텍 주식회사 캐패시터

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8492874B2 (en) * 2011-02-04 2013-07-23 Qualcomm Incorporated High density metal-insulator-metal trench capacitor
TWI447764B (zh) * 2012-06-28 2014-08-01 Hon Hai Prec Ind Co Ltd 電容及具有該電容的多層電路板
FR2993397A1 (fr) * 2012-07-16 2014-01-17 St Microelectronics Sa Dispositif semi-conducteur comprenant un condensateur integre et procede de fabrication
CN103578761B (zh) * 2012-07-24 2016-08-03 深圳市耀德科技股份有限公司 电容及具有该电容的多层电路板
US9258907B2 (en) * 2012-08-09 2016-02-09 Lockheed Martin Corporation Conformal 3D non-planar multi-layer circuitry
KR101422923B1 (ko) * 2012-09-28 2014-07-23 삼성전기주식회사 커패시터 및 이의 제조 방법
TW201426844A (zh) * 2012-12-28 2014-07-01 Metal Ind Res & Dev Ct 微流道結構的製造方法
JP5401617B1 (ja) * 2013-01-24 2014-01-29 有限会社 ナプラ 受動素子内蔵基板
TWI640428B (zh) * 2013-02-27 2018-11-11 拜耳材料科學股份有限公司 以丙烯酸酯為基底之保護塗層與黏著劑
US8772745B1 (en) 2013-03-14 2014-07-08 Lockheed Martin Corporation X-ray obscuration film and related techniques
US9385177B2 (en) * 2013-10-31 2016-07-05 Stmicroelectronics, Inc. Technique for fabrication of microelectronic capacitors and resistors
CN104733492B (zh) * 2013-12-23 2018-11-13 昆山工研院新型平板显示技术中心有限公司 一种有机发光显示装置及其制备方法
US9548350B2 (en) * 2014-02-10 2017-01-17 Qualcomm Incorporated High quality factor capacitors and methods for fabricating high quality factor capacitors
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
EP2924730A1 (en) 2014-03-25 2015-09-30 Ipdia Capacitor structure
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
EP3140838B1 (en) 2014-05-05 2021-08-25 3D Glass Solutions, Inc. Inductive device in a photo-definable glass structure
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
KR20160000613A (ko) * 2014-06-25 2016-01-05 삼성전기주식회사 박막 커패시터
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9602811B2 (en) 2014-09-10 2017-03-21 Faro Technologies, Inc. Method for optically measuring three-dimensional coordinates and controlling a three-dimensional measuring device
DE102014013677B4 (de) 2014-09-10 2017-06-22 Faro Technologies, Inc. Verfahren zum optischen Abtasten und Vermessen einer Umgebung mit einem Handscanner und unterteiltem Display
US9693040B2 (en) 2014-09-10 2017-06-27 Faro Technologies, Inc. Method for optically measuring three-dimensional coordinates and calibration of a three-dimensional measuring device
DE102014013678B3 (de) 2014-09-10 2015-12-03 Faro Technologies, Inc. Verfahren zum optischen Abtasten und Vermessen einer Umgebung mit einem Handscanner und Steuerung durch Gesten
US10123410B2 (en) 2014-10-10 2018-11-06 Lockheed Martin Corporation Fine line 3D non-planar conforming circuit
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
KR101748949B1 (ko) * 2015-09-18 2017-06-21 서울대학교산학협력단 반도체 메모리 소자 및 이의 제조 방법
CN105118869B (zh) * 2015-09-21 2018-10-16 江苏多维科技有限公司 一种三维立体高密度薄膜积层电容及其制备方法
US9647057B2 (en) 2015-10-08 2017-05-09 Ipdia Capacitor 3D-cell and 3D-capacitor structure
CN105390475A (zh) * 2015-10-20 2016-03-09 北京大学 一种衬底内部的电容集成结构及其制造方法
JP6555084B2 (ja) * 2015-11-02 2019-08-07 富士通株式会社 容量素子及び容量素子の製造方法
WO2017134808A1 (ja) * 2016-02-05 2017-08-10 新電元工業株式会社 半導体装置の製造方法
EP3420571A4 (en) 2016-02-25 2020-03-25 3D Glass Solutions, Inc. 3D CAPACITOR AND CAPACITOR ARRANGEMENT FOR THE PRODUCTION OF PHOTOACTIVE SUBSTRATES
WO2017177171A1 (en) 2016-04-08 2017-10-12 3D Glass Solutions, Inc. Methods of fabricating photosensitive substrates suitable for optical coupler
EP3327806B1 (en) * 2016-11-24 2021-07-21 Murata Integrated Passive Solutions Integrated electronic component suitable for broadband biasing
KR101933419B1 (ko) * 2017-04-25 2018-12-28 삼성전기 주식회사 커패시터 및 그 제조 방법
KR101963285B1 (ko) * 2017-04-26 2019-03-28 삼성전기주식회사 커패시터 및 이를 포함하는 실장기판
KR102420212B1 (ko) 2017-04-28 2022-07-13 3디 글래스 솔루션즈 인코포레이티드 Ｒｆ 서큘레이터
EP3422417B1 (en) 2017-06-30 2021-08-04 Murata Manufacturing Co., Ltd. Distributed lc filter structure
JP6995891B2 (ja) 2017-07-07 2022-01-17 スリーディー グラス ソリューションズ，インク パッケージ光活性ガラス基板内のｒｆシステムのための２ｄ及び３ｄのｒｆ集中素子デバイス
DE112018006155T5 (de) 2017-11-30 2020-09-10 Murata Manufacturing Co., Ltd. Kondensator
US10854946B2 (en) 2017-12-15 2020-12-01 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
CA3082624C (en) 2018-01-04 2022-12-06 3D Glass Solutions, Inc. Impedance matching conductive structure for high efficiency rf circuits
WO2019171470A1 (ja) * 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法
US11076489B2 (en) 2018-04-10 2021-07-27 3D Glass Solutions, Inc. RF integrated power condition capacitor
JP7178187B2 (ja) 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
JP7021021B2 (ja) 2018-07-25 2022-02-16 日産自動車株式会社 半導体装置及びその製造方法
JP7160594B2 (ja) * 2018-08-09 2022-10-25 太陽誘電株式会社 キャパシタ
FR3085540B1 (fr) * 2018-08-31 2020-09-25 St Microelectronics Rousset Dispositif integre de mesure temporelle a constante de temps ultra longue et procede de fabrication
KR102322938B1 (ko) 2018-09-17 2021-11-09 3디 글래스 솔루션즈 인코포레이티드 접지면을 갖는 고효율 컴팩트형 슬롯 안테나
KR102140173B1 (ko) * 2018-10-25 2020-07-31 전자부품연구원 관통홀 구조를 갖는 캐패시터 및 그 제조방법
EP3903339A4 (en) 2018-12-28 2022-08-31 3D Glass Solutions, Inc. RING CAPACITOR RF, MICROWAVE AND MM WAVE SYSTEMS
KR102642279B1 (ko) * 2019-02-18 2024-02-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 커패시터 구조 및 이를 형성하는 방법
KR102250960B1 (ko) * 2019-02-19 2021-05-11 성균관대학교산학협력단 커패시터 및 커패시터 제조방법
WO2020184517A1 (ja) * 2019-03-13 2020-09-17 パナソニックＩｐマネジメント株式会社 キャパシタ及びその製造方法
EP3754704B1 (en) * 2019-03-13 2024-07-10 Shenzhen Goodix Technology Co., Ltd. Capacitor and manufacturing method thereof
CA3135975C (en) 2019-04-05 2022-11-22 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
WO2020214788A1 (en) 2019-04-18 2020-10-22 3D Glass Solutions, Inc. High efficiency die dicing and release
US11018169B2 (en) 2019-08-19 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure to increase capacitance density
KR20210104348A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
CN113451310B (zh) * 2020-03-27 2022-03-22 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法
KR20220164800A (ko) 2020-04-17 2022-12-13 3디 글래스 솔루션즈 인코포레이티드 광대역 인덕터
US20220037459A1 (en) * 2020-07-30 2022-02-03 Changxin Memory Technologies, Inc. Capacitor structure and method of manufacturing same, and memory
US20220302007A1 (en) * 2021-03-17 2022-09-22 Intel Corporation Via plug capacitor
JP2023049959A (ja) * 2021-09-29 2023-04-10 ローム株式会社 チップ部品
KR20230091307A (ko) * 2021-12-16 2023-06-23 삼성전기주식회사 커패시터 부품
CN114582809B (zh) * 2022-04-29 2022-07-29 长鑫存储技术有限公司 电容器的制作方法、电容器以及存储器
KR20240086344A (ko) * 2022-12-09 2024-06-18 (주)포인트엔지니어링 커패시터 부품 및 이를 구비하는 집적회로 칩 패키지
CN117727560B (zh) * 2024-02-18 2024-04-19 成都宏科电子科技有限公司 一种绝缘间距可控的单层穿心瓷介电容器芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050266652A1 (en) * 2004-05-27 2005-12-01 International Business Machines Corporation High density mimcap with a unit repeatable structure
US20060001174A1 (en) * 2004-06-30 2006-01-05 Nec Electronics Corporation Semiconductor device and method for manufacturing the same

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017885A (en) 1973-10-25 1977-04-12 Texas Instruments Incorporated Large value capacitor
US4827323A (en) * 1986-01-07 1989-05-02 Texas Instruments Incorporated Stacked capacitor
US5256587A (en) 1991-03-20 1993-10-26 Goldstar Electron Co., Ltd. Methods of patterning and manufacturing semiconductor devices
RU2082258C1 (ru) * 1991-08-14 1997-06-20 Сименс АГ Схемная структура с по меньшей мере одним конденсатором и способ ее изготовления
DE4418430C1 (de) * 1994-05-26 1995-05-11 Siemens Ag Verfahren zur Herstellung eines Siliziumkondensators
DE4428195C1 (de) 1994-08-09 1995-04-20 Siemens Ag Verfahren zur Herstellung eines Siliziumkondensators
US5745333A (en) 1994-11-21 1998-04-28 International Business Machines Corporation Laminar stackable circuit board structure with capacitor
US5652170A (en) 1996-01-22 1997-07-29 Micron Technology, Inc. Method for etching sloped contact openings in polysilicon
US6565730B2 (en) 1999-12-29 2003-05-20 Intel Corporation Self-aligned coaxial via capacitors
JP2001233669A (ja) * 2000-02-24 2001-08-28 Ngk Spark Plug Co Ltd 高誘電率複合材料及びそれを用いたプリント配線板並びに多層プリント配線板
US6437385B1 (en) * 2000-06-29 2002-08-20 International Business Machines Corporation Integrated circuit capacitor
JP2002299462A (ja) * 2001-01-26 2002-10-11 Nokia Mobile Phones Ltd 半導体装置
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
DE10127950B4 (de) 2001-06-08 2007-04-12 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
KR100531419B1 (ko) * 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
DE10138981B4 (de) 2001-08-08 2005-09-08 Infineon Technologies Ag Verfahren zur Bildung von Siliziumoxid durch elektrochemische Oxidation eines Halbleiter-Substrats mit Vertiefungen
US6740922B2 (en) 2001-08-14 2004-05-25 Agere Systems Inc. Interdigitated capacitor and method of manufacturing thereof
US6559004B1 (en) 2001-12-11 2003-05-06 United Microelectronics Corp. Method for forming three dimensional semiconductor structure and three dimensional capacitor
JP4305808B2 (ja) * 2002-07-03 2009-07-29 太陽誘電株式会社 積層コンデンサ
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
JP5058597B2 (ja) * 2003-06-20 2012-10-24 エヌエックスピー ビー ヴィ 電子デバイス、アセンブリ、電子デバイスの製造方法
US7105403B2 (en) * 2003-07-28 2006-09-12 Micron Technology, Inc. Double sided container capacitor for a semiconductor device and method for forming same
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7132743B2 (en) 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
JP4615962B2 (ja) * 2004-10-22 2011-01-19 ルネサスエレクトロニクス株式会社 半導体装置
US7312131B2 (en) * 2004-11-30 2007-12-25 Promos Technologies Inc. Method for forming multilayer electrode capacitor
US7429529B2 (en) 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7435627B2 (en) 2005-08-11 2008-10-14 International Business Machines Corporation Techniques for providing decoupling capacitance
EP1949419A1 (en) 2005-11-08 2008-07-30 Nxp B.V. Trench capacitor device suitable for decoupling applications in high-frequency operation
JP4833650B2 (ja) * 2005-12-08 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
US7626257B2 (en) 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP5198741B2 (ja) 2006-05-23 2013-05-15 Ｊｘ日鉱日石金属株式会社 転炉排ガスの処理装置
KR100778865B1 (ko) * 2006-05-25 2007-11-22 동부일렉트로닉스 주식회사 엠아이엠 구조의 커패시터의 제조 방법
US7633112B2 (en) 2006-08-24 2009-12-15 Samsung Electronics Co., Ltd. Metal-insulator-metal capacitor and method of manufacturing the same
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
KR100957763B1 (ko) 2006-11-13 2010-05-12 재단법인서울대학교산학협력재단 박막형 다층 세라믹 커패시터 및 그 제조 방법
US7645669B2 (en) 2007-02-16 2010-01-12 Sharp Laboratories Of America, Inc. Nanotip capacitor
DE102007009383A1 (de) * 2007-02-20 2008-08-21 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiteranordnung und Verfahren zu deren Herstellung
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
JP4877017B2 (ja) * 2007-03-30 2012-02-15 Ｔｄｋ株式会社 薄膜コンデンサ
JP4907594B2 (ja) * 2007-06-14 2012-03-28 太陽誘電株式会社 コンデンサ及びその製造方法
US8085522B2 (en) 2007-06-26 2011-12-27 Headway Technologies, Inc. Capacitor and method of manufacturing the same and capacitor unit
US7927990B2 (en) 2007-06-29 2011-04-19 Sandisk Corporation Forming complimentary metal features using conformal insulator layer
JP4956405B2 (ja) * 2007-07-30 2012-06-20 太陽誘電株式会社 コンデンサ素子及びコンデンサ素子の製造方法
JP4382841B2 (ja) * 2007-08-20 2009-12-16 太陽誘電株式会社 コンデンサ及びその製造方法
US20090267183A1 (en) 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
US8816474B2 (en) * 2008-08-07 2014-08-26 Infineon Technologies Ag Capacitor structure
TWI400731B (zh) 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
US7906404B2 (en) * 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
US8288240B2 (en) * 2009-02-13 2012-10-16 International Business Machines Corporation Method of making an MIM capacitor and MIM capacitor structure formed thereby
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8722503B2 (en) 2010-07-16 2014-05-13 Texas Instruments Incorporated Capacitors and methods of forming
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8492818B2 (en) * 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
US8722505B2 (en) * 2010-11-02 2014-05-13 National Semiconductor Corporation Semiconductor capacitor with large area plates and a small footprint that is formed with shadow masks and only two lithography steps
US8502340B2 (en) * 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8742541B2 (en) * 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US9196672B2 (en) * 2012-01-06 2015-11-24 Maxim Integrated Products, Inc. Semiconductor device having capacitor integrated therein
FR3002685B1 (fr) * 2013-02-28 2016-06-24 Commissariat Energie Atomique Procede de realisation d'un dispositif microelectronique
US20150102464A1 (en) * 2013-10-11 2015-04-16 Samsung Electro-Mechanics Co., Ltd. Capacitor with hole structure and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050266652A1 (en) * 2004-05-27 2005-12-01 International Business Machines Corporation High density mimcap with a unit repeatable structure
US20060001174A1 (en) * 2004-06-30 2006-01-05 Nec Electronics Corporation Semiconductor device and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220135932A (ko) * 2021-03-31 2022-10-07 한국전자기술연구원 고주파 캐패시터 및 이의 제조방법
US12014881B2 (en) 2021-03-31 2024-06-18 Korea Electronics Technology Institute High frequency capacitor and manufacturing method thereof
WO2024147619A1 (ko) * 2023-01-05 2024-07-11 엘지이노텍 주식회사 캐패시터

Also Published As

Publication number Publication date
EP4102585A3 (en) 2023-03-22
EP2649639A1 (en) 2013-10-16
JP2014506001A (ja) 2014-03-06
JP2014505354A (ja) 2014-02-27
EP2649640B1 (en) 2022-08-17
CN103348443A (zh) 2013-10-09
TW201232580A (en) 2012-08-01
US20160315139A1 (en) 2016-10-27
US20210265460A1 (en) 2021-08-26
US8502340B2 (en) 2013-08-06
EP2649639B1 (en) 2021-09-01
EP4102585A2 (en) 2022-12-14
US11004930B2 (en) 2021-05-11
KR101188918B1 (ko) 2012-10-08
TWI479522B (zh) 2015-04-01
KR101981149B1 (ko) 2019-05-22
KR20120064610A (ko) 2012-06-19
CN103348443B (zh) 2017-03-22
EP2649640A1 (en) 2013-10-16
CN107045972B (zh) 2020-05-05
US20130313680A1 (en) 2013-11-28
US20190131387A1 (en) 2019-05-02
US10157978B2 (en) 2018-12-18
CN107045972A (zh) 2017-08-15
US20120146182A1 (en) 2012-06-14
JP2016157946A (ja) 2016-09-01
KR20120064611A (ko) 2012-06-19
US9431475B2 (en) 2016-08-30
KR101108947B1 (ko) 2012-02-08
WO2012079013A1 (en) 2012-06-14
CN103348442B (zh) 2017-03-22
CN103348442A (zh) 2013-10-09
WO2012078213A1 (en) 2012-06-14
JP6329977B2 (ja) 2018-05-23
JP5895000B2 (ja) 2016-03-30

Similar Documents

Publication Publication Date Title
KR101981149B1 (ko) 고밀도 3차원 집적 커패시터
US9437557B2 (en) High density three-dimensional integrated capacitors
EP2700092B1 (en) Vias in porous substrates
EP2859582B1 (en) Reduced stress tsv
CN118280723A (zh) 电容器组件和电容器组件的制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant