CN105390475A - 一种衬底内部的电容集成结构及其制造方法 - Google Patents

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Abstract

本发明涉及一种衬底内部的电容集成结构，包括衬底，该衬底上设有TSV盲孔，该TSV盲孔从侧壁表面向外依次为隔离层、第一电极层、介质层、第二电极层，在该衬底表面设有第一电极层、第二电极层的引出电极。其中，衬底为Si衬底或者SOI衬底，TSV盲孔的数量为1个、2个或者多个，隔离层、第一电极层、介质层、第二电极层采用ALD技术沉积。本发明通过衬底内部横向空腔结构，利用ALD工艺技术实现该结构内侧壁表面薄膜的沉积，进而在衬底内部集成电容，能够增加衬底表面可利用面积，提高集成度。

Description

一种衬底内部的电容集成结构及其制造方法
技术领域
本发明属于硅通孔技术、原子层沉积技术领域，具体涉及一种基于原子层沉积技术的在衬底内部集成电容的结构及其制造方法。
背景技术
以TSV(ThroughSiliconVia，硅通孔)为基础的2.5DInterposer和3DIC集成技术正迅速发展。其中，TSV的加工包括侧壁绝缘层沉积、扩散阻挡层沉积以及种子层沉积等薄膜沉积工艺。具体来讲，侧壁绝缘层实现通孔金属与Si衬底之间的电学隔离，一般采用PECVD(Plasma-enhancedChemicalVaporDeposition，等离子增强化学气相沉积)沉积SiO2的方法，工艺温度低于200℃；扩散阻挡层阻挡通孔金属(一般是Cu)向Si衬底的扩散，一般采用溅射沉积TiN或者TaN的方法，其中TiN还可以采用MOCVD(Metal-OrganicChemicalVaporDeposition，金属有机物化学气相沉积)的方法；种子层保证后续通孔镀铜的完整、无孔洞，一般采用溅射沉积Cu的方法。上述薄膜的均匀一致性和连续完整性对TSV结构的热机械可靠性以及电学性能有重要影响。
为提高互连密度，TSV尺寸向小孔径和高深宽比发展，这给通孔侧壁薄膜沉积带来困难，尤其是通孔顶部与底部薄膜的沉积速率差异增大，使得薄膜均匀性变差，甚至发生底部沉积薄膜不连续的缺陷。对于小孔径、高深宽比的TSV来讲，ALD(AtomicLayerDeposition，原子层沉积)可以实现通孔侧壁均匀一致、连续完整的绝缘层/金属层沉积。
ALD于20世纪70年代提出，是将物质以单原子膜的形式一层一层地沉积在衬底表面。ALD本质上为CVD技术，但与之不同之处在于ALD交替脉冲式地将反应气体通入到反应腔中。因此，在原子层沉积过程中，新一层原子膜的化学反应直接与前一层相关联，使每步反应只沉积一层原子，为自限制过程。因此，ALD在镀膜均匀性、覆盖率、厚度控制、薄膜组分以及材料质量等方面具有很大的优势。在20世纪末，ALD技术在微电子领域的应用潜力凸显，可制备用以替代SiO2的高k介质材料以作为MOS晶体管的栅介质。目前，ALD已经可以实现SiO2等氧化物、TiN或TaN等氮化物以及Cu等金属薄膜沉积工艺。
另外，集成电路系统中包含电阻、电容和电感等分立的无源器件。针对Si衬底，通过光刻、CVD或者PVD等半导体工艺可在衬底表面实现IPD(IntegratedPassiveDevice，集成无源器件)加工，并通过选择材料种类、沉积薄膜厚度以及器件结构等满足对不同精度和电学性能的需求。但是，在衬底表面实现无源器件的集成会占用部分表面空间，限制了功能芯片如存储器芯片和射频芯片等在衬底表面的布局自由，不利于提高集成度。
发明内容
本发明针对上述问题，提出一种基于ALD技术的在衬底内部集成电容的结构及其制造方法，通过将电容集成在衬底内部以增加衬底表面可利用面积。
本发明采用的技术方案如下：
一种衬底内部的电容集成结构，包括衬底，该衬底上设有TSV盲孔，该TSV盲孔从侧壁表面向外依次为隔离层、第一电极层、介质层、第二电极层，在该衬底表面设有第一电极层、第二电极层的引出电极。
进一步的，所述衬底为Si衬底或者SOI衬底。
进一步的，所述TSV盲孔的数量为1个、2个或者多个。
进一步的，所述隔离层、第一电极层、介质层、第二电极层采用ALD技术沉积。
进一步的，所述隔离层、第一电极层、介质层、第二电极层依次优选为SiO2、Al或Cu或Ta或TaN、Si3N4或SiO2或HfO2或Ta2O5、Al或Cu或Ta或TaN。
一种制备上述SOI衬底内部的电容集成结构的方法，其步骤包括：
1)在衬底上刻蚀TSV盲孔；
2)从TSV盲孔底部向两侧进行湿法腐蚀，去除不需要的衬底中的SiO2部分，形成横向空腔；
3)通过ALD工艺技术沉积SiO2隔离层；
4)通过ALD工艺技术沉积第一电极层，并在衬底表面加工第一电极层的引出电极；
5)通过ALD工艺技术沉积介质层；
6)通过ALD工艺技术沉积第二电极层，并在衬底表面加工第二电极层的引出电极，至此得到衬底内部的电容集成结构。
一种制备上述SOI(或Si)衬底内部的电容集成结构的方法，其步骤包括：
1’)准备两片衬底，分别为片I及片II；
2’)在片I表面进行光刻，并通过湿法腐蚀去除不需要的衬底中的SiO2(或Si)部分，形成横向空腔；
3’)将片I与片II对准键合；
4’)在片II上刻蚀TSV通孔至已形成的横向空腔停止；
5’)通过ALD工艺技术沉积SiO2隔离层；
6’)通过ALD工艺技术沉积第一电极层，并在衬底表面加工第一电极层的引出电极；
7’)通过ALD工艺技术沉积介质层；
8’)通过ALD工艺技术沉积第二电极层，并在衬底表面加工第二电极层的引出电极，至此得到衬底内部的电容集成结构。
与现有技术相比，本发明的有益效果如下：
本发明提出了一种在衬底内部的电容集成结构，通过衬底内部横向空腔结构，利用ALD工艺技术实现该结构内侧壁表面薄膜的沉积，进而在衬底内部集成电容。采用ALD工艺技术沉积薄膜，在镀膜均匀性、覆盖率、厚度控制、薄膜组分以及材料质量等方面具有很大的优势。将电容集成在衬底内部，能够增加衬底表面可利用面积，进一步提高集成度。
附图说明
图1是本发明的SOI衬底内部集成电容结构示意图，其中TSV盲孔数为1。
图2是本发明的SOI衬底内部集成电容结构示意图，其中TSV盲孔数为2。
图3是本发明的SOI衬底内部集成电容结构示意图，其中TSV盲孔数为3或大于3。
图4是SOI衬底的示意图。
图5是在SOI衬底上刻蚀两个TSV盲孔的示意图。
图6是从TSV底部去除SiO2的示意图。
图7是沉积SiO2隔离层1的示意图。
图8是制备电容的电极极板a的示意图。
图9是沉积介质层1的示意图。
图10是制备电容的电极极板b的示意图。
图11是通过一次光刻去除片I表面特定位置处的SiO2的示意图。
图12是片I和片II键合后的示意图。
图13是在片II上刻蚀两个TSV通孔的示意图。
图14是通过一次光刻去除片I’表面特定位置处的Si的示意图。
图15是片I’和片II’键合后的示意图。
图16是在片II’上刻蚀两个TSV通孔的示意图。
图17是沉积SiO2隔离层1的示意图。
图18是制备电容的电极极板a及引出电极1’的示意图。
图19是沉积介质层1的示意图。
图20是制备电容的电极极板b及引出电极2’的示意图。
备注：为了体现出示意图中的各个部分，图中各部分尺寸比例与实际比例并不一致。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面通过具体实施例和附图，以SOI衬底为例对本发明做进一步说明。
图1至图3为本发明的SOI衬底内部集成电容结构示意图，其中TSV盲孔数分别为1、2和3或大于3。从空腔侧壁表面向外依次为：隔离层1、电极层1(即极板a)、介质层1、电极层2(极板b)。另外，在衬底表面加工有极板a、b的引出电极1’和2’。
图4至图10为SOI衬底内部集成电容的加工工艺流程图，加工方案是基于SOI(SilicononInsulator，绝缘体上硅)衬底，以TSV盲孔数为2为例，具体包括如下步骤：
(1)备片SOI，如图4所示；
(2)在SOI衬底上采用BOSCH工艺刻蚀两个TSV盲孔至SiO2层停止，如图5所示；
(3)当步骤(2)完成后，从TSV底部向两侧进行SiO2湿法腐蚀，直至相邻的两个TSV孔互通，如图6所示；采用的腐蚀溶液可以是BHF(BufferedHF，缓冲氢氟酸)等；
(4)当步骤(3)完成后，通过ALD工艺技术沉积预定厚度的SiO2为隔离层1，如图7所示，作为下一步电极层1与Si衬底的电学隔离；
(5)当步骤(4)完成后，通过ALD工艺技术沉积预定厚度的电极层1，并在衬底表面加工引出电极1’，如图8所示，实现电容的电极极板a的加工；材质可以是Al或Cu或Ta或TaN等；
(6)当步骤(5)完成后，通过ALD工艺技术沉积预定厚度的介质层1，如图9所示，实现电容的极板间介质层的加工；材质可以是Si3N4或SiO2或HfO2或Ta2O5等；
(7)当步骤(6)完成后，通过ALD工艺技术沉积预定厚度的电极层2，并在衬底表面加工引出电极2’，实现电容的电极极板b的加工，如图10所示；材质可以与电极层1相同或不同；
至此，SOI衬底内部电容集成完成。
除了上述实施方式外，还可通过如下实施方式加工图6所示结构，用以后续薄膜沉积，具体包括如下步骤：
(1’)备片，包括一片二氧化硅片I及一片硅片II。
(2’)在片I的SiO2面进行一次光刻，并通过湿法腐蚀去除不需要的SiO2，如图11所示，所形成结构与图6中的SiO2层一致。
(3’)将片I与片II对准键合，如图12所示。
(4’)在片II上采用BOSCH工艺刻蚀两个TSV通孔至步骤(2’)中已形成的横向空腔停止，如图13所示。
除了上述实施方式外，还可通过Si衬底实现衬底内部电容集成结构，具体包括以下步骤：
(1”)备片，为两片硅片，分别为I’及II’。
(2”)在片I’表面进行一次光刻，并通过湿法腐蚀去除不需要的Si，如图14所示。
(3”)将片I’与片II’对准键合，如图15所示。
(4”)在片II’上采用BOSCH工艺刻蚀两个TSV通孔至步骤(2’)中已形成的横向空腔停止，如图16所示。
(5”)通过ALD工艺技术沉积预定厚度的SiO2为隔离层1，如图17所示，作为下一步电极层1与Si衬底的电学隔离；
(6”)通过ALD工艺技术沉积预定厚度的电极层1，并在衬底表面加工引出电极1’，如图18所示，实现电容的电极极板a的加工；材质可以是Al或Cu或Ta或TaN等；
(7”)通过ALD工艺技术沉积预定厚度的介质层1，如图19所示，实现电容的极板间介质层的加工；材质可以是Si3N4或SiO2或HfO2或Ta2O5等；
(8”)通过ALD工艺技术沉积预定厚度的电极层2，并在衬底表面加工引出电极2’，实现电容的电极极板b的加工，如图20所示；材质可以与电极层1相同或不同；
至此，Si衬底内部电容集成完成。
以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求书所述为准。

Claims (9)

1.一种衬底内部的电容集成结构，其特征在于，包括衬底，该衬底上设有TSV盲孔，该TSV盲孔从侧壁表面向外依次为隔离层、第一电极层、介质层、第二电极层，在该衬底表面设有电极引出。
2.如权利要求1所述的衬底内部的电容集成结构，其特征在于，所述衬底为Si衬底或者SOI衬底。
3.如权利要求1所述的衬底内部的电容集成结构，其特征在于，所述TSV盲孔的数量为1个、2个或者多个。
4.如权利要求1所述的衬底内部的电容集成结构，其特征在于，所述隔离层、第一电极层、介质层和第二电极层采用ALD技术沉积。
5.如权利要求1所述的衬底内部的电容集成结构，其特征在于，所述隔离层为SiO2，所述第一电极层、第二电极层为Al或Cu或Ta或TaN，所述介质层为Si3N4或SiO2或HfO2或Ta2O5。
6.一种制备SOI衬底内部的电容集成结构的方法，其特征在于，包括如下步骤：
1)在衬底上刻蚀TSV盲孔；
2)从TSV盲孔底部向两侧进行湿法腐蚀，去除不需要的衬底中的SiO2部分，形成横向空腔；
3)通过ALD工艺技术沉积SiO2隔离层；
4)通过ALD工艺技术沉积第一电极层，并在衬底表面加工第一电极层的引出电极；
5)通过ALD工艺技术沉积介质层；
6)通过ALD工艺技术沉积第二电极层，并在衬底表面加工第二电极层的引出电极，至此得到衬底内部的电容集成结构。
7.一种制备SOI衬底或Si衬底内部的电容集成结构的方法，其特征在于，包括如下步骤：
1’)准备两片衬底，分别为片I及片II；
2’)在片I表面进行光刻，并通过湿法腐蚀去除不需要的衬底中的SiO2或Si部分，形成横向空腔；
3’)将片I与片II对准键合；
4’)在片II上刻蚀TSV通孔至已形成的横向空腔停止；
5’)通过ALD工艺技术沉积SiO2隔离层；
6’)通过ALD工艺技术沉积第一电极层，并在衬底表面加工第一电极层的引出电极；
7’)通过ALD工艺技术沉积介质层；
8’)通过ALD工艺技术沉积第二电极层，并在衬底表面加工第二电极层的引出电极，至此得到衬底内部的电容集成结构。
8.如权利要求6或7所述的方法，其特征在于，所述TSV盲孔的数量为1个、2个或者多个。
9.如权利要求6或7所述的方法，其特征在于，所述隔离层为SiO2，所述第一电极层、第二电极层为Al或Cu或Ta或TaN，所述介质层为Si3N4或SiO2或HfO2或Ta2O5。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895579A (zh) * 2016-06-08 2016-08-24 无锡微奥科技有限公司 一种基于soi衬底的tsv圆片的加工方法
CN111243970A (zh) * 2020-02-28 2020-06-05 浙江集迈科微电子有限公司 一种空腔中芯片嵌入工艺
CN111864063A (zh) * 2020-07-09 2020-10-30 复旦大学 三维电容制备方法
CN111864064A (zh) * 2020-07-09 2020-10-30 复旦大学 三维电容
US11183602B2 (en) 2018-08-08 2021-11-23 Shenzhen Weitongbo Technology Co., Ltd. Trench capacitor and method for manufacturing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1977365A (zh) * 2004-07-06 2007-06-06 东京毅力科创株式会社 贯通基板、内插器以及贯通基板的制造方法
CN101119924A (zh) * 2005-02-18 2008-02-06 罗伯特·博世有限公司 带有双膜片的微机械膜片传感器
CN101999162A (zh) * 2007-12-14 2011-03-30 纳米系统公司 形成衬底元件的方法
US20120018819A1 (en) * 2010-07-26 2012-01-26 Stmicroelectronics S.R.L. Process for manufacturing a micromechanical structure having a buried area provided with a filter
CN102530847A (zh) * 2012-02-22 2012-07-04 中国科学院上海微系统与信息技术研究所 热绝缘微结构及其制备方法
CN102709311A (zh) * 2011-02-17 2012-10-03 美士美积体产品公司 带有具有压缩应力的保形沉积导电层的深沟槽电容器
CN103348442A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
CN104115270A (zh) * 2011-12-14 2014-10-22 英特尔公司 具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘体-金属(mim)电容器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1977365A (zh) * 2004-07-06 2007-06-06 东京毅力科创株式会社 贯通基板、内插器以及贯通基板的制造方法
CN101119924A (zh) * 2005-02-18 2008-02-06 罗伯特·博世有限公司 带有双膜片的微机械膜片传感器
CN101999162A (zh) * 2007-12-14 2011-03-30 纳米系统公司 形成衬底元件的方法
US20120018819A1 (en) * 2010-07-26 2012-01-26 Stmicroelectronics S.R.L. Process for manufacturing a micromechanical structure having a buried area provided with a filter
CN103348442A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
CN102709311A (zh) * 2011-02-17 2012-10-03 美士美积体产品公司 带有具有压缩应力的保形沉积导电层的深沟槽电容器
CN104115270A (zh) * 2011-12-14 2014-10-22 英特尔公司 具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘体-金属(mim)电容器
CN102530847A (zh) * 2012-02-22 2012-07-04 中国科学院上海微系统与信息技术研究所 热绝缘微结构及其制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895579A (zh) * 2016-06-08 2016-08-24 无锡微奥科技有限公司 一种基于soi衬底的tsv圆片的加工方法
US11183602B2 (en) 2018-08-08 2021-11-23 Shenzhen Weitongbo Technology Co., Ltd. Trench capacitor and method for manufacturing the same
CN111243970A (zh) * 2020-02-28 2020-06-05 浙江集迈科微电子有限公司 一种空腔中芯片嵌入工艺
CN111864063A (zh) * 2020-07-09 2020-10-30 复旦大学 三维电容制备方法
CN111864064A (zh) * 2020-07-09 2020-10-30 复旦大学 三维电容

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