CN101999162A - 形成衬底元件的方法 - Google Patents

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Abstract

本发明涉及一种形成衬底元件的方法，所述衬底元件包括诸如纳米线、晶体管和其他结构之类的半导体元件，还涉及通过这种方法形成的元件。

Description

形成衬底元件的方法
有关联邦赞助研究的声明
本发明的一部分依照与美国政府的合同，美国特别行动命令合同号W911QY-66-C-0099。这样，美国政府对于本发明具有确定的权利。
技术领域
本发明涉及一种形成衬底元件的方法，所述衬底元件包括诸如纳米线、晶体管和其他结构之类的半导体元件，还涉及通过这种方法形成的元件。
背景技术
在历史上已经使用金属催化气-液-固(VLS)生长技术执行了诸如纳米线和晶体管之类的电子部件的制造方法，接着是在第二衬底上随后的器件制造。然而，VLS方法限制了能够制造的器件的类型。例如，因为所述结构典型地沿垂直方向，难以对VLS生长晶片上的栅极或其他电极进行构图。此外，难以产生自对准的源极和漏极掺杂结构，所述自对准源极和漏极掺杂结构是传统金属氧化物半导体(MOS)晶体管的标准特征。使用传统VLS技术产生具有轻掺杂漏极区的结构也具有挑战性。通常，VLS产生结构(例如纳米线)的垂直方向阻止在半导体工业中广泛使用的许多标准构图技术。
另外，VLS生长利用金属催化，金属催化通常导致所形成结构的沾污，并且不会允许尺寸控制或者表面平滑度的精确。
因此，所需要的是克服这些缺陷的衬底元件的生产方法。
发明内容
本发明通过提供衬底元件的形成方法满足了上述需求，所述衬底元件包括诸如纳米线和晶体管之类的电子部件。
在实施例中，本发明提出了一种形成一个或更多衬底元件的方法。在合适的实施例中，提供设置在支撑层上的衬底层。然后将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分。然后去除一个或更多未覆盖的衬底层部分。接下来，去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层(在合适的实施例中，经由一个或更多侧向支撑突出物(support tab))，并且可以在去除之前处理所述悬置衬底元件。然后去除所述衬底元件。
在典型实施例中，所述衬底层包括半导体(例如硅)，以及所述支撑层包括半导体氧化物(例如氧化硅)。在另外的实施例中，所述支撑层包括半导体合金(例如，SiGe)或掺杂半导体(例如，掺杂硅)。在合适的实施例中，这里所述的掩模区是光刻掩模，并且通过刻蚀(包括各向同性刻蚀和各向异性刻蚀)进行各种层的去除。最后的去除步骤也可以包括掩模和刻蚀以去除衬底元件。在其他实施例中，可以使用声波波切割或机械切割来去除衬底元件。
处理衬底元件的方法示例包括：在所述元件上设置各种层，例如绝缘层(例如氧化物层)，以及然后在所述绝缘层上设置栅极层(例如，金属或多晶硅)。附加处理也可以包括所述元件的轻掺杂和重掺杂，以及诸如氮化物层之类的保护层的添加。
本发明也提出了一种通过这里所述的各种工艺制备的纳米线，包括具有半导体核心、氧化物层和金属或多晶硅外壳的纳米线。本发明也提出了一种可以通过本发明的各种工艺制备的晶体管部件。
本发明也提供了一种形成一个或更多衬底元件的方法，其中所述衬底元件在处理期间没有悬置。合适地，提供了在支撑层上设置的衬底层，然后将一个或更多掩模区设置在所述衬底层上，以覆盖至少一部分衬底层。然后去除一个或更多未覆盖的衬底层，从而形成一个或更多衬底元件。然后在去除之前处理(例如沉积各种层，掺杂等等)所述衬底元件。
在以下描述中将阐述本发明的附加特征和优点，并且根据所述描述部分地将是明白的，或者可以通过本发明的实践来学习。通过所述结构来实现或者获得本发明的优点，具体地通过在所写的描述、权利要求以及附图中指出。
应该理解的是前述一般描述和随后详细描述是示例性和解释性的，并且是为了提供对于所要求权利的本发明的进一步解释。
附图说明
结合在此并且形成说明书一部分的附图示出了本发明，并且与所述描述一起进一步用于解释本发明的原理，并且使得本领域普通技术人员能够实现和使用本发明。
图1A-1V示出了根据本发明一个实施例形成衬底元件的方法的示意图。
图1W示出了根据本发明一个实施例在通过声波处理去除之前的衬底元件。
图1X示出了根据本发明一个实施例在通过机械切割去除之前的衬底元件。
图2是根据本发明一个实施例的用于形成衬底元件的另一种方法的流程图。
图3A-3P示出了根据本发明一个实施例的用于形成衬底元件和晶体管元件的方法的示意图。
图4示出了根据本发明一个实施例的用于形成衬底元件和晶体管元件的另一种方法的流程图。
图5A-5Z示出了根据本发明一个实施例的用于形成衬底元件的附加方法的示意图。
图6A-6B示出了说明正确放置和不正确放置的晶体管元件的示意图。
图7A-7E示出了说明根据本发明一个实施例的选择性刻蚀工艺的示意图。
图8A-8L示出了根据本发明一个实施例的用于形成衬底元件的另一方法的示意图。
图9A-9B示出了根据本发明一个实施例的用于形成衬底元件的再一方法的流程图。
图10A-10R示出了根据本发明一个实施例的用于形成衬底元件的又一方法的示意图。
图11A-11J示出了根据本发明一个实施例的用于形成衬底元件的方法的示意图，上接图10A-10R。
图12A-12M示出了根据本发明一个实施例的用于形成衬底元件的方法的示意图，上接图11A-11J。
图13A-13B示出了根据本发明一个实施例的用于形成衬底元件的另一方法的流程图。
图14A-14R示出了根据本发明一个实施例的用于形成衬底元件的仍然另一方法。
图15示出了根据本发明一个实施例的用于形成衬底元件仍然另一方法的流程图。
图16A-16D示出了根据本发明一个实施例的用于形成二维管芯电路的方法。
图17A-17N示出了根据本发明一个实施例的利用支撑构件形成衬底元件的方法的示意图。
图18示出了根据本发明一个实施例的利用支撑构件形成衬底元件的方法的流程图。
图19A-19E示出了根据本发明一个实施例的用于去除衬底元件的方法的示意图。
图20A-20C示出了根据本发明一个实施例制备的悬置衬底元件。
图21示出了根据本发明一个实施例的已处理悬置衬底元件的截面图。
图22示出了根据本发明一个实施例的已处理悬置元件的放大截面图。
图23A-23B是根据本发明一个实施例的用于形成衬底元件的又一方法的流程图。
图24A-24N示出了根据本发明一个实施例的用于形成衬底元件的方法的示意图。
图25A-25H示出了根据本发明一个实施例的用于形成衬底元件的方法的示意图。
图26A-26AB示出了根据本发明一个实施例的利用侧面支撑突出物形成衬底元件的方法的示意图。
图27示出了根据本发明一个实施例的利用侧面支撑突出物形成衬底元件的方法的流程图。
图28A-28B示出了根据本发明一个实施例的使用应力释放结构形成衬底元件的方法的示意图。
图29A-29B示出了不使用(A)和使用(B)应力释放结构的衬底元件的电子显微图。
图29C示出了包括侧面支撑突出物和应力释放结构两者的衬底元件的电子显微图。
现在将参考附图描述本发明。在附图中，类似的参考数字表示相同或功能类似的元件。
具体实施方式
应该理解的是这里所示和描述的具体实现是本发明的示例，而不会在任何方面限制本发明的范围。实际上为了简洁起见，这里可能不会详细地描述传统的电子器件、制造、半导体器件、以及纳米晶体、纳米颗粒、纳米线(NW)、纳米棒、纳米管和纳米带技术和系统的其他功能方面(以及系统更多单独工作部件的分量)。另外，所述技术适用于电子系统应用、光学系统应用、消费电子装置、工业或军事电子装置、无线系统、空间应用或任意其他应用。
如这里所使用的，术语“纳米结构”指的是具有尺寸小于约500nm的至少一个区域或特征尺寸的结构，包括小于约1nm的量级。如这里所使用的，当参考任何数值时，“大约”意味着所声称值的±10％的值(例如，“约100nm”包含从90nm至110nm的尺寸范围，包含性的)。如这里所使用的术语“纳米结构”包含本领域普通技术人员已知的纳米颗粒、量子点、纳米晶体、纳米线、纳米棒、纳米带、纳米管、纳米四脚体(nanotetrapod)和其他类似纳米结构。如贯穿全文所描述的，纳米结构(包括纳米颗粒、纳米晶体、量子点、纳米线等)合适地具有小于约500nm的至少一个特征尺寸。适当地，纳米结构沿至少一个特征尺寸(例如，所述纳米结构的宽度或长度的尺寸)小于约500nm，小于约300nm，小于约200nm，小于约100nm，小于约50nm，小于约20nm，小于约15nm，小于约10nm或小于约5nm
如这里所使用的，术语“衬底元件”指的是由衬底材料或衬底层形成的结构。可以使用本发明的方法生产的衬底元件的示例包括但是不局限于：线、棒、带、四脚体(包括诸如纳米线、纳米棒、纳米带、纳米四脚体、纳米管、纳米点、纳米晶体等之类的纳米结构)、以及诸如晶体管、电容器、二极管、电阻器、电感器等等之类的电路元件、以及诸如相同元件上的晶体管、电容器、二极管等等之类的相同衬底元件上的电路元件的组合，所述组合形成在另外应用中可以去除和利用的复杂器件。
由本发明的方法生产的衬底元件可以由合适的材料来生产，包括诸如无机导电材料(例如金属)、半导体材料和绝缘材料之类的无机材料。在典型实施例中，使用本发明的方法生产半导体元件。如这里所使用的，“半导体元件”指的是包括至少一个半导体的结构，并且在典型实施例中可以包括附加层或附加材料。在本发明的实践中使用的合适的半导体材料和半导体元件包括在美国专利申请No.10/796,832中公开的那些材料，并且包括任意类型的半导体，所述半导体包括Ⅱ-Ⅵ族、Ⅲ-Ⅴ族、Ⅳ-Ⅵ族和Ⅳ族半导体。合适的半导体材料包括但是不局限于：Si、Ge、Sn、Se、Te、B、C(包括钻石)、P、BN、BP、BAs、AIN、AIP、AlAs、AsSb、GaN、GaP、GaAs、GaSb、InN、InP、InAs、InSb、AIN、AIP、AlAs、AISb、GaN、GaP、GaAs、GaSb、ZnO、ZnS、ZnSe、ZnTe、CdS、CdSe、CdTe、HgS、HgSe、HgTe、BeS、BeSe、BeTe、MgS、MgSe、GeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSe、PbTe、CuF、CuCl、CuBr、CuI、Ge3N4、(Al，Ga，In)2(S，Se，Te)3、Al2CO以及两种或更多这种半导体的适当组合。在另外的实施例中，所述衬底元件可以包括诸如金属、多晶硅、聚合物、绝缘体材料等等之类的材料。合适的金属包括但是不局限于Pd、Pt、Ni、W、Ru、Ta、Co、Mo、Ir、Re、Rh、Hf、Nb、Au、Ag、Fe、Al、WN2和TaN。合适的绝缘体材料包括但是不局限于SiO2、TiO2和Si3N4。
在典型实施例中，本发明提供了一种形成一个或更多衬底元件的方法，如参考图1A-1V中的示意图在图2的流程图200中所阐述的。在图1A-1V的示意图中，页面下半部分上的图(例如图1B、1D、1F、1H、1J、1L、1N、1P、1R、1T和1V)示出了在贯穿全文所述的处理期间晶片101的顶视图。页面上半部分上的图(例如图1A、1C、1E、1G、1I、1K、1M、1O、1Q、1S和1U)示出了在穿过晶片101的各层的截面图。下半部分中所示的双向箭头(1-1)表示穿过在页面上半部分中所示晶片101的截面图的位置和方向。
如流程图200中所示，在步骤202中，提供支撑层104上的衬底层101。合适地，衬底层102完全地覆盖支撑层104，尽管不要求支撑层104被完全地覆盖。通常，衬底层102的厚度小于支撑层104，尽管这也是不要求的。衬底层102的厚度决定了最终衬底元件的尺寸。通常，衬底层102的厚度是约1nm至约1cm，合适地是约1nm至约1mm、约1nm至约1μm、约1nm至约500nm。如图1A所示，合适地，将支撑层104设置在可选的支撑平台106上。
在典型实施例中，衬底层102包括半导体。这里描述了典型的半导体，所述典型半导体包括Si、Ge、Sn、Se和Te。如以下详细讨论的，合适地，衬底层102和支撑层104是可区别地去除的。即，通过不会去除(或者不会实质上去除)支撑层104的第一物质来去除衬底层102，并且类似地，通过不会去除(或者不会实质上去除)衬底层102的第二物质来去除支撑层104。在实施例中，衬底层102包括半导体，并且支撑层104合适地包括半导体氧化物、半导体合金或掺杂半导体。在典型实施例中，支撑层104包括诸如衬底层102的氧化物(例如，如果衬底层102是Si，则是SiO2)之类的半导体氧化物，尽管在另外的实施例中，半导体氧化物可以包括除了衬底层之外的不同半导体。
在其他实施例中，支撑层104包括诸如衬底层102的合金(例如如果衬底层102是Si，则是SiGe)之类的半导体合金，尽管在另外实施例中，所述半导体合金可以包括除了衬底层之外的不同半导体。如这里所使用的，术语半导体合金意味着一个或更多半导体材料与一个或更多金属的同类混合物。
用于产生包括半导体合金上的半导体的晶片101的方法在本领域是总所周知的。例如，使用外延沉积技术或使用智能切割(SMART-
Figure GPA00001155479200081
)处理、或者使用这两者的组合。在美国专利No.5,374,564中描述了SMART-
Figure GPA00001155479200082
处理，为了教导SMART-
Figure GPA00001155479200083
将其结合在此作为参考。SMART-使用在键合之前注入的氢层和在键合之后断裂以留下薄层的体材料半导体(例如，硅)。在SMART-
Figure GPA00001155479200085
工艺中，将氢注入和退火用于将器件晶片的体材料从键合后的晶片中分裂。将化学机械抛光(CMP)用于平坦化和最小化原切割晶片的非均匀性。例如，可以利用SMART-
Figure GPA00001155479200086
工艺如下形成半导体/半导体合金晶片：1)对器件晶片(例如Si)进行处理以具有器件质量表面层，在器件层上提供一层，并且将掩埋富氢层注入到确定深度；2)提供具有合金表面的“操作晶片”；3)将器件晶片倒装并且对表面进行键合；4)将所述结构退火以从氢化物形成来形成连接空隙；5)制作所述结构；以及6)对所转移的器件进行CMP抛光和清洁。在合适的实施例中，半导体合金层是伪形态学的(pseudo-morphic)(即，晶格与半导体衬底层匹配)，或者可以使用为了应变半导体(例如Si)和半导体合金(例如SiGe)技术而研发的技术来释放半导体合金层中的应力。
在另外的实施例中，支撑层104包括诸如衬底层102的掺杂半导体(例如，如果衬底层102是硅，则是掺杂硅)之类的掺杂半导体，尽管在另外的实施例中，所述掺杂半导体可以包括除了衬底层之外的不同半导体。用于支撑层104的掺杂半导体中的典型掺杂剂在这里公开或者在本领域是公知的。可以利用本领域已知的半导体外延沉积技术来准备在半导体衬底层102下面的掺杂半导体支撑层(104)的产生。在仍然另外的实施例中，支撑层104可以包括多晶硅。
在流程图200的步骤204中，将一个或更多掩模区108设置在衬底层102上以覆盖衬底层102的至少一部分。如图1C和1D所示，按照这样的方式对衬底层120的条带进行掩模：通过未覆盖衬底层的两个部分来侧翼包围所述条带。应该注意的是，尽管图1A-1V示出了单一衬底元件的形成，可以应用本发明的方法，使得可以或者从单一的晶片101或者从多个晶片同时制备多个衬底元件(例如，2、5、10、50、100、1000、10000等)。
在流程图200的步骤206中，去除了未覆盖的衬底层部分110。如图1E所示，这在掩模区下面产生衬底部分112。应该注意的是，衬底部分112仍然在附着点111处的任一端或两端与衬底层102相连。因此如图1E所示，在衬底区112在附着点111处相连接的地方，衬底层102在截面图中仍然是可见的。如图1E所示，去除未覆盖的衬底层部分110暴露了衬底层102下面的支撑层104的部分。如这里所讨论的，由于衬底层102和支撑层104是可区别去除的，衬底层102的去除实质上不会影响下面的支撑层104的完整性。
在流程图200的步骤208中，去除了掩模区108。然后在步骤210中，去除了衬底层102下面的至少一部分支撑层104，从而形成一个或更多悬置的衬底元件112’。应该注意的是在其他实施例中，在步骤210之前不必去除掩模区108。如这里所注意到的，悬置衬底元件112’仍然在任一端(例如支撑层104上的悬臂方式)或两端(例如作为支撑层104上的桥悬置)附着到衬底层102。如这里所讨论的，产生悬置衬底元件112’的能力允许在从晶片101去除之前在步骤212中对这种元件的进一步处理。如图1G所示，当在步骤210中去除至少足够多的支撑层104以底切(例如在114处)悬置衬底元件112’时，悬置衬底元件112’完全与支撑层104分离。在步骤214中，从晶片101去除衬底元件112’。应该理解的是：贯穿全文可交换地使用术语“衬底元件”和“悬置衬底元件”，悬置衬底元件用于表示仍然附着到衬底层201的元件。此外应该理解的是，衬底部分112用于表示在底切和从支撑层104分离之前的衬底元件112。如以下详细讨论的，衬底元件112”表示由支撑构件1704支撑的衬底元件。
在合适的实施例中，步骤204中掩模区的设置包括设置诸如光刻掩模之类的抗刻蚀掩模区。然后在步骤206中，通过刻蚀合适地去除了未覆盖的衬底层部分110。通常如这里所使用的，通过刻蚀合适地执行各种层的去除。
如这里所使用的，术语“刻蚀”表示包括化学、物理或能量的的任意工艺，用于去除暴露的或未覆盖的衬底材料(例如，衬底层、支撑层和其他物质)。合适的刻蚀方法的示例包括但不局限于：诸如酸刻蚀或基刻蚀(base etching)之类的化学刻蚀，包括湿法化学刻蚀(例如，使用醋酸(H3COOH)、盐酸(HCl)、氢氟酸(HF)、硝酸(HNO3)、磷酸(H3PO4)、氢氧化钾(KOH)、氢氧化钠(NaOH)、硫酸(H2SO4)，以及本领域普通技术人员公知的其他化学试剂，参见例如美国专利No.7,153,782，7,115,526，5,820,689)；光化学刻蚀，参见例如美国专利NO.4,414,066和5,092,957以及Ashby等人的“Photochemical DryEtching of GaAs”，Appl.Phys.Lett.45：892(1984)；Ashby等人的“Composition-selective Photochemical  Etching  of CompoundSemiconductors”Appl.Phys.Lett.47：62(1985)；Smith，R.A的Semiconductors，第二版，剑桥大学出版社，纽约，1978年第279页；等离子刻蚀，参见例如美国专利No.3,615,956，4,057,460，4,464,223和4,595,454；反应离子刻蚀(RIE)，参见例如美国专利No.3,994,793，4,523,976和4,599,136；电子束刻蚀，参见例如美国专利No.4,639,301，5,149,974和6,753,538，以及Matsui等人的“Electron Beam InducedSelective Etching and Deposition technology”，Journal of VacuumScience and Technology B7(1989)，Winkler等人的“E-Beam Probestation With Integrated Tool For Electron Beam Induced Etching”，Microelectronic Engineering 31：141-147(1996)。因此为了不同的目的，将以上所列出的每一个专利和参考文献全部结合在此作为参考，特别是为了公开各种刻蚀方法及其组分。在使用掺杂半导体或半导体合金作为支撑层104的实施例中，可以利用诸如气相刻蚀之类的刻蚀，所述气相刻蚀具有依赖于合金材料(例如Ge)的比例的区别刻蚀速率。通常，与诸如HF之类的粗糙刻蚀相比，例如HCl的这种刻蚀毫无问题的采用。
如这里所使用的，“各向异性地”刻蚀意味着沿一个主要方向的刻蚀速率比沿其他方向的刻蚀速率更大。合适地，在各向异性刻蚀中，沿除了主要方向(例如，与衬底表面所在平面垂直)之外的其他方向的刻蚀速率近似为零。合适地，通过刻蚀执行步骤206中的去除，合适地通过各向异性刻蚀。例如如图1E所示，主要只沿与衬底层102的平面垂直的方向去除衬底层102。当各向异性地刻蚀掉衬底层时，即只沿与衬底平面垂直的方向，所产生的衬底元件112’的截面直径实质上是与覆盖衬底的掩模区108相同的尺寸。例如，如果将掩模区108设置成条带，例如如图1D和1E所示具有约100nm的宽度，那么在衬底层102的未覆盖部分上执行各向异性刻蚀，其中衬底层102的厚度是约100nm，产生在约100×100nm量级尺寸的衬底元件112’。因此，通过控制衬底层102的厚度以及掩模区108的宽度，可以控制衬底元件112’的截面尺寸。合适地，衬底元件112’的截面尺寸在约1nm至约500nm乘以约1nm至500nm的量级。应该理解的是尽管截面尺寸沿两个方向可以相同(即正方形形状)，也可以使用这里所公开的方法形成不具有相等截面尺寸的元件。另外，通过控制掩模区108的长度，可以设置衬底元件112’的最大长度，然后在去除或处理期间按照需要缩短所述长度。
合适地，流程图200的步骤210中的去除包括刻蚀，并且在典型实施例中包括各向同性刻蚀。各向同性刻蚀指的是沿所有方向刻蚀速率相同或实质上相同的刻蚀。即，不存在主要刻蚀方向。如图1G所示，各向同性刻蚀通过沿所有方向按照实质上相同的速率去除材料，允许去除衬底层102下面的支撑层104，并且具体地允许底切衬底元件112’，从而允许衬底元件112’悬置于与衬底层102的一个或两个附着点之间(在另外的实施例中，可以将悬置衬底元件112’附着于与衬底层102的多于两个附着点111上。
在典型实施例中，在贯穿不同实施例中使用的掩模区108可以包括负光致抗蚀剂材料。在其他实施例中，可以使用“正光致抗蚀剂层”。如这里所使用的，“负光致抗蚀剂层”指的是当曝光到辐射(包括可见和紫外光波长以及电子束和×射线辐射)时变成相对不溶于光致抗蚀剂显影剂的材料。负光致抗蚀剂层的未曝光部分(即覆盖部分)然后能够溶于光致抗蚀剂显影剂，同时覆盖的区域不能显影。在例如Sze.的“Semiconductor Device，Physics and Technology”，John Wiley & Sons，纽约，436-442页(1985)中可以找到负光致抗蚀剂层和光致抗蚀剂显影剂的使用方法的示例，将其公开全部结合在此作为参考。通常，在本发明实践中所使用的负光致抗蚀剂包括与光敏感化合物组合的聚合物。在曝光到辐射(例如紫外光)时，光敏感化合物与聚合物交联(crosslink)，致使其经受住显影剂。然而，未曝光的区域是通过显影剂可去除的。一些典型的负光致抗蚀剂材料和显影剂包括747、丙烯酸乙酯和甲基丙烯酸缩水甘油酯共聚物(COP)、GeSe和聚合(甲基丙烯酸缩水甘油酯-丙烯酸乙酯)DCOPA。可以使用任意合适的方法执行负光致抗蚀剂材料的设置，例如旋涂、喷涂或者层压所述层。相反，“正光致抗蚀剂”材料当曝光到辐射时变得几乎没有化学鲁棒性，因此按照与负光致抗蚀剂材料相反的方式工作。这里，曝光到辐射的材料将保持以产生所述掩模，而未曝光的区域将被去除。
因此在典型实施例中，将光致抗蚀剂层设置在支撑层102上。然后，将所需的图案放置在光致抗蚀剂层的顶部上，使得在曝光到辐射之后，可以去除没有化学鲁棒性(即能够化学去除)的区域，从而留下抗刻蚀的掩模区108，并且使用贯穿全文所述的各种方法打开然后可以去除的衬底层102的未覆盖区域(或者这里所述的其他层)，例如通过刻蚀。
可以使用任意合适的方法执行流程图200的步骤208中掩模区108的去除，例如简单地冲洗衬底层102或将衬底层102浸泡在溶解液(例如乙醇或水基溶液)中以去除掩模区108，或者通过等离子体灰化(例如，基于氧气的等离子体刻蚀)。
在另外的实施例中，掩模区108可以包括设置在各种表面(例如衬底层102)上的氮化物层。然后可以将光刻掩模用于对氮化物层进行构图，刻蚀所述氮化物层以形成防止对下面的覆盖区域刻蚀的“硬掩模”。氮化物掩模与光刻技术的组合使用对于本领域普通技术人员而言是公知的。
在步骤214中，可以使用各种方法来从晶片101中去除衬底元件112’。例如在合适的实施例中，步骤214中的去除包括：首先在悬置衬底元件112’上设置一个或更多掩模区108，如图1O和1P所示。然后去除悬置衬底元件112’和/或衬底层102的至少一部分，从而将悬置衬底元件112’与衬底层102相分离，如图1Q和1R所示(例如刻蚀以在一个或更多附着点111处分离)。如图1R所示，去除衬底元件112’/衬底层102暴露出了下面的支撑层104。如图1S和1T所示，衬底元件112’由掩模区108包围，并且整个这种结构可以从晶片101中去除。在可选实施例中，在去除掩模区108之前，衬底元件112’和掩模区108可以保留于晶片101上。去除掩模区108(例如溶解)留下了衬底元件112’作为分离结构，例如如图1V和1U所示。如贯穿全文所讨论的，合适地掩模区域108是抗刻蚀的光刻掩模。实质上通过使用这里所述的各种方法的刻蚀来合适地执行悬置衬底元件112’和/或衬底层102的一部分的去除。在合适的实施例中，使用各向异性刻蚀，使得通过主要沿与衬底层平面垂直的方向刻蚀将衬底元件112’从衬底层102分离，使得在衬底元件112’的末端处进行“切割”。
在另外实施例中，可以通过简单地摇动或振动悬置衬底元件112’来将衬底元件112’从衬底层102去除，例如通过使用超声。如图1W所示，可以经由相当薄或者易碎的连接124将悬置衬底元件112’附着到衬底层102。通过声波处理悬置衬底元件112’，可以促使所述元件从衬底层102脱离。在仍然另外的实施例中，可以通过机械切割、锯切将衬底元件112’从衬底层102去除，或者将所述元件与衬底层102分离。例如，如图1X所示，可以将衬底元件112’从衬底层102机械地切割，例如沿切割线128。用于将衬底层112’从衬底层102机械切割的方法示例包括锯、小刀或刀片、激光、水喷射和其他类似装置的使用。
如贯穿全文所讨论的，形成悬置的衬底元件112’(即，附着到一端或两端，或者甚至经由额外的附着点111附着到衬底层102)允许对于元件的进一步处理，如流程图200的步骤212中所示，同时仍然在晶片101上。衬底元件112’悬置的事实意味着在元件的一个表面上发生这种处理(例如，顶部、底部或一侧)，或者合适地，当在衬底元件112’的底切之后暴露所有表面时，可以同时在所有表面上发生这种处理。
在另外的实施例中，为了在处理期间向悬置衬底元件112’提供额外的支撑，可以在悬置衬底元件112’和支撑层104之间添加填充材料以提供稳定性，从而减小了处理期间的弯曲或翘曲/下陷和元件破坏和触碰。在本发明实践中可以使用的典型填充材料包括但不局限于半导体基的材料(例如，Si基材料)，例如半导体合金(例如SiGe)、掺杂半导体(例如掺杂硅)或多晶硅。合适地，当与悬置衬底元件112’相比较时，这种填充材料是可区别刻蚀的，从而在限制对设置在这种元件上的悬置衬底元件112’和/或层的影响的同时，允许在随后的时间去除这些填充材料。在衬底元件(例如纳米线)的湿法处理期间，这些填充材料是特别有用的，以便防止在处理期间纳米线彼此触碰和/或触碰支撑层104。
如图1I所示，可以在衬底元件112’上执行的初始处理是使衬底元件112’的角“变圆”，以便产生更圆或椭圆的截面。应该理解的是并不要求这种“变圆”。在一个实施例中，这种初始处理可以包括设置氧化物层(例如，如这里所述的生长薄氧化物层)，然后去除或刻蚀掉这一“牺牲”氧化物层。通过刻蚀掉牺牲氧化物层，暴露了衬底元件112’的干净层，并且此外也略微地弄圆了在形成之后最初存在的元件的角。在附加实施例中，在后续处理和去除之前，存在氢气情况下的热处理也导致衬底元件112’的角的变圆。
后续处理可以包括在悬置衬底元件112’上设置绝缘层。如图1K和1L所示，合适地，设置绝缘层116，使其所述绝缘层覆盖衬底元件112’的所有暴露表面。在典型实施例中，绝缘层116是在衬底元件112’上生长的氧化物层。例如，当衬底层102是诸如Si、Ge、Sn、Se、Te或B之类的半导体时，所生长的氧化物是诸如氧化硅(SiO2)、氧化锗、氧化锡、氧化硒、氧化碲或氧化硼之类的半导体氧化物。因为衬底元件是悬置的，元件的所有表面相同地氧化，并且因此氧化物层从衬底/在衬底上的所有方向实质上相同地“生长”。即，所述层沿所有方向按照实质上相同的速率生长，并且因此沿与衬底元件112’的表面垂直的方向增加厚度。然而应该注意的是，生长速率的变化可以由结晶取向、应力和其他因素引起。
如贯穿全文所使用的，用于描述包括例如绝缘层116的各种层的设置的术语“设置”表示在衬底元件112’上形成、施加、沉积或者产生各种层(例如，绝缘层)。如与绝缘层116的使用相关的术语“设置”并不局限于绝缘层(例如氧化物层)的实际生长。图1K示出了在其表面上相等地或实质上相等地设置绝缘层116的衬底元件112’的截面。依赖于设置的方法，可以按照各种方式控制在衬底元件112’上设置的绝缘层116的量。例如，通过去除或增加氧气量，可以控制生长氧化物层的厚度。在一些情况下，已经发现绝缘层116的设置引起悬置衬底元件112’扩展。因此，悬臂悬置衬底元件112’(即，经由附着点111至附着于一端)而不是附着于两端的悬置衬底元件112’的使用可以是期待的，以便最最小化处理期间的翘曲。用于限制或克服衬底元件112’的扩展的另一种方法是在升高的温度执行绝缘体沉积(例如氧化物生长)、或者执行生长后热退火。附加的解决方案包括通过等离子体化学气相沉积(CVD)或低压化学气相沉积(LPCVD)进行的绝缘体层的沉积。
在附加实施例中，可以在衬底元件112’上执行仍然另外的处理。例如，如图1M和1N所示，可以将栅极层120设置在绝缘层116上。如图1K-1L所示，尽管典型地将绝缘层116只设置在衬底元件112’和衬底层102的暴露表面(例如，如果生长氧化物)，栅极层120的设置合适地覆盖了所有暴露的表面。合适地，栅极层120是金属或多晶硅层或者类似的导电材料。用作栅极层120的典型金属包括但是不局限于钯(Pd)、铱(Ir)、镍(Ni)、铂(Pt)、金(Au)、铷(Ru)、钴(Co)、钨(W)、碲(Te)、铼(Re)、钼(Mo)、铁铂合金(FePt)、氮化钽(TaN)等。
在合适的实施例中，通过本方法形成的衬底元件是纳米线。因此在另一个实施例中，本发明提出了一种纳米线。例如，通过提供设置在支撑层104上的衬底层102来产生纳米线。如这里所讨论的，合适地，衬底层102包括半导体，以及支撑层104包括半导体氧化物。然后，可以将一个或更多掩模区108(例如光刻抗刻蚀掩模区)设置在衬底层102上以至少覆盖衬底层102的一部分。然后去除(例如通过刻蚀)一个或更多未覆盖的衬底层部分110以产生衬底部分112。合适地，紧接着掩模区108的去除，去除衬底层102下面的至少一部分支撑层104，从而形成一个或更多悬置衬底元件112’，其中所述悬置衬底元件112’保持至少在一个附着点111处附着到衬底层102上，允许在去除之前对它们进行处理(例如，各种外壳层等的添加)。然后去除衬底元件112’作为纳米线122。
如贯穿全文所讨论的，如图1O和1P所示，可以通过在悬置衬底元件112’上设置一个或更多掩模区108(例如，抗刻蚀光刻掩模)来去除纳米线。如图1Q和1R所示，然后去除(例如经由刻蚀)悬置衬底元件112’和/或衬底层102的至少一部分，从而将悬置衬底元件112’与衬底层102分离。如图1S和1T所示，衬底元件112’由掩模区108包围，并且可以从晶片101去除。在另外的实施例中，可以通过简单地晃动或振动悬置衬底元件112’或者通过将悬置衬底元件112’从衬底层102机械地切割来从衬底层102去除衬底元件112’。
通过本发明的方法提供的纳米线合适地包括：核心层(例如，衬底层112，例如半导体)以及包围所述核心的一个或更多外壳层(例如，绝缘层116和/或栅极层120)，从而形成核心-外壳-外壳结构。也可以使用这里公开的方法添加附加层/外壳，以在纳米线122上设置金属或其他材料的附加层。如这里所讨论的，可以通过设置所需厚度的衬底层102并且然后掩模所需部分来控制纳米线122的直径(或者截面)，使得在未掩模的区域去除之后产生所需的截面。合适地准备纳米线122，以便具有约5-500nm的直径，合适地约10-400nm、约50-300、或约100-200nm，例如约20nm、约30nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约160nm、约170nm、约180nm、约190nm、约200nm的直径。可以通过衬底层102的初始尺寸以及在设置掩模区108期间形成的未覆盖衬底区的尺寸来控制纳米线122的长度。在合适的实施例中，纳米线122的长度在约0.5至约50μm的量级，合适地约0.5至约20μm，例如约0.5至约10μm或者约1至10μm的长度。
在附加实施例中，本发明的方法可以包括附加的处理步骤，包括但是不局限于：如流程图200的步骤216中所示，用一种或更多种掺杂剂原子掺杂悬置衬底元件112’。如这里所使用的，“掺杂”指的是用掺杂剂原子生长或注入衬底，例如半导体(例如硅)，所述掺杂剂原子具有与衬底材料键合所必须的更大量电子(n型，n)或更小量电子(p型，p)。例如，硅晶体中的原子浓度是约5×1023/cm3。室温下硅的本征载流子浓度是约1×1010/cm3。认为约1×1010/cm3至5×1023/cm3浓度的掺杂、或者每5×1010个晶体原子具有一个掺杂剂原子至每1×108个晶体原子具有一个掺杂剂原子是轻掺杂(n-，p-)。在附加实施例中，由于在金属氧化物半导体场效应晶体管(MOSFET)的反型层中，轻掺杂包括1×1017～1×1018/cm3的掺杂。当需要使用少数载流子来流动电流时使用轻掺杂半导体。认为约5×1017/cm3或更高浓度的掺杂、或者每1×105个晶体原子具有一个掺杂剂原子是重掺杂(n+，p+)。重掺杂半导体中的所有电子在室温位于导带中，n+和p+半导体的行为如同金属一样。可以通过相对于待掺杂的表面的任意方向提供掺杂剂原子来进行掺杂。在合适的实施例中，在与待掺杂表面垂直的方向(90°)设置掺杂剂原子，或者在与表面约30°至80°之间的角度、30°-60°的角度、或者45°的角度。如流程图200的步骤220所示，紧接着步骤216中的掺杂，可以像掺杂剂原子/悬置衬底元件112’施加热退火。如这里所使用的，热退火指的是加热到合适的温度，所述合适的温度有助于掺杂剂原子扩散到衬底层102中，并且成为由活性的掺杂剂原子。在典型实施例中，热退火包括加热到约500℃-1500℃几秒、几分钟至几小时的时间段，合适地在3-50秒或更少的量级。
在另一个实施例中，可以如图3A-3P的示意图中所示、参考图4的流程图执行衬底元件112’的处理，包括掺杂，以便产生如图3O和3P中所示的一个或更多晶体管元件306。在合适的实施例中，如图4的流程图400中所示(并且如图2所示以及如上所述)，在步骤402中提供包括在支撑层104(例如，半导体氧化物、半导体合金或掺杂半导体)上设置的衬底层102(例如半导体)的晶片101。在步骤404中，将掩模区108(例如光刻抗刻蚀掩模)设置在衬底层102上，并且然后在步骤406去除未覆盖的衬底层部分。这产生了衬底元件112。在合适地去除了掩模区108之后，在步骤410中去除衬底层102下面的一部分支撑层104，以形成悬置衬底元件112’。
然后在步骤412中，例如通过生长氧化物层将绝缘层116设置在悬置衬底元件112’上。在步骤414中，将栅极层120(例如，金属或多晶硅)设置在绝缘层116上。这产生了如图3A和3B中所示的结构。如截面视图3A中所示，悬置衬底元件112’由绝缘层116以及外部栅极层120(在图3A所示所述外部栅极层覆盖了整个晶片101)覆盖。
在流程图400的步骤416中，如图3C和3D中所示，将掩模区108(例如诸如光刻掩模之类的抗刻蚀掩模区)设置在栅极120上。如图3D所示，合适地，只有一部分栅极层120被掩模层108覆盖，例如在悬置衬底元件112’中心附近的那部分。在流程图400的步骤418中，去除了未覆盖的栅极层120，从而如图3F所示暴露了下面的绝缘层116。这也形成了掩模层108下面的栅极区305(包括一部分栅极层120)。
在流程图400的步骤420中，然后用掺杂剂原子302任意地掺杂衬底层102以形成如图3G和3H所示的掺杂区304。如这里所注意到的，在合适的实施例中，这种掺杂可以是轻掺杂或重掺杂。在流程图400的步骤422中，如图3I和3J所示，然后去除掩模区108，从而暴露了包括栅极层120材料的下面栅极区305。
然后在步骤424中，去除晶体管元件306。如这里所述，如图3K和3L所示，可以通过在悬置衬底元件112’上设置一个或更多掩模区108(例如抗刻蚀光刻掩模)去除晶体管元件。如图3M和3N所示，然后去除(例如经由刻蚀)悬置衬底元件112’和/或衬底层202的至少一部分，从而将晶体管元件306与衬底层102分离。如图3M和3N所示，晶体管元件306由掩模区108包围，并且可以从晶片101去除。在另外的实施例中，可以通过简单地晃动或振动晶体管元件306、或者通过将晶体管元件从衬底层102机械切割来从衬底层102中去除晶体管元件306。如图3O和3P所示，晶体管元件306合适地包括掺杂区304(例如包括掺杂半导体材料的源极区和漏极区)以及栅极区(102/305)，合适地所述栅极区包括金属或多晶硅。
在仍然另外的实施例中，用于制备晶体管元件306的本发明方法还可以包括附加的掺杂阶段426。例如，如参考图5A-5P的流程图400中所示，紧接着步骤420中的初始掺杂(例如，如图5A和5B中所示的轻掺杂302)和如图5D和5C所示在步骤422中掩模区108的后续去除，如图5E和5F所示，将附加掩模区502设置在栅极区305和与栅极区305相邻的至少一部分绝缘层116上。如图5F所示，掩模区502延伸超过栅极区305以覆盖至少一些相邻的掺杂半导体层102。
在流程图400的步骤430中，用掺杂剂原子504再次掺杂衬底层102以产生重掺杂区506，如图5G和5H所示。当在步骤432中去除掩模区502时，如图5I和5J所示，产生了重掺杂区506和轻掺杂区304以及栅极区305。紧接着掺杂阶段426，可以如这里所述的在步骤434中执行热退火以辅助掺杂剂扩散和激活。
在典型实施例中，如上所述的本发明的方法合适地用于产生一个或更多晶体管元件。如图5P所示，晶体管元件306合适地包括由轻掺杂区(n-或p-)304分离的两个重掺杂区(n+或p+)506，所述轻掺杂区用栅极区305覆盖。
通过离子注入合适地执行了流程图400的步骤420和430中的n+或p+掺杂。用高能粒子掺杂衬底层102。在高温真空条件下执行施主或受主离子注入允许施主或受主离子扩散到衬底层中，产生半导体的施主或受主能带水平。
通过将受主或施主离子灌输到反应室中来合适地注入受主或施主状态，其中将受主或施主离子加速到足以注入到衬底层102中的较高能量。表面注入步骤与施加到衬底元件112’的一个或更多加热和冷却温度循环并行运行，允许寄居在衬底元件112’表面上的受主或施主离子扩散到衬底元件112’中。受主和施主离子近似均匀的扩散和分布到衬底元件112’中允许对于受主或施主状态设置锐利的一致带内能量水平。
在本发明的另一个实施例中，如图6A-6B所示，与沉积以及将大量晶体管元件306与电连接相连相关联的问题之一在于部件位置的非常小的偏移或者未对准可以导致最终电连接时电极之间的短路。例如如图6B所示，在将正确放置的晶体管元件在适当的位置与源电极、栅电极和漏电极相连时，向上或向下偏移或者未对准可以由于将不正确的电极与晶体管元件306的各个部分相连而导致短路。为了克服这一问题，发明提出了用于产生衬底元件的多种方法，可以选择性地刻蚀衬底元件，以便当正确定位但只没有刻蚀时暴露下面的连接，并且因此如果不正确地定位时不会与电极电连接。图7A-7E示出了衬底元件的选择性刻蚀工艺，通过根据本发明的各种方法制备衬底元件。
在另一个实施例中，如图9A-9B的流程图900和图8A-8L的示意图所示，本发明提出了一种产生衬底元件的方法，所述衬底用于如图7A-7B所示的选择性刻蚀方法。制备衬底元件用于选择性刻蚀的方法合适地包括产生如上所述以及在流程图400和图3A-3J中描述的悬置衬底元件112’。
如流程图900所示，在步骤902中，提出了设置在支撑层104(例如，包括半导体氧化物、半导体合金或掺杂半导体)上的衬底层102(例如，包括半导体层)。在步骤904中，将一个或更多掩模区108(例如光刻刻蚀掩膜)设置在衬底层102上，并且然后在步骤906中去除(例如刻蚀)未覆盖的衬底层部分110。在步骤908中合适地去除了掩模区之后，然后在步骤910中去除(例如刻蚀)衬底层102下面的至少一部分支撑层104，以形成一个或更多悬置衬底元件112’。
在流程图900的步骤912中，然后将绝缘层116(例如氧化物)设置在悬置衬底元件112’上，然后在步骤914中，将栅极层120(例如金属或多晶硅)设置在绝缘层116上。这产生了如图3A和3B所示的结构。在流程图900的步骤916中，然后将掩模区108设置在栅极层120上(如图3C和3D所示)。然后在步骤918中去除未覆盖的栅极层120，从而形成栅极区305，如图3E和3F所示。在可选步骤932中，如这里所述的，可以用一种或更多掺杂剂原子掺杂绝缘层116和衬底层102，接着在步骤934中是可选的热退火。图3E-3F示出了步骤902-918所得到的结果。在步骤920中去除掩模区108之后，在图3I和3J中可以看见下面的栅极区305(注意，掺杂302是可选步骤)。
参考图8A-8B，在图9B的流程图900的步骤922中，将保护层802设置在栅极区305和覆盖剩余晶片表面的绝缘层116上。合适地，保护层802形成于栅极、衬底和/或绝缘层的暴露表面上。可以使用任意沉积、生长、形成、层压或类似技术来执行保护层802的设置，所述类似技术包括薄膜沉积、等离子或低压(Ip)化学气相沉积(CVD)(Ip-CVD)。通常，保护层802是与衬底元件112’的其他层/部分相比可区别地去除的层。合适地，保护层802与衬底元件112’的其它层/部分相比时是可区别地刻蚀的，并且因此当暴露于相同的刻蚀剂时，保护层在合适的刻蚀剂中具有这样的刻蚀速率，所述刻蚀速率比衬底元件112’的其他层/部分的刻蚀速率更大。重要的是与绝缘层116相比，保护层802是可区别地刻蚀的，使得可以选择性地刻蚀一层或其它层(例如802或116)将留下实质上未受破坏的其它层。在合适的实施例中，保护层802包括氮化物、氧化物或类似材料，例如Si3N4、SiO2或Al2O3。如图8B所示，保护层802合适地覆盖了晶片101的所有部分，尽管如果需要保护层也可以只覆盖晶片的一部分。
在流程图900的步骤924中，如图8C和8D所示，将一个或更多掩模区108(例如光刻刻蚀掩模)设置在保护层802上。如图8D中所表示的，合适地，至少一部分下面的保护层802没有由掩模区108覆盖。在步骤926中，然后去除未覆盖的保护层部分，暴露出由绝缘层116覆盖的那部分衬底层102，如图8F所示。如图8F所示，在合适的实施例中，可以对衬底层102(以及衬底元件112’)进行掺杂(例如，如这里所讨论的轻掺杂或重掺杂)以形成掺杂区304。在步骤928，然后去除掩模区108。然后在步骤930，去除衬底元件112’。如这里所讨论的，合适地，通过在衬底元件上设置掩模区108、然后去除衬底元件和和衬底层102的一部分以便将其与衬底层分离来去除衬底元件112，如图8G-8J所示。在其他实施例中，可以使用如这里所讨论的各种其他方法(例如机械切割)来去除衬底元件112’。如图8K和8L所示，在去除之后产生可选择性刻蚀的衬底元件804，包括由绝缘层116包围的衬底元件核心112(衬底层102)。如图8L所示，元件804也合适地包括栅极区120/305。如这里所述，通过选择性去除保护层802的一部分，暴露出衬底层/绝缘层102/116的一部分(可以对这些区域进行掺杂以产生掺杂区304)。然后，元件804的其余部分用保护层802覆盖。
如这里所注意的，可选择性刻蚀的衬底元件804合适地用于图7A-7E所示的方法中。图7A示出了穿过元件804的长度的截面，示出了由绝缘层116包围的衬底元件核心112。在元件中心附近可以看见栅极层/栅极部分120/305。在所有元件804的附近可以看见保护层802，然而，在任一端(702/704)处具有绝缘层116的暴露部分。图7B和7C示出了可选择性刻蚀衬底的使用，以及这些元件减小或消除由于不正确元件放置导致的短路问题的能力。如图7B所示描述了栅极刻蚀的使用，如果正确地放置了可选择性刻蚀的衬底元件804，掩模区108覆盖了除了栅极区305之外的所有元件。然后使用刻蚀来去除覆盖栅极层/栅极区120/305(例如金属)的一部分保护层802(例如氮化物层)。这暴露了下面的栅极区305，所述下面的栅极区305然后可以与栅电极电连接。相反，在图7C中不正确地放置了引线，当使与图7B相同的图案进行掩模、并且然后执行刻蚀以选择性地去除保护层802时，除了揭露出暴露的栅极区305之外，代替地只揭露了下面的绝缘层116。这样，没有建立与栅电极的连接，并且尽管没有电连接这一可选择性刻蚀的衬底元件804，也不会导致电路短路。可以按照这样的方式设计元件804作为其部件的电子电路，以便消除当元件804由于错放或未对准导致的没有电连接的情形。例如，可以将电路设计为在需要元件804的每一个节点接受元件804的多个副本。当然在其他实施例中，可以使用较高级别的冗余方案，其中在失去衬底元件的情况下关闭电路的字部分。也可以使用诸如通常用于处理存储器或逻辑电路中的缺陷的其他冗余方案。
如图7D所示，如果代替刻蚀以暴露出栅极区305，将掩模区108设置在可选择性刻蚀的衬底元件804上以便对栅极区305进行掩模，并且允许对绝缘层116的访问。如果正确地放置了所述元件，对于绝缘层116具有选择性的刻蚀(例如，氧化物刻蚀)去除了绝缘层116，从而揭露了衬底元件112下面的部分，在合适的实施例中下面的部分可以是掺杂源极区和/或漏极区。如果如图7E所示没有正确地放置可选择性刻蚀的衬底元件804，代替地是掩模留下了保护层802的暴露部分。因此，对于绝缘层116具有选择性的刻蚀不会刻蚀保护层802，并且因此不会进行与可选择性刻蚀的衬底元件804的电连接。
在另外的实施例中，本发明提出了一种形成一个或更多衬底元件的附加方法，如参考图10A-10R、11A-11J和12A-12M的图13A-13B的流程图1300所示。流程图1300的初始步骤与如上所述的流程图类似。例如，在步骤1302中提供在支撑层104(例如，包括半导体氧化物、半导体合金或掺杂半导体)上设置衬底层102(例如包括半导体层)。在步骤1304中，将一个或更多掩模区108(例如光刻刻蚀掩模)设置在衬底层102上，并且然后在步骤1306去除(刻蚀)未覆盖的衬底层部分110。应该注意的是在合适的实施例中，去除的未覆盖衬底部分110的尺寸在长度上比衬底元件112’的最终所需长度更短。参见图10A-10F。更短初始衬底部分的使用有助于减小处理期间衬底部分的弯曲和紧缩，所述处理包括用HF气或包括或包含水的其他化学试剂的氧化物刻蚀、湿法刻蚀、氧化物生长、氧化物沉积或其他薄膜沉积。通过修改所使用的各种刻蚀剂的水含量，也可以减小弯曲和紧缩。例如，通过控制在刻蚀(例如HF刻蚀)期间存在的水汽的量，可以减小元件弯曲和/或紧缩。
在步骤1308中去除掩模区之后，然后在步骤1310中去除(例如刻蚀)衬底102下面的至少一部分支撑层104，以形成一个或更多悬置衬底元件112。图10G-10H示出了形成悬置衬底元件112之后的晶片101的顶视图和穿过平面1-1的截面视图。此外，图10H也示出了穿过每个晶片部分右侧的平面2-2的截面图。沿衬底部分/元件的长度方向获得截面2-2。如图10I和10J所示，如这里所描述的，可以出现附加处理以便将衬底部分112的角变圆，例如，通过沉积并且然后刻蚀薄氧化涂层。
在流程图1300的步骤1312中，然后将绝缘层116(例如氧化物)设置在悬置衬底部分112上(参加图10K和10L)，然后在步骤1314中，将栅极层120(例如金属或多晶硅)设置在绝缘层116上(参见图10M和10N)。在流程图1300的步骤1316中，然后将掩模区108设置在栅极层120上(如图10O和10P所示)。然后在步骤1318中去除未覆盖的栅极层120，从而形成栅极区120/305，如图10Q和10R所示。如从图10R中可以看出的，未覆盖的栅极层120的去除(例如通过刻蚀)可以去除掩模区108以下的一些栅极材料，效果是使得栅极区305小于掩模区108。
在可选的步骤1342中，如这里所述并且如图11A-11B所示的，可以用一种或更多种掺杂剂原子304掺杂绝缘层116和衬底层102。合适地，可以在与表面约30°至80°之间的角度，例如约30°-60°之间的角度、或者与表面约45°的角度提供掺杂剂原子，如图11A-11B中所示。按角度掺杂有助于将掺杂剂原子沉积到悬置衬底元件112’的所有表面上。如这里所讨论的，可以在掺杂之后执行热退火步骤1344。在步骤1320中去除掩模区108之后，可以在图11C和图11D中看见下面的栅极区305。图11D中所示的长度方向的截面(2-2)示出了如果添加掺杂剂，则对由掩模区108覆盖的那部分衬底部分112(衬底层102)进行掺杂。
在图13B的流程图1300的步骤1322中，然后去除绝缘层116，从而揭露了衬底层102。如图11E和11F中所示，没有去除栅极区305下面的绝缘层106。在步骤1324中，然后将例如氮化物层的保护层802设置在晶片上。如图11G-11H所示，保护层802覆盖了晶片101的所有暴露表面，包括栅极区305和衬底层102。在步骤1326中，然后将掩模区108设置在保护层802上以至少覆盖栅极区305。如图11J所示，合适地，没有覆盖一部分保护层1102。然后在步骤1328中去除(例如刻蚀)这些未覆盖的保护层部分1102和下面的衬底层102。如图12A所示，这暴露了支撑层104，并且限定了最终衬底元件112’的总长度。
在步骤1330中，去除掩模区108，然后在步骤1332中将后续掩模区108设置在栅极区305上。如图12D所示，掩模区108也覆盖位于栅极区305顶部上的保护层802。那么在步骤1334中去除(例如刻蚀)掩模区108外面的未覆盖保护层802。如图12F所示，这暴露了下面的衬底层102和衬底元件112的整个长度。在步骤1336中去除掩模区108之后，在步骤1338中去除衬底层102下面的至少一部分支撑层104，从而形成如这里所述的悬置衬底元件112’。如图12H所示，悬置衬底元件112’包括覆盖绝缘层116的栅极区305，栅极区和绝缘层两者均由保护层802覆盖。在步骤1340中，然后去除衬底元件112’。如图12I-12M所示，这种去除工艺合适地包括沉积掩模区以及然后刻蚀以去除衬底元件112’。在从晶片101去除元件之后，然后去除掩模区108，留下如图12M所示的衬底元件112’，现在可以在如这里所述的各种应用中利用所述衬底元件112’。在合适的实施例中，在使用之前，从衬底元件112’去除保护层802以便暴露栅极区305，从而允许栅极区与电极电连接。如这里所注意的，在典型实施例中，可以对衬底层102进行掺杂以便形成源极或漏极区304。
在另外的实施例中，本发明提从了一种用非导电层封装衬底元件的方法，所述非导电层例如是电介质。如这里所述在合适的实施例中，衬底元件可以包括栅极区和掺杂部分(包括重掺杂区和轻掺杂区，例如源极区和漏极区)。合适地在已经形成栅极区(例如，用光刻和刻蚀)并且已经产生和退火掺杂区之后，在仍然位于晶片101上的同时将非导电层添加到衬底元件(例如，晶体管)的外部。
在典型实施例中，可以通过电介质材料的低温沉积来设置非导电层，例如但是不局限于SiO2、Si3N4或Al2O3层(与层间电介质沉积步骤类似)。在另外的实施例中，可以使用本领域已知技术，通过半导体(例如硅)的氧化或有机绝缘体的沉积来形成非导电层。
可以这样沉积该非导电层，使得在衬底元件的所有表面上都是均匀的，或者可以优先沉积在要求栅电极导电保护(例如栅极短路)的区域上沉积。在典型实施例中，如图5Q-5Z所示，最初可以将非导电层520设置在整个衬底元件上。图5Q和5R表示与衬底元件120的图5I和5J所示相同的结构，衬底元件120包括高掺杂区506和轻掺杂区304以及栅极区305。然后将非导电层520设置在整个元件和晶片上，如图5S和5T所示。在典型实施例中，设置SiO2、Si3N4或Al2O3非导电层。如图5U和5V所示，然后对衬底元件120的末端部分进行掩模，从而留下下面的栅极区120/305，但是其中衬底元件120的末端保持由非导电层520保护，衬底元件120的末端部分包括掺杂漏极区和源极区(304和506)。如图5Y和5Z所示，衬底元件120从晶片101的随后去除(例如通过这里所述的刻蚀或机械七个)导致其中没有覆盖栅极区120/305的受保护晶体管元件522，但是通过非导电层520保护了元件的两个末端(例如掺杂的源极和漏极)。
因为衬底元件(例如纳米线或晶体管)的最终厚度通常由最终应用中的接触衬底的光刻的线条和间隔的最小尺寸来表示，至少一部分衬底元件(例如晶体管)上的非导电层的使用允许更短的元件/纳米线/晶体管的产生。例如，为了具有匹配的接触长度和最小尺寸，所要求的元件(例如纳米线或晶体管)通常是最小几何尺寸的5倍。因此例如，2μm的最小特征将要求衬底元件的总长度为约10μm，对于1.5μm的特征，元件将不得不是约7.5μm长，等等。为了在该结构中排除栅极短路，栅极区的长度必须小于最小特征尺寸或者必须使用其他差分接触方案。非导电层520的使用允许对源极区和漏极区的保护，从而允许更短衬底元件(纳米线、晶体管等)的产生。
在另外的实施例中，如图14A-14R的示意图和图15的流程图1500中所示，本发明提出了一种用于形成一个或更多衬底元件的方法，所述方法没有利用悬置衬底元件的产生。如流程图1500中所示，所述方法与上文所述方法类似的方式开始。在步骤1502中提供在支撑层104(例如，包括半导体氧化物、半导体合金或掺杂半导体)上设置的衬底层102(例如包括半导体层)。在步骤1504中，将一个或更多掩模区108(例如光刻刻蚀掩模)设置在衬底层102上，并且然后在步骤1506去除(刻蚀)未覆盖的衬底层部分110(参见图14A-14F)以产生衬底元件112。
然后在步骤1508中去除掩模区108。此时除了去除下面的支撑层104的一部分之外，在步骤1510中现在还进一步地处理衬底元件。如这里所述，另外的处理可以包括例如衬底元件112角部的变圆，例如参考图14I和14J所示。处理也还可以包括衬底元件112上绝缘层116的沉积，如图14K和14L所示。在绝缘层116包括衬底元件112(和衬底层102)上生长的氧化物层的实施例中，氧化物只沉积在衬底层表面上，如图14K和14L所示。如在图14L中可以看出的，只有衬底层102的暴露表面，并且具体地是衬底元件112的暴露表面包括绝缘层116。因此如图14L所示，由于衬底元件112的表面仍然设置在支撑层104上，衬底元件112不会包括绝缘层。
如这里所述并且如图14M和14N所示，栅极层120也被设置在绝缘层上。在另外的实施例中，可以如这里所讨论的执行附加的处理。例如，可以使用各种掺杂原子对衬底元件112进行掺杂，并且也可以添加诸如氮化物层之类的附加保护层以及如这里所讨论的栅极区的产生。
在步骤1512中，然后去除衬底元件112。如这里所讨论并且如图14O和14P中所示，可以去除衬底元件112下面的至少一部分支撑层104，从而产生可以从晶片101去除的悬置衬底元件。例如，可以通过在悬置衬底元件上设置一个或更多掩模区108、并且然后去除悬置衬底元件和/或衬底层的至少一部分来去除所述元件，从而将悬置衬底元件与衬底层相分离。在另外的实施例中，可以通过机械切割衬底元件以便将衬底元件从衬底层分离或其他合适的方法来将衬底元件112从支撑层104分离。如图14Q所示，衬底元件112’可以包括绝缘层116和几乎覆盖全部元件的栅极层120。
在仍然另外的实施例中，如图16A-16D所示，本发明提出了一种用于产生二维电路的方法(和二维电路本身)，可以电连接所述二维电路，而与连接之前管芯最终如何朝向无关，例如正向、背向、上侧等等。如图16A所示，二维管芯1602合适地包括一个或更多电路元件1604，每一个电路元件具有两个冗余端子(如所示的a，a；b，b；c，c和d，d)。例如，如图16A所示，二维管芯1602可以包括一个或更多(例如，2、4、10、20、50、100等)电路元件1604。如图16B所示，在二维管芯1602的沉积期间，可以旋转所述管芯，使得所述管芯的顶部和底部与图16A相比进行了反转。在图16C中，将所述管芯(原始管芯A)倒装，使得所述管芯的背面现在相对于页面平面而言面朝外。在图16D中，将所述管芯(原始管芯A)倒装并且旋转，使得所述管芯不但上下颠倒而且朝后。然而，由于端子1606的冗余度和放置，仍然可以如下所述地电连接所述电路。
在合适的实施例中，每一个端子1606均由与其他端子相比具有可区别去除性质(例如，可区分地刻蚀或可选择性地去除)的材料覆盖(或者与沿相同电连接线的端子相比，至少可区分地去除)。例如，端子“a”可以由绝缘材料(例如氧化物)覆盖，而端子“b”由某些其他保护层(例如氮化物)覆盖。在图16a-16D中，电极1608代表对于“a”端子的连接；电极1610代表对于“c”端子的连接；电极1612代表对于“d”端子的连接；电极1614代表对于“b”端子的连接。
因为需要将正确端子与正确的电极相连以避免短路或其他故障，本发明提出了一种用于确保只将正确的电极附着到正确端子的方法。在典型实施例中，将掩模区(例如光刻掩模)设置在二维管芯上以便覆盖电极1610、1612和1614的位置，但是没有对电极1608的位置进行掩模。然后，施加对于端子“a”具有选择性的刻蚀，从而去除了端子a上的覆盖物并且允许端子a电连接，但是没有去除端子b上的覆盖物。不论二维管芯1602的取向如何(在A、B、C或D)，至少端子“a”总是位于管芯的上半部分，并且因此在将要连接电极1608的位置(在图16C和16D中，所述连接将通过管芯的背部而实现)。在去除了覆盖端子a的可选择性去除的材料之后，然后去除掩模区并且电连接所述端子。然后，施加后续掩模，此时造成打开了电极1610的位置。然后，去除端子c以上的可选择性去除的材料以暴露出端子c，并且然后连接电极1610。然后使用类似的方法进行掩模，暴露出端子d和b，并且然后分别连接端子1612和1614。在附加的实施例中，一旦已经选择性地去除了所述端子上的覆盖物，也可以在所述工艺的末端电连接所有的端子。如同端子a一样，无论管芯的取向如何(图16A-16D)，冗余端子的使用允许电连接所述管芯。这有效地形成了确保即使将衬底元件倒装和/或旋转108°时衬底元件(管芯)正确连接的设计。注意，因为所述管芯可以从正面或背面连接，必须在连接点a、b、c和d的位置在管芯的正面和背面之间创建通孔或其他导电路径。
在另外的实施例中，如图17A-17N所示，参考图18的流程图1800，本发明提出了一种利用支撑构件形成一个或更多衬底元件的附加方法。在图17A-17K的示意图中，页面下半部分中的图(例如图17B、17D、17F、17H、17J和17L)示出了在贯穿全文所述的处理期间晶片101的顶视图。页面上半部分中的图(例如，17A、17C、17E、17G、17I和17K)示出了穿过晶片101的各层得到的截面图。在页面下半部分中的双箭头表示穿过页面上半部分中所示的晶片101的截面图的位置和方向。
如流程图1800和图17A-17B中所示，在步骤1802中，提供了包括在支撑层104上设置的衬底层102的晶片101。如这里所述，合适地，衬底层102完全地覆盖了支撑层104，尽管不要求完全覆盖支撑层104。这里描述了支撑层和衬底层的厚度和尺寸。如贯穿全文详细讨论的，合适地，衬底层102和支撑层是可区分地去除的。贯穿全文描述了用作衬底层102和支撑层104的典型物质。在典型实施例中，衬底层102包括半导体(例如硅)，以及支撑层104包括半导体氧化物(例如SiO2)、半导体合金(例如SiGe)、掺杂半导体(例如掺杂硅)或多晶硅。
在流程图1800的步骤1804中，将一个或更多掩模区108设置在衬底层102上以覆盖至少一部分衬底层102，如图17C-17D所示。这里描述了用作掩模区108(例如光刻掩模)的典型材料，并且在本领域是公知的。在流程图1800的步骤1806中，去除了未覆盖的衬底层部分110。这产生了掩模区下面的衬底部分112，如图17E-17F所示。衬底部分112在附着点111处仍然在任一端或两端与衬底层102相连。如图17E所示，起初未覆盖的衬底层部分110揭露了支撑层部分1702。如这里所讨论的，因为衬底层102和支撑层104是可区分地去除的，衬底层102的去除实质上不会影响下面的支撑层104的完整性。
在流程图1800的步骤1808中，合适地去除了掩模区108。然后在流程图的步骤1810中，将一个或更多掩模区108设置在衬底层102、衬底部分112和支撑层部分1702上。如图17G和17H所示，在步骤1808中设置的掩模区108合适地覆盖了至少一部分衬底部分112，并且也填充了位于衬底部分112侧面的支撑层部分1702上面的孔洞。在典型实施例中，掩模区108的部分沿与衬底部分112实质上垂直的方向与晶片101相交，尽管可以使用任意取向。在典型实施例中，如图17H所示设置两个或更多(例如3、4、5、6、7、8、9、10、20等)掩模区108，以便覆盖衬底部分112的多个部分。
在步骤1812中，去除了衬底层102下面的至少一部分支撑层104，从而形成了一个或更多衬底元件112”，其中所述衬底元件112”由一个或更多支撑构件1704支撑，如图17I和17J所示。用于覆盖衬底部分112和支撑层部分1702的至少一部分的掩模区108的使用提供了在去除期间(例如如这里所讨论的刻蚀)对掩蔽去除的保护。因此，尽管允许支撑层的去除在所述部分的大部分长度上在衬底部分112下面继续，由掩模区108掩蔽的区域将不会被迅速地直接去除。
例如，如果将刻蚀剂(例如，各向同性刻蚀剂)用于去除支撑层104，在由掩模区108保护的区域中，刻蚀剂将不能够去除衬底部分112下面的材料(或者不能迅速地去除材料)。这在掩模区108下面刻蚀剂不能到达(或者刻蚀速率小于未掩模区中刻蚀速率)的地方产生了支撑构件1704。支撑构件1704包括支撑层材料104，并且在衬底元件112”下面形成了某种类型的支柱或柱子。如图17K和17L所示，在去除掩模区108之后，如图17L所示(虚线示出了衬底元件112”下面的支撑构件1704)，沿衬底元件112”的长度由构成构件1704支撑衬底元件112”。图17N示出了图17M的衬底元件112”和支撑构件1704的放大视图。应该注意的是可以形成任意数目的支撑构件1704，用以在支撑衬底元件112”时提供帮助。
如这里所述，掩模区108的沉积合适地包括沉积诸如光刻掩模之类的抗刻蚀掩模区。然后通过诸如各向异性刻蚀之类的刻蚀合适地去除未覆盖的衬底层部分，使得主要只沿与衬底层102的平面垂直的方向去除衬底层部分。如这里所述，衬底层102下面的一部分支撑层的去除合适地包括各向同性刻蚀，在各向同性刻蚀中刻蚀速率沿所有方向都是相同的，或者实质上相同。然而，因为掩模区108覆盖了衬底层部分112的一部分，实质上不会刻蚀这些覆盖的衬底层部分下面的支撑层104，使得形成支撑构件1704。
在流程图1800的步骤1814中，从晶片101中去除衬底元件112”。如这里所述，在步骤1814中以使用各种方法来晶片101中去除衬底元件112”。例如在合适的实施例中，步骤1814中的去除首先包括在衬底元件112”上设置一个或更多掩模区108。然后去除衬底元件112”和/或衬底层102的至少一部分，从而将衬底元件112”从衬底层102分立，如这里所述。去除衬底元件112”和/或衬底层102揭露了下面的支撑层104。然后用掩模区108包围衬底元件112”，并且可以从晶片101中去除整个结构。在可选实施例中，在去除掩模区108之前，衬底元件112”和掩模区108可以保留在晶片101上。然后，去除掩模区(例如溶解)留下了衬底元件112”作为分离结构。如贯穿全文所讨论的，合适地，掩模区108是抗刻蚀的光刻掩模。合适地，通过使用这里所述的各种技术的刻蚀来执行衬底112”和/或衬底层102的一部分的去除。在合适的实施例中，使用各向异性刻蚀，使得通过主要沿与衬底层平面垂直的方向刻蚀来将衬底元件112”从衬底层102去除，使得在衬底元件112”的末端处进行“切割”。在另外的实施例中，可以通过简单地晃动或振动衬底元件112”(从而也将其从支撑构件1704分离)或者通过机械切割、锯、或者将元件从衬底层102分离来将衬底元件112”从衬底层102中去除，如这里所述。
也可以如图19A-19E所示地执行衬底元件112”的去除。图19B示出了在从图19A去除之前衬底元件112”的放大图。如图19C所示，可以将临时支撑物1902设置在悬置于相邻支撑构件1704之间的衬底元件112”下面。在典型实施例中，临时支撑物包括与支撑构件1704相比是可区别地刻蚀的材料。例如，可以根据光刻掩模材料来制备临时支撑物1904，使得甚至当去除(例如，刻蚀)支撑构件1704时，支撑物仍然保留，如图19D所示。然后可以去除临时支撑物1902，从而产生如图19E所示的支撑元件112”。
元件112”下面的一个或更多支撑构件1704的形成允许对元件的进一步处理，如流程图1800的步骤1816中所注意到的，同时仍然位于晶片101上，允许维持对于元件的附加可靠性。由于衬底元件112”悬置于相邻支撑构件1704(即沿衬底元件112”的长度彼此邻接的构件)之间，处理可以在元件的一个表面上(例如，顶部，底部或一侧)进行，或者合适地可以同时在所有表面上进行，因为在底切衬底元件112”之后暴露了所有表面。然而，支撑构件1704的使用减小了在处理期间发生的问题，例如衬底元件下陷或弯曲并且因此触碰了支撑层104和/或彼此触碰。支撑构件1704的使用允许较长引线的处理，以及包括更近间隔的线的阵列的产生，因为可以减小或消除处理期间遇到的问题。
后续处理可以包括在衬底元件112”上设置绝缘层116(例如诸如氧化硅之类的氧化物层)，如这里所述。进一步的处理也可以包括在绝缘层116上形成栅极层120，如贯穿全文所述。合适地，栅极层120是金属或多晶硅层或者类似的导电材料。用作栅极层120的典型金属包括但是不局限于钯(Pd)、铱(Ir)、镍(Ni)、铂(Pt)、金(Au)、铷(Ru)、钴(Co)、钨(W)、碲(Te)、铼(Re)、钼(Mo)、铁铂合金(FePt)、氮化钽(TaN)等等。进一步的处理也可以包括如这里所述的掺杂衬底元件112”以及设置各种保护层802，例如如这里所述的氮化物层和其他非导电层。
在另外的实施例中，本发明提出了一种悬置于衬底之上的纳米线(以及晶体管)，所述衬底包括与所述纳米线和衬底接触的一个或更多支撑构件1704。合适地，所述纳米线和晶体管包括诸如Si之类的半导体，以及所述支撑构件包括SiO2，所述衬底包括Si。在典型实施例中，纳米线包括两个或更多(例如，3，4，5，6，7，8，9，10等)支撑构件1704，所述支撑构件支撑所述衬底上的纳米线或晶体管，同时仍然允许纳米线的一部分悬置，并且因此能够被处理。
在仍然另外的实施例中，如参考图24A-24N和25A-25H的图23A-23B的流程图2300中所示，本发明提出了一种形成一个或更多衬底元件的附加方法。在图24A-24N和25A-25H的示意图中，页面下半部分中的图示出了在所述处理期间晶片101的顶视图。页面上半部分中的图示出了在平面1-1沿晶片101的各层得到的截面图。
在流程图2300的步骤2302中，提供了在衬底层102上设置的掩模层2402，如图24A和24B所示。在步骤2304中，然后可以将一个或更多掩模区108设置在掩模层2402上以覆盖至少一部分掩模层2402，如图24C和24D所示。然后在步骤2306中，去除了一个或更多未覆盖的掩模层部分2406，并且然后在步骤2308中，去除了一个或更多的未覆盖衬底层部分(因为它们通过掩模层部分的去除而揭露出来)。如图24E和24F所示，这产生了衬底元件112。
在步骤2310中，然后将保护层2408设置在掩模层2402和衬底层102上。该保护层2408也覆盖了衬底元件112的侧面，如图24G和24H所示。在流程图2300的步骤2312中，去除了至少一部分保护层2408。如图24I和24J所示，合适地，这包括从晶片101的水平表面去除保护层2408(例如使用垂直刻蚀)，同时留下覆盖衬底元件112侧面的保护层2408。
在流程图2300的步骤2314中，合适地，通过去除至少一部分衬底层102产生悬置衬底元件，从而形成一个或更多悬置的衬底元件112”，其中所述悬置衬底元件112”保持附着到衬底层102上，如图24K和24L所示。
合适地在步骤2316，然后去除保护层2408，产生了如图24M和24N所述的悬置衬底元件112”。在步骤2318中，然后去除了保护层2408，产生了如图24M和24N所示的悬置衬底元件112”。在步骤2318中，可以处理悬置衬底元件112”，并且最后在步骤2320中，可以从晶片101中去除衬底元件。
合适地，衬底层102包括半导体(例如硅)，以及掩模层2402包括半导体氧化物(例如SiO2)。如这里所述，合适地，将光刻掩模用作掩模区108。合适地，掩模层2402和衬底层102的一部分的去除包括刻蚀。如图24E和24F所示，合适地，初始刻蚀是各向异性刻蚀，以便沿垂直方向去除所述衬底(例如硅)。
在合适的实施例中，保护层2408是诸如SiO2之类的氧化物层。如图24I和24J所示，最初例如通过使用各向异性刻蚀(例如垂直氧化物刻蚀)去除一部分保护层2408。然后，可以执行另外的各向异性刻蚀以沿垂直方向去除一部分衬底层102，接着是衬底102的各向同性刻蚀以底切衬底部分112，如图24K和24L所示，从而产生悬置衬底元件112”。
如这里所述，后续处理可以包括在悬置衬底元件112”上设置绝缘层(例如，诸如氧化硅之类的氧化物层)。另外的处理也可以包括在绝缘层上形成栅极层，如贯穿全文所述。合适地，栅极层是金属或多晶硅层，或者类似的导电材料。用作栅极层的典型金属包括但是不局限于：钯(Pd)、铱(Ir)、镍(Ni)、铂(Pt)、金(Au)、铷(Ru)、钴(Co)、钨(W)、碲(Te)、铼(Re)、钼(Mo)、铁铂合金(FePt)、氮化钽(TaN)等等。进一步的处理也可以包括如这里所述的掺杂衬底元件112”以及设置各种保护层802，例如如这里所述的氮化物层和其他非导电层。
这里描述了用于去除悬置衬底元件112’的方法，并且所述方法包括使用掩模和刻蚀方法以及机械切割和声波处理。
在另外的实施例中，如图24A和24B所示，衬底102可以包括第二部分2404。在合适的实施例中，衬底102是p掺杂半导体层(例如p掺杂硅)，以及第二衬底部分2404是n掺杂半导体层(例如，n掺杂硅)(尽管在附加实施例中，衬底102可以是n掺杂半导体层，以及第二部分2404是p掺杂半导体层)。应该注意的是尽管将衬底102和第二衬底部分2404是示出为两个分立的部分，在合适的实施例中，它们可以是简单地具有掺杂彼此不同的部分的相同衬底。
如图25A-25H所示，上述方法可以用于对衬底层102和一部分第二衬底部分2404进行掩模和刻蚀，接着是沉积保护层2408(例如氧化物)(即流程图2300的步骤2302-2310)。去除一部分保护层2408、接着去除一部分第二衬底部分2404产生了如图25C和25D所示的结构，其中暴露出衬底部分112下面的第二衬底部分2404。然后，可以去除(例如通过刻蚀)衬底部分112下面的第二衬底部分，从而产生如图25E和25F所示的悬置衬底元件112’。然后可以去除保护层2408，从而产生如图25G和25H所示的悬置衬底元件112’。合适地如这里所述，可以对所述悬置衬底元件112’进行处理，并且最后从晶片101去除所述悬置衬底元件112’。在合适的实施例中，衬底层102是约50nm至约500nm(例如，约100nm，约200nm，约300nm，约400nm)的p掺杂Si层，而第二衬底部分2404是约50μm至约1000μm的n掺杂Si层。
在仍然另外的实施例中，本发明提出了一种利用一个或更多侧向支撑突出物形成一个或更多衬底元件的方法，如参考图26-A-26AB的示意图在图27的流程图2700所示。在图26A-26AB的示意图中，页面下部部分上的图示出了在贯穿全文所述的处理期间晶片101的顶视图。页面上半部分的图示出了穿过示意图中所示的1-1平面、穿过晶片101的各层得到的截面图。
如流程图2700所示，在步骤2702中提供支撑层104上的衬底层102(可选地，也包括支撑平台106)，如图27A和27B所示。如这里所述，合适地，衬底层102和支撑层104是可区别地去除的。用于衬底层102的材料包括诸如Si等等之类的半导体。典型的支撑层104包括半导体氧化物、半导体合金、掺杂半导体和这里所述的其他材料。
在流程图2700的步骤2704中，将诸如光刻掩模之类的一个或更多掩模区108设置在衬底层102上以便覆盖至少一部分衬底层102。如图26C和26D所示，合适地，将掩模区108设置为不仅对最终将成为衬底元件112的区域进行掩模，而且按照以下方式设置掩模区2602，以便保护最终将形成侧面支撑突出物2604的衬底102的区域。在步骤2706中，然后去除未覆盖的衬底层部分，从而产生衬底元件112和侧面支撑突出物2604，如图26E和26F所示。如图26E和26F所示，可以形成任意数目的侧面支撑突出物2604。通过限制侧面的弯曲/紧缩或移动、以及在晶片101的平面内的弯曲/紧缩或其他移动，这种突出物在形成悬置衬底元件112’期间以及在悬置衬底元件112’的另外处理期间提供附加支撑。如图26D所示，最终成为栅极区(120/305)的那部分衬底元件112在这一区域中不会具有任何侧面支撑，因此允许在这一部分中的进一步处理。
在步骤2408中，合适地，去除掩模区108。然后在流程图2700的步骤2710中，去除衬底层102下面的一部分支撑层104，从而形成经由侧面支撑突出物2604附着到衬底层102的悬置衬底元件112’。如以上所注意到的，通过保护这些区域免于去除(例如保护它们免于刻蚀)的掩模部分2602的存在，形成了如图26H所示的侧面支撑突出物2604。如这里所注意到的，合适地，使用各向异性刻蚀执行步骤2706中的所述去除，以便只沿与所述衬底表面的平面垂直的平面刻蚀，从而允许衬底元件112和侧面支撑突出物2604的形成。合适地，步骤2710中的去除包括各向同性刻蚀，据此去除衬底元件112和侧面支撑突出物2604下面的支撑层104，从而产生悬置衬底元件112’，所述悬置衬底元件112’与支撑层104分离、但是仍然由侧面支撑突出物2604保持在适当的位置。这里描述了典型的刻蚀剂和刻蚀方法，并且其在本领域是公知的。
掩模部分2602的适当放置允许按照这样的方式产生侧面支撑突出物2604，如流程图2700的步骤2712所示，所述处理仍然发生于悬置衬底元件112’上。如这里所注意的，在典型实施例中，在步骤2712期间可能发生的第一处理步骤可以包括将悬置衬底元件112’的角“变圆”以便产生更圆或椭圆的截面，如图26I和26J所示。应该理解的是并不要求这种“变圆”。在一个实施例中，这种初始处理可以包括设置氧化物层(例如，如这里所述的生长薄氧化物层)，并且然后去除或刻蚀掉这一“牺牲”氧化物层。
悬置衬底元件112’的后续处理可以包括在悬置衬底元件112’上设置绝缘层。如图26K和26L所示，合适地设置绝缘层116，使得所述绝缘层覆盖衬底元件112’的所有暴露表面。在典型实施例中，绝缘层116是在衬底元件112’上生长的氧化物层。例如，当衬底层102是诸如Si、Ge、Sn、Se、Te或B之类的半导体时，所生长的氧化物是诸如氧化硅(SiO2)、氧化锗、氧化锡、氧化硒、氧化碲或氧化硼之类的半导体氧化物。在附加实施例中，可以在衬底元件112’上执行仍然另外的处理。例如，可以将栅极层120设置在绝缘层116上，如图26M和26N所示。典型地，尽管只将绝缘层116设置于衬底元件112’和衬底层102(例如，如果生长了氧化物)的暴露表面上，栅极层120的设置合适地覆盖了所有暴露表面。合适地，栅极层120是金属或多晶硅层或者类似的导电材料。用作栅极层120的典型金属包括但是不局限于钯(Pd)、铱(Ir)、镍(Ni)、铂(Pt)、金(Au)、铷(Ru)、钴(Co)、钨(W)、碲(Te)、铼(Re)、钼(Mo)、铁铂合金(FePt)、氮化钽(TaN)等等。
在典型实施例中，在这种初始处理之后可以在步骤2714中从晶片101去除悬置衬底元件112’(或者可以在任意工艺之前去除)。如这里所述，本发明的方法可以用于制备包括核心层(例如半导体)和一个或更多外壳层(例如氧化物层和栅极层)的纳米线。这样，在上述初始化处理之后，可以去除作为纳米线或其他结构的衬底元件。
在仍然另外的实施例中，可以在悬置衬底元件112’上进行附加处理以产生功能晶体管和其他半导体结构。例如，在合适的实施例中，将掩模区108(例如，诸如光刻掩模之类的抗刻蚀掩模区)设置在栅极层120上，如图26O和26P所示。如图26P所示，合适地，掩模层108只覆盖了一部分栅极层120，例如，掩模层108只覆盖了悬置衬底元件112’的中心附近不具有侧面支撑突出物2604的那一部分。然后去除未覆盖的栅极层120，从而揭露了如图26R所示的下面绝缘层116。这也形成了掩模层108下面的栅极区305(包括一部分栅极层120)。
在流程图2700的步骤2716中，可选地，用掺杂剂原子302掺杂衬底层102以形成如图26S和26T所示的掺杂区304。如这里所注意到的，在合适的实施例中，这种掺杂可以是轻掺杂或重掺杂。然后如图26U和26V所示去除掩模区108，从而揭露了包括栅极层120的材料的下面栅极区305。应该注意的是贯穿这种处理，侧面支撑突出物2604继续支撑悬置衬底元件。在典型实施例中，然后可以在步骤2718中热退火所述掺杂衬底元件。
然后在步骤2714中，去除晶体管元件306。如这里所述，可以通过在悬置衬底元件112’上设置一个或更多掩模区108(例如，抗刻蚀光刻掩模)来去除晶体管元件，如图26W和26X所示。然后去除(例如经由刻蚀)悬置衬底元件112’和/或衬底层102的至少一部分，从而将晶体管元件306从衬底层102分离，如图26Y和26Z所示。这种刻蚀也将晶体管元件306从侧面支撑突出物2604分离。如图26Y和26Z所示，晶体管元件306被掩模区108包围，并且可以从晶片101去除。在另外的实施例中，可以通过简单地晃动或振动晶体管元件306、或者通过将其从衬底102机械切割来从衬底层102中去除晶体管元件306。如图26AA和26AB所示，晶体管元件306合适地包括掺杂区304(例如，包括掺杂半导体材料的源极区和漏极区)以及栅极区(102/305)，合适地所述栅极区包括金属或多晶硅。在仍然另外的实施例中，本发明的用于制备晶体管元件的方法还可以包括附加的掺杂阶段，包括轻掺杂和重掺杂，以及贯穿全文所述的附加保护层或非导电层的沉积。
在附加实施例中，如图28A和28B所示，这里所述的用于形成衬底元件的方法可以利用应力释放结构2800来辅助形成和处理不同的衬底元件，包括纳米线、晶体管和这里所述的其他半导体元件。如图28A所示，可以通过按照合适的方式掩模和刻蚀来形成应力释放元件2802。将这种应力释放元件2802合适地放置于悬置衬底元件112’的末端，尽管也可以将它们沿所述元件放置于任意位置。应力释放元件2802允许元件112’在形成和处理期间的扩展(例如，沿由箭头2804所表示的方向)，从而减小了弯曲、紧缩和其他移动，并且限制了在去除之前元件的故障。如图28B所示，可以简单地通过从应力释放元件2802中刻蚀掉元件112’，来实践如这里所述的使用掩模区180去除元件112’的方法。
图29A示出了没有使用应力释放元件制备的悬置衬底元件112’的扫描电镜图片。可以将向上“弯曲”的元件称作在形成和/或处理期间扩展的引线。应力释放元件2802的使用释放了这种应力，从而限制了元件112’的弯曲，如图29B的SEM所示。
图29C示出了悬置衬底元件112’的扫描电镜图片，所述悬置衬底元件112’包括侧面支撑突出物2604并且也包括应力释放元件2802。
各种电子器件和系统可以结合根据本发明制备的衬底元件。如这里所讨论的，在合适的实施例中，衬底元件是半导体元件，包括纳米线、纳米带、纳米管等，并且也可以是晶体管元件。下面描述了用于本发明的一些示例应用，这里是说明性目的而不是限制本发明。
包括这里所述的各种衬底元件的半导体器件(或其他类型的器件)可以与其他电子电路的信号相连，和/或可以与其他电子电路集成。半导体器件可以形成于较大的衬底上，随后可以将所述较大的衬底分离或划片成较小的衬底。另外，在较大的衬底上(即实质上比传统半导体晶片更大的衬底)，可以互连在所述较大衬底上形成的半导体器件。
如这里所述，在合适的实施例中，本发明的方法可以用于产生来自相同或分离的晶片101的多个衬底元件(例如，纳米线，晶体管等等)。这里所述的方法允许对晶片上的这些元件的处理，而无需首先将它们转移到分离的衬底(尽管可以在转移之后处理它们)。通过本发明的方法制备的元件然后可以结合在要求单独衬底元件(例如单独的半导体)或多个元件的应用中。例如，通过本发明的工艺和方法制备的衬底元件具体地可以应用于大面积、微电子衬底，在所述衬底上形成了多个元件(例如，半导体器件)。这种电子器件可以包括用于有源矩阵液晶显示器(LCD)、有机LED显示器、场发射显示器等等的显示器驱动器电路。其他有源显示器可以由纳米线聚合物、量子点聚合物化合物(所述化合物可以作为发生发射器和有源驱动矩阵)构成。通过本发明的工艺和方法制备的衬底元件也可以应用于智能图书馆、信用卡、大面积阵列传感器和射频识别(RFID)标签，包括智能卡、智能目录标签等等。
通过本发明的工艺和方法制备的衬底元件也可应用于数字和模拟电路应用。具体地，通过本发明的工艺和方法制备的衬底元件在要求大面积衬底上的超大规模集成的应用中是有用的。例如，可以在逻辑电路、存储电路、处理器、放大器和其他数字和模拟电路中实现薄膜衬底元件(例如纳米线)。
因此，很大范围的军事和消费商品可以结合通过本发明的工艺和方法制备的衬底元件。例如，这种商品可以包括个人计算机、工作站、服务器、网络设备、诸如PDA和掌中宝之类的手持电子设备、电话(例如蜂窝和标准)、无线电、电视、电子游戏和游戏系统、家庭安全系统、汽车、飞机、船舶、其他家用和商业应用等。
对于相关领域中的普通技术人员容易明白的是，在不脱离本发明及其实施例范围的情况下可以对这里所述的方法和应用进行其他合适的修改和仿制。现在已经详细地描述了本发明，通过参考以下示例，本发明将更加清楚地理解，这里包括所述示例只是为了说明的目的而并非倾向于限制本发明。
示例
示例1：衬底元件的制备
最初用氮化物层涂覆在氧化硅支撑层104上设置的硅衬底层102。然后可以将本领域公知的光刻技术用于在氮化物上产生图案掩模。氮化物的刻蚀产生了覆盖一部分Si衬底层102的氮化物硬掩模，但是也留下了未覆盖的区域。然后将标准的浅沟槽隔离(STI)刻蚀用于刻蚀贯穿暴露的Si层以形成衬底(Si)元件112。
然后将HF刻蚀用于去除衬底元件112下面的一部分氧化硅支撑层104。这形成了在两端附着到衬底层102的悬置衬底元件112’，如图20A所示。所得到的悬置衬底元件112’是截面在约100nm的量级，长度在约1μm的量级，尽管使用类似的技术也可以实现更厚或更长的引线。图20B示出了长度约20μm的悬置衬底元件112’的扫描电镜图片。图20C示出了作为悬臂结构悬置的悬置衬底元件112’，即指在元件上的一点处附着(在该实施例中，所述点在中间，尽管可以利用其他附着点)。
示例2：衬底元件的处理
如上所述，首先用氮化物层涂覆在氧化硅支撑层104上设置的硅衬底层。然后将本领域公知的光刻技术用于在氮化物上产生图案掩模。氮化物的刻蚀产生了覆盖一部分Si衬底层102的氮化物硬掩模，但是留下未覆盖区域。然后将标准的STI刻蚀用于刻蚀贯穿Si衬底层以形成衬底(Si)元件112。
然后将HF刻蚀用于去除衬底元件112下面的氧化硅支撑层104。这形成了在两端附着到衬底层102的悬置衬底元件112’。
然后在悬置衬底元件112’上执行后续处理。首先，通过在约900℃的Si热氧化来添加氧化物绝缘层116。然后，使用本领域公知的标准沉积技术将多晶硅栅极层120设置在氧化物层上。
图21示出了沿包括多个悬置衬底元件112’的晶片101得到的透射电镜(TEM)截面。悬置衬底元件112’由绝缘层116(SiO2)包围，绝缘层然后由栅极层120(多晶硅)包围。悬置衬底元件112’的尺寸沿截面在约50nm乘100nm的量级。每一个均由厚度约10-20nm的SiO2层包围，所述SiO2层由厚度在约50-100nm量级的多晶硅层包围。
如在图21中清楚地看出的，每一个悬置衬底元件112’悬置于支撑层104上，已经通过HF刻蚀去除了一部分支撑层。作为栅极层沉积的结果，多晶硅薄层(120)位于SiO2层104的顶部上。也可以看见已经底切了悬置衬底元件112’的部分(114)。准备TEM图片所要求的处理层2102也是可见的，作为支撑平台106。
图23示出了悬置衬底元件112’之一的放大TEM截面，再一次示出了氧化物绝缘层116和多晶硅栅极层120的存在。
已经介绍了本发明的典型实施例。介绍这些示例是为了说明的目的而不是限制。基于这里所包含的教导，相关领域的普通技术人员对于特征替换(包括这里所述内容的等效、扩展、变化、偏离等)是明白的。这些替换均落在部分的精神和范围之内。
因此将在该说明书中提到的所有出版物、专利和专利申请结合在此作为参考，就如同每一个单独的出版物、专利和专利申请已经具体地并且单独地结合在此作为参考。

Claims (188)

1.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分；
(d)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层，并且可以在去除之前处理所述悬置衬底元件；以及
(e)去除所述衬底元件。
2.根据权利要求1所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
3.根据权利要求2所述的方法，其中所述提供包括：提供包括Si的衬底层和包括SiO2或SiGe的支撑层。
4.根据权利要求1所述的方法，其中步骤(b)中的设置包括设置光刻掩模。
5.根据权利要求1所述的方法，其中步骤(c)中的去除包括刻蚀。
6.根据权利要求5所述的方法，其中所述刻蚀包括各向异性刻蚀。
7.根据权利要求1所述的方法，其中步骤(d)中的去除包括刻蚀。
8.根据权利要求7所述的方法，其中所述刻蚀包括各向同性刻蚀。
9.根据权利要求1所述的方法，其中步骤(e)中的去除包括：
i、将一个或更多掩模区设置在所述悬置衬底元件上；
ii、去除所述悬置衬底元件和/或衬底层的至少一部分，从而将所述悬置衬底元件从所述衬底层分离；以及
iii、去除所述掩模区。
10.根据权利要求9所述的方法，其中步骤i中的设置包括设置光刻掩模。
11.根据权利要求10所述的方法，其中步骤ii中的去除包括刻蚀。
12.根据权利要求11所述的方法，其中所述刻蚀包括各向异性刻蚀。
13.根据权利要求1所述的方法，其中步骤(e)中的去除包括声波处理所述悬置衬底元件以便将所述衬底元件从所述衬底层分离。
14.根据权利要求1所述的方法，其中步骤(e)中的去除包括机械地切割所述悬置衬底元件以便将所述衬底元件从所述衬底层分离。
15.根据权利要求1所述的方法，其中步骤(d)中的去除形成一个或更多悬置衬底元件，其中所述悬置衬底元件经由一个或更多侧面支撑突出物保持附着到所述衬底层。
16.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分；
(d)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层；
(e)处理所述悬置衬底元件；以及
(f)去除所述衬底元件。
17.根据权利要求16所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
18.根据权利要求17所述的方法，其中所述提供包括：提供包括Si的半导体层和包括SiO2或SiGe的支撑层。
19.根据权利要求16所述的方法，其中步骤(b)中的设置包括设置光刻掩模。
20.根据权利要求16所述的方法，其中步骤(c)中的去除包括刻蚀。
21.根据权利要求20所述的方法，其中所述刻蚀包括各向异性刻蚀。
22.根据权利要求16所述的方法，其中步骤(d)中的去除包括刻蚀。
23.根据权利要求22所述的方法，其中所述刻蚀包括各向同性刻蚀。
24.根据权利要求16所述的方法，其中所述处理包括在所述悬置衬底元件上设置绝缘层。
25.根据权利要求24所述的方法，其中设置绝缘层包括在所述悬置衬底元件上生长氧化物层。
26.根据权利要求25所述的方法，其中生长氧化物层包括在悬置Si元件上生长SiO2层。
27.根据权利要求24所述的方法，其中所述处理还包括在所述绝缘层上设置栅极层。
28.根据权利要求27所述的方法，其中设置栅极层包括在所述绝缘层上设置金属或多晶硅。
29.根据权利要求16所述的方法，其中步骤(f)中的去除包括：
i、将一个或更多掩模区设置在所述悬置衬底元件上；
ii、去除所述悬置衬底元件和/或衬底层的至少一部分，从而将所述悬置衬底元件从所述衬底层分离；以及
iii、去除所述掩模区。
30.根据权利要求29所述的方法，其中步骤i中的设置包括设置光刻掩模。
31.根据权利要求30所述的方法，其中步骤ii中的去除包括刻蚀。
32.根据权利要求31所述的方法，其中所述刻蚀包括各向异性刻蚀。
33.根据权利要求16所述的方法，其中步骤(f)中的去除包括声波处理所述悬置衬底元件以便将所述衬底元件从所述衬底层分离。
34.根据权利要求16所述的方法，其中步骤(f)中的去除包括机械地切割所述悬置衬底元件以便将所述衬底元件从所述衬底层分离。
35.根据权利要求16所述的方法，其中步骤(d)中的去除形成一个或更多悬置衬底元件，其中所述悬置衬底元件经由一个或更多侧面支撑突出物保持附着到所述衬底层。
36.一种通过以下方法制备的纳米线，所述方法包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分；
(d)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层，并且可以在去除之前处理所述悬置衬底元件；以及
(e)去除作为纳米线的所述衬底元件。
37.根据权利要求36所述的纳米线，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
38.根据权利要求37所述的纳米线，其中所述提供包括：提供包括Si的衬底层和包括SiO2或SiGe的支撑层。
39.根据权利要求36所述的纳米线，其中步骤(b)中的设置包括设置光刻掩模。
40.根据权利要求36所述的纳米线，其中步骤(c)中的去除包括刻蚀。
41.根据权利要求40所述的纳米线，其中所述刻蚀包括各向异性刻蚀。
42.根据权利要求36所述的纳米线，其中步骤(d)中的去除包括刻蚀。
43.根据权利要求42所述的纳米线，其中所述刻蚀包括各向同性刻蚀。
44.根据权利要求36所述的纳米线，其中步骤(d)中的去除形成一个或更多悬置衬底元件，其中所述悬置衬底元件经由一个或更多侧面支撑突出物保持附着到所述衬底层。
45.一种通过以下方法制备的纳米线，所述方法包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分；
(d)去除所述掩模区；
(e)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件；
(f)处理所述悬置衬底元件；以及
(g)去除作为纳米线的所述衬底元件。
46.根据权利要求45所述的纳米线，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
47.根据权利要求46所述的纳米线，其中所述提供包括：提供包括Si的核心层和包括SiO2或SiGe的支撑层。
48.根据权利要求45所述的纳米线，其中步骤(b)中的设置包括设置光刻掩模。
49.根据权利要求45所述的纳米线，其中步骤(c)中的去除包括刻蚀。
50.根据权利要求49所述的纳米线，其中所述刻蚀包括各向异性刻蚀。
51.根据权利要求45所述的纳米线，其中步骤(e)中的去除包括刻蚀。
52.根据权利要求51所述的纳米线，其中所述刻蚀包括各向同性刻蚀。
53.根据权利要求45所述的纳米线，其中所述处理包括在所述悬置衬底元件上设置绝缘层。
54.根据权利要求53所述的纳米线，其中设置绝缘层包括在所述悬置衬底元件上生长氧化物层。
55.根据权利要求54所述的纳米线，其中生长氧化物层包括在悬置Si元件上生长SiO2层。
56.根据权利要求53所述的纳米线，还包括在所述绝缘层上设置金属或多晶硅。
57.根据权利要求45所述的纳米线，其中所述纳米线具有约5-500nm的直径以及约0.5-20μm的长度。
58.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分；
(d)去除所述掩模区；
(e)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层；
(f)在所述悬置衬底元件上设置绝缘层；
(g)在所述绝缘层上设置栅极层；
(h)在所述栅极层上设置一个或更多掩模区以覆盖至少一部分所述栅极层；
(i)去除至少一部分未覆盖的栅极层，从而暴露出一个或更多部分的绝缘层，并且形成一个或更多栅极区；
(j)去除在步骤(h)中沉积的掩模区；
(k)在所述绝缘层和所述栅极区上设置保护层；
(l)在至少一部分所述绝缘层上设置一个或更多掩模区；
(m)去除至少一部分未覆盖的保护层，从而暴露出一个或更多部分的绝缘层；
(n)去除在步骤(l)中设置的所述掩模区；以及
(o)去除所述悬置衬底元件。
59.根据权利要求58所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
60.根据权利要求59所述的方法，其中所述提供包括：提供包括Si的衬底层和包括SiO2或SiGe的支撑层。
61.根据权利要求58所述的方法，其中步骤(b)中的设置包括设置光刻掩模。
62.根据权利要求58所述的方法，其中步骤(c)中的去除包括刻蚀。
63.根据权利要求62所述的方法，其中所述刻蚀包括各向异性刻蚀。
64.根据权利要求58所述的方法，其中步骤(e)中的去除包括刻蚀。
65.根据权利要求64所述的方法，其中所述刻蚀包括各向同性刻蚀。
66.根据权利要求58所述的方法，其中步骤(f)中的设置包括生长氧化物层。
67.根据权利要求66所述的方法，其中所述生长包括在悬置Si元件上生长SiO2层。
68.根据权利要求58所述的方法，其中在步骤(g)中的设置包括设置金属或多晶硅层。
69.根据权利要求58所述的方法，其中步骤(h)中的设置包括设置光刻掩模。
70.根据权利要求58所述的方法，其中步骤(i)中的去除包括刻蚀。
71.根据权利要求70所述的方法，其中所述刻蚀包括各向异性刻蚀。
72.根据权利要求58所述的方法，其中步骤(k)中的所述设置包括设置氮化物层。
73.根据权利要求58所述的方法，其中步骤(l)中的所述设置包括设置光刻掩模。
74.根据权利要求58所述的方法，其中步骤(m)中的去除包括刻蚀。
75.根据权利要求74所述的方法，其中所述刻蚀包括各向异性刻蚀。
76.根据权利要求58所述的方法，其中步骤(o)中的去除包括：
i、将一个或更多掩模区设置在所述悬置衬底元件上；
ii、去除所述悬置衬底元件和/或衬底层的至少一部分，从而将所述悬置衬底元件从所述衬底层分离；以及
iii、去除所述掩模区。
77.根据权利要求76所述的方法，其中步骤i中的设置包括设置光刻掩模。
78.根据权利要求76所述的方法，其中步骤ii中的去除包括刻蚀。
79.根据权利要求78所述的方法，其中所述刻蚀包括各向异性刻蚀。
80.根据权利要求58所述的方法，其中步骤(o)中的去除包括声波处理所述悬置衬底元件以便将所述悬置衬底元件从所述衬底层分离。
81.根据权利要求58所述的方法，其中步骤(o)中的去除包括机械地切割所述悬置衬底元件以便将所述悬置衬底元件从所述衬底层分离。
82.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分；
(d)去除所述掩模区；
(e)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底部分，其中所述悬置衬底部分保持附着到所述衬底层；
(f)在所述悬置衬底部分上设置绝缘层；
(g)在所述绝缘层上设置栅极层；
(h)在所述栅极层上设置一个或更多掩模区以覆盖至少一部分所述栅极层；
(i)去除至少一部分未覆盖的栅极层，从而暴露出一个或更多部分的绝缘层，并且形成一个或更多栅极区；
(j)去除在步骤(h)中沉积的掩模区；
(k)去除至少一部分没有由栅极区覆盖的绝缘层，从而暴露出一个或更多衬底层区；
(l)在所述栅极区和所述衬底层区中设置保护层；
(m)在至少一部分所述保护层上设置一个或更多掩模区以至少覆盖所述栅极区；
(n)去除至少一部分未覆盖的保护层和衬底层；
(o)去除在步骤(m)中设置的所述掩模区；
(p)设置一个或更多掩模区以覆盖所述保护栅极区；
(q)去除所述未覆盖的保护层；
(r)去除在步骤(p)中设置的掩模区；
(s)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层；以及
(t)去除所述衬底元件。
83.根据权利要求82所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
84.根据权利要求83所述的方法，其中所述提供包括：提供包括Si的衬底层和包括SiO2或SiGe的支撑层。
85.根据权利要求82所述的方法，其中步骤(b)中的设置包括设置光刻掩模。
86.根据权利要求82所述的方法，其中步骤(c)中的去除包括刻蚀。
87.根据权利要求86所述的方法，其中所述刻蚀包括各向异性刻蚀。
88.根据权利要求82所述的方法，其中步骤(e)中的去除包括刻蚀。
89.根据权利要求88所述的方法，其中所述刻蚀包括各向同性刻蚀。
90.根据权利要求82所述的方法，其中步骤(f)中的设置包括生长氧化物层。
91.根据权利要求90所述的方法，其中所述生长包括在悬置Si元件上生长SiO2层。
92.根据权利要求82所述的方法，其中在步骤(g)中的设置包括设置金属或多晶硅层。
93.根据权利要求82所述的方法，其中步骤(h)中的设置包括设置光刻掩模。
94.根据权利要求82所述的方法，其中步骤(i)中的去除包括刻蚀。
95.根据权利要求94所述的方法，其中所述刻蚀包括各向异性刻蚀。
96.根据权利要求82所述的方法，其中步骤(k)中的去除包括刻蚀。
97.根据权利要求96所述的方法，其中所述刻蚀包括各向同性刻蚀。
98.根据权利要求82所述的方法，其中步骤(l)中的设置包括设置氮化物层。
99.根据权利要求82所述的方法，其中步骤(m)中的设置包括设置光刻掩模。
100.根据权利要求82所述的方法，其中步骤(n)中的去除包括刻蚀。
101.根据权利要求100所述的方法，其中所述刻蚀包括各向异性刻蚀。
102.根据权利要求82所述的方法，其中步骤(p)中的设置包括设置光刻掩模。
103.根据权利要求82所述的方法，其中步骤(q)中的去除包括刻蚀。
104.根据权利要求103所述的方法，其中所述刻蚀包括各向异性刻蚀。
105.根据权利要求82所述的方法，其中步骤(s)中的去除包括刻蚀。
106.根据权利要求105所述的方法，其中所述刻蚀包括各向同性刻蚀。
107.根据权利要求82所述的方法，其中步骤(t)中的去除包括：
i、将一个或更多掩模区设置在所述悬置衬底元件上；
ii、去除所述悬置衬底元件和/或衬底层的至少一部分，从而将所述悬置衬底元件从所述衬底层分离；以及
iii、去除所述掩模区。
108.根据权利要求107所述的方法，其中步骤i中的设置包括设置光刻掩模。
109.根据权利要求107所述的方法，其中步骤ii中的去除包括刻蚀。
110.根据权利要求109所述的方法，其中所述刻蚀包括各向异性刻蚀。
111.根据权利要求82所述的方法，其中步骤(t)中的去除包括声波处理所述悬置衬底元件，以便将所述悬置衬底元件从所述衬底层分离。
112.根据权利要求82所述的方法，其中步骤(t)中的去除包括机械地切割所述悬置衬底元件以便将所述悬置衬底元件从所述衬底层分离。
113.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分，从而形成一个或更多衬底元件；
(d)处理所述衬底元件；以及
(e)去除所述衬底元件。
114.根据权利要求113所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
115.根据权利要求114所述的方法，其中所述提供包括：提供包括Si的半导体层和包括SiO2或SiGe的支撑层。
116.根据权利要求113所述的方法，其中步骤(b)中的设置包括设置光刻掩模。
117.根据权利要求113所述的方法，其中步骤(c)中的去除包括刻蚀。
118.根据权利要求117所述的方法，其中所述刻蚀包括各向异性刻蚀。
119.根据权利要求113所述的方法，其中所述处理包括在所述衬底元件上设置绝缘层。
120.根据权利要求119所述的方法，其中设置绝缘层包括在所述衬底元件上生长氧化物层。
121.根据权利要求120所述的方法，其中生长氧化物层包括在Si元件上生长SiO2层。
122.根据权利要求119所述的方法，其中所述处理还包括在所述绝缘层上设置栅极层。
123.根据权利要求122所述的方法，其中设置栅极层包括在所述绝缘层上设置金属或多晶硅层。
124.根据权利要求113所述的方法，其中步骤(e)中的去除包括：
i、去除所述衬底元件下面的至少一部分支撑层，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层；
ii、在所述悬置衬底元件上设置一个或更多掩模区；
iii、去除所述悬置衬底元件和/或衬底层的至少一部分，从而将所述悬置衬底元件从所述衬底层分离；以及
iv、去除所述掩模区。
125.根据权利要求124所述的方法，其中步骤i中的去除包括刻蚀。
126.根据权利要求125所述的方法，其中所述刻蚀包括各向同性刻蚀。
127.根据权利要求124所述的方法，其中步骤ii中的设置包括设置光刻掩模。
128.根据权利要求124所述的方法，其中步骤iii中的去除包括刻蚀。
129.根据权利要求128所述的方法，其中所述刻蚀包括各向异性刻蚀。
130.根据权利要求124所述的方法，其中步骤(e)中的去除包括机械地切割所述衬底元件，以便将所述衬底元件从所述衬底层分离。
131.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分，从而形成一个或更多衬底部分，并且暴露一个或更多支撑层部分；
(d)去除所述掩模区；
(e)设置一个或更多掩模区以覆盖至少一部分衬底层、衬底部分和支撑层部分；
(f)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多衬底元件，其中所述衬底元件由所述一个或更多支撑构件支撑，并且其中可以在去除之前处理所述衬底元件；以及
(g)去除所述衬底元件。
132.根据权利要求131所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
133.根据权利要求132所述的方法，其中所述提供包括：提供包括Si的衬底层和包括SiO2或SiGe的支撑层。
134.根据权利要求131所述的方法，其中步骤(b)和(e)中的设置包括设置光刻掩模。
135.根据权利要求131所述的方法，其中步骤(c)中的去除包括刻蚀。
136.根据权利要求135所述的方法，其中所述刻蚀包括各向异性刻蚀。
137.根据权利要求131所述的方法，其中步骤(f)中的去除包括刻蚀。
138.根据权利要求137所述的方法，其中所述刻蚀包括各向同性刻蚀。
139.根据权利要求131所述的方法，其中步骤(g)中的去除包括：
i、将一个或更多掩模区设置在所述衬底元件上；
ii、去除所述衬底元件和/或衬底层的至少一部分，从而将所述衬底元件从所述衬底层分离；以及
iii、去除所述掩模区。
140.根据权利要求139所述的方法，其中步骤i中的设置包括设置光刻掩模。
141.根据权利要求140所述的方法，其中步骤ii中的去除包括刻蚀。
142.根据权利要求141所述的方法，其中所述刻蚀包括各向异性刻蚀。
143.根据权利要求131所述的方法，其中步骤(g)中的去除包括机械地切割所述悬置衬底元件，以便将所述衬底元件从所述衬底层分离。
144.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在支撑层上的衬底层；
(b)将一个或更多掩模区设置在所述衬底层上，以覆盖所述衬底层的至少一部分；
(c)去除一个或更多未覆盖的衬底层部分，从而形成一个或更多衬底部分，并且暴露一个或更多支撑层部分；
(d)去除所述掩模区；
(e)设置一个或更多掩模区以覆盖至少一部分衬底层、衬底部分和支撑层部分；
(f)去除所述衬底层下面的至少一部分支撑层，从而形成一个或更多衬底元件，其中所述衬底元件由所述一个或更多支撑构件支撑；
(g)处理所述衬底元件；以及
(h)去除所述衬底元件。
145.根据权利要求144所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物或半导体合金的支撑层。
146.根据权利要求145所述的方法，其中所述提供包括：提供包括Si的半导体层和包括SiO2或SiGe的支撑层。
147.根据权利要求144所述的方法，其中步骤(b)和(e)中的设置包括设置光刻掩模。
148.根据权利要求144所述的方法，其中步骤(c)中的去除包括刻蚀。
149.根据权利要求148所述的方法，其中所述刻蚀包括各向异性刻蚀。
150.根据权利要求144所述的方法，其中步骤(f)中的去除包括刻蚀。
151.根据权利要求150所述的方法，其中所述刻蚀包括各向同性刻蚀。
152.根据权利要求144所述的方法，其中所述处理包括在所述衬底元件上设置绝缘层。
153.根据权利要求152所述方法，其中设置绝缘层包括在所述衬底元件上生长氧化物层。
154.根据权利要求153所述的方法，其中生长氧化物层包括在Si元件上生长SiO2层。
155.根据权利要求152所述的方法，其中所述处理还包括在所述绝缘层上设置栅极层。
156.根据权利要求155所述的方法，其中设置栅极层包括在所述绝缘层上设置金属或多晶硅层。
157.根据权利要求144所述的方法，其中步骤(h)中的去除包括：
i、将一个或更多掩模区设置在所述衬底元件上；
ii、去除所述衬底元件和/或衬底层的至少一部分，从而将所述衬底元件从所述衬底层分离；以及
iii、去除所述掩模区。
158.根据权利要求157所述的方法，其中步骤i中的设置包括设置光刻掩模。
159.根据权利要求158所述的方法，其中步骤ii中的去除包括刻蚀。
160.根据权利要求159所述的方法，其中所述刻蚀包括各向异性刻蚀。
161.根据权利要求144所述的方法，其中步骤(h)中的去除包括机械地切割所述悬置衬底元件，以便将所述衬底元件从所述衬底层分离。
162.一种悬置于衬底之上的纳米线，所述衬底包括与所述纳米线和所述衬底接触的一个或更多支撑构件。
163.根据权利要求162所述的纳米线，其中所述纳米线包括半导体，所述衬底包括半导体，以及所述支撑构件包括半导体氧化物。
164.根据权利要求163所述的纳米线，其中所述纳米线包括Si，所述衬底包括Si，并且所述支撑构件包括SiO2。
165.根据权利要求162所述的纳米线，包括2-10个支撑构件。
166.一种形成一个或更多衬底元件的方法，包括：
(a)提供设置在衬底层上的掩模层；
(b)将一个或更多掩模区设置在所述掩模层上，以覆盖所述掩模层的至少一部分；
(c)去除一个或更多未覆盖的掩模层部分；
(d)去除一个或更多未覆盖的衬底层部分；
(e)在所述掩模层和所述衬底层上设置保护层；
(f)去除所述衬底层的至少一部分，从而形成一个或更多悬置衬底元件，其中所述悬置衬底元件保持附着到所述衬底层；
(g)处理所述悬置衬底元件；以及
(h)去除所述衬底元件。
167.根据权利要求166所述的方法，其中所述提供包括：提供包括半导体的衬底层以及包括半导体氧化物的掩模层。
168.根据权利要求167所述的方法，其中所述提供包括：提供包括Si的半导体层和包括SiO2的掩模层。
169.根据权利要求166所述的方法，其中步骤(b)中的设置包括设置光刻掩模。
170.根据权利要求166所述的方法，其中步骤(c)和(d)中的去除包括刻蚀。
171.根据权利要求170所述的方法，其中所述刻蚀包括各向异性刻蚀。
172.根据权利要求166所述的方法，其中步骤(e)中的设置包括设置氧化物层。
173.根据权利要求166所述的方法，其中步骤(f)中的去除包括刻蚀。
174.根据权利要求173所述的方法，其中所述刻蚀包括随后是各向同性刻蚀的各向异性刻蚀。
175.根据权利要求166所述的方法，其中所述处理包括在所述悬置衬底元件上设置绝缘层。
176.根据权利要求175所述方法，其中设置绝缘层包括在所述悬置衬底元件上生长氧化物层。
177.根据权利要求176所述的方法，其中所述生长氧化物层包括在悬置Si元件上生长SiO2层。
178.根据权利要求176所述的方法，其中所述处理还包括在所述绝缘层上设置栅极层。
179.根据权利要求178所述的方法，其中设置栅极层包括在所述绝缘层上设置金属或多晶硅层。
180.根据权利要求166所述的方法，其中步骤(h)中的去除包括：
i、将一个或更多掩模区设置在所述悬置衬底元件上；
ii、去除所述悬置衬底元件和/或衬底层的至少一部分，从而将所述悬置衬底元件从所述衬底层分离；以及
iii、去除所述掩模区。
181.根据权利要求180所述的方法，其中步骤i中的设置包括设置光刻掩模。
182.根据权利要求180所述的方法，其中步骤ii中的去除包括刻蚀。
183.根据权利要求182所述的方法，其中所述刻蚀包括各向异性刻蚀。
184.根据权利要求166所述的方法，其中步骤(h)中的去除包括声波处理所述悬置衬底元件，以便将所述衬底元件从所述衬底层分离。
185.根据权利要求166所述的方法，其中步骤(h)中的去除包括机械地切割所述悬置衬底元件，以便将所述衬底元件从所述衬底层分离。
186.根据权利要求166所述的方法，其中所述提供包括在n掺杂半导体层上提供p掺杂半导体层。
187.根据权利要求186所述的方法，其中所述提供包括在n掺杂Si层上提供p掺杂Si层。
188.根据权利要求187所述的方法，其中所述提供包括在厚度约50μm至约1000μm的n掺杂Si层上提供厚度约50nm至约500nm的p掺杂Si层。
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