KR20110074724A - 기판 요소들의 형성 방법 - Google Patents

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프란시스코 레온
프란세스코 렘미
제프리 밀러
데이비드 더톤
데이비드 피. 스텀보
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나노시스, 인크.
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Abstract

본 발명은 나노와이어, 트랜지스터 및 기타 구조들 등의 반도체 요소들을 비롯한 기판 요소들을 형성하는 방법은 물론 이러한 방법에 의해 형성된 요소들에 관한 것이다.

Description

기판 요소들의 형성 방법{METHODS FOR FORMATION OF SUBSTRATE ELEMENTS}
<미연방 정부 자금 지원을 받은 연구에 관한 기재>
본 발명의 일부분은 미국 정부와의 계약, 즉 미국 특수 작전 사령부 계약 번호 W911QY-66-C-0099에 따라 이루어진 것일 수 있다. 그에 따라, 미국 정부는 본 발명에 일정한 권리를 가질 수 있다.
본 발명은 나노와이어, 트랜지스터 및 기타 구조들과 같은 반도체 요소들(semiconductor elements)을 비롯한 기판 요소들(substrate elements)을 형성하는 방법은 물론 이러한 방법에 의해 형성된 요소들에 관한 것이다.
나노와이어 및 트랜지스터 등의 전자 부품을 제조하는 방법들이 과거에는 금속-촉매 VLS(vapor-liquid-solid) 성장 기법들, 그에 뒤이어 나중에, 예를 들어, 제2 기판 상에 장치를 제조하는 것을 사용하여 수행되었다. 그렇지만, VLS 방식은 제조될 수 있는 장치의 유형들을 제한한다. 예를 들어, 구조들이 통상적으로 수직 배향으로 되어 있기 때문에, VLS 성장 웨이퍼 상에 게이트들 또는 기타 전극들을 패터닝하는 것이 어렵다. 그에 부가하여, 종래의 MOS(metal oxide semiconductor) 트랜지스터의 보통의 특징들인 자기-정렬된(self-aligned) 소스 및 드레인 도핑된 구조들을 생성하는 것이 어렵다. 또한, 종래의 VLS 기법들을 사용하여 약하게 도핑된(lightly doped) 드레인 영역들을 갖는 구조들을 생성하는 것이 어렵다. 일반적으로, VLS-생성된 구조들(예를 들어, 나노와이어들)의 수직 배향은 반도체 산업에서 널리 사용되는 표준의 패터닝 기법들 중 다수를 배제시킨다.
게다가, VLS 성장은 금속 촉매를 이용하며, 이로 인해 종종 형성된 구조들이 오염되고 치수 또는 표면 평탄성의 정밀한 제어가 가능하지 않게 된다.
따라서, 이 결점들을 극복하는 기판 요소들을 생성하는 방법이 필요하다.
본 발명은 나노와이어 및 트랜지스터 등의 전자 부품들을 비롯한 기판 요소들을 형성하는 방법들을 제공함으로써 전술한 요구들을 충족시킨다.
일 실시예에서, 본 발명은 하나 이상의 기판 요소들(substrate elements)을 형성하는 방법들을 제공한다. 양호한 실시예들에서, 지지층(support layer) 상에 배치된 기판층(substrate layer)이 제공된다. 기판층의 적어도 일부분을 덮기 위해 하나 이상의 마스킹 영역들(masking regions)이 이어서 기판층 상에 배치된다. 하나 이상의 덮이지 않은 기판층 섹션들이 이어서 제거된다. 그 다음에, 기판층 아래의 지지층의 적어도 일부분이 제거됨으로써, 하나 이상의 현수된 기판 요소들(suspended substrate elements)을 형성하고, 여기서 현수된 기판 요소들은 [양호한 실시예들에서, 하나 이상의 측방 지지 탭들(lateral support tabs)을 통해] 기판층에 부착된 채로 있고 제거 이전에 처리될 수 있다. 기판 요소들이 이어서 제거된다.
예시적인 실시예들에서, 기판층은 반도체(예를 들어, 실리콘)를 포함하고, 지지층은 반도체 산화물(예를 들어, 실리콘 산화물)을 포함한다. 다른 실시예들에서, 지지층은 반도체 합금(예를 들어, SiGe) 또는 도핑된 반도체(예를 들어, 도핑된 Si)를 포함한다. 양호한 실시예들에서, 본 명세서에 기술된 마스킹 영역들은 포토리소그라피 마스크(photolithography mask)이고, 다양한 층들의 제거는 에칭[등방성(isotropic) 에칭 및 이방성(anisotropic) 에칭을 포함함]을 통해 행해진다. 최종적인 제거 단계가 또한 기판 요소들을 제거하기 위해 마스킹 및 에칭을 포함할 수 있다. 다른 실시예들에서, 기판 요소들을 제거하기 위해 초음파 처리(sonicating) 또는 기계적 절단(mechanical cutting)이 사용될 수 있다.
기판 요소들을 처리하는 방법들의 일례는, 절연체층(예를 들어, 산화물층) 및 이어서 절연체층 상의 게이트층(예를 들어, 금속 또는 폴리실리콘)과 같이, 요소들 상에 다양한 층을 배치하는 단계를 포함한다. 부가의 처리는 또한 요소들의 약한 도핑(light doping) 및 강한 도핑(heavy doping)은 물론 질화물층(nitride layer)과 같은 보호층(protective layer)의 추가를 포함할 수 있다.
본 발명은 또한 반도체 코어(semiconductor core), 산화물층 및 금속 또는 폴리실리콘 외곽 쉘(outer shell)을 포함하는 나노와이어를 비롯한, 본 명세서에 기술된 다양한 프로세스들에 의해 준비되는 나노와이어를 제공한다. 본 발명은 또한 본 발명의 다양한 프로세스들에 의해 준비될 수 있는 트랜지스터 부품들을 제공한다.
본 발명은 또한, 기판 요소들이 처리 동안에 현수되지 않는, 하나 이상의 기판 요소들을 형성하는 방법을 제공한다. 양호하게는, 지지층 상에 배치된 기판층이 제공되고, 이어서 기판층의 적어도 일부분을 덮기 위해 하나 이상의 마스킹 영역들이 기판층 상에 배치된다. 하나 이상의 덮이지 않은 기판층 섹션들이 이어서 제거됨으로써, 하나 이상의 기판 요소들을 형성한다. 기판 요소들이 이어서 제거 이전에 처리된다(예를 들어, 다양한 층들을 배치하거나, 도핑하거나, 기타를 행한다).
본 발명의 부가의 특징들 및 이점들이 이하의 설명에서 기술될 것이며, 부분적으로는 이 설명으로부터 명백하게 되거나 본 발명을 실시함으로써 알게 될 수 있다. 본 발명의 이점들이 이 구조에 의해 실현되고 달성될 것이며, 본 발명의 기재된 설명 및 청구항들은 물론 첨부된 도면들에 상세히 언급될 것이다.
이상의 개괄적인 설명 및 이하의 상세한 설명 둘다가 예시적이고 설명을 위한 것이며 청구된 본 발명의 추가적인 설명을 제공하기 위한 것임을 잘 알 것이다.
본 명세서에 포함되어 본 명세서의 일부를 형성하는 첨부 도면들은 본 발명을 예시하고 또한, 이 설명과 함께, 본 발명의 원리들을 설명하고 당업자로 하여금 본 발명을 제조 및 사용할 수 있게 해주는 역할도 한다.
도 1a 내지 도 1v는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 방법의 개략도.
도 1w는 본 발명의 일 실시예에 따른 초음파 처리(sonication)에 의한 제거 이전의 기판 요소를 나타낸 도면.
도 1x는 본 발명의 일 실시예에 따른 기계적 절단(mechanical cutting)에 의한 제거 이전의 기판 요소를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 다른 방법의 플로우차트.
도 3a 내지 도 3p는 본 발명의 일 실시예에 따른 기판 요소들 및 트랜지스터 요소들을 형성하는 방법의 개략도.
도 4는 본 발명의 일 실시예에 따른 기판 요소들 및 트랜지스터 요소들을 형성하는 다른 방법의 플로우차트.
도 5a 내지 도 5z는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 부가의 방법의 개략도.
도 6a 및 도 6b는 정확하게 배치된 또 부정확하게 배치된 트랜지스터 요소들을 설명하는 개략도.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 선택적 에칭 프로세스(selective etching process)를 나타낸 개략도.
도 8a 내지 도 8l은 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 다른 방법의 개략도.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 또다른 방법의 플로우차트.
도 10a 내지 도 10r은 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 다른 방법의 개략도.
도 11a 내지 도 11j는 본 발명의 일 실시예에 따른, 도 10a 내지 도 10r로부터 계속되는, 기판 요소들을 형성하는 방법의 개략도.
도 12a 내지 도 12m은 본 발명의 일 실시예에 따른, 도 11a 내지 도 11j로부터 계속되는, 기판 요소들을 형성하는 방법의 개략도.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 다른 방법의 플로우차트.
도 14a 내지 도 14r은 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 또다른 방법을 나타낸 도면.
도 15는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 또다른 방법의 플로우차트.
도 16은 본 발명의 일 실시예에 따른 2차원 다이 회로들(two-dimensional die circuits)를 형성하는 방법을 나타낸 도면.
도 17a 내지 도 17n은 본 발명의 일 실시예에 따른 지지 부재들(support members)을 이용하여 기판 요소들을 형성하는 방법의 개략도.
도 18은 본 발명의 일 실시예에 따른 지지 부재들을 이용하여 기판 요소들을 형성하는 방법의 플로우차트.
도 19는 본 발명의 일 실시예에 따른 기판 요소들을 제거하는 방법의 개략도.
도 20a 내지 도 20c는 본 발명의 일 실시예에 따라 준비된, 현수된 기판 요소들(suspended substrate elements)을 나타낸 도면.
도 21은 본 발명의 일 실시예에 따라 처리된, 현수된 기판 요소들의 단면을 나타낸 도면.
도 22는 본 발명의 일 실시예에 따라 처리된, 현수된 기판 요소들의 확대 단면을 나타낸 도면.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 다른 방법의 플로우차트.
도 24a 내지 도 24n은 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 방법의 개략도.
도 25a 내지 도 25h는 본 발명의 일 실시예에 따른 기판 요소들을 형성하는 방법의 개략도.
도 26a 내지 도 26ab는 본 발명의 일 실시예에 따른, 측방 지지 탭들(lateral support tabs)을 이용하여, 기판 요소들을 형성하는 방법의 개략도.
도 27은 본 발명의 일 실시예에 따른, 측방 지지 탭들을 이용하여, 기판 요소들을 형성하는 방법의 플로우차트.
도 28a 및 도 28b는 본 발명의 일 실시예에 따른, 응력-완화 구조(stress-relief structure)를 사용하여, 기판 요소들을 형성하는 방법의 개략도.
도 29a는 응력 완화 구조를 사용하지 않은 기판 요소들의 전자 현미경 사진을 나타낸 도면이고, 도 29b는 응력 완화 구조를 사용한 기판 요소들의 전자 현미경 사진을 나타낸 도면.
도 29c는 측방 지지 탭들 및 응력 완화 구조들 둘다를 포함하는 기판 요소들의 전자 현미경 사진을 나타낸 도면.
이제부터, 첨부 도면들을 참조하여 본 발명에 대해 기술할 것이다. 도면들에서, 유사한 참조 번호들은 동일하거나 기능적으로 유사한 요소들을 나타낸다.
본 명세서에 도시되고 기술되는 특정의 구현들이 본 발명의 일례들이고 다른 방식으로 본 발명의 범위를 제한하기 위한 것이 결코 아니라는 것을 잘 알 것이다. 실제로, 간략함을 위해, 종래의 전자 회로들, 제조, 반도체 장치들, 및 나노결정, 나노입자, 나노와이어(NW), 나노막대, 나노튜브, 및 나노리본 기술들 그리고 시스템들의 기타 기능적 측면들(및 시스템들의 개개의 동작 요소들의 구성요소들)이 여기에 상세히 기술되어 있지 않을지도 모른다. 게다가, 이 기법들이 전기 시스템들, 광학 시스템들, 가전 제품들, 산업용 또는 군수용 전자회로들, 무선 시스템들, 우주 응용분야들 또는 임의의 다른 응용분야들에서의 응용들에 적당하다.
본 명세서에서 사용되는 바와 같이, "나노구조(nanostructure)"라는 용어는 약 1 nm보다 작은 정도를 비롯하여 약 500 nm보다 작은 치수를 갖는 적어도 하나의 영역 또는 특성 치수(characteristic dimension)를 갖는 구조를 말한다. 본 명세서에서 사용되는 바와 같이, 임의의 수치값을 말할 때, "약"은 명시된 값의 ± 10%의 값을 의미한다(예를 들어, "약 100 nm"는 90 nm 내지 110 nm(양쪽 경계를 포함함) 범위의 크기들을 포함한다). "나노구조"라는 용어는, 본 명세서에서 사용되는 바와 같이, 나노입자, 양자점, 나노결정, 나노와이어, 나노막대, 나노리본, 나노튜브, 나노테트라포드(nanotetrapod) 및 당업자에게 잘 알려진 기타 유사한 나노구조들을 포함한다. 본 명세서 전반에 걸쳐 기술되는 바와 같이, 나노구조들(나노입자, 나노결정, 양자점, 나노와이어, 등을 포함함)은 양호하게는 약 500 nm보다 작은 적어도 하나의 특성 치수를 갖는다. 양호하게는, 나노구조들은 적어도 하나의 특성 치수(예를 들어, 나노구조의 폭 또는 길이에 걸친 치수)가 약 500 nm보다 작거나, 약 300 nm보다 작거나, 약 200 nm보다 작거나, 약 100 nm보다 작거나, 약 50 nm보다 작거나, 약 20 nm보다 작거나, 약 15 nm보다 작거나, 약 10 nm보다 작거나 또는 약 5 nm보다 작다.
본 명세서에서 사용되는 바와 같이, "기판 요소(substrate element)"라는 용어는 기판 물질 또는 기판층으로부터 형성되는 구조를 말한다. 본 발명의 방법들을 사용하여 생성될 수 있는 기판 요소들의 일례로는 와이어, 막대, 리본, 테트라포드(나노와이어, 나노막대, 나노리본, 나노테트라포드, 나노튜브, 나노점, 나노결정, 기타 등의 나노구조들을 포함함)는 물론 트랜지스터, 커패시터, 다이오드, 저항기, 인덕터, 기타 등의 회로 요소들과, 추가적인 응용분야들에서 제거되고 이용될 수 있는 복잡한 장치들을 형성하는, 동일한 요소 상의 트랜지스터들, 커패시터들, 다이오드들, 기타 등의, 동일한 기판 요소 상의 회로 요소들의 조합이 있지만, 이들로 제한되지 않는다.
본 발명의 방법들에 의해 생성된 기판 요소들은, 무기 전도성 물질들(예를 들어, 금속들), 반도체 물질들 및 절연체 물질들 등의 무기 물질을 비롯한 임의의 적당한 물질로부터 생성될 수 있다. 예시적인 실시예들에서, 반도체 요소들은 본 발명의 방법들을 사용하여 생성된다. 본 명세서에서 사용되는 바와 같이, "반도체 요소들(semiconductor elements)"은 적어도 하나의 반도체를 포함하는 구조들을 말하며, 예시적인 실시예들에서, 부가의 층들 또는 물질들을 포함할 수 있다. 본 발명을 실시하는 데 사용하기에 적당한 반도체 물질들 및 반도체 요소들은 미국 특허 출원 제10/796,832호에 개시된 것들을 포함하고, II-VI 족, III-V 족, IV-VI 족 및 IV 족 반도체들을 비롯한 임의의 유형의 반도체들을 포함한다. 적당한 반도체 물질들로는 Si, Ge, Sn, Se, Te, B, C(다이아몬드를 포함함), P, BN, BP, BAs, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, BeS, BeSe, BeTe, MgS, MgSe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe, CuF, CuCl, CuBr, CuI, Ge3N4, (Al, Ga, In)2 (S, Se, Te)3, Al2CO, 및 2개 이상의 이러한 반도체들의 적절한 조합이 있지만, 이들로 제한되지 않는다. 다른 실시예들에서, 기판 요소들은 금속, 폴리실리콘, 폴리머, 절연체 물질, 기타 등의 물질들을 포함할 수 있다. 적당한 금속들로는 Pd, Pt, Ni, W, Ru, Ta, Co, Mo, Ir, Re, Rh, Hf, Nb, Au, Ag, Fe, Al, WN2 및 TaN가 있지만, 이들로 제한되지 않는다. 적당한 절연체 물질들로는 SiO2, TiO2 및 Si3N4가 있지만, 이들로 제한되지 않는다.
예시적인 실시예들에서, 본 발명은, 도 1a 내지 도 1v의 개략도를 참조하여 도 2의 플로우차트(200)에 기술하는 바와 같이, 하나 이상의 기판 요소들을 형성하는 방법들을 제공한다. 도 1a 내지 도 1v의 개략도에서, 용지의 하반부 상의 도면들(예를 들어, 도 1b, 도 1d, 도 1f, 도 1h, 도 1j, 도 1l, 도 1n, 도 1p, 도 1r, 도 1t 및 도 1v)은 본 명세서 전반에 걸쳐 기술되는 처리 동안의 웨이퍼(101)의 상면도들을 나타낸다. 용지의 상반부 상의 도면들(예를 들어, 도 1a, 도 1c, 도 1e, 도 1g, 도 1i, 도 1k, 도 1m, 도 1o, 도 1q, 도 1s 및 도 1u)은 웨이퍼(101)의 다양한 층들을 통해 절취한 단면도들을 나타낸다. 용지의 하반부에 도시된 이중-헤드 화살표(double headed arrow)(1-1)는 용지의 상반부에 도시된 웨이퍼(101)를 통한 단면도의 위치 및 방향을 나타낸다.
플로우차트(200)에 나타낸 바와 같이, 단계(202)에서, 지지층(104) 상에 기판층(102)이 제공된다. 양호하게는, 기판층(102)은 지지층(104)을 완전히 덮고 있지만, 지지층(104)이 완전히 덮힐 필요는 없다. 일반적으로, 기판층(102)의 두께는 지지층(104)보다 작지만, 역시 꼭 이럴 필요도 없다. 기판층(102)의 두께가 최종적인 기판 요소의 치수들 중 하나를 좌우한다. 일반적으로, 기판층(102)의 두께는 약 1 nm 내지 약 1 cm이고, 양호하게는 약 1 nm 내지 약 1 mm, 약 1 nm 내지 약 1㎛ 또는 약 1 nm 내지 약 500 nm이다. 도 1a에 도시된 바와 같이, 양호하게는, 지지층(104)이 선택적인 지지 플랫폼(support platform)(106) 상에 제공된다.
예시적인 실시예들에서, 기판층(102)은 반도체를 포함한다. 예시적인 반도체들이 본 명세서에 기술되어 있고, Si, Ge, Sn, Se 및 Te를 포함한다. 이하에서 상세히 기술하는 바와 같이, 양호하게는, 기판층(102) 및 지지층(104)이 차별적으로 제거가능(differentially removable)하다. 즉, 기판층(102)이 지지층(104)을 제거하지 않는(또는 거의 제거하지 않는) 제1 물질에 의해 제거되고, 이와 유사하게, 지지층(104)이 기판층(102)을 제거하지 않는(또는 거의 제거하지 않는) 제2 물질에 의해 제거된다. 실시예들에서, 기판층(102)은 반도체를 포함하고, 지지층(104)은 양호하게는 반도체 산화물, 반도체 합금 또는 도핑된 반도체를 포함한다. 예시적인 실시예들에서, 지지층(104)은 기판층(102)의 산화물[기판층(102)이 Si인 경우 SiO2]과 같은 반도체 산화물을 포함하지만, 다른 실시예들에서, 반도체 산화물이 기판층과 다른 반도체를 포함할 수 있다.
다른 실시예들에서, 지지층(104)은 기판층(102)의 합금[기판층(102)이 Si인 경우 SiGe]과 같은 반도체 합금을 포함하지만, 다른 실시예들에서, 반도체 합금이 기판층과 다른 반도체를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 반도체 합금이라는 용어는 하나 이상의 반도체 물질들과 하나 이상의 금속들의 균질 혼합물(homogeneous mixture)을 의미한다.
반도체 합금 상에 반도체들을 포함하는 웨이퍼(101)를 발생하는 방법들이 공지되어 있다. 예를 들어, 에피택셜 증착 기술(epitaxial deposition technology)을 사용하는 것 또는 SMART-CUT
Figure pct00001
처리를 사용하는 것, 또는 이 둘의 조합이 있다. SMART-CUT
Figure pct00002
처리는 미국 특허 제5,374,564호에 기술되어 있으며, 이 미국 특허는 SMART-CUT
Figure pct00003
에 대한 설명을 위해 본 명세서에 인용 문헌으로 포함되어 있다. SMART-CUT
Figure pct00004
은 접합(bonding) 이후에 주입되는 수소층(hydrogen layer), 및 얇은 층을 남겨두기 위해 접합 이후에 파괴되는 벌크 반도체(bulk semiconductor)(예를 들어, 실리콘)를 사용한다. SMART-CUT
Figure pct00005
프로세스에서, 접합된 웨이퍼들로부터 장치 웨이퍼의 벌크를 파괴하기 위해 수소 주입(hydrogen implantation) 및 어닐링(annealing)이 사용된다. as-cut 웨이퍼(as-cut wafer)를 평탄화하여 그 웨이퍼의 불균일성(non-uniformity)을 최소화하기 위해 CMP(chemical-mechanical polishing)가 사용된다. 예를 들어, SMART-CUT
Figure pct00006
프로세스는 다음과 같이 반도체/반도체 합금을 형성하기 위해 이용될 수 있다: 1) 장치 웨이퍼(device wafer)(예를 들어, Si)가 장치 품질 표면층(device quality surface layer)을 갖도록 처리되고, 장치층 상에 층이 제공되며, 매립된 수소가 많은 층(buried hydrogen-rich layer)이 특정 깊이에 주입되고, 2) 합금 표면을 갖는 "핸들 웨이퍼(handle wafer)"가 제공되며, 3) 장치 웨이퍼가 플리핑(flipping)되어 표면들이 접합되고, 4) 수소화물 형성(hydride formation)으로부터 연결 보이드(connecting void)를 형성하기 위해 이 구조가 어닐링되며, 5) 이 구조가 파괴되고, 6) 전사된 장치층(transferred device)이 CMP 연마되고 세정된다. 양호한 실시예들에서, 반도체 합금층은 의사-격자정합(pseudo-morphic)(즉, 격자가 반도체 기판층과 정합됨)이거나, 반도체 합금층에서의 응력(strain)이 변형 반도체(strained semiconductor)(예를 들어, Si) 및 반도체 합금(예를 들어, SiGe) 기술들에 대해 개발된 기법들을 사용하여 완화될 수 있다.
다른 실시예들에서, 지지층(104)은 기판층(102)의 도핑된 반도체[예를 들어, 기판층(102)이 Si인 경우 도핑된 Si]와 같은 도핑된 반도체를 포함하지만, 다른 실시예들에서, 도핑된 반도체는 기판층과 다른 반도체를 포함할 수 있다. 지지층(104)의 도핑된 반도체들에 사용하기 위한 예시적인 도펀트들이 본 명세서에 개시되어 있거나 공지되어 있다. 반도체 기판층(102) 아래에 도핑된 반도체 지지층(104)을 발생하는 것은 공지된 반도체 에피택셜 증착 기술을 이용하여 준비될 수 있다. 또 다른 실시예들에서, 지지층(104)은 폴리실리콘을 포함할 수 있다.
플로우차트(200)의 단계(204)에서, 기판층(102)의 적어도 일부분을 덮기 위해 하나 이상의 마스킹 영역들(108)이 기판층(102) 상에 배치된다. 도 1c 및 도 1d에 도시된 바와 같이, 기판층(102)의 스트립이 2개의 덮이지 않은 기판층 섹션들(110)과 인접(flank)하도록 기판층(102)의 스트립이 마스킹된다. 유의할 점은, 도 1a 내지 도 1v가 하나의 기판 요소의 형성을 나타내고 있지만, 본 발명의 방법이 다수의 기판 요소들(예를 들어, 2개, 5개, 10개, 50개, 100개, 1000개, 10000개, 등)이 하나의 웨이퍼(101)로부터 또는 다수의 웨이퍼들로부터 동시에 준비될 수 있도록 적용될 수 있다는 것이다.
플로우차트(200)의 단계(206)에서, 덮이지 않은 기판층 섹션들(110)이 제거된다. 이것은, 도 1e에 도시된 바와 같이, 마스킹 영역들 아래에 기판 섹션(112)을 발생한다. 유의할 점은, 기판 섹션(112)이 한쪽 단부 또는 양쪽 단부에 있는 부착 지점들(attachment points)(111)에서 여전히 기판층(102)과 연결되어 있다는 것이다. 이에 따라, 도 1e에 도시된 바와 같이, 기판층(102)이 단면도에서 여전히 보이며, 여기서 기판 섹션(112)은 부착 지점(111)에서 연결되어 있다. 도 1e에 도시된 바와 같이, 덮이지 않은 기판층 섹션들(110)을 제거하면 기판층(102) 아래의 지지층(104)의 섹션들이 노출된다. 본 명세서에 기술되어 있는 바와 같이, 기판층(102) 및 지지층(104)이 차별적으로 제거가능하기 때문에, 기판층(102)의 제거는 아래에 있는 지지층(104)의 무결성에 거의 영향을 주지 않는다.
플로우차트(200)의 단계(208)에서, 마스킹 영역들(108)이 제거된다. 이어서, 단계(210)에서, 기판층(102) 아래의 지지층(104)의 적어도 일부분이 제거됨으로써, 하나 이상의 현수된 기판 요소들(suspended substrate elements)(112')을 형성한다. 유의할 점은, 다른 실시예들에서, 마스킹 영역들(108)이 단계(210) 이전에 제거될 필요가 없다는 것이다. 본 명세서에서 살펴본 바와 같이, 현수된 기판 요소들(112')은 한쪽 단부에서[예를 들어, 지지층(104) 상부에 캔틸레버(cantilever)되어 있음] 또는 양쪽 단부에서[예를 들어, 지지층(104) 상부에 다리처럼 현수되어 있음] 기판층(102)에 부착된 채로 있다. 본 명세서에 기술되어 있는 바와 같이, 현수된 기판 요소들(112')을 발생할 수 있음으로써, 웨이퍼(101)로부터 제거하기 전에 단계(212)에서 이러한 요소들의 추가적인 처리가 가능하게 된다. 도 1g에 도시된 바와 같이, 현수된 기판 요소(112')는 지지층(104)과 완전히 분리되어 있는데, 그 이유는 현수된 기판 요소(112')를 언더컷(undercut)(예를 들어, 114)하기 위해 단계(210)에서 지지층(104)이 적어도 충분히 제거되기 때문이다. 단계(214)에서, 기판 요소(112')가 웨이퍼(101)로부터 제거된다. "기판 요소" 및 "현수된 기판 요소"라는 용어들이 명세서 전반에 걸쳐 서로 바꾸어 사용될 수 있다는 것을 잘 알 것이며, 현수된 기판 요소는 일반적으로 그 요소가 여전히 기판층(102)에 부착되어 있을 때의 그 요소를 말하는 데 사용된다. 그에 부가하여, 기판 섹션들(112)이 언더컷되어 지지층(104)으로부터 분리되기 이전의 기판 요소들(112)을 말하는 데 사용된다는 것을 잘 알 것이다. 이하에서 상세히 기술하는 바와 같이, 기판 요소(112")는 지지 부재(support member)(1704)에 의해 지지되는 기판 요소를 말한다.
양호한 실시예들에서, 단계(204)에서의 마스킹 영역들을 배치하는 단계는 포토리소그라피 마스크(photolithography mask) 등의 내에칭성 마스킹 영역(etch-resistant masking region)을 배치하는 단계를 포함한다. 이어서, 단계(206)에서, 덮이지 않은 기판층 섹션들(110)이 양호하게는 에칭에 의해 제거된다. 일반적으로, 본 명세서에서 사용되는 바와 같이, 다양한 층들의 제거가 양호하게는 에칭에 의해 수행된다.
본 명세서에서 사용되는 바와 같이, "에치(etch)" 또는 "에칭(etching)"이라는 용어들은 기판(예를 들면, 기판층, 지지층 뿐만 아니라 기타 재료)의 노출된 또는 덮이지 않은 물질을 제거하는 화학적 프로세스, 물리적 프로세스 또는 에너지적 프로세스(energetic process)를 비롯한 임의의 프로세스를 말한다. 적당한 에칭 방법들의 일례로는, 습식 화학적 에칭(wet chemical etch)을 비롯한 산 또는 염기 에칭 등의 화학적 에칭(chemical etching)[예를 들어, 아세트산(H3COOH), 염화수소산(HCl), 불화수소산(HF), 질산(HNO3), 인산(H3PO4), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H2SO4)은 물론 당업자라면 잘 알고 있는 기타 화학 물질(예를 들어, 미국 특허 제7,153,782호, 제7,115,526호, 제5,820,689호 참조)을 사용함], 광화학적 에칭(photochemical etching)[예를 들어, 미국 특허 제4,414,066호 및 제5,092,957호는 물론 Ashby의 "Photochemical Dry Etching of GaAs", Appl. Phys. Lett. 45:892 (1984); Ashby 등의 "Composition-selective Photochemical Etching of Compound Semiconductors", Appl. Phys. Lett. 47:62 (1985), Smith, R.A.의 Semiconductors, 2nd Ed., Cambridge Univ. Press, New York, 1978, p. 279를 참조], 플라즈마 에칭(plasma etching)[예를 들어, 미국 특허 제3,615,956호, 제4,057,460호, 제4,464,223호 및 제4,595,454호 참조], 반응성 이온 에칭(reactive ion etching, RIE)[예를 들어, 미국 특허 제3,994,793호, 제4,523,976호 및 제4,599,136호 참조], 전자빔 에칭(electron beam etching)[예를 들어, 미국 특허 제4,639,301호, 제5,149,974호 및 제6,753,538호, 또한 Matsui 등의 "Electron Beam Induced Selective Etching and Deposition Technology," Journal of Vacuum Science and Technology B 7 (1989), Winkler 등의 "E-Beam Probe Station With Integrated Tool For Electron Beam Induced Etching," Microelectronic Engineering 31: 141-147 (1996) 참조]이 있지만, 이들로 제한되지 않는다. 이상에서 열거한 특허들 및 인용 문헌들 각각은 여러 목적을 위해, 특히 다양한 에칭 방법들 및 조성물들의 개시를 위해 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다. 도핑된 반도체들 또는 반도체 합금들이 지지층(104)으로서 이용되는 실시예들에서, 합금 물질(예를 들어, Ge)의 함유량에 따라 차별적인 에칭 속도(differential etch rate)를 갖는 기상 에칭(vapor etch) 등의 에칭들이 이용될 수 있다. 일반적으로, 이러한 에칭들(예를 들어, HCl)은 HF 등의 강한 에칭(harsh etch)과 비교하여 이용하는 데 문제가 적다.
본 명세서에서 사용되는 바와 같이, "이방적으로(anisotropically)" 에칭한다는 것은 하나의 주 방향(primary direction)에서의 에칭 속도가 다른 방향들에서의 에칭 속도보다 크다는 것을 의미한다. 양호하게는, 이방성 에칭(anisotropic etching)에서, 주 방향(예를 들어, 기판 표면의 평면에 수직) 이외의 방향들에서 에칭 속도가 거의 0이다. 양호하게는, 단계(206)에서의 제거하는 단계가 에칭에 의해, 양호하게는 이방성 에칭에 의해 수행된다. 예를 들어, 도 1e에 도시된 바와 같이, 기판층(102)은 주로 기판층(102)의 평면에 수직인 방향에서만 제거된다. 기판층이 이방적으로, 즉 기판의 평면에 수직인 방향으로만 에칭되기 때문에, 발생되는 기판 요소들(112')의 단면 직경이 기판을 덮고 있던 마스킹 영역들(108)과 거의 동일한 크기이다. 예를 들어, 마스킹 영역(108)이, 예를 들어, 도 1d 및 도 1e에 도시된 바와 같이, 약 100 nm의 폭을 갖는 스트립으로 배치되는 경우, 기판층(102)의 덮이지 않은 부분들에 대해 이방성 에칭이 수행되며, 이 때 기판층(102)의 두께가 약 100 nm이고, 약 100x100 nm 정도의 치수를 갖는 기판 요소들(112')이 발생된다. 이에 따라, 기판층(102)의 두께 및 마스킹 영역들(108)의 폭을 제어함으로써, 기판 요소들(112')의 단면 치수들이 제어될 수 있다. 양호하게는, 기판 요소들(112')의 단면 치수들은 약 1 nm 내지 약 500 nm x 약 1 nm 내지 약 500 nm 정도이다. 단면 치수들이 양쪽 방향에서 동일할 수 있지만(즉, 정사각형 형상임), 본 명세서에 개시된 방법들을 사용하여 똑같은 단면 치수들을 갖지 않는 요소들도 형성될 수 있다는 것을 잘 알 것이다. 게다가, 마스킹 영역들(108)의 길이를 제어함으로써, 기판 요소들(112')의 최대 길이가 설정될 수 있고, 이어서 나중에 제거 또는 처리 동안에 원하는 바에 따라 단축될 수 있다.
양호하게는, 플로우차트(200)의 단계(210)에서의 제거하는 단계는 에칭을 포함하며, 예시적인 실시예들에서, 등방성 에칭(isotropic etching)을 포함한다. 등방성 에칭은 에칭 속도가 모든 방향에서 동일하거나 거의 동일한 에칭 프로세스를 말한다. 즉, 에칭의 주 방향이 없다. 도 1g에 도시된 바와 같이, 등방성 에칭은, 모든 방향에서 거의 동일한 속도로 물질을 제거함으로써, 기판층(102) 아래의 지지층(104)의 제거를 가능하게 해주며, 구체적으로는 기판 요소(112')가 언더컷(예를 들어, 114)될 수 있게 해줌으로써, 기판 요소(112')가 하나 또는 2개의 부착 지점들(111) 사이에서 기판층(102)에 현수되어 있을 수 있게 해준다[다른 실시예들에서, 현수된 기판 요소(112')가 3개 이상의 부착 지점들(111)에서 기판층(102)에 부착되어 있을 수 있다].
예시적인 실시예들에서, 다양한 실시예들에서 전반적으로 사용되는 마스킹 영역들(108)은 네거티브 포토레지스트 물질(negative photoresistant material)을 포함할 수 있다. 다른 실시예들에서, "포지티브 포토레지스트 물질(positive photoresistant layer)"이 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, "네거티브 포토레지스트층(negative photoresistant layer)"은, 방사(가시광 및 자외선광 파장은 물론 전자빔 및 x-선 방사를 포함함)에 노출될 때, 포토레지스트 현상액(photoresist developer)에 대해 비교적 불용해성(insoluble)으로 되는 물질을 말한다. 네거티브 포토레지스트층의 노출되지 않은 부분(즉, 덮여 있는 부분)은 포토레지스트 현상액에 의해 용해될 수 있지만, 덮여 있는 영역들이 현상되지 않을 수 있다. 네거티브 포토레지스트층은 물론 포토레지스트 현상액의 사용 방법들의 일례들이, 예를 들어, Sze, S. M., "Semiconductor Devices, Physics and Technology," John Wiley & Sons, New York, pp. 436-442 (1985)(이는 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함됨)에서 찾아볼 수 있다. 일반적으로, 본 발명을 실시하는 데 사용하기 위한 네거티브 포토레지스트들은 감광성 화합물(photosensitive compound)과 결합된 폴리머를 포함한다. 방사(예를 들어, UV광)에 노출될 때, 감광성 화합물은 폴리머를 가교(crosslink)시켜, 현상 용제(developing solvent)에 내성이 있도록 만든다. 그렇지만, 노출되지 않은 영역들은 현상 용제에 의해 제거가능하다. 어떤 예시적인 네거티브 포토레지스트 물질들 및 현상액들로는 Kodak
Figure pct00007
747, 코폴리머-에틸 아크릴레이트 및 글리시딜메타크릴레이트(copolymer-ethyl acrylate and glycidylmethacrylate)(COP), GeSe 및 폴리(글리시딜 메타크릴레이트-코-에틸 아크릴레이트)[poly(glycidyl methacrylate-co-ethyl acrylate)] DCOPA가 있다. 네거티브 포토레지스트 물질의 배치는 임의의 적당한 방법(예를 들어, 스핀 코팅, 스프레이 코팅)을 사용하여 또는 다른 방식으로 층을 적층(layering)시킴으로써 수행될 수 있다. 이와 달리, "포지티브 포토레지스트(positive photoresistant)" 물질들은, 방사에 노출될 때, 화학적으로 덜 안정적(less chemically robust)으로 되며, 따라서 네거티브 포토레지스트 물질들과 정반대로 동작한다. 여기서, 방사에 노출되는 물질들은 마스크를 발생하기 위해 남아 있는 반면, 노출되지 않은 영역들은 제거된다.
이에 따라, 예시적인 실시예들에서, 포토레지스트층(photoresist layer)이 지지층(102) 상에 배치된다. 이어서, 원하는 패턴이 포토레지스트층 상에 배치됨으로써, 방사에 노출시킨 후에, 화학적으로 안정적이지 않은(즉, 화학적으로 제거될 수 있는) 영역들이 제거될 수 있고, 그에 의해 내에칭성이 있는 마스킹 영역들(108) 및, 예를 들어, 본 명세서 전반에 걸쳐 기술되는 다양한 방법들을 사용하여 나중에 제거(예를 들어, 에칭)될 수 있는 기판층(102)의 개방된 덮이지 않은 영역들(open, uncovered regions)(또는 본 명세서에서 기술되는 기타 층들)을 남긴다.
플로우차트(200)의 단계(208)에서의 마스킹 영역들(108)을 제거하는 단계는, 마스킹 영역들(108)을 제거하기 위해 용해액(dissolving solution)(예를 들어, 알콜 또는 수성 용액)으로 기판층(102)을 단순히 세척 또는 세정하는 것, 또는 플라즈마 애싱(plasma ashing)(예를 들어, O2 가스에 기초한 플라즈마 에칭) 등의 임의의 적당한 방법을 사용하여 수행될 수 있다.
다른 실시예들에서, 마스킹 영역들(108)은 기판층(102) 등의 다양한 표면들 상에 배치되는 질화물층을 포함할 수 있다. 포토리소그라피 마스크는 이어서 질화물층을 패터닝하는 데 사용될 수 있으며, 이 질화물층은 아래에 있는 덮여 있는 영역들의 에칭을 방지하는 "하드 마스크(hard mask)"를 형성하기 위해 나중에 에칭된다. 포토리소그라피 기법들과 함께 질화물 마스킹(nitride masking)을 사용하는 것은 당업자에게 잘 알려져 있다.
단계(214)에서 기판 요소들(112')을 웨이퍼(101)로부터 제거하는 데 다양한 방법들이 사용될 수 있다. 예를 들어, 양호한 실시예들에서, 단계(214)에서의 제거하는 단계는, 도 1o 및 도 1p에 도시된 바와 같이, 먼저 현수된 기판 요소들(112') 상에 하나 이상의 마스킹 영역들(108)을 배치하는 단계를 포함한다. 현수된 기판 요소들(112') 및/또는 기판층(102)의 적어도 일부분이 이어서 제거됨으로써, 도 1q 및 도 1r에 도시된 바와 같이, 현수된 기판 요소들(112')을 기판층(102)으로부터 분리시킨다[예를 들어, 부착 지점들(111) 중 하나 이상에서 분리시키기 위해 에칭함]. 도 1r에 도시된 바와 같이, 기판 요소(112')/기판층(102)을 제거하면 그 아래에 있는 지지층(104)이 노출된다. 도 1s 및 도 1t에 도시된 바와 같이, 기판 요소(112')는 마스킹 영역(108)으로 둘러싸여 있고, 이 전체적인 구조가 웨이퍼(101)로부터 제거될 수 있다. 대안의 실시예들에서, 마스킹 영역(108)을 제거하기 전에 기판 요소(112') 및 마스킹 영역(108)이 웨이퍼(101) 상에 남아 있을 수 있다. 마스킹 영역(108)을 제거하면(예를 들어, 용해시키면), 예를 들어, 도 1v 및 도 1u에 도시된 바와 같이, 기판 요소(112')가 별도의 구조로서 남는다. 본 명세서에 전반에 걸쳐 기술하는 바와 같이, 양호하게는 마스킹 영역(108)은 내에칭성이 있는 포토리소그라피 마스크이다. 현수된 기판 요소(112') 및/또는 기판층(102)의 일부분의 제거는 양호하게는 본 명세서에 기술된 다양한 기법들을 사용하여 에칭함으로써 수행된다. 양호한 실시예들에서, 주로 기판층의 평면에 수직인 방향으로 에칭함으로써 기판 요소들(112')이 기판층(102)으로부터 제거되도록 이방성 에칭이 사용되며, 그에 따라 기판 요소들(112')의 단부에 "절단부(cut)"가 만들어진다.
다른 실시예들에서, 예를 들어, 초음파를 사용하여 현수된 기판 요소들(112')을 단순히 요동시키거나 진동시킴으로써 기판 요소들(112')이 기판층(102)으로부터 제거될 수 있다. 도 1w에 도시된 바와 같이, 현수된 기판 요소(112')는 꽤 얇은 또는 부서지기 쉬운 연결부들(124)을 통해 기판층(102)에 부착될 수 있다. 현수된 기판 요소(112')를 초음파 처리(sonicating)함으로써, 이 요소가 기판층(102)으로부터 떨어져 나가게 될 수 있다. 또 다른 실시예들에서, 기계적 절단(mechanically cutting)에 의해, 소잉(sawing)에 의해, 또는 기판 요소들을 기판층(102)으로부터 다른 방식으로 분리시키는 것에 의해, 기판 요소들(112')이 기판층(102)으로부터 제거될 수 있다. 예를 들어, 도 1x에 도시된 바와 같이, 기판 요소(112')는, 예를 들어, 절단선(128)을 따라 기판층(102)으로부터 기계적으로 절단될 수 있다. 기판 요소들(112')을 기판층(102)으로부터 기계적으로 절단하는 방법들의 일례로는 톱, 칼 또는 칼날, 레이저, 물 제트(water jet) 및 기타 유사한 장치의 사용이 있다.
본 명세서 전반에 걸쳐 기술하는 바와 같이, 현수되도록[즉, 한쪽 단부 또는 양쪽 단부에서 또는 심지어 부가의 부착 지점들(111)을 통해 기판층(102)에 부착되도록] 기판 요소들(112')을 형성하는 것은, 플로우차트(200)의 단계(212)에서 살펴본 바와 같이, 여전히 웨이퍼(101) 상에 있으면서 기판 요소들의 추가적인 처리를 가능하게 해준다. 기판 요소들(112')이 현수되어 있다는 사실은 그 요소들의 한쪽 표면(예를 들어, 상부, 하부 또는 한 측면)에 처리가 행해질 수 있거나, 양호하게는 모든 표면들에 동시에 행해질 수 있다는 것을 의미하는데, 그 이유는 기판 요소(112')의 언더컷 이후에 모든 표면들이 노출되기 때문이다.
다른 실시예들에서, 처리 동안 현수된 기판 요소들(112')에 부가적인 지지를 제공하기 위해, 안정성(stabilization)을 제공하기 위해 현수된 기판 요소들(112')과 지지층(104) 사이에 충전 물질(filling material)이 추가될 수 있음으로써, 처리 동안의 굽힘(bending) 또는 좌굴/처짐(buckling/sagging) 및 요소 파손(element breakage) 및 접촉(touching)을 감소시킬 수 있다. 본 발명을 실시하는 데 사용될 수 있는 예시적인 충전 물질들로는 반도체 합금(예를 들어, SiGe), 도핑된 반도체(예를 들어, 도핑된 Si) 또는 폴리실리콘 등의 반도체-기반 물질들(예를 들어, Si-기반 물질들)이 있지만, 이들로 제한되지 않는다. 양호하게는, 이러한 충전 물질들은 현수된 기판 요소들(112')과 비교할 때 차별적으로 에칭가능(differentially etchable)하며, 따라서 현수된 기판 요소들(112') 및/또는 이러한 요소들 상에 배치되어 있는 층들에 대한 영향을 제한하면서 이러한 충전 물질들이 나중에 제거될 수 있다. 이러한 충전 물질들은 나노와이어들이 처리 동안에 서로 및/또는 지지층(104)과 접촉하는 것을 방지하기 위해 나노와이어 등의 기판 요소들의 습식 처리(wet processing) 동안에 특히 유용하다.
도 1i에 도시된 바와 같이, 기판 요소(112')에 수행될 수 있는 초기 처리는 보다 원형이거나 타원형인 단면을 생성하기 위해 기판 요소(112')의 코너들을 "둥글게 하는 것"이다. 이 "둥글게 하는 것(rounding off)"이 꼭 필요한 것은 아니라는 것을 잘 알 것이다. 일 실시예에서, 이 초기 처리는 산화물층을 배치하는 것(예를 들어, 본 명세서에 기술되는 바와 같이, 얇은 산화물층을 성장시키는 것) 및 이어서 이 "희생" 산화물층("sacrificial" oxide layer)을 제거 또는 에칭하는 것을 포함할 수 있다. 희생 산화물층을 에칭함으로써, 기판 요소(112')의 깨끗한 층이 노출되고, 그에 부가하여, 형성 이후 처음에 존재하는 그 요소의 코너들도 약간 둥글게 된다. 부가적인 실시예들에서, H 가스의 존재에서의 열 처리에 의해서도 차후의 처리 및 제거 이전에 기판 요소(112')의 코너들이 둥글게 될 수 있다.
차후의 처리는 현수된 기판 요소들(112') 상에 절연체층을 배치하는 것을 포함할 수 있다. 도 1k 및 도 1l에 도시된 바와 같이, 절연체층(116)이 양호하게는 기판 요소(112')의 모든 노출된 표면들을 덮도록 배치된다. 예시적인 실시예들에서, 절연체층(116)은 기판 요소(112') 상에 성장되는 산화물층이다. 예를 들어, 기판층(102)이 Si, Ge, Sn, Se, Te 또는 B 등의 반도체일 때, 성장되는 산화물은 Si 산화물(SiO2), Ge 산화물, Sn 산화물, Se 산화물, Te 산화물 또는 B 산화물 등의 반도체 산화물이다. 기판 요소가 현수되어 있기 때문에, 그 요소의 모든 표면들이 똑같이 산화되고, 따라서 산화물층이 그 요소로부터/상에서 모든 방향에서 본질적으로 똑같이 "성장"한다. 즉, 그 층이 모든 방향에서 본질적으로 똑같은 속도로 성장하고, 따라서 기판 요소(112')의 표면에 수직인 방향에서 두께가 증가한다. 그렇지만, 유의할 점은, 결정 방위(crystallographic orientation), 응력(stress)은 물론 기타 요인들에 의해 성장 속도의 변동이 야기될 수 있다는 것이다.
본 명세서에서 전반적으로 사용되는 바와 같이, 예를 들어, 절연체층(116)을 비롯한 다양한 층들의 배치를 기술하는 데 사용되는 "배치되는(disposed)"이라는 용어는 다양한 층들(예를 들어, 절연체층)이 기판 요소(112') 상에 형성되거나, 도포되거나, 증착되거나 또는 다른 방식으로 발생된다는 것을 나타낸다. 절연체층(116)과 관련하여 사용되는 바와 같이 "배치되는"이라는 용어는 절연체층(예를 들어, 산화물층)의 실제 성장(actual growth)으로 제한되지 않는다. 도 1k는 절연체층(116)이 모든 표면들 상에 똑같이 또는 거의 똑같이 배치되어 있는 기판 요소(112')의 단면을 나타낸 것이다. 기판 요소(112') 상에 배치되는 절연체층(116)의 양은 배치 방법에 따라 다양한 방식으로 제어될 수 있다. 예를 들어, 산소의 양을 제거하거나 증가시킴으로써, 성장하는 산화물층의 두께가 제어될 수 있다. 어떤 경우들에, 절연체층(116)의 배치로 인해 현수된 기판 요소(112')가 팽창하는 것으로 밝혀졌다. 이에 따라, 처리 동안의 좌굴(buckling)을 최소화하기 위해, 양쪽 단부에서 부착되는 현수된 기판 요소(112')보다는 캔틸레버된, 현수된 기판 요소(112')[즉, 한쪽 단부에서만 부착 지점(111)을 통해 부착됨]의 사용이 요망될 수 있다. 기판 요소(112')의 팽창을 제한하거나 극복하는 다른 방법은 높은 온도에서 절연체 증착(예를 들어, 산화물 성장)을 수행하는 것 또는 성장후 열처리(post-growth thermal anneal)를 수행하는 것이다. 부가의 해결책은 플라즈마 CVD(plasma chemical vapor deposition) 또는 LPCVD(low-pressure chemical vapor deposition) 등에 의한 절연체층의 증착을 포함한다.
부가의 실시예들에서, 기판 요소들(112')에 대해 또 다른 처리가 수행될 수 있다. 예를 들어, 도 1m 및 도 1n에 도시된 바와 같이, 게이트층(120)이 절연체층(116) 상에 배치될 수 있다. 도 1k 및 도 1l에서 살펴본 바와 같이, 절연체층(116)이 통상적으로 기판 요소(112') 및 기판층(102)의 노출된 표면들 상에만 배치되는 반면(예를 들어, 산화물이 성장되는 경우), 게이트층(120)의 배치는 양호하게는 모든 노출된 표면들을 덮는다. 양호하게는, 게이트층(120)이 금속 또는 폴리실리콘층이거나 유사한 전도성 물질이다. 게이트층(120)으로서 사용하기 위한 예시적인 금속들로는 팔라듐(Pd), 이리듐(Ir), 니켈(Ni), 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 텔루르(Te), 레늄(Re), 몰리브덴(Mo), 철-백금 합금(FePt), 질화탄탈(TaN), 등이 있지만, 이들로 제한되지 않는다.
양호한 실시예들에서, 본 방법들에 의해 형성되는 기판 요소들이 나노와이어이다. 이에 따라, 다른 실시예에서, 본 발명은 나노와이어들을 제공한다. 예를 들어, 나노와이어들은 먼저 지지층(support layer)(104) 상에 배치된 기판층(substrate layer)(102)을 제공함으로서 생성된다. 본 명세서에 기술되어 있는 바와 같이, 양호하게는, 기판층(102)이 반도체를 포함하고, 지지층(104)이 반도체 산화물을 포함한다. 이어서, 기판층(102)의 일부분을 적어도 덮기 위해 하나 이상의 마스킹 영역들(108)(예를 들어, 포토리소그라피 내에칭성 마스킹 영역들)이 기판층(102) 상에 배치된다. 하나 이상의 덮이지 않은 기판층 섹션들(110)이 이어서 (예를 들어, 에칭에 의해) 제거되어, 기판 섹션들(112)을 발생한다. 양호하게는, 마스킹 영역들(108)의 제거 이후에, 기판층(102) 아래의 지지층(104)의 적어도 일부분이 제거됨으로써, 하나 이상의 현수된 기판 요소들(112')을 형성하고, 현수된 기판 요소들(112')은 적어도 하나의 부착 지점들(111)에서 기판층(102)에 부착된 채로 있음으로써, 제거 이전에 처리[예를 들어, 다양한 쉘층(shell layer)의 추가, 등]될 수 있다. 기판 요소들(112')이 이어서 나노와이어들(122)로서 제거된다.
본 명세서 전반에 걸쳐 기술하는 바와 같이, 도 1o 및 도 1p에 도시된 바와 같이, 현수된 기판 요소들(112') 상에 하나 이상의 마스킹 영역들(108)(예를 들어, 내에칭성 포토리소그라피 마스크)을 배치함으로써 나노와이어들이 제거될 수 있다. 현수된 기판 요소들(112') 및/또는 기판층(102)의 적어도 일부분이 이어서 (예를 들어, 에칭을 통해) 제거됨으로써, 도 1q 및 도 1r에 도시된 바와 같이, 현수된 기판 요소들(112')을 기판층(102)으로부터 분리시킨다. 도 1s 및 도 1t에 도시된 바와 같이, 기판 요소(112')는 마스킹 영역(108)으로 둘러싸여 있고, 웨이퍼(101)로부터 제거될 수 있다. 다른 실시예들에서, 현수된 기판 요소들(112')을 단순히 요동시키거나 진동시킴으로써 또는 기판층(102)으로부터 기계적으로 절단함으로써, 기판 요소들(112')이 기판층(102)으로부터 제거될 수 있다.
본 발명의 방법들에 의해 제공되는 나노와이어들(122)이 양호하게는 코어층[예를 들어, 기판층(102), 예를 들어, 반도체], 이어서 코어를 둘러싸고 있는 하나 이상의 쉘층[예를 들어, 절연체층(116) 및/또는 게이트층(120)]을 포함함으로써 코어-쉘-쉘 구조(core-shell-shell structure)를 형성한다. 예를 들어, 나노와이어들(122) 상에 금속 또는 기타 물질의 부가의 층을 배치하기 위해, 본 명세서에 개시된 방법들을 사용하여 부가의 층들/쉘들이 또한 추가될 수 있다. 본 명세서에 기술되어 있는 바와 같이, 원하는 두께의 기판층(102)을 배치하고 이어서 원하는 섹션을 마스킹함으로써, 나노와이어들(122)의 직경(또는 단면)이 제어될 수 있으며, 그에 따라 마스킹되지 않은 영역들의 제거 후에, 원하는 단면이 발생된다. 나노와이어들(122)은 양호하게는 대략 5-500 nm의 직경을 갖도록, 양호하게는 직경이 약 10-400 nm, 약 50-300, 또는 약 100-200 nm, 예를 들어, 약 20 nm, 약 30 nm, 약 40 nm, 약 50 nm, 약 60 nm, 약 70 nm, 약 80 nm, 약 90 nm, 약 100 nm, 약 110 nm, 약 120 nm, 약 130 nm, 약 140 nm, 약 150 nm, 약 160 nm, 약 170 nm, 약 180 nm, 약 190 nm, 또는 약 200 nm이도록 준비된다. 나노와이어들(122)의 길이는 기판층(102)의 원래의 치수는 물론 마스킹 영역들(108)의 배치 동안에 형성되는, 덮이지 않은 기판 영역들의 크기에 의해 제어될 수 있다. 양호한 실시예들에서, 나노와이어들(122)의 길이는 약 0.5 내지 약 50 ㎛ 정도이며, 양호하게는 길이가 약 0.5 내지 약 20 ㎛, 예를 들어, 약 0.5 내지 약 10 ㎛ 또는 약 1 내지 약 10 ㎛이다.
부가의 실시예들에서, 본 발명의 방법들은, 플로우차트(200)의 단계(216)에 나타낸 바와 같이, 현수된 기판 요소들(112')을 하나 이상의 도펀트 원자들로 도핑하는 단계(이들로 제한되지 않음)를 비롯한 부가의 처리 단계들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "도핑(doping)"은 기판 물질과 접합하기 위해 필요한 더 많은 수의 전자들(n-형, n) 또는 더 적은 수의 전자들(p-형, p)을 갖는 도펀트 원자들로 반도체(예를 들어, 실리콘) 등의 기판을 성장시키거나 주입시키는 것을 말한다. 예를 들어, 실리콘 결정에서의 원자들의 농도는 대략 5 x 1023/cm3이다. 실온에서 실리콘 진성 캐리어 농도(intrinsic carrier concentration)는 대략 1 x 1010/cm3이다. 대략 1 x 1013/cm3 내지 5 x 1015/cm3, 즉 5 x 1010개의 결정 원자당 하나의 도펀트 원자 내지 1 x 108 개 결정 원자당 하나의 도펀트 원자의 농도로 도핑하는 것은 약하게 도핑(lightly doped)(n-, p-)된 것으로 간주된다. 부가의 실시예들에서, 약한 도핑(light doping)은 1 x 1017 내지 1 x 1018/cm3에서의 도핑을 포함할 수 있다. MOSFET(metal-oxide-semiconductor field-effect transistor)의 반전층(inversion layer)에서와 같이, 소수 캐리어들(minority carriers)을 사용하여 전류가 흐르게 할 필요가 있을 때 약하게 도핑된 반도체가 사용된다. 대략 5 x 1017/cm3 및 그 이상, 즉 1 x 105개의 결정 원자당 하나의 도펀트 원자의 농도로 도핑하는 것은 강하게 도핑(heavily doped)(n+, p+)된 것으로 간주된다. 강하게 도핑된 반도체 내의 전자들 모두는 실온에서 전도 대역(conduction band)에 있고, n+ 및 p+ 도핑된 반도체들은 금속들처럼 거동한다. 도핑은 도핑되는 표면(들)에 대해 임의의 방향으로 도펀트 원자들을 제공함으로써 행해질 수 있다. 양호한 실시예들에서, 도펀트 원자들은 도핑되는 표면에 수직(90°)인 방향으로 또는 그 표면에 대해 약 30° 내지 약 80°의 각도로, 약 30° 내지 약 60°의 각도로 또는 약 45°의 각도로 제공된다. 플로우차트(200)의 단계(220)에 나타낸 바와 같이, 단계(216)에서의 도핑하는 단계 이후에, 도펀트 원자들/현수된 기판 요소들(112')에 열처리(thermal anneal)가 적용될 수 있다. 본 명세서에서 사용되는 바와 같이, 열처리(thermal annealing)는 도펀트 원자들을 기판층(102) 내로 확산시키는 것은 물론 도펀트 원자들을 활성화시키는 데 도움을 주는 적당한 온도까지 가열하는 것을 말한다. 예시적인 실시예들에서, 열처리는 몇 초 내지 몇 분에서 몇 시간까지의 기간 동안, 양호하게는 3-50초 정도 또는 그 이하 동안 약 500℃ - 1500℃까지 가열하는 것을 포함한다.
다른 실시예에서, 도 3o 및 도 3p에 도시된 바와 같은 하나 이상의 트랜지스터 요소들(306)을 생성하기 위해, 도핑을 비롯한 기판 요소들(112')의 처리가, 도 4의 플로우차트(400)를 참조하여 도 3a 내지 도 3p의 개략도에 도시된 바와 같이 수행될 수 있다. 양호한 실시예들에서, 도 4의 플로우차트(400)에 나타낸 바와 같이(또 도 2에 나타내고 전술한 바와 같이), 단계(402)에서 지지층(104)(예를 들어, 반도체 산화물, 반도체 합금 또는 도핑된 반도체) 상에 배치된 기판층(102)(예를 들어, 반도체)을 포함하는 웨이퍼(101)가 제공된다. 단계(404)에서, 마스킹 영역(108)(포토레지스트 에칭 마스크 등)이 기판층(102) 상에 배치되고, 이어서 단계(406)에서 덮이지 않은 기판층 섹션들이 제거된다. 이것은 기판 요소들(112)을 발생한다. 마스킹 영역들(108)이 적절히 제거된 후에, 단계(410)에서 기판층(102) 아래의 지지층(104)의 일부분이 제거되어, 현수된 기판 요소들(112')을 형성한다.
이어서 단계(412)에서, 예를 들어, 산화물층을 성장시킴으로써, 절연체층(116)이 현수된 기판 요소들(112') 상에 배치된다. 단계(414)에서, 게이트층(120)(예를 들어, 금속 또는 폴리실리콘)이 절연체층(116) 상에 배치된다. 이것은 도 3a 및 도 3b에 도시된 구조를 발생한다. 도 3a의 단면도에 도시된 바와 같이, 현수된 기판 요소들(112')이 절연체층(116), 이어서 외부 게이트층(120)[도 3a에 도시된 바와 같이, 이 외부 게이트층(120)이 전체 웨이퍼(101)를 덮음]에 의해 덮여진다.
플로우차트(400)의 단계(416)에서, 도 3c 및 도 3d에 도시된 바와 같이, 마스킹 영역(108)(예를 들어, 포토리소그라피 마스크 등의 내에칭성 마스킹 영역)이 게이트층(120) 상에 배치된다. 도 3d에 도시된 바와 같이, 양호하게는 게이트층(120)의 일부분만[예를 들어, 현수된 기판 요소(112')의 중심 근방의 일부분]이 마스킹층(108)에 의해 덮여진다. 플로우차트(400)의 단계(418)에서, 덮이지 않은 게이트층(120)이 제거됨으로써, 도 3f에 도시된 바와 같이 아래의 절연체층(116)을 노출시킨다. 이것도 역시 마스킹층(108) 아래에 게이트 영역(305)[게이트층(120)의 일부분을 포함함]을 형성한다.
플로우차트(400)의 단계(420)에서, 기판층(102)이 이어서 도펀트 원자들로 선택적으로 도핑(302)되어, 도 3g 및 도 3h에 도시된 바와 같이, 도핑된 영역들(304)을 형성한다. 본 명세서에서 살펴본 바와 같이, 양호한 실시예들에서, 이 도핑은 약한 도핑(light doping) 또는 강한 도핑(heavy doping)일 수 있다. 플로우차트(400)의 단계(422)에서, 도 3i 및 도 3j에 도시된 바와 같이, 마스킹 영역(108)이 이어서 제거됨으로써, 게이트층(120)의 물질을 포함하는 아래의 게이트 영역(305)을 노출시킨다.
이어서 단계(424)에서, 트랜지스터 요소(306)가 제거된다. 본 명세서에 기술되어 있는 바와 같이, 도 3k 및 도 3l에 도시된 바와 같이, 현수된 기판 요소들(112') 상에 하나 이상의 마스킹 영역들(108)(예를 들어, 내에칭성 포토리소그라피 마스크)을 배치함으로써 트랜지스터 요소가 제거될 수 있다. 현수된 기판 요소들(112') 및/또는 기판층(102)의 적어도 일부분이 이어서 (예를 들어, 에칭을 통해) 제거됨으로써, 도 3m 및 도 3n에 도시된 바와 같이, 트랜지스터 요소들(306)을 기판층(102)으로부터 분리시킨다. 도 3m 및 도 3n에 도시된 바와 같이, 트랜지스터 요소(306)는 마스킹 영역(108)으로 둘러싸여 있고, 웨이퍼(101)로부터 제거될 수 있다. 다른 실시예들에서, 트랜지스터 요소들(306)을 단순히 요동시키거나 진동시킴으로써 또는 기판층(102)으로부터 기계적으로 절단함으로써, 트랜지스터 요소들(306)이 기판층(102)으로부터 제거될 수 있다. 도 3o 및 도 3p에 도시된 바와 같이, 트랜지스터 요소들(306)은 양호하게는 도핑된 영역들(304)(예를 들어, 도핑된 반도체 물질을 포함하는 소스 영역 및 드레인 영역)은 물론 게이트 영역들(102/305)(양호하게는 금속 또는 폴리실리콘을 포함함)을 포함한다.
또 다른 실시예들에서, 트랜지스터 요소들(306)을 준비하는 본 발명의 방법들은 부가의 도핑 단계들(426)을 더 포함할 수 있다. 예를 들어, 도 5a 내지 도 5p를 참조하여 플로우차트(400)에 나타낸 바와 같이, 단계(420)에서의 초기 도핑[예를 들어, 도 5a 및 도 5b에 도시된 바와 같은 약한 도핑(302)] 및 그 이후의 마스팅 영역(108)의 제거[도 5d 및 도 5c에 도시된 바와 같은 단계(422)] 이후에, 도 5e 및 도 5f에 도시된 바와 같이, 부가의 마스킹 영역(502)이 게이트 영역(305)은 물론 게이트 영역(305)에 인접한 절연체층(116)의 적어도 일부분 상에 배치된다. 도 5f에 도시된 바와 같이, 마스킹 영역(502)은 게이트 영역(305)을 넘어서 인접한 도핑된 기판층(102)의 적어도 일부를 덮는다.
플로우차트(400)의 단계(430)에서, 기판층(102)이 또다시 도펀트 원자들(504)로 도핑되어, 도 5g 및 도 5h에 도시된 바와 같이, 강하게 도핑된 영역들(506)을 발생한다. 단계(432)에서 마스킹 영역(502)이 제거될 때, 도 5i 및 도 5j에 도시된 바와 같이, 강하게 도핑된 영역(506) 및 약하게 도핑된 영역(304)은 물론 게이트 영역(305)도 발생된다. 도핑 단계들(426) 이후에, 도펀트 확산 및 활성화에 도움을 주기 위해 본 명세서에 기술된 바와 같이 단계(434)에서 열처리가 수행될 수 있다.
예시적인 실시예들에서, 본 발명의 방법들은, 전술한 바와 같이, 양호하게는 하나 이상의 트랜지스터 요소들을 발생하는 데 사용된다. 도 5p에 도시된 바와 같이, 트랜지스터 요소(306)는 양호하게는 약하게 도핑된(p- 또는 n-) 영역들(304)[이 영역들(304)의 일부가 게이트 영역(305)에 의해 덮여짐]에 의해 분리되어 있는 2개의 강하게 도핑된(n+ 또는 p+) 섹션들(506)을 포함한다.
플로우차트(400)의 단계(420) 및 단계(430)에서의 n+ 또는 p+ 도핑은 양호하게는 이온 주입에 의해 수행된다. 고에너지 이온들이 기판층(102)을 도핑시킨다. 고온 진공에서 도너(donor) 또는 억셉터(acceptor) 이온 주입 단계를 수행함으로써, 도너 또는 억셉터 이온들이 기판층 내로 확산될 수 있고, 이에 따라 도너 또는 억셉터 반도체 대역 레벨(donor or acceptor band levels for semiconduction)을 발생할 수 있다.
억셉터 또는 도너 상태가 양호하게는 억셉터 또는 도너 이온을 반응실(reactor chamber) 내로 주입시킴으로써 주입되며, 여기서 억셉터 또는 도너 이온은 기판층(102) 내로 주입되기에 충분히 높은 에너지로 가속된다. 기판 요소들(112')에 적용되는 하나 이상의 가열 및 냉각 온도 사이클과 병행하여 표면 주입 단계가 실행되며, 그에 의해 기판 요소들(112')의 표면 상에 있는 억셉터 또는 도너 이온들이 기판 요소들(112') 내로 확산될 수 있다. 억셉터 및 도너 이온들이 기판 요소들(112') 내로 거의 균일하게 확산 및 분산됨으로써, 억셉터 또는 도너 상태에 대한 예리하고 일정한 대역내 에너지 레벨(in-band energy level)을 설정할 수 있다.
본 발명의 다른 실시예에서, 도 6a 및 도 6b에 도시된 바와 같이, 많은 수의 트랜지스터 요소들(306)을 증착한 다음에 이들을 전기적 연결부에 연결시키는 것과 연관된 문제점들 중 하나는, 구성요소들의 위치의 아주 작은 이동, 즉 오정렬(misalignment)로 인해, 전극들이 최종적으로 전기적으로 연결될 때 전극들 간의 단락들(shorts)이 생길 수 있다는 것이다. 예를 들어, 도 6b에 도시된 바와 같이, 정확하게 배치된 트랜지스터 요소들이 적절한 위치들에서 소스 전극, 게이트 전극 및 드레인 전극에 연결되지만, 위 또는 아래로의 이동, 즉 오정렬로 인해 단락 회로들이 생길 수 있는데, 그 이유는 엉뚱한 전극들이 트랜지스터 요소(306)의 다양한 섹션들에 연결되기 때문이다. 이 문제점을 극복하기 위해, 본 발명은 정확하게 배치될 때는 아래의 연결부들을 노출시키기 위해 선택적으로 에칭될 수 있지만 부적절하게 배치되는 경우에는 에칭될 수 없는, 따라서 전극들에 전기적으로 연결될 수 없는 기판 요소들을 발생하는 다양한 방법들을 제공한다. 도 7a 내지 도 7e는 본 발명의 다양한 방법들에 의해 준비되는 기판 요소들의 선택적 에칭 프로세스를 나타낸 것이다.
다른 실시예에서, 도 9a 및 도 9b의 플로우차트(900) 및 도 8a 내지 도 8l의 개략도에 나타낸 바와 같이, 본 발명은, 도 7a 내지 도 7e에 도시된 바와 같이, 나중에 선택적 에칭 방법들에서 사용될 수 있는 기판 요소들을 발생하는 방법들을 제공한다. 선택적 에칭을 위한 기판 요소들을 준비하는 방법들은 양호하게는, 플로우차트(400) 및 도 3a 내지 도 3j에서 전술한 바와 같이, 현수된 기판 요소(112')를 발생하는 단계를 포함한다.
플로우차트(900)에 나타낸 바와 같이, 단계(902)에서, 지지층(104)(예를 들어, 반도체 산화물, 반도체 합금 또는 도핑된 반도체를 포함함) 상에 배치된 기판층(102)(예를 들어, 반도체층을 포함함)이 제공된다. 단계(904)에서, 하나 이상의 마스킹 영역들(108)(예를 들어, 포토리소그라피 에칭 마스크)이 기판층(102) 상에 배치되고, 이어서, 단계(906)에서, 덮이지 않은 기판층 섹션들(110)이 제거(예를 들어, 에칭)된다. 단계(908)에서 마스킹 영역들이 적절히 제거된 후에, 단계(910)에서 기판층(102) 아래의 지지층(104)의 적어도 일부분이 제거(예를 들어, 에칭)되어, 하나 이상의 현수된 기판 요소들(112')을 형성한다.
플로우차트(900)의 단계(912)에서, 절연체층(116)(예를 들어, 산화물)이 이어서 현수된 기판 요소들(112') 상에 배치되고, 이어서, 단계(914)에서, 게이트층(120)(예를 들어, 금속 또는 폴리실리콘)이 절연체층(116) 상에 배치된다. 이것은 도 3a 및 도 3b에 도시된 구조를 발생한다. 플로우차트(900)의 단계(916)에서, (도 3c 및 도 3d에서와 같이) 마스킹 영역(108)이 이어서 게이트층(120) 상에 배치된다. 덮이지 않은 게이트층(120)이 이어서 단계(918)에서 제거됨으로써, 도 3e 및 도 3f에 도시된 바와 같이, 게이트 영역(305)을 형성한다. 선택적인 단계(932)에서, 절연체층(116) 및 기판층(102)이 본 명세서에 기술된 바와 같은 하나 이상의 도펀트 원자들로 도핑될 수 있고, 그 다음에 단계(934)에서 선택적인 열처리가 있게 된다. 단계(902) 내지 단계(918)의 결과 얻어진 구조가 도 3e 및 도 3f에 도시되어 있다. 단계(920)에서의 마스킹 영역(108)의 제거 이후에, 도 3i 및 도 3j에서 아래의 게이트 영역(305)이 보일 수 있다[예를 들어, 도핑(302)이 선택적인 단계라는 것에 유의함].
도 8a 및 도 8b를 참조하면, 도 9b의 플로우차트(900)의 단계(922)에서, 보호층(802)이 게이트 영역(305)은 물론 나머지 웨이퍼 표면을 덮고 있는 절연체층(116) 상에 배치된다. 보호층(802)은 양호하게는 게이트층, 기판층 및/또는 절연체층의 노출된 표면들 상에 형성된다. 보호층(802)을 배치하는 단계는 박막 증착, 플라즈마 또는 LP-CVD(low-pressure chemical vapor deposition)를 비롯한 임의의 증착(depositing), 성장(growing), 형성(forming), 적층(layering) 또는 유사한 기법을 사용하여 수행될 수 있다. 일반적으로, 보호층(802)은 기판 요소(112')의 다른 층들/부분들과 비교하여 차별적으로 제거가능한 층이다. 양호하게는, 보호층(802)이 기판 요소(112')의 다른 층들/부분들과 비교하여 차별적으로 에칭가능하고, 따라서, 적당한 에칭제에서, 동일 에칭제에 노출될 때의 기판 요소(112')의 다른 층들/부분들의 에칭 속도보다 큰 에칭 속도를 갖는다. 보호층(802)이 절연체층(116)과 비교하여 차별적으로 에칭가능하여서 한쪽 층 또는 남은 층(예를 들어, 802 또는 116)이 선택적으로 에칭되어 다른쪽 층을 본질적으로 방해받지 않은 채로 남겨두도록 하는 것이 중요하다. 양호한 실시예들에서, 보호층(802)은 Si3N4, SiO2 또는 Al2O3 등 질화물, 산화물 또는 유사한 물질을 포함한다. 도 8b에 도시된 바와 같이, 보호층(802)이 양호하게는 웨이퍼(101) 전부를 덮고 있지만, 원하는 경우, 웨이퍼의 일부분만을 덮을 수도 있다.
플로우차트(900)의 단계(924)에서, 도 8c 및 도 8d에 도시된 바와 같이, 하나 이상의 마스킹 영역들(108)(예를 들어, 포토리소그라피 에칭 마스크들)이 보호층(802) 상에 배치된다. 도 8d에 도시된 바와 같이, 양호하게는 아래의 보호층(802)의 적어도 일부분이 마스킹 영역들(108)에 의해 덮이지 않는다. 단계(926)에서, 덮이지 않은 보호층 섹션들이 이어서 제거되어, 도 8f에 도시된 바와 같이, 절연체층(116)에 의해 덮여 있는 기판층(102)의 섹션들을 노출시킨다. 도 8f에 도시된 바와 같이, 양호한 실시예들에서, 도핑된 영역들(304)을 형성하기 위해, 기판층(102)[및 기판 요소(112')]이 도핑될 수 있다(예를 들어, 본 명세서에 기술된 바와 같이, 약하게 도핑되거나 강하게 도핑됨). 단계(928)에서, 마스킹 영역들(108)이 이어서 제거된다. 그 다음에, 단계(930)에서, 기판 요소(112')가 제거된다. 본 명세서에 기술된 바와 같이, 양호하게는, 도 8g 내지 도 8j에 도시된 바와 같이, 기판 요소와 기판층(102)을 분리시키기 위해, 기판 요소 상에 마스킹 영역(108)을 배치하고 이어서 기판 요소 및 기판층(102)의 일부분을 제거함으로써 기판 요소(112')가 제거된다. 다른 실시예들에서, 본 명세서에 기술된 바와 같은 다양한 다른 방법들(예를 들어, 기계적 절단)을 사용하여 기판 요소(112')가 제거될 수 있다. 도 8k 및 도 8l에 도시된 바와 같이, 제거 이후에, 선택적으로 에칭가능한 기판 요소(804)가 생성되고, 이 기판 요소(804)는 절연체층(116)에 의해 둘러싸인 기판 요소 코어(112)[기판층(102)]를 포함한다. 도 8l에 도시된 바와 같이, 기판 요소(804)는 또한 양호하게는 게이트 영역(120/305)도 포함한다. 본 명세서에 기술된 바와 같이 보호층(802)의 일부분을 선택적으로 제거함으로써, 기판층/절연체층(102/116)의 섹션들이 노출된다[이 영역들은 또한 도핑된 영역들(304)을 발생하기 위해 도핑될 수 있음]. 그렇지만, 요소(804)의 나머지는 보호층(802)에 의해 덮여진다.
본 명세서에서 살펴본 바와 같이, 선택적으로 에칭가능한 기판 요소들(804)은 양호하게는 도 7a 내지 도 7e에 도시된 방법들에서 사용된다. 도 7a는 기판 요소(804)의 길이를 통한 단면을 나타낸 것으로서, 절연체층(116)에 의해 둘러싸인 기판 요소 코어(112)를 나타내고 있다. 그 요소의 중심 근방에서 게이트층/게이트 섹션(120/305)이 보일 수 있다. 보호층(802)이 또한 요소(804)의 거의 전부를 덮는 것으로 보일 수도 있지만, 어느 한쪽 단부(702/704)에 절연체층(116)의 노출된 섹션들을 갖는다. 도 7b 및 도 7c는 선택적으로 에칭가능한 기판 요소(804)의 사용 및 이 요소들이 부적절한 요소 배치로 인한 단락(short)을 감소 또는 제거할 수 있다는 것을 보여준다. 게이트 에칭의 사용을 설명하는 도 7b에 도시된 바와 같이, 선택적으로 에칭가능한 기판 요소(804)가 정확하게 배치된 경우, 마스킹 영역들(108)은 게이트 영역(305)을 제외한 모든 요소들을 덮는다. 그 다음에, 게이트층/영역(120/305)(예를 들어, 금속)을 덮고 있는 보호층(802)(예를 들어, 질화물층)의 일부분을 제거하기 위해 에칭이 사용된다. 이것은 아래의 게이트 영역(305)을 노출시키고, 이 게이트 영역(305)은 이어서 게이트 전극에 전기적으로 연결될 수 있다. 이와 달리, 도 7c에서, 부정확하게 배치된 와이어는, 도 7b에서와 동일한 패턴을 사용하여 마스킹되고 이어서 보호층(802)을 선택적으로 제거하기 위해 에칭을 수행할 때, 노출된 게이트 영역(305)을 노출시키기보다는 그 대신에 아래의 절연체층(116)만을 노출시킨다. 따라서, 게이트 전극에의 연결이 이루어지지 않고, 이 선택적으로 에칭가능한 기판 요소(804)가 전기적으로 연결되지 않는 반면, 그 기판 요소(804)가 회로에 단락을 야기하지도 않는다. 요소(804)를 부품으로 갖는 전기 회로는 요소(804)가 배치오류(misplacement) 또는 오정렬(misalignment)로 인해 전기적으로 연결되지 않는 상황을 완화시키도록 설계될 수 있다. 예를 들어, 요소(804)가 필요한 각각의 노드에 여러 개의 요소(804) 복제본을 받아들이도록 회로가 설계될 수 있다. 다른 실시예들에서, 기판 요소가 누락된 경우에 회로의 서브섹션이 스위치-오프되는 더 높은 수준의 중복성 방식(redundancy scheme)이 사용될 수 있다. 메모리 또는 논리 회로 내의 결함을 처리하는 데 흔히 사용되는 것들과 같은 다른 중복성 방식도 역시 사용될 수 있다.
도 7d에 도시된 바와 같이, 게이트 영역(305)을 노출시키기 위해 에칭하는 대신에, 게이트 영역(305)을 마스킹하여 절연체층(116)에의 접근을 가능하게 해주기 위해 마스킹 영역들(108)이 선택적으로 에칭가능한 기판 요소(804) 상에 배치된다. 그 요소가 정확하게 배치된 경우, 절연체층(116)에 대해 선택적인 에칭(예를 들어, 산화물 에칭)은 절연체층(116)을 제거하고, 그에 의해, 양호한 실시예들에서, 도핑된 소스 영역 및/또는 드레인 영역일 수 있는 기판 요소(112)의 아래 부분들을 노출시킨다. 선택적으로 에칭가능한 기판 요소(804)가 도 7e에서와 같이 부정확하게 배치되는 경우, 마스킹은 그 대신에 보호층(802)의 섹션을 노출된 채로 남겨둔다. 따라서, 절연체층(116)에 대해 선택적인 에칭이 보호층(802)을 에칭하지 않으며, 따라서 선택적으로 에칭가능한 기판 요소(804)에 대한 전기적 연결이 이루어지지 않는다.
다른 실시예에서, 본 발명은 도 10a 내지 도 10r, 도 11a 내지 도 11j 및 도 12a 내지 도 12m의 개략도를 참조하여 도 13a 및 도 13b의 플로우차트(1300)에 나타낸 바와 같이, 하나 이상의 기판 요소들을 형성하는 부가의 방법들을 제공한다. 플로우차트(1300)의 초기 단계들은 이상에서 본 명세서에 기술된 것들과 유사하다. 예를 들어, 단계(1302)에서, 지지층(104)(예를 들어, 반도체 산화물, 반도체 합금 또는 도핑된 반도체를 포함함) 상에 배치된 기판층(102)(예를 들어, 반도체층을 포함함)이 제공된다. 단계(1304)에서, 하나 이상의 마스킹 영역들(108)(예를 들어, 포토리소그라피 에칭 마스크)이 기판층(102) 상에 배치되고, 이어서 단계(1306)에서 덮이지 않은 기판층 섹션들(110)이 제거(예를 들어, 에칭)된다. 유의할 점은, 양호한 실시예들에서, 제거되는 덮이지 않은 기판 섹션들(110)의 치수들이 기판 요소(112')의 최종적인 원하는 길이보다 길이가 더 짧다는 것이다. 도 10a 내지 도 10f를 참조하기 바란다. 보다 짧은 초기 기판 섹션들의 사용은 HF 가스 또는 물을 포함하거나 방출하는 기타 화학물질을 사용한 산화물 에칭, 습식 세정(wet cleaning), 산화물 성장, 산화물 증착, 또는 기타 박막 증착을 비롯한 처리 동안의 기판 섹션들의 굽힙 및/또는 점착(stiction)을 감소시키는 데 도움을 준다. 굽힘 및 점착은 또한 사용되는 다양한 에칭제들의 물 함유량을 수정함으로써 감소될 수 있다. 예를 들어, 에칭(예를 들어, HF 에칭) 동안에 존재하는 수증기의 양을 제어함으로써, 요소 굽힘 및/또는 점착이 감소될 수 있다.
단계(1308)에서 마스킹 영역들이 제거된 후에, 단계(1310)에서 기판층(102) 아래의 지지층(104)의 적어도 일부분이 제거(예를 들어, 에칭)되어, 하나 이상의 현수된 기판 섹션들(112)을 형성한다. 도 10g 및 도 10h는 현수된 기판 섹션들(112)의 형성 이후의 웨이퍼(101)의 상면도는 물론 평면(1-1)을 통한 단면도를 나타낸 것이다. 그에 부가하여, 도 10h는 또한 각각의 웨이퍼 섹션의 우측으로 평면(2-2)을 통한 단면도도 나타내고 있다. 단면(2-2)은 기판 섹션/요소의 길이를 따라 절취한 것이다. 도 10i 및 도 10j에 도시된 바와 같이, 본 명세서에 기술된 것처럼, 예를 들어, 얇은 산화물 코팅을 증착한 다음에 에칭함으로써, 기판 섹션(112)의 코너들을 둥글게 하기 위해 부가의 처리가 행해질 수 있다.
플로우차트(1300)의 단계(1312)에서, 절연체층(116)(예를 들어, 산화물)이 이어서 현수된 기판 섹션(112) 상에 배치되고(도 10k 및 도 10l 참조), 이어서 단계(1314)에서, 게이트층(120)(예를 들어, 금속 또는 폴리실리콘)이 절연체층(116) 상에 배치된다(도 10m 및 도 10n 참조). 플로우차트(1300)의 단계(1316)에서, (도 10o 및 도 10p에서와 같이) 마스킹 영역(108)이 이어서 게이트층(120) 상에 배치된다. 덮이지 않은 게이트층(120)이 이어서 단계(1318)에서 제거됨으로써, 도 10q 및 도 10r에 도시된 바와 같이, 게이트 영역(120/305)을 형성한다. 도 10r에서 알 수 있는 바와 같이, 덮이지 않은 게이트층(120)의 (예를 들어, 에칭에 의한) 제거는 마스킹 영역(108) 아래에 있는 게이트 물질의 일부를 제거할 수 있으며, 이에 따라 사실상 게이트 영역(305)이 마스킹 영역(108)보다 작게 된다.
선택적인 단계(1342)에서, 절연체층(116) 및 기판층(102)이, 본 명세서에 기술되고 도 11a 및 도 11b에 도시된 바와 같이, 하나 이상의 도펀트 원자들(304)로 도핑될 수 있다. 양호하게는, 도 11a 및 도 11b에서와 같이, 도펀트 원자들이 기판의 표면에 대해 약 30° 내지 80°의 각도로, 예를 들어, 그 표면에 대해 약 30° 내지 60° 또는 약 45°의 각도로 제공된다. 일정한 각도로 도핑하는 것은 현수된 기판 섹션(112')의 모든 표면들에 대해 도펀트 원자들을 증착시키는 데 도움을 준다. 본 명세서에 기술된 바와 같이, 열처리 단계(1344)가 이어서 도핑 이후에 수행될 수 있다. 단계(1320)에서의 마스킹 영역(108)의 제거 이후에, 도 11c 및 도 11d에서 아래의 게이트 영역(305)이 보일 수 있다. 도 11d에 도시된 길이-방향의 단면(2-2)은 도펀트가 부가된 경우 마스킹 영역(108)에 의해 덮인 기판 섹션(112)[기판층(102)]의 일부분이 도핑되지 않았다는 것을 보여준다.
도 13b의 플로우차트(1300)의 단계(1322)에서, 절연체층(116)이 이어서 제거(예를 들어, 에칭)됨으로써, 기판층(102)을 노출시킨다. 도 11e 및 도 11f에 도시된 바와 같이, 게이트 영역(305) 아래에 있던 절연체층(116)이 제거되지 않았다. 단계(1324)에서, 보호층(802)(예를 들어, 질화물층)이 이어서 웨이퍼 상에 배치된다. 도 11g 및 도 11h에 도시된 바와 같이, 보호층(802)은 게이트 영역(305) 및 기판층(102)을 비롯한 웨이퍼(101)의 모든 노출된 표면들을 덮는다. 단계(1326)에서, 적어도 게이트 영역(305)을 덮기 위해 마스킹 영역(108)이 이어서 보호층(802) 상에 배치된다. 도 11j에 도시된 바와 같이, 보호층(1102)의 섹션들이 양호하게는 덮여 있지 않다. 이 덮이지 않은 보호층 섹션들(1102)은 물론 아래의 기판층(102)이 이어서 단계(1328)에서 제거(예를 들어, 에칭)된다. 도 12a에 도시된 바와 같이, 이것은 지지층(104)을 노출시키고 최종적인 기판 요소(112')의 전체 길이를 정의한다.
단계(1330)에서, 마스킹 영역(108)이 제거되고, 이어서 단계(1332)에서 차후의 마스킹 영역(108)이 게이트 영역(305) 상에 배치된다. 도 12d에 도시된 바와 같이, 마스킹 영역(108)은 또한 게이트 영역(305) 상부에 있는 보호층(802)을 덮는다. 이어서, 단계(1334)에서, 마스킹 영역(108) 외부에 있는 덮이지 않은 보호층(802)이 이어서 제거(예를 들어, 에칭)된다. 도 12f에 도시된 바와 같이, 이것은 아래의 기판층(102) 및 기판 요소(112)의 전체 길이를 노출시킨다. 단계(1336)에서 마스킹 영역(108)의 제거 이후에, 단계(1338)에서 기판층(102) 아래의 지지층(104)의 적어도 일부분이 제거됨으로써, 본 명세서에 기술된 바와 같이 현수된 기판 요소(112')를 형성한다. 도 12h에 도시된 바와 같이, 현수된 기판 요소(112')는 절연체층(116)을 덮고 있는 게이트 영역(305)을 포함하며, 이 둘다는 보호층(802)에 의해 덮여 있다. 단계(1340)에서, 기판 요소들(112')이 이어서 제거된다. 도 12i 내지 도 12m에 도시된 바와 같이, 이 제거 프로세스는 양호하게는 마스킹 영역을 배치하는 단계 및 이어서 기판 요소(112')를 제거하기 위해 에칭하는 단계를 포함한다. 웨이퍼(101)로부터 그 요소를 제거한 후에, 마스킹 영역(108)이 이어서 제거되어, 도 12m에서와 같이 기판 요소(112')를 남기며, 이 기판 요소(112')는 이제 본 명세서에 기술되는 다양한 응용들에서 이용될 수 있다. 양호한 실시예들에서, 게이트 영역(305)이 전극에 전기적으로 연결될 수 있게 해주도록 게이트 영역(305)을 노출시키기 위해, 보호층(802)이 사용 이전에 기판 요소(112')로부터 제거된다. 본 명세서에서 살펴본 바와 같이, 예시적인 실시예들에서, 소스 또는 드레인 영역(304)을 형성하기 위해 기판층(102)이 도핑될 수 있다.
다른 실시예들에서, 본 발명은 기판 요소들을 비전도성층(예를 들어, 유전체)으로 캡슐화하는 방법들을 제공한다. 본 명세서에 기술된 바와 같이, 양호한 실시예들에서, 기판 요소들은 게이트 영역은 물론 도핑된 섹션들(소스 영역 및 드레인 영역 등의 강하게 도핑된 영역 및 약하게 도핑된 영역 둘다)을 포함할 수 있다. 양호하게는, 게이트 영역이 (예를 들어, 리소그라피 및 에칭에 의해) 형성되고 도핑된 영역들이 발생되고 어닐링된 후에, 비전도성층이 여전히 웨이퍼(101) 상에 있으면서 기판 요소(예를 들어, 트랜지스터)의 외부에 부가된다.
예시적인 실시예들에서, 비전도성층은 SiO2, Si3N4 또는 Al2O3(이들로 제한되지 않음) 등의 유전체 물질의 저온 증착(층간 유전체 증착 단계와 유사함)에 의해 배치될 수 있다. 다른 실시예들에서, 비전도성층이 공지된 기법들을 사용한 반도체(예를 들어, Si)의 산화 또는 유기 절연체의 증착에 의해 형성된다.
이 비전도성층이 기판 요소의 모든 표면들에 걸쳐 균일하도록 이 비전도성층이 증착될 수 있거나, 게이트 전극으로부터의 전기적 전도(예를 들어, 게이트 단락)에 대한 보호를 필요로 하는 영역들에 걸쳐 우선적으로 증착될 수 있다. 예시적인 실시예들에서, 도 5q 내지 도 5z에 도시된 바와 같이, 비전도성층(520)이 처음에 전체 기판 요소 상에 배치될 수 있다. 도 5q 및 도 5r은 도 5i 및 도 5j에 도시된 기판 요소(120)와 동일한 구조를 나타낸 것이며, 강하게 도핑된 영역(506) 및 약하게 도핑된 영역(304)은 물론 게이트 영역(305)도 포함한다. 도 5s 및 도 5t에서와 같이, 비전도성층(520)이 이어서 요소 및 웨이퍼 전체 상에 배치된다. 예시적인 실시예들에서, SiO2, Si3N4 또는 Al2O3 비전도성층이 배치된다. 도 5u 및 도 5v에 도시된 바와 같이, 기판 요소(120)의 단부 부분들이 이어서 마스킹됨으로써, 이 구조의 중심 부분[즉, 게이트 영역(305)]을 덮고 있는 비전도성층을 노출된 채로 두지만, 소스 영역 및 드레인 영역을 덮고 있다. 도 5w 및 도 5x에서, 비전도성층이 이어서 에칭됨으로써, 아래의 게이트 영역(120/305)을 노출시키지만, 도핑된 드레인 및 소스 영역(304 및 506)을 포함하는 기판 요소(120)의 단부들이 비전도성층(520)에 의해 보호된 채로 있다. 도 5y 및 도 5z에 도시된 바와 같이, (예를 들어, 본 명세서에 기술된 바와 같이 에칭 또는 기계적 절단에 의해) 웨이퍼(101)로부터 기판 요소(120)의 차후의 제거로 인해, 게이트 영역(120/305)이 덮이지 않지만 요소(예를 들어, 도핑된 소스 및 드레인)의 양쪽 단부가 비전도성층(520)에 의해 보호되는 보호된 트랜지스터 요소(522)가 얻어진다.
기판 요소(예를 들어, 나노와이어 또는 트랜지스터)의 최종적인 길이가 종종 최종적인 응용에서의 접촉하는 기판의 리소그라피를 위한 라인들 및 공간들의 최소 치수에 의해 좌우되기 때문에, 기판 요소(예를 들어, 트랜지스터)의 적어도 일부분 상에 비전도성층의 사용은 보다 짧은 요소들/나노와이어들/트랜지스터들의 발생을 가능하게 해준다. 예를 들어, 일치하는 접촉 길이 및 최소 치수를 갖기 위해, 요구된 요소(예를 들어, 나노와이어 또는 트랜지스터)는 일반적으로 최소 형태(minimum geometry)의 약 5배이다. 따라서, 예를 들어, 2 ㎛ 최소 선폭(minimum feature)은 기판 요소의 전체적인 길이가 약 10 ㎛일 것을 요구하고, 1.5 ㎛ 선폭에 대해서는 그 요소의 길이가 약 7.5 ㎛이어야 하며, 1 ㎛ 선폭에 대해서는 그 요소의 길이가 약 5 ㎛이어야 하며, 기타 등등이다. 이 구성에서 게이트 단락을 방지하기 위해, 게이트 영역의 길이가 최소 선폭 크기보다 작아야 하거나 다른 차별적 접촉 방식이 사용되어야 한다. 비전도성층(520)의 사용은 소스 영역 및 드레인 영역의 보호를 가능하게 해줌으로써, 보다 짧은 기판 요소(나노와이어, 트랜지스터, 등)의 발생을 가능하게 해준다.
다른 실시예들에서, 도 14a 내지 도 14r의 개략도 및 도 15의 플로우차트(1500)에 나타낸 바와 같이, 본 발명은 현수된 기판 요소의 생성을 이용하지 않는 하나 이상의 기판 요소들을 형성하는 방법들을 제공한다. 플로우차트(1500)에 도시된 바와 같이, 이 방법은 이상에서 본 명세서에 기술된 것과 유사한 방식으로 시작한다. 단계(1502)에서, 지지층(104)(예를 들어, 반도체 산화물, 반도체 합금 또는 도핑된 반도체를 포함함) 상에 배치된 기판층(102)(예를 들어, 반도체층을 포함함)이 제공된다. 단계(1504)에서, 하나 이상의 마스킹 영역들(108)(예를 들어, 포토리소그라피 에칭 마스크)이 기판층(102) 상에 배치되고, 이어서 기판 요소(112)를 발생하기 위해 단계(1506)(도 14a 내지 도 14f 참조)에서 덮이지 않은 기판층 섹션들(110)이 제거(예를 들어, 에칭)된다.
마스킹 영역들(108)이 이어서 단계(1508)에서 제거된다. 이 때 아래의 지지층(104)의 일부분을 제거하기 보다는, 단계(1510)에서 기판 요소(112)가 이제부터 추가적으로 처리된다. 본 명세서에 기술된 바와 같이, 추가적인 처리는, 예를 들어, 기판 요소(112)의 코너들을 둥글게 하는 것(예를 들어, 도 14i 및 도 14j에 도시된 바와 같음)을 포함할 수 있다. 처리는 또한, 도 14k 및 도 14l에 도시된 바와 같이, 절연체층(116)을 기판 요소(112) 상에 증착하는 것을 더 포함할 수 있다. 절연체층(116)이 기판 요소(112)[및 기판층(102)] 상에 성장된 산화물층을 포함하는 실시예들에서, 도 14k 및 도 14l에 도시된 바와 같이, 산화물이 기판층 표면들 상에만 증착된다. 도 14l에서 알 수 있는 바와 같이, 기판층(102)의 노출된 표면들만, 구체적으로는 기판 요소(112)의 노출된 표면들은 절연체층(116)을 포함한다. 이에 따라, 도 14l에 도시된 바와 같이, 기판 요소(112)의 표면이 여전히 지지층(104) 상에 배치되기 때문에, 그 표면은 절연체층을 포함하지 않는다.
본 명세서에 기술된 바와 같이 또 도 14m 및 도 14n에 도시된 바와 같이, 게이트층(120)이 또한 절연체층 상에 배치될 수 있다. 다른 실시예들에서, 본 명세서에 개시된 바와 같이, 부가의 처리가 수행될 수 있다. 예를 들어, 기판 요소(112)는 다양한 도핑 원자들을 사용하여 도핑될 수 있고, 질화물층들과 같은 부가의 보호층들도 역시 부가될 수 있음은 물론, 본 명세서에 기술된 바와 같이, 게이트 영역들이 발생될 수 있다.
단계(1512)에서, 기판 요소(112)가 이어서 제거된다. 본 명세서에 기술된 바와 같이 또 도 14o 및 도 14p에 도시된 바와 같이, 기판 요소(112) 아래의 지지층(104)의 적어도 일부분이 제거될 수 있음으로써, 웨이퍼(101)로부터 제거될 수 있는 현수된 기판 요소를 발생할 수 있다. 예를 들어, 이 요소가 현수된 기판 요소들 상에 하나 이상의 마스킹 영역들(108)을 배치한 다음에 현수된 기판 요소들 및/또는 기판층의 적어도 일부분을 제거하여 현수된 기판 요소들을 기판층으로부터 분리함으로써 제거될 수 있다. 다른 실시예들에서, 기판 요소들을 기판층으로부터 분리시키기 위해 기판 요소들을 기계적으로 절단함으로써 또는 임의의 다른 적당한 방법에 의해, 기판 요소(112)가 지지층(104)으로부터 제거될 수 있다. 도 14q에 도시된 바와 같이, 기판 요소(112')는 그 요소의 거의 전부를 덮고 있는 절연체층(116) 및 게이트층(120)을 포함할 수 있다.
또 다른 실시예들에서, 도 16의 (a) 내지 도 16의 (d)에 도시된 바와 같이, 본 발명은, 다이가 연결 이전에 궁극적으로 어떻게 배향되는지(예를 들어, 전방에, 후방에, 위쪽에, 등)에 상관없이, 전기적으로 연결될 수 있는 2차원 회로들을 발생하는 방법들(및 회로들 자체)을 제공한다. 도 16의 (a)에 도시된 바와 같이, 2차원 다이(1602)는 양호하게는 하나 이상의 회로 요소들(1604)을 포함하며, 이들 각각이 2개의 중복적인 단자들(도시된 바와 같이, a,a; b,b; c,c 및 d,d)을 갖는다. 예를 들어, 도 16의 (a)에 도시된 바와 같이, 2차원 다이들(1602)은 1개 이상의(예를 들어, 2개, 4개, 10개, 20개, 50개, 100개, 등) 회로 요소들(1604)을 포함할 수 있다. 도 16의 (b)에 도시된 바와 같이, 2차원 다이(1602)의 증착 동안에, 다이의 상부 및 하부가 도 16의 (a)와 비교하여 반대로 되도록, 다이가 회전될 수 있다. 도 16의 (c)에서, 다이(원래의 다이 A)가 플리핑되고, 그에 따라 다이의 배면이 이제 용지의 평면 밖으로 향하고 있다. 도 16의 (d)에서, 다이(원래의 다이 A)가 플리핑되고 회전되어, 그에 따라 다이가 거꾸로 되고 또 후방으로 향하고 있다. 그렇지만, 단자들(1606)의 중복성 및 배치로 인해, 회로가 여전히 이하에 기술되는 바와 같이 전기적으로 연결될 수 있다.
양호한 실시예들에서, 단자들(1606) 각각이 나머지 단자들과 비교하여 차별적 제거 속성을 갖는(예를 들어, 차별적으로 에칭가능하거나 차별적으로 제거가능한)(또는 동일한 전기적 연결선을 따라 있는 단자들과 비교하여 적어도 차별적으로 제거가능한) 물질로 덮여진다. 예를 들어, 단자들 "a"는 절연체 물질(예를 들어, 산화물)로 덮여질 수 있는 반면, 단자 "b"는 어떤 다른 보호층(질화물 등)에 의해 덮여진다. 도 16의 (a) 내지 도 16의 (d)에서, 전극(1608)은 "a" 단자에 대한 연결을 나타내고, 전극(1610)은 "c" 단자들에 대한 연결을 나타내며, 전극(1612)은 "d" 단자들에 대한 연결을 나타내고, 전극(1614)은 "b" 단자들에 대한 연결을 나타낸다.
단락 회로들 또는 기타 오작동들을 방지하기 위해 적당한 단자를 적당한 전극에 연결시키는 것이 필요하기 때문에, 본 발명은 적당한 전극만이 적당한 단자들에 부착되도록 하는 방법들을 제공한다. 예시적인 실시예들에서, 전극들(1610, 1612 및 1614)의 위치를 덮기 위해 마스킹 영역(예를 들어, 포토리소그라피 마스크)이 2차원 다이 상에 배치되지만, 전극(1608)의 위치는 마스킹되지 않는다. 이어서, 단자 "a"에 대해 선택적인 에칭이 적용됨으로써, 단자 "a" 상에 덮여 있는 것을 제거하고 단자 "a"가 전기적으로 연결될 수 있게 되지만, 단자 "b" 상에 덮여 있는 것은 제거하지 않는다. 2차원 다이(1602)의 배향(A, B, C 또는 D)이 무엇이든지 간에, 적어도 단자 "a"는 항상 다이의 상부 부분에, 따라서 전극(1608)이 연결되어야 하는 위치에 위치된다(도 16의 (c) 및 도 16의 (d)에서, 이 연결은 다이의 후방을 통해 행해짐). 단자 "a"를 덮고 있는 선택적으로 제거가능한 물질의 제거 이후에, 마스킹 영역이 이어서 제거되고, 그 단자가 전기적으로 연결된다. 그 다음에, 차후의 마스크가 도포되고, 이 때 전극(1610)의 위치를 개방된 채로 남겨 둔다. 이어서, 단자 "c"를 노출시키기 위해 단자 "c" 상의 선택적으로 제거가능한 물질이 제거되고, 이어서 전극(1610)이 연결될 수 있다. 이어서, 단자 "d" 및 "b"를 마스킹하여 노출시킨 다음에 단자들(1612 및 1614)을 각각 연결시키기 위해 유사한 방법이 사용된다. 부가의 실시예들에서, 단자들을 덮고 있는 것이 선택적으로 제거되면, 이 프로세스의 끝에서 단자들 모두가 또한 전기적으로 연결될 수 있다. 단자들 "a"에서와 같이, 중복적인 단자들의 사용에 의해 다이의 배향(도 16의 (a) 내지 도 16의 (d))이 무엇이든지 간에 다이가 전기적으로 연결될 수 있다. 이것은 사실상, 기판 요소가 플리핑되고 및/또는 180° 회전되더라도, 기판 요소(다이)가 정확하게 연결되도록 하는 설계를 형성한다. 유의할 점은, 다이가 전방 또는 후방으로부터 연결될 수 있기 때문에, 연결점 a, b, c 및 d의 위치에서 다이의 전방측과 후방측 사이에 비아(via) 또는 기타 전도성 경로가 생성되어야만 한다.
다른 실시예들에서, 도 17a 내지 도 17n에 도시된 바와 같이, 도 18의 플로우차트(1800)를 참조하여, 본 발명은 지지 부재들을 이용하여 하나 이상의 기판 요소들을 형성하는 부가의 방법들을 제공한다. 도 17a 내지 도 17k의 개략도에서, 용지의 하반부 상의 도면들(예를 들어, 도 17b, 도 17d, 도 17f, 도 17h, 도 17j, 및 도 17l)은 본 명세서 전체에 걸쳐 기술되는 처리 동안의 웨이퍼(101)의 상면도를 나타낸다. 용지의 상반부 상의 도면들(예를 들어, 도 17a, 도 17c, 도 17e, 도 17g, 도 17i, 및 도 17k)은 웨이퍼(101)의 다양한 층들에 걸쳐 절취한 단면도를 나타낸다. 용지의 하반부에 도시된 이중-헤드 화살표(1-1)는 용지의 상반부에 도시된 웨이퍼(101)를 통한 단면도의 위치 및 방향을 나타낸다.
플로우차트(1800)에 또 도 17a 및 도 17b에 나타낸 바와 같이, 단계(1802)에서, 지지층(104) 상에 배치된 기판층(102)을 포함하는 웨이퍼(101)가 제공된다. 본 명세서에 도시된 바와 같이, 양호하게는, 기판층(102)은 지지층(104)을 완전히 덮고 있지만, 지지층(104)이 완전히 덮힐 필요는 없다. 지지층 및 기판층의 두께 및 치수가 본 명세서에 기술되어 있다. 본 명세서 전반에 걸쳐 상세히 기술되는 바와 같이, 양호하게는, 기판층(102) 및 지지층(104)이 차별적으로 제거가능(differentially removable)하다. 기판층(102) 및 지지층(104)으로서 사용하기 위한 예시적인 물질들이 본 명세서 전반에 걸쳐 기술되어 있다. 예시적인 실시예들에서, 기판층(102)은 반도체(예를 들어, Si)를 포함하고, 지지층(104)은 반도체 산화물(예를 들어, SiO2), 반도체 합금(예를 들어, SiGe), 도핑된 반도체(예를 들어, 도핑된 Si) 또는 폴리실리콘을 포함한다.
플로우차트(1800)의 단계(1804)에서, 도 17c 및 도 17d에 도시된 바와 같이, 기판층(102)의 적어도 일부분을 덮기 위해 하나 이상의 마스킹 영역들(108)이 기판층(102) 상에 배치된다. 마스킹 영역들(108)(예를 들어, 포토리소그라피 마스크)로서 사용하기 위한 예시적인 물질들이 여기에 개시되어 있고 다른 방식으로 공지되어 있다. 플로우차트(1800)의 단계(1806)에서, 덮이지 않은 기판층 섹션들(110)이 제거된다. 이것은, 도 17e 및 도 17f에 도시된 바와 같이, 마스킹 영역들 아래에 기판 섹션(112)을 발생한다. 기판 섹션(112)이 한쪽 단부 또는 양쪽 단부에 있는 부착 지점들(attachment points)(111)에서 여전히 기판층(102)과 연결되어 있다. 도 17e에 도시된 바와 같이, 덮이지 않은 기판층 섹션들(110)을 제거하면 지지층 섹션들(1702)이 노출된다. 본 명세서에 기술되어 있는 바와 같이, 기판층(102) 및 지지층(104)이 차별적으로 제거가능하기 때문에, 기판층(102)의 제거는 아래에 있는 지지층(104)의 무결성에 거의 영향을 주지 않는다.
플로우차트(1800)의 단계(1808)에서, 마스킹 영역들(108)이 적절히 제거된다. 이어서, 플로우차트(1800)의 단계(1810)에서, 하나 이상의 마스킹 영역들(108)이 기판층(102), 기판 섹션(112) 및 지지층 섹션들(1702) 상에 배치된다. 도 17g 및 도 17h에 도시된 바와 같이, 단계(1808)에서 배치되는 마스킹 영역들(108)은 양호하게는 기판 섹션(112)의 적어도 일부분을 덮고 또한 기판 섹션(112)과 인접하는 지지층 섹션들(1702) 상부의 보이드(void)를 채운다. 예시적인 실시예들에서, 마스킹 영역들(108)의 섹션들이 기판 섹션(112)에 거의 수직인 방향으로 웨이퍼(101)와 교차하지만, 어느 방향이라도 사용될 수 있다. 예시적인 실시예들에서, 도 17h와 같이, 기판 섹션(112)의 다수의 섹션들을 덮기 위해 2개 이상의(예를 들어, 3개, 4개, 5개, 6개, 7개, 8개, 9개, 10개, 20개, 등) 마스킹 영역들(108)이 배치된다.
단계(1812)에서, 기판층(102) 아래의 지지층(104)의 적어도 일부분이 제거됨으로써, 하나 이상의 기판 요소들(112")을 형성하고, 여기서 기판 요소들(112")은, 도 17i 및 도 17j에 도시된 바와 같이, 하나 이상의 지지 부재들(1704)에 의해 지지된다. 기판 섹션(112) 및 지지층 섹션들(1702)의 적어도 일부분을 덮기 위해 마스킹 영역들(108)을 사용하는 것은 제거(예를 들어, 본 명세서에 기술된 바와 같이, 에칭) 동안에 마스킹된 영역들에 대한 보호를 제공한다. 따라서, 지지층(104)의 제거가 기판 섹션(112) 아래에서 그 섹션의 길이의 대부분에 걸쳐 계속될 수 있지만, 마스킹 영역들(108)에 의해 마스킹되는 영역들은 그만큼 신속하게 직접 제거되지 않는다.
예를 들어, 마스킹 영역들(108)에 의해 보호되는 영역들에서 지지층(104)을 제거하는 데 에칭제(예를 들어, 등방성 에칭제)가 사용되는 경우, 그 에칭제는 기판 섹션(112) 아래의 물질을 제거하지 못하게 된다(또는 물질을 그만큼 신속하게 제거하지 못하게 된다). 이것은 에칭제가 도달할 수 없는(또는 에칭 속도가 마스킹되지 않은 영역들에서보다 작은) 마스킹 영역들(108) 아래에 지지 부재들(1704)을 발생한다. 지지 부재들(1704)은 지지층 물질(104)을 지지하고 기판 요소(112") 아래에 일종의 기둥 또는 말뚝을 형성한다. 도 17k 및 도 17l에 도시된 바와 같이, 마스킹 영역들(108)의 제거 이후에, 도 17l과 같이 기판 요소(112")가 기판 요소들(112")의 길이를 따라 지지 부재들(2004)에 의해 지지된다(점선들은 기판 요소(112") 아래의 지지 부재들(1704)을 나타냄). 도 17n은 도 17m의 기판 요소(112") 및 지지 부재들(1704)의 확대도를 나타낸 것이다. 유의할 점은, 기판 요소(112")를 지지하는 데 도움을 주기 위해 임의의 수의 지지 부재들(1704)이 형성되고 이용될 수 있다는 것이다.
본 명세서에 기술된 바와 같이, 마스킹 영역들(108)을 배치하는 단계는 양호하게는 포토리소그라피 마스크 등의 내에칭성 마스킹 영역(etch-resistant masking region)을 배치하는 단계를 포함한다. 덮이지 않은 기판층 섹션들이 이어서 양호하게는 이방성 에칭 등의 에칭에 의해 제거되고, 그에 따라 기판층 섹션들은 주로 기판층(102)의 평면에 수직인 방향에서만 제거된다. 본 명세서에 기술된 바와 같이, 기판층(102) 아래의 지지층의 일부분을 제거하는 것이 양호하게는 에칭 속도가 모든 방향에서 동일하거나 거의 동일한 등방성 에칭(isotropic etching)을 포함한다. 그렇지만, 마스킹 영역들(108)이 기판층 섹션들(112)의 섹션들을 덮고 있기 때문에, 이 덮여진 기판층 섹션들 아래의 지지층(104)이 사실상 에칭되지 않으며 따라서 지지 부재(1704)가 형성된다.
플로우차트(1800)의 단계(1814)에서, 기판 요소(112")가 웨이퍼(101)로부터 제거된다. 본 명세서에 기술된 바와 같이, 단계(1814)에서 기판 요소(112")를 웨이퍼(101)로부터 제거하는 데 다양한 방법들이 사용될 수 있다. 예를 들어, 양호한 실시예들에서, 단계(1814)에서의 제거하는 단계는 먼저 기판 요소들(112") 상에 하나 이상의 마스킹 영역들(108)을 배치하는 단계를 포함한다. 기판 요소들(112") 및/또는 기판층(102)의 적어도 일부분이 이어서 제거됨으로써, 본 명세서에 기술된 바와 같이, 기판 요소들(112")을 기판층(102)으로부터 분리시킨다. 기판 요소(112")/기판층(102)을 제거하면 그 아래에 있는 지지층(104)이 노출된다. 기판 요소(112")는 이어서 마스킹 영역(108)으로 둘러싸여지고, 이 전체적인 구조가 웨이퍼(101)로부터 제거될 수 있다. 대안의 실시예들에서, 마스킹 영역(108)을 제거하기 전에 기판 요소(112") 및 마스킹 영역(108)이 웨이퍼(101) 상에 남아 있을 수 있다. 마스킹 영역(108)을 제거하면(예를 들어, 용해시키면), 별도의 구조로서 기판 요소(112")가 남는다. 본 명세서에 전반에 걸쳐 기술하는 바와 같이, 양호하게는 마스킹 영역(108)은 에칭-내성이 있는 포토리소그라피 마스크이다. 기판 요소(112") 및/또는 기판층(102)의 일부분의 제거는 양호하게는 본 명세서에 기술된 다양한 기법들을 사용하여 에칭함으로써 수행된다. 양호한 실시예들에서, 주로 기판층의 평면에 수직인 방향으로 에칭함으로써 기판 요소들(112")이 기판층(102)으로부터 제거되도록 이방성 에칭이 사용되며, 그에 따라 기판 요소들(112")의 단부에 "절단부(cut)"가 만들어진다. 다른 실시예들에서, 기판 요소들(112")을 단순히 요동시키거나 진동시킴으로써[그에 의해 기판 요소들(112")을 지지 부재들(1704)로부터 분리시킴으로써] 또는 본 명세서에 기술된 바와 같이 기판 요소들을 기판층(102)으로부터 기계적으로 절단하거나 소잉하거나 다른 방식으로 분리시킴으로써 기판 요소들(112")이 기판층(102)으로부터 제거될 수 있다.
기판 요소(112")의 제거는 또한 도 19의 (a) 내지 도 19의 (e)에 도시된 바와 같이 수행될 수 있다. 도 19의 (b)는 도 19의 (a)로부터의 제거 이전의 기판 요소(112")의 확대도를 나타낸 것이다. 도 19의 (c)에 도시된 바와 같이, 인접한 지지 부재들(1704) 사이에 현수되어 있는 기판 요소(112")의 섹션들 아래에 일시적인 지지부들(1902)이 배치될 수 있다. 예시적인 실시예들에서, 일시적인 지지부들은 지지 부재들(1704)과 비교하여 차별적으로 에칭가능한 물질을 포함한다. 예를 들어, 일시적인 지지부들(1902)이 포토리소그라피 마스크 물질로부터 준비될 수 있으며, 그에 따라, 도 19의 (d)에 도시된 바와 같이, 지지 부재들(1704)이 제거(예를 들어, 에칭)될 때에도 지지부들이 남아 있게 된다. 이어서, 일시적인 지지부들(1902)이 제거될 수 있음으로써, 도 19의 (e)에서와 같이 기판 요소(112")가 얻어진다.
기판 요소들(112") 아래에 하나 이상의 지지 부재들(1704)을 형성하는 것에 의해, 플로우차트(1800)의 단계(1816)에서 살펴본 바와 같이, 여전히 웨이퍼(101) 상에 있으면서 기판 요소들에 대한 부가적인 안정성을 유지하면서, 그 요소들의 추가적인 처리가 가능하게 된다. 기판 요소들(112")이 인접한 지지 부재들(1704)[즉, 기판 요소(112")의 길이를 따라 서로 인접해 있는 부재들] 사이에 현수되어 있기 때문에, 기판 요소들의 한쪽 표면(예를 들어, 상부, 하부 또는 한 측면)에서 처리가 행해질 수 있거나, 양호하게는 모든 표면들에서 동시에 행해질 수 있는데, 그 이유는 기판 표면(112")의 언더컷 이후에 모든 표면들이 노출되기 때문이다. 그렇지만, 지지 부재들(1704)의 사용은 기판 요소들 처짐 또는 굽힘, 따라서 지지층(104) 및/또는 서로와의 접촉 등의 처리 동안에 일어나는 문제점들 중 일부를 감소시킨다. 지지 부재들(1704)의 사용에 의해 더 긴 와이어를 처리할 수 있음은 물론 더 조밀한 간격으로 있는 와이어들을 포함하는 어레이들을 생성할 수 있는데, 그 이유는 처리 동안에 부딪치는 문제점들이 감소되거나 제거될 수 있기 때문이다.
차후의 처리는, 본 명세서에 기술된 바와 같이, 기판 요소들(112") 상에 절연체층(116)(예를 들어, 실리콘 산화물 등의 산화물층)을 배치하는 것을 포함할 수 있다. 추가적인 처리는 또한 본 명세서 전반에 기술된 바와 같이 절연체층(116) 상에 게이트층(120)을 형성하는 것을 포함할 수 있다. 양호하게는, 게이트층(120)이 금속 또는 폴리실리콘층이거나 유사한 전도성 물질이다. 게이트층(120)으로서 사용하기 위한 예시적인 금속들로는 팔라듐(Pd), 이리듐(Ir), 니켈(Ni), 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 텔루르(Te), 레늄(Re), 몰리브덴(Mo), 철-백금 합금(FePt), 질화탄탈(TaN), 등이 있지만, 이들로 제한되지 않는다. 추가적인 처리는 또한 본 명세서에 기술된 바와 같이 기판 요소들(112")을 도핑하는 것은 물론, 본 명세서에 기술된 바와 같이, 질화물층 및 기타 비전도성층 등의 다양한 보호층(802)을 배치하는 것도 포함할 수 있다.
다른 실시예들에서, 본 발명은 나노와이어 및 기판과 접촉하고 있는 하나 이상의 지지 부재들(1704)을 포함하는 기판 상부에 현수되어 있는 나노와이어(는 물론 트랜지스터)를 제공한다. 양호하게는, 나노와이어 및 트랜지스터는 Si 등의 반도체를 포함하고, 지지 부재는 SiO2를 포함하며, 기판은 Si를 포함한다. 예시적인 실시예들에서, 나노와이어는 나노와이어의 섹션들이 여전히 현수될 수 있게 해주어, 처리될 수 있게 하는 동시에, 기판 상부에 나노와이어 또는 트랜지스터를 지지하는 2개 이상의(예를 들어, 3개, 4개, 5개, 6개, 7개, 8개, 9개, 10개, 등의) 지지 부재들(1704)을 포함한다.
또 다른 실시예들에서, 도 23a 및 도 23b의 플로우차트(2300)에 도시된 바와 같이, 도 24a 내지 도 24n 및 도 25a 내지 도 25h를 참조하면, 본 발명은 하나 이상의 기판 요소들을 형성하는 부가의 방법들을 제공한다. 도 24a 내지 도 24n 및 도 25a 내지 도 25h의 개략도에서, 용지의 하반부 상의 도면들은 기술되는 처리 동안의 웨이퍼(101)의 상면도를 나타낸다. 용지의 상반부 상의 도면들은 평면(1-1)에서 웨이퍼(101)의 다양한 층들에 걸쳐 절취한 단면도를 나타낸다.
플로우차트(2300)의 단계(2302)에서, 도 24a 및 도 24b에 도시된 바와 같이, 기판층(102) 상에 배치된 마스킹층(2402)이 제공된다. 단계(2304)에서, 도 24c 및 도 24d에 도시된 바와 같이, 마스킹층(2402)의 적어도 일부분을 덮기 위해 하나 이상의 마스킹 영역들(masking regions)(108)이 이어서 마스킹층(2402) 상에 배치된다. 이어서 단계(2306)에서, 하나 이상의 덮이지 않은 마스킹층 섹션들(2406)이 제거되고, 이어서 단계(2308)에서, 하나 이상의 덮이지 않은 기판층 섹션들이 제거된다(왜냐하면 이 기판층 섹션들이 마스킹층 섹션들의 제거에 의해 노출되었기 때문임). 도 24e 및 도 24f에 도시된 바와 같이, 이것은 기판 요소(112)를 발생한다.
단계(2310)에서, 보호층(2408)이 이어서 마스킹층(2402) 및 기판층(102) 상에 배치된다. 도 24g 및 도 24h에 도시된 바와 같이, 이 보호층(2408)이 또한 기판 요소(112)의 측면들을 덮는다. 플로우차트(2300)의 단계(2312)에서, 보호층(2408)의 적어도 일부분이 제거된다. 도 24i 및 도 24j에 도시된 바와 같이, 양호하게는 이것은, 기판 요소(112)의 측면들을 덮고 있는 보호층(2408)을 남겨두면서, 웨이퍼(101)의 수평 표면들로부터 보호층(2408)을 (예를 들어, 수직 에칭을 사용하여) 제거하는 것을 포함한다.
플로우차트(2300)의 단계(2314)에서, 양호하게는 기판층(102)의 적어도 일부분을 제거함으로써 하나 이상의 현수된 기판 요소들(112')을 형성하는 것에 의해 현수된 기판 요소가 발생되며, 여기서 현수된 기판 요소들(112')은 도 24k 및 도 24l에 도시된 바와 같이 기판층(102)에 부착된 채로 있다.
양호하게는, 단계(2316)에서, 보호층(2408)이 이어서 제거되어, 도 24m 및 도 24n에 도시된 바와 같이, 현수된 기판 요소들(112')이 얻어진다. 단계(2318)에서, 현수된 기판 요소들(112')이 이어서 처리될 수 있고, 마지막으로 단계(2320)에서, 기판 요소들이 웨이퍼(101)로부터 제거될 수 있다.
양호하게는, 기판층(102)은 반도체(예를 들어, Si)를 포함하고, 마스킹층(2402)은 반도체 산화물(예를 들어, SiO2)을 포함한다. 본 명세서에 기술된 바와 같이, 양호하게는 포토리소그라피 마스크가 마스킹 영역들(108)로서 사용된다. 마스킹 층(2402) 및 기판층(102)의 일부분의 제거는 양호하게는 에칭을 포함한다. 도 24e 및 도 24f에 도시된 바와 같이, 양호하게는 초기 에칭이 기판(예를 들어, Si)을 수직 방향으로 제거하기 위해 이방성 에칭이다.
양호한 실시예들에서, 보호층(2408)은 SiO2 등의 산화물이다. 도 24i 및 도 24j에 도시된 바와 같이, 처음에 보호층(2408)의 일부분이, 예를 들어, 이방성 에칭(예를 들어, 수직 산화물 에칭)을 사용하여 제거된다. 이어서, 기판층(102)의 일부분을 수직 방향으로 제거하기 위해 추가의 이방성 에칭이 수행되고 이어서 도 24k 및 도 24l에 도시된 바와 같이, 기판 섹션(112)을 언더컷하기 위해 기판(102)의 등방성 에칭이 수행됨으로써, 현수된 기판 요소(112')를 발생할 수 있다.
차후의 처리는, 본 명세서에 기술된 바와 같이, 현수된 기판 요소들(112') 상에 절연체층(예를 들어, 실리콘 산화물 등의 산화물층)을 배치하는 것을 포함할 수 있다. 추가적인 처리는 또한 본 명세서 전반에 기술된 바와 같이 절연체층 상에 게이트층을 형성하는 것을 포함할 수 있다. 양호하게는, 게이트층이 금속 또는 폴리실리콘층이거나 유사한 전도성 물질이다. 게이트층으로서 사용하기 위한 예시적인 금속들로는 팔라듐(Pd), 이리듐(Ir), 니켈(Ni), 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 텔루르(Te), 레늄(Re), 몰리브덴(Mo), 철-백금 합금(FePt), 질화탄탈(TaN), 등이 있지만, 이들로 제한되지 않는다. 추가적인 처리는 또한 본 명세서에 기술된 바와 같이 현수된 기판 요소들(112')을 도핑하는 것은 물론, 본 명세서에 기술된 바와 같이, 질화물층 및 기타 비전도성층 등의 다양한 보호층을 배치하는 것도 포함할 수 있다.
현수된 기판 요소(112')를 제거하는 방법들이 본 명세서에 기술되어 있으며, 마스킹 및 에칭 방법들의 사용은 물론 기계적 절단 및 초음파 처리도 포함한다.
다른 실시예들에서, 도 24a 및 도 24b에 도시된 바와 같이, 기판(102)은 제2 섹션(2404)을 포함할 수 있다. 양호한 실시예들에서, 기판(102)은 p-도핑된 반도체층(예를 들어, p-도핑된 Si)이고, 제2 기판 섹션(2404)은 n-도핑된 반도체층(예를 들어, n-도핑된 Si)이다[그렇지만, 부가의 실시예들에서, 기판(102)이 n-도핑된 반도체층이고 제2 섹션(2404)이 p-도핑된 반도체층이다]. 유의할 점은, 기판(102) 및 제2 기판 섹션(2404)이 2개의 서로 다른 섹션으로서 도시되어 있지만, 양호한 실시예들에서, 이들 둘다가 동일한 기판이고 단지 한쪽 섹션이 다른쪽 섹션과 다르게 도핑되어 있을 뿐이다.
도 25a 내지 도 25h에 도시된 바와 같이, 기판층(102) 및 제2 기판 섹션(2404)의 일부분을 마스킹하여 에칭하고 이어서 보호층(2408)(예를 들어, 산화물)을 증착하는 데 전술한 방법들이 사용될 수 있다[즉, 플로우차트(2300)의 단계(2302) 내지 단계(2310)]. 보호층(2408)의 일부분의 제거 및 그에 뒤이은 제2 기판 섹션(2404)의 일부분의 제거는 도 25c 및 도 25d에 도시된 구조를 발생하며, 여기서 기판 섹션(112) 아래의 제2 기판 섹션(2404)이 노출된다. 이어서, 기판 섹션(112) 아래의 제2 기판 섹션(2404)이 (예를 들어, 에칭에 의해) 제거될 수 있음으로써, 도 25e 및 도 25f에서와 같이 현수된 기판 섹션(112')을 발생할 수 있다. 보호층(2408)이 이어서 제거됨으로써, 도 25g 및 도 25h에서와 같이, 현수된 기판 요소들(112')이 얻어질 수 있다. 양호하게는, 현수된 기판 요소들(112')이 이어서 처리되고, 본 명세서에 기술된 바와 같이, 최종적으로 웨이퍼(101)로부터 제거될 수 있다. 양호한 실시예들에서, 기판층(102)은 두께가 약 50 nm 내지 약 500 nm(예를 들어, 약 100 nm, 약 200 nm, 약 300 nm, 약 400nm, 등)인 p-도핑된 Si층인 반면, 제2 기판 섹션(2404)은 두께가 약 50 ㎛ 내지 약 1000 ㎛인 n-도핑된 Si층이다.
또 다른 실시예들에서, 도 26a 내지 도 26ab의 개략도를 참조하여 도 27의 플로우차트(2700)에 나타낸 바와 같이, 본 발명은 하나 이상의 측방 지지 탭들을 이용하여 하나 이상의 기판 요소들을 형성하는 방법들을 제공한다. 도 26a 내지 도 26ab의 개략도에서, 용지의 하반부 상의 도면들은 본 명세서 전반에 걸쳐 기술되는 처리 동안의 웨이퍼(101)의 상면도를 나타낸다. 용지의 상반부 상의 도면들은 개략도들에 나타낸 평면(1-1)에서 웨이퍼(101)의 다양한 층들에 걸쳐 절취한 단면도를 나타낸다.
플로우차트(2700)에 나타낸 바와 같이, 단계(2702)에서, 도 27a 및 도 27b에 도시된 바와 같이, 지지층(104) 상의 기판층(102)[선택적으로 지지 플랫폼(106)도 포함함]이 제공된다. 본 명세서에 기술된 바와 같이, 양호하게는, 기판층(102) 및 지지층(104)이 차별적으로 제거가능(differentially removable)하다. 기판층(102)에 사용하기 위한 예시적인 물질로는 Si, 기타 등의 반도체가 있다. 예시적인 지지층(104)은 본 명세서에 기술된 반도체 산화물, 반도체 합금, 도핑된 반도체 및 기타 물질을 포함한다.
플로우차트(2700)의 단계(2704)에서, 기판층(102)의 적어도 일부분을 덮기 위해 포토리소그라피 마스크 등의 하나 이상의 마스킹 영역들(108)이 기판층(102) 상에 배치된다. 도 26c 및 도 26d에 도시된 바와 같이, 양호하게는 궁극적으로 기판 요소(112)가 될 영역을 마스킹하기 위해 마스킹 영역들(108)이 배치될 뿐만 아니라, 궁극적으로 측방 지지 탭들(2604)을 형성하게 될 기판(102)의 영역들을 보호하도록 마스킹 섹션들(2602)이 배치된다. 단계(2706)에서, 덮이지 않은 기판층 섹션들이 이어서 제거됨으로써, 도 26e 및 도 26f에서와 같이 기판 요소(112) 및 측방 지지 탭들(2604)을 발생한다. 도 26e 및 도 26f에 도시된 바와 같이, 임의의 수의 측방 지지 탭들(2604)이 형성될 수 있다. 이러한 탭들은, 측방 굽힘/좌굴 또는 기타 움직임은 물론 웨이퍼(101)의 평면에서의 굽힘/좌굴/움직임도 제한함으로써, 현수된 기판 요소(112')의 형성 동안에는 물론 현수된 기판 요소(112')의 추가적인 처리 동안에 부가의 지지를 제공한다. 도 26d에 도시된 바와 같이, 궁극적으로 게이트 영역(120/305)이 될 기판 요소(112)의 섹션은 이 영역에 어떤 측방 지지부도 갖지 않으며, 따라서 이 섹션에서의 추가의 처리가 가능하게 된다.
단계(2708)에서, 양호하게는 마스킹 영역들(108)이 제거된다. 이어서, 플로우차트(2700)의 단계(2710)에서, 기판층(102) 아래의 지지층(104)의 일부분이 제거됨으로써, 측방 지지 탭들(2604)을 통해 기판층(102)에 부착되는 현수된 기판 요소들(112')을 형성한다. 앞서 살펴본 바와 같이, 도 26h에 도시된 바와 같은 측방 지지 탭들(2604)은 이 영역들을 제거로부터 보호하는(예를 들어, 이들을 에칭으로부터 보호하는) 마스킹 섹션들(2602)의 존재에 의해 형성되었다. 본 명세서에서 살펴본 바와 같이, 양호하게는 단계(2706)에서의 제거는 기판 표면의 평면에 수직인 평면에서만 에칭하기 위해 이방성 에칭을 사용하여 수행되며, 따라서 기판 요소(112) 및 측방 지지 탭들(2604)의 형성이 가능하게 된다. 단계(2710)에서의 제거는 양호하게는 등방성 에칭을 포함하며, 그에 의해 기판 요소(112) 및 측방 지지 탭들(2604) 아래에서 지지층(104)이 제거됨으로써, 지지층(104)으로부터는 분리되어 있지만 여전히 측방 지지 탭들(2604)에 의해 제 위치에 보유되어 있는 현수된 기판 요소(112')를 발생한다. 예시적인 에칭제들 및 에칭 방법들이 본 명세서에 기술되어 있으며 또 공지되어 있다.
마스킹 섹션들(2602)의 적절한 배치에 의해, 플로우차트(2700)의 단계(2712)에서와 같은 처리가 현수된 기판 요소(112')에 대해 여전히 행해질 수 있도록 측방 지지 탭들(2604)의 발생이 가능하게 된다. 본 명세서에서 살펴본 바와 같이, 예시적인 실시예들에서, 단계(2712) 동안에 행해질 수 있는 제1 처리 단계는, 도 26i 및 도 26j에 도시된 바와 같이, 보다 원형이거나 타원형인 단면을 생성하기 위해, "현수된 기판 요소(112')의 코너들을 둥글게 하는 것"을 포함할 수 있다. 이 "둥글게 하는 것"이 꼭 필요한 것은 아니라는 것을 잘 알 것이다. 일 실시예에서, 이 초기 처리는 산화물층을 배치하는 것(예를 들어, 여기에 기술되는 바와 같이, 얇은 산화물층을 성장시키는 것) 및 이어서 이 "희생" 산화물층을 제거 또는 에칭하는 것을 포함할 수 있다.
현수된 기판 요소(112')의 차후의 처리는 현수된 기판 요소들(112') 상에 절연체층을 배치하는 것을 포함할 수 있다. 도 26k 및 도 26l에 도시된 바와 같이, 절연체층(116)이 양호하게는 기판 요소(112')의 모든 노출된 표면들을 덮도록 배치된다. 예시적인 실시예들에서, 절연체층(116)은 기판 요소(112') 상에 성장되어 있는 산화물층이다. 예를 들어, 기판층(102)이 Si, Ge, Sn, Se, Te 또는 B 등의 반도체일 때, 성장되어 있는 산화물은 Si 산화물(SiO2), Ge 산화물, Sn 산화물, Se 산화물, Te 산화물 또는 B 산화물 등의 반도체 산화물이다. 부가의 실시예들에서, 기판 요소들(112')에 대해 또 다른 처리가 수행될 수 있다. 예를 들어, 도 26m 및 도 26n에 도시된 바와 같이, 게이트층(120)이 절연체층(116) 상에 배치될 수 있다. 절연체층(116)이 통상적으로 기판 요소(112') 및 기판층(102)의 노출된 표면들 상에만 배치되는 반면(예를 들어, 산화물이 성장되는 경우), 게이트층(120)의 배치가 양호하게는 모든 노출된 표면들을 덮는다. 양호하게는, 게이트층(120)이 금속 또는 폴리실리콘층이거나 유사한 전도성 물질이다. 게이트층(120)으로서 사용하기 위한 예시적인 금속들로는 팔라듐(Pd), 이리듐(Ir), 니켈(Ni), 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 텔루르(Te), 레늄(Re), 몰리브덴(Mo), 철-백금 합금(FePt), 질화탄탈(TaN), 등이 있지만, 이들로 제한되지 않는다.
예시적인 실시예들에서, 현수된 기판 요소(112')가 이 초기 처리 이후에 단계(2714)에서 웨이퍼(101)로부터 제거될 수 있다(또는 임의의 처리 이전에 제거될 수 있다). 본 명세서에 기술된 바와 같이, 본 발명의 방법들은 코어층(예를 들어, 반도체) 및 하나 이상의 쉘층(예를 들어, 산화물층 및 게이트층)을 포함하는 나노와이어를 준비하는 데 사용될 수 있다. 따라서, 전술한 이 초기 처리 이후에, 기판 요소들이 나노와이어 및 기타 구조로서 제거될 수 있다.
또 다른 실시예들에서, 기능적 트랜지스터들(functional transistors) 및 기타 반도체 구조들을 발생하기 위해 현수된 기판 요소들(112')에 대해 부가의 처리가 행해질 수 있다. 예를 들어, 양호한 실시예들에서, 도 26o 및 도 26p에 도시된 바와 같이, 마스킹 영역(108)(예를 들어, 포토리소그라피 마스크 등의 내에칭성 마스킹 영역)이 게이트층(120) 상에 배치된다. 도 26p에 도시된 바와 같이, 양호하게는 게이트층(120)의 일부분만, 예를 들어, 그 영역에 측방 지지 탭들(2604)를 갖지 않는 현수된 기판 요소(112')의 중심 근방의 일부분이 마스킹층(108)에 의해 덮여진다. 덮이지 않은 게이트층(120)이 이어서 제거됨으로써, 도 26r에 도시된 바와 같이 아래의 절연체층(116)을 노출시킨다. 이것도 역시 마스킹층(108) 아래에 게이트 영역(305)[게이트층(120)의 일부분을 포함함]을 형성한다.
플로우차트(2700)의 단계(2716)에서, 기판층(102)이 이어서 도펀트 원자들로 선택적으로 도핑(302)되어, 도 26s 및 도 26t에 도시된 바와 같이, 도핑된 영역들(304)을 형성한다. 본 명세서에서 살펴본 바와 같이, 양호한 실시예들에서, 이 도핑은 약한 도핑(light doping) 또는 강한 도핑(heavy doping)일 수 있다. 도 26u 및 도 26v에 도시된 바와 같이, 마스킹 영역(108)이 이어서 제거됨으로써, 게이트층(120)의 물질을 포함하는 아래의 게이트 영역(305)을 노출시킨다. 유의할 점은, 이 처리의 전체에 걸쳐, 측방 지지 탭들(2604)이 계속하여 현수된 기판 요소를 지지한다는 것이다. 예시적인 실시예들에서, 도핑된 기판 요소는 이어서 단계(2718)에서 열처리될 수 있다.
이어서 단계(2714)에서, 트랜지스터 요소(306)가 제거된다. 본 명세서에 기술되어 있는 바와 같이, 도 26w 및 도 26x에 도시된 바와 같이, 현수된 기판 요소들(112') 상에 하나 이상의 마스킹 영역들(108)(예를 들어, 내에칭성 포토리소그라피 마스크)을 배치함으로써 트랜지스터 요소가 제거될 수 있다. 현수된 기판 요소들(112') 및/또는 기판층(102)의 적어도 일부분이 이어서 (예를 들어, 에칭을 통해) 제거됨으로써, 도 26y 및 도 26z에 도시된 바와 같이, 트랜지스터 요소들(306)을 기판층(102)으로부터 분리시킨다. 이 에칭은 또한 트랜지스터 요소(306)를 측방 지지 탭들(2604)로부터 분리시킨다. 도 26y 및 도 26z에 도시된 바와 같이, 트랜지스터 요소(306)는 마스킹 영역(108)으로 둘러싸여 있고, 웨이퍼(101)로부터 제거될 수 있다. 다른 실시예들에서, 트랜지스터 요소들(306)을 단순히 요동시키거나 진동시킴으로써 또는 기판층(102)으로부터 기계적으로 절단함으로써 트랜지스터 요소들(306)이 기판층(102)으로부터 제거될 수 있다. 도 26aa 및 도 26ab에 도시된 바와 같이, 트랜지스터 요소들(306)은 양호하게는 도핑된 영역들(304)(예를 들어, 도핑된 반도체 물질을 포함하는 소스 영역 및 드레인 영역)은 물론 게이트 영역들(102/305)(양호하게는 금속 또는 폴리실리콘을 포함함)을 포함한다. 또 다른 실시예들에서, 트랜지스터 요소들(306)을 준비하는 본 발명의 방법들은, 본 명세서 전반에 걸쳐 기술한 바와 같이, 약한 도핑 및 강한 도핑을 비롯한 부가적인 도핑 단계들은 물론 부가의 보호층 또는 비전도성층의 증착을 더 포함할 수 있다.
부가의 실시예들에서, 도 28a 및 도 28b에 도시된 바와 같이, 기판 요소들을 형성하는 본 명세서에 기술된 방법들이, 본 명세서에 기술된 나노와이어, 트랜지스터 및 기타 반도체 요소를 비롯한 다양한 기판 요소들의 형성 및 처리에 도움을 주기 위해, 응력-완화 구조(stress-relieving structure)(2800)를 이용할 수 있다. 도 28a에 도시된 바와 같이, 응력-완화 요소(stress-relief element)(2802)는 적절한 방식으로 마스킹 및 에칭함으로써 형성될 수 있다. 이러한 응력-완화 요소들(2802)은 양호하게는 현수된 기판 요소(112')의 양단부에 배치되지만, 그 요소를 따라 임의의 위치에 배치될 수 있다. 응력-완화 요소들(2802)에 의해 요소(112')가 형성 및 처리 동안에 [예를 들어, 화살표(2804)로 표시된 방향으로] 팽창될 수 있음으로써, 좌굴, 굽힘 및 기타 움직임을 감소시키고 또 제거 이전의 요소의 고장을 제한할 수 있다. 도 28b에 도시된 바와 같이, 본 명세서에 기술된 마스킹 영역(108) 방식을 사용하여 요소(112')를 제거하는 것이 여전히, 단지 요소(112')를 응력-완화 요소들(2802)로부터 에칭 제거하는 것에 의해, 실시될 수 있다.
도 29a는 응력-완화 요소를 사용하지 않고 준비된, 현수된 기판 요소(112')의 주사 전자 현미경 사진(scanning electron micrograph)을 나타낸 것이다. 와이어가 형성 및/또는 처리 동안에 팽창되기 때문에, 요소가 위쪽으로 "활처럼 휘는 것(bowing)"이 관찰될 수 있다. 응력-완화 요소들(2802)의 사용이 이 응력을 완화시킴으로써, 도 29b의 SEM에 나타낸 바와 같이, 요소(112')가 활처럼 휘는 것을 제한한다.
도 29c는 측방 지지 탭들(2604)을 포함하고 응력-완화 요소들(2802)도 포함하는, 현수된 기판 요소(112')의 주사 전자 현미경 사진을 나타낸 것이다.
수많은 전자 장치들 및 시스템들이 본 발명에 따라 준비된 기판 요소들을 포함할 수 있다. 본 명세서에 기술된 바와 같이, 양호한 실시예들에서, 기판 요소들은 나노와이어, 나노리본, 나노튜브, 등을 비롯한 반도체 요소들이고, 또한 트랜지스터 요소들일 수도 있다. 본 발명의 어떤 예시적인 응용들이, 제한이 아닌 예시로서, 이하에 또는 본 명세서에서 다른 곳에 기술되어 있다.
본 명세서에 기술된 다양한 기판 요소들을 포함하는 반도체 장치들(또는 기타 유형의 장치들)이 다른 전자 회로들의 신호들에 결합될 수 있고 및/또는 다른 전자 회로들과 통합될 수 있다. 반도체 장치들은 큰 기판 상에 형성될 수 있고, 이 큰 기판은 나중에 보다 작은 기판들로 분리 또는 다이싱될 수 있다. 게다가, 큰 기판(즉, 종래의 반도체 웨이퍼들보다 사실상 더 큰 기판) 상에서, 그 위에 형성된 반도체 장치들이 상호 연결될 수 있다.
본 명세서에 기술된 바와 같이, 양호한 실시예들에서, 본 발명의 방법들은 동일한 또는 개별적인 웨이퍼(101)로부터 다수의 기판 요소들(예를 들어, 나노와이어들, 트랜지스터들, 등)을 발생하는 데 사용될 수 있다. 본 명세서에 기술된 방법들에 의해, 웨이퍼 상의 이 요소들을 먼저 별도의 기판으로 이송시킬 필요없이 이 요소들을 처리하는 것이 가능하게 된다(그렇지만, 이 요소들이 또한 이송 이후에 처리될 수도 있다). 본 발명의 방법들에 의해 준비된 요소들이 이어서 하나의 기판 요소(예를 들어, 하나의 반도체) 또는 다수의 요소들을 필요로 하는 응용들에 포함될 수 있다. 예를 들어, 본 발명의 프로세스들 및 방법들에 의해 준비된 기판 요소들은 복수의 요소들(예를 들어, 반도체 장치들)이 형성되는 대면적의 매크로 전자 기판들에 특히 적용가능하다. 이러한 전자 장치들은 능동 매트릭스 LCD(liquid crystal display), 유기 LED 디스플레이, 전계 방출 디스플레이, 기타에 대한 디스플레이 구동 회로들을 포함할 수 있다. 나노와이어-폴리머, 양자점-폴리머 합성물(이 합성물은 방출기 및 능동 구동 매트릭스 둘다로서 기능할 수 있음)로부터 기타 능동 디스플레이들이 형성될 수 있다. 본 발명의 프로세스들 및 방법들에 의해 준비되는 기판 요소들은 또한 스마트 라이브러리(smart library), 신용 카드, 대면적 어레이 센서, 및 스마트 카드, 스마트 인벤토리 태그(smart inventory tag), 등을 비롯한 RFID(radio-frequency identification) 태그에 적용가능하다.
본 발명의 프로세스들 및 방법들에 의해 준비되는 기판 요소들은 또한 디지털 및 아날로그 회로 응용에 적용가능하다. 상세하게는, 본 발명의 프로세스들 및 방법들에 의해 준비되는 기판 요소들은 대면적 기판 상에 ULSI(ultra large-scale integration)를 필요로 하는 응용들에 유용하다. 예를 들어, 기판 요소들(예를 들어, 나노와이어들)의 박막이 논리 회로, 메모리 회로, 프로세서, 증폭기 및 기타 디지털 및 아날로그 회로에 구현될 수 있다.
따라서, 광범위한 군수용품 및 민수용품이 본 발명의 프로세스들 및 방법들에 의해 준비된 기판 요소들을 포함할 수 있다. 예를 들어, 이러한 물품으로는 퍼스널 컴퓨터, 워크스테이션, 서버, 네트워킹 장치, PDA 및 팜파일럿(palm pilot) 등의 핸드헬드 전자 장치, 전화(예를 들어, 셀룰러 전화 및 표준의 전화), 무선기, 텔레비전, 전자 게임 및 게임 시스템, 가정 보안 시스템, 자동차, 비행기, 선박, 기타 가정용 및 상업용 기기, 기타 등등이 있을 수 있다.
본 명세서에 기술된 방법들 및 응용들에 대한 다른 적당한 수정들 및 변경들이 본 발명 또는 본 발명의 임의의 실시예의 범위를 벗어나지 않고 행해질 수 있다는 것이 당업자에게는 곧바로 명백할 것이다. 지금까지 본 발명에 대해 상세히 기술하였으며, 본 발명이 본 발명을 제한하기 위해서가 아니라 단지 예시로서 본 명세서에 포함되는 이하의 예들을 참조하면 더 명확히 이해될 것이다.
예들
예 1: 기판 요소들의 준비
실리콘 산화물 지지층(104) 상에 배치된 실리콘 기판층(102)이 처음에 질화물층으로 코팅되었다. 공지된 포토리소그라피 기법들이 이어서 질화물 상에 패턴 마스크를 발생하는 데 사용되었다. 질화물을 에칭하여 Si 기판층(102)의 일부분을 덮지만 또한 덮이지 않는 영역들도 남겨두는 하드 질화물 마스크(hard nitride mask)를 발생하였다. 노출된 Si층을 에칭-쓰루(etch through)하여 기판(Si) 요소들(112)을 형성하기 위해 표준의 STI(shallow trench isolation) 에칭이 이어서 사용되었다.
기판 요소들(112) 아래의 실리콘 산화물 지지층(104)의 일부분을 제거하기 위해 HF 에칭이 이어서 사용되었다. 이것은 도 20a에 도시된 바와 같이 양쪽 단부에서 기판층(102)에 부착된, 현수된 기판 요소들(112')을 형성하였다. 그 결과의 현수된 기판 요소들(112')은 단면이 약 100 nm 정도이고 길이가 약 1 ㎛이지만, 더 두껍거나 더 긴 길이의 와이어들도 역시 유사한 기법들을 사용하여 제조될 수 있다. 도 20b는 길이가 약 20 ㎛인 현수된 기판 요소들(112')의 주사 전자 현미경 사진(scanning electron micrograph)을 나타낸 것이다. 도 20c는 캔틸레버 구조로서 현수된(즉, 그 요소 상의 한 지점에서만 부착된), 현수된 기판 요소들(112')을 나타낸 것이다(이 실시예에서는 중간에서 부착되지만, 다른 부착 지점들이 이용될 수 있다).
예 2: 기판 요소들의 처리
전술한 바와 같이, 실리콘 산화물 지지층(104) 상에 배치된 실리콘 기판층(102)이 먼저 질화물층으로 코팅되었다. 공지된 포토리소그라피 기법들이 이어서 질화물 상에 패턴 마스크를 발생하는 데 사용되었다. 질화물을 에칭하여 Si 기판층(102)의 일부분을 덮지만 또한 덮이지 않는 영역들도 남겨두는 하드 질화물 마스크(hard nitride mask)를 발생하였다. Si 기판층을 에칭-쓰루(etch through)하여 기판(Si) 요소들(112)을 형성하기 위해 표준의 STI 에칭이 이어서 사용되었다.
기판 요소들(112) 아래의 실리콘 산화물 지지층(104)의 일부분을 제거하기 위해 HF 에칭이 이어서 사용되었다. 이것은 양쪽 단부에서 기판층(102)에 부착된, 현수된 기판 요소들(112')을 형성하였다.
현수된 기판 요소들(112')에 대해 이어서 차후의 처리가 수행되었다. 먼저, 약 900℃에서 Si를 열산화(thermal oxidation)시킴으로써 산화물 절연체층(116)이 부가되었다. 그 다음에, 공지된 표준의 증착 기법들을 사용하여 산화물층 상에 폴리실리콘 게이트층(120)이 배치되었다.
도 21은 다수의 현수된 기판 요소들(112')을 포함하는 웨이퍼(101)를 통해 절취된 TEM 단면을 나타낸 것이다. 현수된 기판 요소들(112')(Si)은 절연체층(116)(SiO2)에 의해 둘러싸여져 있며, 이 절연체층(116)은 게이트층(120)(폴리실리콘)에 의해 둘러싸여져 있다. 현수된 기판 요소들(112')의 치수들은 단면이 약 50 nm x 약 100 nm 정도이다. 각각이 두께가 약 10-20 nm인 SiO2층으로 둘러싸여 있으며, 이 SiO2층은 두께가 약 50-100 nm 정도인 폴리실리콘층으로 둘러싸여 있다.
도 21에서 명확히 알 수 있는 바와 같이, 현수된 기판 요소들(112') 각각이 지지층(104) 상부에 현수되어 있고, 그의 일부분이 HF 에칭에 의해 제거되었다. 얇은 폴리실리콘층(120)이 게이트층 증착의 결과로서 SiO2층(104) 상에 있다. 현수된 기판 요소들(112')이 언더컷(114)되어 있는 섹션들도 보일 수 있다. 지지 플랫폼(106)과 같이, TEM 사진의 준비를 위해 필요한 처리층들(2102)도 역시 보인다.
도 23은 현수된 기판 요소들(112') 중 하나의 확대된 TEM 단면을 나타낸 것이며, 다시 말하지만 산화물 절연체층(116) 및 폴리실리콘 게이트층(120)의 존재를 보여주고 있다.
본 발명의 예시적인 실시예들을 제시하였다. 본 발명은 이 예들로 제한되지 않는다. 이 예들은 제한이 아니라 단지 예시로서 본 명세서에 제시되어 있다. 본 명세서에 포함된 개시 내용에 기초하여 여러 대안들(본 명세서에 기술된 것의 등가물, 확장, 변형, 파생물, 등을 포함함)이 당업자에게는 명백하게 될 것이다. 이러한 대안들은 본 발명의 범위 및 사상 내에 속한다.
본 명세서에서 언급된 모든 간행물들, 특허들 및 특허 출원들은, 개개의 간행물, 특허 또는 특허 출원 각각이 이 인용에 의해 구체적이고 개별적으로 본 명세서에 포함되는 것으로 보는 것처럼, 동일하게 인용에 의해 본 명세서에 포함된다.

Claims (188)

  1. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 지지층(support layer) 상에 배치된 기판층(substrate layer)을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들(masking regions)을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들(uncovered substrate layer sections)을 제거하는 단계,
    (d) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 요소들(suspended substrate elements)을 형성하는 단계 - 상기 현수된 기판 요소들은 상기 기판층에 부착된 채로 있고 제거 이전에 처리될 수 있음 -, 및
    (e) 상기 기판 요소들을 제거하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  3. 제2항에 있어서, 상기 제공하는 단계가 Si를 포함하는 기판층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크(photolithography mask)를 배치하는 단계를 포함하는 것인 방법.
  5. 제1항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  6. 제5항에 있어서, 상기 에칭이 이방성 에칭(anisotropic etching)을 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 단계 (d)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  8. 제7항에 있어서, 상기 에칭이 등방성 에칭(isotropic etching)을 포함하는 것인 방법.
  9. 제1항에 있어서, 상기 단계 (e)에서의 제거하는 단계가,
    i. 상기 현수된 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    ii. 상기 현수된 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iii. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  10. 제9항에 있어서, 상기 단계 i.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  11. 제10항에 있어서, 상기 단계 ii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  12. 제11항에 있어서, 상기 에칭이 이방성 에칭(anisotropic etching)을 포함하는 것인 방법.
  13. 제1항에 있어서, 상기 단계 (e)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 초음파 처리(sonicating)하는 단계를 포함하는 것인 방법.
  14. 제1항에 있어서, 상기 단계 (e)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 기계적으로 절단(mechanically cutting)하는 단계를 포함하는 것인 방법.
  15. 제1항에 있어서, 상기 단계 (d)에서의 제거하는 단계가 하나 이상의 현수된 기판 요소들을 형성하고,
    상기 현수된 기판 요소들이 하나 이상의 측방 지지 탭들(lateral support tabs)을 통해 상기 기판층에 부착된 채로 있는 것인 방법.
  16. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거하는 단계,
    (d) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 요소들을 형성하는 단계 - 상기 현수된 기판 요소들이 상기 기판층에 부착된 채로 있음 -,
    (e) 상기 현수된 기판 요소들을 처리하는 단계, 및
    (f) 상기 기판 요소들을 제거하는 단계를 포함하는 방법.
  17. 제16항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  18. 제17항에 있어서, 상기 제공하는 단계가 Si를 포함하는 반도체층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  19. 제16항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  20. 제16항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  21. 제20항에 있어서, 상기 에칭이 이방성 에칭(anisotropic etching)을 포함하는 것인 방법.
  22. 제16항에 있어서, 상기 단계 (d)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  23. 제22항에 있어서, 상기 에칭이 등방성 에칭(isotropic etching)을 포함하는 것인 방법.
  24. 제16항에 있어서, 상기 처리하는 단계가 상기 현수된 기판 요소들 상에 절연체층(insulator layer)을 배치하는 단계를 포함하는 것인 방법.
  25. 제24항에 있어서, 상기 절연체층을 배치하는 단계가 상기 현수된 기판 요소들 상에 산화물층(oxide layer)을 성장시키는 단계를 포함하는 것인 방법.
  26. 제25항에 있어서, 상기 산화물층을 성장시키는 단계가 현수된 Si 요소들 상에 SiO2층을 성장시키는 단계를 포함하는 것인 방법.
  27. 제24항에 있어서, 상기 처리하는 단계가 상기 절연체층 상에 게이트층(gate layer)을 배치하는 단계를 더 포함하는 것인 방법.
  28. 제27항에 있어서, 상기 게이트층을 배치하는 단계가 상기 절연체층 상에 금속 또는 폴리실리콘층을 배치하는 단계를 포함하는 것인 방법.
  29. 제16항에 있어서, 상기 단계 (f)에서의 제거하는 단계가,
    i. 상기 현수된 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    ii. 상기 현수된 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iii. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  30. 제29항에 있어서, 상기 단계 i.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  31. 제30항에 있어서, 상기 단계 ii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  32. 제31항에 있어서, 상기 에칭이 이방성 에칭(anisotropic etching)을 포함하는 것인 방법.
  33. 제16항에 있어서, 상기 단계 (f)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 초음파 처리하는 단계를 포함하는 것인 방법.
  34. 제16항에 있어서, 상기 단계 (f)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 기계적으로 절단하는 단계를 포함하는 것인 방법.
  35. 제16항에 있어서, 상기 단계 (d)에서의 제거하는 단계가 하나 이상의 현수된 기판 요소들을 형성하고,
    상기 현수된 기판 요소들이 하나 이상의 측방 지지 탭들을 통해 상기 기판층에 부착된 채로 있는 것인 방법.
  36. 나노와이어로서,
    (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거하는 단계,
    (d) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써 하나 이상의 현수된 기판 요소들을 형성하는 단계 - 상기 현수된 기판 요소들은 상기 기판층에 부착된 채로 있고 제거 이전에 처리될 수 있음 -, 및
    (e) 상기 기판 요소들을 나노와이어들로서 제거하는 단계를 포함하는 방법에 의해 준비되는 나노와이어.
  37. 제36항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 나노와이어.
  38. 제37항에 있어서, 상기 제공하는 단계가 Si를 포함하는 기판층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 나노와이어.
  39. 제36항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 나노와이어.
  40. 제36항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 나노와이어.
  41. 제40항에 있어서, 상기 에칭이 이방성 에칭(anisotropic etching)을 포함하는 것인 나노와이어.
  42. 제36항에 있어서, 상기 단계 (d)에서의 제거하는 단계가 에칭을 포함하는 것인 나노와이어.
  43. 제42항에 있어서, 상기 에칭이 등방성 에칭(isotropic etching)을 포함하는 것인 나노와이어.
  44. 제36항에 있어서, 상기 단계 (d)에서의 제거하는 단계가 하나 이상의 현수된 기판 요소들을 형성하고,
    상기 현수된 기판 요소들이 하나 이상의 측방 지지 탭들을 통해 상기 기판층에 부착된 채로 있는 것인 나노와이어.
  45. (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거하는 단계,
    (d) 상기 마스킹 영역들을 제거하는 단계,
    (e) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 요소들을 형성하는 단계,
    (f) 상기 현수된 기판 요소들을 처리하는 단계, 및
    (g) 상기 기판 요소들을 나노와이어들로서 제거하는 단계를 포함하는 방법에 의해 준비되는 나노와이어.
  46. 제45항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 나노와이어.
  47. 제46항에 있어서, 상기 제공하는 단계가 Si를 포함하는 코어층(core layer) 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 나노와이어.
  48. 제45항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 나노와이어.
  49. 제45항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 나노와이어.
  50. 제49항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 나노와이어.
  51. 제45항에 있어서, 상기 단계 (e)에서의 제거하는 단계가 에칭을 포함하는 것인 나노와이어.
  52. 제51항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 나노와이어.
  53. 제45항에 있어서, 상기 처리하는 단계가 상기 현수된 기판 요소들 상에 절연체층을 배치하는 단계를 포함하는 것인 나노와이어.
  54. 제53항에 있어서, 상기 절연체층을 배치하는 단계가 상기 현수된 기판 요소들 상에 산화물층을 성장시키는 단계를 포함하는 것인 나노와이어.
  55. 제54항에 있어서, 상기 산화물층을 성장시키는 단계가 현수된 Si 요소들 상에 SiO2층을 성장시키는 단계를 포함하는 것인 나노와이어.
  56. 제53항에 있어서, 상기 절연체층 상에 금속 또는 폴리실리콘층을 배치하는 단계를 더 포함하는 것인 나노와이어.
  57. 제45항에 있어서, 상기 나노와이어가 약 5-500 nm의 직경 및 약 0.5-20 ㎛의 길이를 갖는 것인 나노와이어.
  58. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거하는 단계,
    (d) 상기 마스킹 영역들을 제거하는 단계,
    (e) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 요소들을 형성하는 단계 - 상기 현수된 기판 요소들이 상기 기판층에 부착된 채로 있음 -,
    (f) 상기 현수된 기판 요소들 상에 절연체층을 배치하는 단계,
    (g) 상기 절연체층 상에 게이트층을 배치하는 단계,
    (h) 상기 게이트층의 적어도 일부분을 덮기 위해 상기 게이트층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (i) 상기 덮이지 않은 게이트층의 적어도 일부분을 제거함으로써, 상기 절연체층의 하나 이상의 부분들을 노출시키고 하나 이상의 게이트 영역들을 형성하는 단계,
    (j) 상기 단계 (h)에서 배치된 상기 마스킹 영역들을 제거하는 단계,
    (k) 상기 절연체층 및 상기 게이트 영역들 상에 보호층(protective layer)을 배치하는 단계,
    (l) 상기 절연체층의 적어도 일부분 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (m) 상기 덮이지 않은 보호층의 적어도 일부분을 제거함으로써, 상기 절연체층의 하나 이상의 부분들을 노출시키는 단계,
    (n) 상기 단계 (l)에서 배치된 상기 마스킹 영역들을 제거하는 단계, 및
    (o) 상기 현수된 기판 요소들을 제거하는 단계를 포함하는 방법.
  59. 제58항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  60. 제59항에 있어서, 상기 제공하는 단계가 Si를 포함하는 기판층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  61. 제58항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  62. 제58항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  63. 제62항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  64. 제58항에 있어서, 상기 단계 (e)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  65. 제64항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 방법.
  66. 제58항에 있어서, 상기 단계 (f)에서의 배치하는 단계가 산화물층을 성장시키는 단계를 포함하는 것인 방법.
  67. 제66항에 있어서, 상기 성장시키는 단계가 현수된 Si 요소들 상에 SiO2층을 성장시키는 단계를 포함하는 것인 방법.
  68. 제58항에 있어서, 상기 단계 (g)에서의 배치하는 단계가 금속 또는 폴리실리콘층을 배치하는 단계를 포함하는 것인 방법.
  69. 제58항에 있어서, 상기 단계 (h)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  70. 제58항에 있어서, 상기 단계 (i)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  71. 제70항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  72. 제58항에 있어서, 상기 단계 (k)에서의 배치하는 단계가 질화물층(nitride layer)을 배치하는 단계를 포함하는 것인 방법.
  73. 제58항에 있어서, 상기 단계 (l)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  74. 제58항에 있어서, 상기 단계 (m)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  75. 제74항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  76. 제58항에 있어서, 상기 단계 (o)에서의 제거하는 단계가,
    i. 상기 현수된 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    ii. 상기 현수된 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iii. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  77. 제76항에 있어서, 상기 단계 i.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  78. 제76항에 있어서, 상기 단계 ii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  79. 제78항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  80. 제58항에 있어서, 상기 단계 (o)에서의 제거하는 단계가 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 초음파 처리하는 단계를 포함하는 것인 방법.
  81. 제58항에 있어서, 상기 단계 (o)에서의 제거하는 단계가 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 기계적으로 절단하는 단계를 포함하는 것인 방법.
  82. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거하는 단계,
    (d) 상기 마스킹 영역들을 제거하는 단계,
    (e) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 섹션들을 형성하는 단계 - 상기 현수된 기판 섹션들이 상기 기판층에 부착된 채로 있음 -,
    (f) 상기 현수된 기판 섹션들 상에 절연체층을 배치하는 단계,
    (g) 상기 절연체층 상에 게이트층을 배치하는 단계,
    (h) 상기 게이트층의 적어도 일부분을 덮기 위해 상기 게이트층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (i) 덮이지 않은 상기 게이트층의 적어도 일부분을 제거함으로써, 상기 절연체층의 하나 이상의 부분들을 노출시키고 하나 이상의 게이트 영역들을 형성하는 단계,
    (j) 상기 단계 (h)에서 배치된 상기 마스킹 영역들을 제거하는 단계,
    (k) 상기 게이트 영역들에 의해 덮이지 않은 상기 절연체층의 적어도 일부분을 제거함으로써, 하나 이상의 기판층 영역들을 노출시키는 단계,
    (l) 상기 게이트 영역들 및 상기 기판층 영역들 상에 보호층을 배치하는 단계,
    (m) 적어도 상기 게이트 영역들을 덮기 위해 상기 보호층의 적어도 일부분 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (n) 덮이지 않은 상기 보호층 및 상기 기판층의 적어도 일부분을 제거하는 단계,
    (o) 상기 단계 (m)에서 배치된 상기 마스킹 영역들을 제거하는 단계,
    (p) 상기 게이트 영역들 상의 상기 보호층을 덮기 위해 하나 이상의 마스킹 영역들을 배치하는 단계,
    (q) 덮이지 않은 상기 보호층을 제거하는 단계,
    (r) 상기 단계 (p)에서 배치된 상기 마스킹 영역들을 제거하는 단계,
    (s) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 요소들을 형성하는 단계 - 상기 현수된 기판 요소들이 상기 기판층에 부착된 채로 있음 -, 및
    (t) 상기 기판 요소들을 제거하는 단계를 포함하는 방법.
  83. 제82항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  84. 제83항에 있어서, 상기 제공하는 단계가 Si를 포함하는 기판층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  85. 제82항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  86. 제82항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  87. 제86항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  88. 제82항에 있어서, 상기 단계 (e)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  89. 제88항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 방법.
  90. 제82항에 있어서, 상기 단계 (f)에서의 배치하는 단계가 산화물층을 성장시키는 단계를 포함하는 것인 방법.
  91. 제90항에 있어서, 상기 성장시키는 단계가 현수된 Si 섹션들 상에 SiO2층을 성장시키는 단계를 포함하는 것인 방법.
  92. 제82항에 있어서, 상기 단계 (g)에서의 배치하는 단계가 금속 또는 폴리실리콘층을 배치하는 단계를 포함하는 것인 방법.
  93. 제82항에 있어서, 상기 단계 (h)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  94. 제82항에 있어서, 상기 단계 (i)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  95. 제94항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  96. 제82항에 있어서, 상기 단계 (k)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  97. 제96항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 방법.
  98. 제82항에 있어서, 상기 단계 (l)에서의 배치하는 단계가 질화물층을 배치하는 단계를 포함하는 것인 방법.
  99. 제82항에 있어서, 상기 단계 (m)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  100. 제82항에 있어서, 상기 단계 (n)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  101. 제100항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  102. 제82항에 있어서, 상기 단계 (p)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  103. 제82항에 있어서, 상기 단계 (q)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  104. 제103항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  105. 제82항에 있어서, 상기 단계 (s)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  106. 제105항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 방법.
  107. 제82항에 있어서, 상기 단계 (t)에서의 제거하는 단계가,
    i. 상기 현수된 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    ii. 상기 현수된 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iii. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  108. 제107항에 있어서, 상기 단계 i.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  109. 제107항에 있어서, 상기 단계 ii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  110. 제109항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  111. 제82항에 있어서, 상기 단계 (t)에서의 제거하는 단계가 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 초음파 처리하는 단계를 포함하는 것인 방법.
  112. 제82항에 있어서, 상기 단계 (t)에서의 제거하는 단계가 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 기계적으로 절단하는 단계를 포함하는 것인 방법.
  113. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거함으로써, 하나 이상의 기판 요소들을 형성하는 단계,
    (d) 상기 기판 요소들을 처리하는 단계, 및
    (e) 상기 기판 요소들을 제거하는 단계를 포함하는 방법.
  114. 제113항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  115. 제114항에 있어서, 상기 제공하는 단계가 Si를 포함하는 반도체층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  116. 제113항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  117. 제113항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  118. 제117항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  119. 제113항에 있어서, 상기 처리하는 단계가 상기 기판 요소들 상에 절연체층을 배치하는 단계를 포함하는 것인 방법.
  120. 제119항에 있어서, 상기 절연체층을 배치하는 단계가 상기 기판 요소들 상에 산화물층을 성장시키는 단계를 포함하는 것인 방법.
  121. 제120항에 있어서, 상기 산화물층을 성장시키는 단계가 Si 요소들 상에 SiO2층을 성장시키는 단계를 포함하는 것인 방법.
  122. 제119항에 있어서, 상기 처리하는 단계가 상기 절연체층 상에 게이트층을 배치하는 단계를 더 포함하는 것인 방법.
  123. 제122항에 있어서, 상기 게이트층을 배치하는 단계가 상기 절연체층 상에 금속 또는 폴리실리콘층을 배치하는 단계를 포함하는 것인 방법.
  124. 제113항에 있어서, 상기 단계 (e)에서의 제거하는 단계가,
    i. 상기 기판 요소들 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 요소들을 형성하는 단계 - 상기 현수된 기판 요소들이 상기 기판층에 부착된 채로 있음 -,
    ii. 상기 현수된 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    iii. 상기 현수된 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iv. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  125. 제124항에 있어서, 상기 단계 i.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  126. 제125항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 방법.
  127. 제124항에 있어서, 상기 단계 ii.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  128. 제124항에 있어서, 상기 단계 iii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  129. 제128항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  130. 제124항에 있어서, 상기 단계 (e)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 기판 요소들을 기계적으로 절단하는 단계를 포함하는 것인 방법.
  131. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거함으로써, 하나 이상의 기판 섹션들을 형성하고 하나 이상의 지지층 섹션들을 노출시키는 단계,
    (d) 상기 마스킹 영역들을 제거하는 단계,
    (e) 상기 기판층, 상기 기판 섹션들 및 상기 지지층 섹션들의 적어도 일부분을 덮기 위해 하나 이상의 마스킹 영역들을 배치하는 단계,
    (f) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 기판 요소들을 형성하는 단계 - 상기 기판 요소들은 하나 이상의 지지 부재들(support members)에 의해 지지되고, 상기 기판 요소들은 제거 이전에 처리될 수 있음 -, 및
    (g) 상기 기판 요소들을 제거하는 단계를 포함하는 방법.
  132. 제131항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  133. 제132항에 있어서, 상기 제공하는 단계가 Si를 포함하는 기판층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  134. 제131항에 있어서, 상기 단계 (b) 및 상기 단계 (e)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  135. 제131항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  136. 제135항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  137. 제131항에 있어서, 상기 단계 (f)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  138. 제137항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 방법.
  139. 제131항에 있어서, 상기 단계 (g)에서의 제거하는 단계가,
    i. 상기 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    ii. 상기 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iii. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  140. 제139항에 있어서, 상기 단계 i.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  141. 제140항에 있어서, 상기 단계 ii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  142. 제141항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  143. 제131항에 있어서, 상기 단계 (g)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 기계적으로 절단하는 단계를 포함하는 것인 방법.
  144. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 지지층 상에 배치된 기판층을 제공하는 단계,
    (b) 상기 기판층의 적어도 일부분을 덮기 위해 상기 기판층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 기판층 섹션들을 제거함으로써, 하나 이상의 기판 섹션들을 형성하고 하나 이상의 지지층 섹션들을 노출시키는 단계,
    (d) 상기 마스킹 영역들을 제거하는 단계,
    (e) 상기 기판층, 상기 기판 섹션들 및 상기 지지층 섹션들의 적어도 일부분을 덮기 위해 하나 이상의 마스킹 영역들을 배치하는 단계,
    (f) 상기 기판층 아래의 상기 지지층의 적어도 일부분을 제거함으로써, 하나 이상의 기판 요소들을 형성하는 단계 - 상기 기판 요소들은 하나 이상의 지지 부재들에 의해 지지됨 -,
    (g) 상기 기판 요소들을 처리하는 단계, 및
    (h) 상기 기판 요소들을 제거하는 단계를 포함하는 방법.
  145. 제144항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물 또는 반도체 합금을 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  146. 제145항에 있어서, 상기 제공하는 단계가 Si를 포함하는 반도체층 및 SiO2 또는 SiGe를 포함하는 지지층을 제공하는 단계를 포함하는 것인 방법.
  147. 제144항에 있어서, 상기 단계 (b) 및 상기 단계 (e)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  148. 제144항에 있어서, 상기 단계 (c)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  149. 제148항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  150. 제144항에 있어서, 상기 단계 (f)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  151. 제150항에 있어서, 상기 에칭이 등방성 에칭을 포함하는 것인 방법.
  152. 제144항에 있어서, 상기 처리하는 단계가 상기 기판 요소들 상에 절연체층을 배치하는 단계를 포함하는 것인 방법.
  153. 제152항에 있어서, 상기 절연체층을 배치하는 단계가 상기 기판 요소들 상에 산화물층을 성장시키는 단계를 포함하는 것인 방법.
  154. 제153항에 있어서, 상기 산화물층을 성장시키는 단계가 Si 요소들 상에 SiO2층을 성장시키는 단계를 포함하는 것인 방법.
  155. 제152항에 있어서, 상기 처리하는 단계가 상기 절연체층 상에 게이트층을 배치하는 단계를 더 포함하는 것인 방법.
  156. 제155항에 있어서, 상기 게이트층을 배치하는 단계가 상기 절연체층 상에 금속 또는 폴리실리콘층을 배치하는 단계를 포함하는 것인 방법.
  157. 제144항에 있어서, 상기 단계 (h)에서의 제거하는 단계가,
    i. 상기 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    ii. 상기 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iii. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  158. 제157항에 있어서, 상기 단계 i.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  159. 제158항에 있어서, 상기 단계 ii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  160. 제159항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  161. 제144항에 있어서, 상기 단계 (h)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 기계적으로 절단하는 단계를 포함하는 것인 방법.
  162. 기판 상부에 현수된 나노와이어로서,
    상기 나노와이어 및 상기 기판과 접촉하고 있는 하나 이상의 지지 부재들을 포함하는 나노와이어.
  163. 제162항에 있어서, 상기 나노와이어가 반도체를 포함하고,
    상기 기판이 반도체를 포함하며,
    상기 지지 부재들이 반도체 산화물을 포함하는 것인 나노와이어.
  164. 제163항에 있어서, 상기 나노와이어가 Si를 포함하고,
    상기 기판이 Si를 포함하며,
    상기 지지 부재들이 SiO2를 포함하는 것인 나노와이어.
  165. 제162항에 있어서, 2개 내지 10개의 지지 부재들을 포함하는 나노와이어.
  166. 하나 이상의 기판 요소들을 형성하는 방법으로서,
    (a) 기판층 상에 배치되는 마스킹층(masking layer)을 제공하는 단계,
    (b) 상기 마스킹층의 적어도 일부분을 덮기 위해 상기 마스킹층 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    (c) 하나 이상의 덮이지 않은 마스킹층 섹션들을 제거하는 단계,
    (d) 하나 이상의 덮이지 않은 기판층 섹션들을 제거하는 단계,
    (e) 상기 마스킹층 및 상기 기판층 상에 보호층을 배치하는 단계,
    (f) 상기 기판층의 적어도 일부분을 제거함으로써, 하나 이상의 현수된 기판 요소들을 형성하는 단계 - 상기 현수된 기판 요소들이 상기 기판층에 부착된 채로 있음 -,
    (g) 상기 현수된 기판 요소들을 처리하는 단계, 및
    (h) 상기 기판 요소들을 제거하는 단계
    를 포함하는 방법.
  167. 제166항에 있어서, 상기 제공하는 단계가 반도체를 포함하는 기판층 및 반도체 산화물을 포함하는 마스킹층을 제공하는 단계를 포함하는 것인 방법.
  168. 제167항에 있어서, 상기 제공하는 단계가 Si를 포함하는 반도체층 및 SiO2를 포함하는 마스킹층을 제공하는 단계를 포함하는 것인 방법.
  169. 제166항에 있어서, 상기 단계 (b)에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  170. 제166항에 있어서, 상기 단계 (c) 및 상기 단계(d)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  171. 제170항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  172. 제166항에 있어서, 상기 단계 (e)에서의 배치하는 단계가 산화물층을 배치하는 단계를 포함하는 것인 방법.
  173. 제166항에 있어서, 상기 단계 (f)에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  174. 제173항에 있어서, 상기 에칭이 이방성 에칭 및 그에 뒤이은 등방성 에칭을 포함하는 것인 방법.
  175. 제166항에 있어서, 상기 처리하는 단계가 상기 현수된 기판 요소들 상에 절연체층을 배치하는 단계를 포함하는 것인 방법.
  176. 제175항에 있어서, 상기 절연체층을 배치하는 단계가 상기 현수된 기판 요소들 상에 산화물층을 성장시키는 단계를 포함하는 것인 방법.
  177. 제176항에 있어서, 상기 산화물층을 성장시키는 단계가 현수된 Si 요소들 상에 SiO2층을 성장시키는 단계를 포함하는 것인 방법.
  178. 제176항에 있어서, 상기 처리하는 단계가 상기 절연체층 상에 게이트층을 배치하는 단계를 더 포함하는 것인 방법.
  179. 제178항에 있어서, 상기 게이트층을 배치하는 단계가 상기 절연체층 상에 금속 또는 폴리실리콘층을 배치하는 단계를 포함하는 것인 방법.
  180. 제166항에 있어서, 상기 단계 (h)에서의 제거하는 단계가,
    i. 상기 현수된 기판 요소들 상에 하나 이상의 마스킹 영역들을 배치하는 단계,
    ii. 상기 현수된 기판 요소들 및/또는 상기 기판층의 적어도 일부분을 제거함으로써, 상기 현수된 기판 요소들을 상기 기판층으로부터 분리시키는 단계, 및
    iii. 상기 마스킹 영역들을 제거하는 단계를 포함하는 것인 방법.
  181. 제180항에 있어서, 상기 단계 i.에서의 배치하는 단계가 포토리소그라피 마스크를 배치하는 단계를 포함하는 것인 방법.
  182. 제180항에 있어서, 상기 단계 ii.에서의 제거하는 단계가 에칭을 포함하는 것인 방법.
  183. 제182항에 있어서, 상기 에칭이 이방성 에칭을 포함하는 것인 방법.
  184. 제166항에 있어서, 상기 단계 (h)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 초음파 처리하는 단계를 포함하는 것인 방법.
  185. 제166항에 있어서, 상기 단계 (h)에서의 제거하는 단계가 상기 기판 요소들을 상기 기판층으로부터 분리시키기 위해 상기 현수된 기판 요소들을 기계적으로 절단하는 단계를 포함하는 것인 방법.
  186. 제166항에 있어서, 상기 제공하는 단계가 n-도핑된 반도체층 상에 p-도핑된 반도체층을 제공하는 단계를 포함하는 것인 방법.
  187. 제186항에 있어서, 상기 제공하는 단계가 n-도핑된 Si 층 상에 p-도핑된 Si 층을 제공하는 단계를 포함하는 것인 방법.
  188. 제187항에 있어서, 상기 제공하는 단계가 두께가 약 50 ㎛ 내지 약 1000 ㎛인 n-도핑된 Si 층 상에 두께가 약 50 nm 내지 약 500 nm인 p-도핑된 Si 층을 제공하는 단계를 포함하는 것인 방법.
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