JP2006093390A - 半導体素子および半導体回路 - Google Patents
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Abstract
【課題】半導体ナノワイヤを目的とする位置に配列するために、電気泳動可能な形態とすること。
【解決手段】金属(62)を触媒にして半導体ナノワイヤ(51)を成長し、前記ナノワイヤの周囲を酸化した後、前記金属(62)を触媒として金属膜(53)を無電解めっきしたナノワイヤ構造体よりなり、電気泳動により電極(55)間に固着したナノワイヤ構造体を含むことを特徴とした半導体素子。
【選択図】図1
【解決手段】金属(62)を触媒にして半導体ナノワイヤ(51)を成長し、前記ナノワイヤの周囲を酸化した後、前記金属(62)を触媒として金属膜(53)を無電解めっきしたナノワイヤ構造体よりなり、電気泳動により電極(55)間に固着したナノワイヤ構造体を含むことを特徴とした半導体素子。
【選択図】図1
Description
本発明は、半導体素子に関する。特に、高周波領域で動作するトランジスタ素子(例えば、ナノワイヤトランジスタ)に関する。また、本素子の回路をナノワイヤを用いて構成することにより、脳機能を有する。
ナノワイヤを利用するトランジスタとしていくつかの半導体素子が提案されている。
第1の従来技術として、非特許文献1で提案されたシリコンナノワイヤ素子がある。図18aに、素子構造を示す。p型Siナノワイヤ281(10nm)上にアンドープのGe層(10nm)282とSiOx層(4nm)283とp型Ge層(5nm)284を順次積層した後、ソースおよびドレイン電極を形成する部分のp型Ge層とSiOx層を除去して、ソース285およびドレイン電極287を形成した後、p型Ge層284上にゲート電極286を形成している。素子の構造のスケール(写真)を図18bに示す。
第2の従来技術として、特許文献1で提案されたカーボンナノチューブトンラジスタ素子がある。図19に素子構造を示す。本従来技術は、基板215上に形成した絶縁膜214の表面上に形成した高分子(カーボン・ナノチューブ)の向きを定めることに関する。また、この高分子(201〜204)を電極201に接触させ、高分子相互に接触206させるとともに、高分子の湾曲状態207を制御することで、メモリアレイ、変更可能ロジックおよび他のコンピュータ素子のようなナノスコピックスケールの電子デバイスを形成することを目的としている。
このナノワイヤの形成方法に関して、電子放射型ディスプレーの分野において、電気泳動によるナノチューブの位置制御方法が提案されている。第3の従来技術として、特許文献2で提案された針状構造体の整列方法を示す。図20に、針状構造の整列方法について示す。支持部材の基板221の上に電極の導電層222を形成する電極形成工程(a)と、該支持部材の表面及び該電極を覆うように保持部材のポリシラン膜223を形成して、カーボンナノチューブを堆積する領域225をフォトリソグラフィー226により形成する保持部材形成工程(b〜d))と、複数の針状構造の冷陰極部材のカーボンナノチューブ224を、その各々の一端が該保持部材に挿入され且つ他の一端が該保持部材の外部に突出するように、該支持部材によって保持させる保持工程(e)と、該保持部材をパターニングする保持部材パターニング工程(f)と、該電極をパターニングする電極パターニング工程(g、h)とを包含している。
さらに、ナノワイヤをコーティングする方法として、次のような電解めっきによる方法が提案されている。第4の従来技術として、特許文献3で提案された伝導性パスを形成する方法がある。図21に、ナノスケール構造体の作製工程を示す。基板252とこの基板に取り付けられた複数のナノスケール構造体251とを有し、ナノスケール構造体251が、基板表面から先端部まで伸び、1―100nmの範囲の直径と0.5―100μmの範囲の長さを持っている。この複数のナノスケール構造体251に電極254をとおして電流255を供給して電解めっきを行うことで、少なくとも一部の上をカバーする金属製フィルム253が設けられ、これにより基板からナノスケール構造体の先端部に導電性パスを形成する。ナノスケール構造体251にはSiやGeのナノ構造体が含まれている。
Nature Vol.420 pp57 (2002) 特表2003-504857号公報
特開2000-277002号公報
特開2001-96499号公報
Nature Vol.420 pp57 (2002)
非特許文献1では、図18(b)中のスケールバー(500nm)に示したように、ゲート電極286が接触しているp型Ge層284の長さが1μmとなっており、高速動作に必要な100nm以下の長さとなっていない。ゲート金属286の幅を100nm以下にして、p型Ge層284の長さもゲート金属286に合わせて100nm以下としても、p型Ge層284の厚みが4nmと薄く、またp型Ge層284のシート抵抗が大きいために、ゲート電極286とp型Ge層284が接していない領域の電圧はゲート電極と同一ではなくなるために、ゲート電極286に電圧を印加しても、ナノワイヤ281内の電流を完全にコントロールできず、ショートチャネル効果やオンオフ比の低下などの問題があった。
特許文献1では、図19に示したように、ゲートを高分子相互の接触で動作させているので、非特許文献1よりもまして、ゲートによる電流の制御が困難になり、動作も再現性や安定性にかけるという課題があった。
上記2つの課題は、ナノワイヤをソース電極とドレイン電極の間に精度良く配置できないことが根本的な課題であり、その結果、ソース・ドレイン間隔が増加し、ゲート長も増加している。また、ゲートを金属ではなく、接触抵抗の大きな高分子の接触で行わざるを得なくなっている。
一方、ナノワイヤを精度良く配置するために、本発明では電気泳動を用いることにしたが、半導体ナノワイヤの電気泳動を行ううえで下記の課題があった。
特許文献2では、カーボンナノチューブを電気泳動により基板上に配列させている。カーボンナノチューブはキャリアの密度が金属と同程度に大きいが、カーボンナノチューブより1桁程度キャリア濃度の低いSiナノワイヤでは、電気泳動がほとんど生じなかった。
そこで、電気泳動を生ずるように、カーボンナノワイヤにめっきを施すこととしたが、MOSトランジスタを構成するために周囲が酸化膜で覆われたナノワイヤにめっきを施すには、下記の課題があった。
特許文献3では、導電性のある基板252上に導電性のシリコンナノワイヤを形成しておいて電解めっきにより金属性フィルムを形成していたが、基板上に接していないナノ構造体へはめっきできないという課題があった。特に、電解めっきの場合には導電性を有しない絶縁膜上にはめっき出来ないという課題があった。
本発明はかかる諸点に鑑みてなされ、作製が容易で、ショートチャネル効果が抑制され、動作速度が100GHz以上で、オンオフ比が10000以上の半導体ナノワイヤトランジスタの構造を提供することを主な目的としている。
本発明の半導体素子は、半導体よりなるナノワイヤはキャリア密度が低いため、電気泳動しにくいという課題を解決することを主たる目的としている。この課題を解決するために、第1の手段としてキャリア密度が高い金属をナノワイヤの外周部にコーティングすることにより、ナノワイヤ全体のキャリア密度を増加させて電気泳動しやすくしている。その結果、補助的効果としてナノワイヤの外周全体に均一にゲート電圧を印加することが可能となり、作製したナノワイヤデバイスはゲート長が10nm以下でもショートチャネル効果を抑制してオンオフ比を10000以上とすることができる。第2の手段としてナノワイヤ内部にpn接合を形成することにより、ナノワイヤ内部に分極を発生させ、キャリアをワイヤ端部に集中させることで電気泳動法しやすくしている。その結果、補助的効果としてドーピング濃度を不均一にすることでも、電極に接続するナノワイヤの導電性を制御することが可能となり、回路を動作させながらナノワイヤデバイスを形成してゆくことで書き込み型の回路や脳型回路を提供することができる。
ナノワイヤデバイスの実現には、以下に示す種々の付加的課題が生じたが、本発明の半導体素子を実現する過程でいくつかの課題が解決されたので、その手段をまとめて示しておく。
ナノワイヤデバイスの場合、ナノワイヤの外周全体に均一にゲート電圧を印加しないと、電流をオフしようとしても電流の流れるパスが形成されて、ショートチャネル効果やオンオフ比の低下が生ずるという課題があったが、ナノワイヤの外周方向に、絶縁膜と無電解めっきにより形成された金属膜を形成したことでナノワイヤの外周全体に均一にゲート電圧を印加することが可能となった。この、金属膜上に100nm以下のゲート長のゲート電極を形成して、セルフアラインにめっきした金属膜と絶縁膜を除去することで、ナノワイヤの周囲が100nm以下の長さ(好ましくは10nm以下の長さ)の金属で外周全体にわたって包まれる構造とすることができる。金属内部の電界は一定なので、ナノワイヤの外周全体に均一にゲート電圧が印加される構造を実現できる。
ナノワイヤの周囲に形成された絶縁膜上に金属膜を形成する場合、絶縁膜には電流が流れないために通常の電解めっきではめっきできないという課題があったが、電流を流さなくてもめっきのできる無電解めっきを実施することで、金属膜の形成が可能となった。特に、ナノワイヤはVLSモードで作製されているため、ワイヤ先端部に触媒金属が存在しており、無電解めっきにおいて、めっきのスタート部に必要な触媒として、このワイヤ先端部の触媒金属を用いることで、無電解めっきが可能となる。本発明のポイントは、めっきする金属より卑な金属を用いてナノワイヤ成長用の触媒にすることでナノワイヤの成長と無電界めっきを連続して実施できることを特徴としていることである。
最初にナノワイヤに金属膜を形成したために、ソース、ゲート、ドレイン電極がショートするという課題があったが、ゲート電極をセルフアラインマスクにして金属膜と絶縁膜をエッチング除去することにより、それぞれの電極間のショートをなくした。また、ゲート電極が形成されてない領域にイオン注入法により導電性を持たせることで、絶縁膜下部にのみチャネルを有するMOS構造とすることができた。
ナノワイヤに対してソース、ドレイン、ゲート電極を形成する場合には、ナノワイヤ内部の導電型に合わせてそれぞれの電極を形成する必要があったが、ナノワイヤの向きの特定が困難であるという問題があった。本発明のデバイスの作製方法では、あらかじめソース電極とドレイン電極を形成しておき、そこにドーピングされたナノワイヤを電気泳動で移動させ設置させることにした。その結果、印加する電圧に応じて電極に接触するナノワイヤの向きがp型となるかn型となるか制御できることがわかった。
さらに、従来、このナノワイヤを用いた電気回路としては、FETやHBTなどの単体デバイスとしてのみ検討されており、デバイスが形成された後はデバイス構造を変化できなかったが、ナノワイヤの電気泳動を実現することで、電極に接触させるナノワイヤの向きの制御が可能となった。その結果、ナノワイヤ形成時に回路を動作させて、回路の動作による各ノードへの電圧印加状態の変化に応じて、ナノワイヤデバイスを構成する位置を任意に設定することが可能となり、一回書き込み型の回路を構成することができるようになることがわかった。さらに、シナプス型の並列脳機能回路においては、各ノードの重み付けをハード的には可変できなかったが、このナノワイヤを用いた電気回路の場合、電圧が印加されるノードにより多くのナノワイヤによるチャネルが形成されるため、ナノワイヤの本数に応じた重み付けがなされるために、ハード的にノードの重み付けが行われるので、単純な回路構成による並列脳機能回路を形成できることがわかった。
本発明によれば、ナノワイヤ外周への金属膜の形成あるいはナノワイヤへのpn構造の導入により電気泳動を可能として、高速あるいは脳型のナノワイヤデバイスを実現することができる。
本願発明者は、半導体よりなるナノワイヤの移動を可能とするために、ナノワイヤ形成時の触媒金属を利用した無電解めっきによりナノワイヤ外周へ金属膜を形成することが可能であることを見出した結果、ナノワイヤの電気泳動を可能として、本発明に至った。また、ナノワイヤにpn接合を導入してナノワイヤ内部に分極を形成することでもナノワイヤの電気泳動が可能であることを見出し、本発明にいたった。
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
(第1の実施形態)
まず、ナノワイヤ外周に金属膜を形成することにより電気泳動させて作製したナノワイヤトランジスタ構造に関して説明する。
まず、ナノワイヤ外周に金属膜を形成することにより電気泳動させて作製したナノワイヤトランジスタ構造に関して説明する。
本実施形態の半導体素子は、図1に示すような構造を有している。図1aに半導体素子に用いるナノワイヤ構造を示す。触媒金属(Ti)62を用いてVLS成長したナノワイヤ(Si)51の周囲に、成長後に酸素ガスを導入してアニールすることにより形成した絶縁膜(SiO2)52を形成する。触媒金属としては、金やニッケルなどでもよいが、めっきを行う金属より卑な金属である必要があるため、ナノワイヤを作製しやすいTiあるいはNiを用いた。ここでは、Tiとして構造を示した。その後、触媒金属62をめっき用触媒として無電解めっきにより金属膜(銅)53を形成し、絶縁膜52の全周にわたって金属膜53で覆う構造を得ている。本発明の最大の特徴は、ナノワイヤの成長用の触媒と無電解めっき時の触媒を同一の物体で行うことである。
この金属膜で被覆されたナノワイヤ構造体をチャネルに用いたナノワイヤトランジスタの構造を図1bに示す。半導体基板(Si)54上にソース電極として電極a55およびドレイン電極として電極a55‘(いずれもポリSi)が形成されており、ゲート電極である電極b(Ti)57の下部には、基板54に接して、ナノワイヤ構造体保持部となる絶縁膜56が形成されている。ナノワイヤは、ナノワイヤの周囲を囲んでいた金属膜53を介して電極aと絶縁膜56に接している。ナノワイヤの中央部分は絶縁膜52で覆われているが、両端はナノワイヤ51が露出しており、電極c(ポリSi)58と接して、導通状態にある。ナノワイヤはゲート電極b57下部領域をのぞいてイオン注入によりキャリア濃度が高くなった領域(n型1019cm-3)59よりなる。ゲート電極b57下部には、金属膜53が存在しており、その結果、ゲート電極下部においては絶縁膜52の周囲全体が金属膜53で覆われた状態になっている。ゲート電極b57とソース電極a55の間、およびゲート電極b57とドレイン電極a55’の間には、電極が除去されているので、導通がないようにしている。その結果、本構造はMOS構造をとり、ナノワイヤ51のゲート電極57下部領域に伝導チャネルが形成される。本構造の寸法は、ナノワイヤ51の直径が10nm、絶縁膜52の厚み3nm、金属膜53の厚み100nm。電極a55は幅50μmで厚み100nm、絶縁膜56の厚みは100nm、ゲート電極b57は幅10nmで厚み50nm、電極a55と電極b57の間隔は20nm、電極c58の厚みは200nmとした。
第1の実施例の変形例として、図1cにナノワイヤトランジスタの構造を示す。本実施例は図1bにおける絶縁膜56が電極a(ポリSi)55となっている。ここでは、電極aの間に絶縁膜を形成せず、電極aの表面上に金属膜で覆われたナノワイヤ51を設置しておき、ゲート電極57をマスクにしてゲート下部電極a55‘’とソース電極a55およびドレイン電極a55‘を除いた部分の電極a55をエッチング除去した構造となっている。本構造の場合、めっき53の厚みが20nm程度と薄くても、厚みが100nmの電極a55が存在している。その結果、ゲート電極下部の電極a55’‘の厚みが厚く、シリーズ抵抗が低減するため、ゲートが良好に動作するようになる。ただし、本構造の場合、ソース電極a55とゲート下部電極a55’‘の間とゲート下部電極a55’‘とドレインの電極a55’の間の電極a55のエッチング除去が十分に行われないことがあり、歩留まりの低下が懸念される。従って、工数が少なくなる図1cの構造が工数的には望ましいが、歩留まりの観点からは図1bの構造のほうが望ましいと考えられる。本デバイスの構造も、図1bと同様であり、ナノワイヤ51の直径が10nm、絶縁膜52の厚み3nm、金属膜53の厚み100nm。電極a55は幅はソースおよびドレインは50μm、ゲート下部は10nmでいずれも厚み100nm、ゲート電極b57は幅10nmで厚み50nm、電極a55のソースとゲート下部およびゲート下部とドレインの間隔はそれぞれ20nm、電極c58の厚みは200nmとした。
第1の実施例の変形例として、1本のナノワイヤを用いた複数のナノワイヤトランジスタの構造を図2に示す。本実施例では、図1bの構造のナノワイヤトランジスタをナノワイヤの方向に2個作製している。デバイス間のアイソレーションを取るために、電極a55の間には絶縁膜56を形成する。図2aに示したように、ナノワイヤトランジスタ間のナノワイヤはイオン注入されていないため、高抵抗になっているが、より抵抗値を大きくするために絶縁注入領域60を形成してもよい。本実施例の変形例としては、アイソレーションをさらに確実にするために、図2bに示したように電極c58をマスクとしてナノワイヤをエッチングにより分離したエッチング分離領域61を設けてもよい。
本実施例のナノワイヤトランジスタの動作について以下に示す。ソース55を設置し、ドレイン電極55‘に1V印加するとともに、ゲート電極(電極b)57に0.1V印加することにより、ドレイン電極55’からソース電極55へ電流が20μA程度流れる。その後は、ゲート電極57の電圧を0.1V印加するに従って、電流は30μA程度ずつ増加する。直径10nmのナノワイヤのゲート長は0.03μmなので、相互コンダクタンスgmは10000μS/μmとなり、通常のMOSデバイスの15倍程度の値となる。相互コンダクタンスが10000μS/μm程度となることにより、ナノワイヤトンランジスタの動作速度は室温において500GHz以上となることがわかった。また、ナノワイヤによりチャネルを形成することにより、一般的MOSのように電流が基板に漏れ出すことがなくなり、オンオフ比は10000以上となることもわかった。
(第2の実施形態)
次に、ナノワイヤ外周に金属膜を形成することにより電気泳動させて作製したナノワイヤトランジスタの製造方法に関して説明する。図3を参照しながら、本発明の第2の実施の形態のナノワイヤトランジスタの作製方法について説明する。工程説明用のフローチャートを図17に示した。
次に、ナノワイヤ外周に金属膜を形成することにより電気泳動させて作製したナノワイヤトランジスタの製造方法に関して説明する。図3を参照しながら、本発明の第2の実施の形態のナノワイヤトランジスタの作製方法について説明する。工程説明用のフローチャートを図17に示した。
まず、Siナノワイヤを成長する工程について説明する。図22aに示したように、分子線成長法(MBE)により半導体基板181上にTiを10nm程度の平均膜厚となるように堆積して、500℃程度に過熱して30分保持することで、直径が10nm程度のTiあるいはTiリッチのTiSi化合物よりなる触媒としての金属ドット62が形成される。その後図22bに示したように、MBE法によるSiの蒸着あるいはジシラン(Si2H6)ガスの供給により、金属ドットを触媒としてシリコンナノワイヤ51を成長する成長工程を行う。さらに、図22cに示したように、ナノワイヤが100μm程度成長したところでSiの供給を止め、1秒間酸素を導入して、ナノワイヤの周囲を厚さ3nm程度酸化して絶縁膜(SiO2)52を形成する絶縁膜形成工程を行う。この周囲が酸化膜53でコーティングされたナノワイヤを有する基板を、界面活性剤の含まれた水中で超音波を印加することで、ナノワイヤを基板から遊離させる。ナノワイヤを遠心分離法により長さをそろえて選別する。
次に、ナノワイヤの周囲をめっきして図1aの構造を得る工程を説明する。周囲に絶縁膜(SiO2)が形成されたナノワイヤを、硫酸銅、ホルムアルデヒド、EDTA、ポリエチレングリコールを混合しためっき浴に(図17b)、65℃でpH12に保ちながら保持して、ナノワイヤのSiO2膜の周囲にナノワイヤ成長時に用いたTiを触媒として銅めっきを100nm程度無電界めっきするめっき工程(図17c)を実施して、ナノワイヤ作製工程(a)とする。ここで、ナノワイヤのめっき厚を制御するためとめっき開始時間を短くするためにめっき浴を窒素置換して、酸素濃度をコントロールする。また、めっき厚みの均一性を良くするために、ナノワイヤをめっき浴に添加した後、超音波により十分に分散させる。その結果、10分程度で、銅の無電解めっきが得られ、図3aの構造となる。ここで、銅のめっきを行ったが、金属の安定性からは金やパラジウムめっきがよい、ただ、金や銅イオンは酸化膜中をマイグレーションしやすいために、信頼性からはPtやCoをめっきしたほうがよい。また、Niの無電界めっきも可能でNiとの共析を用いるとWやCrやMoの無電界めっきも可能である。この場合のめっき浴は、
金の場合(単位mol/l)、金シアン化カリウム0.02、シアン化カリウム0.02、水酸化カリウム0.8、ジメチルアミンボラン0.4を混合し、浴温85℃でpH8でめっきした。また、四塩化金ナトリウム0.01、チオ硫酸ナトリウム0.1、亜硫酸ナトリウム0.4、四ホウ酸ナトリウム0.1、チオ尿素0.01、ヒドロキノン0.002を混合し、浴温70℃でpH8でめっきしてもよい。
金の場合(単位mol/l)、金シアン化カリウム0.02、シアン化カリウム0.02、水酸化カリウム0.8、ジメチルアミンボラン0.4を混合し、浴温85℃でpH8でめっきした。また、四塩化金ナトリウム0.01、チオ硫酸ナトリウム0.1、亜硫酸ナトリウム0.4、四ホウ酸ナトリウム0.1、チオ尿素0.01、ヒドロキノン0.002を混合し、浴温70℃でpH8でめっきしてもよい。
パラジウムの場(単位mol/l)合、塩化パラジウム0.02、アンモニウム水1.0、塩化アンモニウム0.3、ホスフィン酸ナトリウム0.1を混合し、浴温50℃でpH8でめっきする。
白金の場合(単位mol/l)、四塩化白金ナトリウム0.01、チオ硫酸ナトリウム0.1、亜硫酸ナトリウム0.2、チオ尿素0.01、を混合し、浴温80℃でpH8でめっきしてもよい。
Coの場合(単位mol/l)、硫酸コバルト0.05、次亜燐酸0.2、クエン酸ナトリウム0.2、硫酸アンモニウム0.5を混合し、浴温90℃でpH10でめっきする。
Niの場合(単位mol/l)、硫酸ニッケル0.1、次亜燐酸ナトリウム0.1、クエン酸三ナトリウム0.2、硫酸アンモニウム0.5を混合し、浴温90℃でpH9でめっきする。NiWの場合(単位mol/l)、硫酸ニッケル0.075、タングステン酸ナトリウム0.6、次亜燐酸ナトリウム0.1、クエン酸三ナトリウム0.6を混合し、浴温90℃でpH9でめっきする。NiMoの場合(単位mol/l)、硫酸ニッケル0.1、モリブデン酸ナトリウム0.02、次亜燐酸ナトリウム0.2、クエン酸三ナトリウム0.1、グリコール酸0.2を混合し、浴温90℃でpH9でめっきする。
ここで、各金属の仕事関数はMo(4.24eV), Co(4.41eV), Cu(4.45eV), W(4.54eV), Cr(4.60eV),金(4.89eV), Ni(4.96 eV), Pd(4.98 eV), Pt(5.36 eV)であり、ミッドギャップメタルとしては、WやCrのポリメタルが好ましく、デュアルメタルとしてはMoやNiやCoなどのシリサイドが好ましく、シリサイドは熱処理により形成される。ただ、ナノワイヤのサイズが小さくなってくるとナノワイヤ中の伝導帯の仕事関数が大きくなることから、サイズの小さいナノワイヤの場合、金、Ni,Pd,Ptなどのポリメタルを使用することが好ましい。
次に、めっきしたナノワイヤを電気泳動により電極に固着する電気泳動工程について説明する。電気泳動の工程を図5に示す。Si基板5上にポリSiよりなる幅が50μmの電極a6と電極b7を50nm離しており、その間に絶縁膜56が堆積されている。厚みはそれぞれ100nmである。この基板5を10-2mol Mg(NO3)26H2O電解液中2に浸漬し、めっきしたナノワイヤ4を分散させる。基板上の電極a6と電極板ライン8の間に-20Vの直流電圧を印加することにより、電極a6上にナノワイヤ4を電気泳動させる(図5b)。これは、p側ライン9を接地して、電極板ライン8に20Vを印加することに相当する。0.2秒程度保持することにより、電極a6上にナノワイヤがほぼ100%堆積する(図17d)。次に、電極a6と電極b7の間に−1Vの直流電圧を印加することにより、電極a6に接触しているナノワイヤは電極b7に接触して、電極a6と電極b7が導通する(図5c)。これは、p側ラインを接地して置き、n側ラインに−1Vを印加することに相当する。ここで、p側ライン9を接地しておき、それぞれ電極版ライン8とn側ラインに逆方向の電圧を印加しているが、これは、接地電極を交換する手間を省くためである。電極a6と電極b7が導通することにより、電極a6と電極b7の間の抵抗が急激に低下して、電極間の電流が増大する。そこで、電流をモニターしておき、電流量が増大した時に電圧の印加を停止することで、1本のナノワイヤを電極a6と電極b7の間に設置することができる(図17e)。以上のようにして、めっきしたナノワイヤを電気泳動により電極に固着する固着工程を実施する。
次に、ナノワイヤトランジスタを作製する工程に関して、図3と図4を用いて説明する。金属膜53をめっきしたナノワイヤ51(図3a)を電極55に固着した基板54上から、フォトリソグラフィにより、10nmの長さのゲート電極(TiPt)57をリフトオフにより堆積するリフトオフ工程を行う(図3b)。この場合、ゲート電極57は、ソースおよびドレイン電極55を形成した時に作製したアライメントキーを用いて位置決めを行っているために、ソースおよびドレイン電極の間の位置の目的としている場所に制御良く設置することができる。
その後、ゲート電極をマスクにしてセルフアラインにゲート下部の絶縁膜56以外の領域の絶縁膜をドライエッチング除去する(図3c)。さらに、ソース電極とゲート電極およびゲート電極とドレイン電極を分離するために、ナノワイヤ全面のめっき金属膜(Cu)をRIEエッチングで除去するエッチング工程をおこなう。ここで、ナノワイヤにめっきした金属膜53は、ゲート電極57下部、絶縁膜56上部、電極55上部を除いて、エッチング除去される(図3d)。
次に、ナノワイヤにSi原子を0.5 keV以下の超低加速電圧でイオン注入するイオン注入工程を行う。この場合、ゲート電極57下部にはイオン注入されないので、イオン注入された領域59はソース側とドレイン側に分離される(図4a)。絶縁膜52は薄いのでイオンが透過してナノワイヤ内部に注入される。ソース電極とドレイン電極に対して、ナノワイヤと導通をとるために、レジスト63を用いて絶縁膜52の一部をエッチング除去する。図4bに示したように、全面にポリSiを蒸着た後、レジスト61上のポリSiをリフトオフすることにより、絶縁膜を除去した領域にポリSiを形成してナノワイヤと導通をとるためのソースおよびドレイン電極58を堆積する電極形成工程を行う(図4c)。ここで、電極58の厚みは300nmとする。以上をまとめると図17に示した作製工程フローとなる。
(第3の実施形態)
次に、ナノワイヤの中心軸方向に対して、ナノワイヤ内部に導電型の異なる領域あるいはキャリア濃度を変化させることにより双極子モーメントを発生させて電気泳動させて作製したナノワイヤトランジスタの作製方法と構造に関して説明する。導電型の異なる領域として、pn接合を形成してもよい。
次に、ナノワイヤの中心軸方向に対して、ナノワイヤ内部に導電型の異なる領域あるいはキャリア濃度を変化させることにより双極子モーメントを発生させて電気泳動させて作製したナノワイヤトランジスタの作製方法と構造に関して説明する。導電型の異なる領域として、pn接合を形成してもよい。
本実施形態の半導体素子は、図6に示すような構造を有している。半導体素子に用いるナノワイヤ20は1019cm−3にホウ素を添加したp+型領域とSiを1018cm−3添加したn型領域を接続した構造となっている。作製方法は、触媒金属(TiあるいはAu、Ni)を用いたSiナノワイヤのVLS成長中に、最初Siを1018cm−3添加した後、ホウ素を1019cm−3添加することで、p+n型のナノワイヤ20を作製することができる。成長速度が10nm/min程度であることから、p+領域を20nmとn領域を20nmとして、全長40nmとした。遠心分離により、全長40から50nmのナノワイヤを分離して、以降の電気泳動に使用した。
ナノワイヤ20の基板への設置方法に関して図6を用いて工程を示す。Si基板5上に幅が50μmの電極a6と電極b7を50nm離しておいている。厚みはそれぞれ100nmである。この基板5を10-2mol Mg(NO3)26H2O電解液中2に浸漬し、p+nナノワイヤ20を分散させる。基板上の電極a6と電極板ライン8の間に-20Vの直流電圧を印加することにより、電極a6上にナノワイヤ4を電気泳動させる(図6b)。これは、p側ライン9を接地して、電極板ライン8に20Vを印加することに相当する。20分程度保持することにより、電極a6上にナノワイヤがほぼ100%堆積する。ここで、p+nナノワイヤ20は、n型よりp型のキャリア濃度が高いので、トータルでp型となり、負に印加された電極a6に引き寄せられる。特に、pn接合を有しているため、電荷がナノワイヤの両端に偏っており、その結果、めっきした場合と同様な電気泳動特性を示すことがわかった。ここで、特徴的なのは、ナノワイヤの向きが電界の向きと反対となることで、電極a6にはナノワイヤのp+側が接触することがわかった。このことから、pn接合を形成したナノワイヤの場合、電界を印加する電極を選択することで、目的の方向にダイオードを構成できることがわかった。
次に、p側ライン9とn側ライン10の間に1Vの直流電圧を印加することにより、電極a6に接触しているナノワイヤは電極b7に接触して、p側ライン9とn側ライン10が導通する(図6c)。これは、p側ラインを接地しておき、n側ラインに1Vを印加することに相当する。ここで、n側ライン10に正電界を印加したのは、ナノワイヤのpn方向が電界と逆方向を向くことを利用して、n側を電極b7に引き寄せるためである。p側ライン9とn側ライン10が導通することにより、p側ライン9とn側ライン10の間の抵抗が急激に低下して、電極間の電流が増大する。そこで、電流をモニターしておき、電流量が増大した時に電圧の印加を停止することで、1本のナノワイヤを電極a6と電極b7の間に設置することができる。以上のようにして、pn接合を有するナノワイヤを電気泳動により電極に固着する固着工程を実施している。
(第4の実施形態)
トランジスタ的動作を実現することを目的として、複数の素子を同時に形成して回路を構成する場合の回路構成に関して説明する。図7にナノワイヤの順方向の設置方法に関して示す。電極a6を負に、電極板3が正となるように電源15を設置する。ここでは、スイッチSW13とスイッチSWC16をONとしている。その結果、電極a6には、p+nワイヤのp+側が接触する(図7a)。その後、スイッチSWC16をOFFにして、SW14をONにする。その結果、電極a6と電極b7の間に電界が印加されp+nナノワイヤ20が電極a6と電極b7の間に設置される(図7b)。次に、SW13をOFFとしてSWC16をONにすることで、電極b7に負電界が印加されて、p+nナノワイヤ20‘が電極b7に設置される(図7c)。SWC16をOFFし、SW15をONすることにより、ナノワイヤ20’が電極b7と電極c11の間に設置される(図7d)。ここで、ナノワイヤ20と20‘のキャリア濃度は同一でなくてもよい。以上の結果、図7eに示したように、ダイオードが2個シリーズに接続された回路が得られる。
トランジスタ的動作を実現することを目的として、複数の素子を同時に形成して回路を構成する場合の回路構成に関して説明する。図7にナノワイヤの順方向の設置方法に関して示す。電極a6を負に、電極板3が正となるように電源15を設置する。ここでは、スイッチSW13とスイッチSWC16をONとしている。その結果、電極a6には、p+nワイヤのp+側が接触する(図7a)。その後、スイッチSWC16をOFFにして、SW14をONにする。その結果、電極a6と電極b7の間に電界が印加されp+nナノワイヤ20が電極a6と電極b7の間に設置される(図7b)。次に、SW13をOFFとしてSWC16をONにすることで、電極b7に負電界が印加されて、p+nナノワイヤ20‘が電極b7に設置される(図7c)。SWC16をOFFし、SW15をONすることにより、ナノワイヤ20’が電極b7と電極c11の間に設置される(図7d)。ここで、ナノワイヤ20と20‘のキャリア濃度は同一でなくてもよい。以上の結果、図7eに示したように、ダイオードが2個シリーズに接続された回路が得られる。
第4の実施形態の変形例として、ダイオードを対向して設置する回路の作製方法に関して示す。図8にナノワイヤの設置方法に関して図示する。電極a6を負に、電極板3が正となるように電源15を設置する。ここでは、電極の負極側は常に電極a6に接続しているため、SWC16のみをONとしている。その結果、電極a6には、p+nワイヤのp+側が接触する(図8a)。その後、スイッチSWC16をOFFにして、SW13をONにする。その結果、電極a6と電極b7の間に電界が印加されp+nナノワイヤ20が電極a6と電極b7の間に設置される(図8b)。次に、電源15の向きを反対にしてSWC16をONにすることで、ナノワイヤ20中を電流が流れるため、電極b7に正電界が印加される。ここで、電源の向きを反対にすることにより、ナノワイヤ中に電流を流すことを特徴としている。電極b7に正電界が印加されるので、p+nナノワイヤ20‘のn側が電極b7に設置される(図8c)。SWC16をOFFし、SW14をONすることにより、ナノワイヤ20’が電極b7と電極c11の間に設置される(図8d)。ここで、ナノワイヤ20と20‘のキャリア濃度は同一でなくてもよい。以上の結果、ダイオードが2個対向して接続された回路が得られる。この場合、電極7の長さを10nm程度とするとマイノリティキャリアが電極内に拡散するためトランジスタ特性が期待できる。以上の結果、図8eに示したように、この回路はpnp型のトランジスタとして動作することができると考えられる。
ところで、図8に示したナノワイヤの設置時の電流と電圧の関係を図9に示した。図8cに示したように、(a)SWC16をONし、ナノワイヤ20が電極a6に接触する時間0.1秒程度後にSWC16をOFFしてSWa13をONする。その後、ナノワイヤ20が電極b7に接近するために電流が増加T1する。(b)ナノワイヤ20が電極b7に接触したところで、電流値が最大となるので、(c)立ち上り(T1)を検出してSWa13をOFFする。その結果、ナノワイヤ20が電極a6と電極b7の間に設置される。次に、(c)電源の向きを変えてSWC16をON、ナノワイヤ20が電極b7に接触する時間0.1秒程度後にSWC16をOFFし、SWb14をONする。電流と電圧の関係を図示すると図9bのようになる。(a)ではほとんど電流が流れないがワイヤが電極間に接触すると(b)大きな電流が流れる、電源を逆にして電圧を印加した場合は電流が流れないが、ナノワイヤ20‘が接続されると(d)、(b)より小さい電流が流れる。これは、ナノワイヤ中に電流が流れるために、抵抗値を持つためである。以上のように、図9bの関係をもとにスイッチSWa13,SWb14,SWC16をON、OFFすることにより、複数のナノワイヤを短時間で対向して設置することができる。
次に、第4の実施形態の変形例として、ナノワイヤを用いてトランジスタを作製する場合を示す。ナノワイヤの周囲を酸化膜でコーティングしてない場合にはMESFETとなり、酸化膜でコーティングした場合にはMOSFETとなる。図10を用いて説明する。基板上に電極a6、電極b7、電極c11を2セット設置しておく、電極a6と電極c11の大きさは2μm、電極b7の幅は10nmである。電極a6と電極b7および電極b7と電極c11の間隔はそれぞれ20nmとした。ここに、n+型領域(1019cm−3)を20nm、n−型領域(1015cm−3)を40nm、n型領域(1018cm−3)を20nmとした直径10nmのナノワイヤ21を電気泳動により堆積した。まず図10aに示したように、SWa13をOFFにしてSWC16をONにする。ここで、n+n−nナノワイヤ21は全体的にn型を示しているので電極a6に正電界を印加することによりナノワイヤが電気泳動する。ここで、ナノワイヤのドーピング濃度をn+とnと不均一にしているので、pn接合の場合と同様に双極子モーメントが形成されて、電極a6を正電極にすることによりn+側を接触するようにナノワイヤ21が電気泳動する。ここで、各電極の電極a6と電極b7と電極c11をそれぞれ並列に接続することにより、複数の電極a6にそれぞれ対応するように複数のナノワイヤ21を接続することができる。次に、図10bに示したように、SWC16をOFFにしてSWa6をONにすることで、電極a6と電極c11間に電界が印加されてナノワイヤ21は電極c11に接触することになる。ここで、MESFETの場合には、電極b7に電圧を印加しなければナノワイヤ21に電流が流れるので、ナノワイヤ21が電極a6と電極c11に接触した場合に電流が流れて、両電極間の電界が0となり、複数本のナノワイヤが接触するのを防ぐことができる。一方、MOS型のFETの場合、電極b7に電界を印加しておくことで、ナノワイヤ内を電流が流れるようにできるために複数本のナノワイヤが接続されるのを抑制することができる。一方、電極b7に印加する電圧を上記の逆にした場合には、ナノワイヤ中を電流が流れなくなり複数本のナノワイヤを電界印加時間に応じて設置することが可能となる。このように、ゲート電圧を制御することで形成されるナノワイヤトランジスタのデバイス定数を変化させることができるということも本発明の特徴となっている。以上の結果、図10cに示したような回路が形成される。
次に、第4の実施形態の変形例として、2種類のタイプの異なるMOSを同時に作製する方法を図11に示す。ここでは、CMOSを作製する方法を示している。ます、n+型領域(1019cm−3)が20nm、n−型領域(1015cm−3)が60nm、n型領域(1018cm−3)が20nmのn+n−nナノワイヤ21とp+型領域(1019cm−3)が20nm、p−型領域(1015cm−3)が60nm、p型領域(1018cm−3)が20nmのp+p−pナノワイヤ22をそれぞれ作製する。ここで、ナノワイヤの大きさはいずれも直径が10nmで同様な形状を有している。これらのナノワイヤを電解液中にけん濁させておく、図11aに示したように、SWa13とSWC16をONにして、電極a6と電極d12に正電界を印加する。その結果、ナノワイヤ21がn型を示しているので電極a6と電極d12に電気泳動されてそれぞれの電極と接触する。次にSWa13をOFFにしてSWb14をONにすることで、電極c11に負電界が印加される。その結果、トータルでp型伝導を示すp+p−pナノワイヤ22が電極c11に電気泳動されることになる(図11b)。最後にSWC16をOFFにしてSWa13をONにすることにより、電極a6と電極d12に正電界が印加され、電極c11に負電界が印加されるために、ナノワイヤ21とナノワイヤ22が同時にそれぞれ電極c11と電極d12に接触してn型MOSとp型MOSが接合したCMOS回路が実現される(図11d)。
さらに、第4の実施形態の変形例として、ナノワイヤを用いて電極間を配線する方法を示す。n+型(1020cm−3)に全体をドーピングしたSiナノワイヤあるいは金属めっきをしたナノワイヤ23を用いる。金属めっきをすることにより高い電子濃度を有しており、また、Siナノワイヤをドーピングする場合でも高い濃度にドーピングしているので、比較的容易に電気泳動が可能となっている。その結果、図12(a)に示したようにSWC16をONにしてSWa13をONにすると、ナノワイヤ23はトータルでn型を示しているので、電極a6に正電界を印加することでナノワイヤを電気泳動により引き寄せて接触することができる(図12a)。次に、SWC16をOFFにしてSWb14をONにすることにより、電極a6と電極b7の間に電界を印加することによりナノワイヤ23を電極b7に接触させることができる(図12b)。さらに配線をつないでいくためには、SWb14をOFFにして再度SWC16をONにすることで、ナノワイヤ23をとおして電極b7に電圧が印加されるので、電極b7上にナノワイヤ23‘を接続することができる(図12c)。さらに、SWC16をOFFにしてSWc15をONにすることで、ナノワイヤ23’を電極c11に接続することができる(図12d)。このようにすると、最初のナノワイヤを形成したところに正電界を印加しておき、ナノワイヤを接続したい電極に順に負電界を印加したり切断したりすることで、目的とする電極に対してナノワイヤ配線を接続してゆくことが可能となる。その結果、図12eに示したように、1回書き込み可能な回路を外部信号に応じて作製することが可能となることがわかった。
一方、第4の実施形態の変形例として、基板平面に対して2次元的に回路を構成することもできる。図13に示したように、p+型ワイヤ23とn+型ワイヤ24の電気泳動を用いて、コレクタA151とエミッタ152の間にn+型ワイヤを、エミッタ152とコレクタB153の間にp+型ワイヤ23を電気泳動により設置した後、ベースA154とベースB155の間にp+型ナノワイヤ23とn+型ナノワイヤ22を先ほどのナノワイヤと交差させるように電気泳動で設置する。ここで、n+型(1019cm−3)ナノワイヤ24の長さとp+型(1019cm−3)ナノワイヤ23の長さはいずれも100nmで、直径は10nmである。図13bに示したように、n+型ナノワイヤとp+型ナノワイヤが交差したポイントでpnpトランジスタ(セルa156)とnpnトランジスタ(セルb157)が形成されることがわかった。ここでは、高濃度にドーピングしたナノワイヤを用いることで電気泳動を実現したことがポイントとなっている。
また、第4の実施形態の変形例として、基板平面に対して2次元的に構成した回路として、図14に示したように、n+n−n型ナノワイヤ26と金属めっきワイヤ25を用いることにより、MESFETあるいはMOSFETで回路を構成している。ここで、ソース161と出力162の間およびドレイン163と出力162の間をn+n−n型ナノワイヤ26で接続する。一方、n+n−n型ナノワイヤ26と交差するように金属めっきワイヤ25を配置して、ゲートA164とゲートB165の間に金属めっきワイヤか金属ナノワイヤを電気泳動により配置した。その結果、図14bに示したように、並列に接続されたFET回路(セルa166とセルb167)を実現できることがわかった。
(第5の実施形態)
また、基板平面に対して2次元的に回路を構成した脳機能回路として図15aに示したように、頻度の高いメモリセルの重み付けを増やす脳機能型ロジックおよびメモリ回路を実現することができる。すなわち、図11に示した種々の構造のナノワイヤの電気泳動により、使用したセルのみにナノワイヤによる回路を形成し、使用頻度に応じてナノワイヤの数を増加させることで、使用頻度の高いセルの電流量を大きくし、使用頻度の低いセルでは電流量を小さくすることができ、トータルで消費電力の小さい回路を実現することができる。これは、列線A31とB32を縦方向として、平行に読出線A36とB37を配置しておき、これらに対して直行して行線A33、B34、C35を配置しておく。図15bに示したような信号を各ライン31から35と電極板3に印加することにより、セルa38にナノワイヤ21を38Aの位置に、つづけてセルc40に40Aの位置にナノワイヤを接続して行き、順次、38B,41A,40B,38Cと接続してゆく。その結果、セル動作を3回行ったセルaにおいてナノワイヤが3本存在しており、セルの動作回数とナノワイヤの本数を比例させることができる。ここで、ナノワイヤ21を複数本設置するために、ナノワイヤを行線と列線に設置した後に読み出し線を用いてナノワイヤに電流が流れないようにしている。例えば、MESFETの場合には読み出し線に電圧を印加し、MOSFETの場合には電圧を印加しないことにより、ナノワイヤに電流が流れないようにできる。図15cに示したように、セルd41にはナノワイヤ1本存在することにより、読み出し線をONにしてナノワイヤに電流が流れるようにした場合の行線電流は約3μA流れることになる。セルc40では2本ナノワイヤが存在しているので約5μA、セルa38では3本ナノワイヤが存在しているので約9μAの電流が流れており、使用頻度の高いセルa38で大きな電流が流れるため、SN比が向上して次段以降の回路動作を確実にしている。また、ナノワイヤには、寿命があり、一定の使用頻度を経ることで断線することから、使用頻度の低い回路は電流が流れなくなり(人間では忘却を意味する)、消費電力が低減できる。以上の結果から、ナノワイヤの電気泳動により、人間の脳のロジックおよびメモリ回路と同様な機能を有する回路を実現することができることがわかった。
また、基板平面に対して2次元的に回路を構成した脳機能回路として図15aに示したように、頻度の高いメモリセルの重み付けを増やす脳機能型ロジックおよびメモリ回路を実現することができる。すなわち、図11に示した種々の構造のナノワイヤの電気泳動により、使用したセルのみにナノワイヤによる回路を形成し、使用頻度に応じてナノワイヤの数を増加させることで、使用頻度の高いセルの電流量を大きくし、使用頻度の低いセルでは電流量を小さくすることができ、トータルで消費電力の小さい回路を実現することができる。これは、列線A31とB32を縦方向として、平行に読出線A36とB37を配置しておき、これらに対して直行して行線A33、B34、C35を配置しておく。図15bに示したような信号を各ライン31から35と電極板3に印加することにより、セルa38にナノワイヤ21を38Aの位置に、つづけてセルc40に40Aの位置にナノワイヤを接続して行き、順次、38B,41A,40B,38Cと接続してゆく。その結果、セル動作を3回行ったセルaにおいてナノワイヤが3本存在しており、セルの動作回数とナノワイヤの本数を比例させることができる。ここで、ナノワイヤ21を複数本設置するために、ナノワイヤを行線と列線に設置した後に読み出し線を用いてナノワイヤに電流が流れないようにしている。例えば、MESFETの場合には読み出し線に電圧を印加し、MOSFETの場合には電圧を印加しないことにより、ナノワイヤに電流が流れないようにできる。図15cに示したように、セルd41にはナノワイヤ1本存在することにより、読み出し線をONにしてナノワイヤに電流が流れるようにした場合の行線電流は約3μA流れることになる。セルc40では2本ナノワイヤが存在しているので約5μA、セルa38では3本ナノワイヤが存在しているので約9μAの電流が流れており、使用頻度の高いセルa38で大きな電流が流れるため、SN比が向上して次段以降の回路動作を確実にしている。また、ナノワイヤには、寿命があり、一定の使用頻度を経ることで断線することから、使用頻度の低い回路は電流が流れなくなり(人間では忘却を意味する)、消費電力が低減できる。以上の結果から、ナノワイヤの電気泳動により、人間の脳のロジックおよびメモリ回路と同様な機能を有する回路を実現することができることがわかった。
最後に、第5の実施形態の変形例の脳機能回路として、図16aに示したように、頻度の高いラインをまたぐ金属ノード78間にn+n−nナノワイヤ21を配置してゆくことで、入力から出力に向けてシナプス状の配線を形成することができる。すなわち、図11に示した種々の構造のナノワイヤの電気泳動により使用頻度の列方向の複数のゲートラインA76あるいは行方向の複数のゲートラインBをまたぐ方向にナノワイヤ21が設置される。図16aを縦方向に切断した断面図を図16bに示す。入力A73に電圧を印加することによりナノワイヤ21が電極73に接触して、隣の金属ノード78に接触する。ここで、ナノワイヤの下部のゲートラインB77に電圧を印加しない場合MOSがOFFとなるため、ノードは次の金属ノード78‘に伸展することなく停止する。しかしながら、ゲートラインBの77,77’、77‘’のON時間が他のラインのON時間より長い場合あるいはONとなる頻度が高い場合、図16cに示したように、ゲートライン77と77‘が同時にONする可能性が高くなる。その結果、ナノワイヤは21,21’、21‘’と延伸する。さらに、時間が経過して行き、ゲートライン77と77‘と77’‘’が同時にONする場合が出現し、ナノワイヤは21‘’‘と延伸する。しかしながら、図16dに示したように、ゲートラインBの77’‘’のON時間が短い場合あるいはONとなる頻度の低い場合には、77‘’‘がONする可能性が低くなるために、ナノワイヤはそれ以降に伸展することはなくなる。以上の結果から、ゲートラインA76およびB77の線を太く書いた部分でON時間が長い71とした場合には、ナノワイヤは入力Aに対して、出力A75および出力B80をアウトプットすることになる。入力Bからはアウトプットがない。このようにして、特定のゲートラインAおよびBのON時間の制御により、入力と出力を関連付けることが可能となり、回路形成後にはゲートラインのON時間の変化から出力が瞬時に得られるようになる。ここで、出力A75と出力B80を比較した場合、出力A75では、平行して存在するナノワイヤの数が多いために、大きな電流出力が得られ、入力A73に対しては、出力A75が主たる出力となり、出力B80に関しては抑制因子として作用することも可能となる。以上の結果から、ナノワイヤの電気泳動により、人間の脳のロジックおよびメモリ回路同様な機能を有する回路を実現することができることがわかった。
以上の実施の形態において、本発明の半導体素子を構成する半導体材料としては、上述したように、Siだけでなく、Ge,SnおよびC,Si、Ge,Sn混晶よりなる化合物で構成することが可能である。また、Si系半導体に比べて高価になるが、GaAsとInPとGaPとInAsよりなる擬2元混晶3−5族半導体,GaN,AlN,InN,BNおよびそれらの混晶等よりなるの3−5族化合物半導体混晶材料を用いることができる。なお、半導体だけでなくダイヤモンドナノワイヤでもよく、金属より1桁程度電子濃度の低い材料よりなるナノワイヤにはいずれの場合も適応することができるが、現実的な側面を考慮すると、4族材料を用いることが好適である。
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
本発明によれば、作製が容易でかつ室温で高速動作する半導体素子および脳機能を有する回路およびその製造方法を提供することができる。
1 容器
2 電解液
3 電極板
4 ナノワイヤ
5 Si基板
6 電極a
7 電極b
8 電極板ライン
9 p側ライン
10 n側ラインa
11 電極c
12 n側ラインb
13 SWa
14 SWb
15 SWc
16 SWC
20 p+nワイヤ
21 n+n−nワイヤ
22 p+p−pワイヤ
23 n+ワイヤあるいは金属めっきワイヤ
31 列線A
32 列線B
33 行線A
34 行線B
35 行線C
36 読出線A
37 読出線B
38 セルa
39 セルb
40 セルc
41 セルd
51 Si
52 絶縁膜
53 金属膜
54 基板
55 電極a
56 絶縁膜
57 電極b
58 電極c
59 注入領域
60 絶縁注入領域
61 エッチング分離領域
62 触媒金属
63 レジスト
71 ON時間長い
72 ON時間短い
73 入力A
74 入力B
75 出力A
76 ゲートラインA
77 ゲートラインB
78 金属ノード
79 絶縁膜
80 出力B
151 コレクタA
152 エミッタ
153 コレクタB
154 ベースA
155 ベースB
156 セルa
157 セルb
161 ソース
162 出力
163 ドレイン
164 ゲートA
165 ゲートB
166 セルa
167 セルb
2 電解液
3 電極板
4 ナノワイヤ
5 Si基板
6 電極a
7 電極b
8 電極板ライン
9 p側ライン
10 n側ラインa
11 電極c
12 n側ラインb
13 SWa
14 SWb
15 SWc
16 SWC
20 p+nワイヤ
21 n+n−nワイヤ
22 p+p−pワイヤ
23 n+ワイヤあるいは金属めっきワイヤ
31 列線A
32 列線B
33 行線A
34 行線B
35 行線C
36 読出線A
37 読出線B
38 セルa
39 セルb
40 セルc
41 セルd
51 Si
52 絶縁膜
53 金属膜
54 基板
55 電極a
56 絶縁膜
57 電極b
58 電極c
59 注入領域
60 絶縁注入領域
61 エッチング分離領域
62 触媒金属
63 レジスト
71 ON時間長い
72 ON時間短い
73 入力A
74 入力B
75 出力A
76 ゲートラインA
77 ゲートラインB
78 金属ノード
79 絶縁膜
80 出力B
151 コレクタA
152 エミッタ
153 コレクタB
154 ベースA
155 ベースB
156 セルa
157 セルb
161 ソース
162 出力
163 ドレイン
164 ゲートA
165 ゲートB
166 セルa
167 セルb
Claims (12)
- ナノワイヤと前記ナノワイヤの周囲に形成された絶縁膜と金属膜を含むナノワイヤ構造体と、前記ナノワイヤ構造体上部に形成されたゲート電極と、前記ナノワイヤ下部に形成されたソース電極とドレイン電極と前記ナノワイヤ構造体を保持するナノワイヤ構造体保持部を含み、前記ナノワイヤと前記ナノワイヤ構造体保持部の間に前記金属膜を残してなるとともに、前記ソース電極と前記ナノワイヤ構造体保持部の間および前記ナノワイヤ構造体保持部と前記ドレイン電極間の金属膜が除去されていて、前記ソース電極とゲート電極の間およびゲート電極とドレイン電極の間で導通がないことを特徴とする半導体素子。
- ナノワイヤ構造体保持部が絶縁膜よりなることを特徴とする請求項1記載の半導体素子。
- ナノワイヤ構造体保持部が金属膜よりなることを特徴とする請求項1記載の半導体素子。
- ソース電極およびドレイン電極近傍のナノワイヤの一部にイオン注入領域が形成されており、導電性を示すとともに、ゲート電極下部のナノワイヤに伝導チャネルを形成することを特徴とする請求項1記載の半導体素子。
- 金属を触媒にして半導体ナノワイヤを成長する成長工程と、前記ナノワイヤの周囲を酸化する絶縁膜形成工程と、前記ナノワイヤの絶縁膜の周囲に前記金属を触媒として金属膜のめっきを行いナノワイヤ構造体を作製するめっき工程と、前記ナノワイヤ構造体を電気泳動により電極間に固着する電気泳動工程と、前記電極間にゲート電極を堆積するリフトオフ工程と、ゲート電極下部以外の金属膜を除去するエッチング工程と、イオン注入により導電性領域を形成するイオン注入工程と、配線金属の蒸着によりソースおよびドレイン電極を形成する電極形成工程よりなる半導体素子の作製方法。
- 基板上に形成された一対の第1の電極と第2の電極、前記第1および第2の電極と離れて設置された電極板よりなり、前記電極板と前記第1の電極間に電界を印加することによりナノワイヤ構造体の一端を電気泳動により前記第1の電極に吸着させる工程と、前記第1の電極と前記第2の電極間に電界を印加することにより前記ナノワイヤ構造体の別な端部を前記第2の電極に吸着させることを特徴とする請求項5記載の半導体素子の作製方法。
- ナノワイヤが半導体を含み、前記半導体ナノワイヤの中心軸方向に、伝導型あるいはキャリア濃度の異なる領域を有することを特徴とする請求項1記載の半導体素子。
- 伝導型の異なる領域がn型およびp型の両方の伝導型を有することを特徴とする請求項7記載の半導体素子。
- キャリア濃度の異なる領域が10倍以上のキャリア濃度の違いを有することを特徴とする請求項7記載の半導体素子。
- 列線と行線と読出線を含む配線構造において、前記列線と前記行線に信号を印加した回数に応じて電気泳動法により設置した前記ナノワイヤを含み、読出線に信号を与えることにより印加した信号の回数に応じて大きな電流が得られることを特徴とする半導体回路。
- 第1のゲートラインと前記第1のゲートラインと直行する第2のゲートラインと金属ノードと特定の前記金属ノードに電力を供給する入力を含み、前記入力に隣接する前記ゲートラインに電界が印加されている場合に前記金属ノード間にナノワイヤを電気泳動により吸着することを特徴とする半導体回路。
- ナノワイヤ回路が信号の印加により増殖することにより脳型処理機能を有することを特徴とする請求項10および11記載の半導体回路。
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