JP2006093390A

JP2006093390A - 半導体素子および半導体回路

Info

Publication number: JP2006093390A
Application number: JP2004276828A
Authority: JP
Inventors: Nobuyuki Otsuka; 信之大塚; Koji Nishikawa; 孝司西川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-09-24
Filing date: 2004-09-24
Publication date: 2006-04-06

Abstract

【課題】半導体ナノワイヤを目的とする位置に配列するために、電気泳動可能な形態とすること。
【解決手段】金属（62）を触媒にして半導体ナノワイヤ（51）を成長し、前記ナノワイヤの周囲を酸化した後、前記金属（62）を触媒として金属膜（53）を無電解めっきしたナノワイヤ構造体よりなり、電気泳動により電極（55）間に固着したナノワイヤ構造体を含むことを特徴とした半導体素子。
【選択図】図１

Description

本発明は、半導体素子に関する。特に、高周波領域で動作するトランジスタ素子（例えば、ナノワイヤトランジスタ）に関する。また、本素子の回路をナノワイヤを用いて構成することにより、脳機能を有する。

ナノワイヤを利用するトランジスタとしていくつかの半導体素子が提案されている。

第１の従来技術として、非特許文献１で提案されたシリコンナノワイヤ素子がある。図１８ａに、素子構造を示す。ｐ型Siナノワイヤ281(10nm)上にアンドープのGe層(10nm)282とSiOx層(4nm)283とｐ型Ge層(5nm)284を順次積層した後、ソースおよびドレイン電極を形成する部分のｐ型Ge層とSiOx層を除去して、ソース285およびドレイン電極287を形成した後、ｐ型Ge層284上にゲート電極286を形成している。素子の構造のスケール（写真）を図１８ｂに示す。

第２の従来技術として、特許文献１で提案されたカーボンナノチューブトンラジスタ素子がある。図１９に素子構造を示す。本従来技術は、基板２１５上に形成した絶縁膜２１４の表面上に形成した高分子（カーボン・ナノチューブ）の向きを定めることに関する。また、この高分子（２０１〜２０４）を電極２０１に接触させ、高分子相互に接触２０６させるとともに、高分子の湾曲状態２０７を制御することで、メモリアレイ、変更可能ロジックおよび他のコンピュータ素子のようなナノスコピックスケールの電子デバイスを形成することを目的としている。

このナノワイヤの形成方法に関して、電子放射型ディスプレーの分野において、電気泳動によるナノチューブの位置制御方法が提案されている。第３の従来技術として、特許文献２で提案された針状構造体の整列方法を示す。図２０に、針状構造の整列方法について示す。支持部材の基板２２１の上に電極の導電層２２２を形成する電極形成工程（ａ）と、該支持部材の表面及び該電極を覆うように保持部材のポリシラン膜２２３を形成して、カーボンナノチューブを堆積する領域２２５をフォトリソグラフィー２２６により形成する保持部材形成工程（ｂ〜ｄ））と、複数の針状構造の冷陰極部材のカーボンナノチューブ２２４を、その各々の一端が該保持部材に挿入され且つ他の一端が該保持部材の外部に突出するように、該支持部材によって保持させる保持工程（ｅ）と、該保持部材をパターニングする保持部材パターニング工程（ｆ）と、該電極をパターニングする電極パターニング工程（ｇ、ｈ）とを包含している。

さらに、ナノワイヤをコーティングする方法として、次のような電解めっきによる方法が提案されている。第４の従来技術として、特許文献３で提案された伝導性パスを形成する方法がある。図２１に、ナノスケール構造体の作製工程を示す。基板２５２とこの基板に取り付けられた複数のナノスケール構造体２５１とを有し、ナノスケール構造体２５１が、基板表面から先端部まで伸び、１―１００ｎｍの範囲の直径と０．５―１００μｍの範囲の長さを持っている。この複数のナノスケール構造体２５１に電極２５４をとおして電流２５５を供給して電解めっきを行うことで、少なくとも一部の上をカバーする金属製フィルム２５３が設けられ、これにより基板からナノスケール構造体の先端部に導電性パスを形成する。ナノスケール構造体２５１にはSiやGeのナノ構造体が含まれている。
Nature Vol.420 pp57 (2002) 特表2003-504857号公報特開2000-277002号公報特開2001-96499号公報

非特許文献１では、図１８（ｂ）中のスケールバー（５００ｎｍ）に示したように、ゲート電極２８６が接触しているｐ型Ｇｅ層２８４の長さが１μｍとなっており、高速動作に必要な１００ｎｍ以下の長さとなっていない。ゲート金属２８６の幅を１００ｎｍ以下にして、ｐ型Ｇｅ層２８４の長さもゲート金属２８６に合わせて１００ｎｍ以下としても、ｐ型Ｇｅ層２８４の厚みが４ｎｍと薄く、またｐ型Ｇｅ層２８４のシート抵抗が大きいために、ゲート電極２８６とｐ型Ｇｅ層２８４が接していない領域の電圧はゲート電極と同一ではなくなるために、ゲート電極２８６に電圧を印加しても、ナノワイヤ281内の電流を完全にコントロールできず、ショートチャネル効果やオンオフ比の低下などの問題があった。

特許文献１では、図１９に示したように、ゲートを高分子相互の接触で動作させているので、非特許文献１よりもまして、ゲートによる電流の制御が困難になり、動作も再現性や安定性にかけるという課題があった。

上記２つの課題は、ナノワイヤをソース電極とドレイン電極の間に精度良く配置できないことが根本的な課題であり、その結果、ソース・ドレイン間隔が増加し、ゲート長も増加している。また、ゲートを金属ではなく、接触抵抗の大きな高分子の接触で行わざるを得なくなっている。

一方、ナノワイヤを精度良く配置するために、本発明では電気泳動を用いることにしたが、半導体ナノワイヤの電気泳動を行ううえで下記の課題があった。

特許文献２では、カーボンナノチューブを電気泳動により基板上に配列させている。カーボンナノチューブはキャリアの密度が金属と同程度に大きいが、カーボンナノチューブより１桁程度キャリア濃度の低いＳｉナノワイヤでは、電気泳動がほとんど生じなかった。

そこで、電気泳動を生ずるように、カーボンナノワイヤにめっきを施すこととしたが、MOSトランジスタを構成するために周囲が酸化膜で覆われたナノワイヤにめっきを施すには、下記の課題があった。

特許文献３では、導電性のある基板２５２上に導電性のシリコンナノワイヤを形成しておいて電解めっきにより金属性フィルムを形成していたが、基板上に接していないナノ構造体へはめっきできないという課題があった。特に、電解めっきの場合には導電性を有しない絶縁膜上にはめっき出来ないという課題があった。

本発明はかかる諸点に鑑みてなされ、作製が容易で、ショートチャネル効果が抑制され、動作速度が１００ＧＨｚ以上で、オンオフ比が１００００以上の半導体ナノワイヤトランジスタの構造を提供することを主な目的としている。

本発明の半導体素子は、半導体よりなるナノワイヤはキャリア密度が低いため、電気泳動しにくいという課題を解決することを主たる目的としている。この課題を解決するために、第１の手段としてキャリア密度が高い金属をナノワイヤの外周部にコーティングすることにより、ナノワイヤ全体のキャリア密度を増加させて電気泳動しやすくしている。その結果、補助的効果としてナノワイヤの外周全体に均一にゲート電圧を印加することが可能となり、作製したナノワイヤデバイスはゲート長が１０ｎｍ以下でもショートチャネル効果を抑制してオンオフ比を１００００以上とすることができる。第２の手段としてナノワイヤ内部にｐｎ接合を形成することにより、ナノワイヤ内部に分極を発生させ、キャリアをワイヤ端部に集中させることで電気泳動法しやすくしている。その結果、補助的効果としてドーピング濃度を不均一にすることでも、電極に接続するナノワイヤの導電性を制御することが可能となり、回路を動作させながらナノワイヤデバイスを形成してゆくことで書き込み型の回路や脳型回路を提供することができる。

ナノワイヤデバイスの実現には、以下に示す種々の付加的課題が生じたが、本発明の半導体素子を実現する過程でいくつかの課題が解決されたので、その手段をまとめて示しておく。

ナノワイヤデバイスの場合、ナノワイヤの外周全体に均一にゲート電圧を印加しないと、電流をオフしようとしても電流の流れるパスが形成されて、ショートチャネル効果やオンオフ比の低下が生ずるという課題があったが、ナノワイヤの外周方向に、絶縁膜と無電解めっきにより形成された金属膜を形成したことでナノワイヤの外周全体に均一にゲート電圧を印加することが可能となった。この、金属膜上に１００ｎｍ以下のゲート長のゲート電極を形成して、セルフアラインにめっきした金属膜と絶縁膜を除去することで、ナノワイヤの周囲が１００ｎｍ以下の長さ（好ましくは１０ｎｍ以下の長さ）の金属で外周全体にわたって包まれる構造とすることができる。金属内部の電界は一定なので、ナノワイヤの外周全体に均一にゲート電圧が印加される構造を実現できる。

ナノワイヤの周囲に形成された絶縁膜上に金属膜を形成する場合、絶縁膜には電流が流れないために通常の電解めっきではめっきできないという課題があったが、電流を流さなくてもめっきのできる無電解めっきを実施することで、金属膜の形成が可能となった。特に、ナノワイヤはＶＬＳモードで作製されているため、ワイヤ先端部に触媒金属が存在しており、無電解めっきにおいて、めっきのスタート部に必要な触媒として、このワイヤ先端部の触媒金属を用いることで、無電解めっきが可能となる。本発明のポイントは、めっきする金属より卑な金属を用いてナノワイヤ成長用の触媒にすることでナノワイヤの成長と無電界めっきを連続して実施できることを特徴としていることである。

最初にナノワイヤに金属膜を形成したために、ソース、ゲート、ドレイン電極がショートするという課題があったが、ゲート電極をセルフアラインマスクにして金属膜と絶縁膜をエッチング除去することにより、それぞれの電極間のショートをなくした。また、ゲート電極が形成されてない領域にイオン注入法により導電性を持たせることで、絶縁膜下部にのみチャネルを有するＭＯＳ構造とすることができた。

ナノワイヤに対してソース、ドレイン、ゲート電極を形成する場合には、ナノワイヤ内部の導電型に合わせてそれぞれの電極を形成する必要があったが、ナノワイヤの向きの特定が困難であるという問題があった。本発明のデバイスの作製方法では、あらかじめソース電極とドレイン電極を形成しておき、そこにドーピングされたナノワイヤを電気泳動で移動させ設置させることにした。その結果、印加する電圧に応じて電極に接触するナノワイヤの向きがｐ型となるかｎ型となるか制御できることがわかった。

さらに、従来、このナノワイヤを用いた電気回路としては、ＦＥＴやＨＢＴなどの単体デバイスとしてのみ検討されており、デバイスが形成された後はデバイス構造を変化できなかったが、ナノワイヤの電気泳動を実現することで、電極に接触させるナノワイヤの向きの制御が可能となった。その結果、ナノワイヤ形成時に回路を動作させて、回路の動作による各ノードへの電圧印加状態の変化に応じて、ナノワイヤデバイスを構成する位置を任意に設定することが可能となり、一回書き込み型の回路を構成することができるようになることがわかった。さらに、シナプス型の並列脳機能回路においては、各ノードの重み付けをハード的には可変できなかったが、このナノワイヤを用いた電気回路の場合、電圧が印加されるノードにより多くのナノワイヤによるチャネルが形成されるため、ナノワイヤの本数に応じた重み付けがなされるために、ハード的にノードの重み付けが行われるので、単純な回路構成による並列脳機能回路を形成できることがわかった。

本発明によれば、ナノワイヤ外周への金属膜の形成あるいはナノワイヤへのｐｎ構造の導入により電気泳動を可能として、高速あるいは脳型のナノワイヤデバイスを実現することができる。

本願発明者は、半導体よりなるナノワイヤの移動を可能とするために、ナノワイヤ形成時の触媒金属を利用した無電解めっきによりナノワイヤ外周へ金属膜を形成することが可能であることを見出した結果、ナノワイヤの電気泳動を可能として、本発明に至った。また、ナノワイヤにｐｎ接合を導入してナノワイヤ内部に分極を形成することでもナノワイヤの電気泳動が可能であることを見出し、本発明にいたった。

以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

（第１の実施形態）
まず、ナノワイヤ外周に金属膜を形成することにより電気泳動させて作製したナノワイヤトランジスタ構造に関して説明する。

本実施形態の半導体素子は、図１に示すような構造を有している。図１ａに半導体素子に用いるナノワイヤ構造を示す。触媒金属（Ｔｉ）６２を用いてＶＬＳ成長したナノワイヤ（Ｓｉ）５１の周囲に、成長後に酸素ガスを導入してアニールすることにより形成した絶縁膜（ＳｉＯ_２）５２を形成する。触媒金属としては、金やニッケルなどでもよいが、めっきを行う金属より卑な金属である必要があるため、ナノワイヤを作製しやすいＴｉあるいはＮｉを用いた。ここでは、Ｔｉとして構造を示した。その後、触媒金属６２をめっき用触媒として無電解めっきにより金属膜（銅）５３を形成し、絶縁膜５２の全周にわたって金属膜５３で覆う構造を得ている。本発明の最大の特徴は、ナノワイヤの成長用の触媒と無電解めっき時の触媒を同一の物体で行うことである。

この金属膜で被覆されたナノワイヤ構造体をチャネルに用いたナノワイヤトランジスタの構造を図１ｂに示す。半導体基板（Ｓｉ）５４上にソース電極として電極ａ５５およびドレイン電極として電極ａ５５‘（いずれもポリＳｉ）が形成されており、ゲート電極である電極ｂ（Ｔｉ）５７の下部には、基板５４に接して、ナノワイヤ構造体保持部となる絶縁膜５６が形成されている。ナノワイヤは、ナノワイヤの周囲を囲んでいた金属膜５３を介して電極ａと絶縁膜５６に接している。ナノワイヤの中央部分は絶縁膜５２で覆われているが、両端はナノワイヤ５１が露出しており、電極ｃ（ポリＳｉ）５８と接して、導通状態にある。ナノワイヤはゲート電極ｂ５７下部領域をのぞいてイオン注入によりキャリア濃度が高くなった領域（ｎ型10¹⁹ｃｍ^-3）５９よりなる。ゲート電極ｂ５７下部には、金属膜５３が存在しており、その結果、ゲート電極下部においては絶縁膜５２の周囲全体が金属膜５３で覆われた状態になっている。ゲート電極ｂ５７とソース電極a55の間、およびゲート電極b57とドレイン電極a55’の間には、電極が除去されているので、導通がないようにしている。その結果、本構造はＭＯＳ構造をとり、ナノワイヤ５１のゲート電極５７下部領域に伝導チャネルが形成される。本構造の寸法は、ナノワイヤ５１の直径が１０ｎｍ、絶縁膜５２の厚み３ｎｍ、金属膜５３の厚み１００ｎｍ。電極ａ５５は幅５０μｍで厚み１００ｎｍ、絶縁膜５６の厚みは１００ｎｍ、ゲート電極ｂ５７は幅１０nmで厚み５０ｎｍ、電極ａ５５と電極ｂ５７の間隔は２０ｎｍ、電極ｃ５８の厚みは２００ｎｍとした。

第１の実施例の変形例として、図１ｃにナノワイヤトランジスタの構造を示す。本実施例は図１ｂにおける絶縁膜５６が電極ａ（ポリＳｉ）５５となっている。ここでは、電極ａの間に絶縁膜を形成せず、電極ａの表面上に金属膜で覆われたナノワイヤ５１を設置しておき、ゲート電極５７をマスクにしてゲート下部電極ａ５５‘’とソース電極ａ５５およびドレイン電極ａ５５‘を除いた部分の電極ａ５５をエッチング除去した構造となっている。本構造の場合、めっき５３の厚みが２０ｎｍ程度と薄くても、厚みが１００ｎｍの電極ａ55が存在している。その結果、ゲート電極下部の電極ａ５５’‘の厚みが厚く、シリーズ抵抗が低減するため、ゲートが良好に動作するようになる。ただし、本構造の場合、ソース電極ａ５５とゲート下部電極ａ５５’‘の間とゲート下部電極ａ５５’‘とドレインの電極ａ５５’の間の電極ａ５５のエッチング除去が十分に行われないことがあり、歩留まりの低下が懸念される。従って、工数が少なくなる図１ｃの構造が工数的には望ましいが、歩留まりの観点からは図１ｂの構造のほうが望ましいと考えられる。本デバイスの構造も、図１ｂと同様であり、ナノワイヤ５１の直径が１０ｎｍ、絶縁膜５２の厚み３ｎｍ、金属膜５３の厚み１００ｎｍ。電極ａ５５は幅はソースおよびドレインは５０μｍ、ゲート下部は10nmでいずれも厚み１００ｎｍ、ゲート電極ｂ５７は幅１０nmで厚み５０ｎｍ、電極ａ５５のソースとゲート下部およびゲート下部とドレインの間隔はそれぞれ２０ｎｍ、電極ｃ５８の厚みは２００ｎｍとした。

第１の実施例の変形例として、１本のナノワイヤを用いた複数のナノワイヤトランジスタの構造を図２に示す。本実施例では、図１ｂの構造のナノワイヤトランジスタをナノワイヤの方向に２個作製している。デバイス間のアイソレーションを取るために、電極ａ５５の間には絶縁膜５６を形成する。図２ａに示したように、ナノワイヤトランジスタ間のナノワイヤはイオン注入されていないため、高抵抗になっているが、より抵抗値を大きくするために絶縁注入領域６０を形成してもよい。本実施例の変形例としては、アイソレーションをさらに確実にするために、図２ｂに示したように電極ｃ５８をマスクとしてナノワイヤをエッチングにより分離したエッチング分離領域６１を設けてもよい。

本実施例のナノワイヤトランジスタの動作について以下に示す。ソース５５を設置し、ドレイン電極５５‘に１Ｖ印加するとともに、ゲート電極（電極ｂ）５７に0.１Ｖ印加することにより、ドレイン電極５５’からソース電極５５へ電流が２０μＡ程度流れる。その後は、ゲート電極５７の電圧を0.１Ｖ印加するに従って、電流は３０μＡ程度ずつ増加する。直径１０ｎｍのナノワイヤのゲート長は０．０３μｍなので、相互コンダクタンスｇｍは１００００μＳ／μｍとなり、通常のＭＯＳデバイスの１５倍程度の値となる。相互コンダクタンスが１００００μＳ／μｍ程度となることにより、ナノワイヤトンランジスタの動作速度は室温において５００ＧＨｚ以上となることがわかった。また、ナノワイヤによりチャネルを形成することにより、一般的ＭＯＳのように電流が基板に漏れ出すことがなくなり、オンオフ比は１００００以上となることもわかった。

（第２の実施形態）
次に、ナノワイヤ外周に金属膜を形成することにより電気泳動させて作製したナノワイヤトランジスタの製造方法に関して説明する。図３を参照しながら、本発明の第２の実施の形態のナノワイヤトランジスタの作製方法について説明する。工程説明用のフローチャートを図１７に示した。

まず、Ｓｉナノワイヤを成長する工程について説明する。図２２ａに示したように、分子線成長法（ＭＢＥ）により半導体基板181上にTiを１０ｎｍ程度の平均膜厚となるように堆積して、５００℃程度に過熱して３０分保持することで、直径が１０ｎｍ程度のＴｉあるいはＴｉリッチのＴｉＳｉ化合物よりなる触媒としての金属ドット６２が形成される。その後図２２ｂに示したように、ＭＢＥ法によるＳｉの蒸着あるいはジシラン（Ｓｉ_２Ｈ_６）ガスの供給により、金属ドットを触媒としてシリコンナノワイヤ５１を成長する成長工程を行う。さらに、図２２ｃに示したように、ナノワイヤが１００μｍ程度成長したところでＳｉの供給を止め、１秒間酸素を導入して、ナノワイヤの周囲を厚さ３ｎｍ程度酸化して絶縁膜（SiO₂）５２を形成する絶縁膜形成工程を行う。この周囲が酸化膜５３でコーティングされたナノワイヤを有する基板を、界面活性剤の含まれた水中で超音波を印加することで、ナノワイヤを基板から遊離させる。ナノワイヤを遠心分離法により長さをそろえて選別する。

次に、ナノワイヤの周囲をめっきして図１ａの構造を得る工程を説明する。周囲に絶縁膜（SiO₂）が形成されたナノワイヤを、硫酸銅、ホルムアルデヒド、EDTA、ポリエチレングリコールを混合しためっき浴に（図１７ｂ）、６５℃でｐH１２に保ちながら保持して、ナノワイヤのSiO₂膜の周囲にナノワイヤ成長時に用いたTiを触媒として銅めっきを１００ｎｍ程度無電界めっきするめっき工程（図17c）を実施して、ナノワイヤ作製工程（ａ）とする。ここで、ナノワイヤのめっき厚を制御するためとめっき開始時間を短くするためにめっき浴を窒素置換して、酸素濃度をコントロールする。また、めっき厚みの均一性を良くするために、ナノワイヤをめっき浴に添加した後、超音波により十分に分散させる。その結果、10分程度で、銅の無電解めっきが得られ、図３ａの構造となる。ここで、銅のめっきを行ったが、金属の安定性からは金やパラジウムめっきがよい、ただ、金や銅イオンは酸化膜中をマイグレーションしやすいために、信頼性からはＰｔやCoをめっきしたほうがよい。また、Niの無電界めっきも可能でNiとの共析を用いるとWやCrやMoの無電界めっきも可能である。この場合のめっき浴は、
金の場合（単位mol/l）、金シアン化カリウム0.02、シアン化カリウム0.02、水酸化カリウム0.8、ジメチルアミンボラン0.4を混合し、浴温85℃でｐＨ8でめっきした。また、四塩化金ナトリウム0.01、チオ硫酸ナトリウム0.1、亜硫酸ナトリウム0.4、四ホウ酸ナトリウム0.1、チオ尿素0.01、ヒドロキノン0.002を混合し、浴温70℃でｐＨ8でめっきしてもよい。

パラジウムの場（単位mol/l）合、塩化パラジウム0.02、アンモニウム水1.0、塩化アンモニウム0.3、ホスフィン酸ナトリウム0.1を混合し、浴温5０℃でｐＨ8でめっきする。

白金の場合（単位mol/l）、四塩化白金ナトリウム0.01、チオ硫酸ナトリウム0.1、亜硫酸ナトリウム0.2、チオ尿素0.01、を混合し、浴温80℃でｐＨ8でめっきしてもよい。

Coの場合（単位mol/l）、硫酸コバルト0.05、次亜燐酸0.2、クエン酸ナトリウム0.2、硫酸アンモニウム0.5を混合し、浴温９０℃でｐＨ10でめっきする。

Niの場合（単位mol/l）、硫酸ニッケル0.1、次亜燐酸ナトリウム0.1、クエン酸三ナトリウム0.2、硫酸アンモニウム0.5を混合し、浴温９０℃でｐＨ９でめっきする。NiWの場合（単位mol/l）、硫酸ニッケル0.075、タングステン酸ナトリウム0.6、次亜燐酸ナトリウム0.1、クエン酸三ナトリウム0.6を混合し、浴温９０℃でｐＨ９でめっきする。NiMoの場合（単位mol/l）、硫酸ニッケル0.1、モリブデン酸ナトリウム0.02、次亜燐酸ナトリウム0.2、クエン酸三ナトリウム0.1、グリコール酸0.2を混合し、浴温９０℃でｐＨ９でめっきする。

ここで、各金属の仕事関数はMo(4.24eV), Co(4.41eV), Cu(4.45eV), Ｗ（4.54ｅＶ）, Cr(4.60eV),金(4.89eV), Ni(4.96 eV), Pd(4.98 eV), Pt(5.36 eV)であり、ミッドギャップメタルとしては、WやCrのポリメタルが好ましく、デュアルメタルとしてはMoやＮｉやＣｏなどのシリサイドが好ましく、シリサイドは熱処理により形成される。ただ、ナノワイヤのサイズが小さくなってくるとナノワイヤ中の伝導帯の仕事関数が大きくなることから、サイズの小さいナノワイヤの場合、金、Ni,Pd,Ptなどのポリメタルを使用することが好ましい。

次に、めっきしたナノワイヤを電気泳動により電極に固着する電気泳動工程について説明する。電気泳動の工程を図５に示す。Ｓｉ基板５上にポリＳｉよりなる幅が50μｍの電極ａ６と電極ｂ７を5０nm離しており、その間に絶縁膜５６が堆積されている。厚みはそれぞれ１００nmである。この基板５を10^-2mol Mg(NO₃)₂6H₂O電解液中２に浸漬し、めっきしたナノワイヤ４を分散させる。基板上の電極ａ６と電極板ライン８の間に-20Vの直流電圧を印加することにより、電極ａ６上にナノワイヤ４を電気泳動させる（図５ｂ）。これは、ｐ側ライン９を接地して、電極板ライン８に２０Ｖを印加することに相当する。0.2秒程度保持することにより、電極ａ６上にナノワイヤがほぼ１００％堆積する（図１７ｄ）。次に、電極ａ６と電極ｂ７の間に−１Ｖの直流電圧を印加することにより、電極ａ６に接触しているナノワイヤは電極ｂ７に接触して、電極ａ６と電極ｂ７が導通する（図５ｃ）。これは、ｐ側ラインを接地して置き、ｎ側ラインに−１Ｖを印加することに相当する。ここで、ｐ側ライン９を接地しておき、それぞれ電極版ライン８とｎ側ラインに逆方向の電圧を印加しているが、これは、接地電極を交換する手間を省くためである。電極ａ６と電極ｂ７が導通することにより、電極ａ６と電極ｂ７の間の抵抗が急激に低下して、電極間の電流が増大する。そこで、電流をモニターしておき、電流量が増大した時に電圧の印加を停止することで、１本のナノワイヤを電極ａ６と電極ｂ７の間に設置することができる（図１７ｅ）。以上のようにして、めっきしたナノワイヤを電気泳動により電極に固着する固着工程を実施する。

次に、ナノワイヤトランジスタを作製する工程に関して、図３と図４を用いて説明する。金属膜５３をめっきしたナノワイヤ５１（図３ａ）を電極５５に固着した基板５４上から、フォトリソグラフィにより、１０ｎｍの長さのゲート電極（ＴｉＰｔ）５７をリフトオフにより堆積するリフトオフ工程を行う（図３ｂ）。この場合、ゲート電極５７は、ソースおよびドレイン電極５５を形成した時に作製したアライメントキーを用いて位置決めを行っているために、ソースおよびドレイン電極の間の位置の目的としている場所に制御良く設置することができる。

その後、ゲート電極をマスクにしてセルフアラインにゲート下部の絶縁膜５６以外の領域の絶縁膜をドライエッチング除去する（図３ｃ）。さらに、ソース電極とゲート電極およびゲート電極とドレイン電極を分離するために、ナノワイヤ全面のめっき金属膜（Ｃｕ）をＲＩＥエッチングで除去するエッチング工程をおこなう。ここで、ナノワイヤにめっきした金属膜５３は、ゲート電極５７下部、絶縁膜５６上部、電極５５上部を除いて、エッチング除去される（図３ｄ）。

次に、ナノワイヤにＳｉ原子を0.5 keV以下の超低加速電圧でイオン注入するイオン注入工程を行う。この場合、ゲート電極５７下部にはイオン注入されないので、イオン注入された領域５９はソース側とドレイン側に分離される（図４ａ）。絶縁膜５２は薄いのでイオンが透過してナノワイヤ内部に注入される。ソース電極とドレイン電極に対して、ナノワイヤと導通をとるために、レジスト６３を用いて絶縁膜５２の一部をエッチング除去する。図４ｂに示したように、全面にポリＳｉを蒸着た後、レジスト６１上のポリＳｉをリフトオフすることにより、絶縁膜を除去した領域にポリＳｉを形成してナノワイヤと導通をとるためのソースおよびドレイン電極５８を堆積する電極形成工程を行う（図４ｃ）。ここで、電極５８の厚みは３００ｎｍとする。以上をまとめると図１７に示した作製工程フローとなる。

（第３の実施形態）
次に、ナノワイヤの中心軸方向に対して、ナノワイヤ内部に導電型の異なる領域あるいはキャリア濃度を変化させることにより双極子モーメントを発生させて電気泳動させて作製したナノワイヤトランジスタの作製方法と構造に関して説明する。導電型の異なる領域として、ｐｎ接合を形成してもよい。

本実施形態の半導体素子は、図６に示すような構造を有している。半導体素子に用いるナノワイヤ２０は１０^１９ｃｍ^−３にホウ素を添加したｐ＋型領域とＳｉを１０^１８ｃｍ^−３添加したｎ型領域を接続した構造となっている。作製方法は、触媒金属（ＴｉあるいはＡｕ、Ｎｉ）を用いたＳｉナノワイヤのＶＬＳ成長中に、最初Ｓｉを１０^１８ｃｍ^−３添加した後、ホウ素を１０^１９ｃｍ^−３添加することで、ｐ＋ｎ型のナノワイヤ２０を作製することができる。成長速度が１０nm/min程度であることから、ｐ＋領域を２０ｎｍとｎ領域を２０ｎｍとして、全長４０ｎｍとした。遠心分離により、全長４０から５０ｎｍのナノワイヤを分離して、以降の電気泳動に使用した。

ナノワイヤ２０の基板への設置方法に関して図６を用いて工程を示す。Ｓｉ基板５上に幅が50μｍの電極ａ６と電極ｂ７を50nm離しておいている。厚みはそれぞれ１００nmである。この基板５を10^-2mol Mg(NO₃)₂6H₂O電解液中２に浸漬し、ｐ＋ｎナノワイヤ２０を分散させる。基板上の電極ａ６と電極板ライン８の間に-20Vの直流電圧を印加することにより、電極ａ６上にナノワイヤ４を電気泳動させる（図６ｂ）。これは、ｐ側ライン９を接地して、電極板ライン８に２０Ｖを印加することに相当する。２０分程度保持することにより、電極ａ６上にナノワイヤがほぼ１００％堆積する。ここで、ｐ＋ｎナノワイヤ２０は、ｎ型よりｐ型のキャリア濃度が高いので、トータルでｐ型となり、負に印加された電極ａ６に引き寄せられる。特に、ｐｎ接合を有しているため、電荷がナノワイヤの両端に偏っており、その結果、めっきした場合と同様な電気泳動特性を示すことがわかった。ここで、特徴的なのは、ナノワイヤの向きが電界の向きと反対となることで、電極a6にはナノワイヤのｐ＋側が接触することがわかった。このことから、ｐｎ接合を形成したナノワイヤの場合、電界を印加する電極を選択することで、目的の方向にダイオードを構成できることがわかった。

次に、ｐ側ライン９とｎ側ライン１０の間に１Ｖの直流電圧を印加することにより、電極ａ６に接触しているナノワイヤは電極ｂ７に接触して、ｐ側ライン９とｎ側ライン１０が導通する（図６ｃ）。これは、ｐ側ラインを接地しておき、ｎ側ラインに１Ｖを印加することに相当する。ここで、ｎ側ライン１０に正電界を印加したのは、ナノワイヤのｐｎ方向が電界と逆方向を向くことを利用して、ｎ側を電極ｂ７に引き寄せるためである。ｐ側ライン９とｎ側ライン１０が導通することにより、ｐ側ライン９とｎ側ライン１０の間の抵抗が急激に低下して、電極間の電流が増大する。そこで、電流をモニターしておき、電流量が増大した時に電圧の印加を停止することで、１本のナノワイヤを電極ａ６と電極ｂ７の間に設置することができる。以上のようにして、ｐｎ接合を有するナノワイヤを電気泳動により電極に固着する固着工程を実施している。

（第４の実施形態）
トランジスタ的動作を実現することを目的として、複数の素子を同時に形成して回路を構成する場合の回路構成に関して説明する。図７にナノワイヤの順方向の設置方法に関して示す。電極ａ６を負に、電極板３が正となるように電源１５を設置する。ここでは、スイッチＳＷ１３とスイッチＳＷＣ１６をＯＮとしている。その結果、電極ａ６には、ｐ＋ｎワイヤのｐ＋側が接触する（図７ａ）。その後、スイッチＳＷＣ１６をＯＦＦにして、ＳＷ１４をＯＮにする。その結果、電極ａ６と電極ｂ７の間に電界が印加されｐ＋ｎナノワイヤ２０が電極ａ６と電極ｂ７の間に設置される（図７ｂ）。次に、ＳＷ１３をＯＦＦとしてＳＷＣ１６をＯＮにすることで、電極ｂ７に負電界が印加されて、ｐ＋ｎナノワイヤ２０‘が電極ｂ７に設置される（図７ｃ）。ＳＷＣ１６をＯＦＦし、ＳＷ１５をＯＮすることにより、ナノワイヤ２０’が電極ｂ７と電極ｃ１１の間に設置される（図７ｄ）。ここで、ナノワイヤ２０と２０‘のキャリア濃度は同一でなくてもよい。以上の結果、図７ｅに示したように、ダイオードが２個シリーズに接続された回路が得られる。

第４の実施形態の変形例として、ダイオードを対向して設置する回路の作製方法に関して示す。図８にナノワイヤの設置方法に関して図示する。電極ａ６を負に、電極板３が正となるように電源１５を設置する。ここでは、電極の負極側は常に電極ａ６に接続しているため、ＳＷＣ１６のみをＯＮとしている。その結果、電極ａ６には、ｐ＋ｎワイヤのｐ＋側が接触する（図８ａ）。その後、スイッチＳＷＣ１６をＯＦＦにして、ＳＷ１３をＯＮにする。その結果、電極ａ６と電極ｂ７の間に電界が印加されｐ＋ｎナノワイヤ２０が電極ａ６と電極ｂ７の間に設置される（図８ｂ）。次に、電源１５の向きを反対にしてＳＷＣ１６をＯＮにすることで、ナノワイヤ２０中を電流が流れるため、電極ｂ７に正電界が印加される。ここで、電源の向きを反対にすることにより、ナノワイヤ中に電流を流すことを特徴としている。電極ｂ７に正電界が印加されるので、ｐ＋ｎナノワイヤ２０‘のｎ側が電極ｂ７に設置される（図８ｃ）。ＳＷＣ１６をＯＦＦし、ＳＷ１４をＯＮすることにより、ナノワイヤ２０’が電極ｂ７と電極ｃ１１の間に設置される（図８ｄ）。ここで、ナノワイヤ２０と２０‘のキャリア濃度は同一でなくてもよい。以上の結果、ダイオードが２個対向して接続された回路が得られる。この場合、電極７の長さを１０nm程度とするとマイノリティキャリアが電極内に拡散するためトランジスタ特性が期待できる。以上の結果、図８ｅに示したように、この回路はｐｎｐ型のトランジスタとして動作することができると考えられる。

ところで、図８に示したナノワイヤの設置時の電流と電圧の関係を図９に示した。図８ｃに示したように、(a)ＳＷＣ16をONし、ナノワイヤ20が電極ａ6に接触する時間0.1秒程度後にＳＷＣ16をOFFしてＳＷａ13をONする。その後、ナノワイヤ２０が電極ｂ７に接近するために電流が増加Ｔ１する。(b)ナノワイヤ20が電極ｂ7に接触したところで、電流値が最大となるので、(c)立ち上り（T1）を検出してＳＷａ13をOFFする。その結果、ナノワイヤ２０が電極ａ６と電極ｂ７の間に設置される。次に、(c)電源の向きを変えてＳＷＣ16をON、ナノワイヤ20が電極ｂ7に接触する時間0.1秒程度後にＳＷＣ16をOFFし、ＳＷｂ14をONする。電流と電圧の関係を図示すると図９ｂのようになる。（ａ）ではほとんど電流が流れないがワイヤが電極間に接触すると（ｂ）大きな電流が流れる、電源を逆にして電圧を印加した場合は電流が流れないが、ナノワイヤ２０‘が接続されると（ｄ）、（ｂ）より小さい電流が流れる。これは、ナノワイヤ中に電流が流れるために、抵抗値を持つためである。以上のように、図９ｂの関係をもとにスイッチＳＷａ１３，ＳＷｂ１４，ＳＷＣ１６をＯＮ、ＯＦＦすることにより、複数のナノワイヤを短時間で対向して設置することができる。

次に、第４の実施形態の変形例として、ナノワイヤを用いてトランジスタを作製する場合を示す。ナノワイヤの周囲を酸化膜でコーティングしてない場合にはＭＥＳＦＥＴとなり、酸化膜でコーティングした場合にはＭＯＳＦＥＴとなる。図１０を用いて説明する。基板上に電極ａ６、電極ｂ７、電極ｃ１１を２セット設置しておく、電極ａ６と電極ｃ１１の大きさは２μｍ、電極ｂ７の幅は1０ｎｍである。電極ａ６と電極ｂ７および電極ｂ７と電極ｃ１１の間隔はそれぞれ2０ｎｍとした。ここに、ｎ＋型領域（１０^１９ｃｍ^−３）を２０ｎｍ、ｎ−型領域（１０^１５ｃｍ^−３）を4０ｎｍ、ｎ型領域（１０^１８ｃｍ^−３）を２０ｎｍとした直径１０ｎｍのナノワイヤ２１を電気泳動により堆積した。まず図１０ａに示したように、ＳＷａ１３をＯＦＦにしてＳＷＣ１６をＯＮにする。ここで、ｎ＋ｎ−ｎナノワイヤ２１は全体的にｎ型を示しているので電極ａ６に正電界を印加することによりナノワイヤが電気泳動する。ここで、ナノワイヤのドーピング濃度をｎ＋とｎと不均一にしているので、ｐｎ接合の場合と同様に双極子モーメントが形成されて、電極ａ６を正電極にすることによりｎ＋側を接触するようにナノワイヤ２１が電気泳動する。ここで、各電極の電極ａ６と電極ｂ７と電極ｃ１１をそれぞれ並列に接続することにより、複数の電極ａ６にそれぞれ対応するように複数のナノワイヤ２１を接続することができる。次に、図１０ｂに示したように、ＳＷＣ１６をＯＦＦにしてＳＷａ６をＯＮにすることで、電極ａ６と電極ｃ１１間に電界が印加されてナノワイヤ２１は電極ｃ１１に接触することになる。ここで、ＭＥＳＦＥＴの場合には、電極ｂ７に電圧を印加しなければナノワイヤ２１に電流が流れるので、ナノワイヤ２１が電極ａ６と電極ｃ１１に接触した場合に電流が流れて、両電極間の電界が０となり、複数本のナノワイヤが接触するのを防ぐことができる。一方、ＭＯＳ型のＦＥＴの場合、電極ｂ７に電界を印加しておくことで、ナノワイヤ内を電流が流れるようにできるために複数本のナノワイヤが接続されるのを抑制することができる。一方、電極ｂ７に印加する電圧を上記の逆にした場合には、ナノワイヤ中を電流が流れなくなり複数本のナノワイヤを電界印加時間に応じて設置することが可能となる。このように、ゲート電圧を制御することで形成されるナノワイヤトランジスタのデバイス定数を変化させることができるということも本発明の特徴となっている。以上の結果、図１０ｃに示したような回路が形成される。

次に、第４の実施形態の変形例として、２種類のタイプの異なるＭＯＳを同時に作製する方法を図１１に示す。ここでは、ＣＭＯＳを作製する方法を示している。ます、ｎ＋型領域（１０^１９ｃｍ^−３）が２０ｎｍ、ｎ−型領域（１０^１５ｃｍ^−３）が６０ｎｍ、ｎ型領域（１０^１８ｃｍ^−３）が２０ｎｍのｎ＋ｎ−ｎナノワイヤ２１とｐ＋型領域（１０^１９ｃｍ^−３）が２０ｎｍ、ｐ−型領域（１０^１５ｃｍ^−３）が６０ｎｍ、ｐ型領域（１０^１８ｃｍ^−３）が２０ｎｍのｐ＋ｐ−ｐナノワイヤ２２をそれぞれ作製する。ここで、ナノワイヤの大きさはいずれも直径が１０ｎｍで同様な形状を有している。これらのナノワイヤを電解液中にけん濁させておく、図１１ａに示したように、ＳＷａ１３とＳＷＣ１６をＯＮにして、電極ａ６と電極ｄ１２に正電界を印加する。その結果、ナノワイヤ２１がｎ型を示しているので電極ａ６と電極ｄ１2に電気泳動されてそれぞれの電極と接触する。次にＳＷａ１３をＯＦＦにしてＳＷｂ１４をＯＮにすることで、電極ｃ１１に負電界が印加される。その結果、トータルでｐ型伝導を示すｐ＋ｐ−ｐナノワイヤ２２が電極ｃ１１に電気泳動されることになる（図１１ｂ）。最後にＳＷＣ１６をＯＦＦにしてＳＷａ１３をＯＮにすることにより、電極ａ６と電極ｄ１２に正電界が印加され、電極ｃ１１に負電界が印加されるために、ナノワイヤ２１とナノワイヤ２２が同時にそれぞれ電極ｃ１１と電極ｄ１２に接触してｎ型ＭＯＳとｐ型ＭＯＳが接合したＣＭＯＳ回路が実現される（図１１ｄ）。

さらに、第４の実施形態の変形例として、ナノワイヤを用いて電極間を配線する方法を示す。ｎ＋型（１０^２０ｃｍ^−３）に全体をドーピングしたＳｉナノワイヤあるいは金属めっきをしたナノワイヤ２３を用いる。金属めっきをすることにより高い電子濃度を有しており、また、Ｓｉナノワイヤをドーピングする場合でも高い濃度にドーピングしているので、比較的容易に電気泳動が可能となっている。その結果、図１２（ａ）に示したようにＳＷＣ１６をＯＮにしてＳＷａ１３をＯＮにすると、ナノワイヤ２３はトータルでｎ型を示しているので、電極ａ６に正電界を印加することでナノワイヤを電気泳動により引き寄せて接触することができる（図１２ａ）。次に、ＳＷＣ１６をＯＦＦにしてＳＷｂ１４をＯＮにすることにより、電極ａ６と電極ｂ７の間に電界を印加することによりナノワイヤ２３を電極ｂ７に接触させることができる（図１２ｂ）。さらに配線をつないでいくためには、ＳＷｂ１４をＯＦＦにして再度ＳＷＣ１６をＯＮにすることで、ナノワイヤ２３をとおして電極ｂ７に電圧が印加されるので、電極ｂ７上にナノワイヤ２３‘を接続することができる（図１２ｃ）。さらに、ＳＷＣ１６をＯＦＦにしてＳＷｃ１５をＯＮにすることで、ナノワイヤ２３’を電極ｃ１１に接続することができる（図１２ｄ）。このようにすると、最初のナノワイヤを形成したところに正電界を印加しておき、ナノワイヤを接続したい電極に順に負電界を印加したり切断したりすることで、目的とする電極に対してナノワイヤ配線を接続してゆくことが可能となる。その結果、図１２ｅに示したように、１回書き込み可能な回路を外部信号に応じて作製することが可能となることがわかった。

一方、第４の実施形態の変形例として、基板平面に対して２次元的に回路を構成することもできる。図１３に示したように、ｐ＋型ワイヤ２３とｎ＋型ワイヤ２４の電気泳動を用いて、コレクタＡ１５１とエミッタ１５２の間にｎ＋型ワイヤを、エミッタ１５２とコレクタＢ１５３の間にｐ＋型ワイヤ２３を電気泳動により設置した後、ベースＡ１５４とベースＢ１５５の間にｐ+型ナノワイヤ２３とｎ+型ナノワイヤ２２を先ほどのナノワイヤと交差させるように電気泳動で設置する。ここで、ｎ＋型（１０^１９ｃｍ^−３）ナノワイヤ２４の長さとｐ＋型（１０^１９ｃｍ^−３）ナノワイヤ２３の長さはいずれも１００ｎｍで、直径は１０ｎｍである。図１３ｂに示したように、ｎ＋型ナノワイヤとｐ＋型ナノワイヤが交差したポイントでｐｎｐトランジスタ（セルａ１５６）とｎｐｎトランジスタ（セルｂ１５７）が形成されることがわかった。ここでは、高濃度にドーピングしたナノワイヤを用いることで電気泳動を実現したことがポイントとなっている。

また、第４の実施形態の変形例として、基板平面に対して２次元的に構成した回路として、図１４に示したように、ｎ＋ｎ−ｎ型ナノワイヤ２６と金属めっきワイヤ２５を用いることにより、ＭＥＳＦＥＴあるいはＭＯＳＦＥＴで回路を構成している。ここで、ソース１６１と出力１６２の間およびドレイン１６３と出力１６２の間をｎ＋ｎ−ｎ型ナノワイヤ２６で接続する。一方、ｎ＋ｎ−ｎ型ナノワイヤ２６と交差するように金属めっきワイヤ２５を配置して、ゲートＡ１６４とゲートＢ１６５の間に金属めっきワイヤか金属ナノワイヤを電気泳動により配置した。その結果、図１４ｂに示したように、並列に接続されたＦＥＴ回路（セルａ１６６とセルｂ１６７）を実現できることがわかった。

（第５の実施形態）
また、基板平面に対して２次元的に回路を構成した脳機能回路として図１５ａに示したように、頻度の高いメモリセルの重み付けを増やす脳機能型ロジックおよびメモリ回路を実現することができる。すなわち、図１１に示した種々の構造のナノワイヤの電気泳動により、使用したセルのみにナノワイヤによる回路を形成し、使用頻度に応じてナノワイヤの数を増加させることで、使用頻度の高いセルの電流量を大きくし、使用頻度の低いセルでは電流量を小さくすることができ、トータルで消費電力の小さい回路を実現することができる。これは、列線Ａ３１とＢ３２を縦方向として、平行に読出線Ａ３６とＢ３７を配置しておき、これらに対して直行して行線Ａ３３、Ｂ３４、Ｃ３５を配置しておく。図１５ｂに示したような信号を各ライン31から35と電極板３に印加することにより、セルａ３８にナノワイヤ２１を３８Ａの位置に、つづけてセルｃ４０に４０Ａの位置にナノワイヤを接続して行き、順次、３８Ｂ，４１Ａ，４０Ｂ，３８Ｃと接続してゆく。その結果、セル動作を３回行ったセルａにおいてナノワイヤが３本存在しており、セルの動作回数とナノワイヤの本数を比例させることができる。ここで、ナノワイヤ２１を複数本設置するために、ナノワイヤを行線と列線に設置した後に読み出し線を用いてナノワイヤに電流が流れないようにしている。例えば、ＭＥＳＦＥＴの場合には読み出し線に電圧を印加し、ＭＯＳＦＥＴの場合には電圧を印加しないことにより、ナノワイヤに電流が流れないようにできる。図１５ｃに示したように、セルｄ４１にはナノワイヤ１本存在することにより、読み出し線をＯＮにしてナノワイヤに電流が流れるようにした場合の行線電流は約３μＡ流れることになる。セルｃ４０では２本ナノワイヤが存在しているので約５μＡ、セルａ３８では３本ナノワイヤが存在しているので約９μＡの電流が流れており、使用頻度の高いセルａ３８で大きな電流が流れるため、ＳＮ比が向上して次段以降の回路動作を確実にしている。また、ナノワイヤには、寿命があり、一定の使用頻度を経ることで断線することから、使用頻度の低い回路は電流が流れなくなり（人間では忘却を意味する）、消費電力が低減できる。以上の結果から、ナノワイヤの電気泳動により、人間の脳のロジックおよびメモリ回路と同様な機能を有する回路を実現することができることがわかった。

最後に、第５の実施形態の変形例の脳機能回路として、図１６ａに示したように、頻度の高いラインをまたぐ金属ノード７８間にｎ＋ｎ−ｎナノワイヤ２１を配置してゆくことで、入力から出力に向けてシナプス状の配線を形成することができる。すなわち、図１１に示した種々の構造のナノワイヤの電気泳動により使用頻度の列方向の複数のゲートラインＡ７６あるいは行方向の複数のゲートラインＢをまたぐ方向にナノワイヤ２１が設置される。図１６ａを縦方向に切断した断面図を図１６ｂに示す。入力Ａ７３に電圧を印加することによりナノワイヤ２１が電極７３に接触して、隣の金属ノード７８に接触する。ここで、ナノワイヤの下部のゲートラインＢ７７に電圧を印加しない場合ＭＯＳがＯＦＦとなるため、ノードは次の金属ノード７８‘に伸展することなく停止する。しかしながら、ゲートラインＢの７７，７７’、７７‘’のＯＮ時間が他のラインのＯＮ時間より長い場合あるいはＯＮとなる頻度が高い場合、図１６ｃに示したように、ゲートライン７７と７７‘が同時にＯＮする可能性が高くなる。その結果、ナノワイヤは２１，２１’、２１‘’と延伸する。さらに、時間が経過して行き、ゲートライン７７と７７‘と７７’‘’が同時にＯＮする場合が出現し、ナノワイヤは２１‘’‘と延伸する。しかしながら、図１６ｄに示したように、ゲートラインＢの７７’‘’のＯＮ時間が短い場合あるいはＯＮとなる頻度の低い場合には、７７‘’‘がＯＮする可能性が低くなるために、ナノワイヤはそれ以降に伸展することはなくなる。以上の結果から、ゲートラインＡ７６およびＢ７７の線を太く書いた部分でＯＮ時間が長い７１とした場合には、ナノワイヤは入力Ａに対して、出力Ａ７５および出力Ｂ８０をアウトプットすることになる。入力Ｂからはアウトプットがない。このようにして、特定のゲートラインＡおよびＢのＯＮ時間の制御により、入力と出力を関連付けることが可能となり、回路形成後にはゲートラインのＯＮ時間の変化から出力が瞬時に得られるようになる。ここで、出力Ａ７５と出力Ｂ８０を比較した場合、出力Ａ７５では、平行して存在するナノワイヤの数が多いために、大きな電流出力が得られ、入力Ａ７３に対しては、出力Ａ７５が主たる出力となり、出力Ｂ８０に関しては抑制因子として作用することも可能となる。以上の結果から、ナノワイヤの電気泳動により、人間の脳のロジックおよびメモリ回路同様な機能を有する回路を実現することができることがわかった。

以上の実施の形態において、本発明の半導体素子を構成する半導体材料としては、上述したように、Ｓｉだけでなく、Ｇｅ，ＳｎおよびＣ，Ｓｉ、Ｇｅ，Ｓｎ混晶よりなる化合物で構成することが可能である。また、Ｓｉ系半導体に比べて高価になるが、ＧａＡｓとＩｎＰとＧａＰとＩｎＡｓよりなる擬２元混晶３−５族半導体，ＧａＮ，ＡｌＮ，ＩｎＮ，ＢＮおよびそれらの混晶等よりなるの３−５族化合物半導体混晶材料を用いることができる。なお、半導体だけでなくダイヤモンドナノワイヤでもよく、金属より１桁程度電子濃度の低い材料よりなるナノワイヤにはいずれの場合も適応することができるが、現実的な側面を考慮すると、４族材料を用いることが好適である。

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。

本発明によれば、作製が容易でかつ室温で高速動作する半導体素子および脳機能を有する回路およびその製造方法を提供することができる。

本発明の第１の実施形態に係る半導体ナノワイヤおよびナノワイヤトランジスタの構造図本発明の第１の実施形態に係る複数の素子よりなるナノワイヤトランジスタの構造図本発明の第２の実施形態に係るナノワイヤトランジスタの製造方法を示す断面図本発明の第２の実施形態に係るナノワイヤトランジスタの製造方法を示す断面図本発明の第２の実施形態に係る半導体ナノワイヤの電気泳動方法を示す概念図本発明の第３の実施形態に係る半導体ナノワイヤの電気泳動方法を示す概念図本発明の第４の実施形態に係るナノワイヤ回路および製造方法を示す概念図本発明の第４の実施形態に係るナノワイヤ回路および製造方法を示す概念図本発明の第４の実施形態に係るナノワイヤ回路および製造方法を示す概念図本発明の第４の実施形態に係るナノワイヤ回路および製造方法を示す概念図本発明の第４の実施形態に係るナノワイヤ回路および製造方法を示す概念図本発明の第４の実施形態に係るナノワイヤ回路および製造方法を示す概念図本発明の第４の実施形態に係るナノワイヤ回路を示す概念図本発明の第４の実施形態に係るナノワイヤ回路を示す概念図本発明の第５の実施形態に係る脳機能を有するナノワイヤ回路およびその製造方法を示す概念図本発明の第５の実施形態に係る脳機能を有するナノワイヤ回路およびその製造方法を示す概念図本発明の第２の実施形態に係るナノワイヤトランジスタの製造方法を示すフローチャート非特許文献１記載のナノワイヤデバイスの構造を示す概念図とデバイス電子顕微鏡写真特許文献１記載のナノワイヤデバイスの構造を示す概念図特許文献２記載のカーボンナノチューブの電気泳動方法を示す概念図特許文献３記載のナノワイヤの電界めっき方法を示す概念図Ｓｉナノワイヤを成長する工程について説明する図

符号の説明

１容器
２電解液
３電極板
４ナノワイヤ
５Ｓｉ基板
６電極ａ
７電極ｂ
８電極板ライン
９ｐ側ライン
１０ｎ側ラインａ
１１電極ｃ
１２ｎ側ラインｂ
１３ＳＷａ
１４ＳＷｂ
１５ＳＷｃ
１６ＳＷＣ
２０ｐ＋ｎワイヤ
２１ｎ＋ｎ−ｎワイヤ
２２ｐ＋ｐ−ｐワイヤ
２３ｎ＋ワイヤあるいは金属めっきワイヤ
３１列線Ａ
３２列線Ｂ
３３行線Ａ
３４行線Ｂ
３５行線Ｃ
３６読出線Ａ
３７読出線Ｂ
３８セルａ
３９セルｂ
４０セルｃ
４１セルｄ
５１Ｓｉ
５２絶縁膜
５３金属膜
５４基板
５５電極ａ
５６絶縁膜
５７電極ｂ
５８電極ｃ
５９注入領域
６０絶縁注入領域
６１エッチング分離領域
６２触媒金属
６３レジスト
７１ＯＮ時間長い
７２ＯＮ時間短い
７３入力Ａ
７４入力Ｂ
７５出力Ａ
７６ゲートラインＡ
７７ゲートラインＢ
７８金属ノード
７９絶縁膜
８０出力Ｂ
１５１コレクタＡ
１５２エミッタ
１５３コレクタＢ
１５４ベースＡ
１５５ベースＢ
１５６セルａ
１５７セルｂ
１６１ソース
１６２出力
１６３ドレイン
１６４ゲートＡ
１６５ゲートＢ
１６６セルａ
１６７セルｂ

Claims

ナノワイヤと前記ナノワイヤの周囲に形成された絶縁膜と金属膜を含むナノワイヤ構造体と、前記ナノワイヤ構造体上部に形成されたゲート電極と、前記ナノワイヤ下部に形成されたソース電極とドレイン電極と前記ナノワイヤ構造体を保持するナノワイヤ構造体保持部を含み、前記ナノワイヤと前記ナノワイヤ構造体保持部の間に前記金属膜を残してなるとともに、前記ソース電極と前記ナノワイヤ構造体保持部の間および前記ナノワイヤ構造体保持部と前記ドレイン電極間の金属膜が除去されていて、前記ソース電極とゲート電極の間およびゲート電極とドレイン電極の間で導通がないことを特徴とする半導体素子。
ナノワイヤ構造体保持部が絶縁膜よりなることを特徴とする請求項１記載の半導体素子。
ナノワイヤ構造体保持部が金属膜よりなることを特徴とする請求項１記載の半導体素子。
ソース電極およびドレイン電極近傍のナノワイヤの一部にイオン注入領域が形成されており、導電性を示すとともに、ゲート電極下部のナノワイヤに伝導チャネルを形成することを特徴とする請求項１記載の半導体素子。
金属を触媒にして半導体ナノワイヤを成長する成長工程と、前記ナノワイヤの周囲を酸化する絶縁膜形成工程と、前記ナノワイヤの絶縁膜の周囲に前記金属を触媒として金属膜のめっきを行いナノワイヤ構造体を作製するめっき工程と、前記ナノワイヤ構造体を電気泳動により電極間に固着する電気泳動工程と、前記電極間にゲート電極を堆積するリフトオフ工程と、ゲート電極下部以外の金属膜を除去するエッチング工程と、イオン注入により導電性領域を形成するイオン注入工程と、配線金属の蒸着によりソースおよびドレイン電極を形成する電極形成工程よりなる半導体素子の作製方法。
基板上に形成された一対の第１の電極と第２の電極、前記第１および第２の電極と離れて設置された電極板よりなり、前記電極板と前記第１の電極間に電界を印加することによりナノワイヤ構造体の一端を電気泳動により前記第１の電極に吸着させる工程と、前記第１の電極と前記第２の電極間に電界を印加することにより前記ナノワイヤ構造体の別な端部を前記第２の電極に吸着させることを特徴とする請求項５記載の半導体素子の作製方法。
ナノワイヤが半導体を含み、前記半導体ナノワイヤの中心軸方向に、伝導型あるいはキャリア濃度の異なる領域を有することを特徴とする請求項１記載の半導体素子。
伝導型の異なる領域がｎ型およびｐ型の両方の伝導型を有することを特徴とする請求項７記載の半導体素子。
キャリア濃度の異なる領域が１０倍以上のキャリア濃度の違いを有することを特徴とする請求項７記載の半導体素子。
列線と行線と読出線を含む配線構造において、前記列線と前記行線に信号を印加した回数に応じて電気泳動法により設置した前記ナノワイヤを含み、読出線に信号を与えることにより印加した信号の回数に応じて大きな電流が得られることを特徴とする半導体回路。
第1のゲートラインと前記第１のゲートラインと直行する第２のゲートラインと金属ノードと特定の前記金属ノードに電力を供給する入力を含み、前記入力に隣接する前記ゲートラインに電界が印加されている場合に前記金属ノード間にナノワイヤを電気泳動により吸着することを特徴とする半導体回路。
ナノワイヤ回路が信号の印加により増殖することにより脳型処理機能を有することを特徴とする請求項１０および１１記載の半導体回路。