KR100593257B1 - 반도체 나노구조체를 이용한 샤트키 전극을 포함하는전기소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 나노선 또는 나노막대를 이용하여 형성된 샤트키(Schottky) 전극 구조를 포함하는 전기 소자, 특히 샤트키 다이오드 및 금속/반도체 전계트랜지스터(MESFET), 및 이들을 적절히 배열해서 구성한 로직회로에 관한 것이다. 본 발명에 따르면 미리 형성된 금속 패턴 위에 반도체 나노구조체를 분산시켜 샤트키 컨택(Schottky contact)을 형성하도록 한 샤트키 전극을 이용함으로써, 정류특성이 우수한 샤트키 다이오드 및 우수한 성능의 금속/반도체 전계트랜지스터(MESFET)를 제작할 수 있으며, 이들 소자들을 이용하여 기존의 방법보다 훨씬 간단한 구조로 로직회로를 구현할 수 있다.
Description
도 1a는 본 발명에 따른 샤트키 다이오드의 구조에 대한 개략도이고,
도 1b는 실시예 1에서 제조된 샤트키 다이오드의 주사전자현미경 (SEM) 사진이며,
도 1c는 실시예 1에서 제조된 샤트키 다이오드의 전류-전압 (I-V) 곡선이고,
도 2a는 본 발명에 따른 금속/반도체 전계트랜지스터의 구조에 대한 개략도이고,
도 2b는 실시예 2에서 제조된 금속/반도체 전계트랜지스터의 주사전자현미경 (SEM) 사진이고,
도 2c는 실시예 2에서 제조된 금속/반도체 전계트랜지스터의 드레인-소스 (D-S), 드레인-게이트 (D-G), 소스-게이트 (S-G) 전압에 대한 전류 측정 곡선이며,
도 2d는 실시예 2에서 제조된 금속/반도체 전계트랜지스터의 드레인 전류-드레인 전압 (Id-Vd) 곡선이고,
도 2e는 실시예 2에서 제조된 금속/반도체 전계트랜지스터의 드레인 전압을 1V로 고정하고 게이트 전압 변화에 따라 측정한 드레인 전류-게이트 전압 (Id-Vg) 곡선이며,
도 3a는 본 발명에 따른, 금속/반도체 소자를 이용한 OR 로직회로의 개념도이고,
도 3b는 실시예 3에서 제작한 OR 로직회로의 SEM 사진과 입력 전압에 따른 출력 전압을 시간 변화에 따라 나타낸 그래프이고,
도 3c는 본 발명에 따른, 금속/반도체 소자를 이용한 AND 로직회로의 개념이고,
도 3d는 실시예 3에서 제작한 AND 로직회로의 SEM 사진과 두 개의 접합 부분에서 입력 전압에 따른 출력 전압을 시간 변화에 따라 나타낸 그래프이고,
도 3e는 본 발명에 따른, 금속/반도체 소자를 이용한 NOR 로직회로의 개념도이고,
도 3f는 실시예 3에서 제작한 NOR 로직회로의 SEM 사진이다.
* 도면의 부호에 대한 간단한 설명
10, 100: 기판 20, 200: 금속 패턴
30, 300: 나노선 또는 나노 막대 S: 소스(source) 전극
D: 드레인(drain) 전극 G: 게이트(gate) 전극
본 발명은 반도체 나노선 또는 나노막대에 형성된 샤트키(Schottky) 전극 구조를 이용한 나노 전기 소자, 특히 나노 크기의 샤트키 다이오드 및 금속/반도체 전계트랜지스터 (MESFET; metal-semiconductor field effect transistor), 및 이들의 제조방법, 및 상기 다이오드 및 트랜지스터 소자들이 적절히 배열된 로직회로(logic circuit), 및 이를 이용한 초고집적 회로에 관한 것이다.
일반적으로 적절하게 저준위 도핑된 반도체와 접촉된 금속은 한쪽 방향으로만 전류가 흐르는 정류성 접촉을 형성하며, 이는 p+n 접합에 있는 p+ 영역이 금속으로 대체된 것과 같다. 그러나 샤트키 장벽 다이오드의 전류 메커니즘은 pn 접합 다이오드와 다르게 다수 이송자(carrier)에 의한 것이어서 소수 이송자 축적효과가 없어 pn 접합다이오드보다 빠른 스위칭 특성을 보이는 반면 구동(turn-on) 전압도 훨씬 적다는 장점을 가진다. 또한 샤트키 전극의 전계 효과를 이용하면, 큰 전하이동도(mobility) 및 채널 컨덕턴스(transconductance)를 가지는 MESFET 구조가 가능하다.
그러나, 이와 같은 금속/반도체 사이의 전기적 특성을 이용한 소자를 제조하기 위해서는 다음과 같은 요건이 충족되어져야 한다. 첫째로, 불순물이 적절히 도핑되어 있는 고품위 반도체가 필요하다. 특히, 샤트키 전극의 경우 적정수준 이하의 도핑이 필수적이다. 두 번째로, 금속/반도체의 계면을 인위적으로 제어할 수 있어야 한다. 샤트키 전극을 만들기 위해서는 금속/반도체 사이에 반응이 거의 없 는 매우 깨끗한 계면이 필수적인 반면, 접촉저항이 적은 오믹저항을 만들기 위해서는 적절한 계면반응이 필요하다.
기존의 마이크로미터 사이즈의 반도체 전자공학에서는 이러한 금속/반도체 계면 특성을 제어해서 전자소자의 특성이 향상시키기 위해 반도체 단결정 및 에피 박막 성장기술과 0.01 ppm 이하의 정밀한 도핑을 통한 전기적 특성의 제어기술 및 광식각기술(photolithogroaphy), 금속 증착, 열처리 등의 다양한 반도체 공정기술을 개발하여 이용하고 있다. 이러한 공정 개발 중에서 최근 들어 일차원 반도체를 적절히 배열하고 여기에 전극을 연결시켜 전계트랜지스터 및 다이오드 등 다양한 나노소자를 제조하는 방법이 관심을 끌게 되었다.
예를 들어, p-타입 나노선과 n-타입 나노선을 십자(+자) 접합시키고 이들 나노선에 저항이 적은 오믹 전극을 입혀주어서 정류특성을 보이는 나노다이오드를 제조하는 방법이 제시되었다(문헌 ["Functional Nanoscale Electronic Devices Assembled Using Silicon Nanowire Building Blocks" Yi Cui et al., Science 291, 851-853 (2001)]; 및 ["Logic Gates and Computation from Assembled Nanowire Building Blocks", Yu Huang, et al., Science 94: 1313 (2001)] 참조). 그러나, 이 경우 나노선을 십자 접합시키기 위해 고도의 나노소재 조작기술이 필요하므로 이 방법은 실용화에 많은 문제점을 가지고 있다.
또한, 나노선을 이용한 트랜지스터 제작도 시도되었는데, 실리콘 기판위에 절연층 산화막을 형성시키고 여기에 나노선을 분산시킨 후 나노선의 양 끝단에 소스와 드레인에 해당하는 금속전극을 입히고, 실리콘 기판에 전극을 연결해서 게이 트로 사용하는 전계트랜지스터 구조가 일반적으로 이용되고 있다(문헌 ["Functional Nanoscale Electronic Devices Assembled Using Silicon Nanowire Building Blocks" Yi Cui et al., Science 291, 851-853 (2001)] 참조). 그러나, 이러한 구조는 각각의 나노소자가 하나의 공통 게이트로 작동하기 때문에 하나 하나의 소자를 인위적으로 제어할 수 없고, 누설전류가 커서 절연층 산화막의 두께를 줄여주는 데 한계가 있기 때문에 트렌지스터를 구동하기 위해 매우 큰 게이트 전압을 걸어주어야 하는 등 많은 문제점을 가지고 있어, 집적화에 많은 문제점을 가지고 있다.
이를 해결하기 위해서 각각의 나노소자 위에 유전율이 큰 유전체를 증착한 후 이 위에 게이트를 얹혀주는 탑게이트(top gate) 방식이 제안되었다 (문헌 ["High- dielectrics for advanced carbon-nanotube transistors and logic gates" Ali Javey, et al., Nature Materials 1, 241 (2002)] 참조). 그러나, 이러한 탑게이트 방식의 경우, 복잡한 소자공정이 필수적이어서 보다 간단한 나노사이즈의 트랜지스터 개발공정이 요구되고 있다.
이에 따라 본 발명에서는 보다 용이한 방식으로 금속/반도체 계면의 전기적 특성을 제어하여 정류 특성이 우수한 다이오드, 낮은 구동 전압을 가지는 전계트렌지스터 및 동시에 이들 나노소자를 적절히 배열해서 구현한 로직회로 구조 및 이를 이용해서 초고집적 회로를 구현할 수 있는 방법을 제공하고자 한다.
상기 목적을 달성하기 위해서 본 발명은, 기판 상 일부에 위치된 샤트키 컨택(Schottky contact)용 금속층, 상기 금속층 위에 일부분이 결합된 반도체 나노구조체 및 상기 나노구조체의 다른 일부분 위에 결합된 오믹 컨택(ohmic contact)용 금속층을 포함하는 금속/반도체 전기 소자를 제공한다.
본 발명에 따른 금속/반도체 전기 소자의 예로는, 반도체 나노구조체가 한쪽 말단부에서 샤트키 컨택용 금속과 결합(샤트키 컨택부)되고 다른 한쪽 말단부에서 오믹 컨택용 금속과 결합(오믹 컨택부)된 구조를 가진 샤트키 다이오드; 반도체 나노구조체가 중앙부에서 샤트키 컨택부를 형성하고 양 말단부에서 오믹 컨택부를 형성한 구조를 가진 금속/반도체 전계트랜지스터; 및 샤트키 컨택부 둘 이상 및 오믹 컨택부 하나 이상을 포함하는 로직회로(logic circuit) 등이 있다.
본 발명은 또한, 기판에 샤트키 컨택용 금속의 패턴을 형성한 후, 그 위에 반도체 나노 구조체를 그의 일부분이 상기 금속 패턴과 접촉되도록 결합시킨 다음, 상기 반도체 나노구조체 상의 다른 일부분 위에 오믹 컨택용 금속층을 적층하여 오믹 컨택부를 형성하는 것을 포함하는, 금속/반도체 전기 소자의 제조방법을 제공한다.
본 발명의 방법의 한 실시양태에 따르면, 기판에 형성된 금속 패턴 위에 반도체 나노구조체의 한 쪽 말단부를 결합시켜 샤트키 컨택부를 형성하고, 상기 나노구조체의 다른 한 쪽 말단부에 오믹 컨택부를 형성하는 것을 포함하는, 샤트키 다 이오드의 제조방법을 제공한다.
본 발명의 또하나의 실시양태에 따르면, 기판에 형성된 금속 패턴 위에 반도체 나노구조체의 길이방향 중앙부를 결합시켜 샤트키 컨택부를 형성하고, 상기 나노구조체의 양 말단부에 오믹 컨택부를 형성하는 것을 포함하는, 금속/반도체 전계트랜지스터의 제조방법을 제공한다.
이하, 본 발명을 보다 자세히 설명한다.
본 발명에서는, 기판에 금속 패턴을 미리 안정되게 형성하고 난 후 적절한 방법을 이용해서 그 위에 나노선 또는 나노막대와 같은 나노구조체를 분산시켜서 그의 일부분이 금속 패턴 위에 얹혀지게 하는 공정을 포함함으로써 재연성 및 신뢰성 있는 금속전극 형성공정을 통해 정류특성이 우수한 샤트키 전극을 제조하고자 하였으며, 이로써 금속/반도체 계면반응이 거의 일어나지 않아서 깨끗한 이종계면을 얻을 수 있다. 본 발명에서는 또한, 일함수가 적고 반응성이 좋은 금속을 나노구조체 위에 증착시킴으로써, 금속증착공정 중에 운동에너지를 가지는 금속원자와 반도체 표면의 원자와 계면반응을 유발시켜 접촉저항이 적은 오믹전극을 형성시킬 수 있다. 이와 같은 금속증착 후 적절한 열처리과정을 통해 접촉저항을 더 줄여줄 수 있다.
이하 첨부 도면을 참고로 하여 좀더 상세하게 설명하고자 한다.
본 발명에 따른 금속/반도체 전기 소자에 있어서, 특성이 뛰어난 나노 소자를 만들기 위해서는 불순물 도핑이 적정수준 이하인 고품위 나노구조체가 요구되는데, 본 발명에서 사용하는 반도체 나노 구조체로는 비촉매 방식의 유기금속화학기 상증착법을 이용해서 제조된 산화아연(ZnO) 나노선 또는 나노막대가 바람직하다. 이외에도 Ge, CdO, In2O3, MgO, Al2O3, AlN, InN, GaN, Si, AlP, InP, GaP, InAs, GaAs, AlAs, InSb, GaSb, ZnSe, ZnS, CdS, CdSe, BiSb 및 이들의 합금 등 다양한 반도체의 나노선 또는 나노막대를 이용할 수 있다.
본 발명에 이용되는 반도체 나노선 또는 나노막대는 지름이 1 내지 100 나노미터(nm) 범위이고, 길이가 5 나노미터(nm) 내지 10 마이크로미터(㎛) 범위인 것이 바람직하고, 불순물 함량이 적어 비저항이 0.001 Ω-cm 이상인 것이 바람직하다.
반도체 나노선 또는 나노막대에 전기전도도를 비롯한 물성을 제어하기 위해 Mg, Zn, Cd, Ti, Li, Cu, Al, Ni, Y, Ag, Mn, V, Fe, La, Ta, Nb, Ga, In, S, Se, P, As, Co, Cr, B, N, Sb 및 H로 이루어진 군 중에서 선택된 1종 이상의 이종물질을 도핑하여 이용할 수 있다.
또한, 상기 반도체 나노선 또는 나노 막대는 단일벽 구조 뿐 아니라 코팅된 다중벽 구조, 양자우물 혹은 초격자 구조, p-n 접합 구조 및 이들 구조가 복합된 다양한 이종 및 동종 접합 구조로 이루어질 수 있다.
본 발명에 따른 금속/반도체 전기 소자의 한 예로서 나노 샤트키 다이오드의 구조를 개략적으로 도 1a에 나타내었다.
샤트키 전극 구조를 가진 샤트키 다이오드 제조 공정은, 우선 통상의 기판(10)의 일 면에 일함수가 큰 금속(예를 들면 Au) 라인(20)을 패턴하고 여기에 반도체 나노선 또는 나노 막대(30)를 한쪽 말단이 금속 패턴(20) 위에 위치되도록 분산시킨다. 나노선 또는 나노막대를 금속 패턴 위로 분산시켜 결합시키기 위해서는, 예를 들면 유체의 흐름을 이용하는 방식, 전기장을 걸어주는 방식, 나노막대가 잘 흡착되는 특정물질을 기판 위에 미리 패턴하는 방식 등을 바람직하게 이용할 수 있다.
이어서, 전자빔 식각법 등과 같은 통상의 방법을 이용하여 금속 패턴이 형성되어 있지 않은 나노 구조체 말단에는 Ti/Au와 같은 금속 전극(40)을 형성하여 접촉저항이 적은 오믹 컨택을 형성시키고, 나노 구조체가 아니라 나노 구조체가 얹혀진 금속 패턴(20) 위로 샤트키 컨택(반도체(30)/금속(20))을 유지하면서 Ti/Au와 같은 금속 전극(40')을 적층하여, 본 발명에 따른 샤트키 다이오드를 제작할 수 있다.
본 발명에 있어서, 예를 들면 n-타입의 산화아연 반도체 나노구조체에 적합한 샤트키 전극용 금속 재료로는 일함수가 큰 Au이 바람직하지만, 그 외에도 일함수가 반도체의 전자 친화도(electron affinity)보다 큰 금속, 예를 들면 Ni, Pt, Pd, Au, W, Ag 또는 이들의 함금 등 및 실리사이드 계, 예를 들면 PtSi, NiSi, Ausi, WSi, AgSi 등을 사용할 수 있으며, 반도체의 종류에 따라서 적절히 선택할 수 있다. 또한 오믹 컨택용 전극으로는 Ti/Au 이외에도 Ti/Al, Ai/Au, Ni/Au 등 다양한 금속이 사용될 수 있다.
또한, 본 발명에 따른 금속/반도체 전계트랜지스터의 개략도를 도 2a에 나타내었으며, 이 전계트랜지스터는 다음과 같이 하여 제작할 수 있다.
우선, 실리콘옥사이드/실리콘 기판(100) 위에 일함수가 큰 Au와 같은 금속 라인(200)을 패턴하고, 반도체 나노선 또는 나노막대의 길이방향 중앙부 하부에 이 금속 라인이 위치되도록 반도체 나노선 또는 나노막대(300)를 분산시켜 결합시킨다. 이어서 통상의 방법을 이용하여 나노 구조체의 양쪽 말단에 Ti/Au과 같은 금속 전극(400, 400')을 형성하여 접촉저항이 적은 오믹 컨택을 형성시키고, 나노선 또는 나노막대(300)이 놓인 금속 패턴(200)에 Ti/Au 전극을 추가로 연결하여 게이트(G)인 샤트키 전극을 형성시킨다.
상기 트랜지스터 제조에 있어서도 상술한 바와 같이 다양한 금속이 유사한 방법으로 적절히 선택되어 질 수 있으며, 공정 순서나 방식도 적절히 변형 및 추가될 수 있다.
본 발명에 따라 나노구조체와 금속 전극사이에 형성된 샤트키 전극 및 오믹전극 구조물을 적절히 이용하면 정류 특성이 우수한 다이오드 및 게인이 뛰어난 트렌지스터를 제조할 수 있다. 또한 각각의 소자가 개별적인 게이트를 가지고 있어 독립적으로 제어가 가능하다. 따라서, 기존의 나노선을 십자접합시키거나 복잡한 공정을 통해 구현되었던 구조보다 훨씬 간단한 로직회로 구조가 가능하다.
본 발명에 따르는 로직회로(logic circuit)는, 본 발명에 따른 샤트키 다이오드 및 MESFET를 응용하고, 하나 혹은 두 개의 나노막대를 이용해서 구현할 수 있다. 즉, 선폭이 수 나노미터 혹은 그 이하의 사이즈인 하나 이상의 금속 패턴 위에 배열된 나노 구조체에 금속 전극을 적절히 연결시켜서, 하나의 나노구조체로 두 개 이상의 다이오드 혹은 트랜지스터 구조를 만들 수 있으며, 이를 이용해서 간단한 로직회로를 구현할 수 있다.
도 3a는 나노막대를 이용한 OR 로직회로의 개념도로서, 평행한 두개의 금속(예를 들면 Au) 전극 패턴 위에 나노막대 또는 나노선을 분산시키고 여기에 형성된 두개의 샤트키 다이오드를 이용해서 OR 로직회로를 구현할 수 있다. 또한, 도 3c는 나노막대를 이용한 AND 로직회로의 개념도로서, 금속(예를 들면 Au) 전극 패턴 위에 나란히 분산된 두 개의 나노막대 샤트키 다이오드를 이용해서 AND 로직회로를 구현할 수 있다. 또한, 도 3e는 나노막대를 이용한 NOR 로직회로의 개념도로, 평행한 두개의 금속 전극 패턴 위에 나노막대를 분산시킨 후 나노막대의 양 끝단에 오믹전극을 형성시킨 후, 각각의 금속단자를 적절히 배열하면 NOR 로직회로를 구현할 수 있다.
이외에도 상술한 바와 유사한 방법으로, 인버터(inverter), XOR, 오실레이터(oscillator) 등 다양한 로직회로를 구현할 수 있으며, 이들을 고속 광검출 소자, 마이크로웨이브 소자 및 회로, 기타 나노 소자 함유 나노 시스템 및 집적 회로, 연산회로 및 기능집적 시스템의 제작 등에 이용할 수 있다.
본 발명에 따르면 기능성 나노구조물을 보다 용이하게 제조할 수 있으며, 재연성과 신뢰성을 바탕으로 향후 나노기술 개발에 있어서 매우 핵심적인 역할을 수행할 수 있다. 특히, 지금까지 구현된 나노소자의 경우 사이즈 측면에서는 많은 성과가 있었지만, 나노소재의 표면효과가 크게 작용해서 스위칭 시 걸리는 시간이 길어지는 등 문제점들을 안고 있었는데, 본 발명에 따른 샤트키 장벽 다이오드는 전류 메커니즘이 pn 접합 다이오드의 다르게 다수 이송자(케리어, carrier)에 의한 것이어서 소수 케리어 축적효과가 없어 pn 접합다이오드보다 빠른 스위칭 특성을 보이고 구동(turn-on) 전압도 훨씬 적다는 장점을 가진다. 또한 샤트키 전극의 전계 효과를 이용해서 큰 전하이동도(mobility) 및 채널 컨덕턴스 (transconductance)를 가지는 MESFET를 제작할 수 있기 때문에, 나노막대 샤트키 다이오드 및 MESFET 소자는 차세대 고속전자 소자의 핵심부품이 될 수 있을 것으로 기대된다.
이하 본 발명을 하기 실시예로써 보다 자세히 설명하고자 하며, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위가 이들만으로 제한되는 것은 아니다.
실시예 1: 나노 샤트키 다이오드의 제작
도 1a에 나타낸 바와 같은 구조를 가진 나노막대 샤트키 다이오드를 다음과 같이 하여 제조하였다.
우선, 실리콘옥사이드가 코팅된 실리콘 기판(10) 위에 일함수가 큰 금(Au)으로 이루어진 라인(20)을 패턴(20-50 nm 두께)하고 여기에 산화아연 나노막대(30)의 한쪽 끝이 Au 패턴(20) 위에 얹혀지도록 분산시켰다. 이때, 나노막대의 분산은, 나노막대를 IPA(이소프로필 알콜) 용액에 고용시킨 후 스핀 코팅(100-1000 RPM 정도)함으로써 Au가 패턴된 기판위에 분산시켰다.
이어서, 전자빔 식각법을 이용해서 나노막대의 한쪽에 Ti/Au(50-100 nm/50-100 nm) 전극(40)을 얹혀서 접촉저항이 적은 오믹 컨택(S)을 형성시키고, 다른 한쪽은 나노막대가 아니라 나노막대가 얹혀진 Au 패턴(20) 위로 Ti/Au 전극(40')을 형성시켜서 Au/ZnO 샤트키 전극을 유지하여 다이오드를 제작하였다.
상기에서 제조된 샤트키 다이오드의 전자현미경 사진을 도 1b에 나타내었다.
도 1c는 상기에서 제조된 샤트키 다이오드의 전류-전압 (I-V) 곡선으로, 오믹 컨택을 소스(S, source)로 샤트키 컨택을 드래인(D, drain)으로 이용하고, 실리콘 기판에 전극을 연결해서 하부 게이트(G, gate) 전극으로 이용하고, 게이트 전압을 -20 V에서 20 V까지 10 V 간격으로 측정하였다. 도 1c에서 보듯이 한쪽 방향으로만 전류가 흐르는 뚜렷한 정류특성 (다이오드 특성)을 보이는데, 이는 Au와 산화아연 나노막대 사이에 샤트키 전극이 형성되었음을 보여준다. 또한 양의 방향으로 게이트 바이어스를 증가시키면 전류가 증가하고, 음의 방향으로 게이트 바이어스를 증가시키면 전류가 감소해서 -10 V와 -20 V의 게이트 바이어스에서는 양방향으로 거의 전류가 흐르지 않는 전형적인 n-타입 트렌지스터 특성을 보인다.
실시예 2: 금속/반도체 전계트랜지스터(MESFET)의 제작
도 2a에 나타낸 바와 같은, 본 발명에 따른 금속/반도체 전계트랜지스터를 다음과 같이 제작하였다.
우선 실리콘옥사이드/실리콘 기판(100)위에 Au 라인(200)을 패턴하고 산화아연 나노막대의 중앙부 하부에 Au(20-50 nm) 패턴이 놓이도록 나노막대(300)를 분산시켰다. 전자빔 식각법을 이용해서 나노막대의 양쪽 말단에 Ti/Au(50-100 nm/50-100 nm)전극을 형성하여 접촉저항이 적은 오믹컨택(400,400')을 형성시키고, 상기 Au 패턴에 Ti/Au(50-100 nm/50-100 nm) 전극을 연결시켜서 게이트(G)인 샤트 키 전극을 형성시켰다.
이렇게 제조된 MESFET의 주사전자현미경 (SEM) 사진을 도 2b에 나타내었다. 도 2c는 산화아연 나노막대를 이용한 MESFET의 드레인-소스(D-S), 드레인-게이트(D-G), 소스-게이트(S-G)에 전압을 걸어주고, 흐르는 전류를 측정한 I-V 곡선이다. 도 2c에서 보듯이 드레인-소스(D-S)로 전압을 걸어주면, 오믹 컨택이 형성되어서 양방향으로 전류가 잘 흐르나, 드레인-게이트(D-G), 소스-게이트(S-G)로 전압을 걸어주었을 때에는 한쪽방향으로만 전류가 흐르는 정류특성을 보여준다. 이는 게이트 전극과 반도체 나노막대 사이에는 샤트키 전극이 잘 형성되었음을 보여준다.
도 2d는 상기에서 제조된 산화아연 나노막대 MESFET의 드레인 전류-드레인 전압(Id-Vd) 곡선으로, 나노 막대의 중앙 하부에 위치한 샤트키 전극을 게이트로 이용하고, 게이트 전압을 0V에서 -3V까지 -1V 간격으로 측정하였다. 도 2d에서 보듯이 음의 방향으로 게이트 바이어스를 증가시키면 전류가 급격히 감소해서 -2V와 -3V의 게이트 바이어스에서는 전류가 흐르지 않는 n-형 금속/반도체 트렌지스터 특성을 보인다.
도 2e는 드레인 전압을 1V로 고정하고, 게이트 전압을 변화시켜가면서 측정한 드레인 전류-게이트 전압(Id-Vg) 곡선으로, 샤트키 전극을 게이트로 이용해서 측정한 경우(○)에는, 게이트 전압에 따른 전류의 변화가 급격해서 -2V 이상의 음의 게이트 전압을 걸어주면 전류가 거의 흐르지 않으나, 실리콘 기판을 게이트로 이용해서 드레인 전류-게이트 전압 (Id-Vg)을 조사한 결과(●)는, 게이트 전압에 따른 전류의 변화가 매우 미미해서 -20V 이상의 음의 게이트 전압을 걸어주어도 전류를 오프(off)시키지 못한다. 즉, 샤트키 전극을 게이트로 이용한 경우 트렌지스턴의 성능이 현저히 향상되었음을 알 수 있다.
실시예 3: 로직 회로의 제작
상기 실시예 1에 기재한 바와 유사한 방식으로, 평행한 두개의 Au 전극 패턴 위에 산화아연 반도체 나노막대를 분산시키고 여기에 두개의 샤트키 다이오드를 형성시켜 도 3a에 나타낸 바와 같은 OR 로직회로를 구현하였으며, 그의 SEM 사진과 입력 전압에 따른 출력 전압을 시간에 따라 나타낸 그래프를 도 3b에 나타내었다.
도 3b 그래프에서 두 개의 샤트키 다이오드에 가능한 4개의 입력 전압에서 0은 0V를 의미하며, 1은 3V를 의미한다. 도 3b의 그래프는 입력 전압이 모두 0V로 같은 경우에만 출력전압이 0V이며, 입력 전압이 모두 3V 이거나 한 경우라도 3V가 주입된 경우에는 출력 전압이 3V가 됨을 확인시켜 주는 데이터로서, OR 로직 회로가 구현되었음을 확인할 수 있었다.
또한, Au 전극 패턴위에 나란히 분산된 두개의 산화아연 반도체 나노막대 샤트키 다이오드를 형성함으로써 도 3c에 나타낸 바와 같은 AND 로직회로를 구현하였으며, 이에 대한 SEM 사진과 두 개의 접합 부분에서 입력 전압에 따른 출력 전압을 시간에 따라 나타낸 그래프를 도 3d에 나타내었다.
도 3d 그래프에서도 역시 두 개의 샤트키 다이오드에 가능한 4개의 입력 전압에서 0은 0V를 의미하며, 1은 3V를 의미하며, 도 3d의 그래프에서 알 수 있듯이 입력 전압이 모두 3V로 같은 경우에만 출력전압이 3V를 나타냈으며, 입력 전압에 0V가 포함된 그 외의 모든 경우는 출력 전압이 0V로 나타냄을 보여주어, AND 로직 회로가 구현되었음을 확인할 수 있었다.
또한, 평행한 두개의 Au 전극 패턴 위에 산화아연 반도체 나노막대를 분산시킨 후 나노막대의 양 끝단에 오믹전극을 형성시킨 후 각각의 금속단자를 적절히 배열하여 도 3e에 도시한 바와 같은 NOR 로직회로를 구현하였으며, 그의 SEM 사진을 도 3f에 나타내었다.
본 발명에 따르면 미리 형성된 금속패턴 위에 반도체 나노구조체의 일부분을 위치시켜 샤트키 컨택을 형성하고 상기 반도체 나노구조체의 다른 일부분에 오믹 컨택을 형성함으로써, 특성이 우수한 금속/반도체 전기 소자, 예를 들면 샤트키 다이오드 및 MESFET를 제작할 수 있으며, 이들 소자들로 구성된 로직회로를 기존의 방법보다 훨씬 간단한 구조로 구현할 수 있다.
Claims (17)
- 기판 상 일부에 위치된 샤트키 컨택(Schottky contact)용 금속층, 상기 금속층 위에 일부분이 결합된 반도체 나노구조체 및 상기 나노구조체의 다른 일부분 위에 결합된 오믹 컨택(ohmic contact)용 금속층을 포함하는 금속/반도체 전기 소자.
- 제 1 항에 있어서,반도체 나노구조체가 한쪽 말단부에서 샤트키 컨택용 금속층과 결합되고 다른 한쪽 말단부에서 오믹 컨택용 금속층과 결합된 구조를 가진, 샤트키 다이오드임을 특징으로 하는 전기 소자.
- 제 1 항에 있어서,반도체 나노구조체가 중앙부에서 샤트키 컨택용 금속층과 결합되고 양 말단부에서 오믹 컨택용 금속층과 결합된 구조를 가진, 금속/반도체 전계트랜지스터임을 특징으로 하는 전기 소자.
- 제 1 항에 있어서,반도체 나노구조체가 한쪽 말단부에서 샤트키 컨택용 금속층과 결합되고 다른 한쪽 말단부에서 오믹 컨택용 금속층과 결합된 샤트키 다이오드 구조와, 반도체 나노구조체가 중앙부에서 샤트키 컨택용 금속층과 결합되고 양 말단부에서 오믹 컨택용 금속층과 결합된 전계트랜지스터 구조가 조합된 로직회로(logic circuit)임을 특징으로 하는 전기 소자.
- 제 1 항에 있어서,반도체 나노구조체가 지름 1 내지 100 nm 범위, 길이 5 nm 내지 10 ㎛ 범위의 나노선 또는 나노 막대임을 특징으로 하는, 전기 소자.
- 제 5 항에 있어서,반도체 나노구조체의 비저항이 0.001 ohm-cm 이상임을 특징으로 하는, 전기 소자.
- 제 1 항에 있어서,반도체 나노구조체가 ZnO, CdO, In2O3, MgO, Al2O3, AlN, InN, GaN, Si, Ge, AlP, InP, GaP, InAs, GaAs, AlAs, InSb, GaSb, ZnSe, ZnS, CdS, CdSe, BiSb 및 이들의 합금으로 이루어진 군 중에서 선택된 물질로 형성된 것임을 특징으로 하는, 전기 소자.
- 제 7 항에 있어서,반도체 나노 구조체가 Mg, Zn, Cd, Ti, Li, Cu, Al, Ni, Y, Ag, Mn, V, Fe, La, Ta, Nb, Ga, In, S, Se, P, As, Co, Cr, B, N, Sb 및 H로 이루어진 군 중에서 선택 된 1종 이상의 이종물질로 도핑된 것임을 특징으로 하는, 전기 소자.
- 제 1 항에 있어서,반도체 나노구조체가 단일벽 구조, 다중벽 구조, 양자우물 구조, 초격자 구조, p-n 접합 구조 또는 이들의 동종 또는 이종 접합 구조로 이루어진 것임을 특징으로 하는, 전기 소자.
- 제 1 항에 있어서,샤트키 컨택용 금속층이, 반도체의 전자 친화도(electron affinity)보다 큰 일함수를 갖는 금속으로 이루어짐을 특징으로 하는, 전기 소자.
- 제 9 항에 있어서,샤트키 컨택용 금속층이, Ni, Pt, Pd, Au, W, Ag 또는 이들의 합금, 또는 실리사이드 계열 물질로 이루어짐을 특징으로 하는, 전기 소자.
- 기판 일부에 샤트키 컨택용 금속의 패턴을 형성한 후, 그 위에 반도체 나노 구조체를 그의 일부분이 상기 금속 패턴과 접촉되도록 결합시키고, 상기 반도체 나노구조체 상의 다른 일부분 위에 오믹 컨택용 금속층을 적층하는 것을 포함하는, 금속/반도체 전기 소자의 제조방법.
- 제 12 항에 있어서,기판 일부에 형성된 금속 패턴 위에 반도체 나노구조체의 한 쪽 말단부를 결합시키고, 상기 나노구조체의 다른 한 쪽 말단부에 오믹 컨택용 금속층을 적층하는 것을 포함하는 공정에 의해 샤트키 다이오드를 제조하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서,기판 일부에 형성된 금속 패턴 위에 반도체 나노구조체의 길이방향 중앙부를 결합시키고, 상기 나노구조체의 양 말단부에 오믹 컨택용 금속층을 적층하는 것을 포함하는 공정에 의해 금속/반도체 전계트랜지스터를 제조하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서,반도체 나노구조체가 나노선 또는 나노막대임을 특징으로 하는 방법.
- 제 12 항에 있어서,샤트키 컨택용 금속이, 반도체의 전자 친화도(electron affinity)보다 큰 일함수를 갖는 금속임을 특징으로 하는, 방법.
- 제 12 항에 있어서,샤트키 컨택용 금속이, Ni, Pt, Pd, Au, W, Ag 또는 이들의 합금, 또는 실리사이드 계열임을 특징으로 하는, 방법.
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2004
- 2004-06-09 KR KR1020040042040A patent/KR100593257B1/ko active IP Right Grant
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