KR100884040B1 - 나노전자 소자 및 회로 - Google Patents

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Abstract

우수하고 미리설정가능한 특성을 가지며 나노미터 치수의 다이오드소자는 적어도 100㎚의 길이와 100㎚ 이하의 폭을 갖는 세장채널(20)로 형성된, 라인들 사이에 전하 캐리어 흐름통로를 형성하기 위해서 도전기판내에 에칭된 절연라인(8, 16, 18)을 포함하여 이루어진다. 다이오드소자의 전류-전압특성은 종래의 다이오드와 유사하나, 임계 전압(0V에서 수 볼트까지) 및 전류 레벨(㎁에서 ㎂까지) 둘 모두는 단순히 소자의 지오메트리를 변경함으로써, 10배의 크기까지로 조정될 수 있다. 표준 실리콘 웨이퍼는 기판으로서 사용될 수 있다. OR, AND, NOT와 같은 로직 게이트의 모든 집합체는 기판내의 단순한 에칭 홈에 의하여만 구성될 수 있다.

Description

나노전자 소자 및 회로{NANOELECTRONIC DEVICES AND CIRCUITS}
본 발명은 나노전자 다이오드 소자 및 회로에 관한 것이다.
통상적으로, 마이크로미터치수의 집적회로를 만드는 공지된 기술은 확산 및 주입 단계와 함께 예를 들어 포토리소그래피 기술분야에 있어서, 상이한 형상 및 패턴을 오버레이하고 정렬하는 여러 단계를 수반한다. 하지만, 이들 기술은 나노미터치수의 극소형 회로를 제조하는 데 적용하기 어렵다. 현재 기술이 진보함에 따라, 마이크로프로세서내의 상보성 금속산화물 반도체(CMOS) 전계효과 트랜지스터는 이미 100㎚에 근접한 게이트길이를 가진다. 반도체소자의 소형화를 계속하기 위해서, 반도체업계는 제작, 기술 및 경제적인 커다란 도전에 직면해 있다. 미래의 집적회로는 새로운 개념에 기초하여 나노미터치수의 소자로 설계되어야 한다.
기판상에 나노미터치수의 회로피처를 생성하는 기술은 X-레이 및 전자빔 리소그래피를 포함한다. 일 특정 기술이 US-A-5,772,905호에 개시되어 있으며, E-빔 리소그래피에 의하여 형성된 극히 작은 돌기부를 갖는 몰드가 몰드 돌기에 대응하는 층내에 후퇴부를 생성하도록 기판상의 플라스틱 폴리머층내로 가압되어 있어, 소위 나노 임프린트 프로세스(nano imprint process)라 불리운다. 그 다음, 후퇴부영역내에 기판을 노광시키기 위해서 에칭공정이 수행될 수 있고, 집적회로의 피처를 형성하기 위해서 후속 에칭 또는 증착공정이 수행될 수 있다. 하지만, US-A-5,772,905호에는 완전한 집적회로가 개시되어 있지 않으며, 완전한 회로를 구현하는 방법도 개시되어 있지 않다.
EP-A-0464834호에는 절연 트렌치의 기하학적 패턴을 이용하여 AIGaAa/GaAs 헤테로구조내에 형성된 트랜지스터가 개시되어 있다. 600㎚ 폭의 1차원 채널은 700㎚ 폭의 깊은 메사형의 에칭된 트렌치들에 의하여, 트랜지스터 게이트를 제공하는 2DES 영역으로부터 횡방향으로 절연된다. ID 채널내의 전기전도도는 채널에 걸쳐 인가된 게이트전압에 따라 엄격한 선형 의존성을 가진다.
본 발명의 적어도 바람직한 형식에 따르면, 나노미터급의 폭치수를 갖는 협소한 세장채널을 형성하도록 서로에 근접하게 2개의 절연 피처를 위치시키면서, 회로구성요소를 제공하면, 사전설정된 방식으로 채널을 통한 전류흐름이 채널의 길이에 걸쳐 인가되는 전압의 함수인 것을 발견하였다. 바람직한 실시예에서, 회로구성요소는 다이오드로 이루어져 있으나, 예를 들어 트랜지스터 또는 레지스터로도 구성될 수 있다.
본 발명은 제1영역으로부터 제2영역으로 기판내에 전하캐리어 흐름통로를 제공하는 세장채널을 제공하기 위해서 서로에 근접하게 위치되나, 이격되어 있는 제1 및 제2영역을 포함하는 절연피처의 어느 쪽상이든 제1 및 제2기판영역을 형성하도록 기판표면상에 형성된 절연피처, 기판지지 이동 전하캐리어를 포함하는 전자회로구성요소를 제공하며,
상기 세장채널은 전하캐리어 흐름통로의 파라미터가 상기 제1영역과 제2영역 사이의 전위차에 따라 달라지도록 치수가 정해지고 배치된다.
본 명세서의 목적을 위해서, "회로구성요소"는 트랜지스터, 캐패시터, 다이오드 또는 로직 게이트와 같은 바람직한 회로기능을 제공하는 집적회로의 한 부분 또는 요소를 의미한다.
회로구성요소가 다이오드와 같은 비선형 소자인 경우, 전하캐리어 흐름통로내의 반전대칭성(inversion symmetry)을 깰 필요가 있다. 따라서, 절연영역은 하기에 보다 상세히 서술되는 바와 같이, 인가된 전압이 그 극성에 따라 채널을 개방하거나 폐쇄하도록 상이한 방식으로 동작하도록 된다. 이는 매우 비대칭적인 전압-전류 특성을 제공하며, 통상적인 다이오드의 특성과 유사하거나 그 보다 양호하다.
본 명세서의 목적을 위해서, "절연(insulative)"은 기판의 전기전도도에 비하여 상대적인 값으로 이해되어야 한다. 일 실시예에서, 절연배리어들을 형성하는 트렌치는 약한 전기전도도를 가지며, 매우 협소한 도전채널을 형성한다. 몇몇 경우에서, 전압이 인가되지 않은 경우, 약간의 누설전류가 존재할 지라도, 매우 민감한 검출 또는 매우 약한 신호의 혼합을 제공할 수 있는 약간의 도전성을 가지는 것이 바람직하다.
바람직한 실시예에서, 절연피처는 기판을 제1 및 제2영역으로 분할하는 트렌치 또는 라인으로서 형성된다. 분할 라인에 대하여 소정 각도로 연장되는 또 다른 트렌치 또는 라인은 제1 및 제2영역 중 어느 하나로 연장되어 채널을 형성한다. 전기 전압은 적절한 전기 콘택에 의하여 제1 및 제2영역에 인가될 수 있으며, 절연 분할 라인에 걸쳐 전압차가 생성된다. 채널 형성 라인의 외부측은 하나의 영역에서 그 전압으로 노출된다. 채널에 걸친 전기 전압이 충분히 높은 경우, 전기장은 전하 캐리어가 존재하지 않는 공핍영역을 생성한다. 채널이 충분히 협소하고 충분히 길다면, 갭의 완전한 폐쇄, 또는 핀치오프(pinch off)가 달성되어, 전류흐름이 불가능하거나, 적어도 극히 적다. 따라서, 다이오드-작용이 생성된다. 인가된 전압이 순방향이면, 인가된 전압은 채널 전위를 낮추는 것 이외에도, 채널을 정전기적으로 넓힐 것이며, 이는 캐리어가 순방향으로 용이하게 흐를 수 있도록 한다.
채널의 폭은 30㎚급인 것이 바람직하다. 채널의 최대폭은 일반적으로 100㎚인 반편, 채널의 최소폭은 0에 근접하여 낮아 질 수 있다. 예를 들어, 홈의 에칭 후에 과도성장이 되는 경우, 에칭된 라인들 주변의 공핍부가 더욱 적어지고, 설계된채널폭이 더욱 좁아진다. 또한, 채널의 길이는 소자의 동작성에 따라 결정되며, 다이오드 동작을 달성하기 위해서, 그 길이는 기판재료가 InGaAs/InP인 경우, 적어도 100㎚급이어야 하는 한편, 최대길이는 수 미크론 이상일 수 있다. 길이는 기판의 물질에 따라, 또한 회로구성요소에 대하여 의도하는 목적에 따라 크게 달라진다. 따라서, 본 발명은 매우 단순한 구성으로 완전한 다이오드 동작을 제공할 수 있다. 소수 캐리어를 생성하는 P-N 접합이 없기 때문에, 다이오드의 전기적 특성이 매우 명확해지므로, 핀치오프로 인하여 역전류가 제공되지 않는다.
변형례에서, 채널의 한 쪽은 또 다른 제어, 즉 기판의 폐쇄된 영역에 존재하는 변조전압에 노출될 수 있다. 이는 채널을 통하는 전류흐름을 변조함에 따라, 트랜지스터 소자를 생성한다.
기판은 2차원 전자가스를 제공할 수 있다. 즉, 대안적으로, 여하한의 바람직한 특성을 가질 수 있다. 어떠한 바람직한 재료이든, 예를 들어, 실리콘 또는 벌크 SiGe 재료가 사용될 수 있다. 현재 적용가능한 재료로서, InGaAs/InP 재료가 사용된다.
전자적 목적을 위하여 1차적으로 역할을 할 지라도, 본 발명의 소자는 광학구성요소로서 또한 사용될 수 있다. 예를 들어, 다이오드 소자가 협소한 세장채널을 형성하는 2개의 절연 배리어로부터 구성된 경우, 채널이 거의 핀치오프되거나 거의 폐쇄된 상태에서는, 광조명에 매우 민감하다, 즉 절연 배리어 주변의 공핍부가 매우 감소될 수 있다. 그 결과로, 심지어 약한 광도라도 소정 바이어스에서 크기에 의해 전류를 급격히 증가시킬 것이다. 이는 광검출기 또는 광스위치로서 직접 사용될 수 있다.
대안적으로, 본 발명에 따른 다이오드로서는, 애벌런치 현상(avalanche effect)에 의하여 광이 생성되고, 가전자대(valence band)로부터 전자가 발생되고 홀을 남기는 포토다이오드가 채택될 수 있다. 발생된 홀은 전자와 재결합되고 광을 생성한다.
또 다른 실시예에서, 소자의 채널의 전기적 및 광학적 파라미터는 적은 수의, 심지어 단일의, 소자의 표면상으로 흡착된 소정 형태의, 분자에 매우 민감하게 만들어질 수 있다. 따라서, 소자는 이러한 분자를 위한 센서로서 사용될 수 있다.
본 발명에 따르면, 기본적으로 단일 제작단계에서 또는 적어도 적은 수의 프 로세싱단계에서 나노미터치수의 집적회로를 만들 수 있으며, 그것들 모두는 피처들의 단일 패턴을 따른다. 상기에 언급된 e-빔 리소그래피 및 나노-임프린트 방법을 포함하여, 에칭된 피처를 생성하는 여하한의 적절한 방법이 채택될 수 있다. 이는 상이한 형상 및 패턴을 오버레이하고 정렬하는 것을 포함하여 다양한 단계로 이루어진 여러 단계를 포함하는 집적 회로를 만드는 종래 기술의 공정에 비하여 매우 단순하다. 그럼에도, 본 발명은 프로세스의 기본적인 단순화를 방해하지 않으면서, 여러 회로구성요소를 커버하여 넓은 영역 게이트를 형성하는 후속 단계를 통합할 수 있다.
첨부한 도면을 참조하여 예시의 방식으로 본 발명의 바람직한 실시예를 서술한다.
도 1a 내지 도 1e는 다이오드로 이루어진 본 발명의 제1실시예의 개략도와 주사전자현미경사진을 함께 도시한 도면;
도 2 내지 도 6은 도 1에 도시된 다이오드형 소자의 실험적인 전류-전압 특성을 나타내지만, 상이한 동작특성을 주도록 변경된 특성을 갖는 그래프;
도 7은 도 1의 수정된 형태의 다이오드를 도시하는 개략도;
도 8a 및 도 8b는 브릿지 정류기로 이루어진 본 발명의 또 다른 바람직한 실시예를 도시한 도면;
도 9a 내지 도 9c는 OR 게이트로 이루어진 본 발명의 또 다른 바람직한 실시예를 도시하는 도면;
도 10a 내지 도 10c는 AND 게이트로 이루어진 본 발명의 또 다른 바람직한 실시예를 도시하는 도면;
도 11a 및 도 11b는 트랜지스터형 소자로도 기능할 수 있는, 조정가능한 스레시홀드를 갖는 다이오드형 소자로 이루어진 본 발명의 또 다른 바람직한 실시예를 도시하는 도면;
도 12는 본 발명의 바람직한 실시예의 부성 미분 저항(negative differential resistance; NDR)을 도시하는 도면;
도 13은 도 12의 소자를 채용하는 ㎓ 오실레이터의 개략적 회로도;
도 14 및 도 15는 주사 매트릭스안으로 통합된 도 16의 실시예의 개략도; 및
도 16은 포토다이오드로 이루어진 본 발명의 또 다른 실시예의 개략도이다.
마이크로 전자기술의 로드맵은 종래의 반도체 소자의 한계에 매우 빨리 도달할 것이며, 또한 가까운 미래의 집적회로는 새로운 개념에 기초한 나노소자로 설계되어야 한다는 것을 오랜동안 지적한 바 있다. 나아가, 이들 새로운 나노소자는 표준 실리콘 웨이퍼상에 만들어지는 것이 매우 바람직하다. 실온에서 작동하는 나노소자를 만들고자 하는 많은 노력에도 불구하고, 성공할 가능성은 거의 없다. 그 이유는 이제까지 제안된 대부분의 나노소자는 대략 수 ㎚의 피처크기를 요구하기 때문이다.
본 발명은 다이오드형 소자를 포함한다. 다이오드형 소자의 전류-전압 특성은 종래의 다이오드와 거의 같지만, 임계 전압(threshold voltage: 0V에서 수 볼트까지) 및 전류 레벨(㎁에서 ㎂까지) 둘 모두는 단순히 소자의 지오메트리를 변경함으로써, 도핑, 확산 등등에 의해 주 재료의 특성을 변화시킬 필요없이, 10배의 크기까지로 조정될 수 있다. pn 다이오드보다 양호하며, 역방향으로 바이어스된 상태하에서의 누설전류는 무시될 정도로 낮아질 수 있다. 3-단자 소자는 트랜지스터의 기능과 다이오드의 기능을 둘 다 제공할 수 있는 데, 이는 회로의 구성에 있어서 융통성이 크다는 것을 의미하는 것이다. 수정된 설계에서 3-단자 소자가 사용되면, 소자는 트랜지스터의 기능과 다이오드의 기능을 둘 다 나타낼 수 있으며, 이는 회로의 구성에 있어서 융통성이 크다는 의미하는 것이다.
현재에는 InGaAs/InP 재료상에 구현될 지라도, 작동원리가 높은 전자-이동성에 의존하지 않기 때문에, 소자는 신뢰성있게 또한 재현가능하게 표준 실리콘 웨이퍼상에 만들어 질 수 있다. 하기에 서술되는 바와 같이, OR, AND, NOT와 같은 로직 게이트의 모든 집합체는 기판내의 단순한 에칭 홈에 의하여만 구성될 수 있다. 그러므로, 본 발명은 다이오드형 소자 및 집적회로의 제조를 상당히 단순화할 것이므로, 생산비용을 크게 줄일 수 있다.
이제, 도 1을 참조로, 도 1a 및 도 1e는 다이오드형 소자의 주사전자현미경(SEM) 이미지를 도시한다. 전기 콘택(4, 6)은 InGaAs/InP 기판(2)의 좌측 및 우측에 형성되어 있으며, 중앙 절연라인(8)(여기서는 에칭된 트렌치)은 기판을 좌측 및 우측영역(10, 12)으로 분할한다. 에칭된 트렌치의 폭은 대략 100㎚이다. 소자를 제작하기 위해서, 우선, 표면의 대략 50㎚ 아래에 도전(이동 전자)층을 포함하는 InGaAs/InP 기판상에 전자빔 레지스트(ZEP-520)층을 스핀코팅한다. 그 후, 설계된 패턴은 전자빔 리소그래피를 사용하여 형성된다. 전자빔을 노광하고 레지스트를 현상한 후에는, 대략 100㎚ 깊이, 즉 도전층을 통해 에칭하면서 트렌치를 만들기 위해 습식 화학에칭이 사용되고 절연라인을 형성한다.
라인(8)의 중앙에는, 2개의 라인영역(16, 18)이 라인(8)으로부터 기판영역(12)상으로 연장되어 형성되어 있다. 라인(16, 18)은 라인(8)의 길이에 수직하고 대략 500 나노미터의 길이를 갖는다. 따라서, 에칭된 트렌치는 영역(12)안으로만 연장되면서 협소한 채널을 형성할 뿐 아니라, 채널 전류 방향을 따라 반전대칭성성을 파괴한다. 세장채널(20)은 대략 50 나노미터의 폭을 가지며, 기판내의 이동 전자를 위하여 기판의 좌측(10)으로부터 우측(12)으로 또는 반대 방향으로 나아가도록 전자 흐름 통로를 제공한다.
전압이 단자(4, 6)에 인가되지 않은 상태에서는, 도 1b에 도시된 바와 같이, 협소한 영역의 흐름 통로만이 전자 전도에 이용가능하도록 각각의 라인영역(16, 18)에 인접한 공핍영역(22)이 채널(20)내에 존재할 것이다. 이들 공핍영역은 에칭된 표면에서의 페르미 준위(Fermi level) 및 표면상태 때문에 형성된다. 공핍영역들은 채널을 통한 전자의 이송에 관한 공핍영역의 효과를 나타내고자 도시되어 있다. 도 1c에 도시된 바와 같이, 양전압이 단자 6에 인가되고, 음전압이 단자 4에 인가되는 경우, 양전압은 라인영역(16, 18)의 외측상에 존재하는 데, 이는 채널에서 전위를 정전기적으로 낮추어 공핍영역(22)의 크기를 줄이도록 작용한다. 이 상태에서는, 전자 전도가 커질 것이고, 따라서 전류가 커질 것이다.
도 1d에서, 양전압이 단자 4에 인가되고 음전압이 단자 6에 인가되도록 전압 의 극성이 바뀌는 경우, 라인 영역(16, 18)의 외측에 존재하는 음전압은 채널내에서 정전기적으로 전위를 상승시킨다. 이는 훨씬 협소한 채널 또는 심지어 완전히 핀치오프된 채널 중 어느 하나를 생성한다. 후자의 경우, 캐리어는 채널의 긴 길이로 인하여 한 쪽으로부터 다른 쪽으로 관통할 수 없다. 따라서, 전류는 반대 전압 극성과 대조적으로, 채널을 통하여 매우 적은 전류가 흐르거나 심지어 완전히 흐를 수 없을 것이고, 이는 도 1e에 도시된 바와 같이 다이오드와 같은 기능이 생성됨을 의미한다.
또한, P-N 접합이 생성되지 않기 때문에, 소수 캐리어의 양은 무시할 수 있을 것이다. 그러므로, 역바이어스된 상태하에서의 누설전류는 극히 적으며, pA 이하로 떨어지는 것이 실험적으로 관측되었다.
도 2 내지 도 6은 도 1에 도시된 다이오드형 소자의 실험적인 전압-전류 특성이나, 상이한 동작 특성을 주도록 변경된 특성을 가지는 그래프이다. 도 2는 도 1와 유사한(하지만, 700㎚의 채널길이와 40㎚의 폭을 갖는) 소자에 대한 특성을 도시한다. 단자 4와 단자 6사이에 생성된 전압이 0.9 볼트 이상인 경우, 채널(20)을 통과한 전류는 매우 신속히 증가하여 2볼트의 전압에서 대략 6 마이크로 암페어의 전류가 흐른다는 것을 알 수 있다. 0.9 볼트보다 아래의 값을 가지면, 전류가 관측되지 않는다. 이 특성은 온도가 4.2°Kelvin일 경우에 획득된다.
도 3에서, 세장 채널(20)의 치수는 임계 전압이 0.02 볼트 훨씬 아래로, 즉 0에 매우 근접하게 되도록 조절된다(채널 길이 1000㎚ 및 50㎚의 폭).
도 4에서는, 도 3의 세장 채널의 치수를 가진 소자가 도시된다. 도시된 특 성은 실온에서이다. 역바이어스된 상태하에서 약간의 전류를 가진 보다 덜 완벽한 특성이 주어지는 데, 이는 채널폭을 약간 줄여 최적화함으로써 0으로 감소될 수 있다. 다음, 도 10b 및 도 10c에 도시된 바와 같이, 이러한 보다 덜 완벽한 특성은 어떤 로직 회로에서 바람직할 수 있다.
도 5를 참조로, 채널의 치수는 대략 2 볼트의 큰 임계 양전압을 가지도록 조정된다(폭 20㎚, 길이 700㎚). 이 특성은 실온에서 측정된다.
도 6에서, 도 3의 채널치수를 갖는 소자의 특성은 240°Kelvin의 온도에서 측정된다. 임계치는 정확히 0 볼트이며, 역바이어스된 상태하에서는 전류가 흐르지 않는다. 상기 특성은 두드러진 누설전류가 없고 0의 임계 전압을 갖는 이상적인 다이오드에 근접하다.
이제, 도 7을 참조로, 이는 세장채널(20)을 형성하는 라인 영역(16, 18)의 기하학적 구성의 변형례를 도시한다. 도 7a에서, 라인(16, 18)은 채널(20)의 폭이 라인(16, 18)의 자유단에서 최소가 되도록 라인(8)으로부터 안쪽으로 테이퍼진다. 이는 전류흐름의 제어가 양호하다는 장점을 가진다.
도 7b에서, 라인영역(16, 18)은 세장채널(20)의 폭이 라인(8)에 인접하면 최소가 되고 라인(16, 18)의 자유단에서는 최대가 되도록 반대방향으로 테이퍼진다.
도 7c에서, 라인영역(16, 18)은 라인(16, 18)이 서로 근접한 작은 값(a)과, 라인영역(16, 18)이 서로로부터 멀리 떨어진 영역에서의 큰 값(b) 사이에서 채널(20)의 폭이 변동하도록 요철형상(castellated)을 하고 있다. 이 구성은 비선형 양자 이송 효과를 생성할 수 있다.
도 7d에서, 라인영역(16, 18)은 최대이격값(m)에 도달할 때까지 라인(8)으로부터 서로에 대하여 바깥쪽으로 굴곡되며, 상기 라인은 영역(8)에서 폭(d)과 같은 폭(d)으로 안쪽으로 다시 굴곡된다. 이 구성은 비선형 양자 이송 효과를 생성할 수 있다. 도 7의 모든 도면에서, 채널의 폭은 100㎚를 현저히 초과하지 않는다.
이제, 도 8a 내지 도 8b를 참조하여, 본 발명의 제2실시예는 도 8a에 개략적으로 도시된 브릿지 정류기로 이루어져 있으며, 단자(40, 42)에 걸쳐 교류전압이 인가되고, 단자(44, 46)에서 단극 정류 전압이 얻어된다.
이 브릿지 정류기의 일 실시예가 도 8b에 도시되며, InGaAs/InP 기판이 기본적으로 4개의 영역(50, 52, 54, 56)으로 분할되어 있다. 이들 영역은 영역(50)과 영역(52, 54)을 상호접속하는 라인영역(66, 68)에 의하여 형성된 세장채널(62, 64)을 갖는 라인(60)으로, 절연라인에 의하여 분리된다. 절연라인(70)은 영역(54)으로부터 영역(52)을 완전히 분리한다. 절연라인(80)은 영역(56)과 영역(52, 54)간의 전류흐름을 허용하는 세장채널(86, 88)을 형성하는 라인영역(82, 84)을 가진다. 단자(40, 42)는 교류전류가 이들 영역내에 존재하도록 영역(52, 54)에 각각 접속된다. 단자(46)는 영역(50)에 접속되고, 단자(44)는 영역(56)에 접속된다.
따라서, 단자(40)에 인가된 양의 상 및 단자(42)에 인가된 음의 상을 가진 동작에 있어서, 전류흐름은 채널(62)을 통하여 촉진되나, 채널(64)을 통하여 억제된다. 채널(86)은 영역(56)내의 전압이 영역(52)내에 존재하는 양전압에 대하여 음이 될 것이기 때문에 공핍될 것이다. 하지만, 채널(84)은 영역(56)내의 전압이 영역(54)내에 존재하는 큰 음전압에 대하여 양이 될 것이기 때문에, 개방될 것이 다. 따라서, 전류는 영역(52)으로부터 영역(60)으로 채널(62)을 통과할 수 있을 것이므로, 단자(46)에는 양전압이 걸린다. 전류는 영역(56)으로부터 영역(54)으로 채널(84)을 통과할 수 있을 것이므로, 단자(44)에는 음전압이 걸린다.
단자(40, 42)에서의 극성이 바뀌어, 음전압이 영역(52)에 인가되고 또한 그와 함께 양전압이 영역(54)에 인가되는 경우, 상기와 유시한 방식으로, 채널(64)은 단자(46)에 양전압을 생성하기 위해서 영역(54)과 영역(50) 사이에 전류흐름을 제공하도록 개방될 것이다. 채널(86)은 단자(44)에 음전압을 생성하기 위해서, 영역(52)과 영역(56) 사이에 전류흐름을 가능하게 하도록 개방될 것이다. 따라서, 전파(full wave) 정류 작동이 제공된다.
절연라인에 의하여 형성된 채널(62)은 도 8a의 상부 좌측의 다이오드와 대응한다. 유사하게, 도 8a에서 채널(86)은 상부 우측 다이오드와 대응하며, 채널(64)은 하부 좌측 다이오드와 대응하고, 채널(84)은 하부 우측 다이오드와 대응한다. 따라서, 절연라인만을 제작하면, 브릿지 정류기 회로가 구성된다. 이는 본 발명이 소자와 회로 둘 모두의 설계 및 제조를 실질적으로 단순화하여 생산비용을 크게 절감시킨다는 것을 보여준다.
이제, 도 9를 참조로, OR 게이트는 도전회로상에 절연라인만을 제작함으로써 구성된다. 도 9b는 등가회로를 도시한다. 도 9c에서, OR 게이트 용이성은 기판을 3개의 영역(100, 102, 104)로 분할함으로써 제공되며, 그 각각에는 각각의 단자(106, 108, 110)이 제공된다. 기판영역은 절연라인(112, 114)에 의하여 생성되고, 세장 흐름통로 채널(116, 118)은 영역(100, 102)과 영역(104, 102) 사이에 절연라인영역(120, 122)에 의하여 생성된다.
동작시에, 단자(106, 110)의 어느 쪽에 양전압이 인가되는 경우, 각각의 흐름채널(116, 118)은 전류흐름이 가능하도록 개방될 것이고, 출력 단자(108)에 전달될 양전압의 경우에도 그러할 것이다. 단자(106, 110)의 양쪽에 음전압이 인가되는 상황에서, 채널(116, 118)을 통하여 그 어느 쪽에도 전압이 전달되지 않을 것이므로, 단자(108)에서의 출력전압은 낮은 상태가 유지될 것이다. 도 9c의 채널(116)이 도 9b의 상부 다이오드에 대응하는 한편, 채널(118)은 다른쪽 다이오드에 대응하는 것은 명백하다. 동작시에, 양전압이 단자(106, 110)의 그 어느 쪽에 인가된 경우, 각각의 채널(116, 118)은 전류흐름이 가능하도록 개방될 것이고, 출력 단자(108)에 전달될 양전압의 경우에도 그러할 것이다. 로직 LOW 전압이 단자(106, 110)의 양쪽에 인가되는 상황에서는, 단자(108)에서의 출력은 낮은 상태로 유지될 것이다.
이제, 도 10a를 참조하면, AND 게이트 용이성이 제공된다. 도 10b는 등가회로를 도시한다. 도 10c에서, AND 게이트 용이성은 기판을 4개의 영역(152 내지 158)로 분할함으로써 제공되며, 그 각각에은 각각의 단자(162 내지 168)가 제공된다. 기판영역은 절연라인(170 내지 176)에 의하여 생성되며, 다이오드를 형성하는 세장 흐름통로 채널(180 내지 184)이 생성된다. 채널(180)은 채널(180)이 낮은 바이어스 전압에서 소정의 전기전도도를 가지는 도 4의 그것과 같은 특성을 제공하도록 채널(182, 184)보다 약간 넓은 반면에, 채널(182, 184)은 도 5의 그것과 같은 특성을 제공하고, 최적인 경우, 도 6에서와 같은 "이상적인" 특징을 제공하는 것을 유의한다. 동작시에, 양의 레일(rail) 전압이 단자(162)에 인가된다. 로직 HIGH 전압이 단자(164, 166)에 모두 인가되는 경우, 다이오드(182, 184)는 역방향으로 바이어스되고, 양의 레일전압은 채널(180)을 통하여 출력단자(168)로 전달된다. 입력단자(164, 166)의 어느 하나에 인가된 로직 LOW 전압을 가지는 경우, 다이오드(180)가 역방향으로 바이어스되고, 매우 큰 저항을 가지기 때문에, 각각의 다이오드는 순방향으로 바이어스되며, 그것에 걸쳐 약간의 전압강하만이 있다. 그 결과로, 출력단자에서의 전압은 로직 LOW 신호일 것이다. 따라서, AND 기능이 제공된다. 이 회로는 도 12b를 참조하여 하기에 서술되는 바와 같이, 0의 전류에 이르기 위하여 NDR을 채용할 수 있다.
도 11a에서는, 3-단자 트랜지스터 소자가 도시된다. 설계는 도 1b의 설계를 기초로 하며, 유사한 통로는 동일한 참조번호로 나타낸다.
절연라인(8)은 기판을 각각의 전기 콘택(200, 202)을 가지는 좌측영역(10)과 우측영역(12)으로 분할한다. 라인(8)에 대하여 수직으로 연장된 절연라인(16, 18)은 영역(10)과 영역(12) 사이에 연장되어 있는 협소한 채널(206)을 형성한다. 더욱이, 또 다른 절연라인(212)은 또 다른 기판영역(14)을 형성하기 위하여 라인(8)과 평행한 라인(16)의 자유단으로부터 연장된다. 이 영역은 또 다른 전기콘택(204)을 가진다. 따라서, 별도의 절연라인(212)은 사이드게이트영역(204)을 형성한다. 사이드게이트단자(204)는 종래의 전계-효과 트랜지스터(FET)의 게이트와 유사하다. 사이드게이트에 인가된 소정 전압에서, 단자(200)와 단자(202)간 측정은 여전히 다이오드와 같은 특성을 여전히 나타내고 있다. 하지만, 사이드게이트상의 전압을 변동시킴으로써, (단자(200)와 단자(202)사이의) 다이오드의 임계 전압이 동조된다. 그러므로, 소자는 조정가능한 임계치를 가지는 다이오드로서 간주될 수 있으며, 이는 도 11b의 부호로 나타낼 수 있다.
채널의 전기 전도도, 그에 다른 전류는 사이드게이트에 전압을 인가함으로써 크게 동조될 수 있으며, 또한 소자는 전계 효과 트랜지스터의 기능을 갖는다. 이는 고효율과 저전력소비를 가지는 예를 들어, NOT, NAND, NOR, XOR 게이트 등등을 포함하는 로직 게이트의 전체 집합체의 설계를 가능하게 한다. NOT 또는 반전 능력은 출력단자인 204에서 전압의 반전에 의하여 제공된다. 다이오드요소 및 트랜지스터요소의 조합은 로직 회로에 버퍼요소를 제공하며, 큰 회로에 대하여 캐스케이드(cassde)를 제공할 수 있다. 소자 및 게이트는 현재 사용되는 CMOS와는 반대로, NMOS의 성질을 가지므로, 낮은 전력소비가 가능하다.
도 12를 참조로, 소정 치수(여기서 길이 1 미크론, 폭 50㎚)를 갖는 채널의 경우, 현저한 부성 미분 저항(NDR) 특성은 실온에서 역방향으로 바이어스된 상태하에서 나타내어진다. 다시 말해, 소정 전압범위내에서는, 인가된 전압이 증가하면, 전류가 감소한다. NDR 소자는 고속 전자 오실레이터내의 중심요소로서 널리 사용된다. 발진의 속도는 100㎓, 심지어 ㎔일 수 있다.
NDR 소자에 기초한 오실레이터 회로는 도 13에 도시된다. 도 1에 도시된 형태의 다이오드(130)는 캐패시터(132) 및 인덕터(134)에 평행하게 접속된다. 전압원(136)은 전원을 제공한다. 발진 신호는 부하(138) 및 다이오드에 걸쳐 발생된다. 오실레이터가 매우 높은 주파수에서 동작하는 경우, 발생된 마이크로파는 소 자의 표면으로부터 직접 방사될 수 있다. 이는 VHF, UHF 및 GHz 레짐(regime)에서 유용하며 이러한 일례로는 광응용을 위한 40㎓ 스위치가 있다.
도 16에서, 본 발명의 또 다른 실시예를 형성하는 포토다이오드(160)가 개략적으로 도시되며, 도 1과 유사한 부분들은 동일한 참조번호로 표시되어 있다. 포토다이오드는 역방향으로 바이어스된 상태에서 생기는 애벌런치 현상을 채용하며, 가전자대로부터 전자가 발생되고 홀이 남겨진다. 발생된 홀은 전자와 재결합되고 광을 생성한다. 통상적으로, 애벌런치 현상은 전기장이 매우 집중된 경우에 발생하며, 다이오드는 채널의 한 끝단에서 채널방향을 따라 매우 집중된 전기장을 생성한다. 영역(162)에서 전기장의 세기는 가전자대를 떠나는 전자들이 다른 전자들과 충돌하고, 또한 이들 전자들이 가전자대를 떠날 정도의 충분한 힘을 가지고 있다. 홀들도 유사한 프로세스, 즉 애벌런치 현상을 겪는다.
도 14는 요소의 직사각형 매트릭스의 개략도이며, 각각의 요소는 도 16에 도시된 바와 같이 포토다이오드(160)로 이루어진다. 포토다이오드는 행 어드레스 라인(144) 및 열 어드레스 라인(146)에 의하여 어드레스된다. 이는 용이하고 값싼 제작 및 용이한 집적화, 매우 큰 어레이가 실용적인 장점을 갖는 무작위로 어드레스된 광발광원을 제공한다. 광발생효율이 낮을 수 있다는 것이 단점이지만, 이 경우에,이는 큰 문제가 아닌 반면, 생산비용 또는 집적화밀도는 중요한 사항이므로, 이는 실용적인 선택인 것이다. 도 14의 장점은 개개의 포토다이오드와, 개개의 행 및 열 어드레스 라인의 식별이 용이하다는 것이다.
도 15는 도 14를 더욱 실용적인 버전으로 나타낸 것으로, 각각의 포토다이오 드(160)의 전기 접속부는 어드레스 라인(144, 146)과 통합된다. 따라서, 각각의 포토다이오드 요소는 기판영역(152)을 거쳐 전기적인 접속을 제공하기 위해서, 연관된 열 어드레스 라인(146)을 향하여 연장된 절연 트렌치(150)를 갖는다. 각각의 포토다이오드 요소는 기판영역(156)을 거쳐 전기적인 접속을 제공하기 위해서, 연관된 열 어드레스 라인(144)을 향하여 연장된 절연 트렌치(154)를 갖는다.
도 14 및 도 15에서, 어드레스 라인은 금속 또는 각각의 다이오드의 기판(2)과 동일한 물질의 반도체 재료로 만들어질 수 있다.
상술된 바와 같이, 개개의 소자는 협소한 채널 및 채널 측면상의 표면의 우수한 역할 때문에, 이러한 어레이는 높은 공간 분해능을 갖는 광검출에도 유용할 것이다. 또한, 예를 들어 분자농도의 공간 분포를 검출하기 위해서, 용액내에 담겨진 경우에도 사용될 수 있다.
상기 예시가 주어진다면, 본 발명의 소자 및 회로는 소자, 재료, 및 회로의 관점으로부터 다수의 분명한 장점을 가진다.
소자의 관점
ㆍ종래의 다이오드에 비하여, 새로운 소자의 개념은 다음과 같은 다수의 분명한 장점을 가진다.
ㆍ단순함: 도 1a에 도시된 봐와 같이 라인(또는 트렌치)을 단지 기록하여 소자를 만든다.
ㆍ저렴함: 다중 마스크 정렬없이 하나의 제작단계만이 요구되므로, 예를 들어 나노 임프린트 기술을 이용하기에 적절하다.
ㆍ재현가능하게 제조될 수 있음: 소자 피처크기는 30 또는 50㎚보다 크도록 설계될 수 있어, 재현가능하게 또한 신뢰성있게 제조될 수 있다.
ㆍ다음 10 내지 20년 동안을 위한 양호한 소자/피처크기: 소자 피처 크기는 10 내지 100㎚ 사이이며, 소자의 크기는 대략 50 내지 1000㎚이다. 그러므로, "International Technology Roadmap for Semiconductors"에 예견된 바와 같이, 다음 세대의 로직 IC에 대한 요건을 충족한다.
재료의 관점
ㆍ작동원리는 높은 전자 이동성을 요구하지 않기 때문에, SSD는 표준 실리콘 웨이퍼, 또는 Ge, GaAs, InP, InAs와 같은 여타의 물질상에 용이하게 만들어질 수 있다.
회로의 관점
ㆍ하나의 단계에서 회로를 제조: 상기는 상부 및 하부 단자에 AC 전압을 인가하여, 좌측과 우측 단자사이에 DC 전압이 발생되는 a) 브릿지 정류기, 좌측의 두 입력 단자 중 어느 하나가 로직 고전압으로 인가된 경우, 출력은 로직 고출력을 가지는 b) 로직 OR을 포함하는 진한 라인이 예를 들어 에칭된 트렌치인 몇몇 예시들을 도시한다. 두 경우 모두에서, 정밀한 정렬을 필요로 하는 여러 단계에서 도핑 또는 게이팅 등등을 하는 것 보다는 소자 및 회로가 오히려 단지 하나의 단계에서만 라인들을 기록하고 에칭하여 만들어진다.
ㆍ완전한 로직 집합체: AND 및 NOT와 같은 여타의 로직 요소가 설계되었다. 그러므로, 새롭고, 완전한 로직 요소의 집합체가 만들어 질 수 있다. 이들 기본 로직 구축-블록에 기초하여, 완전한 기능을 가진, Si-베이스로, 로직 회로형 가산자를 대체로 구성할 수 있다. 주목할만한 또 다른 방법은 로직 전압 레벨이, 예를 들어 표준 CMOS 회로의 로직 전압 레벨을 충족시키도록 용이하게 동조될 수 있다는 것이다.
ㆍ극히 낮은 발열 및 전력소비: 소자는 나노채널을 사용하므로 낮은 전압 레벨을 가진다. 실험적으로, 단순히 채널폭을 변경하여 ㎁보다 훨씬 적게 전류를 동조하였다. 2014년에는, 통상적인 마이크로프로세서가 4×109 로직 요소로 구성될 것이라고 예상되었다. 현재의 초기 소자로도, 전체 전력소비는 예상되는/요구되는 183W보다 현저히 낮은 10W이하이다.

Claims (18)

  1. 전자회로 구성요소에 있어서,
    기판 지지 이동 전하 캐리어, 절연피처의 양쪽에 제1기판영역 및 제2기판영역을 형성하도록 기판표면상에 형성된 상기 절연피처를 포함하여 이루어지고, 상기 절연피처는 서로에 근접하게 위치되나 세장채널을 제공하기 위해서 이격되어 있는 제1영역 및 제2영역을 포함하되, 상기 세장채널은 상기 제1기판영역으로부터 상기 제2기판영역으로 상기 기판내에 전하캐리어 흐름통로를 제공하며,
    상기 세장채널은 상기 전하캐리어 흐름통로의 파라미터가 상기 제1기판영역과 상기 제2기판영역 사이의 전위차에 따라 달라지도록 치수가 정해지고 배치되는 것을 특징으로 하는 전자회로 구성요소.
  2. 제1항에 있어서,
    상기 전자회로 구성요소는 다이오드를 포함하여 이루어지는 것을 특징으로 하는 전자회로 구성요소.
  3. 제1항 또는 제2항에 있어서,
    상기 세장채널의 길이는 적어도 100 나노미터인 것을 특징으로 하는 전자회로 구성요소.
  4. 제1항에 있어서,
    상기 세장채널의 폭은 500㎚ 이하인 것을 특징으로 하는 전자회로 구성요소.
  5. 제1항에 있어서,
    상기 절연피처는 상기 제1기판영역 및 상기 제2기판영역을 분리하는 제1절연라인 및 상기 제1절연라인에 대하여 각도를 가지고 연장되고, 상기 세장채널을 형성하는 제2절연라인에 의하여 형성되는 것을 특징으로 하는 전자회로 구성요소.
  6. 제1항에 있어서,
    상기 세장채널은 상기 제1기판영역 및 상기 제2기판영역 중 단지 하나의 기판영역안으로 연장되어, 상기 제1영역 및 상기 제2영역이 상기 하나의 기판영역에 존재하는 전압에 노출되는 것을 특징으로 하는 전자회로 구성요소.
  7. 전파(full wave) 정류기 회로에 있어서,
    기판은 각각의 전기 단자를 갖는 4개 이상의 영역으로 절연라인들에 의하여 분리되고, 세장채널들은 다이오드를 형성하기 위해서 상기 4개 이상의 영역사이의 상기 절연라인들에 선택적으로 제공되며, 상기 다이오드 각각은 제2항에 따른 다이오드이며, 전파 정류 작용을 제공하는 것을 특징으로 하는 전파 정류기 회로.
  8. OR 게이트 회로에 있어서,
    기판은 절연라인들에 의하여 3개 이상의 영역으로 분리되고, 제1영역은 제1입력단자를 제공하고, 제2영역은 제2입력단자를 제공하고, 제3영역은 출력단자를 제공하며;
    제1세장채널은 상기 제1영역과 상기 제3영역 사이에 제공되고, 제2세장채널은 상기 제2영역과 제3영역에 제공되며, 상기 채널들 각각은 제2항에 따른 다이오드를 제공하여;
    상기 제1입력단자 또는 상기 제2입력단자에 로직 HIGH 전압의 인가시 영역들 사이에서의 전류흐름을 인에이블시키고, 상기 제1입력단자 및 상기 제2입력단자로의 로직 HIGH 전압 및 로직 LOW 전압의 인가에 응답하여 OR 특성을 반영하는 출력전압을 상기 출력단자에서 획득하는 것을 특징으로 하는 OR 게이트 회로.
  9. AND 게이트 회로에 있어서,
    기판은 절연라인들에 의하여 적어도 제1, 제2 및 제3영역으로 분리되고, 상기 제1영역은 제1입력단자를 제공하고, 상기 제2영역은 제2입력단자를 제공하며, 상기 제3영역은 출력단자를 제공하고;
    제1세장채널은 상기 제1영역과 상기 제3영역 사이에 제공되고, 제2세장채널은 상기 제2영역과 제3영역에 제공되며, 상기 채널 각각은 제2항에 따른 다이오드를 제공하며;
    상기 제1입력단자 및 상기 제2입력단자에 로직 HIGH 전압의 인가시 상기 영역들 사이에서의 전류흐름을 인에이블시키고, 상기 제1입력단자 및 상기 제2입력단자로의 로직 HIGH 전압 및 로직 LOW 전압의 인가에 응답하여 AND 특성을 반영하는 출력전압을 상기 출력단자에서 획득하는 것을 특징으로 하는 AND 게이트 회로.
  10. 제9항에 있어서,
    레지스터로서 역할하고 제1항에 따른 구성요소를 제공하는 세장채널에 의하여 상기 제3영역에 접속되고, 전압레일로서 역할하고 제4기판영역을 포함하는 것을 특징으로 하는 AND 게이트 회로.
  11. 제1항 또는 제2항에 있어서,
    상기 세장채널은 부성 미분 저항(NDR)특성이 제공되도록 하는 것을 특징으로 하는 전자회로 구성요소.
  12. 오실레이터회로에 있어서,
    1이상의 리액턴스 구성요소와, 제11항에 따른 구성요소를 포함하는 것을 특징으로 하는 오실레이터회로.
  13. 제2항에 있어서,
    포토다이오드로 형성되고, 상기 채널의 치수는 광을 발생하도록 하는 전압의 인가 시 애벌런치 브레이크다운(Avalanche breakdown)이 생기는 영역을 생성하도록 되는 것을 특징으로 하는 전자회로 구성요소.
  14. 발광용 매트릭스 어레이에 있어서,
    행 및 열 어드레스 라인을 포함하여 이루어지고, 상기 매트릭스의 각각의 요소는 제13항에 따른 포토다이오드인 것을 특징으로 하는 발광용 매트릭스 어레이.
  15. 제2항에 있어서,
    상기 다이오드는 용액내에 있는 분자종 또는 광에 노출되는 경우, 검출가능한 전류를 발생시키도록 구성되는 것을 특징으로 하는 전자회로 구성요소.
  16. 광검출용 매트릭스 어레이에 있어서,
    행 및 열 어드레스 라인을 포함하여 이루어지고, 상기 매트릭스의 각각의 요소는 제15항에 따른 구성요소 것을 특징으로 하는 광검출용 매트릭스 어레이.
  17. 제4항에 있어서,
    상기 세장채널의 폭은 100㎚ 이하인 것을 특징으로 하는 전자회로 구성요소.
  18. 제17항에 있어서,
    상기 세장채널의 폭은 30 내지 50㎚ 이하인 것을 특징으로 하는 전자회로 구성요소.
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