TWI501316B - 用以形成基板元件之方法 - Google Patents

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Description

用以形成基板元件之方法
本發明有些部分係以與美國聯邦政府美國特種作戰司令部合約編號W911QY-66-C-0099之合約為原則。因此，美國聯邦政府可對本發明具有特定權利。
本發明有關形成基板元件之方法，包括半導體元件，諸如奈米線路、電晶體及其他結構，及藉由該等方法形成之元件。
製造電子組件諸如奈米線路及電晶體之方法過去係使用金屬催化之蒸汽-液體-固體(VLS)生長技術執行，接著是後續之裝置製造，例如於第二片基板上。然而，VLS方法限制可製造之裝置類型。例如，難以在VLS生長晶圓上構出閘極或其他電極之圖案，因為該結構一般為垂直取向。此外，難以產生自身對準源極及汲極摻雜結構，此係習用金屬氧化物半導體(MOS)電晶體之標準特色。使用傳統VLS技術產生具有輕度摻雜汲極區之結構亦具有挑戰性。通常，VLS製造之結構(例如奈米線路)的垂直取向妨礙許多廣泛使用於半導體工業之標準圖案化技術。
另外，VLS生長採用金屬催化，經常導致所形成之結構受到污染，且無法精確控制尺寸或表面光滑性。
因此需要克服此等缺點之製造基板元件的方法。
本發明藉由提供形成基板元件(包括電子組件諸如奈米線路及電晶體)之方法來滿足前述需求。
於具體實施態樣中，本發明提供形成一或多個基板元件之方法。適當之具體實施態樣中，提供配置於承載層上之基板層。隨後於基板層上配置一或多個罩蓋區以覆蓋至少一部分之基板層。隨後移除一或多個未覆蓋之基板層區段。接著，移除至少一部分位於基板層下方之承載層，以形成一或多個懸吊式基板元件，其中該懸吊式基板元件保持連接至基板層(適當之具體實施態樣中，經由一或多個側向承載片)且可在移除前處理。隨後移除基板元件。
例示具體實施態樣中，基板層係包含半導體(例如矽)且承載層係包含半導體氧化物(例如氧化矽)。另外之具體實施態樣中，承載層係包含半導體合金(例如SiGe)或經摻雜半導體(例如經摻雜Si)。適當之具體實施態樣中，本發明所述之罩蓋區係為微影光罩且各種不同層之移除係經由蝕刻發生(包括各向同性及各向異性蝕刻)。最終移除步驟亦可包含罩蓋及蝕刻，以移除基板元件。其他具體實施態樣中，可使用超音波或機械裁切，以移除基板元件。
處理基板元件之方法的實例係包括將各種不同層--諸如絕緣體層(例如氧化物層)及位於絕緣體層上之後續閘極層(例如金屬或多晶矽)--配置於該等元件上。附加處理亦可包括元素之輕度及重度摻雜，及保護層諸如氮化物層之附加。
本發明亦提供藉本發明所述之各種方法製備的奈米線路，包括包含半導體核心、氧化物層及金屬或多晶矽外殼之奈米線路。本發明亦提供可藉本發明各種方法製備之電晶體組件。
本發明亦提供形成一或多個基板元件之方法，其中該基板元件在處理過程中非懸吊。適當地，提供配置於承載層上之基板層，隨後將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層。隨後移除一或多個未覆蓋之基板層區段，以形成一或多個基板元件。隨後在移除前處理基板元件(例如配置各種不同層、摻雜等)。
本發明之其他特色及優點係列示於以下描述中，一部分將因該描述而成為顯而易見，或可藉施行本發明而習得。本發明優點係由該結構實現及達成，且特別於本文書面描述及申請專利範圍連同附圖指明。
應明瞭前文整體描述及下文詳述皆僅供例示及說明，用以提供所申請之發明的進一步說明。
現在參考附圖描述本發明。圖中，相同參考編號係表示相同或功能相似之元件。
發明之詳細說明
應瞭解本發明所示及所述之特定實施執行係為本發明實例，絕不限制本發明之範圍。實際上，為簡要計，習用電子學、製造、半導體裝置及奈米結晶、奈米粒子、奈米線路(NW)、奈米棒及奈米帶技術及系統之其他功能性層面(及系統之個別操作組件的組件)在本發明可能不詳細描述。此外，該等技術適於電系統、光學系統、消費性電子產品、工業或軍用電子產品應用、無線系統航空應用及任何其他應用。
使用於本發明時，術語"奈米結構"意指具有至少一個尺寸小於約500奈米(包括小於約1奈米之尺度)的區域或特徵尺寸的結構。使用於本發明時，當意指任一數值時，"約"意指所述之值±10%之值(例如"約100奈米"涵蓋90奈米至110奈米且包括90奈米及110奈米之尺寸範圍)。本發明所使用之術語"奈米結構"係涵蓋奈米粒子、量子點、奈米結晶、奈米線路、奈米棒、奈米帶、奈米管、奈米四足管及其他類似之熟習此技術者已知奈米結構。遍及全文所述之奈米結構(包括奈米粒子、奈米結晶、量子點、奈米線路等)適當地具有至少一個小於約500奈米之特徵尺寸。適當地，奈米結構之至少一個特徵尺寸係小於約500奈米，小於約300奈米，小於約200奈米，小於約100奈米，小於約50奈米，小於約20奈米，小於約15奈米，小於約10奈米或小於約5奈米(例如跨經奈米結構之寬度或長度之尺寸)。
使用於本發明時，術語"基板元件"意指自基板材料或層形成之結構。可使用本發明方法製得之基板元件的實例係包括但不限於線路、棒、帶、四足管(包括奈米結構諸如奈米線路、奈米棒、奈米帶、奈米四足管、奈米管、奈米點、奈米結晶及諸如此類者)，以及電路元件，諸如電晶體、電容器、二極體、電阻器、感應器等，及電路元件於同一基板元件上形成可移除且可使用於進一步之應用中的複雜裝置之組合物，諸如於同一元件上之電晶體、電容器、二極體等。
藉本發明方法製得之基板元件可自任何適當之材料製得，包括無機材料，諸如無機導電性材料(例如金屬)、半導體材料及絕緣體材料。例示具體實施態樣中，半導體元件係使用本發明方法製得。使用於本發明時，"半導體元件"意指包含至少一個半導體之結構，例示具體實施態樣中，可包含附加層或材料。適用於施行本發明之半導體材料及半導體元件係包括美國專利申請案編號10/796,832所述者，且係包括任何類型之半導體，包括II-VI族、III-V族、IV-VI族及IV族半導體。適當之半導體材料係包括但不限於Si、Ge、Sn、Se、Te、B、C(包括鑽石)、P、BN、BP、BAs、AlN、AlP、AlAs、AlSb、GaN、GaP、GaAs、GaSb、InN、InP、InAs、InSb、AlN、AlP、AlAs、AlSb、GaN、GaP、GaAs、GaSb、ZnO、ZnS、ZnSe、ZnTe、CdS、CdSe、CdTe、HgS、HgSe、HgTe、BeS、BeSe、BeTe、MgS、MgSe、GeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSe、PbTe、CuF、CuCl、CuBr、CuI、Ge3 N4 、(Al、Ga、In)2 (S、Se、Te)3 、Al2 CO及二或更多種該等半導體之適當組合物。另外之具體實施態樣中，基板元件可包含材料諸如金屬、多晶矽、聚合物、絕緣體材料等。適當之金屬係包括但不限於Pd、Pt、Ni、W、Ru、Ta、Co、Mo、Ir、Re、Rh、Hf、Nb、Au、Ag、Fe、Al、WN2 及TaN。適當之絕緣體材料係包括但不限於SiO2 、TiO2 及Si3 N4 。
例示具體實施態樣中，本發明提供形成一或多個基板元件之方法，如參考圖1A至1V之圖2中流程圖200所述。圖1A至1V之示意圖中，下半頁上之圖(例如圖1B、1D、1F、1H、1J、1L、1N、1P、1R、1T及1V)顯示晶圓101於全文所述之處理期間的俯視圖。上半頁之圖(例如圖1A、1C、1E、1G、1I、1K、1M、1O、1Q、1S及1U)顯示經由晶圓101之各個不同層取得的剖視圖。下半頁所示之雙頭箭號(1-1)表示剖視圖貫穿上半頁所示之晶圓101的位置及方向。
如流程圖200所示，在步驟202中，提供位於承載層104上之基板層102。適當地是基板層102完全覆蓋承載層104，唯非必要完全覆蓋承載層104。通常，基板層102之厚度係小於承載層104，唯此亦非必要。基板層102之厚度決定最終基板元件之一項尺寸。通常，基板層102之厚度係約1奈米至約1厘米，適當地約1奈米至約1毫米，約1奈米至約1微米或約1奈米至約500奈米。如圖1A所示，適當地於視情況存在之承載平台106上提供承載層104。
例示具體實施態樣中，基板層102係包含半導體。例示半導體係本發明所述，且係包括Si、Ge、Sn、Se及Te。如下文詳細討論，適當的是基板層102及承載層104係可區別地移除。即，基板層102係藉不移除(或實質上不移除)承載層104之第一種物質移除，相同地，承載層104係藉不移除(或實質上不移除)基板層102之第二種物質移除。具體實施態樣中，基板層102係包含半導體及承載層104，適當地包含半導體氧化物、半導體合金或經摻雜半導體。例示具體實施態樣中，承載層104係包含半導體氧化物，諸如基板層102之氧化物(例如，若基板層102為Si，則為SiO2 )，唯另外之具體實施態樣中，該半導體氧化物可包含異於基板層之半導體。
其他具體實施態樣中，承載層104係包含半導體合金，諸如基板層102之合金(例如若基板層102為Si，則為SiGe)，唯另外之具體實施態樣中，該半導體合金可包含異於基板層之半導體。使用於本發明時，術語半導體合金意指一或多種半導體材料及一或多種金屬之均勻混合物。
用以生成包含於半導體合金上之半導體的晶圓101之方法係技術界所熟知。例如，使用磊晶沈積技術或使用處理，或兩者之組合。處理係描述於美國專利編號5,374,564，其針對之教示以引用方式併入本文。使用在黏合之前植入的氫層，及本體半導體(例如矽)，其於黏合後被破壞留下薄層。在方法中，使用氫植入及退火來破壞黏合晶圓之裝置晶圓的本體。使用化學機械拋光(CMP)將初裁切晶圓之不均勻性平坦化且最小化。例如，方法可用以如下形成該半導體/半導體合金晶圓：1)裝置晶圓(例如Si)係經處理以具有裝置品質表層，於裝置層上提供一層，且於特定深度植入埋置富氫層；2)提供具有合金表面之"操作晶圓"；3)將裝置晶圓翻轉且黏合表面；4)將該結構退火，以形成來自氫化物形成之連接空隙；5)破壞該結構；及6)經轉移之裝置層經CMP拋光且清洗。適當之具體實施態樣中，該半導體合金層係為假型(即，晶格與該半導體基板層符合)，或該半導體合金層中之應變可使用針對經應變半導體(例如Si)及半導體合金(例如SiGe)技術界所發展之技術釋除。
另外之具體實施態樣中，承載層104係包含經摻雜半導體，諸如基板層102之經摻雜半導體(例如若基板層102為Si，則為經摻雜Si)，唯另外之具體實施態樣中，該經摻雜半導體可包含異於基板層之半導體。用於承載層104之經摻雜半導體的例示摻雜劑係揭示於本發明或係技術界已知。位於半導體基板層102下方之經摻雜半導體承載層(104)的生成可採用技術界已知之半導體磊晶沈積技術製備。再另外具體實施態樣中，承載層104可包含多晶矽。
在流程圖200之步驟204中，一或多個罩蓋區108配置於基板層102上，以覆蓋至少一部分之基板層102。如圖1C及1D中所示，罩蓋一條基板層102，使得其兩側為兩個未覆蓋基板層110區段。應注意雖然圖1A至1V說明單一基板元件之形成，但本發明方法可應用以自單一晶圓101或自多個晶圓同時製備基板元件(例如2、5、10、50、100、1000、10000等)。
在流程圖200之步驟206中，移除未覆蓋之基板層區段110。此生成位於罩蓋區下方之基板區段112，如圖1E所示。應注意基板區段112之接合點111之一或兩端仍連接至基板層102。因此，如圖1E所示，剖視圖中仍可見到基板層102，其中基板區段112係於接合點111連接。如圖1E所示，移除未覆蓋之基板層區段110顯露出承載層104位於基板層102下方的區段。如本發明所討論，因為基板層102及承載層104係可區別地移除，故基板層102之移除實質上不影響底層承載層104之整體性。
在流程圖200之步驟208中，移除罩蓋區108。之後，在步驟210，移除至少一部分之位於基板層102下方的承載層104，以形成一或多個懸吊式基板元件112'。應注意其他具體實施態樣中，罩蓋區108並非必要在步驟210之前移除。如本文所示，懸吊式基板元件112'保持在任一端(例如懸臂式式吊於承載層104上方)或於兩端(例如以橋形式懸吊於承載層104上方)連接至基板層102。如本發明所述，生成懸吊式基板元件112'的能力，使得該等元件在自晶圓101取出之前的步驟212中，進一步處理。如圖1G所示，懸吊式基板元件112'與承載層104完全分離，在步驟210中，至少移除充分之承載層104，以側蝕(例如於114)懸吊式基板元件112'。在步驟214，自晶圓101移除基板元件112'。應瞭解術語"基板元件"及"懸吊式基板元件"在全文中可交換使用，，懸吊式基板元件大體上用以表示元件仍連接至基板層102。此外，應瞭解基板區段112係用以表示在側蝕且與承載層104分離之前的基板元件112。如下文詳細討論，基板元件112"意指藉支座單元1704承載之基板元件。
適當之具體實施態樣中，在步驟204中罩蓋區之配置係包含配置抗蝕刻罩蓋區，諸如微影光罩。之後，在步驟206中，未覆蓋之基板層區段110係適當地藉蝕刻移除。通常，使用於本發明時，各種層之移除係適當地藉由蝕刻執行。
使用於本發明時，術語"蝕刻"或"進行蝕刻"係表示移除基板之暴露或未覆蓋材料(例如基板層、承載層以及其他物質)的任何方法，包括化學、物理或能量。適當之蝕刻方法的實例係包括但不限於化學蝕刻，諸如酸或鹼蝕刻，包括濕式化學蝕刻(例如使用乙酸(H3 COOH)、鹽酸(HCl)、氫氟酸(HF)、硝酸(HNO3 )、磷酸(H3 PO4 )、氫氧化鉀(KOH)、氫氧化鈉(NaOH)、硫酸(H2 SO4 )，以及一般技術者已知之其他化學物質，參見例如美國專利編號7,153,782、7,115,526、5,820,689)；光化學蝕刻，參見例如美國專利編號4,414,066及5,092,957，以及Ashby,"Photochemical Dry Etching of GaAs",Appl. Phys. Lett. 45 :892(1984)；Ashby等人，"Composition-selective Photochemical Etching of Compound Semiconductors",Appl. Phys. Lett. 47 :62(1985),Smith,R.A.,Semiconductors,2nd Ed.,Cambridge Univ. Press,New York,1978,p. 279；電漿蝕刻，參見例如美國專利編號3,615,956、4,057,460、4,464,223及4,595,454；反應離子化蝕刻(RIE)，參見例如美國專利編號3,994,793、4,523,976及4,599,136；電子束蝕刻，參見例如美國專利編號4,639,301、5,149,974及6,753,538,以及Matsui等人，"Electron Beam Induced Selective Etching and Deposition Technology,"Journal of Vacuum Science and Technology B 7 (1989),Winkler等人"E-Beam Probe Station With Integrated Tool For Electron Beam Induced Etching,"Microelectronic Engineering 31 :141-147(1996)。前文列示之每一份專利及參考資料皆以引用方式針對所有目的整體併入本文，尤其是其各種蝕刻方法及組合物的揭示。在其中採用經摻雜半導體或半導體合金作承載層104之具體實施態樣中，可採用視合金材料(例如Ge)之含量而具有差異蝕刻速率的蝕刻，諸如氣相蝕刻。通常，採用該等例如HCl之蝕刻較諸如HF之苛性蝕刻的問題少。
本發明所使用之"各向異性地"蝕刻意指在一主要方向之蝕刻速率大於其他方向之蝕刻速率。適當地，於各向異性蝕刻中，在主要方向(例如基板表面平面之法線)以外之方向的蝕刻速率接近零。適當地，在步驟206中之移除係藉蝕刻執行，適當地為各向異性蝕刻。例如，如圖1E所示，基板層102主要僅於基板層102平面之法線方向被移除。由於基板層係各向異性地蝕刻移除，即，僅有在基板平面之法線方向，故所生成之基板元件112'的剖面直徑實質上與覆蓋基板之罩蓋區108的尺寸相同。例如，若罩蓋區108配置成條狀，例如，如圖1D及1E所示，寬度約100奈米，隨後於基板層102未覆蓋部分上執行各向異性蝕刻，其中該基板層102之厚度係約100奈米，則生成尺寸尺度約100x100奈米之基板元件112'。因此，藉由控制基板層102之厚度及罩蓋區108之寬度，可控制基板元件112'之剖面尺寸。適當地，基板元件112'之剖面尺寸的尺度係約1奈米至約500奈米乘約1奈米至約500奈米。應瞭解雖然剖面尺寸可在兩方向上皆相同(即，正方形)，但使用本發明揭示之方法亦可形成不具有相等剖面尺寸之元件。另外，藉由控制罩蓋區108之長度，可設定基板元件112'之最大長度，且隨後在移除或處理期間視需要縮短。
適當地，流程圖200之移除在步驟210係包含蝕刻，於例示具體實施態樣中，係包含各向同性蝕刻。各向同性蝕刻意指其中在所有方向之蝕刻速率皆相同或實質相同的蝕刻方法。即，沒有主要方向之蝕刻。如圖1G所示，各向同性蝕刻藉由在實質相同速率移除所有方向之材料，使得可移除位於基板層102下方之承載層104，尤其可使基板元件112'側蝕(例如於114)，藉以使其可懸吊於一或兩個對基板層102之接合點111之間(另外之具體實施態樣中，懸吊式基板元件112'可於兩個以上接合點111上接合至基板層102)。
例示具體實施態樣中，全文使用於各種具體實施態樣之罩蓋區108可包含負型光阻材料。其他具體實施態樣中，可使"正型光阻層"。使用於本發明時，"負型光阻層"意指當曝照輻射(包括可見光及紫外線波長，以及電子束及x-射線輻射)時變成相對不可溶於光阻顯影劑之材料。負型光阻層之未曝照部分(即，覆蓋)隨後可藉光阻顯影劑溶解，而覆蓋區域則無法顯影。負型光阻層之使用方法實例以及光阻顯影劑可參見例如Sze,S.M.,"Semiconductor Devices,Physics and Technology,"John Wiley & Sons,New York,pp. 436-442(1985)，其揭示內容整體以引用方式併入本文。通常，用以施行本發明之負型光阻係包含與光敏性化合物組合之聚合物。在曝照輻射(例如UV光)時，光敏性化合物使聚合物交聯，而使其抵抗顯影溶劑。而未曝照區域可藉顯影溶劑移除。某些例示負型光阻材料及顯影劑係包括747、共聚物-丙烯酸乙酯及甲基丙烯酸縮水甘油酯(COP)、GeSe及聚(甲基丙烯酸縮水甘油酯-共-丙烯酸乙酯)DCOPA。負型光阻材料之配置可使用任何適當方法執行，例如，旋塗、噴塗或層置該層。相對地，"正型光阻"材料在曝照輻射時變得較無化學耐受性，因此依與負型光阻材料相反之方式發揮作用。此情況下，曝照輻射之材料保留而生成光罩，而未曝照區域則移除。
因此，例示具體實施態樣中，光阻層配置於承載層102上。之後，將所需圖案安置於光阻層頂部，使得在曝照輻射後，可將非化學耐受性(即，可化學移除)之區域移除，以留下抗蝕刻之罩蓋區108，及基板層102(或本發明所述之其他層)之開放、未覆蓋區域，其隨後可使用全文所述之各種方法移除(例如蝕刻)。
在流程圖200步驟208中罩蓋區108之移除可使用任何適當之方法進行，諸如單純以溶解溶液(例如醇或以水性為主之溶液)洗滌或淋洗基板層102，以移除罩蓋區108，或藉由電漿灰化(例如基於O2 氣體之電漿蝕刻)。
另外之具體實施態樣中，罩蓋區108可包含配置於各種表面諸如基板層102上之氮化物層。隨後可使用微影光罩將氮化物層圖案化，隨後蝕刻以形成"硬光罩"，防止底層覆蓋區域之蝕刻。使用與微影技術組合之氮化物罩蓋係一般技術者所熟知。
可使用各種方法，以在步驟214中自晶圓101移除基板元件112'。例如，適當之具體實施態樣中，移除在步驟214包含先將一或多個罩蓋區108配置於懸吊式基板元件112'上，如圖1O及1P所示。隨後移除至少一部分之懸吊式基板元件112'及/或基板層102，以自基板層102分離懸吊式基板元件112'，如圖1Q及1R所示(例如，蝕刻以分離一或多個接合點111)。如圖1R所示，移除基板元件112'/基板層102顯露出位於下方之承載層104。如圖1S及1T所示，基板元件112'被單蓋區108所環繞，此整體結構可自晶圓101移除。備擇具體實施態樣中，在移除罩蓋區108之前，基板元件112'及罩蓋區108可保留於晶圓101上。移除罩蓋區108(例如溶解)則留下基板元件112'之個別結構，例如，如圖1V及1U所示。如全文所討論，適當情況為罩蓋區108係為抗蝕刻之微影光罩。移除一部分懸吊式基板元件112'及/或基板層102係適當地藉由蝕刻使用各種本發明所述之技術進行。適當之具體實施態樣中，使用各向異性蝕刻，以主要於基板層平面之法線方向藉蝕刻由基板層102移除基板元件112'，使得於基板元件112'末端進行"切削"。
另外之具體實施態樣中，可藉由單純地攪動或振動懸吊式基板元件112'，例如，藉由使用超音波，自基板層102分離基板元件112'。如圖1W所示，懸吊式基板元件112'可經由相當薄或易碎之連接124連接至基板層102。藉超音波振盪懸吊式基板元件112'，可引發該元件自基板層102斷裂脫離。再另外具體實施態樣中，可機械裁切、鋸切或自基板層102分離元件，而自基板層102移除基板元件112'。例如，如圖1X所示，可自基板層102機械切削基板元件112'，例如，沿著切削線128。用以自基板層102機械裁切基板元件112'之方法的實例係包括使用鋸、刀或刀具或刀片、雷射、水射流及其他類似裝置。
如全文所討論，形成基板元件112'使其懸吊(即，於一或兩端連接，或甚至經由附加接合點111連接至基板層102)，使得可在仍位於晶圓101上時進一步處理該等元件，如流程圖200之在步驟212所示。基板元件112'懸吊式事實係表示可於元件之一個表面(例如頂面、底面或一側面)上進行處理，或適當地，可同時於所有表面上進行，因為在基板元件112'進行下方切削之後，所有表面皆暴露。
另外之具體實施態樣中，為了在處理期間對懸吊式基板元件112'提供額外之支撐，於懸吊式基板元件112'及承載層104之間添加填料以提供穩定化，藉以降低彎曲或翹曲/下垂及在處理期間之元件破損及接觸。可用於施行本發明之例示填料係包括但不限於以半導體為底質之材料(例如以Si為底質之材料)，諸如半導體合金(例如SiGe)、經摻雜半導體(例如經摻雜Si)或多晶矽。適當地，該等填料在與懸吊式基板元件112'比較時可區別地移除，因此使得其可稍後移除，而限制對於懸吊式基板元件112'及/或已配置於該等元件上之層的衝擊性。該等填料尤其可使用於基板元件(諸如奈米線路)之濕式處理中，以防止奈米線路於處理期間彼此且/或與承載層104接觸。
如圖1I所示，可於基板元件112'上執行之起始處理係將基板元件112'之角"修圓"，以產生更圓或更橢圓之剖面。應瞭解此種"修圓"並非必要。一具體實施態樣中，此種起始處理可包含配置氧化物層(例如，如本發明所述般生長氧化物薄層)，隨後移除或蝕刻去除此種"犧牲"氧化物層。藉由蝕刻去除犧牲氧化物層，顯露出清潔之基板元件112'層，此外，亦將形成後原始存在之元件的角稍微修圓。另外之具體實施態樣中，於H氣體存在下之熱處理亦可在後續處理及移除之前造成基板元件112'之角的修圓。
後續處理可包含將絕緣體層配置於懸吊式基板元件112'上。如圖1K及1L所示，絕緣體層116係適當地配置，使得覆蓋基板元件112'之所有暴露表面。例示具體實施態樣中，絕緣體層116係為生長於基板元件112'上之氧化物層。例如，當基板層102係為半導體諸如Si、Ge、Sn、Se、Te或B時，所生長之氧化物係為半導體氧化物諸如Si氧化物(SiO2 )、Ge氧化物、Sn氧化物、Se氧化物、Te氧化物或B氧化物。因為基板元件懸吊，故元件之所有表面皆同等地氧化，因此，氧化物層基本上在所有方向皆同等地自/於元件上"生長"。即，該層在基本上所有方向皆同等之速率下生長，因此在基板元件112'表面之法線方向的厚度增加。然而，應注意可藉由結晶取向、應力以及其他因素造成生長速率之變化。
在全文中使用之術語"配置"(用以描述例如各種層包括絕緣體層116之配置時)，係表示於基板元件112'上形成、施加、配置或生術各種層(例如絕緣體層)。術語"配置"在使用於絕緣體層116時，不限於絕緣體層(例如氧化物層)之實際生長。圖1K顯示於所有表面上同等或實質上同等地配置絕緣體層116之基板元件112'的剖面圖。配置於基板元件112'上之絕緣體層116的量可依各種方式控制，視配置方法而定。例如，藉由移除或增加氧之量，可控制生長中氧化物層之厚度。某些情況下，已發現配置絕緣體層116造成懸吊式基板元件112'膨脹。因此，可能期望使用懸臂式基板元件112'(即，經於一端經由接合點111連接)而非於兩端連接之懸吊式基板元件112'，以使處理期間之翹曲減至最少。用以限制或克服基板元件112'膨脹之另一種方法是於高溫下執行絕緣體沈積(例如氧化物生長)，或執行生長後熱退火。其他解決方案係包括藉由電漿化學氣相沈積(CVD)或低壓化學氣相沈積(LPCVD)沈積絕緣體層。
另外之具體實施態樣中，可於基板元件112'上進行其他額外之處理。例如，可於絕緣體層116上配置閘極層120，如圖1M及1N所示。如圖1K至1L所示，雖然絕緣體層116一般僅配置於基板元件112'及基板層102之暴露表面上(例如若生長氧化物)，但閘極層120之配置適當地覆蓋所有暴露表面。適當地，閘極層120係為金屬或多晶矽層，或類似導電性材料。作為閘極層120之例示金屬係包括但不限於鈀(Pd)、銥(Ir)、鎳(Ni)、鉑(Pt)、金(Au)、釕(Ru)、鈷(Co)、鎢(W)、碲(Te)、錸(Re)、鉬(Mo)、鐵鉑合金(FePt)、氮化鉭(TaN)等。
適當之具體實施態樣中，藉本發明方法形成之基板元件係為奈米線路。因此，另一具體實施態樣中，本發明提供奈米線路。例如，藉由先提供配置於承載層104上之基板層102而製得奈米線路。如本發明所討論，適當的是基板層102係包含半導體且承載層104係包含半導體氧化物。之後，與一或多個罩蓋區108(例如抗微影蝕刻罩蓋區)配置於基板層102上，以至少覆蓋一部分之基板層102。隨後移除一或多個未覆蓋之基板層區段110(例如藉由蝕刻)，以生成基板區段112。適當地，在移除罩蓋區108之後，移除至少一部分之位於基板層102下方的承載層104，以形成一或多個懸吊式基板元件112'，其中該懸吊式基板元件112'保持於至少一個接合點111連接至基板層102，使其可在移除前進行處理(例如添加各種殼層等)。隨後移除基板元件112'作為奈米線路122。
如全文所討論，奈米線路可藉由將一或多個罩蓋區108(例如抗蝕刻微影光罩)配置於懸吊式基板元件112'上而移除，如圖1O及1P中所示。隨後移除(例如經由蝕刻)至少一部分之懸吊式基板元件112'及/或基板層102，以自基板層102分離懸吊式基板元件112'，如圖1Q及1R所示。如圖1S及1T所示，基板元件112'被罩蓋區108所環繞且可自晶圓101移除。另外之具體實施態樣中，可藉由單純地攪動或振動懸吊式基板元件112'，或藉由自基板層102機械裁切，而自基板層102分離基板元件112'。
本發明方法所提供之奈米線路122適當地包含核心層(例如基板層112，例如半導體)，隨後是環繞核心之一或多種殼層(例如絕緣體層116及/或閘極層120)，以形成核-殼-殼結構。亦可使用本發明所揭示之方法添加附加層/殼，例如將附加金屬或其他材料層配置於奈米線路122上。如本發明所討論，奈米線路122之直徑(或剖面)可藉由配置所需厚度之基板層102，隨後罩蓋所需區段，使得在移除未罩蓋區域後，生成所需之區段。奈米線路122係適當地製備，以具有約5至500奈米之直徑，適當地約10至400奈米，約50至300，或約100至200奈米，例如，約20奈米，約30奈米，約40奈米，約50奈米，約60奈米，約70奈米，約80奈米，約90奈米，約100奈米，約110奈米，約120奈米，約130奈米，約140奈米，約150奈米，約160奈米，約170奈米，約180奈米，約190奈米，或約200奈米直徑。奈米線路122之長度可藉由基板層102之原始尺寸，以及在配置罩蓋區108期間形成之未覆蓋基板區域的尺寸來控制。適當之具體實施態樣中，奈米線路122之長度係為約0.5至約50μm尺度，適當地約0.5至約20μm，例如，約0.5至約10μm或約1至約10μm長度。
另外之具體實施態樣中，本發明方法可包含附加處理步驟，包括但不限於以一或多種摻雜原子摻雜懸吊式基板元件112'，如在流程圖200之步驟216所示。使用於本發明時，"摻雜"意指以具有較與基板基板鍵結所需為多之數目的電子(n型，n)或較少數目電子(p型，p)之摻雜劑原子生長或植入基板諸如半導體(例如矽)。例如，矽晶中原子濃度約為5 x 1023 /cm3 。矽於室溫下之本質載流子濃度係約1 x 1010 /cm3 。約1 x 1013 /cm3 至5 x 1015 /cm3 濃度之摻雜，或一個摻雜劑原子/5 x 1010 結晶原子至一個摻雜劑原子/1 x 108 結晶原子係視為輕度摻雜(n- ,p- )。另外之具體實施態樣中，輕度摻雜可包括於1 x 1017 至1 x 1018 /cm3 之摻雜。當需要使用少量載流子使電流流動時，如逆層之金屬-氧化物-半導體場效電晶體(MOSFET)，使用輕度摻雜半導體。於約5 x 1017 /cm3 及更高濃度之摻雜，或一個摻雜劑原子/1 x 105 結晶原子，係視為重度摻雜(n+ ,p+ )。重度摻雜半導體中所有電子於室溫下皆處於傳導譜帶；n+ 及p+ 摻雜半導體表現如同金屬。摻雜可藉由相對於被摻雜表面的任一方向提供摻雜劑原子而進行。適當之具體實施態樣中，摻雜劑原子可於被摻雜表面之法線方向(90°)，或介於約30°至80°之間的角度，約30°至60°之間的角度，或對該表面約45°之角度下提供。如流程圖200步驟220所示，在步驟216中摻雜之後，可於摻雜劑原子/懸吊式基板元件112'施加熱退火。使用於本發明時，熱退火意指加熱至有助於摻雜劑原子連同活性摻雜劑原子擴散至基板層102內之適當溫度。例示具體實施態樣中，熱退火係包含加熱至約500℃-1500℃歷經數秒至數分鐘至數小時，適當的為3至50秒或更短之尺度。
另一具體實施態樣中，基板元件112'之處理，包括摻雜，可如圖3A至3P之示意圖所示般參考圖4之流程圖400進行，以製得一或多個如圖3O及3P所示之電晶體元件306。適當之具體實施態樣中，如圖4之流程圖400所示(且如圖2所示且前文所述)，在步驟402提供包含配置於承載層104(例如半導體氧化物、半導體合金或經摻雜半導體)上之基板層102(例如半導體)的晶圓101。在步驟404中，將罩蓋區108(諸如光阻蝕刻光罩)配置於基板層102上，隨後在在步驟406中移除未覆蓋之基板層區段。此生成基板元件112。在適當地移除罩蓋區108之後，在步驟410中移除一部分位於基板層102下方的承載層104，以形成懸吊式基板元件112'。
在步驟412之後，將絕緣體層116配置於懸吊式基板元件112'上，例如，藉由生長氧化物層。在步驟414中，將閘極層120(例如金屬或多晶矽)配置於絕緣體層116上。此生成圖3A及3B所示結構。如剖視圖3A所示，懸吊式基板元件112'被絕緣體層116及後續外部閘極層120(如圖3A所示覆蓋整體晶圓101)覆蓋。
在流程圖400之步驟416中，將罩蓋區108(例如抗蝕刻罩蓋區，諸如微影光罩)配置於閘極層120上，如圖3C及3D所示。如圖3D所示，適當情況為僅有一部分之閘極層120被罩蓋層108覆蓋，例如接近懸吊式基板元件112'中心之部分。在流程圖400步驟418中，移除未覆蓋之閘極層120，以顯露下方之絕緣體層116，如圖3F所示。此亦形成位於罩蓋層108下方之閘極區域305(包含一部分閘極層120)。
在流程圖400步驟420中，基板層102隨之視情況以摻雜原子302摻雜，以形成經摻雜區域304，如圖3G及3H所示。如本文所示，適當之具體實施態樣中，此種摻雜可為輕度摻雜或重度摻雜。在流程圖400步驟422中，隨之移除罩蓋區108，如圖3I及3J所示，以顯露底層閘極區域305，其係包含閘極層120之材料。
在步驟424之後，移除電晶體元件306。如本發明所述，電晶體元件可藉由將一或多個罩蓋區108(例如抗蝕刻微影光罩)配置於懸吊式基板元件112'上而移除，如圖3K及3L中所示。隨後移除(例如經由蝕刻)至少一部分之懸吊式基板元件112'及/或基板層102，以自基板層102分離電晶體元件306，如圖3M及3N所示。如圖3M及3N所示，電晶體元件306被罩蓋區108所環繞且可自晶圓101移除。另外之具體實施態樣中，可藉由單純地攪動或振動電晶體元件306，或藉由自基板層102機械裁切，而自基板層102分離電晶體元件306。如圖3O及3P所示，電晶體元件306適當地包含經摻雜區域304(例如包含經摻雜半導體材料之源極及汲極區域)以及閘極區域(102/305)，適當地包含金屬或多晶矽。
再另外具體實施態樣中，本發明用於製備電晶體元件306之方法可另外包含附加摻雜階段426。例如，如參考圖5A至5P之流程圖400所示，在步驟420中起始摻雜(例如圖5A及5B所示之輕度摻雜302)及如圖5D及5C所示在步驟422中後續移除罩蓋區108之後，將附加罩蓋區502配置於閘極區域305以及至少一部分之與閘極區域305相鄰的絕緣體層116上，如圖5E及5F所示。如圖5F所示，罩蓋區502延伸超過閘極區域305，至覆蓋至少某些相鄰之經摻雜基板層102。
在流程圖400步驟430中，基板層102再度以摻雜原子504摻雜，以生成經重度摻雜區域506，如圖5G及5H所示。在步驟432移除罩蓋區502時，如圖5I及5J所示，生成重度摻雜506及輕度摻雜304區域，以及閘極區域305。在摻雜階段426之後，可如本發明所述在步驟434執行熱退火，以幫助摻雜劑擴散及活化。
例示具體實施態樣中，如前文所討論，適當地使用本發明方法，以生成一或多個電晶體元件。如圖5P所示，電晶體元件306適當地包含兩個重度摻雜(n+ 或p+ )區段506，由輕度摻雜(p- 或n- )區域304分隔，其部分覆蓋有閘極區域305。
流程圖400步驟420及430中之n+ 或p+ 摻雜係適當地藉離子植入執行。高能離子摻雜基板層102。於高溫真空中執行供體或受體離子植入步驟使得供體或受體離子擴散進入基板層，生成半導體之供體或受體譜帶能階。
受體或供體狀態係藉由將受體或供體離子輸入反應槽內，受體或供體離子於該處加速至足以植入基板層102內之高能量，而適當地植入。表面植入步驟係與施加於基板元件112'之一或多個加熱及冷卻溫度循環並行進行，使得受體或供體離子插立於基板元件112'表面上以擴散進入基板元件112'內。受體及供體離子進入基板元件112'之約略均勻擴散及分布使得可設定受體或供體狀態的敏銳、一致的帶內能階。
本發明另一具體實施態樣中，如圖6A至6B所示，與沈積且隨之將大量電晶體元件306連接至電接頭有關之問題之一是極小之組件位置偏差或不對準，即可在其最終電聯時造成電極間之短路。例如，如6B圖所示，雖然正確安置之電晶體元件於適當之位置連接至源極、閘極及汲極，但向上或向下位移，或不對準，可在不正確電極連接至電晶體元件306之各種區段時造成短路。為了克服此種問題，本發明提供各種用以生成基板元件之方法，該元件在正確安置時可選擇性地蝕刻以顯露底層連接，但在非適當安置時無法蝕刻，因此，不電聯至電極。圖7A至7E說明藉本發明各種方法製備之基板元件的選擇性蝕刻方法。
另一具體實施態樣中，如圖9A至9B中流程圖900及在圖8A至8L中示意圖所示，本發明提供用以生成基板元件之方法，該元件隨之可使用於選擇性蝕刻方法，如圖7A至7E所示。製備供選擇性蝕刻使用之基板元件的方法適當地包含如前文及圖3A至3J中流程圖400所述般生成懸吊式基板元件112'。
如流程圖900所示，在步驟902中，提供配置於承載層104(例如包含半導體氧化物、半導體合金或經摻雜半導體)上之基板層102(例如包含半導體層)。在步驟904中，將一或多個罩蓋區108(例如微影蝕刻光罩)配置於基板層102上，隨後在步驟906中移除(例如蝕刻)未覆蓋之基板層區段110。在步驟908中適當地移除罩蓋區之後，隨後在步驟910中移除(例如蝕刻)至少一部分之位於基板層102下方的承載層104，以形成一或多個懸吊式基板元件112'。
在流程圖900步驟912中，絕緣體層116(例如氧化物)隨後配置於懸吊式基板元件112'上，隨後在步驟914中，將閘極層120(例如金屬或多晶矽)配置於絕緣體層116上。此生成圖3A及3B所示結構。在流程圖900步驟916中，罩蓋區108隨後配置於閘極層120上(如圖3C及3D中)。隨後在步驟918中移除未覆蓋閘極層120，以形成閘極區域305，如圖3E及3F所示。於視情況進行之步驟932中，絕緣層116及基板層102可如本發明所述般地摻雜一或多種摻雜劑原子，之後視情況進行步驟934熱退火。步驟902至918形成之結構係顯示於圖3E至3F。在步驟920移除罩蓋區108後，可於圖3I及3J中見到底層閘極區域305(注意摻雜302係為視情況進行之步驟)。
參照圖8A至8B，在圖9B流程圖900之步驟922中，將保護層802配置於閘極區域305上，連同覆蓋其餘晶圓表面之絕緣體層116。保護層802係適當地形成於閘極、基板及/或絕緣體層上。保護層802之配置可使用任何沈積、生長、形成、成層或類似技術執行，包括薄膜沈積、電漿或低壓(lp)化學氣相沈積(CVD)(lp-CVD)。通常，保護層802係為相較於基板元件112'之其他層/部分可區別地移除之層。適當地，保護層802相較於基板元件112'之其他層/部分可區別地蝕刻，因此，其在適當之蝕刻劑中具有大於基板元件112'之其他層/部分暴露於相同蝕刻劑之蝕刻速率的蝕刻速率。重要的是保護層802相較於絕緣體層116可區別地蝕刻，使得選擇性蝕刻一層或另一層(例如802或116)，而另一層保持基本上不受干擾。適當之具體實施態樣中，保護層802係包含氮化物、氧化物或類似材料，諸如Si3 N4 、SiO2 或Al2 O3 。如圖8B所示，保護層802適當地覆蓋整個晶圓101，唯若需要，亦可僅覆蓋一部分之晶圓。
在流程圖900步驟924中，將一或多個罩蓋區108(例如微影蝕刻光罩)配置於保護層802上，如圖8C及8D所示。如圖8D所表示，適當情況為至少一部分之底層保護層802不覆蓋罩蓋區108。在步驟926中，隨後移除未覆蓋之保護層區段，顯露基板層102被絕緣體層116覆蓋之區段，如圖8F所示。如圖8F所示，適當之具體實施態樣中，基板層102(及基板元件112')可經摻雜(例如本文討論之輕度摻雜或重度摻雜)，以形成經摻雜區域304。在步驟928中，隨之移除罩蓋區108。之後，在步驟930中，移除基板元件112'。如本發明所討論，適當地，藉由將罩蓋區108配置於基板元件上，隨後移除一部分基板元件及基板層102，以使其與基板層102分離，而移除基板元件112'，如圖8G至8J所示。其他具體實施態樣中，基板元件112'可使用本發明所述之各種其他方法(例如機械裁切)移除。如圖8K及8L所示，在移除後，製得可選擇性蝕刻之基板元件804，其係包含基板元件核心112(基板層102)，環繞著絕緣體層116。如圖8L所示，元件804亦適當地包含閘極區域120/305。藉由如本發明所述地選擇性移除某些部分之保護層802，暴露基板層/絕緣體層102/116之某些區段(此等區域亦可經摻雜以生成經摻雜區域304)。然而，元件804之其餘部分覆蓋有保護層802。
如本文所示，可選擇性蝕刻之基板元件804係適當地使用於圖7A至7E所示之方法中。圖7A顯示通經元件804長度之剖面，顯示被絕緣體層116環繞之基板元件核心112。可在元件中心附近見到閘極層/閘極區段120/305。然而，亦可見到幾乎覆蓋整個元件804之保護層802，絕緣體層116之暴露區段位於任一端(702/704)。圖7B及7C闡釋可選擇性蝕刻之基板元件804的用途，及此等元件減少或消除因為不當之元件安置所致短路的能力。如圖所示7B，描述閘極蝕刻之用途，若正確安置可選擇性蝕刻之基板元件804，則罩蓋區108覆蓋除閘極區域305以外之整個元件。隨後使用蝕刻，以移除一部分覆蓋閘極層/區域120/305(例如金屬)之保護層802(例如氮化物層)。此暴露出底層閘極區域305，此區域隨之可電聯至閘極。相對地，於圖7C中，不正確安置之線路，在使用如同圖7B之圖案罩蓋時，隨後執行蝕刻以選擇性移除保護層802，並非顯露出閘極區域305，而是僅顯露出底層絕緣體層116。因此，無法建立對閘極之連接，而此種可選擇性蝕刻之基板元件804未電聯，亦不導致電路中之短路。以元件804為組件之電路可經設計，以緩和因為錯誤安置或不對準所致之元件804未電聯的情況。例如，可設計電路以在需要元件804之各節上接受多個元件804複製物。其他具體實施態樣中，可使用較高階備份方案，其中電路之子區段在缺少基板元件時斷開。亦可使用其他備份方案，諸如一般用以操作記憶體或邏輯電路中之缺陷者。
如圖7D所示，若取代蝕刻以暴露出閘極區域305，則罩蓋區108係配置於可選擇性蝕刻之基板元件804上以罩蓋閘極區域305，且使之通達絕緣體層116。若正確安置元件，則對絕緣體層116選擇性之蝕刻(例如氧化物蝕刻)移除絕緣體層116，以顯露基板元件112之底層部分，適當之具體實施態樣中，其可為經摻雜源極及/或汲極區域。若可選擇性蝕刻之基板元件804係如圖7E般不正確地安置，罩蓋則暴露保護層802之一區段。因此，對絕緣體層116為選擇性之蝕刻並不蝕刻保護層802，因此，未對可選擇性蝕刻之基板元件804電聯。
另外之具體實施態樣中，本發明提供形成一或多個基板元件之額外方法，如圖13A至13B之流程圖1300所示，參考圖10A至10R、11A至11J及12A至12M之示意圖。流程圖1300之起始步驟類似於本發明前文所述者。例如，在步驟1302中，提供配置於承載層104(例如包含半導體氧化物、半導體合金或經摻雜半導體)上之基板層102(例如包含半導體層)。在步驟1304中，將一或多個罩蓋區108(例如微影蝕刻光罩)配置於基板層102上，隨後在步驟1306中移除(例如蝕刻)未覆蓋之基板層區段110。應注意適當之具體實施態樣中，移除之未覆蓋基板區段110的尺寸係長度較基板元件112'最終所需長度為短。參見 圖10A至10F。使用較短起始基板區段有助於減少基板區段於處理期間之彎曲及/或靜摩擦，該處理包括使用HF氣體或其他化學物質之氧化物蝕刻(包括或放出水)；濕式清洗；氧化物生長；氧化物沈積；或其他薄膜沈積。彎曲及靜摩擦亦可藉由修飾所使用之各種蝕刻劑的水含量而降低。例如，藉由控制蝕刻(例如HF蝕刻)期間存在之水蒸汽量，可降低元件彎曲及/或靜摩擦。
在步驟1308中移除罩蓋區之後，隨後在步驟1310中移除(例如蝕刻)至少一部分之位於基板層102下方的承載層104，以形成一或多個懸吊式基板區段112。圖10G-10H顯示形成懸吊式基板區段112之後的晶圓101之俯視圖及通經平面1-1的剖視圖。此外，圖10H亦顯示經平面2-2至各晶圓區段右邊之剖視圖。剖面2-2係沿基板區段/元件之長度取得。如圖10I及10J所示，如本發明所述，可進行附加處理以修圓基板區段112之角，例如，藉由沈積且隨之蝕刻氧化物薄塗層。
在流程圖1300步驟1312中，絕緣體層116(例如氧化物)隨後配置於懸吊式基板區段112上(參見圖10K及10L)，隨後在步驟1314中，將閘極層120(例如金屬或多晶矽)配置於絕緣體層116(參見圖10M及10N)上。在流程圖1300步驟1316中，罩蓋區108隨後配置於閘極層120上(如圖10O及10P中)。隨後在步驟1318中移除未覆蓋閘極層120，以形成閘極區域120/305，如圖10Q及10R所示。如圖10R中可見，未覆蓋閘極層120之移除(例如藉由蝕刻)可移除某些位於罩蓋區108下方之閘極材料，使閘極區域305小於罩蓋區108。
於視情況進行之步驟1342中，絕緣層116及基板層102可摻雜一或多種摻雜劑原子304，如本發明所述且如圖11A至11B所示。適當地，摻雜劑原子係於介於約30°-80°間之角度提供至基板表面，例如介於約30°-60°之間，或於約45°提供至表面，如圖11A至11B中。於一角度下摻雜有助於將摻雜劑原子沈積至懸吊式基板區段112'之所有表面。如本發明所討論，在摻雜後可隨之執行熱退火步驟1344。在步驟1320移除罩蓋區108後，可於圖11C及11D中見到底層閘極區域305。圖11D中所示長度方向剖面(2-2)顯示若添加摻雜劑，基板區段112(基板層102)覆蓋有罩蓋區108之部分不經摻雜。
在圖13B流程圖1300步驟1322中，隨後移除(例如蝕刻)絕緣體層116，以顯露基板層102。如圖11E及11F所示，未移除位於閘極區域305下方之絕緣體層116。在步驟1324中，保護層802--例如氮化物層--隨後配置於晶圓上。如圖11G至11H所示，保護層802覆蓋晶圓101之所有暴露表面，包括閘極區域305及基板層102。在步驟1326中，罩蓋區108隨後配置於保護層802上，以至少覆蓋閘極區域305。如圖11J所示，適當地不覆蓋保護層1102之某些區段。此等未覆蓋之保護層區段1102，以及底層基板層102隨後在步驟1328移除(例如蝕刻)。如圖12A所示，此暴露出承載層104，且界定最終基板元件112'之總長度。
在步驟1330中，移除罩蓋區108，隨後在步驟1332將後續罩蓋區108配置於閘極區域305。如圖12D所示，罩蓋區108亦覆蓋位於閘極區域305頂部之保護層802。之後，在步驟1334中，隨後移除(例如蝕刻)超出罩蓋區108之未覆蓋保護層802。如圖12F所示，此暴露出下方基板層102，且界定基板元件112之全長。在步驟1336移除罩蓋區108之後，至少一部分之位於基板層102下方的承載層104於在步驟1338移除，以如本發明所述般形成懸吊式基板元件112'。如圖12H所示，懸吊式基板元件112'係包含覆蓋絕緣體層116之閘極區域305，兩者皆覆蓋有保護層802。在步驟1340中，隨之移除基板元件112'。如圖12I至12M所示，此種移除方法適當地包含配置罩蓋區及隨之蝕刻，以移除基板元件112'。自晶圓101移除元件之後，隨後移除罩蓋區108，留下如圖12M之基板元件112'，其現在可採用於各種本發明所述之應用中。適當之具體實施態樣中，使用前自基板元件112'移除保護層802，以暴露閘極區域305，使其電聯於電極。如本文所示，例示具體實施態樣中，基板層102可經摻雜以形成源極或汲極區域304。
另外之具體實施態樣中，本發明提供以非導電層(例如介電質)封包基板元件之方法。如本發明所述，適當之具體實施態樣中，基板元件可包含閘極區域及經摻雜區段(同時包括重度摻雜及輕度摻雜區域，諸如源極及汲極區域)。適當地，在形成閘極區域(例如使用微影術及蝕刻)且生成經摻雜區域並退火後，將非導電層添加至基板元件(例如電晶體)之外但仍位於晶圓101上。
例示具體實施態樣中，非導電層可藉介電材料之低溫沈積配置，諸如但不限於SiO2 、Si3 N4 或Al2 O3 層(類似於中間層介電質沈積步驟)。另外之具體實施態樣中，非導電層可使用技術界已知之技術藉半導體(例如Si)之氧化或有機絕緣體之沈積形成。
可沈積在基板元件之所有表面上皆均勻的此種非導電層，或可優先沈積於需要保護防止與閘極之電傳導(例如閘極短路)的區域。例示具體實施態樣中，如圖5Q至5Z所示，非導電層520原先可配置於整體基板元件上。圖5Q及5R表示如同圖5I及5J所示基板元件120結構，包含高度摻雜506及輕度摻雜304區域，以及閘極區域305。非導電層520隨後配置於整體元件及晶圓上，如圖5S及5T。例示具體實施態樣中，配置SiO2 、Si3 N4 或Al2 O3 非導電層。如圖5U及5V所示，隨後罩蓋基板元件120之末端部分，以留下暴露之非導電層，其覆蓋該結構之中心部分(即，閘極區域305)，但覆蓋源極及汲極區域。圖5W及5X中，隨後蝕刻非導電層，以顯露底層閘極區域120/305，但基板元件120末端--包括經摻雜汲極及源極區域(304及506)--保持被非導電層520保護。如圖5Y及5Z所示，後續自晶圓101移除基板元件120(例如藉由本發明所述之蝕刻或機械裁切)產生經保護之電晶體元件522，其中閘極區域120/305未覆蓋，但元件兩端(例如經摻雜源極及汲極)係由非導電層520保護。
因基板元件(例如奈米線路或電晶體)最終長度經常由最終應用中接觸基板之微影術的線與間隔最小尺寸所決定，故於至少一部分之基板元件(例如電晶體)上使用非導電層可生成較短之元件/奈米線路/電晶體。例如，為了具有配合之接觸長度及最小尺寸，所需元件(例如奈米線路或電晶體)通常為最小幾何之約五倍。因此，例如，2μm最小特徵需要基板元件之總長度約10μm，1.5μm特徵，元件需為約7.5μm長度，1μm特徵，元件需為約5μm長度等。為於此種構型中防止閘極短路，閘極區域之長度必須小於最小特徵尺寸，或必須使用其他區別接觸方案。使用非導電層520使得可保護源極及汲極區域，而可生成較短基板元件(奈米線路，電晶體等)。
另外之具體實施態樣中，如圖14A至14R示意圖及圖15之流程圖1500所示，本發明提供形成一或多個基板元件之方法，其不採用懸吊式基板元件製造。如流程圖1500所示，該方法以類似前述方式開始。在步驟1502中，提供配置於承載層104(例如包含半導體氧化物、半導體合金或經摻雜半導體)上之基板層102(例如包含半導體層)。在步驟1504中，將一或多個罩蓋區108(例如微影蝕刻光罩)配置於基板層102上，隨後在步驟1506移除(例如蝕刻)未覆蓋之基板層區段110(參見圖14A至14F)，以生成基板元件112。
隨後在步驟1508移除罩蓋區108。此時非移除一部分底層承載層104，而是在步驟1510進一步處理基板元件112。如本發明所述，進一步處理可包括例如將基板元件112之角修圓，例如，如圖14I及14J所示。處理亦可進一步包含將絕緣體層116沈積於基板元件112上，如圖14K及14L所示。其中絕緣體層116係包含生長於基板元件112(及基板層102)上之氧化物層的具體實施態樣中，氧化物僅沈積於基板層表面，如圖14K及14L所示。於圖14L中可見，僅基板層102之暴露表面，尤其是基板元件112之暴露表面包含絕緣體層116。因此，如圖14L所示，因為基板元件112之表面仍配置於承載層104上，故其包含絕緣體層。
如本發明所述，且如圖14M及14N所示，閘極層120亦可配置於絕緣體層上。另外之具體實施態樣中，附加處理可如本文所揭示般執行。例如，基板元件112可使用各種摻雜原子摻雜，亦可添加附加之保護層，諸如氮化物層，以及如本發明所述般生成閘極區域。
在步驟1512中，隨後移除基板元件112。如本發明所述，且如圖14O及14P所表示，可移除至少一部分位於基板元件112下方之承載層104，以生成懸吊式基板元件，其可自晶圓101移除。例如，可藉由將一或多個罩蓋區108配置於懸吊式基板元件上，隨後移除至少一部分之懸吊式基板元件及/或基板層，以自基板層分離懸吊式基板元件，而移除元件。另外之具體實施態樣中，可藉由機械裁切基板元件以自基板層分離基板元件，或任何其他適當之方法，自承載層104移除基板元件112。如圖14Q所示，基板元件112'可包含絕緣體層116及閘極層120，幾乎覆蓋整個元件。
再另一具體實施態樣中，如圖所示16A至16D，本發明提供用以生成二維電路之方法(及電路本身)，該電路可電聯，不論晶片在連接前之最終取向如何，例如向前、向後、向上等。如圖16A所示，二維晶片1602適當地包含一或多個電路元件1604，其各具有兩個多餘終端(所示之a,a；b,b；c,c；及d,d)。例如，如圖16A所示，二維晶片1602可包含1或多個(例如2、4、10、20、50、100等)電路元件1604。如圖16B所示，在沈積二維晶片1602期間，晶片可旋轉，使得晶片之頂部及底部相較於圖16A係逆轉。圖16C中，晶片(原始晶片A)疊合翻動，使得晶片背部現在面向頁面外。圖16D中，晶片(原始晶片A)疊合翻動並旋轉，使其同時上下顛倒且向後。然而，因為終端1606之多餘性及放置，電路仍可如下文所述般電聯。
適當之具體實施態樣中，各終端1606係覆蓋有相較於其他終端具有區別移除性之材料(例如可區別地移除或可選擇性地移除)(或至少相較於沿相同電聯線之終端為可區別地移除)。例如，終端"a"可覆蓋有絕緣體材料(例如氧化物)，而終端"b""係覆蓋有某其他保護層(諸如氮化物)。圖16A至16D中，電極1608表示"a"終端之連接；電極1610為"c"終端之連接；電極1612為"d"終端之連接；且電極1614為"b"終端之連接。
因為適當之終端需連接至適當之電極以避免短路或其他失效，故本發明提供用以確保僅有適當之電極連接至適當之終端的方法。例示具體實施態樣中，罩蓋區(例如微影光罩)係配置於二維晶片上，以覆蓋電極1610、1612及1614之位置，但未罩蓋電極1608之位置。之後，施加對終端"a"為選擇性之蝕刻，以移除終端a上之覆蓋，且使其電聯，但不移除終端b上之覆蓋。不論二維晶片1602之取向為何(A、B、C或D)，至少終端"a"始終位於晶片上部，因此，在待連接電極1608之位置中(於圖16C及16D中，該連接係經由晶片之背部進行)。移除覆蓋終端a之可選擇性移除的材料後，隨之移除罩蓋區，且將終端電聯。之後，施加後續光罩，此時電極1610位置保持開放。之後，移除位於終端c上方之可選擇性移除的材料以暴露終端c，電極1610隨之可連接。使用類似方法罩蓋、暴露終端d及b，隨後個別連接終端1612及1614。另外之具體實施態樣中，一旦終端上之覆層已選擇性移除時，所有終端亦可於製程結束時電聯。就終端a而言，使用多餘終端使得不論晶片取向為何皆可電聯(圖16A至16D)。此實際上形成確保基板元件(晶片)正確連接之設計，即使疊合翻動及/或旋轉180度亦然。注意因為晶片可自前或後連接，故必需在晶片連接點a、b、c及d位置的前面及後面之間產生介層孔或其他導電通道。
另外之具體實施態樣中，如圖17A至17N所示，參考圖18流程圖1800，本發明提供採用支座單元形成一或多個基板元件之附加方法。圖17A至17K之示意圖中，下半頁上之圖(例如圖17B、17D、17F、17H、17J及17L)顯示晶圓101於全文所述之處理期間的俯視圖。上半頁之圖(例如圖17A、17C、17E、17G、171及17K)顯示經由晶圓101之各個不同層取得的剖視圖。下半頁所示之雙頭箭號(1-1)表示剖視圖貫穿上半頁所示之晶圓101的位置及方向。
如流程圖1800且於圖17A至17B所示，在步驟1802中，提供包含配置於承載層104上之基板層102的晶圓101。如本發明所述，適當地是基板層102完全覆蓋承載層104，唯非必要完全覆蓋承載層104。承載層及基板層之厚度及尺寸係描述於本發明。如全文詳細討論，適當的是基板層102及承載層104係可區別地移除。作為基板層102及承載層104之例示物質係描述於全文。例示具體實施態樣中，基板層102係包含半導體(例如Si)，且承載層104係包含半導體氧化物(例如SiO2 )、半導體合金(例如SiGe)、經摻雜半導體(例如經摻雜Si)或多晶矽。
在流程圖1800之步驟1804中，一或多個罩蓋區108配置於基板層102上，以覆蓋至少一部分之基板層102，如圖17C至17D所示。作為罩蓋區108(例如微影光罩)之例示材料係本發明所述或技術界已知。在流程圖1800之步驟1806中，移除未覆蓋之基板層區域110。此生成位於罩蓋區下方之基板區段112，如圖17E至17F所示。板區域112之接合點111之一或兩端仍連接至基板層102。如圖17E所示，移除未覆蓋之基板層區段110顯露出承載層區段1702。如本發明所討論，因為基板層102及承載層104係可區別地移除，故基板層102之移除實質上不影響底層承載層104之整體性。
在流程圖1800之步驟1808中，適當地移除罩蓋區108。之後，在流程圖1800步驟1810中，於基板層102、基板區段112及承載層區段1702上配置一或多個罩蓋區108。如圖17G及17H所示，在步驟1808配置之罩蓋區108適當地覆蓋至少一部分之基板區段112，亦充填在基板區段112側面之承載層區段1702上的孔隙。例示具體實施態樣中，罩蓋區108區段於實質垂直基板區段112之方向橫越晶圓101，唯可使用任何取向。例示具體實施態樣中，二或更多個(例如3、4、5、6、7、8、9、10、20等)罩蓋區108如圖17H所示般配置，以覆蓋基板區段112之多個剖面。
在步驟1812中，移除至少一部分之位於基板層102下方的承載層104，以形成一或多個基板元件112"，其中該基板元件112"係由一或多種支座單元1704所支撐，如圖17I及17J所示。使用罩蓋區108覆蓋至少一部分之基板區段112及承載層區段1702在移除期間對經罩蓋區域提供保護(例如本發明所述般蝕刻)。因此，雖然容許在基板區段112下方於該區段之大部分長度持續進行承載層104之移除，但被罩蓋區108罩蓋之區域不會迅速地直接移除。
例如，若使用蝕刻劑(例如各向同性蝕刻劑)移除承載層104，則被罩蓋區108保護之區域中，蝕刻劑無法移除位於基板區段112下方之材料(或無法迅速移除材料)。此於罩蓋區108下方蝕刻劑無法到達之處(或蝕刻速率低於未罩蓋區域之處)生成支座單元1704。支座單元1704包含承載層材料104，且於基板元件112"下形成柱形或桿形。如圖17K及17L所示，在移除罩蓋區108之後，基板元件112"沿基板元件112"長度藉支座單元2004支撐，如圖17L所示(虛線顯示位於基板元件112"下方之支座單元1704)。圖17N顯示圖17M之基板元件112"及支座單元1704的展開圖。應注意可採用任何數量之支座單元1704來協助支撐基板元件112"。
如本發明所述，配置罩蓋區108適當地包含配置抗蝕刻罩蓋區，諸如微影光罩。隨後適當地藉由蝕刻諸如各向異性蝕刻移除未覆蓋之基板層區段，使得主要僅於基板層102平面之法線方向移除基板層區段。如本發明所述，移除一部分位於基板層102下方之承載層適當地包含所有方向之蝕刻速率相同或實質相同的各向同性蝕刻。然而，因為罩蓋區108覆蓋基板層區段112之區段，故位於此等覆蓋基板層區段下方之承載層104實質上不會被蝕刻，使得形成支座單元1704。
在流程圖1800步驟1814中，自晶圓101移除基板元件112"。如本發明所述，在步驟1814中可使用各種方法自晶圓101移除基板元件112"。例如，適當之具體實施態樣中，步驟1814之移除先包含將一或多個罩蓋區108配置於基板元件112"上。隨後移除至少一部分之基板元件112"及/或基板層102，以分離自基板層102分離基板元件112"，如本發明所述。移除基板元件112"/基板層102顯露出位於下方之承載層104。基板元件112"隨後被罩蓋區108所環繞，此整體結構可自晶圓101移除。備擇具體實施態樣中，在移除罩蓋區108之前，基板元件112"及罩蓋區108可保留於晶圓101上。移除罩蓋區108(例如溶解)則留下基板元件112"之個別結構。如全文所討論，適當情況為罩蓋區108係為抗蝕刻之微影光罩。移除一部分基板元件112"及/或基板層102係適當地藉由蝕刻使用各種本發明所述之技術進行。適當之具體實施態樣中，使用各向異性蝕刻，以主要於基板層平面之法線方向藉蝕刻移除基板元件112"，使得於基板元件112"末端進行"切削"。另外之具體實施態樣中，可藉由單純地攪動或振動基板元件112"(因而亦自支座單元1704分離)，或藉由自基板層102機械裁切、鋸切或自基板層102分離元件，而自基板層102分離基板元件112"，如本發明所述。
基板元件112"之移除亦可如圖19A至19E所示般進行。圖19B顯示圖19A之基板元件112"在移除前的展開圖。如圖19C所示，可將臨時支座1902配置於基板元件112'懸吊相鄰支座單元1704之間的區段下方。例示具體實施態樣中，臨時支座包含相較於支座單元1704可區別地蝕刻之材料。例如，臨時支座1902可自微影光罩材料製備，使得即使移除(例如蝕刻)支座單元1704，仍可保留支座，如圖19D所示。之後，可移除臨時支座1902，以產生支座元件112"，如圖19E。
於元件112"下方形成一或多個支撐單元1704使得元件可仍在晶圓101上且同時保持元件之附加安定性下進一步處理，如流程圖1800步驟1816所示。因為基板元件112"係懸吊式相鄰支座單元1704(即，沿基板元件112"長度彼此相鄰之單元)之間，故可於元件之一表面上進行處理(例如頂面、底面或一側面)，或適當地，可同時於所有表面進行處理，因為在基板元件112"下方切削後所有表面皆暴露出來。然而，使用支座單元1704減少在處理過程中發生之問題，諸如基板元件下垂或彎曲，因此接觸承載層104及/或彼此接觸。使用支座單元1704使得可處理較長之線路，及製造包含間隔更密之線路的陣列，因為可減輕或消除在處理期間涉及之問題。
後續處理可包含將絕緣體層116(例如氧化物層諸如氧化矽)配置於基板元件112"上，如本發明所述。進一步處理亦可包含於絕緣體層116上形成閘極層120，如全文所述。適當地，閘極層120係為金屬或多晶矽層，或類似導電性材料。作為閘極層120之例示金屬係包括但不限於鈀(Pd)、銥(Ir)、鎳(Ni)、鉑(Pt)、金(Au)、釕(Ru)、鈷(Co)、鎢(W)、碲(Te)、錸(Re)、鉬(Mo)、鐵鉑合金(FePt)、氮化鉭(TaN)等。進一步處理亦可包含如本發明所述般摻雜基板元件112"，以及配置各種保護層802，諸如氮化物層及其他非導電層，如本發明所述。
另外之具體實施態樣中，本發明提供奈米線路(及電晶體)，其懸吊於包含一或多個與該奈米線路及該基板接觸之支座單元1704的基板上方。適當情況為奈米線路及電晶體係包含半導體，諸如Si，且支座單元包含SiO2 ，而基板係包含Si。例示具體實施態樣中，奈米線路係包含2或更多個(例如3、4、5、6、7、8、9、10個等)承載位於基板上方之奈米線路或電晶體的支座單元1704，仍使奈米線路之區段懸吊，因此可加以處理。
再另外具體實施態樣中，如圖23A至23B流程圖2300所示，參考圖24A至24N及25A至25H，本發明提供形成一或多個基板元件之附加方法。圖24A至24N及25A至25H之示意圖中，下半頁上之圖顯示晶圓101於所述之處理期間的俯視圖。上半頁之圖顯示在平面1-1經由晶圓101之各個不同層取得的剖視圖。
在流程圖2300步驟2302中，提供配置於基板層102上之罩蓋層2402，如圖24A及24B所示。在步驟2304中，隨後將一或多個罩蓋區108配置於罩蓋層2402以覆蓋至少一部分之罩蓋層2402，如圖24C及24D所示。在步驟2306之後，移除一或多個未覆蓋之罩蓋層區段2406，隨後在步驟2308，移除一或多個未覆蓋之基板層區段(因其由於移除罩蓋層區段而暴露)。如圖24E及24F所示，此生成基板元件112。
在步驟2310，保護層2408隨後配置於罩蓋層2402及基板層102上。此種保護層2408亦覆蓋基板元件112之側面，如圖24G及24H所示。在流程圖2300步驟2312中，移除至少一部分之保護層2408。如圖241及24J所示，此係適當地包含自晶圓101水平表面移除保護層2408(例如，使用垂直蝕刻)，而留下覆蓋基板元件112側面之保護層2408。
在流程圖2300步驟2314中，生成懸吊式基板元件，適當情況為藉由移除至少一部分之基板層102，以形成一或多個懸吊式基板元件112'，其中該懸吊式基板元件112'保持連接至基板層102，如圖24K及24L所示。
適當地，在步驟2316中，隨後移除保護層2408，產生懸吊式基板元件112'，如圖24M及24N。在步驟2318中，該懸吊式基板元件112'可隨之加以處理，最後，在步驟2320中，可自晶圓101移除基板元件。
適當地，基板層102係包含半導體(例如Si)，且罩蓋層2402係包含半導體氧化物(例如SiO2 )。如本發明所述，適當情況為使用微影光罩作為罩蓋區108。移除部分之罩蓋層2402及基板層102適當地包含蝕刻。如圖24E及24F所示，適當情況為起始蝕刻係為各向異性蝕刻，以於垂直方向移除基板(例如Si)。
適當之具體實施態樣中，保護層2408係為氧化物層，諸如SiO2 。如圖241及24J所示，起初移除部分之保護層2408，例如使用各向異性蝕刻(例如垂直氧化物蝕刻)。之後，可執行進一步各向異性蝕刻，以於垂直方向移除一部分基板層102，接著各向同性蝕刻基板102以側蝕基板區段112，如圖24K及24L所示，以生成懸吊式基板元件112'。
後續處理可包含將絕緣體層(例如氧化物層，諸如氧化矽)配置於懸吊式基板元件112'上，如本發明所述。進一步處理亦可包含於絕緣體層上形成閘極層，如全文所述。適當地，閘極層係為金屬或多晶矽層，或類似導電性材料。作為閘極層之例示金屬係包括但不限於鈀(Pd)、銥(Ir)、鎳(Ni)、鉑(Pt)、金(Au)、釕(Ru)、鈷(Co)、鎢(W)、碲(Te)、錸(Re)、鉬(Mo)、鐵鉑合金(FePt)、氮化鉭(TaN)等。進一步處理亦可包含如本發明所述般摻雜懸吊式基板元件112'，以及配置各種保護層，諸如氮化物層及其他非導電層，如本發明所述。
移除懸吊式基板元件112'的方法係本發明所述，且係包括使用罩蓋及蝕刻方法，以及機械裁切及超音波振盪。
另外之具體實施態樣中，如圖24A及24B所示，基板102可包含第二區段2404。適當之具體實施態樣中，基板102係為p-摻雜半導體層(例如p-摻雜Si)且第二基板區段2404係為n-摻雜半導體層(例如n-摻雜Si)(唯另外之具體實施態樣中，基板102可為n-摻雜半導體層且第二區段2404係為p-摻雜半導體層)。應注意雖然顯示基板102及第二基板區段2404為兩個不同區段，適當之具體實施態樣中，其仍為同時為相同基板，單純為一區段與另一區段有區別地經摻雜。
如圖25A至25H所示，前述方法可用以罩蓋及蝕刻基板層102及一部分第二基板區段2404，接著沈積保護層2408(例如氧化物)(即，流程圖2300步驟2302至2310)。移除一部分保護層2408，接著移除一部分第二基板區段2404生成圖25C及25D所示之結構，其中暴露位於基板區段112下方之第二基板區段2404。之後，可移除(例如藉由蝕刻)位於基板區段112下方之第二基板區段2404，以生成懸吊式基板區段112'，如圖25E及25F。隨之可移除保護層2408，因而產生懸吊式基板元件112'，如圖25G及25H。適當地，懸吊式基板元件112'可隨之加以處理，最後自晶圓101移除，如本發明所述。適當之具體實施態樣中，基板層102係為p-摻雜Si層，厚度約50奈米至約500奈米(例如約100奈米，約200奈米，約200奈米，約400奈米等)，而第二基板區段2404係為n-摻雜Si層，厚度約50微米至約1000微米。
再另外具體實施態樣中，本發明提供採用一或多個側向承載片形成一或多個基板元件之方法，如圖27流程圖2700參考圖26A至26AB之示意圖所示。圖26A至26AB之示意圖中，下半頁上之圖顯示晶圓101於全文所述之處理期間的俯視圖。上半頁之圖顯示在平面1-1經由晶圓101之各個不同層通過示意圖所示之1-1平面取得的剖視圖。
如流程圖2700所示，在步驟2702中，提供於承載層104上之基板層102(視情況亦包含承載平台106)，如圖27A及27B所示。如本發明所述，適當的是基板層102及承載層104係可區別地移除。基板層102使用之例示材料係包括半導體，諸如Si等。例示承載層104係包括半導體氧化物、半導體合金、經摻雜半導體及本發明所述之其他材料。
在流程圖2700之步驟2704中，一或多個罩蓋區108(諸如微影光罩)配置於基板層102上，以覆蓋至少一部分之基板層102。如圖26C及26D所示，適當情況為不僅將罩蓋區108配置成罩蓋最後會變成基板元件112之區域，而是將罩蓋區段2602配置成保護基板102最後會形成側向承載片2604之區域。在步驟2706中，隨後移除未覆蓋之基板層區段，以生成基板元件112及側向承載片2604，如圖26E及26F。如圖26E及26F所示，可形成任何數目之側向承載片2604。於懸吊式基板元件112'形成期間，以及懸吊式基板元件112'的進一步處理期間，藉由限制側向彎曲/翹曲或其他移動，以及在晶圓101平面中之彎曲/翹曲/移動，該等承載片提供附加支座。如圖26D所示，基板元件112最後會變成閘極區域之區段(120/305)在此區域中不具有任何側向支座，因此容許於此區段中之進一步處理。
在步驟2708中，適當地移除罩蓋區108。之後，於流程圖2700步驟2710中，移除一部分位於基板層102下方的承載層104，以形成懸吊式基板元件112'，其經由側向承載片2604連接至基板層102。如前文所述，藉由存在罩蓋區段2602，保護此等區域不被移除(例如，保護其不被蝕刻)，形成如圖26H所示之側向承載片2604。如本文所示，適當情況為在步驟2706中之移除係使用各向異性蝕刻執行，使得僅蝕刻與基板表面平面垂直之平面，因而可形成基板元件112及側向承載片2604。在步驟2710之移除係適當地包含各向同性蝕刻，藉以移除基板元件112及側向承載片2604下方之承載層104，以生成與承載層104分離，但仍藉側向承載片2604保持於定位之懸吊式基板元件112'。例示蝕刻劑及蝕刻方法係描述於本發明且係技術界所熟知。
適當地安置罩蓋區段2602容許以在流程圖2700步驟2712之處理仍可於懸吊式基板元件112'上進行的方式生成側向承載片2604。如本文所示，例示具體實施態樣中，可在步驟2712期間進行之第一處理步驟可包括將懸吊式基板元件112'的角"修圓"，以產生較圓或橢圓剖面，如圖26I及26J所示。應瞭解此種"修圓"並非必要。一具體實施態樣中，此種起始處理可包含配置氧化物層(例如，如本發明所述般生長氧化物薄層)，隨後移除或蝕刻去除此種"犧牲"氧化物層。
懸吊式基板元件112'之後續處理可包含將絕緣體層配置於懸吊式基板元件112'上.　如圖26K及26L所示，絕緣體層116係適當地配置，使得覆蓋基板元件112'之所有暴露表面。例示具體實施態樣中，絕緣體層116係為生長於基板元件112'上之氧化物層。例如，當基板層102係為半導體諸如Si、Ge、Sn、Se、Te或B時，所生長之氧化物係為半導體氧化物諸如Si氧化物(SiO2 )、Ge氧化物、Sn氧化物、Se氧化物、Te氧化物或B氧化物。另外之具體實施態樣中，可於基板元件112'上進行其他額外之處理。例如，可於絕緣體層116上配置閘極層120，如圖26M及26N所示。雖然絕緣體層116一般僅配置於基板元件112'及基板層102之暴露表面上(例如若生長氧化物)，但閘極層120之配置適當地覆蓋所有暴露表面。適當地，閘極層120係為金屬或多晶矽層，或類似導電性材料。作為閘極層120之例示金屬係包括但不限於鈀(Pd)、銥(Ir)、鎳(Ni)、鉑(Pt)、金(Au)、釕(Ru)、鈷(Co)、鎢(W)、碲(Te)、錸(Re)、鉬(Mo)、鐵鉑合金(FePt)、氮化鉭(TaN)等。
例示具體實施態樣中，懸吊式基板元件112'可此起始處理後(或在任何處理之前)在步驟2714中自晶圓101移除。如本發明所述，本發明方法可用以製備包含核心層(例如半導體)及一或多個殼層(例如氧化物層及閘極層)之奈米線路。因此，在前述此種起始處理之後，可移除奈米線路及其他結構形式之基板元件。
再另外具體實施態樣中，可於懸吊式基板元件112'上進行附加處理，以生成功能性電晶體及其他半導體結構。例如，適當之具體實施態樣中，將罩蓋區108(例如抗蝕刻罩蓋區，諸如微影光罩)配置於閘極層120上，如圖26O及26P所示。如圖26P所示，適當情況為僅有一部分之閘極層120被罩蓋層108覆蓋，例如接近懸吊式基板元件112'中心區域中不具有側向承載片2604之部分。隨後移除未覆蓋之閘極層120，以顯露下方之絕緣體層116，如圖26R所示。此亦形成位於罩蓋層108下方之閘極區域305(包含一部分閘極層120)。
在流程圖2700步驟2716中，基板層102隨之視情況以摻雜原子302摻雜，以形成經摻雜區域304，如圖26S及26T所示。如本文所示，適當之具體實施態樣中，此種摻雜可為輕度摻雜或重度摻雜。隨之移除罩蓋區108，如圖26U及26V所示，以顯露底層閘極區域305，其係包含閘極層120之材料。應注意在遍及此處理之過程中，側向承載片2604持續支撐懸吊式基板元件。例示具體實施態樣中，經摻雜基板元件可隨之在步驟2718中熱退火。
在步驟2714之後，移除電晶體元件306。如本發明所述，電晶體元件可藉由將一或多個罩蓋區108(例如抗蝕.刻微影光罩)配置於懸吊式基板元件112'上而移除，如圖26W及26X中所示。隨後移除(例如經由蝕刻)至少一部分之懸吊式基板元件112'及/或基板層102，以自基板層102分離電晶體元件306，如圖26Y及26Z所示。此蝕刻亦自側向承載片2604分離電晶體元件306。如圖26Y及26Z所示，電晶體元件306被罩蓋區108所環繞且可自晶圓101移除。另外之具體實施態樣中，可藉由單純地攪動或振動電晶體元件306，或藉由自基板層102機械裁切，而自基板層102分離電晶體元件306。如圖26AA及26AB所示，電晶體元件306適當地包含經摻雜區域304(例如包含經摻雜半導體材料之源極及汲極區域)以及閘極區域(102/305)，適當地包含金屬或多晶矽。再另外具體實施態樣中，本發明用於製備電晶體元件306之方法可另外包含附加摻雜階段，包括輕度及重度摻雜，以及沈積如全文所述之附加保護或非導電層。
另外之具體實施態樣中，如圖28A及28B所示，本發明所述用以形成基板元件之方法可採用應力釋除結構2800，以幫助形成且處理各種基板元件，包括奈米線路、電晶體及本發明所述之其他半導體元件。如圖28A所示，應力釋除元件2802可依適當之方式藉罩蓋及蝕刻形成。該等應力釋除元件2802係適當地安置於懸吊式基板元件112'的末端，唯其可沿元件安置於任何位置。應力釋除元件2802使元件112'可在形成及處理期間膨脹(例如在箭號2804所示方向)，以減少翹曲、彎曲及其他移動，且限制元件於移除前失效。如圖28B所示，僅藉由將元件112'蝕刻脫離應力釋除元件2802，仍可施行本發明所述之使用罩蓋區108方法移除元件112'。
圖29A顯示不使用應力釋除元件製備之懸吊式基板元件112'的掃描式電子顯微相片。可見到因為線路在形成及/或處理過程中膨脹而使元件之向上"曲折"。使用應力釋除元件2802釋除此種應力，因而限制元件112'之曲折，如圖29B之SEM所示。
圖29C顯示包含側向承載片2604且亦包含應力釋除元件2802之懸吊式基板元件112'的掃描式電子顯微相片。
許多電子裝置及系統可納入本發明所製備之基板元件。如本發明所討論，適當之具體實施態樣中，基板元件係為半導體元件，包括奈米線路、奈米帶、奈米管等，且亦可為電晶體元件。以下或本文其他地方描述本發明某些例示應用，以供作說明且非限制。
包含各種本發明所述之基板元件的半導體裝置(或其他類型裝置)可可偶合於其他電子電路之信號且/或可與其他電子電路整合。半導體裝置可於大型基板上形成，接著分離或切割成較小基板。另外，在大型基板上(即，實質上大於習用半導體晶圓之基板)，形成於其上之半導體裝置可互連。
如本發明所述，適當之具體實施態樣中，可使用本發明方法以自相同或不同晶圓101生成多個基板元件(例如奈米線路，電晶體等)。本發明所述之方法使得可在晶圓上處理此等元件，而不需要先將其轉移至不同基板(唯其亦可在轉移後處理)。藉本發明方法製備之元件隨之可納入需要單一基板元件(例如單一半導體)或多個元件之應用中。例如，藉本發明製程及方法製備之基板元件特別可應用於其上形成有許多元件(例如半導體裝置)之大面積巨電子基板。該等電子裝置可包括用於主動陣列型液晶顯示器(LCD)、有機LED顯示器、場發射顯示器之顯示器驅動電路等。其他主動顯示器可自奈米線路-聚合物、量子點-聚合物複合物(複合物可同時作為發射劑及主動驅動基質)形成。藉本發明製程及方法製備之基板元件亦可應用於智慧型圖書館、信用卡、大區域陣列感測器及射頻辨識(RFID)標籤，包括智慧卡、智慧庫存標籤及諸如此類者。
藉本發明製程及方法製備之基板元件亦可應用於數位及類比電路應用。尤其，藉本發明製程及方法製備之基板元件可用於在大面積基板上需要超大規模積合的應用。例如，基板元件(例如奈米線路)之薄膜可應用於邏輯電路、記憶體電路、處理器、放大器及其他數位及類比電路。
因此，廣大範圍之軍用及消費產品可納入藉本發明製程及方法製備之基板元件。例如，該等產品可包括個人電腦、工作站、伺服器、網路裝置、攜帶式電子裝置諸如PDA及智慧型手機、電話(例如行動電話及標準)、收音機、電視、電子遊戲及遊戲系統、家用保全系統、汽車、航空器、船舶、其他家用及商用器具及諸如此類者。
一般熟習相關技術者明瞭可在不偏離本發明或其任何具體實施態樣之範圍下對本發明所述之方法及應用進行其他適當之修飾及調整。現在已詳細描述本發明，可參考以下實施例得到更明確之瞭解，此處所包括之實施例僅供作說明，而不限制本發明。
實施例 實施例1：基板元件之製備
配置於氧化矽承載層104上之矽基板層102先塗覆氮化物層。隨後使用技術界熟知之微影技術，以於氮化物上生成圖案光罩。氮化物之蝕刻生成硬質氮化物光罩，覆蓋部分之Si基板層102，但亦留下未覆蓋區域。隨後使用標準淺溝渠隔離(STI)蝕刻，以蝕刻透過暴露Si層，形成基板(Si)元件112。
隨後使用HF蝕刻，以移除一部分位於基板元件112下方之氧化矽承載層104。此形成懸吊式基板元件112'，兩端連接至基板層102，如圖20A所示。形成之懸吊式基板元件112'的剖面約100奈米，長度約1微米，唯亦可使用相同技術製得較厚或較長之線路。圖20B顯示長度約20微米之懸吊式基板元件112'的掃描式電子顯微相片。圖20C顯示懸吊為懸臂式結構形式之懸吊式基板元件112'，即，僅於元件上一點連接(此具體實施態樣中，在中間，唯可採用其他接合點)。
實施例2：基板元件之處理
如前文所述，配置於氧化矽承載層104上之矽基板層102先塗覆氮化物層。隨後使用技術界熟知之微影技術，以於氮化物上生成圖案光罩。氮化物之蝕刻生成硬質氮化物光罩，覆蓋部分之Si基板層102，但亦留下未覆蓋部分。隨後使用標準STI蝕刻，以蝕刻透過Si基板層，形成基板(Si)元件112。
隨後使用HF蝕刻，以移除一部分位於基板元件112下方之氧化矽承載層104。此形成懸吊式基板元件112'，兩端連接至基板層102。
隨後於懸吊式基板元件112'上執行後續處理。首先，於約900℃藉由Si之熱氧化添加氧化物絕緣體層116。之後，使用技術界熟知之標準沈積技術將多晶矽閘極層120配置於該氧化物層上。
圖21顯示經由包含許多懸吊式基板元件112'的晶圓101取得之透射式電子顯微鏡(TEM)剖面。懸吊式基板元件112'(Si)環繞有絕緣體層116(SiO2 )，此又環繞有閘極層120(多晶矽)。懸吊式基板元件112'之剖面尺寸的尺度係約50奈米至約100奈米。各環繞有約10至20奈米厚之SiO2 層，此環繞有厚度尺度約50至約100奈米的多晶矽層。
如圖21可明確見到，各懸吊式基板元件112'係懸吊於承載層104上方，其一部分藉HF蝕刻移除。因閘極層沈積之結果，多晶矽薄層(120)位於SiO2 層104頂部。亦可見到懸吊式基板元件112'已側蝕之區段(114)。亦可見到製備TEM相片所需之處理層2102，如承載平台106。
圖23顯示懸吊式基板元件112'之一的放大TEM剖面，再次顯示存有氧化物絕緣體層116及多晶矽閘極層120。
已呈現本發明例示具體實施態樣。本發明不限於此等實施例。此等實施例在此係供作說明，而非限制。熟習相關技術者可基於本文揭示明瞭備擇物(包括本發明所述者之等效物、延伸物、變化形式、變異等)。該等備擇物係落於本發明範圍及精神內。
本發明說明書中所提及之所有刊物、專利及專利申請案皆以引用方式併入本文，就如同個別刊物、專利或專利申請案係特別且個別地以引用方式併入本文一般。
101．．．晶圓
102．．．基板層
104．．．承載層
106．．．視情況存在之承載平台
108．．．罩蓋區
110．．．未覆蓋基板層區段
111．．．連接點
112．．．基板區段
112'．．．懸吊式基板元件
116．．．絕緣體層
120．．．閘極層
122．．．奈米線路
124．．．連接
128．．．切削線
302．．．摻雜劑原子
304．．．摻雜區域
305．．．底層閘極區域
306．．．電晶體元件
502．．．罩蓋區
504．．．摻雜劑原子
506．．．重度摻雜區域
520．．．非導電層
802．．．保護層
804．．．可選擇性移除之基板元件
1602．．．二維晶片
1606．．．終端
1608．．．電極
1610．．．電極
1612．．．電極
1614．．．電極
1704．．．支座單元
2402．．．罩蓋層
2404．．．第二基板區段
2406．．．未覆蓋之罩蓋層
2408．．．保護層
2602．．．罩蓋區段
2604．．．側向承載片
2800．．．應力釋除結構
2802．．．應力釋除元件
2804．．．箭號
收納於本發明且形成本案之一部分的附圖係說明本發明，且連同描述進一步用以闡釋本發明之原理，且使熟習此技術者可利用本發明。
圖1A至1V顯示根據本發明一具體實施態樣之用以形成基板元件方法的示意圖。
圖1W顯示根據本發明之一具體實施態樣在藉超音波移除之前的基板元件。
圖1X顯示根據本發明之一具體實施態樣在藉機械裁切之前的基板元件。
圖2係為根據本發明之一具體實施態樣的另一種用以形成基板元件之方法的流程圖。
圖3A至3P顯示根據本發明一具體實施態樣之形成基板元件及電晶體元件之方法的示意圖。
圖4係為根據本發明之一具體實施態樣的另一種形成基板元件及電晶體元件之方法的流程圖。
圖5A至5Z顯示根據本發明一具體實施態樣之另一種形成基板元件方法的示意圖。
圖6A至6B顯示說明正確及不正確安置之電晶體元件的示意圖。
圖7A至7E顯示說明根據本發明之一具體實施態樣的選擇性蝕刻方法之示意圖。
圖8A至8L顯示根據本發明一具體實施態樣之另一種形成基板元件方法的示意圖。
圖9A至9B顯示根據本發明一具體實施態樣之另外一種形成基板元件方法的流程圖。
圖10A至10R顯示根據本發明一具體實施態樣之另一種形成基板元件方法的示意圖。
圖11A至11J顯示根據本發明之一具體實施態樣繼圖10A至10R之形成基板元件方法的示意圖。
圖12A至12M顯示根據本發明之一具體實施態樣繼圖11A至11J之形成基板元件方法的示意圖。
圖13A至13B顯示根據本發明一具體實施態樣之另外一種形成基板元件方法的流程圖。
圖14A至14R顯示根據本發明一具體實施態樣之另一種形成基板元件的方法。
圖15顯示根據本發明一具體實施態樣之另外一種形成基板元件方法的流程圖。
圖16A至16D顯示根據本發明一具體實施態樣之形成二維模壓電路的方法。
圖17A至17N顯示根據本發明一具體實施態樣之採用支座單元形成基板元件之方法的示意圖。
圖18顯示根據本發明一具體實施態樣之採用支座單元形成基板元件方法的流程圖。
圖19A至19E顯示根據本發明一具體實施態樣之用以移除基板元件的方法之示意圖。
圖20A至20C顯示根據本發明之一具體實施態樣製備的懸吊式基板元件。
圖21顯示根據本發明之一具體實施態樣的經處理懸吊式基板元件之剖面圖。
圖22顯示根據本發明之一具體實施態樣的經處理懸吊式基板元件之放大剖面圖。
圖23A至23B係為根據本發明之一具體實施態樣的另一種用以形成基板元件之方法的流程圖。
圖24A至24N顯示根據本發明一具體實施態樣之形成基板元件方法的示意圖。
圖25A至25H顯示根據本發明一具體實施態樣之形成基板元件方法的示意圖。
圖26A至26AB顯示根據本發明一具體實施態樣之採用側向承載片形成基板元件之方法的示意圖。
圖27顯示根據本發明一具體實施態樣之採用側向承載片形成基板元件之方法的流程圖。
圖28A至28B顯示根據本發明之一具體實施態樣使用張力釋除結構形成基板元件方法的示意圖。
圖29A至29B顯示不使用張力釋除結構(A)及使用張力釋除結構(B)之基板元件的電子顯微相片。
圖29C顯示包含側向承載片及張力釋除結構兩者之基板元件的電子顯微相片。

Claims (21)

  1. 一種用以形成一或多個基板元件之方法，其包含：(a)提供配置於承載層上之基板層；(b)將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層；(c)移除一或多個未覆蓋之基板層區段；(d)完全移除位於基板層下方之承載層，以形成一或多個懸吊式基板元件，其是以橋形式懸吊於承載層上方，其中該懸吊式基板元件保持只於該基板元件之一或兩端連接至基板層，且可在移除前進行處理；及(e)移除基板元件。
  2. 如申請專利範圍第1項之方法，其中該提供係包含提供包含半導體之基板層及包含半導體氧化物或半導體合金之承載層。
  3. 如申請專利範圍第2項之方法，其中該提供係包含提供包含Si之基板層及包含SiO2 或SiGe之承載層。
  4. 如申請專利範圍第1項之方法，其中(b)中之配置係包含配置微影光罩。
  5. 如申請專利範圍第1項之方法，其中(c)中之移除係包含蝕刻。
  6. 如申請專利範圍第5項之方法，其中該蝕刻係包含 各向異性蝕刻。
  7. 如申請專利範圍第1項之方法，其中(d)中之移除係包含蝕刻。
  8. 如申請專利範圍第7項之方法，其中該蝕刻係包含各向同性蝕刻。
  9. 如申請專利範圍第1項之方法，其中(e)中之移除係包含：i.將一或多個罩蓋區配置於懸吊式基板元件上；ii.移除至少一部分之懸吊式基板元件及/或基板層，以自基板層分離懸吊式基板元件；及iii.移除該罩蓋區。
  10. 如申請專利範圍第9項之方法，其中i.中之配置係包含配置微影光罩。
  11. 如申請專利範圍第10項之方法，其中ii.中之移除係包含蝕刻。
  12. 如申請專利範圍第11項之方法，其中該蝕刻係包含各向異性蝕刻。
  13. 如申請專利範圍第1項之方法，其中(e)中之移除係包含超音波振盪該懸吊式基板元件以自基板層分離基板元件。
  14. 如申請專利範圍第1項之方法，其中(e)中之移除係包含機械裁切該懸吊式基板元件以自基板層分離基板元件。
  15. 如申請專利範圍第1項之方法，其中(d)中之移 除形成一或多個懸吊式基板元件，其中該懸吊式基板元件經由一或多個側向承載片保持連接至基板層。
  16. 一種用以形成一或多個基板元件之方法，其包含：(a)提供配置於承載層上之基板層；(b)將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層；(c)移除一或多個未覆蓋之基板層區段；(d)完全移除位於基板層下方之承載層，以形成一或多個懸吊式基板元件，其是以橋形式懸吊於承載層上方，其中該懸吊式基板元件保持只於該基板元件之一或兩端連接至基板層；(e)處理該懸吊式基板元件；及(f)移除基板元件。
  17. 一種藉由包含以下步驟之方法製備的奈米線路：(a)提供配置於承載層上之基板層；(b)將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層；(c)移除一或多個未覆蓋之基板層區段；(d)完全移除位於基板層下方之承載層，以形成一或多個懸吊式基板元件，其是以橋形式懸吊於承載層上方，其中該懸吊式基板元件保持只於該基板元件之一或兩端連接至基板層，且可在移除前進行處理；及 (e)移除基板元件作為奈米線路。
  18. 一種藉由包含以下步驟之方法製備的奈米線路：(a)提供配置於承載層上之基板層；(b)將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層；(c)移除一或多個未覆蓋之基板層區段；(d)移除該罩蓋區；(e)完全移除位於基板層下方之承載層，以形成一或多個懸吊式基板元件，其是以橋形式懸吊於承載層上方，其中該懸吊式基板元件保持只於該基板元件之一或兩端連接至基板層；(f)處理該懸吊式基板元件；及(g)移除基板元件作為奈米線路。
  19. 一種用以形成一或多個基板元件之方法，其包含：(a)提供配置於承載層上之基板層；(b)將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層；(c)移除一或多個未覆蓋之基板層區段；(d)移除該罩蓋區；(e)移除至少一部分位於基板層下方之承載層，以形成一或多個懸吊式基板元件，其是以橋形式懸吊於承載層上方，其中該懸吊式基板元件保持於該基板元件之一或兩端連接至基板層； (f)將絕緣體層配置於該懸吊式基板元件上；(g)將閘極層配置於該絕緣體層上；(h)將一或多個罩蓋區配置於閘極層上，以覆蓋至少一部分之閘極層；(i)移除至少一部分之未覆蓋閘極層，以顯露該絕緣體層之一或多個部分並形成一或多個閘極區域；(j)移除在(h)沈積之罩蓋區；(k)於該絕緣體層及該閘極區域上配置保護層；(l)於至少一部分之該絕緣體層上配置一或多個罩蓋區；(m)移除至少一部分之未覆蓋保護層，以顯露該絕緣體層之一或多個部分；(n)移除在(1)沈積之罩蓋區；及(o)移除該懸吊式基板元件。
  20. 一種用以形成一或多個基板元件之方法，其包含：(a)提供配置於承載層上之基板層；(b)將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層；(c)移除一或多個未覆蓋之基板層區段；(d)移除該罩蓋區；(e)移除位於基板層下方之承載層，以形成一或多個懸吊式基板區段，其是以橋形式懸吊於承載 層上方，其中該懸吊式基板區段保持於該基板區段之一或兩端連接至基板層；(f)將絕緣體層配置於該懸吊式基板區段上；(g)將閘極層配置於該絕緣體層上；(h)將一或多個罩蓋區配置於閘極層上，以覆蓋至少一部分之閘極層；(i)移除至少一部分之未覆蓋閘極層，以顯露該絕緣體層之一或多個部分並形成一或多個閘極區域；(j)移除在(h)沈積之罩蓋區；(k)移除至少一部分之不被閘極區域覆蓋之絕緣體層，以顯露一或多個基板層區域；(l)於閘極區域及基板層區域上配置保護層；(m)於至少一部分之保護層上配置一或多個罩蓋區，以至少覆蓋該閘極區域；(n)移除至少一部分未覆蓋之保護層及基板層；(o)移除在(m)沈積之罩蓋區；(p)配置一或多個罩蓋區以覆蓋該保護層及閘極區域；(q)移除該未覆蓋之保護層；(r)移除在(p)沈積之罩蓋區；(s)移除至少一部分位於基板層下方之承載層，以形成一或多個懸吊式基板元件，其中該懸吊式基板元件保持連接至基板層；及 (t)移除基板元件。
  21. 一種用以形成一或多個基板元件之方法，其包含：(a)提供配置於承載層上之基板層；(b)將一或多個罩蓋區配置於基板層上以覆蓋至少一部分之基板層；(c)完全移除一或多個未覆蓋之基板層區段，以形成一或多個基板元件，其是以橋形式懸吊於承載層上方，其中該懸吊式基板元件保持只於該基板元件之一或兩端連接至基板層；(d)處理基板元件；及(e)移除基板元件。
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