JP2011507267A - 基板素子を形成するための方法 - Google Patents
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Abstract
【選択図】図1K
Description
基板素子の用意
[0158] 最初に、酸化ケイ素支持層104の上に配置されたケイ素基板層102に窒化物の層がコーティングされた。次に、当分野でよく知られているフォトリソグラフィ技法を使用して、窒化物の上にパターンマスクが生成された。窒化物のエッチングによって、Si基板層102の一部を覆い、かつ、覆われていない領域を残す硬い窒化物マスクが生成された。次に、標準の浅いトレンチ隔離(STI)エッチを使用して、露出したSi層を介してエッチされ、基板(Si)素子112が形成された。
基板素子の処理
[0160] 実施例1の場合と同様、最初に、酸化ケイ素支持層104の上に配置されたケイ素基板層102に窒化物の層がコーティングされた。次に、当分野でよく知られているフォトリソグラフィ技法を使用して、窒化物の上にパターンマスクが生成された。窒化物のエッチングによって、Si基板層102の一部を覆い、かつ、覆われていない部分を残す硬い窒化物マスクが生成された。次に、標準のSTIエッチを使用して、Si基板層を介してエッチされ、基板(Si)素子112が形成された。
Claims (188)
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去する工程と、
(d) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持し、除去に先立って処理することができる工程と、
(e) 前記基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項1に記載の方法。
- 前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項2に記載の方法。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項1に記載の方法。
- (c)における前記除去工程がエッチング工程を含む、請求項1に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項5に記載の方法。
- (d)における前記除去工程がエッチング工程を含む、請求項1に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項7に記載の方法。
- (e)における前記除去工程が、
i. 前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
ii. 前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、
iii. 前記マスキング領域を除去する工程と
を含む、請求項1に記載の方法。 - i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項9に記載の方法。
- ii.における前記除去工程がエッチング工程を含む、請求項10に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項11に記載の方法。
- (e)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項1に記載の方法。
- (e)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項1に記載の方法。
- (d)における前記除去工程によって1つまたは複数の懸垂基板素子が形成され、前記懸垂基板素子が1つまたは複数の横方向の支持タブを介して前記基板層に取り付けられた状態を維持する、請求項1に記載の方法。
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去する工程と、
(d) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、
(e) 前記懸垂基板素子を処理する工程と、
(f) 前記基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項16に記載の方法。
- 前記提供工程が、Siを備えた半導体層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項17に記載の方法。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項16に記載の方法。
- (c)における前記除去工程がエッチング工程を含む、請求項16に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項20に記載の方法。
- (d)における前記除去工程がエッチング工程を含む、請求項16に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項22に記載の方法。
- 前記処理工程が、前記懸垂基板素子の上に絶縁体層を配置する工程を含む、請求項16に記載の方法。
- 絶縁体層を配置する前記工程が、前記懸垂基板素子の上に酸化物層を成長させる工程を含む、請求項24に記載の方法。
- 酸化物層を成長させる前記工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項25に記載の方法。
- 前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項24に記載の方法。
- ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項27に記載の方法。
- (f)における前記除去工程が、
i. 前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
ii. 前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、
iii. 前記マスキング領域を除去する工程と
を含む、請求項16に記載の方法。 - i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項29に記載の方法。
- ii.における前記除去工程がエッチング工程を含む、請求項30に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項31に記載の方法。
- (f)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項16に記載の方法。
- (f)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項16に記載の方法。
- (d)における前記除去工程によって1つまたは複数の懸垂基板素子が形成され、前記懸垂基板素子が1つまたは複数の横方向の支持タブを介して前記基板層に取り付けられた状態を維持する、請求項16に記載の方法。
- (a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去する工程と、
(d) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持し、除去に先立って処理することができる工程と、
(e) 前記基板素子をナノワイヤとして除去する工程と
を含む方法によって用意されたナノワイヤ。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項36に記載のナノワイヤ。
- 前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項37に記載のナノワイヤ。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項36に記載のナノワイヤ。
- (c)における前記除去工程がエッチング工程を含む、請求項36に記載のナノワイヤ。
- 前記エッチング工程が異方性エッチング工程を含む、請求項40に記載のナノワイヤ。
- (d)における前記除去工程がエッチング工程を含む、請求項36に記載のナノワイヤ。
- 前記エッチング工程が等方性エッチング工程を含む、請求項42に記載のナノワイヤ。
- (d)における前記除去工程によって1つまたは複数の懸垂基板素子が形成され、前記懸垂基板素子が1つまたは複数の横方向の支持タブを介して前記基板層に取り付けられた状態を維持する、請求項36に記載のナノワイヤ。
- (a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去する工程と、
(d) 前記マスキング領域を除去する工程と、
(e) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程と、
(f) 前記懸垂基板素子を処理する工程と、
(g) 前記基板素子をナノワイヤとして除去する工程と
を含む方法によって用意されたナノワイヤ。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項45に記載のナノワイヤ。
- 前記提供工程が、Siを備えたコア層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項46に記載のナノワイヤ。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項45に記載のナノワイヤ。
- (c)における前記除去工程がエッチング工程を含む、請求項45に記載のナノワイヤ。
- 前記エッチング工程が異方性エッチング工程を含む、請求項49に記載のナノワイヤ。
- (e)における前記除去工程がエッチング工程を含む、請求項45に記載のナノワイヤ。
- 前記エッチング工程が等方性エッチング工程を含む、請求項51に記載のナノワイヤ。
- 前記処理工程が、前記懸垂基板素子の上に絶縁体層を配置する工程を含む、請求項45に記載のナノワイヤ。
- 絶縁体層を配置する前記工程が、前記懸垂基板素子の上に酸化物層を成長させる工程を含む、請求項53に記載のナノワイヤ。
- 酸化物層を成長させる前記工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項54に記載のナノワイヤ。
- 前記絶縁体層の上に金属またはポリシリコン層を配置する工程をさらに含む、請求項53に記載のナノワイヤ。
- 前記ナノワイヤが、約5〜500nmの直径および約0.5〜20μmの長さを有する、請求項45に記載のナノワイヤ。
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去する工程と、
(d) 前記マスキング領域を除去する工程と、
(e) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、
(f) 前記懸垂基板素子の上に絶縁体層を配置する工程と、
(g) 前記絶縁体層の上にゲート層を配置する工程と、
(h) 前記ゲート層の少なくとも一部を覆うために、前記ゲート層の上に1つまたは複数のマスキング領域を配置する工程と、
(i) 覆われていないゲート層の少なくとも一部を除去し、それにより前記絶縁体層の1つまたは複数の部分を露出させ、かつ、1つまたは複数のゲート領域を形成する工程と、
(j) (h)で蒸着された前記マスキング領域を除去する工程と、
(k) 前記絶縁体層および前記ゲート領域の上に保護層を配置する工程と、
(l) 前記絶縁体層の少なくとも一部の上に1つまたは複数のマスキング領域を配置する工程と、
(m) 覆われていない保護層の少なくとも一部を除去し、それにより前記絶縁体層の1つまたは複数の部分を露出させる工程と、
(n) (l)で配置された前記マスキング領域を除去する工程と、
(o) 前記懸垂基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項58に記載の方法。
- 前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項59に記載の方法。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項58に記載の方法。
- (c)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項62に記載の方法。
- (e)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項64に記載の方法。
- (f)における前記配置工程が酸化物層を成長させる工程を含む、請求項58に記載の方法。
- 前記成長工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項66に記載の方法。
- (g)における前記配置工程が、金属またはポリシリコン層を配置する工程を含む、請求項58に記載の方法。
- (h)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項58に記載の方法。
- (i)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項70に記載の方法。
- (k)における前記配置工程が窒化物層を配置する工程を含む、請求項58に記載の方法。
- (l)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項58に記載の方法。
- (m)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項74に記載の方法。
- (o)における前記除去工程が、
i. 前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
ii. 前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、
iii. 前記マスキング領域を除去する工程と
を含む、請求項58に記載の方法。 - i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項76に記載の方法。
- ii.における前記除去工程がエッチング工程を含む、請求項76に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項78に記載の方法。
- (o)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項58に記載の方法。
- (o)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項58に記載の方法。
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去する工程と、
(d) 前記マスキング領域を除去する工程と、
(e) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板セクションを形成する工程であって、前記懸垂基板セクションが前記基板層に取り付けられた状態を維持する工程と、
(f) 前記懸垂基板セクションの上に絶縁体層を配置する工程と、
(g) 前記絶縁体層の上にゲート層を配置する工程と、
(h) 前記ゲート層の少なくとも一部を覆うために、前記ゲート層の上に1つまたは複数のマスキング領域を配置する工程と、
(i) 覆われていないゲート層の少なくとも一部を除去し、それにより前記絶縁体層の1つまたは複数の部分を露出させ、かつ、1つまたは複数のゲート領域を形成する工程と、
(j) (h)で蒸着された前記マスキング領域を除去する工程と、
(k) 前記ゲート領域によって覆われていない前記絶縁体層の少なくとも一部を除去し、それにより1つまたは複数の基板層領域を露出させる工程と、
(l) 前記ゲート領域および前記基板層領域の上に保護層を配置する工程と、
(m) 前記ゲート領域を少なくとも覆うために、前記保護層の少なくとも一部の上に1つまたは複数のマスキング領域を配置する工程と、
(n) 覆われていない保護層および前記基板層の少なくとも一部を除去する工程と、
(o) (m)で配置された前記マスキング領域を除去する工程と、
(p) 前記保護ゲート領域を覆って保護するために1つまたは複数のマスキング領域を配置する工程と、
(q) 前記覆われていない保護層を除去する工程と、
(r) (p)で配置された前記マスキング領域を除去する工程と、
(s) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、
(t) 前記基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項82に記載の方法。
- 前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項83に記載の方法。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
- (c)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項86に記載の方法。
- (e)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項88に記載の方法。
- (f)における前記配置工程が酸化物層を成長させる工程を含む、請求項82に記載の方法。
- 前記成長工程が、懸垂Siセクションの上にSiO2層を成長させる工程を含む、請求項90に記載の方法。
- (g)における前記配置工程が、金属またはポリシリコン層を配置する工程を含む、請求項82に記載の方法。
- (h)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
- (i)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項94に記載の方法。
- (k)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項96に記載の方法。
- (l)における前記配置工程が窒化物層を配置する工程を含む、請求項82に記載の方法。
- (m)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
- (n)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項100に記載の方法。
- (p)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
- (q)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項103に記載の方法。
- (s)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項105に記載の方法。
- (t)における前記除去工程が、
i. 前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
ii. 前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、
iii. 前記マスキング領域を除去する工程と
を含む、請求項82に記載の方法。 - i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項107に記載の方法。
- ii.における前記除去工程がエッチング工程を含む、請求項107に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項109に記載の方法。
- (t)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項82に記載の方法。
- (t)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項82に記載の方法。
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去し、それにより1つまたは複数の基板素子を形成する工程と、
(d) 前記基板素子を処理する工程と、
(e) 前記基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項113に記載の方法。
- 前記提供工程が、Siを備えた半導体層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項114に記載の方法。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項113に記載の方法。
- (c)における前記除去工程がエッチング工程を含む、請求項113に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項117に記載の方法。
- 前記処理工程が、前記基板素子の上に絶縁体層を配置する工程を含む、請求項113に記載の方法。
- 絶縁体層を配置する前記工程が、前記基板素子の上に酸化物層を成長させる工程を含む、請求項119に記載の方法。
- 酸化物層を成長させる前記工程が、Si素子の上にSiO2層を成長させる工程を含む、請求項120に記載の方法。
- 前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項119に記載の方法。
- ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項122に記載の方法。
- (e)における前記除去工程が、
i. 前記基板素子の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、
ii. 前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
iii. 前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、
IV. 前記マスキング領域を除去する工程と
を含む、請求項113に記載の方法。 - i.における前記除去工程がエッチング工程を含む、請求項124に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項125に記載の方法。
- ii.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項124に記載の方法。
- iii.における前記除去工程がエッチング工程を含む、請求項124に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項128に記載の方法。
- (e)における前記除去工程が、前記基板素子を前記基板層から分離するために前記基板素子を機械的に切断する工程を含む、請求項124に記載の方法。
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去し、それにより1つまたは複数の基板セクションを形成し、かつ、1つまたは複数の支持層セクションを露出させる工程と、
(d) 前記マスキング領域を除去する工程と、
(e) 前記基板層、前記基板セクションおよび前記支持層セクションの少なくとも一部を覆うために、1つまたは複数のマスキング領域を配置する工程と、
(f) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の基板素子を形成する工程であって、前記基板素子が1つまたは複数の支持部材によって支持され、除去に先立って前記基板素子を処理することができる工程と、
(g) 前記基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項131に記載の方法。
- 前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項132に記載の方法。
- (b)および(e)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項131に記載の方法。
- (c)における前記除去工程がエッチング工程を含む、請求項131に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項135に記載の方法。
- (f)における前記除去工程がエッチング工程を含む、請求項131に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項137に記載の方法。
- (g)における前記除去工程が、
i. 前記基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
ii. 前記基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記基板素子を前記基板層から分離する工程と、
iii. 前記マスキング領域を除去する工程と
を含む、請求項131に記載の方法。 - i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項139に記載の方法。
- ii.における前記除去工程がエッチング工程を含む、請求項140に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項141に記載の方法。
- (g)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項131に記載の方法。
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 支持層の上に配置された基板層を提供する工程と、
(b) 前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数の基板層セクションを除去し、それにより1つまたは複数の基板セクションを形成し、かつ、1つまたは複数の支持層セクションを露出させる工程と、
(d) 前記マスキング領域を除去する工程と、
(e) 前記基板層、前記基板セクションおよび前記支持層セクションの少なくとも一部を覆うために、1つまたは複数のマスキング領域を配置する工程と、
(f) 前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の基板素子を形成する工程であって、前記基板素子が1つまたは複数の支持部材によって支持される工程と、
(g) 前記基板素子を処理する工程と、
(h) 前記基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項144に記載の方法。
- 前記提供工程が、Siを備えた半導体層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項145に記載の方法。
- (b)および(e)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項144に記載の方法。
- (c)における前記除去工程がエッチング工程を含む、請求項144に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項148に記載の方法。
- (f)における前記除去工程がエッチング工程を含む、請求項144に記載の方法。
- 前記エッチング工程が等方性エッチング工程を含む、請求項150に記載の方法。
- 前記処理工程が、前記基板素子の上に絶縁体層を配置する工程を含む、請求項144に記載の方法。
- 絶縁体層を配置する前記工程が、前記基板素子の上に酸化物層を成長させる工程を含む、請求項152に記載の方法。
- 酸化物層を成長させる前記工程が、Si素子の上にSiO2層を成長させる工程を含む、請求項153に記載の方法。
- 前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項152に記載の方法。
- ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項155に記載の方法。
- (h)における前記除去工程が、
i. 前記基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
ii. 前記基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記基板素子を前記基板層から分離する工程と、
iii. 前記マスキング領域を除去する工程と
を含む、請求項144に記載の方法。 - i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項157に記載の方法。
- ii.における前記除去工程がエッチング工程を含む、請求項158に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項159に記載の方法。
- (h)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項144に記載の方法。
- 1つまたは複数の支持部材を備えた基板の上方に懸垂されたナノワイヤであって、前記1つまたは複数の支持部材が前記ナノワイヤおよび前記基板と接触しているナノワイヤ。
- 前記ナノワイヤが半導体を備え、前記基板が半導体を備え、また、前記支持部材が半導体酸化物を備えた、請求項162に記載のナノワイヤ。
- 前記ナノワイヤがSiを備え、前記基板がSiを備え、また、前記支持部材がSiO2を備えた、請求項163に記載のナノワイヤ。
- 2〜10個の間の支持部材を備えた、請求項162に記載のナノワイヤ。
- 1つまたは複数の基板素子を形成するための方法であって、
(a) 基板層の上に配置されたマスキング層を提供する工程と、
(b) 前記マスキング層の少なくとも一部を覆うために、前記マスキング層の上に1つまたは複数のマスキング領域を配置する工程と、
(c) 覆われていない1つまたは複数のマスキング層セクションを除去する工程と、
(d) 覆われていない1つまたは複数の基板層セクションを除去する工程と、
(e) 前記マスキング層および前記基板層の上に保護層を配置する工程と、
(f) 前記基板層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、
(g) 前記懸垂基板素子を処理する工程と、
(h) 前記基板素子を除去する工程と
を含む方法。 - 前記提供工程が、半導体を備えた基板層および半導体酸化物を備えたマスキング層を提供する工程を含む、請求項166に記載の方法。
- 前記提供工程が、Siを備えた半導体層およびSiO2を備えたマスキング層を提供する工程を含む、請求項167に記載の方法。
- (b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項166に記載の方法。
- (c)および(d)における前記除去工程がエッチング工程を含む、請求項166に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項170に記載の方法。
- (e)における前記配置工程が酸化物層を配置する工程を含む、請求項166に記載の方法。
- (f)における前記除去工程がエッチング工程を含む、請求項166に記載の方法。
- 前記エッチング工程が、等方性エッチング工程が後続する異方性エッチング工程を含む、請求項173に記載の方法。
- 前記処理工程が、前記懸垂基板素子の上に絶縁体層を配置する工程を含む、請求項166に記載の方法。
- 絶縁体層を配置する前記工程が、前記懸垂基板素子の上に酸化物層を成長させる工程を含む、請求項175に記載の方法。
- 酸化物層を成長させる前記工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項176に記載の方法。
- 前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項176に記載の方法。
- ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項178に記載の方法。
- (h)における前記除去工程が、
i. 前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、
ii. 前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、
iii. 前記マスキング領域を除去する工程と
を含む、請求項166に記載の方法。 - i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項180に記載の方法。
- ii.における前記除去工程がエッチング工程を含む、請求項180に記載の方法。
- 前記エッチング工程が異方性エッチング工程を含む、請求項182に記載の方法。
- (h)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項166に記載の方法。
- (h)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項166に記載の方法。
- 前記提供工程が、n−ドープ半導体層の上にp−ドープ半導体層を提供する工程を含む、請求項166に記載の方法。
- 前記提供工程が、n−ドープSi層の上にp−ドープSi層を提供する工程を含む、請求項186に記載の方法。
- 前記提供工程が、厚さが約50μmから約1000μmまでのn−ドープSi層の上に、厚さが約50nmから約500nmまでのp−ドープSi層を提供する工程を含む、請求項187に記載の方法。
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